JPH0551183B2 - - Google Patents
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- JPH0551183B2 JPH0551183B2 JP25224285A JP25224285A JPH0551183B2 JP H0551183 B2 JPH0551183 B2 JP H0551183B2 JP 25224285 A JP25224285 A JP 25224285A JP 25224285 A JP25224285 A JP 25224285A JP H0551183 B2 JPH0551183 B2 JP H0551183B2
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- Japan
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- Expired - Lifetime
Links
- 230000003071 parasitic effect Effects 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、特に集積回路のための過入力保護装
置に関する。
置に関する。
Ｂ 発明の概要
バイポーラICにおいて寄生MOSトランジスタ
が過入力保護用素子として利用される。上記寄生
MOSトランジスタのドレインがアース電位に保
たれる。上記寄生MOSトランジスタのドレイン
はアイソレーシヨン拡散層であり、ドレインとゲ
ート、ソースと基板はそれぞれ同電位にある。
が過入力保護用素子として利用される。上記寄生
MOSトランジスタのドレインがアース電位に保
たれる。上記寄生MOSトランジスタのドレイン
はアイソレーシヨン拡散層であり、ドレインとゲ
ート、ソースと基板はそれぞれ同電位にある。
Ｃ 従来の技術
従来集積回路例えば増幅回路の入力において、
サージ等過電圧入力による破壊を防ぐため、第３
図に示すように、入力端子に直列に保護抵抗を付
加している。第１図中、１は入力端子、２は保護
抵抗を表わす。
サージ等過電圧入力による破壊を防ぐため、第３
図に示すように、入力端子に直列に保護抵抗を付
加している。第１図中、１は入力端子、２は保護
抵抗を表わす。
Ｄ 発明が解決しようとする問題点
しかしながら、この方式では保護効果を高める
ためには抵抗値を大きくしなければならず、そう
すると入力トランジスタのベース電流による電圧
降下が大きくなる、等の不都合を生じるため抵抗
値を大きくできず、十分な保護効果が得られない
という欠点があつた。
ためには抵抗値を大きくしなければならず、そう
すると入力トランジスタのベース電流による電圧
降下が大きくなる、等の不都合を生じるため抵抗
値を大きくできず、十分な保護効果が得られない
という欠点があつた。
本発明の目的は、保護抵抗の抵抗値を高くする
ことなく、高い過入力保護効果を有する過入力保
護装置を提供することである。
ことなく、高い過入力保護効果を有する過入力保
護装置を提供することである。
Ｅ 問題点を解決するための手段
上記目的を達成するために、本発明による過入
力保護装置は、ソースとして動作する過入力電圧
が印加される領域、ゲートとして動作する電極お
よびドレインとして動作する領域から成るMOS
トランジスタあるいは寄生MOSトランジスタと、
上記ゲートとして動作する電極およびドレインと
して動作する領域に接続された低電位手段とを含
み、上記ドレインとして動作する領域がバイポー
ラトランジスタのアイソレーシヨン領域であるこ
とを要旨とする。
力保護装置は、ソースとして動作する過入力電圧
が印加される領域、ゲートとして動作する電極お
よびドレインとして動作する領域から成るMOS
トランジスタあるいは寄生MOSトランジスタと、
上記ゲートとして動作する電極およびドレインと
して動作する領域に接続された低電位手段とを含
み、上記ドレインとして動作する領域がバイポー
ラトランジスタのアイソレーシヨン領域であるこ
とを要旨とする。
更に、上記ソースとして動作する領域が上記バ
イポーラトランジスタのベース領域としてもよ
い。
イポーラトランジスタのベース領域としてもよ
い。
Ｆ 作用
本発明はバイポーラICにおける寄生MOS効果
を利用したものである。すなわち過入力電圧にお
いて寄生MOSトランジスタが導通状態となり、
強制的に過入力電流を引き込み、IC内素子の破
壊を防ぐ。
を利用したものである。すなわち過入力電圧にお
いて寄生MOSトランジスタが導通状態となり、
強制的に過入力電流を引き込み、IC内素子の破
壊を防ぐ。
Ｇ 実施例
以下に、図面を参照しながら、実施例を用いて
本発明の一層詳細に説明するが、それらは例示に
過ぎず、本発明の枠を越えることなしにいろいろ
な変形や改良があり得ることは勿論である。
本発明の一層詳細に説明するが、それらは例示に
過ぎず、本発明の枠を越えることなしにいろいろ
な変形や改良があり得ることは勿論である。
第１図は、本発明による過入力保護装置の断面
図で、図中３はIC基板、４は埋込み層、５はエ
ピタキシヤル成長層、６，６′はアイソレーシヨ
ン層、７はベース拡散層、８はエミツタ拡散層、
９，１０，１１はAl電極、１２は絶縁膜である。
ここで、ベース拡散層７をソース、左側アイソレ
ーシヨン層６をドレイン、端子Ａに接続された電
極１０をゲートとするMOSトランジスタが形成
されている。
図で、図中３はIC基板、４は埋込み層、５はエ
ピタキシヤル成長層、６，６′はアイソレーシヨ
ン層、７はベース拡散層、８はエミツタ拡散層、
９，１０，１１はAl電極、１２は絶縁膜である。
ここで、ベース拡散層７をソース、左側アイソレ
ーシヨン層６をドレイン、端子Ａに接続された電
極１０をゲートとするMOSトランジスタが形成
されている。
いま、第２図に示すように、端子Ａをアースに
落し、端子Ｂに入力電圧を加えるとする。入力電
圧が高くなると、Ｎ型エピタキシヤル層５の電位
も高くなるが、ゲート電位は0Vであるので、Ｎ
型エピタキシヤル層５とゲート間の電位差は、Ｎ
型エピタキシヤル成長層表面が反転し易くなる方
向で増加する。入力電圧がある一定電圧を越える
とゲート電極と対向しているＮ型エピタキシヤル
成長層の表面は反転し、ソース−ドレイン間に電
流通路ができる。すなわち、過入力があつた場
合、このMOSトランジスタを通してアースへ電
流が流れ落ちてしまう。したがつて、IC内の素
子は保護される。通常のICでは、20〜40VでＮ型
エピタキシヤル成長層の表面は反転する。
落し、端子Ｂに入力電圧を加えるとする。入力電
圧が高くなると、Ｎ型エピタキシヤル層５の電位
も高くなるが、ゲート電位は0Vであるので、Ｎ
型エピタキシヤル層５とゲート間の電位差は、Ｎ
型エピタキシヤル成長層表面が反転し易くなる方
向で増加する。入力電圧がある一定電圧を越える
とゲート電極と対向しているＮ型エピタキシヤル
成長層の表面は反転し、ソース−ドレイン間に電
流通路ができる。すなわち、過入力があつた場
合、このMOSトランジスタを通してアースへ電
流が流れ落ちてしまう。したがつて、IC内の素
子は保護される。通常のICでは、20〜40VでＮ型
エピタキシヤル成長層の表面は反転する。
Ｈ 発明の効果
以上説明した通り、本発明によれば、低抵抗を
使いながら、効果的な過入力保護ができる。
使いながら、効果的な過入力保護ができる。
第１図は本発明による過入力保護装置の断面
図、第２図は本発明による過入力保護装置の回路
図、第３図は従来の過入力保護回路の回路図であ
る。 ３……IC基板、４……埋込み層、５……エピ
タキシヤル成長層、６，６′……アイソレーシヨ
ン層、７……ベース拡散層、８……エミツタ拡散
層、９……Al電極（入力）、１０……Al電極（ゲ
ート）、１１……Al電極（接地）、１２……絶縁
膜。
図、第２図は本発明による過入力保護装置の回路
図、第３図は従来の過入力保護回路の回路図であ
る。 ３……IC基板、４……埋込み層、５……エピ
タキシヤル成長層、６，６′……アイソレーシヨ
ン層、７……ベース拡散層、８……エミツタ拡散
層、９……Al電極（入力）、１０……Al電極（ゲ
ート）、１１……Al電極（接地）、１２……絶縁
膜。
Claims (1)
- 【特許請求の範囲】 １ ソースとして動作する過入力電圧が印加され
る領域、ゲートとして動作する電極およびドレイ
ンとして動作する領域から成るMOSトランジス
タあるいは寄生MOSトランジスタ、および 上記ゲートとして動作する電極およびドレイン
として動作する領域に接続された低電位手段 を含み、上記ドレインとして動作する領域がバイ
ポーラトランジスタのアイソレーシヨン領域であ
ることを特徴とする過入力保護装置。 ２ 上記ソースとして動作する領域が上記バイポ
ーラトランジスタのベース領域であることを特徴
とする特許請求の範囲第１項記載の過入力保護装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25224285A JPS62112357A (ja) | 1985-11-11 | 1985-11-11 | 過入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25224285A JPS62112357A (ja) | 1985-11-11 | 1985-11-11 | 過入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62112357A JPS62112357A (ja) | 1987-05-23 |
| JPH0551183B2 true JPH0551183B2 (ja) | 1993-07-30 |
Family
ID=17234488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25224285A Granted JPS62112357A (ja) | 1985-11-11 | 1985-11-11 | 過入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62112357A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| US5297097A (en) | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
-
1985
- 1985-11-11 JP JP25224285A patent/JPS62112357A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62112357A (ja) | 1987-05-23 |
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