JPS63255956A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63255956A JPS63255956A JP9032687A JP9032687A JPS63255956A JP S63255956 A JPS63255956 A JP S63255956A JP 9032687 A JP9032687 A JP 9032687A JP 9032687 A JP9032687 A JP 9032687A JP S63255956 A JPS63255956 A JP S63255956A
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 239000010409 thin film Substances 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
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Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置に係り、詳しくは半導体装置のパ
イポーラＩＣ構造に関するものである。
イポーラＩＣ構造に関するものである。
（従来の技術）
従来のパイポーラＩＣにおいては、第４図に示すように
エピタキシャル成長させた後アインレーション拡散によ
り形成したＮ−型半導体領［（島）１にほいＮ 領域２
を形成し、そのＮ 領域２にプラス電源電圧ＶＣＣを印
加し最高電位を取っていた。
エピタキシャル成長させた後アインレーション拡散によ
り形成したＮ−型半導体領［（島）１にほいＮ 領域２
を形成し、そのＮ 領域２にプラス電源電圧ＶＣＣを印
加し最高電位を取っていた。
（発明が解決しようとする問題点）
ところが、従来の最高電位の取り方では、電源端子を誤
結線（プラス電源端子とＧＮＤ端子とを逆接続）をする
と、ＧＮＤ端子とプラス電源端子との間にＰＮ接合ダイ
オードができ大電流が流れ、半導体装置が破壊してしま
っていた。その結果、ＩＣの交換によるコストアップが
大きく、システムとしてのコストダウンを図る上で電源
端子の逆接続対策（いわゆる、バカよけ対策）が求めら
れている。
結線（プラス電源端子とＧＮＤ端子とを逆接続）をする
と、ＧＮＤ端子とプラス電源端子との間にＰＮ接合ダイ
オードができ大電流が流れ、半導体装置が破壊してしま
っていた。その結果、ＩＣの交換によるコストアップが
大きく、システムとしてのコストダウンを図る上で電源
端子の逆接続対策（いわゆる、バカよけ対策）が求めら
れている。
（発明の目的）
この発明の目的は上記問題点を解消し、誤って電源端子
を逆接続した場合においても半導体の破壊を防止するこ
とができる半導体装置を提供することにある。
を逆接続した場合においても半導体の破壊を防止するこ
とができる半導体装置を提供することにある。
（問題点を解決するための手段）
この発明は上記目的を達成するためになされたものであ
り、パイポーラ半導体における島に抵抗領域とＮ 領域
とを形成するとともに両領域を百ゲ１に接続し、その抵
抗領域の一端を外部プラス電源端子にした半導体装置を
その要旨とするものである。
り、パイポーラ半導体における島に抵抗領域とＮ 領域
とを形成するとともに両領域を百ゲ１に接続し、その抵
抗領域の一端を外部プラス電源端子にした半導体装置を
その要旨とするものである。
（作用）
上記構成により、電源端子間には抵抗領域が介在され、
電源端子を逆接続したときこの抵抗領域により電流が制
限される。
電源端子を逆接続したときこの抵抗領域により電流が制
限される。
（実施例）
以下、この発明を具体化した一実施例を図面に従って説
明する。
明する。
第１図は本発明の半導体装置の断面図を、又、第２図は
その斜視図を示し、Ｐ−型シリコン基板１１上に埋込層
１２を形成するとともにＮ層をエピタキシャル成長させ
る。そのエピタキシャル層１３にアイソレーション拡散
を行ない島１４を形成する。
その斜視図を示し、Ｐ−型シリコン基板１１上に埋込層
１２を形成するとともにＮ層をエピタキシャル成長させ
る。そのエピタキシャル層１３にアイソレーション拡散
を行ない島１４を形成する。
この島１４に熱拡散でベース領域（Ｐ 半導体）１５と
エミッタ領域（Ｎ 型半導体）１６を形成する。次に、
表面に電気的に絶縁するために酸化膜（Ｓｉ０２＞１７
を形成するとともに、必要な箇所にコンタクトの穴を開
ける。そして、ベース領域１５の片側（第１図中右側）
とエミッタ領域１６とを１配線１８で電気的に接続する
。又、ベース領域１５の一端（第１図中左側）はへ９配
線１９を介してプラス電源電圧Ｖｃｃを印加するだめの
プラス電源端子Ａとする。さらに、前記熱拡散させたエ
ピタキシャル層１３ａを接地のためのＧＮＤ喘子Ｂとす
る。
エミッタ領域（Ｎ 型半導体）１６を形成する。次に、
表面に電気的に絶縁するために酸化膜（Ｓｉ０２＞１７
を形成するとともに、必要な箇所にコンタクトの穴を開
ける。そして、ベース領域１５の片側（第１図中右側）
とエミッタ領域１６とを１配線１８で電気的に接続する
。又、ベース領域１５の一端（第１図中左側）はへ９配
線１９を介してプラス電源電圧Ｖｃｃを印加するだめの
プラス電源端子Ａとする。さらに、前記熱拡散させたエ
ピタキシャル層１３ａを接地のためのＧＮＤ喘子Ｂとす
る。
そして、このように構成した半導体装置においては、Ｇ
ＮＤ端子Ｂをアースするとともにプラス電源端子Ａにプ
ラス電圧ＶＣＣを印加した場合に、プラス電源端子Ａと
ベース領域１５とエミッタ領域１６との間はＰ−型シリ
コン基板１１に対して逆バイアスされている゛ため電流
は流れず全て電源電圧（ＶＣＣ）レベルとなり、島１４
の最高電位（＝ＶＣＣ）となる。
ＮＤ端子Ｂをアースするとともにプラス電源端子Ａにプ
ラス電圧ＶＣＣを印加した場合に、プラス電源端子Ａと
ベース領域１５とエミッタ領域１６との間はＰ−型シリ
コン基板１１に対して逆バイアスされている゛ため電流
は流れず全て電源電圧（ＶＣＣ）レベルとなり、島１４
の最高電位（＝ＶＣＣ）となる。
又、プラス電源端子ＡとＧＮＤ端子Ｂを逆接続すると、
ＧＮＤ端子Ｂからエミッタ領！４．１６にＰＮ接合ダイ
オードができ電流が流れる。この際、この電流はベース
領域１５の抵抗成分で制限されｆｃの破壊か防止される
。
ＧＮＤ端子Ｂからエミッタ領！４．１６にＰＮ接合ダイ
オードができ電流が流れる。この際、この電流はベース
領域１５の抵抗成分で制限されｆｃの破壊か防止される
。
従来はこのベース領域（Ｐ 抵抗）１５がない状態であ
るため、電流制限がかからずＩＣの破壊に至っていたが
、本実施例では最高電位バイアス部に電流が流れないこ
とに着目し、プラス電源端子Ａよりベース領域（Ｐ 抵
抗）１５を介して最高電位を島１４にバイアスし、電源
端子Ａ、Ｂを逆接続した時の電流制限をこのベース領域
（Ｐ＋抵抗）１５にて行なっている。
るため、電流制限がかからずＩＣの破壊に至っていたが
、本実施例では最高電位バイアス部に電流が流れないこ
とに着目し、プラス電源端子Ａよりベース領域（Ｐ 抵
抗）１５を介して最高電位を島１４にバイアスし、電源
端子Ａ、Ｂを逆接続した時の電流制限をこのベース領域
（Ｐ＋抵抗）１５にて行なっている。
叩も、従来の島２の最高電位は第４図に示すように、プ
ラス電源端子とＧＮＤ端子の誤結線時において、（ＧＮ
Ｄ端子電圧）−（プラス電源端子電圧）＞ＰＮ接合順方
向電圧ｖｆとなると無制限に電流Ｉ２が流れる。しかし
、本実施例では第２図に示すように誤結線時に流れる電
流を１１とすると、（ＧＮＤ端子電圧）−（プラス電源
端子電圧） ＝Ｖｆ＋ １１ ・Ｒとなり、流れる電
流■１に制限をかけることができる。ただし、Ｒはベー
ス領域１５の抵抗成分である。
ラス電源端子とＧＮＤ端子の誤結線時において、（ＧＮ
Ｄ端子電圧）−（プラス電源端子電圧）＞ＰＮ接合順方
向電圧ｖｆとなると無制限に電流Ｉ２が流れる。しかし
、本実施例では第２図に示すように誤結線時に流れる電
流を１１とすると、（ＧＮＤ端子電圧）−（プラス電源
端子電圧） ＝Ｖｆ＋ １１ ・Ｒとなり、流れる電
流■１に制限をかけることができる。ただし、Ｒはベー
ス領域１５の抵抗成分である。
そして、例えば、正規の結線における印加電圧をＶｃｃ
＝１２Ｖ、ＧＮＤ＝ＯＶとスル場合、誤結線によりＶｃ
ｃ＝ＯＶ、ＧＮＤ＝１２Ｖを印加７ると従来では（第４
図においては）、■２−■どなるが、本実施例では（Ｒ
＝５０００の時）、１１− （１２Ｖ Ｖｆ）：５０
０Ｑ＝２２．６ｍＡとなり、電流制限がかかり過電流に
よる破壊を防ぐことができる。ただし、Ｖｆ ＝０．７
Ｖとする。
＝１２Ｖ、ＧＮＤ＝ＯＶとスル場合、誤結線によりＶｃ
ｃ＝ＯＶ、ＧＮＤ＝１２Ｖを印加７ると従来では（第４
図においては）、■２−■どなるが、本実施例では（Ｒ
＝５０００の時）、１１− （１２Ｖ Ｖｆ）：５０
０Ｑ＝２２．６ｍＡとなり、電流制限がかかり過電流に
よる破壊を防ぐことができる。ただし、Ｖｆ ＝０．７
Ｖとする。
又、上記ベース領域１５の長さと幅を変化させることに
より抵抗値Ｒを変更して設定することができる。
より抵抗値Ｒを変更して設定することができる。
尚、この発明は上記実施例に限定されるものでなく、例
えば第３図に示すように実施してもよい。
えば第３図に示すように実施してもよい。
即ち、島１４内のベース領域（Ｐ＋抵抗）１５とエミッ
タ領域１６の間に島１４を介さず直接接続させても同等
の効果を得ることができる。
タ領域１６の間に島１４を介さず直接接続させても同等
の効果を得ることができる。
ざらに、上記実施例ではＰ＋の拡散抵抗を使用している
が、電流制限のための抵抗はポリシリコン抵抗、薄膜抵
抗、Ｐ−抵抗等を使用することによっても同様の効果を
得ることができる。
が、電流制限のための抵抗はポリシリコン抵抗、薄膜抵
抗、Ｐ−抵抗等を使用することによっても同様の効果を
得ることができる。
発明の効果
以上詳述したようにこの発明によれば、誤って電源端子
を逆接続した場合においても半導体の破壊を防止するこ
とができる優れた効果を発揮する。
を逆接続した場合においても半導体の破壊を防止するこ
とができる優れた効果を発揮する。
第１図はこの発明を具体化した半導体装置の断面図、第
２図は同じくその斜視図、第３図は別個の半導体装置の
断面図、第４図は従来の半導体装置の斜視図である。 図中、１１はＰ−型シリコン基板、１３はエピタキシャ
ル層、１４は島、１５はベース領域、１６はエミッタ領
域、Ａはプラス電源端子、ＢはＧ＼Ｄ端子である。 特許出願人 日本電装 株式会社代 理 人
弁理士 恩１）博宣Ｖｃｃ
ＧＮＤ第２図 第４図
２図は同じくその斜視図、第３図は別個の半導体装置の
断面図、第４図は従来の半導体装置の斜視図である。 図中、１１はＰ−型シリコン基板、１３はエピタキシャ
ル層、１４は島、１５はベース領域、１６はエミッタ領
域、Ａはプラス電源端子、ＢはＧ＼Ｄ端子である。 特許出願人 日本電装 株式会社代 理 人
弁理士 恩１）博宣Ｖｃｃ
ＧＮＤ第２図 第４図
Claims (1)
- 【特許請求の範囲】 １、パイポーラ半導体における島に抵抗領域とＮ＾＋領
域とを形成するとともに両領域を直列に接続し、その抵
抗領域の一端を外部プラス電源端子にしたことを特徴と
する半導体装置。 ２、抵抗領域は島基板と逆特性の不純物領域である特許
請求の範囲第１項に記載の半導体装置。 ３、抵抗領域はポリシリコン領域である特許請求の範囲
第１項に記載の半導体装置。 ４、抵抗領域は薄膜領域である特許請求の範囲第１項に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9032687A JPS63255956A (ja) | 1987-04-13 | 1987-04-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9032687A JPS63255956A (ja) | 1987-04-13 | 1987-04-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63255956A true JPS63255956A (ja) | 1988-10-24 |
Family
ID=13995399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9032687A Pending JPS63255956A (ja) | 1987-04-13 | 1987-04-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63255956A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01290251A (ja) * | 1988-05-18 | 1989-11-22 | Sanyo Electric Co Ltd | 静電破壊防止装置 |
| US10381827B2 (en) | 2016-06-16 | 2019-08-13 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit device |
-
1987
- 1987-04-13 JP JP9032687A patent/JPS63255956A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01290251A (ja) * | 1988-05-18 | 1989-11-22 | Sanyo Electric Co Ltd | 静電破壊防止装置 |
| US10381827B2 (en) | 2016-06-16 | 2019-08-13 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit device |
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