JPH01290251A - 静電破壊防止装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は静電破壊防止装置に関し、特に半導体基板と埋
込み層とで構成される静電破壊防止用のダイオードに関
するものである。

（ロ）従来の技術 従来提案きれているこの種の静電破壊防止装置としては
、特開昭５９−１１０１６７号公報（第３図）の如きも
のがあった。（３１）は半導体集積回路の入力ＮＰＮト
ランジスタ、（３２〉が入力トランジスタ（３１）の静
電破壊を防止するために一般的に設けられている静電破
壊防止用ダイオードであリ、（３３）　、　（３４）は
通常用いられている電ＲＶ　ｃｃ　。

Ｖｌ、Ｉ！である。

負のサージが入力端子（３５）に加えられた場合、静電
破壊防止用ダイオード（３２）が設けられていないとベ
ース・エミッタ接合、ベース・コレクタ接合は逆バイア
スされ、特にベース・エミッタ接合は、不純物濃度が高
いために耐圧が低く、ブレークダウンし容易に破壊され
るが、前述の静電破壊防止用ダイオード（３２）を設け
ることにより負のサージはダイオード（３２）を介して
放電され、静電破壊が防止される。このダイオード（３
２）を以下第１のダイオードと呼ぶ。

（ハ）発明が解決しようとする課題 前述の構成に於いて、共通エミッタ領域よりグランドに
一定の電流を流すために、例えば動作電流源としてＮＰ
Ｎ型のトランジスタを設けることがある。

このＮＰＮ型のトランジスタは、１つのアイランド内に
形成され、またコレクタ抵抗の低減のために埋込み暦が
設けられる。こうした場合、共通エミッタ領域と前記ト
ランジスタのコレクタとの間から、グランドに等測的に
ダイオードが構成される。ここでは埋込み層がカソード
領域、基板がアノード領域となる。このダイオードを以
下第２のダイオードと呼ぶ。

従って負のサージが入力端子に加わると、電流はＶ。よ
り第２のダイオードを通り、入力ＮＰＮトランジスタ（
３１）のエミッタ・ベースを介して入力端子へと流れる
か、第１のダイオードを通り入力端子へと流れる。

この時、第２のダイオードの方がオン抵抗が小さいと、
電流は第１のダイオードに流れず、第２のダイオードへ
流れるため、前記ＮＰＮ　トランジスタ（３１）のベー
ス・エミッタ接合を破壊してしまう。

（ニ）課題を解決するための手段 本発明は前述の課題に鑑み工なされ、Ｐ型の半導体基板
（１）と、この半導体基板（１）とこの半導体基板（１
）上に形成されるＮ−型の半導体層（２）との間に形成
されるＮ“型の埋込みＨ（３）とで構成される静電破壊
防止装置に於いて、前記半導体基板（１）は半導体層（
２）表面のグランド電極（９）と接続し、前記埋込み層
（３）は半導体層（２）表面の入力電極（７）と接続す
ることで解決するものである。

またＰ＋型の分離領域（８）で囲まれるアイランド領域
（１０）と、このアイランド領域（１０）内に形成され
る保護素子（３２）と、前記分離領域（８）とオーミッ
クコンタクトするグランド電極（９）とを備え、静電気
は前記グランド電極（９）より分離領域（８）を介して
アイランド領域（１０）へ流すことで解決するものであ
る。

（ネ）作用 前記静電破壊防止装置の一部となる埋込み層（３）と入
力電極（７）とを接続し、グランド電極（９）と半導体
基板（１）とを接続することで、サージによる電流は、
グランド電極（９）、半導体基板（１）、埋込み層（３
）および入力電極（７）を介して流れる。

その為内部回路素子での電力消費を低減でき、静電気か
ら保護することができる。

更にはグランド電極（９）と半導体基板（１）間とを分
離領域（８）で、また埋込み層（３）と入力電極（７）
とを低抵抗の拡散領域（４）で接続することで、前記第
２のダイオードよりオン抵抗を小さくすることができる
ので、入力ＮＰＮ）ランジスタのエミッターベース間に
流れる電流を抑制して、第１のダイオード（３２）へ電
流を流すことができる。

（へ）実施例 以下に本発明の実施例を第１図および第２図を参照しな
がら詳述する。

先ず第２図からも判るように、Ｐ型の半導体基板（１）
と、このＰ型の半導体基板（１）上に形成されるＮ−型
のエピタキシャル層（２）があり、この半導体基板（１
）とエピタキシャル層（２）との間には、Ｎ＋型の埋込
み層＜３）がある。

次に前記Ｎ−型のエピタキシャル層（２）表面よりＮ＋
型の埋込み層（３）へ到達するように形成した低抵抗の
拡散領域（４）と、更にほこの拡散領域（４）に対応す
る表面に形成したＮ＋型のコンタクト領域（５）とがあ
る。

最後に前記Ｎ１型のコンタクト領域（５）上の絶縁膜り
６）のコンタクトホールを介してオーミックコンタクト
する入力電極（７）と、前述の構成を囲むように形成さ
れたＰ＋型の分離領域（８）と、絶縁膜（６）のコンタ
クトホールを介して前記分離領域（８）とオーミックコ
ンタクトするグランド電極（９）とがある。

ここで入力電極（７）は、図示していないが入力ＮＰＮ
　トランジスタ（３１）のベース電極と継がれ、グラン
ド電極（９）は前記入力ＮＰＮトランジスタ（３１）の
共通エミッタと接続されている。またこれら人力ＮＰＮ
トランジスタ（３１）は、第１図や第２図で示したアイ
ランド領域（１０）以外に、別のアイランドが用意され
、夫々に形成されている。

本発明の第１の特徴とする点は、前記Ｎ″″型の埋込み
層（３）と前記人力電極（７）とを接続することにある
。ここではＮ＋型の拡散領域（４）を形成して、カソー
ドとなる埋込み層＜３）と入力電極（７）との抵抗分を
小さくしている。

第２の特徴とする点は、グランド電極（９）を、第１の
ダイオード（３２）　（アイランド領域（１０）　）の
囲りの分離領域（８）と接続し、グランド電極（９）と
第１のダイオード（３１）のアノード領域（１）間の抵
抗分を、前記第２のダイオードの抵抗分より小さくする
ことにある。ここでアイランドは複数段けであるので、
どの分離領域にグランド電極（９）を設けても良いが、
実際は第１および第２のダイオードのオン抵抗が場所に
よって違って来る。従って第１のダイオード（３２）　
（アイランド領域（１０）　）に一番近い領域が良い。

従って入力電極（７）に負の電圧が印加されると、電流
はグランド電極（９）より分離領域（８）を通って、抵
抗分の一番小さな第１のダイオード（３２）へ流れるの
で、入力ＮＰＮ　トランジスタを破壊することなくサー
ジ電流を流すことができる。

（ト）発明の効果 以上の説明からも明らかな如く、保護用の第１のダイオ
ード（３２）は、Ｎ“型の拡散領域（４）と、分離領域
の内一番近い第１のダイオード（３２）の囲りに形成さ
れた分離領域（８）にグランド電極（９）を継ぐことで
、応答性が非常に良くなり、入力に負電圧のサージが印
加されても、このＩＣを保護することができる。

【図面の簡単な説明】 第１図は本発明の静電破壊防止装置の平面図、第２図は
第１図のＡ−Ａ’線における断面図、第３図は従来の静
電破壊防止装置を説明する回路図である。 （１）・・・半導体基板、　（２）・・・エピタキシャ
ル層、（３）・・・埋込み層、　（４）・・・拡散領域
、　（５）・・・コンタクト領域、　（７）・・・入力
電極、　（８）・・・分離領域、（９）・・・グランド
電極、　（１０）・・・アイランド領域。

Claims (5)

【特許請求の範囲】
1. （１）一導電型の半導体基板と、この半導体基板とこの
   半導体基板上に形成される逆導電型の半導体層との間に
   形成される逆導電型の埋込み層とで構成される静電破壊
   防止装置に於いて、前記半導体基板は半導体層表面のグ
   ランド電極と接続し、前記埋込み層は半導体層表面の入
   力電極と接続することを特徴とする静電破壊防止装置。
2. （２）半導体層はエピタキシャル層であり、埋込み層は
   低抵抗で逆導電型の拡散領域を介して入力電極と接続さ
   れ、グランド電極は一電導型の分離領域を通して半導体
   基板と接続される請求項第１項記載の静電破壊防止装置
   。
3. （３）分離領域は埋込み層を囲む請求項第１項または第
   ２項記載の静電破壊防止装置。
4. （４）一導電型の分離領域で囲まれるアイランド領域と
   、このアイランド領域内に形成される保護素子と、前記
   分離領域とオーミックコンタクトするグランド電極とを
   備え、静電気は前記グランド電極より分離領域を介して
   アイランド領域内へ流れることを特徴とした静電破壊防
   止装置。
5. （５）保護素子は、アイランド領域の埋込み層と、この
   埋込み層下の半導体基板とより構成されるダイオードで
   ある請求項第４項記載の静電破壊防止装置。