JPS6123356A - 半導体静電破壊防止装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の静電破壊防止技術に関する。

〔背景技術〕

半導体装置（ＩＣと称す）の静電破壊を防止する手段と
して、第１図に示すように入力側（ＩＮ）に回路の内部
抵抗と直列に抵抗体Ｒを接続し、浮遊容量Ｃと抵抗Ｒの
時定数により、サージパルスの波形を滑らかにし、急激
なサージパルスが内部回路Ａにかかわらないようにする
構造が従来知られている。

また、別な手段として、第２図で示すように内部回路へ
の入力側に並列にサージパルスで降伏するダイオードＤ
を接続することによりサージパルスを吸収するような構
造がある。

ところで前者においては、抵抗Ｒをｎ厘半導体基体に形
成したｐ属領域で構成した場合、上記基体とｐ属領域と
の間のｐｎ接合に順方向サージパルス（ト）すなわち抵
抗体に正の電位が加わるときは破壊しないが、逆方向に
大きいサージパルス（ハ）が加わったとき、ｐｎ接合の
耐圧以上の電圧があれば抵抗体自体が破壊される。

後者においても、ダイオードの接合の耐圧以上の逆方向
電圧が度々加わったとき、ダイオード自体が破壊される
。又、ダイオードの接合によって有効な保護を行なうた
めには、接合面積を大きくしなければならず保護素子が
大形化する。

このような従来の保護素子はそれ自体充分強度の太きい
ものでなく、たとえば外部素子から百数士ボルトの逆方
向電圧のサージパルスが加わると破壊されてしまう。

したがってＩＣにおいては人体に帯電するわずかの静電
エネルギによっても容易に永久破壊を起こしてしまうこ
とがあった。

特にテレビジ１７回路、高電圧を発生する電気回路にＩ
Ｃを使用する場合、例えば２５０Ｖ以上のサージパルス
が回路に加わることがあり、ＩＣの破壊強度が問題とな
った。

本出願人に係る発明者は、ＩＣ基板に疑似的に順方向動
作するトランジスタ構造の素子を被保護回路（５）の入
力素子と並列に接続し、正逆いずれの方向のサージパル
スが入っても上記素子をトランジスタとし【動作させ、
サージパルスを吸収する静電破壊防止素子としてたとえ
ば第３図に示すよ５に、ｎ凰半導体基体１表面に選択的
に−ｐ型領領域を形成し、このｐ凰領域２表面にｎ＋型
領領域３選択的に形成し、このｐ型領域２とｎ＋型領領
域３を電極で短絡してなる半導体装置の構造を提案（特
公昭５３−２１８３８）Ｌ、ている。

第３図に、その静電破壊防止素子の断面構造を示す。

くわしい回路動作は省略するが、この静電破壊防止素子
は、正、負両方のサージに対し、高速で応答可能で半導
体素子保護効果は極めて良好なものである。

一方、本出願人等は、半導体集積回路装置の微細化、高
集積化を・促進し、例えば、エピタキシャル層厚さが１
．５μｍ〜２μｍの微細半導体集積回路装置（ＩＣ）を
製造するにいたっている。このような微細な半導体集積
回路装置（ＩＣ）においては拡散層の深さも極めて浅く
なり、例えばバイポーラトランジスタのペースは、外部
から印加される静電サージにより、ますます破壊されや
すくなっていることがわかった。このため本出願人等は
、第３図に示す構造の静電破壊防止素子を、上記した微
細半導体集積回路装置（ＩＣ）にも適用することを考え
つき、いろいろと検討を行なった。

その結果、第３図に示す構造の静電破壊防止素子を採用
するには、下記に述べる不適合があることがわかった。

すなわち、微細ＩＣの製造にあたっては、バイポーラト
ランジスタの素子面積を小さくするためにいわゆるウォ
ッシュド・エミッタ技術（エミッタ電極取出しにあたり
、エミッタ拡散窓開部に拡散により形成された酸化物を
エツチングして窓開し、そのまま工龜ツタ電極取出しに
利用することにより、トランジスタを微細化する技術）
を採用しているが、ウォッシュド・エミッタ法では、エ
ミッタ拡散層上の８１０．膜がエツチングにより除去さ
れ基板が露出してしまうため、ウォッシュド・エミッタ
法を用いたプロセスでもって、第３図に示す構造の静−
破壊防止素子を形成したとするとエミッタ拡散層３上の
８１０．膜２３が形成されず拡散層３が露出するため、
配線が思うようにできないばかりか、基板が露出してい
るため、表面がＮａイオン等により汚染されてしまう。

また、５ｉｆｔ膜２３を新たに設げる工夫をすることも
考えられるがＳｉｎ、膜形成工程、コンタクトホール開
窓工程のプロセスが追加され、プロセスが複雑化する。

これらのことから、図３に示す静電破壊防止素子はウォ
ッシュド・エミッタ技術を用いた微細ＩＣに採用するこ
とは困難であることがわかった。

本発明は、上記した状況のもと、微細化されたＩＣに適
する高性能な静電破壊素子の構造を検討した過程におい
て本発明者によりなされたものである。

〔発明の目的〕

本発明は上記した問題を解決するため罠なされたもので
あり、その目的とするところは、ＩＣの高集積化プロセ
スに適合する静電破壊防止半導体装置の提供にある。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、半導体基体上に半導体集積回路の入力端子と
基準電位との間に接続される静電破壊防子素子において
、上記静電破壊防止素子は周囲を溝によって周辺部から
電気的に分離され、底部Ｋｎ＋型埋込層を有するｎｉ半
導体領域と、このｎ−型半導体領域の表面に形成された
ｐ型領域と、上記ｎＷ半導体領域をはさんで上記溝にそ
って堀り下げた股下部分に形成された２つのｎ”２１ｆ
拡散領域とからなり、上記ｎ１屋埋込層を抵抗として、
一方のｎ＋散型拡散領域上電極が上記入力端子に接続さ
れるとともに他方のｎ”ｌｌ拡散領域上の電極が上記半
導体集積回路の素子に接続され、また上記ｐｆｊｌ領域
上の電極が低電位に接続され、上記入力端子を介して上
記抵抗にサージパルスが加えられた場合に、上記ｎ−屋
領領域ｐ型領域との接合ダイオード動作により上記サー
ジパルスを吸収するように構成したものである。

〔実施例１〕 第４図は本発明の一実施例を示すものである。

同図に示される半導体装置においては、アイソレージロ
ン領域のｎ−エピタキシャル層６が選択的罠エツチング
除去され、段部７が形成されている。

これは、アイソレージ胃ン領域８の拡散深さを浅くし、
その横方向への広がりをおさえ、アイソレージ璽ン領域
を微細化するもので、本出願人等らにより開発された高
密度アイソレージ讐ン技術（Ｈｉｇｈ　ｄｅｎｓｉｔｙ
　ｌ５ｏｌａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ、以下そ
の頭文字をとってＨＩＴ技術と称す）が適用されたもの
である。以下本発明の実施例では、特に限定されるもの
ではないがＨＩＴ技術が適用された微細ＩＣを例にあげ
、本発明である静電破壊防止素子の構造、サージに対す
る応答動作等を説明すること圧する。

第４図において４はｐ−型シリーｓン基板、５はｎ＋型
埋込層、６はこのｎ＋減埋込層５を埋め込むように基板
４の上にエピタキシャル成長させたｎｆｉシリコン層で
ある。このｎ−型シリコン層６表面の図示されない部分
にｎｐｎ　）ランジスタなどのＩＣの素子が形成されて
いる。６ａは静電破壊防子素子のベースとなるｎｆｉ領
域である。

他の素子から電気的に分離するために溝７が周囲に堀ら
れ、この溝７の底部とｐ−Ｗ基板４との間にｐｆｆｉ拡
散層８がアイソレーン１フ部として形成される。９はｐ
置数散層（領域）でｎ−型領域６ａの上面いっばいに形
成され、このｐｍ拡散層９の表面の一部に電極９ａが設
げられる。１０．１１はｎ＋型型数散層上記ｐ型拡散層
をはさんだｎＷ領域６ａの溝により堀り下げられた股下
部７ａ表面に形成され、ｎ＋臘埋込層５と電気的に接続
する。ｎ＋匿拡散層１０，１１の各表面には電極１０ａ
　、ｌｌａが設けられる。１２は表面絶縁膜となるシリ
コン酸化膜で電極コンタクト部を除くｎｆｌｉ領域、ｐ
部数散層表面に形成される。

一方のｎ＋型型数散層１０上電極１０ａは保護されるべ
きＩＣの入力端子（ポンディングパッド）Ｂに接続され
、ｎ１型埋込層５を直列抵抗として、他方のｎ＋型型数
散層１１上電極１１ａが上記ＩＣの素子Ａに接続される
。上記ｐ散拡散層９上の電極９ａは低電位、たとえば接
地電極に接続される。

通常の場合、入力信号は入力端子側の電極１１ａからｎ
＋＋埋込層５内に入り、他端の電極１１ａを経てＩＣ回
路人側圧送られる。

ところで順方向サージパルス０→が入力端子側電極に入
りこんだ場合、ｎ＋＋埋込層５内をサージ電流が進む間
にその抵抗分によって電圧が降下することにより、第５
図に等価回路図で示すようにｎ−型領域６ａとｐＴＪ−
領域９との間で入力電圧がｐｎ接合ダイオード（Ｄυの
ブレークダウン電圧ＢＹ（＃２０Ｖ）と等しくなるとこ
ろでクランプされる。すなわち、ｎ−型領域６ａから低
電位のｐ型層９へ正孔の注入が生じて電流工、が流れそ
れＫよってサージパルスを吸収することになる。なお、
ｐｍ基板４側が低電位にあれば、ｎ＋＋埋込層５とｐ’
−型基板４との間のｐｎ接合ダイオードＤ、でも前記と
同様な小数キャリアの注入が起こる。

また、逆方向のサージパルス（へ）が入力端子側電極に
入った場合はサージ電流はｎ＋屋埋込層５を経て回路側
に至る間に電圧降下すること圧より、ｎ−型領域６ａと
ｐ散拡散層９との間でｐｎ接合ダイオードＤ、が働き、
入力電圧が接地電圧とダイオードの順方向電圧ｖ、（＝
ｏ、７Ｖ）の差分に等しくなった電圧（ＧＮＤ−ＶＦ）
　ところでクランプされ、ｐ型拡散層９側にｎ−型領域
６ａから電子の注入が生じる。

以上のことから順逆いずれの方向のサージパルスが回路
に入ってもかかるサージパルスを吸収することができる
。

〔実施例２〕 第６図乃至第１０図は本発明の他の実施例を示すもので
あって、一つの半導体基体における溝を用いて分離され
た領域ＫＩＣ回路のｎｐｎ　）ランジスタ素子と静電破
壊防止素子を共存させて形成するプロセスの主要工程断
面図である。

（１）第６図に示すようｔｃｐ−型シリコン基板（サブ
ストレート）４を用意し、その−主面にドナーたとえば
ｓｂ　（アンチモン）を部分的に拡散してｎ＋屋埋込層
５ａ、５ｂを形成し、その上にＰ（リン）をドープした
シリコンをエビタキクヤル成長させて約１．７μｍの厚
さＫ　ｎ−ｆＪｌミリコン層６を形成する。

（２）ｎ−凰シリコン層６表面にシリコン窒化物等をホ
トレジスト処理したマスク１３を設ける。次にマスク１
３を通してシリコンエツチングを行なうととＫより第７
図に示すように深さ０．８μｍ程度の溝を掘る。溝の一
部はｎ＋壓埋込層５ａ　、　５ｂの上部にも延長して同
じ深さの股下部７ａ　、　７ｂを得るように堀り下げる
。

（３）第８図に示すように溝のあるｎ−型領域６の一部
分にＢ（ボロン）をイオン打込み法により導入しｐ−型
基板４に達するように拡散してアイソレージ＊７ｐｍ層
８を完成する。このアイソレージ冒ンｐ型層８により分
離されたｎ−型領域のうち、一つの領域６ａを静電破壊
防止素子形成用領域とし、他の領域６ｂは保護の対象と
なる回路たとえばｎｐｎ　）ランジスタ形成用のｎ−型
領域６ｂとする。

ここでｎｐｎ　）ランジスタのベース形成のためホトレ
ジスト処理した酸化膜マスク１４を形成する。そしてマ
スク１４を介してボロンのイオンを打込み法により導入
する。ｎ−ｇ領域６ａ、６ｂにｐ型（ベース）拡散層９
ａ、９ｂを形成する。

コノヘース拡散は前記アイソレージ璽ン部形成のための
ボロン拡散と同じ工程で行なってもよい。

（４）ｎｐｎ）ランジスタ側にエミッタ形成のための人
Ｓ（ヒ素）をイオン打込み法により導入し、拡散を行な
いｎ”ＭＪｉエミッタ層１５を形成する。このエミッタ
拡散と同じ工程で溝により堀り下げられたｎ−型領域段
下部（７ａ、７ｂ）表面にもｎ＋型型数散層１０１１を
形成する。このｎ”！拡散層１０．１１はｎ＋＋埋込層
５ａ、５ｂに接続させ、このうち領域６ａ側のｎ＋型型
数散層１０ｎ”Ｗ埋込層５ａからの電極取出し部となり
、領域６ｂ側のｎ＋型型数散層１６ｎｐｎ　）ランジス
タのコレクタ電極取出し部となる。この拡散の後、拡散
時に拡散層上に形成された酸化膜の除去を行ない（ウォ
ッシュド・エミッタ法）、第９図の様な拡散層上に酸化
膜のない状態を得る。

（５）表面酸化物（Ｓｉｎ、）膜１７に対しコンタクト
ホトエツチングを行ない、アルミニウムを蒸着し、ホト
リングラフィ技術によりパターニングすることにより、
第１０図に示すように各半導体領域に接続する電極（配
線）を得る。

このうち、静電破壊防止素子側の一方のｎ＋型型数散層
１０上電極１０ａは入力端子（ポンディングパッド）Ｂ
へ連結され、他方のｎ＋型型数散層１１上電極１１ａは
たとえばｎｐｎ　）ランジスタのベース電極９Ｃに接続
され、ｐ型拡散領域９ａ上の電極９ｄは低電位たとえば
接地電位に接続される。なお、ｎｐｎ　）ランジスタ側
において。

１５ａはエミッタ電極、１６ａはコレクタ取出し電極で
ある。

第１１図は第１０図に等価の回路図である。

〔効果〕

上記実施例１及び実施例２で述べた本発明によれば下記
の効果が得られる。

（１）　　ｎ”ｆｉ埋込層が保護抵抗となり、ｎ−型領
域とｐ重拡散領域による接合ダイオードを用いて正負両
方のサージパルスを吸収することができる。

（２）エミッタ（ｎ＋ｍ層）抵抗を用いなくてすむから
、したがってウォッシュド・エミッタ適用プロセスを使
用しても葆護素子を形成することができ、高集積型高性
能の半導体装置に応用できる。

〔実施例３〕 第１２図は本発明の他の一実施例を示すものであって、
半導体基体において静電破壊防止素子全体を溝７内に形
成した半導体装置の断面図である。

第１３図は第１２図の半導体装置に対応する拡散パター
ンを示す平面図で同図の人−Ａ′断面により切断したも
のが第１２図である。

この例ではｎ−型シリコン層６表藺を溝７によって広く
堀り下げ、この溝内にｐ型拡散層９と、このｐ成鉱散層
９をはさむよ５に２つのｎ＋凰拡散層１０．１１が形成
され、さらにその外側を包囲するようにアイソレージｗ
ｙｐｍ層８が形成され周辺領域から電気的に分離されて
いる。上記ｐ型拡散層９は通常のｎｐｎ　）ランジスタ
のベース拡散と同時に形成され、２つのｎ＋屋屋敷散層
１０１１はエミッタ・拡散と同時に形成される。

一方のｎ＋型型数散層１０上電極１０ａは入力端子（ポ
ンディングパッド）Ｂに接続され、ｎ＋＋埋込層５が直
列抵抗となって他方のｎ＋型型数散層１１上電極１１ａ
は保護される回路図の入力側に接続される。

この実施例３における静電破壊防止素子としての動作は
実施例１の場合と全く同様であり、したかってその場合
の効果も実施例１，２で述べたとおりである。この実施
例で注目すべきは、ｐｍ領域９がｎ十型埋込層に接して
いるため、エピタキシャル層に介在していた抵抗分を減
らすことができ、ｐｎ接合ダイオードのブレークダウン
電圧がいく分低くなる。また、表面の凹凸が少ないこと
より、配線形成にも有利であり、断線が生じがたいとい
う効果を有する。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

〔利用分野〕

本発明は溝を用いて素子間を分離するとともにｎ＋匿埋
込層から直接電極取出しを利用する半導体集積回路の静
電破壊防止の全てに適用することができる。

【図面の簡単な説明】

第１図及び第２図は従来公知の静電破壊防止技術の例を
示す回路図である。 第３図は寄生ｎｐｎ　）ランジスタを利用した静電破壊
防止素子の一例を示す縦断面図である。 第４図は本発明の一実施例を示す半導体静電破壊防止素
子の断面図、 第５図は第４図に対応する等価回路図である。 第６図乃至第１０図は本発明の他の一実施例を示し、静
電破壊防止素子を有する半導体装置の製造プロセスの工
程断面図である。 第１１図は第１０図に対応する等価回路図である。 第１２図は本発明の他の実施例を示す半導体静電破壊防
止素子の断面図、 第１３図は第１２図に対応する平面図である。 １・・・ｎ型半導体基板、２・・・ｐ型埋込層、３・・
・ｎ＋型領領域４・・・ｐ−成半導体基板、５　、５ａ
　、　５ｂ・・・ｎ＋＋埋込層、６　、６ａ　、　６ｂ
・・・ｎ−戴半導体層（領域）、７．７ａ・・・溝、８
・・・アインレーシ璽ンｐ−型層、９，９ａ、９ｂ・・
・ｐＷ拡散領域、９ｃ。 ９ｄ・・・電極、１０・・・ｎ＋型型数散層１０ａ・・
・電極、１１・・・ｎ＋型型数散層ｌｌａ・・・電極、
１２・・・酸化膜、１３．１４・・・マスク、１５・・
・ｎ＋＋エミッタ、１５ａ・・・電極、１６・・・ｎ＋
＋コレクタ取出し部、１６ａ・・・電極、１７・・・酸
化膜、２３・・・酸化膜。

Claims (1)

1. 【特許請求の範囲】 １、半導体基体上に半導体装置の入力端子と素子との間
   に接続される静電破壊防止素子を有する半導体装置であ
   って、この静電破壊防止素子は、溝によって周辺部から
   電気的に離隔され、底部に高濃度埋込層を有する第１半
   導体領域と、この第１半導体領域表面の導電形の異なる
   第２半導体領域と、第１半導体領域の一部が溝によって
   堀り下げられた段下部表面に上記高濃度埋込層の両端に
   接続する同導電型で高濃度の２つの第３半導体領域から
   なり、上記高濃度埋込層を抵抗として、一方の第３半導
   体領域上の電極が上記入力端子に接続されるとともに他
   方の第３半導体領域上の電極が上記半導体集積回路の基
   準電位に接続され、また、上記第２半導体領域上の電極
   が低電位に接続され、上記入力端子を介して上記抵抗に
   サージパルスが加えられた場合に第１半導体領域と第２
   半導体領域との接合ダイオード動作により上記サージパ
   ルスを吸収するように構成されたことを特徴とする半導
   体静電破壊防止装置。 ２、第１導電型領域はこの領域と異なる導電型の半導体
   基板上に形成され、前記溝底部と上記半導体基板との間
   は基板と同じ導電型の半導体層が接続されている特許請
   求の範囲第１項に記載の半導体静電破壊防止装置。 ３、半導体基体上に半導体集積回路の入力端子と基準電
   位との間に接続される静電破壊防止素子を有する半導体
   装置であって、この静電破壊防止素子は、溝により周辺
   部から電気的に離隔され、この溝により囲まれた半導体
   領域が上記溝と同じ深さに堀り下げられるとともに底部
   に高濃度埋込層を有する第１半導体領域と、この第１導
   電型領域の表面に形成された導電型の異なる第２半導体
   領域と、上記高濃度埋込層の両端に接続するように第１
   導電量領域の表面に形成された同じ導電型で高濃度の２
   つの第３導電型領域とからなり、第１半導体領域を抵抗
   として、一方の第３半導体領域上の電極が上記入力端子
   に接続されるとともに他方の第３半導体領域上の電極が
   上記半導体集積回路の基準電位に接続され、また、上記
   第２半導体領域上の電極が低電位に接続され、上記入力
   端子を介して上記抵抗にサージパルスが加えられた場合
   に第１半導体領域と第２半導体領域との接合ダイオード
   動作によりサージパルスを吸収するように構成されたこ
   とを特徴とする半導体静電破壊防止装置。