JPS6123355A - 半導体静電破壊防止装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の静電破壊防止技術に関する。

〔背景技術〕

半導体集積回路（ＩＣ）の静電破壊を防止する手段とし
て、第１図に示すように入力側（ＩＮ）に回路の内部抵
抗と直列に抵抗体Ｒを接続し、浮遊容量Ｃと抵抗Ｒの時
定数により、サージパルスの波形を滑らかにし、急激な
サージパルスが内部回路Ａに加わらないようにする構造
が従来知られている。

また、別な手段として、第２図で示すように内部回路Ａ
の入力側に並列にサージパルスで降伏するダイオードＤ
Ｙ接続することによりサージパルスを吸収するような構
造がある。

ところで前者においては、抵抗Ｒをｎ型半導体基体に形
成したｐ型領域で構成した場合、上記基体とｐ型領域と
の間のｐｎ接合に順方向サージパルス（＋）すなわち抵
抗体に正の電位が加わるときは破壊しないが、逆方向に
大きいサージパルス（一方が加わったとき、ｐｎ接合の
耐圧以上の電位があれば抵抗体自体が破壊される。

後者においても、ダイオードの接合の耐圧以上の逆方向
電圧が度々刃口わりたとき、ダイオード自体が破壊され
る。又、ダイオードの接合によって有効な保護を行うた
めには接合面積を大きくしなければならず保護素子が大
形化する。

このような従来の保護素子はそれ自体充分強度の大きい
ものでなく、たとえば外部素子から百数士ボルトの逆方
向電圧のサージパルスが加わると破壊されてしまう。

したがってＩＣＩＣおいては人体に帯電する静電エネル
ギによっても容易に永久破壊を起こしてしまうことがあ
った。

特にテレビジョン回路、高電圧を発生する電気回路にＩ
Ｃを使用する場合、例えば２５０　Ｖ。

５００ｖ以上のサージパルスが回路ＩＣ加わることがあ
り、ＩＣの破壊強度が問題となった。

本出願人に係る発明者は、ＩＣ基板に疑似的に順方向動
作するトランジスタ構造の素子を被保護回路内の入力素
子と並列に接続し、正逆いずれの方向のサージパルスが
入っても上記素子をトランジスタとして動作させ、サー
ジパルスを吸収する静電破壊防止素子としてたとえば第
３図に示すように、ｎ型半導体基体１表面に選択的にｐ
型領域２を形成し、このｐ型領域２表面にｎ＋型領領域
３選択的に形成し、このｐ型領域２とｎ＋型領領域　。

３とを電極で短絡してなる半導体装置の構造を提案（特
公昭５３−２１８３８　）　している。

第３．図に、その静電破壊防止素子の断面構造を示す。

ぐわ、しい回路動作は省略するが、この静電破壊防止素
子は、正、負両方の・サージに対し、高速で応答可能で
半導体素子保護効果は極めて良好なものである。　　、
　　　　。

一方、本出願人等は、半導体・集積回路装置の微細化、
高集′積化を促進し、例゛、えば、エピタキシャル”層
厚さが１．５μｍ、７２μｍの微細半導体集積回路装置
（Ｉ・Ｃ）を製造す・るに、いたっている。このような
、微細な・半導体集積回路装置（ＩＣ！、）においては
拡散層の深さも極めて浅くなり、例えばバイポーラトラ
ンジスタのペースは、外部から印加される静電゛サージ
によ′□す、ま、すます破壊されやすくなっていること
がわかった。このため本出願人等は、第３図に示す構造
の静電破壊防止素子を、上記した微細半導４体イ集積回
路装置・（ＩＣ）にも適用す°ること゛を考えりき２、
・・いろ・いろと検討を行なった。そめ結果１．第３図
に示・す構造の静電破壊防止素子を採用するには、下記
に述べる不都合があることがわかった。　　　　゛ すなわち、微細ＩＣの製造にあたっては、バイポーラト
ランジスタの素子面積を小さくするためにいわゆるウォ
ッシユド・工゛ミッタ技術（エミッタ電極取出しにあた
り′、エミッタ拡散窓開部に拡散により形成された酸化
物をエツチングし攪窓開し、そのままエミッタ電極取出
しに利用することにより、トランジスタを微細化す・る
技術）を採用しているが、ウォッシード・エミッタ法で
は、工・２ツタ拡散層上の８１０．膜がエツチングによ
す除去され基板が露出してしまうため、ウォッシュド・
工′２ツタ゛法を用いたプロセスでもって、第３図に。

示す構造の静電破壊防止素子を形成したとするとエミッ
タ拡散層３上のＳ’ｉ０．膜２′３が形成されず拡散層
３が露出するため、配線が思うようにできないばかりか
、基板が露出しているため、表面がＮ’ａ’イ゛オン等
により汚染されてしまう。まだ、８１０、膜２３を新た
に設汁る工夫をすることも考えら、れるが８１０．、膜
形成工程、゛コンタクトホール開窓工程のプロセスが追
加され、プロセスが複雑化する。

これらのことから、第３図に示す静電破壊防止素子はウ
ォッシュドーエはツタ技術を用いた微細ＩＣに採用する
ことは困難であることがわかった。

本発明は、上記した状況のもと、微細化されたＩＣｋ適
する高性能な静電破壊防止素子の構造を検討した過程に
おいて本発明者によりなされたものである。

〔発明の目的〕

本発明は上記した問題を解決するためになされたもので
あり、その目的とするところは、ＩＣの高集積化プロセ
スに適合する静電破壊防止装置の提供にある。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、半導体基体上に半導体装置（ＩＣと称す）の
入力端子（ポンディングパッド）と素子との間に接続さ
れる静電破壊防止素子において、溝によって周辺部から
電気的に離隔され底部にｎ＋＋半導体埋込層を有する第
１半導体領域となるｎ−型半導体領域と、とのｎ−型半
導体領域の表面に形成された第２半導体領域となるｐ型
半導体領域と、このｐ型半導体領域の表面の一部に形成
された第３半導体領域となるｎ＋＋半導体領域及び、上
記溝によって掘り下げられたｎ″″型半導体領域の段下
部表面に上記ｎ＋＋埋込層の両端に接続するように形成
された２つの第４半導体領域であるｎ＋＋取出し領域と
からなり、上記ｎ＋＋埋込層を抵抗として、一方のｎ＋
＋取出し領域表面上の電極が上記入力端子に接続され、
他方のｎ＋＋取出し領域表面上の電極が上記ＩＣの素子
に接続されるとともに上記ｐ型半導体領域表面上の電極
に接続され、また、上記ｐ型半導体領域表面に形成され
たＩｌ”ｆｆｉ半導体領域表面上の電極は接地電位に接
続され、上記入力端子を介して上記抵抗にサージパルス
が加えられた場合には上記ｐ型半導体領域をベースとし
上記ｎ＋＋半導体領域と上記ｎ−型半導体領域のいずれ
か一方をエミッタ、他方をコレクタとする正又は逆のト
ランジスタ動作により上記サージパルスを吸収するよう
に構成されたものである。

〔実施例１〕 第４図は本発明の一実施例を示すものである。

同図に示される半導体装置におい【は、アイソレージ璽
ンＳｆｉのｎ−エピタキシャル層６が選択的にエツチン
グ除去され、段部７が形成されている。

これは、アイソレージ璽ン領域８の拡散深さを浅＜シ、
その横方向への広がりをおさえ、アイソレージ讐ン領域
を微細化するもので、本出願人等らにより開発された高
密度アイソレージ冒ン技術（Ｈｉｇｈ　ｄｅｎｓｉｔｙ
　ｌ５ｏｌａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ、以下そ
の頭文字をとってＨＩ’Ｉ’技術と称す）が適用された
ものである。以下本発明の実施例では、特に限定される
ものではないがＢＩＴ技術が適用された微細ＩＣを例に
あげ、本発明である静電破壊防止素子の構造、サージに
対する応答動作等を説明するととＫする。

第４図において、４はｐ−壓シリコン基板、５はｎ＋＋
埋込層、６はこのｎ＋＋埋込層５を埋め込むように基板
４の上にエピタキシャル成長させたｎ−型シリコン層で
ある。

このｎ″″型シリコン層６の図示されない表面部分に保
護されるべきｎｐｎ）ランジスタなどのＩＣの素子が形
成されている。

６ａは静電破壊防止素子が形成されるｎ−型半導体領域
でその周囲に他の素子から分離するための溝７が掘られ
、この溝７の底部とｐ−型基板４との間ＶＣｐ型拡散拡
散層アイソレージ１ン部として形成されている。

９はｐ型拡散領域でｎ−型半導体領域６ａの上面いっば
いに形成され、このｐ重拡散領域９０表面の一部にｎ＋
＋拡散領域１０が形成されている。

上記ｐ型拡散層９をはさんだｎ−型領域６ａに溝７Ｖｃ
そって掘り下げられた段下部表面にｎ＋型型数散層１１
ａｌｌｂが形成され、ｎ＋＋埋込層５の両端と電気的に
接続する。

１２は表面絶縁膜となるシリコン酸化物膜である。この
酸化物膜１２の一部が窓開され、各半導体領域にアルミ
ニウムよりなる電極が低抵抗接続され、かつ配線される
。

このうち、一方のｎ＋型型数散層１１ａ表面上の電極は
ＩＣの入力端子（ポンディングパッド）Ｂに接続される
。他方のｎ＋型型数散層１１ｂ表面上の電極は保護され
るべきＩＣ（ＡＪ基準電位に接続されるとともに、ｐ型
半導体領域９の表面上の電極に接続される。

上部のｎ＋＋拡散領域１２土の電極は接地電位に接続さ
れる。第６図は第４図に対応する拡散パターン及び電極
取出し部の配置を示す平面図である。

第５図は第４図に等価な回路図である。

通常の場合、入力信号は入力端子（Ｂ側の電極からｎ＋
＋埋込層５内に入り、他端のｎ＋型型数散層１１ｂ上電
極を経てＩＣ回路囚側に送られる。

ところで、順方向サージパルス（一方一方が入力端子（
Ｂｌ側電極に入りこんだ場合、第５図を参照し、ｎ＋＋
埋込層５内をサージ電流１．が進む間にその抵抗分Ｒに
よっ℃電圧が降下することにより、順方向ｎｐｎ）ラン
ジスタＱ＋（ｎ−型半導体領域６ａとｐ型半導体領域９
、ｎ＋＋半導体１ｏとで構成される）が動作し、電流Ｉ
、がｎ＋＋拡散領域１０上の電極を経て低電位の接地電
極へ流れ、その結果サージパルスを吸収することになる
。

また、逆方向のサージパルス（づが入力端子田）側電極
に入った場合は、負のサージ電流がｎ十型埋込層５を経
て回路Ａ側に至る間に電圧降下することにより、ｐ型領
域９がベース、ｎ＋＋拡散領域１０がコレクタ、ｎ−型
半導体領域がエミッタとなる逆方向ｎｐｎ）ランジスタ
Ｑ１が動作し、電流Ｉ、が入力端子（ポンディングパッ
ド）Ｂ側へ流れる。

以上のことから順逆いずれの方向のサージパルスが回路
へ入ってもかかるサージパルスを吸収することができる
。− 〔実施例２〕 第６図乃至第１０図は本発明の他の実施例を示すもので
あって、一つの半導体基体における溝を用いて分離され
た領域にＩＣ回路のｎｐロトランジスタ素子と静電破壊
防止素子とを共存させて形成するプロセスの主要工程断
面図である。

（１）第６図に示すようにｐ−型シリコン基板（サブス
トレート）４を用意し、その−主表面にドナたとえばＳ
ｂ（アンチモン）を部分的に拡散してｎ＋＋埋込層５ａ
、５ｂを形成し、その上にＰ（リン）ドープ・シリコン
をエピタキシャル成長させて約１，７μｍの厚さのｎ−
型シリコン層６を形成する。

（２１ｎ−型シリコン層６表面にシリコン酸化物等をホ
トレジスト処理したマスク１３を通してシリコンをエッ
チすることにより第７図に示すように深さ０．８μｍ程
度の溝７を掘る。この溝の一部はｎ＋＋埋込層５ａ、５
ｂの上部にも延長して同じ深さの段下部７ａ＊７ｂを得
るように掘り下げる。

（３）　　第８図に示すように溝直下のシリコン層（６
）にＢ（ボロン）をイオン打込みｐ−型基板４に達する
ように拡散してアイソレージ曹ンｐ型層８を完成する。

このアイツレニジ習ンｐＷ層８により分離されたれ一型
領域６のうち、一つを静電破壊防止素子形成用のｎ−型
領域６８とし、他の一つを破壊防止対象回路例えばｎｐ
ｎ）ランジスタ形成用のｎ−型領域６ｂとする。

ここでｎｐｎ　）ランジスタのベース形成のためのホト
レジスト処理した酸化膜マスク１４を介してＢイオン打
込みを行い、ｎ−型領域５ａ、５ｂＶｃｐ型拡散層９ａ
、９ｂを形成する。このベース拡散はアイソレージ１ン
部形成のためのＢ拡散と同じ工程で行ってもよい。

（４１回路＠（ｎｐｎ）ランジスタ）のエミッタ拡散た
とえば酸化膜１４ａをマスクにＡｓ（ヒ素）のイオン打
込み拡散を行い、ベースｐ型拡散層９ｂの表面の一部に
エミッタｎ＋型層１５を形成すると同時に靜電破壊防止
素子側のｐ型層拡散９ａの表面の一部にｎ＋型領領域１
０形成する。

この工之ツタ拡散工程では、さらに各ｎ″″型領域の溝
によって掘り下げられた段下部表面にもｎ＋＋拡散を行
い、静電破壊防止素子側’Ｉ／Ｃｎ＋型拡散層１１ａ、
ｌｌｂを、ｎｐｎ）ランジスタ側にコレクタ取出し部と
なるｎ＋型型数散層１６それぞれｎ＋＋埋込層５ａ、５
ｂに接続するように形成する。

この後、ｎ＋＋拡散層上に形成された酸化膜を［しくウ
ォッシュド・エミッタ法）、第１０図の状態を得る。

（５）新たに表面に形成した酸化膜１４に対し、アルミ
ニウムコンタクト部形成を行い、アルミニウム膜を蒸着
法（又はスパッタ法）により形成し、さらにホトリソグ
ラフィ技術を用いてバターニングすることにより第１１
図に示すように各半導体領域に低抵抗接続する電極（配
線）を形成する。

このうち、静電破壊防止素子側の一方の段下部ｎ＋型拡
散層１１ａ上の電極は入力端子（ポンディングパッド）
Ｂへ連結され、他方のｎ＋型型数散層１１ｂ上電極はｐ
型拡散領域９ａ上の電極と接続するように配設されると
ともに保護される回路、たとえばｎｐｎ　）ランジスタ
のベースｐ型拡散領賊９ｂ上の電極に連結するように配
設される。

ｐ型拡散領域９ａ上初のｎ＋＋拡散領域１０上の電極は
低電位たとえば接地電極に接続される。ｎｐｎ）９ンジ
スタにおいて、上部のｎ＋製型拡散領域上電極はエミッ
タ電極として、段下部ｎ士型拡散層１６上の電極はコレ
クタ電極として使用される。

第１２図は第１１図に等価の回路図である。

〔効果〕

上記実施例１及び実施例２で述べた本発明によれば下記
の効果が得られる。

（１）ｎ＋＋埋込層が保護抵抗となり、ｎ−型半導体領
域６８Ｓｐ型拡散領域９ａ、ｎ＋＋拡散領域１０とによ
る順逆ｎｐｎ　）ランジスタを利用して正負両方向のサ
ージパルスを吸収することができる。

（２）エミッタ（ｎ＋＋拡散領域）を抵抗として用いる
のではないから、ウォッシュド・エミッタ適用プロセス
に関係なく保護素子を形成することが可能となり、高縮
小型高性能の半導体装置に適用できる。

以上本発明によってなされた実施例にもとつき具体的に
説明したが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことはいうまでもない。

〔利用分野〕

本発明は溝を用いて素子間分離するとともにｎ＋＋埋込
層から直接に電極取出しを行う半導体集積回路の静電破
壊防止の全てに適用することができる。

【図面の簡単な説明】

第１図及び第２図は従来公知の静電破壊防止技術の例を
示す回路図である。 第３図は寄生ｎｐｎ　）ランジスタを利用した静電破壊
防止素子の縦断面図である。 第４図は本発明の一実施例を示す半導体静電破壊防止素
子の断面図、 第５図は第４図に等価の回路図、 第６図は第４図に対応する平面図である。 第７図乃至第１１図は本発明の他の一実施例を示すもの
であって、静電破壊防止素子を有する半導体装置製造プ
ロセスの工程断面図である。 第１２図は第１１図に対応する等価回路図である。 １・・・ｎ型半導体基体、２・・・ｐ型半導体領域、３
・・・ｎ＋＋半導体領域、４・・・ｐ−型シリコン基板
、５・・・ｎ＋型［地層、６・・・エピタキシャルｎ−
里シリコン層、６ａ・・・ｎ−型半導体領域、７・・・
溝、８・・・アイソレーションｐ型拡散層、９・・・ｐ
型拡散領域、１０・・・ｎ＋＋拡散領域、１１　ａｔ　
　１　ｌ　ｂ・”ｎ”型拡散層、１２．１３．１４・・
・絶縁膜（８１０，膜）、１５・・・ｎ＋型領領域エミ
ッタ）、Ｊ６・・・ｎ中型拡散層（コレクタ取出し部）
、２３・・・酸化膜。

Claims (1)

1. 【特許請求の範囲】 １、半導体基体上に半導体装置の入力端子と素子との間
   に接続される静電破壊防止素子を有する半導体装置であ
   つて、この静電破壊防止素子は溝によって周辺部から電
   気的に離隔され、底部に高濃度埋込層を有する第１半導
   体領域と、この第１半導体領域表面の導電型の異なる第
   ２半導体領域と、該第２半導体領域表面の一部に第１半
   導体領域と同じ導電型の第３半導体領域及び上記溝によ
   って掘り下げられた第１半導体領域の段下部表面に上記
   高濃度埋込層の両端に接続する同じ導電型の高濃度拡散
   層からなる２つの第４半導体領域とからなり、上記高濃
   度埋込層を抵抗として、一方の第４半導体領域表面上の
   電極が上記入力端子に接続され、他方の第４半導体領域
   表面上の電極が上記半導体集積回路の基準電位に接続さ
   れるとともに上記第２半導体領域表面上の電極に接続さ
   れ、また、上記第３半導体領域表面上の電極は接地電位
   に接続され、上記入力端子を介して上記接続にサージパ
   ルスが加えられた場合に、上記第２半導体領域をベース
   とし上記第３半導体領域と上記第１半導体領域のいずれ
   か一方をエミッタ、他方をコレクタとする正又は逆のト
   ランジスタ動作により上記サージパルスを吸収するよう
   に構成されたことを特徴とする半導体静電破壊防止装置
   。 ２、上記第１半導体領域はこれと導電型の異なる低濃度
   半導体基板上に形成され、上記第４半導体領域の外側で
   基板と溝との間に基板と同じ導電型半導体領域が介挿さ
   れている特許請求の範囲第１項に記載の半導体静電破壊
   防止装置。