JPS6143466A - 半導体静電破壊防止装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装ｆｆｉの静電破壊防止技術に関する。

〔背景技術〕

半導体集積回路（丁Ｃ）の静電破壊を防止する手段とし
て、第１図に示すように入力側（ＩＮ）に回路の内部抵
抗と直列に抵抗体Ｒを接続し、浮遊容量Ｃと抵抗Ｒの時
定数により、サージパルスの波形を滑らかにし、急激な
サージパルスが内部回路Ａに加わらないようにする構造
が従来知られている。

また、別な手段として、ε７Ｓ　２図で示すように内部
回路Ａの入力側に並列にサージパルスで降伏するダイオ
ードＤを接続することによりサージパルスを吸収するよ
うなイＬｔ造がある。

ところで前者においては、抵抗Ｒをｎ型半導体基体に形
成したｐ型領域でｊｉｆｉＴ成した場合、上記基体とｐ
型領域との間のｐｎ接合に順方向サージパルス田ずなわ
ち抵抗体に正の電位が加わるときは破壊しないが、逆方
向に大きいサージパルスＨが加わったとき、ｐｎ接合の
耐圧以上の電圧があれば抵抗体自体が破壊される。

後者においても、ダイオードの接合の耐圧以上の逆方向
′電圧が１す］々加わったとき、ダイオード自体が破壊
される。又、ダイオードの接合によって有効な保護を行
うためには、接合面積を太きくしなければならず保題素
子が大形化する。

このような従来の保護素子はそれ自体充分強度の太きい
ものでなく、たとえば外部素子から百数十ホルトの逆方
向’ｉｊｉ’、圧のサージパルスが加わると破壊されて
しまう。

したがってＩＣにおいては人体に帯電する静電エネルギ
によっても容易九永久破壊を起こしてしまうことがあっ
た。

特にテレビジョン回路、高電圧を発生する電気回路にＩ
Ｃを使用する場合、例えば２００■以上のサージパルス
が回路に加わることがあり、ＩＣの破壊強度が問題とな
った。

本出願人に係る発明者は、ＩＣ基板に疑似的に１＠方向
動作するトランジスタ構造の素子を被保護回路内の入力
素子と並列に接続し、正逆いずれの方向のサージパルス
が入っても上記素子をトランジスタとして動作させ、サ
ージレ（ルスを吸収する静電破壊防止素子とし【たとえ
ば第３図に示すように、ｎ型半導体基体１表面に選択的
にｐ副領域２を形成し、このｐ型領域２表面にｎ＋型価
域３を選択的に形成し、このｐ副領域２とｎ＋型領領域
３を電極で短絡してなる半導体装置の構造を提案（特公
昭５３−２１８３８）している。

８１１３図に、その静電破壊防止素子のＩＯ？面構造を
示す。くわしい回路動作は省略するが、この静電破壊防
止２（４子は、正、負両方のサージに対し、高速で応答
可能で半導体不予保護効果は極めて良好なものである。

一方、本出願人等は、半導体集積回路装置の微細化、高
集積化を促進し、例えば、エピタキシャル層厚さが１．
５μｍ〜２μｍの微細半導体集積回路装置（ＩＣ）を製
造するにいたっている。このような、微細な半導体集積
回路装置（ＩＣ）においては拡散層の深さも極めて浅く
なり１例えばバイポーラトランジスタのベースは、外部
から印加される静電サージにより、ますます破壊されや
すくなっていることがわかった。このため本出願人寺は
、第３図に示す４造の静１１ｉ破壊防止素子を、上ＩＣ
シた微細半導体集積回路装置（ＩＣ）にも適用すること
を考えつぎ、いろいろと検討を行なった。その結果、第
３図知示す４ｔ’を造の静電破壊防止−１り子を採用す
るには、下記に述べる不適合があることがわかった。す
なわち、値組ＩＣの製造にあたっては、バイポーラトラ
ンジスタの素子面状を小さくするためにいわゆるウォッ
シュド、エミッタ技術（エミッタ１（ｊ極取出しにあた
り、エミッタ拡散窓開部に拡散により形成された酸化物
をエツチングして窓開しそのままエミッタ電極取出しに
利用すること（（より、トランジスタを微細化する技術
）を採用しているが、ウォッシュド、エミッタ法では、
エミッタ拡散層上のＳｉＯ□膜がエツチングにより除去
され基板が露出してしまうため、ウォッシュド、エミッ
タ法を用いたプロセスでもって、第３図に示す構造の静
電破壊防止素子を形成したとすると、エミッタ拡散層３
上のＳｉｎ、膜２３が形成されず拡ｆｉｔ層３が露出す
るため、配線が思うようＫできないばかりか、基板が露
出しているため、表面がＮｉイオン等により汚染されて
し−）：５゜また、Ｓ１０．膜２３を新たに設ける工夫
をすることも考えられるが、Ｓ　ｒ　Ｏｔ　ＦＡ形成工
程。

コンタクトホール開窓工程のプロセスが追加され、プロ
セスが復雑化する。

これらのことから、図３に示す静電破壊防止索子はウォ
ッシュド、エミッタ技術を用いた微細ＩＣに採用するこ
とは困４ＡＩＱであることがわかった。

本発明は、上記した状況のもと、歓細化されたＩＣＫ適
する高性能な静電破壊素子の構造を検討した過程におい
て本発明者によりなされたものである。

〔発明の目的〕

本発明は上記した問題を解決するためになされたもので
あり、その目的とするところは、ＩＣの高隼積化プロセ
スに適合する静電破壊防止素子体装置の提供にある。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、半導体基体上に半導体装置（ＩＣと称す）の
入力端子（ボンディングバンド）と素子との間に接）天
される静電破壊防止素子において、（Ｉ”・Ｉによって
周辺部から１１゛う体重に離隔され、低部に＋１＋型狸
込層を有するｎ−型中４１体領域と、このｎ−型中２７
ｊ１体和域の表面に形成されたｐ型半導体領域と、この
ｐ型半導体領域の表面に両端部分をあけ℃形成された上
部ｎ＋＋半導体領域と、上記ｎ−型半導体領域がｆ／＃
によって掘り下げられた段下郡表面に形成された１げ型
取出し領域とからなり、上記ｐ型半導体領域を抵抗とし
てその一端部の表面上の電極が上記入力端子に接続され
、他端部の表面上の電極が上記ＩＣの基準電位に接続さ
れるとともに、上記ｎ＋＋取出し頌域上の電極に短絡さ
れ、また、上部ｎ＋型領域上の電極が高電位■。０に接
続されており、上記入力端子を介して上記抵抗にサージ
パルスが加えられた場合に上記ｐ型半導体領域がベース
となり、上記ｎ−型領域もしくは、ｎ＋＋半導体領域が
エミツタ又は、ベースとなる正又は逆のトランジスタ動
作により上記サージパルスを吸収するように構成したも
のである。

〔実施例１〕 ４′＆４図は本発明の一実施例を示すものである。

同図に示される半導体装置にお（・ては、アイソレーシ
ョン領域のｎ″″″エピタキシヤル層６択的にエツチン
グ除去され、段部７が形成されている。

これは、アイソレーション領域８の拡散深さを浅くし、
・どの（芦方向への広がりをおさえ、アイソレーション
領域を微ＩＪ）１化するもので、本出願人等らにより開
発された高密度アイソレーション技術（Ｉ−Ｉｉｇｈ　
ｄｅｎｓｊｔｙ　ｌ５ｏｌａｔｉｏｎ　Ｔｅｃｈｎｏｌ
ｏｇｙ　、以下その頭文字をどってＨＩＴ技術と称す）
が適用されたものである。以下本発明の′Ａ施例では、
１時に限定されるものではないがＨＩＴ技術が適用され
た微細ＩＣを例にあげ、本発明である静電破壊防止素子
の４１・￥渭、サージに利する応答動作等を説明するこ
とにする。

第４図において４はｐ−型シリコン基板、５はｎ＋＋埋
込層、６はこのｎ＋＋埋込層５を埋め込むように基板４
の上にエピタキシャル成長させたｎ−型シリコン層であ
る。このｎ″″型シリコン層６表面の図示されない部分
にｎｐｎ　　）ランジスタなどのＩＣの素子が形成され
ている。

６ａは靜”Ｒ，破壊防止素子の形成されるｎ′″型半導
体領域でその周囲にイ（−の素子から分１７；ｌするた
めの溝７が掘られ、この溝７の底部とｐ−型基板４との
間にｐ型拡散層８がアイソレーション部として形成され
ている。９はｐ型拡散領域でｎ−型半導体領域６ａの上
面いっばいに形成され、このｐ型拡散佃域９０表面（上
部）に左右の両端部を残してｎ＋＋拡散領域１０が形成
されている。上記ｐ型拡散Ｍ９をはさんだｎ−型領域６
ａに溝にそって掘り下げられた段下部表面にｎ＋型型数
散層１１ａ形成され、ｎ＋＋埋込層５の両端と電気的に
接続される。１２は表面絶縁膜となるシリコン酸化膜で
ある。この酸化膜１２の一部が窓開され、各半導体領域
にアルミニウムよりなる電極が低抵抗接続され、かつ配
線される。

このうち、ｐ型拡散領域表面上の一端部上の電極９ａは
ＩＣの入力端子（ポンディングパッド）Ｂｉで接続され
、他端部上の電極９ｂは保護されるべきＩＣｌＡｌの基
準電位に接続されるとともに一つのｎ＋型型数散層１１
ｂ上電極１１ｃＫ短絡される。上部のｎ＋型型数散層領
域１０表面上電極１０ａは高電位、たとえば■Ｃｃに接
続される。第６図は第４図に対応する拡１投パターン及
び電極取出し部の配置ｉ’、、ｉ、を７３＜す平面図で
ある。第５図は第４図に等価の回路図である。

通常の場合、入カイｉ丁号は入力端子細ｊの電極９ａか
らｐ型拡触ＩＨ（抵抗）９内に入り、他端の電極９ｂを
経てＩＣ回路Ａ）側圧送られる。

ところで、順方向サージパルス田が入力端子ｆｉ１１電
極に入りこんだ場合、第５図を参照し、ｐ型拡散層９内
をサージ電流工。が進む間にその抵抗分Ｒによって′１
ル圧が降下することにより、上記電極９ａ近傍九おいて
、ｐ型拡散層９をベース、ｎ−型半導体領域６ａをコレ
クタ、ｎ＋＋拡散領域１゜をエミッタとする／［方向ｎ
ｐｎ　　トランジスタＱ。

が動作する。すなわち、入力サージパルスが■ｃｃにＶ
Ｂ、（ｎｐｎ　　トランジスタの降伏電圧）を加えた電
圧以上になったとぎクランプされる。これによりｐ型領
域から高電位のＶ。０へ電流Ｉ、が流れ、その結果サー
ジパルスを吸収することになる。

また逆方向のサージパルスＨが入力端子側電極に入った
々４合は、負のサージｆｆ１ｉｌ流がｐ型拡敢層９を経
て回路Ａ側に至る間に電圧＋ｔ；’ｒ：下する。さらに
ｐ−型基板４とｎ＋＋埋込層５との間でのｐｎ接合ダイ
オードＤ、が動作し、パルス電圧が■。ＮＤ（接地電圧
）と■Ｆ（順方向′電圧）の差以下えなったとぎクラン
プされ、接地側から入力端子（１１ｊへ電流工２が流れ
ることになる。

以上のことから順逆いずれの方向のサージパルスが回路
に入ってもかかるサージパルスを吸収することができる
。

〔実施例２〕 第７図乃至第１１図は本発明の他の実施例を示すもので
あって、一つの半導体基体における溝を用いて分離され
た領域にＩＣ回路のｎｐｎ　トランジスタ素子と静電破
壊防止素子とを共存させて形成するプロセスの主要工程
断面図である。

ｉｌ＋　　第７図に示すようにｐ′″型シリコン基板（
サブストレート）４を用意し、その−主表面にドナたと
えばｓｂ（アンチモン）を部分的に拡散してｎ＋＋埋込
層５ａ、５ｂを形成し、その上にリンドープ・シリコン
をエピタキシャル成長させて約１．７μｍの厚さのｎ−
型シリコン層６を形成する。

（２）ｎ−型シリコン層６表面にシリコン酸化物等をホ
トレジスト処理したマスク１３を通してシリコンをエツ
チングすることにより、第８図に示すように深さ０．８
μＩｎ程度の溝７を掘る。この溝の一部はｎ＋型埋込Ｊ
？？５ａ、５ｂの上部にも延長して同じ深さの股下部７
ａ、７ｂを得るように掘り下げる。

（３１第９図に示すように前置下のシリコン層（６１に
Ｂ（ボロン）をイオン打込みｐ−型基板４に達するよう
に拡散してアイル−ジョンｐ型層８を完成する。このア
イソレージコンｐ型層８により分離されたｎ−型領域６
のうち、一つを静電破壊防止素子形成用のｎ−型領域６
ａとし、他の一つを破壊防止対象回路例えばｎｐｎ　）
ランジスタ形成用のｎ−型仰域６ｂとする。

ここでｎｐｎ）ランジスクのベース形成のためのホトレ
ジスト処理した酸化膜マスク１４を介して、Ｂのイオン
打込みを行い、ｎ−型領域（５ａ。

６ｂＫｐ型拡散層９ａ、９ｂを形成する。このベース拡
散はアイソレーション部形成のためのＢの拡散と同じ工
程で行ってもよい。

（４１回路側（ｎｐｎトジンジスタ）にエミッタ拡散、
たとえばＡａ（ヒ素）をイオン打込みし拡散を行い。さ
らπ、ベースｐ型層９ｂの表面の一部にエミッタｎ＋型
層１５を形成するのと同時に静電破壊防止素子側のｐ型
拡散層９ａの表面に、両端部分をあけてｎ＋型領領域１
０形成する。このエミッタ拡散工程では、さらに、各ｎ
−型価域の溝によって掘り下げられた段下部表面にもｎ
＋＋拡散を行い、静電破壊防止素子側にｎ＋＋拡散層１
１ａ′ｆ：ｎｐｎ）ランジスタ側にコレクタ取出し部と
なるｎ＋型型数散層１６それぞれｎ＋＋埋込／１５ａ、
５ｂＫ接続するように形成する。この後、ｎ＋型拡敷屑
上の酸化膜を除去しくウオッシードエミッタ法）、ｇｉ
ｏ図の状態を得る。

（５１新たに形成した表面酸化物（Ｓ　ｔｉｔ　）　ｊ
％Ｉ　１４に対しコンタクトホトエツチングを行い、ア
ルミニウム膜を蒸着法（又はスパッタ法）により形成し
、配線形成のためにパターニングすることによリ、第１
１図に示すように各半導体領域に低抵抗接続する１１ケ
（自己ヤｊＯを形成する。

このうち、静電破壊防＋１−素子側のｐ型数散層９３表
面上の一方の電極９ｃは入カッＩＭ子（ボンディングパ
ノド）Ｂへ連設され、他方の電極９ｄは股下のｎ＋＋拡
散層１１ａ上の電極１１ｄに短絡するように配設される
とともに保護される回路、たとえばｎｐｎ）ランジスク
のベースｐ型拡散層９ｂ裟而士の′電極９に連結される
。静′「に破壊防止素子１１すの上部ｆｉ　＋ｌｊ、す
領域１０上の電極１０ａは高′Ｌｌｉ位たとえばＶ。ｃ
ＶＣ，４７，９続される。ｎｐｎ　トランジスタにおい
て、１５ａはエミッタ電極、１６ａはコレクタ取出しｉ
トｒ、ｌ（ｌである。

第１２図は第１１図に等価の回路図である。

〔効　果〕

上記実施例１及び実施例２で述べた本発明によれば下記
の効果が得られる。

（１１ｐ型拡ｆ汐層が保護抵抗となり、ｎ−型和城、ｐ
型数ｔｆｉｒ　Ｊ＋ｖ、ｊ　、　ｎ＋型釦域によるｎｐ
ｎ）；ｙ７ジスタ１６よびダイオードを利用して正負両
方同のサージパルスを吸収することが静電破壊レベルを
２００Ｖ程度に向上できる。

（２１エミッタ（口“型領域）を抵抗として用いるので
はないから、したがってウォッシュドエミッタ適用プロ
セスに関係なく保護素子を形成することが可能となり、
高微細型高性能の半導体装置に適用できる。

以上本発明者によってなされた実施例にもとづき具体的
に説明ｌ−だが、本発明は上記実施例に限定されるもの
でなく、その要旨を逸ノ悦しない範囲で種々変更可能で
あることはいうまでもない。

〔利用分野〕

本発明は溝を用いて素子間分離するとともにｎ＋型埋込
屑から直接に電極取出しを行う半導体集積回路の静電破
壊防止ｆｉＩｔ造の全てに適用することができる。

【図面の簡単な説明】

第１図及び第２図は従来公知の静電破壊防止技術の例を
示す回路図である。 第３図は寄生ｎ　ｐ　ｎ　トランジスタを利用した静゛
１ｃ９１　壊防、＋Ｌ　：’＋３子ｃ７）　１＜　１ｉ
ｊｉ　ｉ７ｊ　ｌ：＝、ｌ　テ；ｈ　／；）　。 第４！図はオ・発明の一実Ｋｌｊｅ・りを示す半沁体静
’ｉ５；、破壊防止素子の縦ＪＵｊ面図、 第５図は第４図にｑ′Ｆ価の回路図、 １ｊｉ１６図は第４図に対応する平面図である。 第７図乃至ｔ８１１図は本発明の他の一実施例を示すも
のであって、静Ｔｒｉ破壊防止素子を有する半導体装置
製造プロセスの工程断面図である。 第１２図は第１１図に対応する等価回路図である。。 １・・・ｎ型半導体基体、２・・・ｐ型半導体和戦、３
・・・ｎ＋＋半導体領域、４・・・ｐ−型シリコン半導
体基板、５・・・ｎ＋型狸込層、６・・・エピタキシャ
ルｎ−型シリコン層、６ａ・・・ｎ＋＋半導体領域、７
・・・溝、７ａ・・・股下部、８・・・アイル−ジョン
ｐ型拡散層、９・・・ｐ型拡散（抵抗）領域、９ａ、９
ｂ・・・電極、１０・・・ｎ＋型拡散佃域、１０ａ・・
・電極、ｌｌａ・・・ｎ＋型型数散層１１ｃ・・・電極
、１２，１３．１４・・・シリコン酸化膜、１５・・・
ｎ＋型領領域エミッタ）、１６・・・ｎ＋型型数散層コ
レクタ取出し部）、２３・・・酸化膜。 第　　１　　図 第　　　２　　図 第　　　３　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基体上に半導体装置の入力端子と素子との間
   に接続される静電破壊防止素子を有する半導体装置であ
   って、この静電破壊防止素子は溝によって周辺部から電
   気的に離隔され、底部に高濃度埋込層を有する第１半導
   体領域と、この第１半導体領域の表面に導電型の異なる
   第２半導体領域とこの第２半導体領域の表面に両端部分
   をあけて第１半導体領域と同じ導電型の第３半導体領域
   と第１半導体領域の溝によって掘り下げられた段下部表
   面に同じ導電型高濃度の第４半導体領域とからなり、上
   記第２半導体領域を抵抗として、その一端部の表面上の
   電極が上記入力端子に接続され、他端部の表面上の電極
   が上記半導体装置の素子に接続されるとともに上記第４
   半導体領域上の電極に短絡され、また、上記第３半導体
   領域上の電極が高電位に接続され、上記入力端子を介し
   て上記抵抗にサージパルスが加えられた場合に、上記第
   ２半導体領域がベースとなり上記第１半導体領域（もし
   くは第３半導体領域のうち一方）がエミッタ、他方がコ
   レクタとなるトランジスタ動作により上記サージパルス
   を吸収するように構成されたことを特徴とする半導体静
   電破壊防止装置。 ２、上記第１半導体領域はこれと導電型の異なる低濃度
   半導体基板上に形成され、上記第４半導体領域の外側で
   基板と溝との間に基板と同じ導電型半導体領域が介挿さ
   れている特許請求の範囲第１項に記載の半導体静電破壊
   防止装置。