JPS6123354A - 半導体静電破壊防止装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の静′亀破栖防止技術に関する。

〔背景技術〕

半導体装置（以下ＩＣと称する。）の靜邂破融を防止す
る手段として、第１図に示すように入力側（ＩＮ）に回
路の内部抵抗と直列に抵抗体Ｒを接続し、浮遊容１ｌｔ
Ｃと抵抗Ｈの時定数により、サージパルスの波形を滑ら
かにし、急激なサージパルスが内部（ロ）路Ａに加わら
ないようにする構造が従来知られている。

また別な手段でとして、第２図で示すように内部回路Ａ
の入力側に並列にサージパルスで降伏するダイオードＤ
を接続することにょシサージパルスを吸収する構造があ
る。

ところで前者においては、抵抗Ｒをｎ型半導体基体に形
成した１ｍ領域で構成した場合上記基体とＰ副領域との
間のｐｎ接合に順方向サージパルス（＋）すなわち抵抗
体の正の電位が加わるときは破壊しないが、逆方向に大
きいサージパルス←）が加わったとき、Ｐｎ接合の耐圧
以上の電圧があれば抵抗体自体が破壊される。

後者においても、ダイオードの接合の耐圧以上の逆方向
電圧が度々加わったとき、ダイオード自体が破壊される
。又、ダイオードの接合によって有効々保護を行うため
には接合面積を大きくしなければならず保護素子が大形
化する。

このような従来の保ＷＬ累子はそれ自体充分強度の大き
いものでなく、たとえば外部素子がら百数士ボルトの逆
方向電圧のサージパルスが加わると破壊されてしまう゛
。

したがってＩＣにおいては人体に帯電する静電エネルギ
によっても容易に永久破壊を起こしてしまうことがあっ
た。

特にテレビジ冒ン回路、篩電圧を発生する電気回路にＩ
Ｃを使用する場合たとえは２５０Ｖ以上のサージパルス
が回路に加わることかあ！Ｄ、ＩＣの破壊強度が問題と
なった。

本出願人に係る発明者は、ＩＣ基板に擬似的に順方向動
作するトランジスタ構造の素子を被保護回路に）の入力
菓子と並列に接続し、正逆いずれの方向のサージパルス
が入っても上記素子をトランジスタとして動作させ、サ
ージパルスを吸収する静電破壊防止素子としてたとえば
第３図に示すように、ｎ型半導体装置基体１表面に選択
的にｐ型領域２を形成し、このｐ型領域２表面にｎ中型
領域３を選択的に形成し、ｐ型領域２表面にｎ＋型領領
域３選択的に形成し、このｐ型領域２とｎ＋星領領域３
を電極で短絡してなる半導体装置の構造を提案（特公昭
５８−２１８３８）ｔ、ている。

Ｍ３図に、その静電破壊防止素子の断面構造を示す。く
わしい回路動作は省略するが、この静電破壊防止素子は
、正、負両方のサージに対し、高速で応答可能で半導体
素子保護効果は極めて良好なものである。

一方、本出願人等は、半導体集積回路装置の微細化、高
集積化を促進し、例えば、エピタキシャル層厚さが１．
５μｈ〜２μｍの微細半導体集積回路装置（ＩＣ）を製
造するにいたっている。このような、微細な半導体集積
回路装置（ＩＣ）においては拡散層の探さも極めて浅く
なシ、例えばパイボーラド２ンジスタのベースは、・外
部から印加される静電サージにより、ますます破壊され
やすくなっていることがわかった。このため本出願人等
は、第３図に示す構造の静電破壊防止素子を、上記した
、・微細半導体集積回路装置（ＩＣ）にも適用す″るこ
と・を考えつき、・いろいろと検討を行なった２、その
結果、第３図に示す構造の静電破壊防止素子を採用する
には、下記に述べる不適合があるとどがわかった。すな
わち、微細ＩＣの製造にあたっては、バイポーラトラン
ジスタの素子面積を小さくするためにいわゆるウォッシ
ュド・エミッタ技術（エミッタ電極取出しにあたシ、エ
ミッタ拡散窓開部に拡散により形成された酸化物をエツ
チングして窓開しそのままエミッタ電極取出しに利用す
ることによυ、トランジスタを微細化する技術）を採用
しているが、ウオッシェド・エミッタ法では、エミッタ
拡散層上のｓｉｏ、膜が′エツチングによシ除去され基
板が露出してしまうためクオッシ瓢ド・エミッタ法を用
いたプロセスでもって、第３図に示す構造の静電破壊防
止素子を構成したとするとエミッタ拡散層３上のＳｔ、
、　ｇ２３が形成されず拡散層３が露出するため、配線
が思うようにてき゛ないばかりか、基板が露出している
ため、表面がＮｏイオン尋によ′シ汚染されて　　′し
まう゛。また、ＳＩＯ，ｍ２３を新たに設ける工夫゛を
することも考え′られるが８１０．膜形成工程、コンタ
クトホール開窓工程のプロセスが追加され、プロセスが
複雑化する・　　　　　　　　′　　　゛これらのこと
から、図３に示す静電破壊防止紫子はウォッシユド・エ
ミッタ技術を用いた微細ＩＣに採用することは困難であ
ることがわかった。

本発明は、上記した状況のもと、微細化されたＩＣに適
する、高性能な静電破壊素子の構造を検討した過程にお
いて本発明者によシなされたものである。

〔発りｑの目的〕

本発明は上記した問題を解決するためになされたもので
ありその目的とするところは、ＩＣの高集積化プロセス
に適合する静電破壊防止装置の提供にある。

〔発明の概要〕

本ＪｉｉｉＩにおいて開示される発明のうち代表的なも
のの概要を簡単に説明すれば下記のとおシである。

すなわち、半導体基体上に半導体装置の入力端子と素子
との間に接続される静電破壊防止素子において、上記静
電破壊防止素子は周囲を溝によって周辺部から電気的に
分離され、底部に高濃度ｎ＋型鹿込層を有する第１半導
体領域であるｎ型半導体領域と、このｎ型半導体領域の
表面に形成され第２半導体領域であるｐ型半導体領域と
、上記ｐ型領域の表面に形成された第３半導体額域とな
るｎ十型拡散領域及び、上記ｎ型領域の一部が溝によっ
て堀シ下げられた股下部に形成されｎ＋型埋入層と接続
するｎ十高＃度不純物導入層となる拡散取出層とからな
り、上記ｎ◆◆拡散領域を抵抗としてその一部の電極が
上記入力端子に接続され、その他端の電極が上記ｐ型領
斌表面電極と短絡されるとともに上記半導体集積回路の
基準電極に接続され、また上記ｎ＋型拡散取出層上の電
極は高電位、例えばＶＣＣに接続され、少なくとも上記
ｎ十拡散領域全面を含む半導体表面に保股絶縁膜が形成
され、上記入力端子を介して上記抵抗の両電極にサージ
パルス電圧が加えられた場合に上記ｎ型領域、ｐ型領域
及びｎ＋型拡散領域が正逆のトランジスタ動作しサージ
パルスを吸収するように構成されたものである。

〔実施例１〕 第４図は本発明の一実施例を示すものである。

同図に示される半導体装置においてはアイソレージ曹ン
領域のｎ−エピタキシャル層６が選択的にエツチング除
去され、段部７が形成されている。

これは、アインレーシ璽ン領域８の拡散深さを浅くシ、
その横方向への広が）をおさえ、アイソレージ曹ン領域
を微細化するもので、本出願人等らによシ開発された高
密度アイソレージ嘗ン技術（Ｈ量ｇｈ　ｄｅｎｓｉｔｙ
　ｌ５ｏｌａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ−以下そ
の頭文字をとってＨＩＴ技術と称す）が適用されたもの
でおる・以下本発明の実施例では、特に限定されるもの
ではないがＨＩ　Ｔ技術が適用された微細ＩＣを例にめ
げ、本発明である静電破壊防止素子の構造、サージに対
する応答動作等を説明することにする。

ｊｇ４図において４はｐ−型シリコン基板、５はｎ中型
埋込層、６はこのｎ十型埋込層５を埋め込むように基板
４上にエピタキシャル成長させｆｔ−ｎ−撤シリコンで
ある。７はｎ−型シリコン層の一つの領域６ａを囲むよ
うに表面からエツチングされた溝で、溝の底部とｐ−型
基板４との間にｐ型拡散層８がアイソレーン１フ部とし
て形成される。

上記溝７は上記ｎ−型領域６ａのｎ十型埋込層５にかか
る一部をｍｂ下けて股下部７ａを形成している。９　ｉ
ｔ、　ｐ型拡散領域で上記ｎ−型領域６ａの上面いっば
いに形成される。１０はｎ◆◆拡散領域で上記ｐ型拡散
領域９０表面に一部をのこして形成される。１１はｎ＋
型拡散取出層で上記ｎ−型領域６ａの一部を堀シ下げた
股下部に形成され、ｎ＋譚埋込層５と接続する。１２は
表面識化腹（Ｓｌａｍ）でめる、１３はｎ＋型拡散領域
の一端部に設けられた電極、１４は他端に設けられた電
極である。上記ｎ＋型拡散領域を抵抗として、電極１３
ｔｆ保護されるべきＩＣ’回路囚の入力端子（ボンデン
グバッド）Ｂに接続され、電極１４は上記ＩＣの基準電
位に接続されるとともにｐ型拡散領域９に短絡される。

１５は上記ｎ◆型型取階層設けられる電極で高電位例え
ばＶＣＣに接続される。

１６ｔｌパツシベイシヨン（保龜用絶ＷＷ＞で例えはボ
リミイド系樹脂からな９、上記ｎ４ｐ型拡散領域１０．
１！極１３．１４及び婢７を埋めるように塗布形成され
る。

通電の場合、入力信号は入力端子の電＆１３からｎ十型
拡散領域１０内に入シ他端の電極１４を経てＩＣ回路囚
側に送られる。

ところで順方向サージパルス（＋）が入力端子側の電極
に入り込んだ場合、ｎ十拡散領域りａ内をサージ電流（
Ｉｏ）が進む間にその抵抗分（ロ）によって電圧が降下
する。このことによシ第５図に等価回路図で示すように
ｎ”ｆｆｌ拡散領域１０をコレクタ、２ｍ拡散領域９を
ベース、ｎ−型領域６ａをエミッタとする逆方向ｎｐｎ
　　）ランジスタ動作し、エミッタ側が高電位に接続さ
れていることによシ、エミッタとなるｎ−型領域６ａか
らベースｐ型領域９へ電子の注入が生じ手電流■、が流
れ、サージパルスを吸収することができる。

また、逆方向サージパルス←〕が入力端子側電極に入シ
込んだ場合は、同じように抵抗分（ロ）によシミ圧降下
することで、ｎ中型拡散領域１０をエミッタ、ｐ型拡散
領域９をベース、ｎ−型領域をコレクタとする順方向ｎ
ｐｎ　　）ランジスタ動作し、コレクタ側がｎ中型拡散
取出／ｌ＃１１を介して高電位に接続されていることに
より、エミッタとなるｎ＋＋散領域１０からベースｐ型
拡散領域へ正孔の注入を生じてｔ流Ｉ、がｖｃｃＯＩＩ
Ｉから入力端子側へ流れ、サージパルスを吸収すること
ができる。

以上のことから順逆いずれの方向のサージパルスが回路
に入っても、かかるサージパルスを吸収することができ
る。

〔実施例２〕 第６図乃至第１０図は本発明の他の実施例を示すもので
あって、一つの半導体基体における溝を用いて分離され
た領域にＩＣ回路のｎｐｎ　　）ランジスタ素子と半導
体静電破壊防止素子とを共存させて形成するプロセスの
主要工程断面図である。

（１１１１６図に示すようにｐ−型シリコン基板（サブ
ストレート）４を用意し、その−王衣面にドナたとえは
Ｓｂ（アンチモン）を部分的に拡散してｎ”ｍ埋込層５
ａ　＃　５ｂを形成し、その上にＰ（リン）ドーグ・シ
リコンをエピタキシャル成長させて約１．７μｍの淳さ
のｎ−ｍ７９３７層６を形成する。

（２）ｎ−型シリコン層６表面にシリコン酸化物等をホ
トレジスト処理したマスクＭ８．を通してシリコンをエ
ッチすることにより第７図に示すように深さ０．８μｍ
程度のｔｌ＃７を掘る。この陶の一部はｎ＋＋込層５　
ａ　ｅ　５　ｂの上部にも延長して同じ深さの段下部７
　ｍ　＋　７　ｂを得るように堀９下ける。

（３）第８図に示すように溝直下のシリコン層（６）に
Ｂ（ボロン）をイオン打込みしｐ″″型基板４に達する
ように拡散してアイソレージ璽ンＰ型層８を完成する・
このアイソレージ曹ンＰ厘層８によシ盆離されたｎ−型
領域６のうち、一つを靜電破馴防止素子形成用のｎ−型
領域６ａとし、他の一つのを破壊防止対象回路例えばｎ
ｐｎ）９ンジスタ形成用のｎ−型領域６ｂとする、。

ここでｎｐｎ　　）ランジスタのべ一そ形成のためのホ
トレジスト処理した酸化膜マスクＭ、　を介してライオ
ン打ち込みを行い、ｎ″″屋領域６ａ、６ｂにＰ型数散
層９　ａ　＃　９　ｂを形成する。このベース拡散はア
イソレーン１フ部形成のためのＢ拡散と同じ工程で行っ
てもよい。

（４）　ｎｐｎ　　）ランジスタ側にエミッタ形成のた
めの表面酸化膜の一部を窓開し、Ａｓ（ヒ素）をイオン
打込みし、熱拡散することによ多回路（ｎｐｎト２ンジ
スタ）側にエミッタｎ◆型領域１７を形成するのと同時
に保護素子側のＰ型領域の一部にｎ＋＋拡散領域１０を
形成する。このエミッタ拡散と同時に溝によシ堀シ下け
られた段下部にもｎ÷屋拡散を行ない、保り菓子側には
ｎ◆型拡散取出層１１をｎ◆屋埋込層５ａに接続するよ
うに形成し、回路側にはｎ＋型型数散層１８コレクタ取
出し部としてｎ”Ｗ埋込層５ｂに接続するように形成す
る。この後、ｎ＋＋拡散層上に出来た酸化膜を除去しく
ウオシェドエミッタ法）、第９図の様なｎ中部拡散層上
に酸化膜のない状態を得る。

（５）表面酸化ＳｔＯ，Ｊｌｋをホトエツチングにより
　一部域９除き、アルミニウム膜を基板全面に蒸着法（
又はスパッタ法）によシ形成しバターニングすることに
よシ第１０図に示すようにアルミニウム電極（配線）を
形成する。

このうち保穫素子側においてｎ＋＋拡散領域はエミッタ
拡散後のウオッシェドエミッタ工程でその全面が露出さ
れているが上記表面酸化膜ホトエッチ工程でざらにｐ型
領域の表面およびｎ生型拡散取出層表面の酸化膜もエッ
チされておシ、アルミニウム膜全面蒸着後のパターニン
グによ１Ｃ型拡散層の一方端に１１極１３がのこり、他
方端にのこった電極１４はＰ型領域９ａと短絡した状態
で図示され乞い回路側の基準電位に接続される。

又、ｎ十拡散取出層１１上の電極１５は高電位たとえば
ＶＣＣに接続される。一方、回路側においてはｎｐｎ）
ランジスタのベークｐ型領域９ｂに接続する電極１９、
エミッタｎ＋型領域１７に接続する電極２０、コレクタ
取出し部ｎ＋型型数散層８に接続する′ＲＬ極２１が形
成される。

（６）全面にポリイミド系樹脂をスピンナ塗布し、ベー
クすることにより各１！極、＃を埋め込むようにパッジ
ベイシロン膜１６を形成する。このあと図示されないが
、ホトレジストによるマスクを通シテパッシベイシ曹ン
膜１６の一部を窓開シ、アルミニウム電極（配線）の延
長部を露出する。このうちたとえば電極１３の延長部は
入力端子（ボンディングパット）となる。

〔効果〕

上記実施例１および実施例２で述べた本発明によれば下
記の効果が得られる。

（１）エミッタ拡散によるｎ十型拡散領域が保穫抵抗と
なり、とのｎ十型領域、ｐ型拡散領域及びｎ−型領域に
よるｎｐｎ　　）？ンジスタを利用しＶＣＣへ入カバル
スを逃がすことによシ正逆両方向のサージパルスを吸収
することができ、静電破壊レベルを１００Ｖ程度に向上
することができる。

（２）　　エミッタ拡散を利用したｎ＋型領領域ウォッ
シュドエミッタ法により全面露出されるが、両端部にア
ルミニウム電極を形成後にバッシベイシ曹ンすることに
よシ、ｐｎ接合部が保護される。これにより高微細型、
高性能の半導体装置にトランジスタ動作による静電破壊
防止素子を設置することが可能となった。

以上本発明によってなされた実施例にもとずき具体的に
説明したが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で槙々に変更可能であ
ることはいうまでもない。

たとえば、パッシペイシ１ン膜として用いた、ポリイミ
ド樹脂を層間絶縁膜としてその上に第２層アルミニウム
配線を形成する多層配ｌｌ１１′！ｌＩ造に利用するこ
とができる。

〔利用分野〕

本発明はＵ形溝を用いた素子間分離するとともＫｎｎ製
型埋込層ら直接に電極取出しを行う半導体集積回路の静
電破壊防止構造の全てに適用することができる。

【図面の簡単な説明】

第１図及び第２図は従来公知き静電破壊防止構造の例を
示す回路図である。 第３図は吾生ｎｐｎ）ランジスタを利用した静電破壊防
止素子の縦断面図である。 第４図は本発明の一実施例を示す半導体靜電破眠防止素
子の縦断面図、 第５図は第４図に等価の回路図でるる・第６図乃至第１
１図は本発明の他の一実施例を示すものであって、静電
破壊防止素子を有する半導体装置製造プロセスの工程断
面図である。 １・・・ｎ型半導体基体、２・・・ｐ型半導体領域、３
・・・ｎ今生導体領域、４・・・ｐ″″型シリコン半導
体基板、５・譬・ｎ＋＋込層、６・骨・エピタキシャル
ｎ−型シリコン層、６ａｓ６ｂ・・・ｎ″″型半導体領
域、７・・・Ｕ形溝、７ａｔ７ｂ・・・段下部、８・・
・アイソレージ冒ンｐ型拡散層、９ａ、９ｂ・・・ｐ型
拡散領域、１０・・・ｎ型拡散領域、１１・・・ｎ中型
拡散取出層、１２・・・シリコン酸化膜、１３．１４．
１５・・・電極、１６・・・ポリイミド系樹脂、１７・
・・ｎ十型領域（エミッタ）、１８・・・ｎ”ｆｆｉ拡
散層（コレクタ取出し部）、１９．２０．２１…電極。 ２３・・・酸化膜。

Claims (1)

1. 【特許請求の範囲】 １、半導体基体上に半導体装置の入力端子と素子との間
   に接続される半導体静電破壊防止素子を有する半導体装
   置であって、この半導体静電破壊防止素子は溝によって
   周辺部から電気的に隔離され底部に高濃度埋込層を有す
   る第１半導体領域と、この第１半導体領域の表面に導電
   型の異なる第２半導体領域と、第２半導体領域の表面に
   第１半導体領域と同じ導電型の第３半導体領域及び、第
   １半導体領域の一部が溝によって堀り下げられた段下部
   に高濃度埋込層と接続する同じ導電型の高濃度不純物導
   入層とからなり、上記第３半導体領域を抵抗としてその
   一端の電極が上記入力端子に接続され、その他端の電極
   が第２半導体領域表面上の電極と短絡されるとともに半
   導体集積回路の基準電位に接続され、また、上記高濃度
   不純物導入層上の電極は高電位に接続され、少なくとも
   上記第３半導体領域全面をふくむ半導体表面に保護絶縁
   膜を有し、上記入力端子を介して上記抵抗の両電極にサ
   ージパルス電圧が加えられた場合に上記第１半導体領域
   、第２半導体領域及び第３半導体領域がトランジスタ動
   作することによりサージパルスを吸収するように構成さ
   れていることを特徴とする半導体静電破壊防止装置。 ２、上記保護絶縁膜はポリイミド樹脂からなる特許請求
   の範囲第１項記載の半導体静電破壊防止装置。