JP3172480B2 - 静電放電保護装置 - Google Patents
静電放電保護装置Info
- Publication number
- JP3172480B2 JP3172480B2 JP27582697A JP27582697A JP3172480B2 JP 3172480 B2 JP3172480 B2 JP 3172480B2 JP 27582697 A JP27582697 A JP 27582697A JP 27582697 A JP27582697 A JP 27582697A JP 3172480 B2 JP3172480 B2 JP 3172480B2
- Authority
- JP
- Japan
- Prior art keywords
- well region
- region
- well
- diffusion
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000009792 diffusion process Methods 0.000 claims description 71
- 239000000758 substrate Substances 0.000 claims description 54
- 230000004888 barrier function Effects 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 7
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000000969 carrier Substances 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 11
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 230000005684 electric field Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- VMXJCRHCUWKQCB-UHFFFAOYSA-N NPNP Chemical group NPNP VMXJCRHCUWKQCB-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- -1 cobalt nitride Chemical class 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、静電放電
構造に関し、より詳細には、ラッチアップのない静電放
電構造に関する。
構造に関し、より詳細には、ラッチアップのない静電放
電構造に関する。
【０００２】
【従来の技術】最新の半導体デバイスは、静電放電（Ｅ
ＳＤ）にさらされることにより損傷を極めて受けやす
い。ＥＳＤは、そのデバイスに触れた装置や人からの静
電荷によって引き起こされることがある。ＭＯＳＦＥＴ
など一般に使用されている多くの集積回路は、わずか１
０ボルトで簡単にブレークダウンすることがあるゲート
酸化物などの構造を有する。ＥＳＤは、通常、数百ない
し数千ボルトの範囲であるため、そのような電圧を、集
積半導体デバイスに近づけてはならない。
ＳＤ）にさらされることにより損傷を極めて受けやす
い。ＥＳＤは、そのデバイスに触れた装置や人からの静
電荷によって引き起こされることがある。ＭＯＳＦＥＴ
など一般に使用されている多くの集積回路は、わずか１
０ボルトで簡単にブレークダウンすることがあるゲート
酸化物などの構造を有する。ＥＳＤは、通常、数百ない
し数千ボルトの範囲であるため、そのような電圧を、集
積半導体デバイスに近づけてはならない。
【０００３】デバイスをＥＳＤによる損傷から保護する
１つの方法は、デバイスの通常動作を妨げることなく、
電圧がデバイスに損傷を与える前にＥＳＤ電流を排出す
るＥＳＤ保護構造を設けることである。これを行うた
め、ＥＳＤ構造を、チップ上のすべてのピン入力に接続
する。ＥＳＤ構造をすべてのピン入力に並列に接続して
おくと、デバイスに損傷が及ぶ前にＥＳＤパルスをデバ
イスから安全に排出することができる。
１つの方法は、デバイスの通常動作を妨げることなく、
電圧がデバイスに損傷を与える前にＥＳＤ電流を排出す
るＥＳＤ保護構造を設けることである。これを行うた
め、ＥＳＤ構造を、チップ上のすべてのピン入力に接続
する。ＥＳＤ構造をすべてのピン入力に並列に接続して
おくと、デバイスに損傷が及ぶ前にＥＳＤパルスをデバ
イスから安全に排出することができる。
【０００４】図１は、従来技術のＥＳＤ構造１００の上
面概略図である。同様に、図２は、図１の線２−２に沿
って切断した従来技術のＥＳＤ構造の断面概略図であ
る。図１と図２を共に参照すると、ＥＳＤ構造１００
は、様々な応用例でＥＳＤ保護を実施するために使用す
ることができるデュアル・ダイオード構造を含む。図の
ＥＳＤ構造１００は、特に、オフチップ・ドライバにＥ
ＳＤ保護を提供するために利用することができる。ＥＳ
Ｄ構造１００は、ｐ型基板１０４内に作成される。ＥＳ
Ｄ構造は、ＥＳＤ構造１００の周囲を画定するガード・
リング１０２を含む。ガード・リング１０２は、ｎ型ウ
ェル１０８内に拡散されたｎ+領域１０６を含むことが
好ましい。ガード・リング１０２は、通常、正バイアス
Ｖｄｄに接続され、ＥＳＤ構造内に注入された電子が隣
接回路に拡散しそこでラッチアップを引き起こす前にそ
の電子を集める働きをする。ガード・リング１０２の内
側には、デュアル・ダイオードＥＳＤ構造を含む複数の
拡散領域がある。
面概略図である。同様に、図２は、図１の線２−２に沿
って切断した従来技術のＥＳＤ構造の断面概略図であ
る。図１と図２を共に参照すると、ＥＳＤ構造１００
は、様々な応用例でＥＳＤ保護を実施するために使用す
ることができるデュアル・ダイオード構造を含む。図の
ＥＳＤ構造１００は、特に、オフチップ・ドライバにＥ
ＳＤ保護を提供するために利用することができる。ＥＳ
Ｄ構造１００は、ｐ型基板１０４内に作成される。ＥＳ
Ｄ構造は、ＥＳＤ構造１００の周囲を画定するガード・
リング１０２を含む。ガード・リング１０２は、ｎ型ウ
ェル１０８内に拡散されたｎ+領域１０６を含むことが
好ましい。ガード・リング１０２は、通常、正バイアス
Ｖｄｄに接続され、ＥＳＤ構造内に注入された電子が隣
接回路に拡散しそこでラッチアップを引き起こす前にそ
の電子を集める働きをする。ガード・リング１０２の内
側には、デュアル・ダイオードＥＳＤ構造を含む複数の
拡散領域がある。
【０００５】また、ＥＳＤ構造は、ガード・リング１０
２の内側のいくつかの拡散領域でバイアスＶｄｄに接続
される。詳細には、Ｖｄｄは、ｎ型ウェル１２２の内側
のｎ型拡散領域１２４とｎ型拡散領域１２６に接続され
る。Ｖｄｄがｎ型ウェル１２２に接続されていると、ｎ
型ウェル１２２とｐ型基板１０４の接合部が常時逆バイ
アスされ、ｐ型基板１０４にはほとんど電流が流れな
い。
２の内側のいくつかの拡散領域でバイアスＶｄｄに接続
される。詳細には、Ｖｄｄは、ｎ型ウェル１２２の内側
のｎ型拡散領域１２４とｎ型拡散領域１２６に接続され
る。Ｖｄｄがｎ型ウェル１２２に接続されていると、ｎ
型ウェル１２２とｐ型基板１０４の接合部が常時逆バイ
アスされ、ｐ型基板１０４にはほとんど電流が流れな
い。
【０００６】ＥＳＤ構造１００は、複数の基板コンタク
ト拡散領域１１０を介して接地される。これらの基板コ
ンタクト拡散領域１１０は、基板１０４に直接形成され
たｐ型拡散領域であることが好ましい。したがって、こ
れらの基板コンタクト拡散領域１１０は、ＥＳＤ基板１
００に接地（Ｖｓｓ）基準電圧を提供する。
ト拡散領域１１０を介して接地される。これらの基板コ
ンタクト拡散領域１１０は、基板１０４に直接形成され
たｐ型拡散領域であることが好ましい。したがって、こ
れらの基板コンタクト拡散領域１１０は、ＥＳＤ基板１
００に接地（Ｖｓｓ）基準電圧を提供する。
【０００７】出力Ｖｄｄ、出力Ｖｓｓおよび入出力の３
つの端子は、ガード・リング１０２の内側の領域に接続
する。これらの入力は、ＥＳＤ損傷から保護すべきデバ
イスの対応する入力に接続される。
つの端子は、ガード・リング１０２の内側の領域に接続
する。これらの入力は、ＥＳＤ損傷から保護すべきデバ
イスの対応する入力に接続される。
【０００８】たとえば、Ｖｄｄ、Ｖｓｓ、出力Ｖｄｄ、
出力Ｖｓｓ、入出力で示すＥＳＤ端子は、オフチップ・
ドライバの対応するＶｄｄ、Ｖｓｓ、出力Ｖｄｄ、出力
Ｖｓｓ、入出力の各端子に別々に接続される。これによ
り、オフチップ・ドライバのもう１つの端子に対する入
出力のＥＳＤパルスを、入出力端子を介してＥＳＤ構造
１００によって吸収することができる。当然ながら、こ
れは、ＥＳＤ構造を実施することができる１つの応用例
にすぎない。
出力Ｖｓｓ、入出力で示すＥＳＤ端子は、オフチップ・
ドライバの対応するＶｄｄ、Ｖｓｓ、出力Ｖｄｄ、出力
Ｖｓｓ、入出力の各端子に別々に接続される。これによ
り、オフチップ・ドライバのもう１つの端子に対する入
出力のＥＳＤパルスを、入出力端子を介してＥＳＤ構造
１００によって吸収することができる。当然ながら、こ
れは、ＥＳＤ構造を実施することができる１つの応用例
にすぎない。
【０００９】出力Ｖｄｄは、ｎ型ウェル１１４内のｎ型
拡散領域１１２に接続される。したがって、アースに対
して負のＥＳＤは、ｎ型ウェル１１４とｐ型基板１０４
の接合部を順バイアスし、電流と電圧をアースに安全に
排出することができる。同様に、Ｖｓｓに対して正のＥ
ＳＤは、ｎ型ウェル１１４とｐ型基板１０４の接合部の
両端間に、逆接合ブレークダウンを引き起こすのに十分
なバイアス差を引き起こす。接合部を十分に低いブレー
クダウン電圧に設計することによって、オフチップ・ド
ライバやその他の回路に損傷電圧が現れる前に、放電電
流を安全にアースに排出することができる。
拡散領域１１２に接続される。したがって、アースに対
して負のＥＳＤは、ｎ型ウェル１１４とｐ型基板１０４
の接合部を順バイアスし、電流と電圧をアースに安全に
排出することができる。同様に、Ｖｓｓに対して正のＥ
ＳＤは、ｎ型ウェル１１４とｐ型基板１０４の接合部の
両端間に、逆接合ブレークダウンを引き起こすのに十分
なバイアス差を引き起こす。接合部を十分に低いブレー
クダウン電圧に設計することによって、オフチップ・ド
ライバやその他の回路に損傷電圧が現れる前に、放電電
流を安全にアースに排出することができる。
【００１０】出力Ｖｓｓは、ｎ型ウェル１１８内のｐ型
拡散領域１１６と、ｎ型ウェル１２２内のｐ型拡散領域
１２０とに接続される。これにより、Ｖｓｓに対して負
のＥＳＤパルスが、ｐ型拡散領域１１６とｎ型ウェル１
１８の接合部を逆バイアスし、同時にｎ型ウェル１１８
とｐ型基板１０４の接合部を順バイアスする。これら２
つの逆極性接合部は、フローティング・ベースのバイポ
ーラ・トランジスタを形成する。同様に、このＥＳＤパ
ルスは、ｐ型拡散領域１２０とｎ型ウェル１２２の接合
部を逆バイアスし、同時にｎ型ウェル１２２とｐ型基板
１０４の接合部を順バイアスする。ブレークダウン電圧
は、ｐ型拡散領域１１６とｎ型ウェル１１８の接合部の
なだれ降伏か、バイポーラＢＶceoモード（ベース・フ
ローテイィング）かいずれか最初に起こる方によって、
回路を破損しない電圧に制限される。
拡散領域１１６と、ｎ型ウェル１２２内のｐ型拡散領域
１２０とに接続される。これにより、Ｖｓｓに対して負
のＥＳＤパルスが、ｐ型拡散領域１１６とｎ型ウェル１
１８の接合部を逆バイアスし、同時にｎ型ウェル１１８
とｐ型基板１０４の接合部を順バイアスする。これら２
つの逆極性接合部は、フローティング・ベースのバイポ
ーラ・トランジスタを形成する。同様に、このＥＳＤパ
ルスは、ｐ型拡散領域１２０とｎ型ウェル１２２の接合
部を逆バイアスし、同時にｎ型ウェル１２２とｐ型基板
１０４の接合部を順バイアスする。ブレークダウン電圧
は、ｐ型拡散領域１１６とｎ型ウェル１１８の接合部の
なだれ降伏か、バイポーラＢＶceoモード（ベース・フ
ローテイィング）かいずれか最初に起こる方によって、
回路を破損しない電圧に制限される。
【００１１】トランジスタＢＶceoモードでは、バイポ
ーラ電流の増幅がブレークダウン電圧を制限する。たと
えば、ｐ型拡散領域１１６、ｎ型ウェル１１８およびｐ
型基板１０４が、縦型バイポーラＰＮＰトランジスタを
構成する。このバイアス状態では、ベース（ｎ型ウェル
１１８）がフローティングである。この構造は、分圧器
として働き、ｐ型基板１０４が最も正のノードで、ｐ型
拡散領域１１６が最も負のノードとなる。フローティン
グ・ベースは、ｎ型ウェル１１８とｐ型基板１０４の接
合部をわずかに順バイアスする中間電圧に「落ち着
く」。ベース・フローティングの状態で、大きな電流増
幅があるときは、トランジスタのブレークダウン電圧
は、接合部のブレークダウン電圧よりも低い電圧に下が
ることがある。このトランジスタのブレークダウンはＢ
Ｖceoと呼ばれる。ＥＳＤ構造内の他のＮＰＮおよびＰ
ＮＰトランジスタも、同じ挙動を示すことがある。
ーラ電流の増幅がブレークダウン電圧を制限する。たと
えば、ｐ型拡散領域１１６、ｎ型ウェル１１８およびｐ
型基板１０４が、縦型バイポーラＰＮＰトランジスタを
構成する。このバイアス状態では、ベース（ｎ型ウェル
１１８）がフローティングである。この構造は、分圧器
として働き、ｐ型基板１０４が最も正のノードで、ｐ型
拡散領域１１６が最も負のノードとなる。フローティン
グ・ベースは、ｎ型ウェル１１８とｐ型基板１０４の接
合部をわずかに順バイアスする中間電圧に「落ち着
く」。ベース・フローティングの状態で、大きな電流増
幅があるときは、トランジスタのブレークダウン電圧
は、接合部のブレークダウン電圧よりも低い電圧に下が
ることがある。このトランジスタのブレークダウンはＢ
Ｖceoと呼ばれる。ＥＳＤ構造内の他のＮＰＮおよびＰ
ＮＰトランジスタも、同じ挙動を示すことがある。
【００１２】入出力は、ｎ型ウェル１１８内のｎ型拡散
領域１３０と、ｎ型ウェル１２２内のｐ型拡散領域１２
８とに接続される。これにより、Ｖｓｓに対して負のＥ
ＳＤパルスが、ｎ型ウェル１１８とｐ型基板１０４の接
合部を順バイアスし、その結果電流と電圧が安全にアー
スに排出される。同様に、Ｖｄｄに対して正のＥＳＤパ
ルスがｐ型拡散領域１２８とｎ型ウェル１２２の接合部
を順バイアスし、電流と電圧を安全に排出することがで
きる。
領域１３０と、ｎ型ウェル１２２内のｐ型拡散領域１２
８とに接続される。これにより、Ｖｓｓに対して負のＥ
ＳＤパルスが、ｎ型ウェル１１８とｐ型基板１０４の接
合部を順バイアスし、その結果電流と電圧が安全にアー
スに排出される。同様に、Ｖｄｄに対して正のＥＳＤパ
ルスがｐ型拡散領域１２８とｎ型ウェル１２２の接合部
を順バイアスし、電流と電圧を安全に排出することがで
きる。
【００１３】
【発明が解決しようとする課題】従来技術のＥＳＤ構造
の１つの問題は、ラッチアップである。ラッチアップ
は、ＥＳＤ構造内の素子の望ましくないトランジスタ動
作によって生じる。たとえば、Ｖｓｓに対して負のＥＳ
Ｄパルスが、入出力端子を「ヒット」すると仮定する。
これにより、ｎ型ウェル１１８と基板１０４の接合部が
順バイアスされる。ｎ型ウェル１１８、基板１０４およ
びｎ型ウェル１２２からなる構造は、エミッタとしてｎ
型ウェル１１８、ベースとして基板１０４、コレクタと
してｎ型ウェル１２２を有する横型バイポーラＮＰＮト
ランジスタとして働く。Ｎウェル１１８は、基板１０４
に電子を注入する。注入された電子は、ｎ型ウェル１２
２によって集められ、ｎ型ウェル・コンタクト１２４お
よび１２６に流れ、そこで再結合する。ｎ型ウェル１２
２内の電流×抵抗によって生じる電圧降下（ＩＲ降下）
が、ｐ型拡散領域１２０とｎ型ウェル１２２の接合部を
順バイアスすることができる。
の１つの問題は、ラッチアップである。ラッチアップ
は、ＥＳＤ構造内の素子の望ましくないトランジスタ動
作によって生じる。たとえば、Ｖｓｓに対して負のＥＳ
Ｄパルスが、入出力端子を「ヒット」すると仮定する。
これにより、ｎ型ウェル１１８と基板１０４の接合部が
順バイアスされる。ｎ型ウェル１１８、基板１０４およ
びｎ型ウェル１２２からなる構造は、エミッタとしてｎ
型ウェル１１８、ベースとして基板１０４、コレクタと
してｎ型ウェル１２２を有する横型バイポーラＮＰＮト
ランジスタとして働く。Ｎウェル１１８は、基板１０４
に電子を注入する。注入された電子は、ｎ型ウェル１２
２によって集められ、ｎ型ウェル・コンタクト１２４お
よび１２６に流れ、そこで再結合する。ｎ型ウェル１２
２内の電流×抵抗によって生じる電圧降下（ＩＲ降下）
が、ｐ型拡散領域１２０とｎ型ウェル１２２の接合部を
順バイアスすることができる。
【００１４】ｐ型拡散領域１２０、ｎ型ウェル１２２お
よびｐ型基板１０４からなる構造は、エミッタとしてｐ
型拡散領域１２０を、ベースとしてｎ型ウェル１２２
を、コレクタとしてｐ型基板１０４を有する縦型バイポ
ーラＰＮＰトランジスタとして働く。ｐ型拡散領域１２
０からｎ型ウェル１２２に注入される正孔は、基板１０
４に集められ、基板コンタクト１１０に流れる。基板１
０４内のＩＲ降下が、ｎ型ウェル１１８と基板１０４の
接合部の順バイアスを増大させる。これにより、たくさ
んの電子がｎ型ウェル１１８から基板１０４に注入さ
れ、ｎ型ウェル１２２によって収集される。ｎ型ウェル
１２２内のＩＲ降下が大きくなると、ｐ型拡散領域１２
０とｎ型ウェル１２２の接合部の順バイアスが大きくな
り、以下同様である。
よびｐ型基板１０４からなる構造は、エミッタとしてｐ
型拡散領域１２０を、ベースとしてｎ型ウェル１２２
を、コレクタとしてｐ型基板１０４を有する縦型バイポ
ーラＰＮＰトランジスタとして働く。ｐ型拡散領域１２
０からｎ型ウェル１２２に注入される正孔は、基板１０
４に集められ、基板コンタクト１１０に流れる。基板１
０４内のＩＲ降下が、ｎ型ウェル１１８と基板１０４の
接合部の順バイアスを増大させる。これにより、たくさ
んの電子がｎ型ウェル１１８から基板１０４に注入さ
れ、ｎ型ウェル１２２によって収集される。ｎ型ウェル
１２２内のＩＲ降下が大きくなると、ｐ型拡散領域１２
０とｎ型ウェル１２２の接合部の順バイアスが大きくな
り、以下同様である。
【００１５】この正帰還動作は、ＮＰＮＰ構造をラッチ
アップさせ、ＶｄｄとＶｓｓの間の経路を高インピーダ
ンスから低インピーダンスにし、２つの端子間の電圧を
ほぼ１Ｖに低下させる。このラッチアップが破壊的事象
となることがある。当然ながら、これは、ＥＳＤ構造１
００上で生じる可能性のあるラッチアップの一例に過ぎ
ない。ラッチアップは、ＥＳＤ構造１００上の他のＮＰ
ＮＰまたはＰＮＰＮ経路でも生じることがある。
アップさせ、ＶｄｄとＶｓｓの間の経路を高インピーダ
ンスから低インピーダンスにし、２つの端子間の電圧を
ほぼ１Ｖに低下させる。このラッチアップが破壊的事象
となることがある。当然ながら、これは、ＥＳＤ構造１
００上で生じる可能性のあるラッチアップの一例に過ぎ
ない。ラッチアップは、ＥＳＤ構造１００上の他のＮＰ
ＮＰまたはＰＮＰＮ経路でも生じることがある。
【００１６】したがって、ラッチアップは、ＥＳＤ構造
が互いに給電する相互接続されたバイポーラ・トランジ
スタとして働く場合に発生する。この場合、ラッチアッ
プが起こる可能性を低くすることにより従来技術のＥＳ
Ｄ設計を改善する構造および方法が必要とされる。
が互いに給電する相互接続されたバイポーラ・トランジ
スタとして働く場合に発生する。この場合、ラッチアッ
プが起こる可能性を低くすることにより従来技術のＥＳ
Ｄ設計を改善する構造および方法が必要とされる。
【００１７】
【課題を解決するための手段】本発明は、ＥＳＤ構造に
固有の構成要素である一方または両方の寄生バイポーラ
・トランジスタ内の少数キャリアの注入を抑制すること
によって、ＥＳＤ構造のラッチアップ発生率を低下させ
る手段を提供する。これは、たとえば、従来技術のｐ型
拡散領域の代わりにまたはそれと並列にｎ型基板または
ｎ型ウェルへの金属コンタクトを使用することによって
達成される。そのような金属コンタクトを使用すること
により、ＥＳＤ構造を有するショットキー・バリア・ダ
イオード（ＳＢＤ）が形成される。ＳＢＤは多数キャリ
ア・デバイスなので、ＳＢＤが順バイアスのときに注入
される少数キャリアはごくわずかである。したがって、
ラッチアップの発生率が大幅に低下する。
固有の構成要素である一方または両方の寄生バイポーラ
・トランジスタ内の少数キャリアの注入を抑制すること
によって、ＥＳＤ構造のラッチアップ発生率を低下させ
る手段を提供する。これは、たとえば、従来技術のｐ型
拡散領域の代わりにまたはそれと並列にｎ型基板または
ｎ型ウェルへの金属コンタクトを使用することによって
達成される。そのような金属コンタクトを使用すること
により、ＥＳＤ構造を有するショットキー・バリア・ダ
イオード（ＳＢＤ）が形成される。ＳＢＤは多数キャリ
ア・デバイスなので、ＳＢＤが順バイアスのときに注入
される少数キャリアはごくわずかである。したがって、
ラッチアップの発生率が大幅に低下する。
【００１８】したがって、本発明の利点は、複雑にした
り大きな面積を必要としたりすることなしにラッチアッ
プに対するＥＳＤ耐力を高めることである。
り大きな面積を必要としたりすることなしにラッチアッ
プに対するＥＳＤ耐力を高めることである。
【００１９】
【発明の実施の形態】本発明の好ましい実施形態は、従
来技術の制限を克服し、トランジスタ動作を行わせる少
数キャリアの注入を抑制することによって、ＥＳＤ構造
のラッチアップ発生率を低下させるデバイスおよび方法
を提供する。これは、たとえば、従来技術のｐ型拡散領
域の代わりまたはそれと並列にｎ型基板またはｎ型ウェ
ルへの金属コンタクトを使用することによって達成され
る。そのような金属コンタクトを使用することによっ
て、ＥＳＤ構造を有するショットキー・バリア・ダイオ
ード（ＳＢＤ）が形成される。ＳＢＤは多数キャリア・
デバイスなので、ＳＢＤが順バイアスのときに注入され
る少数キャリアはごくわずかであり、それによりラッチ
アップの発生が防止される。
来技術の制限を克服し、トランジスタ動作を行わせる少
数キャリアの注入を抑制することによって、ＥＳＤ構造
のラッチアップ発生率を低下させるデバイスおよび方法
を提供する。これは、たとえば、従来技術のｐ型拡散領
域の代わりまたはそれと並列にｎ型基板またはｎ型ウェ
ルへの金属コンタクトを使用することによって達成され
る。そのような金属コンタクトを使用することによっ
て、ＥＳＤ構造を有するショットキー・バリア・ダイオ
ード（ＳＢＤ）が形成される。ＳＢＤは多数キャリア・
デバイスなので、ＳＢＤが順バイアスのときに注入され
る少数キャリアはごくわずかであり、それによりラッチ
アップの発生が防止される。
【００２０】図３は、本発明の好ましい実施形態による
ＥＳＤ構造３００の上面概略図である。同様に、図４
は、図３の線４−４に沿って切断したＥＳＤ構造３００
の断面概略図である。ＥＳＤ構造３００は、オフチップ
・ドライバ回路にＥＳＤ保護を提供するように構成され
る。しかしながら、当業者は、この好ましい実施形態の
原理が、すべてのタイプの応用例のＥＳＤ構造に適用で
き、オフチップ・ドライバに特有の図３および図４に示
した特徴は、好ましい実施形態による多くの可能な構成
のうちの１つを示すものであることを理解されよう。図
３および図４を共に参照すると、ＥＳＤ構造３００は、
ｐ型基板３０４内に作成することが好ましい。ＥＳＤ構
造３００は、基板３０４内に形成されたガード・リング
３０２を含む。ガード・リング３０２は、ｎ型ウェル３
０８内にｎ型拡散領域３０６を含むことが好ましい。ガ
ード・リング３０２が正バイアスＶｄｄに接続されてい
るとき、ガード・リング３０２は、ＥＳＤ構造内に注入
された電子が隣接回路に達して損傷を与える前にその電
子を集める働きをする。
ＥＳＤ構造３００の上面概略図である。同様に、図４
は、図３の線４−４に沿って切断したＥＳＤ構造３００
の断面概略図である。ＥＳＤ構造３００は、オフチップ
・ドライバ回路にＥＳＤ保護を提供するように構成され
る。しかしながら、当業者は、この好ましい実施形態の
原理が、すべてのタイプの応用例のＥＳＤ構造に適用で
き、オフチップ・ドライバに特有の図３および図４に示
した特徴は、好ましい実施形態による多くの可能な構成
のうちの１つを示すものであることを理解されよう。図
３および図４を共に参照すると、ＥＳＤ構造３００は、
ｐ型基板３０４内に作成することが好ましい。ＥＳＤ構
造３００は、基板３０４内に形成されたガード・リング
３０２を含む。ガード・リング３０２は、ｎ型ウェル３
０８内にｎ型拡散領域３０６を含むことが好ましい。ガ
ード・リング３０２が正バイアスＶｄｄに接続されてい
るとき、ガード・リング３０２は、ＥＳＤ構造内に注入
された電子が隣接回路に達して損傷を与える前にその電
子を集める働きをする。
【００２１】例示したＥＳＤ構造３００は、５つの端子
を有する。これらの端子Ｖｓｓ、Ｖｄｄ、出力Ｖｄｄ、
出力Ｖｓｓおよび入出力は、ガード・リング３０２内側
の構造に接続される。ＥＳＤ構造３００を利用するた
め、出力Ｖｄｄ、出力Ｖｓｓ、および入出力端子は、Ｅ
ＳＤ損傷から保護すべきデバイス上の対応する端子、た
とえばオフチップ・ドライバ上の対応する端子に接続さ
れる。端子ＶｓｓおよびＶｄｄは、回路とＥＳＤ構造３
００を接地しバイアスするために利用される。出力Ｖｓ
ｓと出力Ｖｄｄは、オフチップ・ドライバとＥＳＤ構造
３００に対するもう１つのアースおよびバイアス接続で
ある。
を有する。これらの端子Ｖｓｓ、Ｖｄｄ、出力Ｖｄｄ、
出力Ｖｓｓおよび入出力は、ガード・リング３０２内側
の構造に接続される。ＥＳＤ構造３００を利用するた
め、出力Ｖｄｄ、出力Ｖｓｓ、および入出力端子は、Ｅ
ＳＤ損傷から保護すべきデバイス上の対応する端子、た
とえばオフチップ・ドライバ上の対応する端子に接続さ
れる。端子ＶｓｓおよびＶｄｄは、回路とＥＳＤ構造３
００を接地しバイアスするために利用される。出力Ｖｓ
ｓと出力Ｖｄｄは、オフチップ・ドライバとＥＳＤ構造
３００に対するもう１つのアースおよびバイアス接続で
ある。
【００２２】ＥＳＤ構造３００は、基板コンタクト拡散
領域３１０を介して接地される。基板コンタクト拡散領
域３１０は、ＥＳＤ構造３００内の様々な構造の所に設
けられる。基板コンタクト拡散領域３１０は、基板１０
４内に直接形成したｐ型拡散領域であることが好まし
い。これにより、基板コンタクト拡散領域３１０は、Ｅ
ＳＤ構造３００に対する基板コンタクトおよびアース
（Ｖｓｓ）を提供する。
領域３１０を介して接地される。基板コンタクト拡散領
域３１０は、ＥＳＤ構造３００内の様々な構造の所に設
けられる。基板コンタクト拡散領域３１０は、基板１０
４内に直接形成したｐ型拡散領域であることが好まし
い。これにより、基板コンタクト拡散領域３１０は、Ｅ
ＳＤ構造３００に対する基板コンタクトおよびアース
（Ｖｓｓ）を提供する。
【００２３】同様に、ＥＳＤ構造３００はまた、ガード
・リング３０２の内側のいくつかの拡散領域において電
位Ｖｄｄに接続される。Ｖｄｄは、ｎ型ウェル３２２の
内側のｎ型拡散領域３２４とｎ型拡散領域３２６とに接
続される。Ｖｄｄがｎ型ウェル３２２に接続されている
状態では、ｎ型ウェル３２２とｐ型基板３０４の接合部
は、通常逆バイアスされ、ｐ型基板３０４には電流が流
れない。
・リング３０２の内側のいくつかの拡散領域において電
位Ｖｄｄに接続される。Ｖｄｄは、ｎ型ウェル３２２の
内側のｎ型拡散領域３２４とｎ型拡散領域３２６とに接
続される。Ｖｄｄがｎ型ウェル３２２に接続されている
状態では、ｎ型ウェル３２２とｐ型基板３０４の接合部
は、通常逆バイアスされ、ｐ型基板３０４には電流が流
れない。
【００２４】保護すべきデバイスがオフチップ・ドライ
バの場合は、出力Ｖｄｄと出力Ｖｓｓの端子が、オフチ
ップ・ドライバの出力Ｖｄｄと出力Ｖｓｓに接続され
る。同様に、ＶｄｄとＶｓｓは、オフチップ・ドライバ
のＶｄｄとＶｓｓに接続される。これにより、オフチッ
プ・ドライバのＶｄｄまたはＶｓｓ線上のＥＳＤパルス
を、ＥＳＤ構造１００が出力Ｖｄｄまたは出力Ｖｓｓ端
子を介して吸収することができる。同様に、入出力端子
は、オフチップ・ドライバの入出力に接続される。オフ
チップ・ドライバの入出力線上のＥＳＤパルスは、入出
力端子を介してＥＳＤ構造１００が吸収することができ
る。当然ながら、これは、ＥＳＤ構造を実施することが
できる１つの応用例にすぎない。
バの場合は、出力Ｖｄｄと出力Ｖｓｓの端子が、オフチ
ップ・ドライバの出力Ｖｄｄと出力Ｖｓｓに接続され
る。同様に、ＶｄｄとＶｓｓは、オフチップ・ドライバ
のＶｄｄとＶｓｓに接続される。これにより、オフチッ
プ・ドライバのＶｄｄまたはＶｓｓ線上のＥＳＤパルス
を、ＥＳＤ構造１００が出力Ｖｄｄまたは出力Ｖｓｓ端
子を介して吸収することができる。同様に、入出力端子
は、オフチップ・ドライバの入出力に接続される。オフ
チップ・ドライバの入出力線上のＥＳＤパルスは、入出
力端子を介してＥＳＤ構造１００が吸収することができ
る。当然ながら、これは、ＥＳＤ構造を実施することが
できる１つの応用例にすぎない。
【００２５】したがって、ＥＳＤ構造３００は、従来技
術のＥＳＤ構造と類似の形で構成される。ただし、好ま
しい実施形態によれば、従来技術のＥＳＤ構造１００
（図１、図２）におけるいくつかの半導体拡散領域（た
とえば、ｐ型拡散領域１１６、１２０、１２８）が、コ
ンタクト３１６、３２０、３２８で置き換えられる。こ
れらのコンタクト３１６、３２０、３２８は、下にある
拡散領域と共にショットキー・バリア・ダイオードを形
成する。図４では、コンタクト周辺の電界を減少させる
ｐ型拡散リングで取り囲んだコンタクトを示してある
が、この拡散リングは、後で詳しく説明するように、プ
ロセス中にコンタクトの境界が「丸められる」場合は必
要ない。ショットキー・バリア・ダイオードは、順バイ
アスがかけられたときに少数キャリアがほんのわずかし
か存在しない多数キャリア・デバイスである。これによ
り、ラッチアップを導く可能性のあるＥＳＤ構造内のバ
イポーラ動作が抑制される。
術のＥＳＤ構造と類似の形で構成される。ただし、好ま
しい実施形態によれば、従来技術のＥＳＤ構造１００
（図１、図２）におけるいくつかの半導体拡散領域（た
とえば、ｐ型拡散領域１１６、１２０、１２８）が、コ
ンタクト３１６、３２０、３２８で置き換えられる。こ
れらのコンタクト３１６、３２０、３２８は、下にある
拡散領域と共にショットキー・バリア・ダイオードを形
成する。図４では、コンタクト周辺の電界を減少させる
ｐ型拡散リングで取り囲んだコンタクトを示してある
が、この拡散リングは、後で詳しく説明するように、プ
ロセス中にコンタクトの境界が「丸められる」場合は必
要ない。ショットキー・バリア・ダイオードは、順バイ
アスがかけられたときに少数キャリアがほんのわずかし
か存在しない多数キャリア・デバイスである。これによ
り、ラッチアップを導く可能性のあるＥＳＤ構造内のバ
イポーラ動作が抑制される。
【００２６】出力Ｖｄｄ端子は、ｎ型ウェル３１４内の
ｎ型拡散領域３１２に接続される。そのとき、アースに
対して負の出力ＶｄｄのＥＳＤパルスが、ｎ型ウェル３
１４とｐ型基板３０４の接合部に順バイアスをかけ、電
流と電圧がアースに安全に排出される。同様に、Ｖｄｄ
に対して正のＥＳＤは、ｎ型ウェル３１４とｐ型基板３
０４の接合部間のバイアス差により、逆方向ブレークダ
ウンを引き起こす。接合部は、十分に低い電圧でブレー
クダウンし、回路に破壊電圧が現れる前にＥＳＤ電流を
アースに流すように設計される。
ｎ型拡散領域３１２に接続される。そのとき、アースに
対して負の出力ＶｄｄのＥＳＤパルスが、ｎ型ウェル３
１４とｐ型基板３０４の接合部に順バイアスをかけ、電
流と電圧がアースに安全に排出される。同様に、Ｖｄｄ
に対して正のＥＳＤは、ｎ型ウェル３１４とｐ型基板３
０４の接合部間のバイアス差により、逆方向ブレークダ
ウンを引き起こす。接合部は、十分に低い電圧でブレー
クダウンし、回路に破壊電圧が現れる前にＥＳＤ電流を
アースに流すように設計される。
【００２７】出力Ｖｓｓは、ｎ型ウェル３１８内のコン
タクト３１６とｎ型ウェル３２２内のコンタクト３２０
に接続される。したがって、Ｖｓｓに対して負の出力Ｖ
ｓｓのＥＳＤパルスは、コンタクト３１６とｎ型ウェル
３１８の接合部とコンタクト３２０とｎ型ウェル３２２
の接合部のブレークダウンを引き起こす。このモードで
は、ｎ型ウェル３１８と基板３０４の接合部とｎ型ウェ
ル３２２と基板３０４の接合部は、わずかに順バイアス
となる。同様に、Ｖｄｄに対して正のＥＳＤパルスは、
コンタクト３２０とｎ型ウェル３２２の接合部を順バイ
アスし、電流と電圧を安全に排出することができる。こ
の電流は、圧倒的に多数キャリアの電子からなってい
て、正孔の注入は無視しうる程度であるから、ＥＳＤ構
造３００をラッチアップさせるほどの少数キャリアは注
入されない。
タクト３１６とｎ型ウェル３２２内のコンタクト３２０
に接続される。したがって、Ｖｓｓに対して負の出力Ｖ
ｓｓのＥＳＤパルスは、コンタクト３１６とｎ型ウェル
３１８の接合部とコンタクト３２０とｎ型ウェル３２２
の接合部のブレークダウンを引き起こす。このモードで
は、ｎ型ウェル３１８と基板３０４の接合部とｎ型ウェ
ル３２２と基板３０４の接合部は、わずかに順バイアス
となる。同様に、Ｖｄｄに対して正のＥＳＤパルスは、
コンタクト３２０とｎ型ウェル３２２の接合部を順バイ
アスし、電流と電圧を安全に排出することができる。こ
の電流は、圧倒的に多数キャリアの電子からなってい
て、正孔の注入は無視しうる程度であるから、ＥＳＤ構
造３００をラッチアップさせるほどの少数キャリアは注
入されない。
【００２８】入出力端子は、ｎ型ウェル３１８内のｎ型
拡散領域３３０とｎ型ウェル３２２内のコンタクト３２
８に接続される。したがって、Ｖｓｓに対して負の入出
力端子のＥＳＤパルスが、ｎ型ウェル３１８とｐ型基板
の接合部を順バイアスし、その結果、電流と電圧がアー
スに安全に排出される。同様に、Ｖｄｄに対して正のＥ
ＳＤパルスは、コンタクト３２８とｎ型ウェル３２２の
接合部を順バイアスし、電流と電圧が安全に排出され
る。この電流は、優勢な多数キャリア電子からなり、無
視しうる程度の正孔注入しか起こらない。
拡散領域３３０とｎ型ウェル３２２内のコンタクト３２
８に接続される。したがって、Ｖｓｓに対して負の入出
力端子のＥＳＤパルスが、ｎ型ウェル３１８とｐ型基板
の接合部を順バイアスし、その結果、電流と電圧がアー
スに安全に排出される。同様に、Ｖｄｄに対して正のＥ
ＳＤパルスは、コンタクト３２８とｎ型ウェル３２２の
接合部を順バイアスし、電流と電圧が安全に排出され
る。この電流は、優勢な多数キャリア電子からなり、無
視しうる程度の正孔注入しか起こらない。
【００２９】したがって、好ましい実施形態によるＥＳ
Ｄ構造３００は、従来技術のＥＳＤデバイスとある程度
類似しており、いくつかの半導体拡散領域がコンタクト
３１６、３２０、３２８で置き換えられている。好まし
い実施形態によれば、コンタクト３１６、３２０、３２
８が、下にある半導体拡散領域と共にショットキー・バ
リア・ダイオードを形成し、それによりＥＳＤ構造３０
０のラッチアップの発生率が低下する。図５に移ると、
図５は、ｎ型ウェル３１８内のコンタクト３１６の拡大
断面図である。コンタクト３１６は、ＥＳＤ構造３００
の他のコンタクト３２０、３２８とほぼ同一であること
が好ましい。
Ｄ構造３００は、従来技術のＥＳＤデバイスとある程度
類似しており、いくつかの半導体拡散領域がコンタクト
３１６、３２０、３２８で置き換えられている。好まし
い実施形態によれば、コンタクト３１６、３２０、３２
８が、下にある半導体拡散領域と共にショットキー・バ
リア・ダイオードを形成し、それによりＥＳＤ構造３０
０のラッチアップの発生率が低下する。図５に移ると、
図５は、ｎ型ウェル３１８内のコンタクト３１６の拡大
断面図である。コンタクト３１６は、ＥＳＤ構造３００
の他のコンタクト３２０、３２８とほぼ同一であること
が好ましい。
【００３０】コンタクト３１６は、下にある半導体拡散
領域と共にショットキー・バリア・ダイオードを形成す
るように、適切な仕事関数の金属の導電体材料からなる
ことが好ましい。図の実施形態において、コンタクト
は、境界層５０２、コア５０４および中間層５０６を含
む。コア５０４は、従来の製造技術を利用できるように
選択されたタングステン（Ｗ）などの適当な金属導電体
が好ましい。同様に、中間層５０６は、窒化チタン（Ｔ
ｉＮ）などの適当な導電性材料よりなることが好まし
い。代替的には、利用する製造技術に応じて、中間層５
０６を省略することもできる。
領域と共にショットキー・バリア・ダイオードを形成す
るように、適切な仕事関数の金属の導電体材料からなる
ことが好ましい。図の実施形態において、コンタクト
は、境界層５０２、コア５０４および中間層５０６を含
む。コア５０４は、従来の製造技術を利用できるように
選択されたタングステン（Ｗ）などの適当な金属導電体
が好ましい。同様に、中間層５０６は、窒化チタン（Ｔ
ｉＮ）などの適当な導電性材料よりなることが好まし
い。代替的には、利用する製造技術に応じて、中間層５
０６を省略することもできる。
【００３１】境界層５０２は、半導体ウェルの隣に配置
されるときは、ショットキー・バリア境界を形成する材
料を含むことが好ましい。たとえば、境界層５０２がケ
イ化チタン（ＴｉＳｉ2）の層からなり、ウェルが低ド
ープないし中ドープのｎ型ウェルの場合は、境界にショ
ットキー・バリアが形成される。したがって、境界層５
０２に選択する材料は、利用可能な製造技術で付着で
き、下のウェルと一緒にショットキー・バリアを形成す
るものでなければならない。
されるときは、ショットキー・バリア境界を形成する材
料を含むことが好ましい。たとえば、境界層５０２がケ
イ化チタン（ＴｉＳｉ2）の層からなり、ウェルが低ド
ープないし中ドープのｎ型ウェルの場合は、境界にショ
ットキー・バリアが形成される。したがって、境界層５
０２に選択する材料は、利用可能な製造技術で付着で
き、下のウェルと一緒にショットキー・バリアを形成す
るものでなければならない。
【００３２】たとえば、下のウェルが低ドープないし中
ドープのｐ型ウェルの場合は、窒化コバルト（ＣｏＳｉ
2）とＴｉＳｉ2が良好に利用される。当然ながら、これ
らは、ショットキー・バリアを形成するために境界層５
０２に利用できる多くのタイプの材料のうちの２つにす
ぎない。
ドープのｐ型ウェルの場合は、窒化コバルト（ＣｏＳｉ
2）とＴｉＳｉ2が良好に利用される。当然ながら、これ
らは、ショットキー・バリアを形成するために境界層５
０２に利用できる多くのタイプの材料のうちの２つにす
ぎない。
【００３３】境界層５０２の下側外周は、ｐ型拡散リン
グ５１０で取り囲まれる。拡散リング５１０は、デバイ
ス不良を引き起こす可能性のある境界層５０２の角部の
周りの電界強度を低下させる。拡散リング５１０は、コ
ンタクト３１６を形成する多くの適当な製造技術が、鋭
い角部を有するコンタクトを生じるので望ましい。これ
らの鋭い角部は、過大な電界を作り出すことがある。こ
れらの強い電界は、ｎ型ウェルと直接接触しないことが
望ましい。したがって、拡散リング５１０は、角部を
「丸める」ことによって電界を「やわらげる」。金属コ
ンタクトに鋭い角部がない場合は、この拡散リング５１
０は不要である。ｐ型拡散リング５１０を使用するとき
は、ＳＢＤとｐ型拡散リングを両方とも並列に順バイア
スし、その結果、電流のほとんどがＳＢＤを介して多数
キャリアの注入によって流されるように構造を設計す
る。
グ５１０で取り囲まれる。拡散リング５１０は、デバイ
ス不良を引き起こす可能性のある境界層５０２の角部の
周りの電界強度を低下させる。拡散リング５１０は、コ
ンタクト３１６を形成する多くの適当な製造技術が、鋭
い角部を有するコンタクトを生じるので望ましい。これ
らの鋭い角部は、過大な電界を作り出すことがある。こ
れらの強い電界は、ｎ型ウェルと直接接触しないことが
望ましい。したがって、拡散リング５１０は、角部を
「丸める」ことによって電界を「やわらげる」。金属コ
ンタクトに鋭い角部がない場合は、この拡散リング５１
０は不要である。ｐ型拡散リング５１０を使用するとき
は、ＳＢＤとｐ型拡散リングを両方とも並列に順バイア
スし、その結果、電流のほとんどがＳＢＤを介して多数
キャリアの注入によって流されるように構造を設計す
る。
【００３４】従来技術のＰＮまたはＮＰ接合部の代わり
に下にある半導体ウェルと一緒にショットキー・バリア
・ダイオードを形成するコンタクト３１６を使用するこ
とによって、ラッチアップの可能性が著しく低下する。
特に、ＰＮＰデバイスでは、ＰＮ接合部を順バイアスす
ることにより、接合部を横切って両方向に多数の少数キ
ャリアが注入される。これらの少数キャリアは、トラン
ジスタ的作用で基板に流れ込み、ＥＳＤデバイスをラッ
チアップさせる。接合部の代わりにショットキー・バリ
ア・ダイオードを設けると、順バイアスのときほとんど
多数キャリアだけが流れる。したがって、順バイアスの
ときはｎ型ウェル３１８からコンタクト３１６に電子が
注入されるが、それに対応してｎ型ウェルに注入される
正孔は極めて少数である。ｎ型ウェルに注入される正孔
がなく、したがってトランジスタ的作用で正孔が基板３
０４に流入することがないから、ラッチアップの可能性
が著しく低下する。
に下にある半導体ウェルと一緒にショットキー・バリア
・ダイオードを形成するコンタクト３１６を使用するこ
とによって、ラッチアップの可能性が著しく低下する。
特に、ＰＮＰデバイスでは、ＰＮ接合部を順バイアスす
ることにより、接合部を横切って両方向に多数の少数キ
ャリアが注入される。これらの少数キャリアは、トラン
ジスタ的作用で基板に流れ込み、ＥＳＤデバイスをラッ
チアップさせる。接合部の代わりにショットキー・バリ
ア・ダイオードを設けると、順バイアスのときほとんど
多数キャリアだけが流れる。したがって、順バイアスの
ときはｎ型ウェル３１８からコンタクト３１６に電子が
注入されるが、それに対応してｎ型ウェルに注入される
正孔は極めて少数である。ｎ型ウェルに注入される正孔
がなく、したがってトランジスタ的作用で正孔が基板３
０４に流入することがないから、ラッチアップの可能性
が著しく低下する。
【００３５】ｐウェルの上に形成されるＥＳＤの相補的
なケースにもこれと同じ原理が適用される。その場合
は、多数キャリアが正孔であり、少数キャリアの電子の
注入は無視しうる程度である。
なケースにもこれと同じ原理が適用される。その場合
は、多数キャリアが正孔であり、少数キャリアの電子の
注入は無視しうる程度である。
【００３６】要約すると、ショットキー・バリアを構成
するコンタクト３１６を使用することによって、バイポ
ーラ・トランジスタ作用が抑制され、ラッチアップの発
生率が低下する。したがって、好ましい実施形態は、ラ
ッチアップの生じる可能性を低くしながらＥＳＤからの
有効な保護を実現する、改善されたＥＳＤ構造を提供す
る。
するコンタクト３１６を使用することによって、バイポ
ーラ・トランジスタ作用が抑制され、ラッチアップの発
生率が低下する。したがって、好ましい実施形態は、ラ
ッチアップの生じる可能性を低くしながらＥＳＤからの
有効な保護を実現する、改善されたＥＳＤ構造を提供す
る。
【００３７】本発明を、特に、オフチップ・ドライバ用
に構成されたデュアル・ダイオードＥＳＤ保護装置を備
えた好ましい実施形態に関して示し説明したが、当業者
は、本発明の精神および範囲から逸脱することなしに、
形態および詳細に様々な変更を行うことができることを
理解されよう。具体的には、注入された少数キャリアが
通常ならラッチアップに寄与する場合は、任意のタイプ
の保護装置の端子入力にショットキー・バリア・ダイオ
ードを適切に利用することができる。
に構成されたデュアル・ダイオードＥＳＤ保護装置を備
えた好ましい実施形態に関して示し説明したが、当業者
は、本発明の精神および範囲から逸脱することなしに、
形態および詳細に様々な変更を行うことができることを
理解されよう。具体的には、注入された少数キャリアが
通常ならラッチアップに寄与する場合は、任意のタイプ
の保護装置の端子入力にショットキー・バリア・ダイオ
ードを適切に利用することができる。
【図１】従来技術のＥＳＤ構造の上面概略図である。
【図２】従来技術のＥＳＤ構造の断面概略図である。
【図３】本発明の好ましい実施形態によるＥＳＤ構造の
上面概略図である。
上面概略図である。
【図４】本発明の好ましい実施形態によるＥＳＤ構造の
断面概略図である。
断面概略図である。
【図５】本発明の好ましい実施形態によるＥＳＤ構造の
一部分の断面概略図である。
一部分の断面概略図である。
３００ ＥＳＤ構造 ３０２ ガード・リング ３０４ ｐ型基板 ３０６ ｎ型拡散領域 ３０８ ｎ型ウェル ３１０ 基板コンタクト拡散領域 ３１２ ｎ型拡散領域 ３１４ ｎ型ウェル ３１６ コンタクト ３２０ コンタクト ３２２ ｎ型ウェル ３２４ ｎ型拡散領域 ３２６ ｎ型拡散領域 ３２８ コンタクト
フロントページの続き (72)発明者 バディ・エル＝カレ アメリカ合衆国78729 テキサス州オー スチン バートラップ・レーン 12404 (72)発明者 ジェームズ・ガードナー・リヤン アメリカ合衆国06470 コネチカット州 ニュータウン ボッグス・ヒル・ロード 100 (72)発明者 谷本 弘吉 神奈川県川崎市幸区小倉297 ファーレ 東芝307 (56)参考文献 特開 平８−167694（ＪＰ，Ａ) 特開 平６−224410（ＪＰ，Ａ) 特開 平８−45878（ＪＰ，Ａ) 欧州特許出願公開149065（ＥＰ，Ａ ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 21/822,27/04 H01L 29/40 - 29/43 H01L 29/47,29/872
Claims (7)
- 【請求項１】ａ）基準電位に電気的に接続される半導体
基板と、 ｂ）前記半導体基板の表面領域に形成された第１のウェ
ル領域と、 ｃ）前記第１のウェル領域内に高ドープ拡散形成され、
供給電源電圧に電気的に接続される第１の拡散コンタク
ト領域と、 ｄ）前記第１のウェル領域と一緒に第１のショット・キ
ー・バリア・ダイオードを形成するように前記第１のウ
ェル領域上に付着され、保護対象回路の対応する端子に
電気的に相互接続される第１の入力端子の金属コンタク
トと、 ｅ）前記第１のショット・キー・バリア・ダイオードか
ら離隔して前記第１のウェル領域と一緒に第２のショッ
ト・キー・バリア・ダイオードを形成するように前記第
１のウェル領域上に付着され、前記保護対象回路の対応
する他の端子に電気的に相互接続される第２の入力端子
の金属コンタクトと、 ｆ）前記第１のウェル領域から離隔して前記半導体基板
の表面領域に形成された第２のウェル領域と、 ｇ）前記第２のウェル領域内に高ドープ拡散形成され、
前記第１の入力端子に電気的に相互接続される第２の拡
散コンタクト領域と、 ｈ）前記第２のウェル領域と一緒に第３のショット・キ
ー・バリア・ダイオードを形成するように前記第２のウ
ェル領域上に付着され、前記第２の入力端子に電気的に
相互接続される第３の金属コンタクトと、 を含み、通常動作時におけるラッチアップを防止する静
電放電保護装置。 - 【請求項２】前記第１のウェル領域は、前記第１および
第２の金属コンタクトのそれぞれの周辺を実質上取り囲
む拡散リング領域を含み、かつ、前記第２のウェル領域
は、前記第３の金属コンタクトの周辺を実質上取り囲む
拡散リング領域を含むことを特徴とする請求項１に記載
の静電放電保護装置。 - 【請求項３】ａ）基準電位に電気的に接続される或る導
電型の半導体基板と、 ｂ）前記半導体基板の表面領域に形成された反対導電型
の第１のウェル領域と、 ｃ）前記第１のウェル領域内に相互に離隔して高ドープ
拡散形成され、供給電源電圧にそれぞれ接続される前記
反対導電型の第１および第２の拡散コンタクト領域と、 ｄ）前記第１のウェル領域と一緒に第１のショット・キ
ー・バリア・ダイオードを形成するように前記第１のウ
ェル領域上に付着され、保護対象回路の対応する端子に
相互接続される第１の入力端子の金属コンタクトと、 ｅ）前記第１の金属コンタクトの周辺を実質的に囲むよ
うに前記第１のウェル領域内に形成された第１の拡散リ
ング領域と、 ｆ）前記第１のショット・キー・バリア・ダイオードか
ら離隔して前記第１のウェル領域と一緒に第２のショッ
ト・キー・バリア・ダイオードを形成するように前記第
１のウェル領域上に付着され、前記保護対象回路の対応
する他の端子に相互接続される第２の入力端子の金属コ
ンタクトと、 ｇ）前記第２の金属コンタクトの周辺を実質的に囲むよ
うに前記第１のウェル領域内に形成された第２の拡散リ
ング領域と、 ｈ）前記第１のウェル領域から離隔して前記半導体基板
の表面領域に形成された前記反対導電型の第２のウェル
領域と、 ｉ）前記第２のウェル領域内に高ドープ拡散形成され、
前記第１の入力端子に相互接続される前記反対導電型の
第３の拡散コンタクト領域と、 ｊ）前記第２のウェル領域と一緒に第３のショット・キ
ー・バリア・ダイオードを形成するように前記第２のウ
ェル領域上に付着され、前記第２の入力端子に相互接続
される第３の入力端子の金属コンタクトと、 ｋ）前記第３の金属コンタクトの周辺を実質的に囲むよ
うに前記第２のウェル領域内に形成された第３の拡散リ
ング領域と、 を含み、通常動作時におけるラッチアップを防止する静
電放電保護装置。 - 【請求項４】前記半導体基板は、前記第１および第２の
ウェル領域よりも浅い深さで各ウェル領域を囲むように
表面領域に形成され、基準電位に接続された基板コンタ
クトを含むことを特徴とする請求項１または３に記載の
静電放電保護装置。 - 【請求項５】前記拡散リング領域は、前記各金属コンタ
クトの底面角部および下側ウェル領域の間の直接接触を
防止するようにウェル表面に拡散形成されていることを
特徴とする請求項２又は３に記載の静電放電保護装置。 - 【請求項６】前記第１、第２および第３の金属コンタク
トが、それぞれ、コアと境界層とを含むことを特徴とす
る請求項１または３に記載の静電放電保護装置。 - 【請求項７】前記コアがタングステンを含み、前記境界
層がケイ化チタンを含むことを特徴とする請求項６に記
載の静電放電保護装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/740134 | 1996-10-22 | ||
| US08/740,134 US5763918A (en) | 1996-10-22 | 1996-10-22 | ESD structure that employs a schottky-barrier to reduce the likelihood of latch-up |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125858A JPH10125858A (ja) | 1998-05-15 |
| JP3172480B2 true JP3172480B2 (ja) | 2001-06-04 |
Family
ID=24975187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27582697A Expired - Fee Related JP3172480B2 (ja) | 1996-10-22 | 1997-10-08 | 静電放電保護装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5763918A (ja) |
| EP (1) | EP0838857A3 (ja) |
| JP (1) | JP3172480B2 (ja) |
| KR (1) | KR100258276B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966517A (en) | 1996-11-01 | 1999-10-12 | Motorola, Inc. | Semiconductor device using diode place-holders and method of manufacture thereof |
| JPH11261010A (ja) | 1998-03-13 | 1999-09-24 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR100493006B1 (ko) * | 1998-06-16 | 2005-08-04 | 삼성전자주식회사 | 정전기보호역할을겸하는블락가드링구조 |
| US6978437B1 (en) | 2000-10-10 | 2005-12-20 | Toppan Photomasks, Inc. | Photomask for eliminating antenna effects in an integrated circuit and integrated circuit manufacture with same |
| US6815775B2 (en) * | 2001-02-02 | 2004-11-09 | Industrial Technology Research Institute | ESD protection design with turn-on restraining method and structures |
| US7179691B1 (en) * | 2002-07-29 | 2007-02-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for four direction low capacitance ESD protection |
| US7075763B2 (en) * | 2002-10-31 | 2006-07-11 | Micron Technology, Inc. | Methods, circuits, and applications using a resistor and a Schottky diode |
| US20050085028A1 (en) * | 2003-10-21 | 2005-04-21 | International Business Machines Corporation | Method and structure to suppress external latch-up |
| US7145187B1 (en) * | 2003-12-12 | 2006-12-05 | National Semiconductor Corporation | Substrate independent multiple input bi-directional ESD protection structure |
| US6987300B2 (en) * | 2004-03-25 | 2006-01-17 | Microchip Technology Incorporated | High voltage ESD-protection structure |
| US20060157748A1 (en) * | 2005-01-20 | 2006-07-20 | Nui Chong | Metal junction diode and process |
| KR100689884B1 (ko) * | 2005-02-15 | 2007-03-09 | 삼성전자주식회사 | 쇼트키 다이오드를 이용한 노이즈 제거를 위한 반도체 소자및 그 제조방법 |
| TWI257698B (en) * | 2005-07-22 | 2006-07-01 | Winbond Electronics Corp | Device for electrostatic discharge protection |
| US20140203368A1 (en) * | 2013-01-22 | 2014-07-24 | Mediatek Inc. | Electrostatic discharge protection device |
| CN103943612B (zh) * | 2013-01-22 | 2017-03-01 | 联发科技股份有限公司 | 静电放电保护装置 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115394B1 (ja) * | 1969-11-20 | 1976-05-17 | ||
| FR2460040A1 (fr) * | 1979-06-22 | 1981-01-16 | Thomson Csf | Procede pour realiser une diode schottky a tenue en tension amelioree |
| US4260431A (en) * | 1979-12-21 | 1981-04-07 | Harris Corporation | Method of making Schottky barrier diode by ion implantation and impurity diffusion |
| JPS58197870A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体装置 |
| JPS6158262A (ja) * | 1984-08-29 | 1986-03-25 | Fujitsu Ltd | 半導体装置 |
| US5166089A (en) * | 1986-09-30 | 1992-11-24 | Texas Instruments Incorporated | Method of making electrostatic discharge protection for semiconductor input devices |
| JPH01152670A (ja) * | 1987-12-09 | 1989-06-15 | Fujitsu Ltd | 保護ダイオード |
| JPH01246873A (ja) * | 1988-03-28 | 1989-10-02 | Sony Corp | 半導体装置 |
| US4871686A (en) * | 1988-03-28 | 1989-10-03 | Motorola, Inc. | Integrated Schottky diode and transistor |
| US5181091A (en) * | 1988-04-29 | 1993-01-19 | Dallas Semiconductor Corp. | Integrated circuit with improved protection against negative transients |
| JPH03108774A (ja) * | 1989-09-22 | 1991-05-08 | Nec Corp | 半導体装置 |
| JPH03203265A (ja) * | 1989-12-28 | 1991-09-04 | Sony Corp | 半導体装置 |
| US5281841A (en) * | 1990-04-06 | 1994-01-25 | U.S. Philips Corporation | ESD protection element for CMOS integrated circuit |
| JP3023853B2 (ja) * | 1990-08-23 | 2000-03-21 | 富士通株式会社 | 半導体装置の製造方法 |
| US5250834A (en) * | 1991-09-19 | 1993-10-05 | International Business Machines Corporation | Silicide interconnection with schottky barrier diode isolation |
| FR2689317B1 (fr) * | 1992-03-26 | 1994-06-17 | Sgs Thomson Microelectronics | Circuit integre constituant un reseau de diodes de protection. |
| FR2693032B1 (fr) * | 1992-06-25 | 1994-09-30 | Sgs Thomson Microelectronics | Structure de diodes de protection de plot. |
| GB9215654D0 (en) * | 1992-07-23 | 1992-09-09 | Philips Electronics Uk Ltd | A semiconductor component |
| JP2982510B2 (ja) * | 1992-08-28 | 1999-11-22 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5614755A (en) * | 1993-04-30 | 1997-03-25 | Texas Instruments Incorporated | High voltage Shottky diode |
-
1996
- 1996-10-22 US US08/740,134 patent/US5763918A/en not_active Expired - Fee Related
-
1997
- 1997-08-01 KR KR1019970036848A patent/KR100258276B1/ko not_active IP Right Cessation
- 1997-10-02 EP EP97307763A patent/EP0838857A3/en not_active Withdrawn
- 1997-10-08 JP JP27582697A patent/JP3172480B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100258276B1 (ko) | 2000-06-01 |
| EP0838857A3 (en) | 2000-08-02 |
| KR19980032259A (ko) | 1998-07-25 |
| JPH10125858A (ja) | 1998-05-15 |
| US5763918A (en) | 1998-06-09 |
| EP0838857A2 (en) | 1998-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8842400B2 (en) | Initial-on SCR device on-chip ESD protection | |
| US5895940A (en) | Integrated circuit buffer devices having built-in electrostatic discharge protection thyristors | |
| US6909149B2 (en) | Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies | |
| KR0139648B1 (ko) | 트리거 전압이 낮은 scr 보호장치 및 보호회로 | |
| US6750515B2 (en) | SCR devices in silicon-on-insulator CMOS process for on-chip ESD protection | |
| JP3058203U (ja) | ラッチアップのない完全に保護されたｃｍｏｓオンチップｅｓｄ保護回路 | |
| US7696580B2 (en) | Diode and applications thereof | |
| US8039899B2 (en) | Electrostatic discharge protection device | |
| US20050212051A1 (en) | Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies | |
| JP3172480B2 (ja) | 静電放電保護装置 | |
| US7355252B2 (en) | Electrostatic discharge protection device and method of fabricating the same | |
| US20020130366A1 (en) | ESD protection circuit for a semiconductor integrated circuit | |
| US7064358B2 (en) | Triggered back-to-back diodes for ESD protection in triple-well CMOS process | |
| CN102468299A (zh) | 窄设计窗为目标的面积有效高电压基于双极的esd保护 | |
| JPH0240221B2 (ja) | ||
| WO2006001990A1 (en) | Fast turn-on and low-capacitance scr esd protection | |
| US7205611B2 (en) | Semiconductor device including a protection circuit | |
| US8107203B2 (en) | Electrostatic discharge protection device | |
| US6348724B1 (en) | Semiconductor device with ESD protection | |
| JPH0654797B2 (ja) | Ｃｍｏｓ半導体装置 | |
| US6476422B1 (en) | Electrostatic discharge protection circuit with silicon controlled rectifier characteristics | |
| US7141831B1 (en) | Snapback clamp having low triggering voltage for ESD protection | |
| US20060249792A1 (en) | Electrostatic discharge protection circuit and integrated circuit having the same | |
| US5607867A (en) | Method of forming a controlled low collector breakdown voltage transistor for ESD protection circuits | |
| US7126168B1 (en) | Silicon controlled rectifier structures with reduced turn on times |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |