KR100258276B1 - 정전기적 방전 보호 장치 및 그의 제조 방법 - Google Patents

정전기적 방전 보호 장치 및 그의 제조 방법 Download PDF

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Abstract

본 발명의 바람직한 실시예는 종래 기술의 한계를 극복하고, 트랜지스터 작용을 일으키는 소수 캐리어의 주입을 억제하므로써 ESD 구조물의 래치 업 가능성을 감소시키는 장치 및 방법을 제공한다. 이것은, 예를 들면, 종래의 p형 확산부 대신에 또는 그와 함께 n형 기판 또는 n형 우물에 대해 금속 접촉부를 사용하므로써 성취된다. 이러한 금속 접촉부를 사용하면 ESD 구조물과 함께 쇼트키 장벽 다이오드(SBD)를 형성한다. SBD는 다수 캐리어 장치이므로, SBD가 순방향으로 바이어스되었을 때 무시가능한 소수 캐리어가 주입되며, 이에 의해 래치 업 가능성이 감소한다.

Description

정전기적 방전 보호 장치 및 그의 제조 방법
본 발명은 전반적으로 정전기적 방전 구조물에 관한 것으로, 보다 구체적으로는 래치-업이 없는 정전기적 방전 구조물에 관한 것이다.
현대의 반도체 장치는 정전기적 방전(electrostatic discharges;ESD)에 대한 노출에 의해 손상되기가 굉장히 쉽다. ESD는 머신 또는 사람이 장치를 건드릴 때 발생하는 정전하에 의해 야기될 수 있다. 다수의 통상적으로 사용되는 MOSFET과 같은 집적 회로는 10볼트 정도의 작은 전압으로도 쉽게 고장날 수 있는 게이트 산화물과 같은 구조물을 갖는다. 통상 ESD는 수백 볼트에서 수천 볼트에 이를 수 있으므로, 이러한 전압은 집적 반도체 장치로부터 격리되어야 한다.
ESD 손상으로부터 장치를 보호하는 한가지 방법은 장치의 정규 동작을 방해하지 않고 전압이 장치를 손상시키기 전에 ESD 전류를 배출해내는 ESD 보호 구조물을 제공하는 것이다. 이를 위해 칩상의 모든 핀 입력에 ESD 보호 구조물이 접속된다. ESD 보호 구조물이 모든 핀 입력에 동시에 접속되므로써, ESD 펄스는 장치에 손상을 가하기 전에 장치로부터 안전하게 배출될 수 있다.
도 1은 종래의 ESD 구조물(100)의 상부 개략도이다. 마찬가지로, 도 2는 도 1에 도시된 종래의 ESD 구조물(100)을 라인 2-2를 따라 잘라 도시한 개략적인 횡단면도이다. 도 1 및 2를 공동 참조하면, ESD 구조물(100)은 다양한 응용에서 ESD 보호를 제공하는데 사용될 수 있는 이중 다이오드 구조물을 포함한다. 예시된 ESD 구조물(100)은 특히 오프-칩형 드라이버에 대한 ESD 보호를 제공하는데 사용하기에 적합하다. ESD 구조물(100)은 p형 기판(104)내에 제조된다. ESD 구조물은 ESD 구조물(100)의 경계를 정의하는 경계 링(a guard ring)(102)을 포함한다. 이 경계 링(102)은 바람직하기로는 n형 우물(108)내로 확산된 n+영역(106)을 포함한다. 이 경계 링(102)은 통상 포지티브 바이어스 Vdd에 접속되며, 전자가 인접하는 회로 쪽으로 확산하여 거기서 래치-업을 일으키기 전에 ESD 구조물내에 주입된 전자를 모으도록 작용한다. 경계 링(102) 내측에는 이중 다이오드 ESD 구조물을 포함하는 다수의 확산 영역이 존재한다.
ESD 구조물은 또한 경계 링(102) 내측의 다수의 확산 영역에서 바이어스 Vdd에 접속된다. 특히, Vdd는 n형 우물(122) 내측의 n형 확산영역(124)과 n형 확산영역(126)에 접속된다. Vdd가 n형 우물(122)에 접속되므로써, n형 우물(122)/p형 기판(104)의 접합은 통상 역바이어스되며, p형 기판(104)으로 어떤 감지가능한 전류도 흐르지 않는다.
ESD 구조물(100)은 다수의 기판 접촉 확산부(110)를 통해 접지된다. 이들 기판 접촉 확산부(110)는 기판(104)내에 직접 형성되는 p형 확산부인 것이 바람직하다. 따라서, 이들 기판 접촉 확산부(110)는 ESD 구조물(100)에 대해 접지(Vss) 기준을 제공한다.
3개의 터미널, 즉, 출력 Vdd, 출력 Vss 및 입력/출력은 경계 링(102) 내측의 영역에 접속된다. 이들 입력은 ESD 손상으로부터 보호되어야 할 장치상의 대응하는 입력단에 접속된다.
예를 들면, Vdd, Vss, 출력 Vdd, 출력 Vss 및 입력/출력으로 표시된 ESD 터미널은 오프-칩형 드라이버의 대응하는 Vdd, Vss, 출력 Vdd, 출력 Vss 및 입력/출력 터미널에 개별적으로 접속된다. 따라서, 오프-칩형 드라이버의 다른 터미널에 대해 입력/출력상에 발생할 수 있는 ESD 펄스도 이 입력/출력 터미널을 통해 ESD 구조물(100)에 의해 흡수될 수 있다. 물론, 이것은 단지 ESD 구조물이 구현될 수 있는 하나의 응용예일 뿐이다.
출력 Vdd는 n형 우물(114)내의 n형 확산부(112)에 접속된다. 따라서, 접지에 대해 네가티브인 ESD는 n형 우물(114)/p형 기판(104) 접합을 순방향 바이어스시키며, 전류 및 전압은 안전하게 접지로 배출될 수 있다. 마찬가지로, Vss에 대해 포지티브인 ESD는 n형 우물(114)/p형 기판(104) 접합 양단에 역 접합 브레이크다운을 일으키기에 충분한 바이어스 차를 발생한다. 충분히 낮은 브레이크다운 전압을 갖는 접합을 설계하므로써 오프-칩형 드라이버 및 다른 회로에서 손상 전압이 나타나기 전에 방전 전류가 안전하게 접지로 배출될 수 있다.
출력 Vss는 n형 우물(118)내의 p형 확산부(116) 및 n형 우물(122)내의 p형 확산부(120)에 접속된다. 따라서, Vss에 대해 네가티브인 ESD 펄스는 n형 우물(118)/p형 기판(104) 접합을 순방향으로 바이어스시키며, p형 확산부(116)/n형 우물(118) 접합을 역방향으로 바이어스시킨다. 이들 두 접합은 서로 등이 연결되어 플로팅하는 베이스를 갖는 바이폴라 트랜지스터를 형성한다. 마찬가지로, ESD 펄스는 n형 우물(122)/p형 기판(104) 접합을 순방향으로 바이어스시키고, p형 확산부(120)/n형 우물(122) 접합을 역방향으로 바이어스시킨다. 브레이크다운 전압은 p형 확산부(116)/n형 우물(118) 접합의 애벌런치 브레이크다운 또는 바이폴라 BVceo모드(베이스 플로팅)중 어느것이라도 먼저 발생하는 것에 의해 회로를 손상시키지 않는 전압으로 제한된다.
트랜지스터 BVceo모드에서 바이폴라 전류 증폭은 브레이크다운 전압을 제한한다. 예를 들어, P형 확산부(116), n형 우물(118) 및 p형 기판(104)은 수직 바이폴라 PNP 트랜지스터를 구성한다. 이러한 바이어스 조건하에서 베이스(n형 우물(118))는 플로팅한다. 이 구조물은 전압 분할기로서 동작하며, p형 기판(104)은 최대 포지티브 노드이고 p형 확산부(116)는 최대 네가티브 노드이다. 플로팅 베이스는 n형 우물(118)/p형 기판(104) 접합을 약간 순방향으로 바이어스시키는 중간 접압에서 "정착(settles)"한다. 베이스가 플로팅하고 감지가능한 전류 증폭이 존재할 때, 트랜지스터 브레이크다운은 접합 브레이크다운보다 낮은 전압으로 감소될 수도 있다. 이러한 트랜지스터 브레이크다운은 BVceo로서 일컬어진다. ESD 구조물에서 다른 NPN 및 PNP 트랜지스터도 마찬가지로 동작할 수 있다.
입력/출력은 n형 우물(118)내의 n형 확산부(130) 및 n형 우물(122)내의 p형 확산부(128)에 접속된다. 따라서, Vss에 대해 네가티브인 ESD 펄스는 n형 우물(118)/p형 기판 접합을 순방향으로 바이어스시켜 전류 및 전압이 안전하게 접지로 배출되도록 한다. 마찬가지로, Vdd에 대해 포지티브인 ESD 펄스는 p형 확산부(128)/n형 우물(122) 접합을 순방향으로 바이어스시켜 전류 및 전압을 안전하게 배출시킨다.
종래의 ESD 구조물에 있어서의 한가지 문제점은 래치-업이다. 래치-업은 ESD 구조물내 구성요소들의 원하지 않는 트랜지스터 동작에 의해 발생된다. 예를 들어, Vss에 대해 네가티브인 ESD 펄스가 입력/출력 터미널에 "인가(hits)"되었다고 가정하자. 이것은 n형 우물(118)/기판(104) 접합을 순방향으로 바이어스시킨다. n형 우물(118), 기판(104) 및 n형 우물(122)로 구성된 구조물은 에미터로서 n형 우물(118), 베이스로서 기판(104) 및 컬렉터로서 n형 우물(122)을 갖는 측면 바이폴라 NPN 트랜지스터로서 작용한다. n형 우물(118)은 전자를 기판(104)에 주입한다. 주입된 전자는 n형 우물(122)에 의해 수집되어 n형 접촉부(124, 126)로 흐르며, 거기서 재결합한다. n형 우물(122)내에서 전류X저항에 의해 발생되는 전압 강하(IR-강하)는 p형 확산부(120)/n형 우물(122) 접합을 순방향으로 바이어스시킬 수 있다.
p형 확산부(120), n형 우물(122) 및 기판(104)으로 구성되는 구조물은 에미터로서 p형 확산부(120), 베이스로서 n형 우물(122) 및 컬렉터로서 기판(104)을 갖는 수직 바이폴라 PNP 트랜지스터로서 작용한다. p형 확산부(120)로부터 n형 우물(122)로 주입되는 홀은 기판(104)에 의해 수집되어 기판 접촉부(110)로 흐른다. 기판(104)에서의 IR 강하는 n형 우물(118)/기판(104) 접합에 대한 순방향 바이어스를 증가시킨다. 이것은 더욱 많은 전자가 n형 우물(118)로부터 기판(104)내로 주입되게 하며, 주입된 전자는 n형 우물(122)에 의해 수집된다. n형 우물(122)에서의 증가된 IR 강하는 p형 확산부(120)/n형 우물(122) 접합에 대한 순방향 바이어스를 상승시키는 등으로 된다.
이러한 포지티브 피드백 작용은 NPNP 구조물을 래치업하게 하여 Vdd와 Vss간의 경로를 하이 임피던스에서 로우 임피던스 모드로 변화시키며, 두 터미널간의 전압을 거의 1V로 강하시킨다. 래치업은 파괴적인 결과를 초래할 수 있다. 물론, 이것은 단지 래치업의 한 예이며 ESD 구조물(100)에 대해 발생할 수 있다. 래치업은 ESD 구조물(100)상의 다른 NPNP 또는 PNPN 경로에서 발생할 수 있다.
따라서, 래치업은 ESD 구조물이 서로 공급하는 상호접속된 바이폴라 트랜지스터로서 작용하는 경우에 발생한다. 그러므로 래치업 발생 확률을 저하시키므로써 종래의 ESD 설계에 대해 개선된 구조물 및 방법이 필요하다.
도 1은 종래의 ESD 구조물의 개략적인 상부 평면도.
도 2는 종래의 ESD 구조물의 개략적인 횡단면도.
도 3은 본 발명의 바람직한 실시예에 따른 ESD 구조물의 개략적인 상부 평면도.
도 4는 본 발명의 바람직한 실시예에 따른 ESD 구조물의 개략적인 횡단면도.
도 5는 본 발명의 바람직한 실시예에 따른 ESD 구조물의 일부에 대한 개략적인 횡단면도.
도면의 주요부분에 대한 부호의 설명
300 : ESD 구조물 302 : 경계 링
304 : p형 기판 306,312,324,326 : n형 확산부
308,314,318,322 : n형 우물 310 : 기판 접촉 확산부
316,320,328 : 접촉부
본 발명은 ESD 구조물의 고유 구성요소인 하나 또는 두 개의 기생(parasitic) 바이폴라 트랜지스터에서 소수 캐리어의 주입을 억제하므로써 ESD 구조물의 래치업 가능성을 감소시키는 방안을 제공한다. 이것은, 예를 들면, 종래의 p형 확산부 대신에 또는 그와 함께 n형 기판 또는 n형 우물에 대한 금속 접촉부를 사용하므로써 성취된다. 이러한 금속 접촉부를 사용하면, ESD 구조물과 함께 쇼트키 장벽 다이오드(a Schottky Barrier Diode;SBD)가 형성된다. SBD는 다수 캐리어 장치이므로, SBD가 순방향 바이어스될 때 무시가능한 소수 캐리어가 주입된다. 따라서, 래치업할 가능성이 크게 감소된다.
이와 같이 복잡성을 가중시키거나 보다 큰 영역을 요구하지 않고 ESD의 래치업에 대한 면역을 증가시키는 것이 본 발명의 장점이다.
이상의 본 발명의 장점 및 특징과 다른 장점 및 특징은 이후에서 첨부된 도면에 예시된 본 발명의 바람직한 실시예의 보다 구체적인 설명으로부터 명백하게 된다.
본 발명의 바람직한 실시예는 종래의 한계를 극복하며, 트랜지스터 작용을 일으키는 소수 캐리어의 주입을 억제하므로써 ESD 구조물의 래치업 가능성을 감소시키기 위한 장치 및 방법을 제공한다. 이것은, 예를 들면, 종래의 p형 확산부 대신에 또는 그와 함께 n형 기판 또는 n형 우물에 대해 금속 접촉부를 사용하므로써 성취된다. 이와 같은 금속 접촉부를 사용하면, ESD 구조물과 함께 쇼트키 장벽 다이오드가 형성된다. SBD는 다수 캐리어 장치이므로, SBD가 순방향으로 바이어스될 때 무시가능한 소수 캐리어가 주입되어 래치업을 방지한다.
도 3은 본 발명의 바람직한 실시예에 따른 ESD 구조물(300)의 개략적인 상부 평면도이다. 마찬가지로, 도 4는 도 3에 도시된 ESD 구조물을 라인 4-4를 따라 잘라 도시한 개략적인 횡단면도이다. ESD 구조물(300)은 오프 칩형 드라이버 회로에 대한 ESD 보호를 제공하는데 사용하도록 구성된다. 그러나 당분야에 숙련된 자라면 본 바람직한 실시예의 원리가 모든 형태의 응용을 위한 ESD 구조물에 적용가능하며, 오프 칩형 드라이버에 특정된 도 3 및 도 4에 도시된 특징은 단지 바람직한 실시예에 따른 다수의 가능한 구성중 하나를 예시하는 것임을 알 것이다. 도 3 및 4를 함께 참조하면, ESD 구조물(300)은 바람직하게 p형 기판(304)에 제조된다. ESD 구조물(300)은 기판(304)내에 형성된 경계 링(302)을 포함한다. 이 경계 링(302)은 n형 우물(308)내에 n형 확산부(306)를 포함하는 것이 바람직하다. 이 경계 링(302)을 포지티브 바이어스 Vdd에 접속하므로써, 경계 링(302)은 ESD 구조물내에 주입된 전자가 인접하는 회로에 도달하여 그를 손상시키기 전에 주입된 전자를 수집하도록 작용한다.
예시된 실시예의 ESD 구조물(300)은 5개의 터미널을 갖는다. 이들 터미널, Vss, Vdd, 출력 Vdd, 출력 Vss 및 입력/출력은 경계 링(302)내측의 구조물에 접속된다. ESD 구조물(300)을 이용하기 위해 출력 Vdd, 출력 Vss 및 입력/출력 터미널은, 예를 들면, 오프 칩형 드라이버상의 대응하는 터미널에 대한 ESD 손상으로부터 보호되어야 할 장치상의 대응하는 터미널에 접속된다. Vss 및 Vdd 터미널은 회로 및 ESD 구조물(300)을 접지 및 바이어스시키는데 사용된다. 출력 Vss 및 출력 Vdd은 오프 칩형 드라이버 및 ESD 구조물(300)에 대한 접속을 개별적으로 접지 및 바이어스시킨다.
구체적으로, ESD 구조물(300)은 기판 접촉 확산부(310)를 통해 접지된다. 기판 접촉 확산부(310)는 ESD 구조물(300)내의 다양한 구조물 주위로 맞물린다. 기판 접촉 확산부(310)는 기판(104)내에 직접 형성된 p형 확산부인 것이 바람직하다. 따라서, 기판 접촉 확산부(310)는 ESD 구조물(300)에 대해 기판 접촉 및 접지(Vss) 기준을 제공한다.
마찬가지로, ESD 구조물(300)은 또한 경계 링(302)내 다수의 확산 영역에서 전위 Vdd에 접속된다. Vdd는 n형 우물(322) 내측의 n형 확산부(324) 및 n형 확산부(326)에 접속된다. Vdd가 n형 우물(322)에 접속되므로써, n형 우물(322)/p형 기판(304) 접합은 통상 역 바이어스되어, p형 기판(304)으로 전류가 전혀 흐르지 않는다.
보호되는 장치가 오프 칩형 드라이버인 경우, 출력 Vdd 및 출력 Vss 터미널은 오프 칩형 드라이버의 출력 Vdd 및 출력 Vss에 접속된다. 마찬가지로, Vdd 및 Vss는 오프 칩형 드라이버의 Vdd 및 Vss에 접속된다. 따라서, 오프 칩형 드라이버의 Vdd 또는 Vss 라인상에 어떤 ESD 펄스가 인가되더라도 출력 Vdd 또는 출력 Vss 터미널을 통해 ESD 구조물(300)에 의해 흡수될 수 있다. 마찬가지로, 입력/출력 터미널은 오프 칩형 드라이버용 입력/출력에 접속된다. 오프 칩형 드라이버의 입력/출력 라인상에 어떤 ESD 펄스가 인가되더라도 입력/출력 터미널을 통해 ESD 구조물(300)에 의해 흡수될 수 있다. 물론, 이것은 단지 ESD 구조물이 구현될 수 있는 한가지 응용예일 뿐이다.
이와 같이 하여, ESD 구조물(300)은 종래의 ESD 구조물과 마찬가지 방법으로 구성된다. 그러나 바람직한 실시예에 따르면, 종래의 ESD 구조물(100)(도 1 및 2 참조)에 있어서의 몇개의 반도체 확산부(예를 들어, p형 확산부(116, 120, 128))가 접촉부(316, 320, 328)로 대체되었다. 이들 접촉부(316, 320, 328)는 하부의 확산 영역과 함께 쇼트키 장벽 다이오드를 형성한다. 이들 접촉부가 도 4에서 접촉부 주변의 전계를 감소시키는 p형 확산 링으로 둘러싸인 것으로 도시된다. 그러나 처리중에 접촉부 경계가 이후 설명되는 바와 같이 "라운딩(rounded)"되어 있는 경우 이 확산 링은 불필요하게 된다. 쇼트키 장벽 다이오드는 순방향으로 바이어스되었을 때 존재하는 단지 무시가능한 양의 소수 캐리어를 갖는 다수 캐리어 장치이다. 이것은 래치업을 초래할 수 있는 ESD 구조물에서의 바이폴라 작용을 금지시킨다.
출력 Vdd 터미널은 n형 우물(314)내 n형 확산부(312)에 접속된다. 이와 같이 하여, 접지에 대해 네가티브인 출력 Vdd상의 ESD 펄스는 n형 우물(314)/p형 기판(304) 접합을 순방향으로 바이어스시키며, 전류 및 전압이 접지로 안전하게 배출될 수 있게 한다. 마찬가지로, Vdd에 대해 포지티브인 ESD는 n형 우물(314)과 p형 기판(304)간의 확산 접합 양단에 바이어스 차를 발생하여 역 브레이크다운을 야기한다. 이 접합은 충분히 저전압에서 브레이크다운하도록 설계되며, 손상시킬 수 있는 전압이 회로에 인가되기 전에 ESD 전류를 접지로 전환시킨다.
출력 Vss 터미널은 n형 우물(318)내 접촉부(316)와 n형 우물(322)내 접촉부(320)에 접속된다. 따라서, 출력 Vss에 Vss에 대해 네가티브인 ESD 펄스가 인가되면 접촉부(316)/n형 우물(318) 접합과 접촉부(320)/n형 우물(322) 접합의 브레이크다운을 일으킨다. 이러한 모드에서, n형 우물(318)/기판(304) 접합과 n형 우물(322)/기판(304) 접합은 순방향으로 약간 바이어스된다. 마찬가지로, Vdd에 대해 포지티브인 ESD 펄스는 접촉부(320)/n형 우물(322) 접합을 순방향으로 바이어스시켜, 전류 및 전압이 안전하게 배출되도록 한다. 이러한 전류는 우세한 다수 캐리어 전자와 무시가능한 홀 주입 발생으로 구성되므로, ESD 구조물(300)이 래치 업을 일으킬 정도의 소수 캐리어는 주입되지 않는다.
입력/출력 터미널은 n형 우물(318)내 n형 확산부(330)와 n형 우물(322)내 접촉부(328)에 접속된다. 따라서, Vss에 대해 네가티브인 입력/출력 터미널에 인가되는 ESD 펄스는 n형 우물(318)/p형 기판 접합을 순방향으로 바이어스시켜서 전류 및 전압은 접지로 안전하게 배출된다. 마찬가지로, Vdd에 대해 포지티브인 ESD 펄스는 접촉부(328)/n형 우물(322) 접합을 순방향으로 바이어스시켜 전류 및 전압이 안전하게 배출되도록 한다. 이 전류는 우세한 다수 캐리어 전자와 무시가능한 홀 주입 발생으로 구성된다.
따라서, 본 바람직한 실시예에 따른 ESD 구조물(300)은 종래의 ESD 장치에 대해 몇가지 측면에서 유사하지만, 몇몇 반도체 확산부가 접촉부(316, 320, 328)로 대체된다. 본 바람직한 실시예에 따르면, 접촉부(316, 320, 328)는 하부의 반도체 확산부와 함께 쇼트키 장벽 다이오드를 형성하며, 따라서 ESD 구조물(300)에서의 래치 업 가능성을 감소시킨다. 도 5를 다시 참조하면, 도 5는 n형 우물(318)내 접촉부(316)의 횡단면도를 확대하여 도시한다. 접촉부(316)는 실질적으로 ESD 구조물(300)의 다른 접촉부(320, 328)와 동일한 것이 바람직하다.
접촉부(316)는 하부 반도체 확산부와 함께 쇼트키 장벽 다이오드가 형성되도록 적절한 일함수를 갖는 금속 도전 재료를 포함하는 것이 바람직하다. 예시된 실시예에서, 접촉부는 계면층(502), 코어(504) 및 중간층(506)을 포함한다. 코어(504)는 종래의 제조 기술과 호환되도록 선택된 텅스텐(W)과 같은 적절한 금속 도체인 것이 바람직하다. 마찬가지로, 중간층(506)은 티타늄 질화물(TiN)과 같은 적절한 도전 재료를 포함하는 것이 바람직하다. 대안적으로, 중간층(506)은 사용된 제조 기법에 따라 전혀 필요없을 수 있다.
계면층(502)은, 반도체와 인접하여 놓여졌을 때 양호한 쇼트키 장벽 계면을 형성하는 재료로 이루어지는 것이 바람직하다. 예를 들어, 계면층(502)이 티타늄 규화물(TiSi2) 층으로 이루어지고, 우물이 중저 레벨 정도로 도핑된 n형 우물인 경우, 쇼트키 장벽이 계면에 형성된다. 따라서, 계면 층(502)으로 선택되는 재료는 제조 기법과 호환되고 하부의 우물과 함께 쇼트키 장벽을 형성하는 재료이어야 한다.
예를 들면, 하부의 우물이 중저 레벨 정도로 도핑된 p형 우물인 경우 TiSi2의 코발트 규화물(CoSi2)이 적절히 사용된다. 물론, 이들은 쇼트키 장벽을 형성하는데 사용될 수 있는 많은 형태의 계면층(502) 재료중 단지 두 예일 뿐이다.
계면층(502)의 외측 경계의 하부를 둘러싸면서 확산 링(510)이 형성된다. 이 확산 링(510)은 장치 고장을 초래할 수도 있는 계면층(502) 코너 주위의 전계 강도를 감소시킨다. 접촉부(316)를 형성하기 위한 다수의 적절한 제조 기법이 첨예하게 형성된 코너와의 접촉을 초래하므로, 이 확산 링(510)이 바람직하다. 이들 첨예한 코너는 과도한 전계를 발생할 수 있다. 이들 고전계는 n형 우물과 직접 접촉하지 않는 것이 바람직하다. 따라서, 확산 링(510)이 코너를 "라운딩"하므로써 전계를 "완화(soften)"시킨다. 금속 접촉부에 첨예한 코너가 없을 경우에 이 확산 링(510)은 필요없다. p형 확산 링(510)이 사용되었을 때, 구조물은 SBD와 p형 확산 링이 동시에 순방향으로 바이어스될 것을 보장하도록 설계되며, 다수 캐리어에 의해 운반되는 대부분의 전류는 SBD를 통해 주입된다.
종래의 PN 또는 NP 접합 대신에 하부의 반도체 우물과 함께 쇼트키 장벽 다이오드를 형성하는 접촉부(316)를 사용하므로써, 래치업 확률은 현저히 감소된다. 특히, PNP 장치에서 P.N. 접합부의 순방향 바이어스는 접합부를 횡단하여 양방향으로 많은 수의 소수 캐리어를 주입한다. 이들 소수 캐리어는 트랜지스터와 유사한 작용으로 기판내로 횡단하여 지나가서 ESD 장치를 래치 업할 수 있다. 접합 대신에 쇼트키 장벽 다이오드를 이용하면, 순방향 바이어스는 거의 배타적으로 다수 캐리어를 도전시킨다. 따라서, 순방향 바이어스는 전자가 n형 우물(318)로부터 접촉부(316)로 주입되게 하지만, 아주 적은 양의 대응하는 홀이 n형 우물로 주입된다. 홀이 n형 우물내로 주입되지 않고 트랜지스터와 유사한 작용으로 기판(304)으로 지나갈 수 있는 경우, 래치 업 확률은 현저히 감소된다.
이들 본 발명의 원리는 p형 우물 위에 구성된 ESD의 상보적인 경우에도 적용된다. 이 경우, 다수 캐리어는 홀이고, 무시가능한 소수 캐리어 전자의 주입이 발생한다.
사실, 쇼트키 장벽을 형성하는 접촉부(316)를 사용하면 바이폴라 트랜지스터의 작용이 금지되어 래치 업 가능성이 감소된다. 따라서, 본 바람직한 실시예는 래치 업이 발생할 확률을 감소시키면서 ESD로부터의 효율적인 보호를 제공하는 개선된 ESD 구조물을 제공한다.
이상 본 발명이 오프 칩형 드라이버용으로 구성된 이중 다이오드 ESD 보호 장치를 이용한 바람직한 예시적인 실시예를 참조하여 구체적으로 도시되고 설명되었지만, 당분야에 숙련된 자라면, 본 발명의 사상 및 범주로부터 벗어나지 않고 형태 및 세부사항에 있어 다양한 변경이 이루어질 수도 있음을 알 것이다. 특히, 쇼트키 장벽 다이오드는 주입된 소수 캐리어가 래치 업의 원인이 될 수도 있는 임의 형태의 보호 장치에 대한 터미널 입력단에서 적절히 사용될 수 있다.
본 발명에 의하면, ESD 구조물의 고유 구성요소인 하나 또는 두 개의 기생하는 바이폴라 트랜지스터에서 소수 캐리어의 주입을 억제하므로써 ESD 구조물의 래치업 가능성을 감소시키는 방안이 제공된다. 이것은, 예를 들면, 종래의 p형 확산부 대신에 또는 그와 함께 n형 기판 또는 n형 우물에 대한 금속 접촉부를 사용하므로써 성취된다. 이러한 금속 접촉부를 사용하면, ESD 구조물을 갖는 쇼트키 장벽 다이오드(a Schottky Barrier Diode;SBD)가 형성된다. SBD는 다수 캐리어 장치이므로, SBD가 순방향 바이어스될 때 무시가능한 소수 캐리어가 주입된다. 따라서, 래치업할 가능성이 크게 감소된다. 따라서 복잡성을 가중시키거나 보다 큰 영역을 요구하지 않고 ESD의 래치업에 대한 면역을 증가시킬 수 있다.

Claims (17)

  1. 정전기적 방전 보호 장치(an electrostatic discharge protection device)에 있어서,
    ① 반도체 기판과,
    ② 상기 반도체 기판내의 적어도 하나의 확산 영역(at least one diffusion region)과,
    ③ 상기 적어도 하나의 확산 영역에 인접하여 접촉하는 적어도 하나의 접촉부―상기 적어도 하나의 접촉부와 상기 적어도 하나의 확산 영역은 쇼트키 장벽 다이오드(a schottky barrier diode)를 형성함―와,
    ④ 상기 적어도 하나의 쇼트키 장벽 다이오드에 접속되어 정전기적 방전을 수신하기 위한 적어도 하나의 입력 터미널
    을 포함하는 정전기적 방전 보호 장치.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 확산 영역내에 실질적으로 상기 접촉부의 경계를 둘러싸는 경계 링 영역(a guard ring region)을 더 포함하는 장치.
  3. 제 1 항에 있어서,
    상기 금속 접촉부는 코어(a core) 및 계면층(an interface layer)을 포함하는 장치.
  4. 제 3 항에 있어서,
    상기 코어는 텅스텐을 포함하고, 상기 계면층은 티타늄 규화물을 포함하는 장치.
  5. 제 1 항에 있어서,
    상기 반도체 기판은 p형 반도체 재료를 포함하는 장치.
  6. 제 1 항에 있어서,
    상기 확산 영역은 n형 우물을 포함하는 장치.
  7. 제 2 항에 있어서,
    상기 확산 영역은 n형 우물을 포함하고 상기 경계 링은 n형 우물내에 형성된 p형 확산부를 포함하는 장치.
  8. 정전기적 방전 보호 장치에 있어서,
    ① p형 반도체 기판과,
    ② 상기 반도체 기판내의 적어도 하나의 n형 확산 영역과,
    ③ 상기 적어도 하나의 n형 확산 영역과 인접하여 접촉하는 적어도 하나의 접촉부―상기 접촉부와 상기 n형 확산 영역은 쇼트키 장벽 다이오드를 형성하고, 상기 접촉부는 텅스텐 코어와 티타늄 규화물 계면층을 포함함―와,
    ④ 상기 적어도 하나의 쇼트키 장벽 다이오드에 접속되어 정전기적 방전을 수신하기 위한 적어도 하나의 입력 터미널과,
    ⑤ 상기 티타늄 규화물 계면층을 실질적으로 둘러싸는 상기 적어도 하나의 확산 영역내의 경계 링 영역
    을 포함하는 정전기적 방전 보호 장치.
  9. 제 8 항에 있어서,
    상기 정전기적 방전 보호 장치는 이중 다이오드 정전기적 방전 보호 장치인 장치.
  10. 제 8 항에 있어서,
    상기 경계 링은 p형 확산 영역을 포함하는 장치.
  11. 제 8 항에 있어서,
    상기 접촉부는 상기 코어와 상기 계면층 사이에 중간층을 더 포함하고, 상기 중간층은 티타늄 질화물을 포함하는 장치.
  12. 정전기적 방전 보호 장치를 제조하는 방법에 있어서,
    ① 반도체 기판을 마련하는 단계와,
    ② 상기 반도체 기판에 적어도 하나의 확산 영역을 형성하는 단계와,
    ③ 상기 적어도 하나의 확산 영역에 인접하여 접촉하는 적어도 하나의 접촉부를 형성하는 단계―상기 접촉부와 상기 확산 영역은 쇼트키 장벽 다이오드를 형성함―와,
    ④ 상기 정전기적 방전을 수용하기 위한 적어도 하나의 입력 터미널을 상기 적어도 하나의 쇼트키 장벽 다이오드에 접속하는 단계
    를 포함하는 정전기적 방전 보호 장치 제조 방법.
  13. 제 12 항에 있어서,
    상기 쇼트키 장벽 다이오드의 상기 적어도 하나의 확산 영역에 경계 링 영역을 형성하는 단계를 더 포함하는 방법.
  14. 제 12 항에 있어서,
    상기 금속 접촉부는 코어와 계면층을 포함하는 방법.
  15. 제 12 항에 있어서,
    상기 코어는 텅스텐을 포함하고, 상기 계면층은 티타늄 규화물을 포함하는 방법.
  16. 제 12 항에 있어서,
    상기 반도체 기판은 p형 반도체 재료를 포함하는 방법.
  17. 제 12 항에 있어서,
    상기 확산 영역은 n형 우물을 포함하는 방법.
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