KR100618410B1 - 집적 회로의 래치업 방지 방법 및 그 장치 - Google Patents
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Abstract
본 발명은 래치업을 방지하는 집적 회로에 관한 것이다. 집적 회로에서, 내부 회로는 기판 내에 배치되고 기생 SCR 구조를 구비한다. 적어도 하나의 ESD 보호 회로와 활성 영역이 기판 상에 배치되고 패드에 결합된다. 제 1 전류 분로 다이오드는 패드에 결합된 애노드와 제 1 전압원에 결합된 캐소드를 구비한다. 제 2 전류 분로 다이오드는 패드에 결합된 캐소드와 제 2 전압원에 결합된 애노드를 구비한다. 소수 캐리어 가드 링은 제 1 전류 분로 다이오드와 제 2 전류 분로 다이오드를 둘러싼다. 제 1 및 제 2 전류 분로 다이오드와 내부 회로간의 거리와, 활성 영역 및 ESD 보호 회로간의 거리는 80㎛를 초과한다.
Description
도 1은 종래의 집적 회로를 도시하는 도면,
도 2는 본 발명에 따른 감소된 래치업 위험 요소를 제공하는 집적 회로를 도시하는 도면.
본 발명은 집적 회로에 관한 것이며, 보다 상세하게는 집적 회로의 래치업(latchup) 방지 방법 및 그 방법을 이용한 장치에 관한 것이다.
기생 PNPN SCR(silicon controlled rectifier; 실리콘 제어 정류기)의 활성화에 의해 낮은 임피던스 경로가 형성되는 CMOS 집적 회로(IC)에서, 래치업 효과는 하나의 중요한 신뢰성 문제이다. 전원 장치는 래치업 동안에 그라운드에 대해 낮은 분로(shunt) 임피던스를 가지기 때문에, 전원 장치와 그라운드 사이에 큰 전류가 발생한다. 이러한 전류는 회로의 논리값 에러 또는 오동작을 발생시키거나, 심지어 IC에 돌이킬 수 없는 손상을 일으키기도 한다. 불행하게도, 집적 회로에서 PMOS의 P+ 영역과, NMOS의 N 웰, P 서브 및 N+ 영역은 PNPN SCR 구조를 형성하기 때문에, 기생 SCR는 CMOS 프로세스에서 가지고 있는 고유한 것이다.
CMOS에서의 래치업에는 여러 원인과 이유가 있다. 그러나, 가장 두드러진 이유는 칩 동작 중에 패드 상에 나타나는 노이즈에 의한 기생 다이오드의 순방향 바이어싱 및/또는 핫 캐리어 효과(hot carrier effect)에 의해 생성되는 기판 전류(substrate current)이다. 도 1에 도시된 바와 같이, 래치업을 발생시키는 대부분의 기판 전류(Isub)는 ESD 보호 회로에 의해 형성되어 기생 다이오드로부터 주입된다. 기생 SCR의 활성화는 기생 PNP 트랜지스터(P+/N-웰/P-서브)와 기생 NPN 트랜지스터(N-웰/P-서브/N+)에 의해 트리거된다. 또한, 베이스-이미터 접합부 양단의 베이스-이미터 전압(Vbe)이 0.7V를 초과하면, 2개의 트랜지스터가 활성화된다. 이러한 전압은, 기생 트랜지스터의 웰/기판 저항 또는 바이폴러 이득이 래치업을 방지하기 위해서 감소되어야 하는 것과 같이, 웰/기판 저항기 상에서의 IR 강하에 따라서 증가한다.
래치업에 대한 종래의 해결 방안과 그에 따른 단점은 다음과 같다.
먼저, 래치업은 프로세스 기술에 의해 방지될 수 있다. 애피텍셜 CMOS는 웰/기판 저항을 제공할 수 있고, 트렌치 절연 및 실리콘 온 절연체(SOI)는 기생 PNP와 NPN 트랜지스터간의 결합을 최소화할 수 있다. 따라서, 애피텍셜 CMOS, 트렌치 절연 및 실리콘 온 절연체(SOI)는 래치업 방지를 제공할 수 있다. 그러나, 이러한 방법은 프로세스 복잡성과 제조 비용을 증가시킨다.
추가로, 래치업은 레이아웃 동안에 또한 방지될 수 있다. 다수 및 소수 캐리어 가드 링(guard ring)이 공통으로 사용되어, 주입된 캐리어에 의해 CMOS 내부 회로에 래치업이 발생되기 전에 기생 바이폴러 트랜지스터를 결합 해제하고 그 주입된 캐리어를 수집한다. 웰과 기판에서의 픽업 접점을 증가 및/또는 디바이스 확산 영역과 픽업 접점 사이의 거리를 감소시켜, 래치업 저항을 증가시킴으로써, 웰/기판 저항이 감소된다. 그러나, 이러한 해결 방법은 큰 레이아웃 영역을 필요로 하며, 칩 사이즈를 증가시키며, 특정 레이아웃 제한에 의해 이용상 제한이 있다. 대안은 I/O 인젝터와 내부 회로 사이의 거리를 증가시키는 것이지만, 이러한 대안은 총 칩 사이즈를 상당히 증가시켜 사용상 자주 제한이 있게 된다.
또한, 래치업은 회로 기술을 이용하여 또한 방지될 수 있다. Shen 외 다수 발명의 미국 특허 제 5,942,932 호에 래치업 방지 회로가 개시되어 있으며, 여기에서, 웰/기판 전압 전위의 변경을 검출하고, 래치업 동안에 회로를 활성화하여 웰/기판 전압 전위를 원래의 값으로 복귀시킨다. 그러나, 이것도 회로의 복잡성과 레이아웃 공간 조건을 증가시킨다.
따라서, 제한된 레이아웃 영역이 내부 회로 근처의 가드 링과 웰/기판 픽업 접촉부의 배치를 불가능하게 하는 조건하에서 집적 회로의 래치업을 피하는 방법이 필요하다.
따라서, 본 발명의 목적은 래치업 트리거 소스의 영향을 최소화하여 래치업을 피하는 것이다.
상술한 목적에 따르면, 본 발명은 래치업을 피할 수 있는 집적 회로를 제공한다. 집적 회로에서, 내부 회로는 기판 상에 배치되어, 적어도 하나의 기생 SCR 구조를 포함한다. 적어도 하나의 ESD 보호 회로가 기판 상에 배치되고 패드에 결합된다. 적어도 하나의 활성 영역이 기판 상에 배치되고 패드에 결합된다. 적어도 하나의 제 1 전류 분로 다이오드는 패드에 결합된 애노드와, 제 1 전압원에 결합된 캐소드를 구비한다. 적어도 하나의 제 2 전류 분로 다이오드는 패드에 결합된 캐소드와, 제 2 전압원에 결합된 애노드를 구비한다. 소수 캐리어 가드 링(n+/P 서브 다이오드를 둘러싸는 n+ 가드 링과, p+/n 웰 다이오드를 둘러싸는 p+ 가드 링)은 제 1 전류 분로 다이오드와 제 2 전류 분로 다이오드를 둘러싼다. 제 1 및 제 2 전류 분로 다이오드와 내부 회로, 활성 영역 및 ESD 보호 회로간의 거리는 모두 80㎛를 초과한다. 전류 분로 다이오드는, 불필요한 노이즈 전류가 패드 상에 발생할 때, 임시 전류 분로 경로로서 작용한다.
상술한 목적에 따르면, 본 발명은 내부 회로의 래치업 방지 방법을 또한 제공한다. 이러한 방법에서, 적어도 하나의 전류 분로 다이오드는, 내부 회로, 적어도 하나의 활성 영역, 및 패드에 결합된 적어도 하나의 ESD 보호 장치를 구비한 기판 상에 제공된다. 내부 회로는 적어도 하나의 기생 SCR 구조를 포함한다. 추가로, 전류 분로 다이오드와 내부 회로간의 거리와, ESD 보호 장치와 패드에 결합된 활성 영역간의 거리는 모두 80㎛를 초과한다. 전류 분로 다이오드는, 불필요한 노이즈 전류가 패드 상에 발생할 때, 추가적인 전류 분로 경로를 제공한다.
본 발명은 첨부한 도면을 참조하는 다음의 상세한 설명과 실시예에 의해 보다 충분히 이해할 수 있을 것이다.
본 발명은, 수동적인 방식으로 래치업의 발생을 방지하는 종래의 방법과는 달리, 래치업 트리거 소스의 영향을 최소화한다. 본 발명에서, 전류 분로 다이오드는 기판 전류에 대해 추가적인 경로로서 작용하여, 내부 회로와 ESD 보호 회로의 원래의 레이아웃을 수정하지 않고도 래치업 트리거 소스의 영향을 최소화하여 래치업을 피하게 된다.
본 발명의 래치업 방지 방법은 도 2를 참조하여 아래에 설명된다.
도 2에 도시된 바와 같이, 본 발명에서, 전류 분로 다이오드(D1, D2)는, 내부 회로(20), 활성 영역(18), 제 1 외부 회로(24) 및 ESD 보호 장치(14)를 포함하는 기판 상에 배치된다. 내부 회로(20)는 적어도 하나의 기생 SCR 구조(12)와, 활성 영역(18)과, 패드(16)에 결합된 ESD 보호 장치(14)를 포함한다. 전류 분로 다이오드(D1, D2)와 내부 회로(20)간의 거리와, 전류 분로 다이오드(D1, D2)와 활성 영역(18)간의 거리와, 전류 분로 다이오드(D1, D2)와 ESD 보호 장치(14)간의 거리는 모두 80㎛를 초과한다. 불필요한 노이즈 전류가 패드(16) 상에 발생할 때, 전류 분로 다이오드(D1, D2)는 추가적인 전류 분로 경로로서 작용하여, ESD 보호 장치(14)에 의해 주입된 기판 전류를 효과적으로 감소시킨다. 따라서, 내부 회로(20)의 기생 SCR 구조(12)에 발생되는 래치업을 피하게 된다.
본 발명에서, "트리거 레벨"은 래치업 전에 패드(16)로부터 내부 회로(20)로 주입되는 최대 전류 레벨로서 정의된다. 추가로, 키리히호프의 전류 법칙(KCL)에 따르면, 전류 분로 다이오드(D1, D2)가 집적 회로 상에 배치되고 패드(16)에 결합될 때, 주입된 총 전류는 ESD 보호 회로(14)와 전류 분로 다이오드(D1, D2)에 의해 공유된다. 따라서, ESD 보호 장치(14)에 의해 주입된 기판 전류는 전류 분로 다이오드(D1, D2)에 의해 효과적으로 감소된다. 즉, 래치업의 트리거 레벨은 전류 분로 다이오드의 수에 따라 증가되어, 래치업 트리거 레벨을 증가시키고 래치업 발생을 감소시킨다.
추가로, 본 발명에서, 전류 분로 다이오드(D1, D2)는, 이용가능한 레이아웃 공간이 허용되는 임의의 위치에서, 패드(16)로부터 임의의 거리에 배치될 수 있다. 따라서, 래치업의 트리거 레벨은 증가되어, 래치업 발생을 감소시킬 수 있다.
본 발명에서, 전류 분로 다이오드(D1, D2)는 정상 동작동안에는 활성화되지 않지만, 패드(16) 상에서의 노이즈 또는 전압 증가시에는 활성화된다. 예를 들어, 전류 분로 다이오드(D1, D2)는 저전압 다이오드, 브레이크다운 전압을 증가시키기 위해 이중 확산 드레인(DDD) 구조를 가진 고전압 다이오드, 또는 접지 게이트, 부동 게이트 또는 RF 회로망에 접속된 게이트를 구비한 NMOS 트랜지스터 또는 PMOS 트랜지스터와 같은 다른 ESD 보호 장치에 의해 형성된 기생 다이오드일 수 있다. 전류 분로 다이오드(D1, D2)와, 기판 상에 배치되어 있지만 패드(16)에는 결합되지 않은 제 1 외부 회로(24)간의 거리는, 전류 분로 다이오드(D1, D2) 근처에 있는 제 1 외부 회로에서의 기생 SCR 활성화에 의해 인에이블되는 래치업 이벤트를 피하기 위해서, 40㎛를 초과한다.
또한, 소수 캐리어 가드 링(22)은 본 발명의 전류 분로 다이오드(D1, D2)를 둘러싸도록 또한 배치될 수 있어, 전류 분로 다이오드(D1, D2)로부터 주입된 캐리어는, 래치업을 유발하는 근처의 기생 SCR를 트리거하기 전에 수집되어 제거될 수 있다. 이 경우에, 전류 분로 다이오드(D1, D2)와, 기판 상에 배치되어 있지만 패드(16)에는 결합되지 않은 제 1 외부 회로(24)와의 거리는, 전류 분로 다이오드(D1, D2) 근처의 제 1 외부 회로에서의 기생 SCR 활성화에 의해 인에이블되는 래치업 이벤트를 피하기 위해서, 최소한 30㎛를 초과한다.
도 2는 래치업 발생을 감소시키는 집적 회로를 도시한다. 집적 회로에서, 내부 회로(20)는 적어도 하나의 기생 SCR 구조를 포함하면서, 기판(26) 내에 배치된다. ESD 보호 회로(14)와 활성 영역(18)은 기판(26) 상에 배치되고 패드(16)에 결합되어 있다. 제 1 전류 분로 다이오드(D1)는 패드(16)에 결합된 애노드와 제 1 전압원(Vdd)에 결합된 캐소드를 구비한다. 제 2 전류 분로 다이오드(D2)는 패드(16)에 결합된 캐소드와 제 2 전압원(Vss)에 결합된 애노드를 구비한다. 전류 분로 다이오드(D1, D2)와 내부 회로(20)간의 거리, 전류 분로 다이오드(D1, D2)와 활성 영역(18)간의 거리, 전류 분로 다이오드(D1, D2)와 ESD 보호 장치(14)간의 거리는 80㎛를 초과한다. 소수 캐리어 가드 링(22)은 제 1 전류 분로 다이오드(D1)와 제 2 전류 분로 다이오드(D2)를 둘러싸서, 래치업을 유발하는 주입된 캐리어가 제 1 외부 회로(24)의 기생 SCR 구조를 트리거하기 전에, 제 1 및 제 2 전류 분로 다이오드(D1, D2)에 의해 주입된 캐리어를 수집하여 제거한다. 예를 들어, 전류 분로 다이오드(D1, D2)는 저전압 다이오드, 브레이크다운 전압을 증가시키기 위해 이중 확산 드레인(DDD) 구조를 가진 고전압 다이오드, 또는 접지된 게이트, 부동 게이트 또는 RC 회로망에 접속된 게이트를 구비한 NMOS 트랜지스터 또는 PMOS 트랜지스터와 같은 다른 ESD 보호 장치에 의해 형성된 기생 다이오드일 수 있다. 전류 분로 다이오드(D1, D2)와, 기판 상에 배치되어 있지만 패드(16)에는 결합되지 않은 제 1 외부 회로(24)간의 거리는, 전류 분로 다이오드(D1, D2) 근처의 제 1 외부 회로의 기생 SCR에 의해 트리거되는 래치업을 피하기 위해서, 최소한 30㎛를 초과한다.
키르히호프의 전류 법칙(KCL)에 따르면, 전류 분로 다이오드(D1, D2)로 인해서, 패드(16) 상의 주입된 총 전류는 ESD 보호 회로(14)와 전류 분로 다이오드(D1, D2)에 의해 공유된다. 따라서, ESD 보호 장치(14)에 의해 주입된 기판 전류는 전류 분로 다이오드(D1, D2)에 의해 효과적으로 감소된다. 래치업의 트리거 레벨은 전류 분로 다이오드의 수에 따라 증가된다. 따라서, 본 발명에서, 래치업의 트리거 레벨은 증가되어 래치업 발생이 감소된다.
본 발명은 바람직한 실시예의 측면에서 예를 들어 설명되었지만, 본 발명은 개시된 실시예로 제한되지 않는다는 것을 알아야 한다. 그와 반대로, (당업자에게는 자명한 바와 같이) 여러 수정 및 유사한 구조를 커버하고자 한다. 따라서, 첨부한 청구 범위는 이러한 모든 수정 및 유사한 구조를 포함하기 위해서 포괄적으로 해석되어야 한다.
Claims (15)
- 감소된 래치업 발생을 제공하는 집적 회로로서,기판내에 배치되고 적어도 하나의 기생 SCR 구조를 포함하는 내부 회로와,상기 기판 상에 배치되고 패드에 결합되는 적어도 하나의 활성 영역과,상기 패드에 결합된 적어도 하나의 전류 분로 다이오드를 포함하며,상기 전류 분로 다이오드와 상기 내부 회로간의 거리와, 상기 전류 분로 다이오드와 상기 패드에 결합된 상기 활성 영역간의 거리는 80㎛를 초과하며, 상기 전류 분로 다이오드는, 불필요한 노이즈 전류가 상기 패드 상에 발생할 때, 임시의 전류 분로 경로로서 작용하는 것인 집적 회로.
- 제 1 항에 있어서, 상기 기판 상에 배치되어 있지만 상기 패드에 결합되지 않은 제 1 외부 회로를 더 포함하며, 상기 외부 회로와 상기 전류 분로 다이오드간의 거리는 40㎛를 초과하는 것인 집적 회로.
- 제 1 항에 있어서, 상기 전류 분로 다이오드를 둘러싸는 가드 링을 더 포함하는 것인 집적 회로.
- 제 3 항에 있어서, 상기 기판 상에 배치되어 있지만 상기 패드에 결합되지 않은 제 1 외부 회로를 더 포함하며, 상기 외부 회로와 상기 전류 분로 다이오드간의 거리는 30㎛를 초과하는 것인 집적 회로.
- 제 1 항에 있어서, 상기 전류 분로 다이오드는 이중 확산 드레인(double diffused drain; DDD) 구조를 가진 다이오드를 포함하는 것인 집적 회로.
- 제 1 항에 있어서, 상기 전류 분로 다이오드는 기생 다이오드를 포함하는 것인 집적 회로.
- 내부 회로의 래치업 방지 방법으로서,내부 회로, 적어도 하나의 활성 영역과 패드에 결합된 적어도 하나의 ESD 보호 장치를 구비한 기판 상에 적어도 하나의 전류 분로 다이오드를 제공하는 단계를 포함하며, 상기 전류 분로 다이오드와 상기 내부 회로간의 거리와, 상기 전류 분로 다이오드와 상기 패드에 결합된 상기 활성 영역간의 거리는 80㎛를 초과하며, 상기 전류 분로 다이오드는, 불필요한 전류가 상기 패드 상에 발생할 때, 추가적인 전류 분로 경로로서 작용하는 것인 내부 회로의 래치업 방지 방법.
- 제 7 항에 있어서, 상기 기판 상에 있지만 상기 패드에 결합되지 않은 제 1 외부 회로를 제공하는 단계를 더 포함하며, 상기 외부 회로와 상기 전류 분로 다이오드간의 거리는 40㎛를 초과하는 것인 내부 회로의 래치업 방지 방법.
- 제 7 항에 있어서, 상기 전류 분로 다이오드를 둘러싸는 가드 링을 제공하는 단계를 더 포함하는 것인 내부 회로의 래치업 방지 방법.
- 제 9 항에 있어서, 상기 기판 상에 배치되어 있지만 상기 패드에 결합되지 않은 제 1 외부 회로를 제공하는 단계를 더 포함하며, 상기 외부 회로와 상기 전류 분로 다이오드간의 거리는 30㎛를 초과하는 것인 내부 회로의 래치업 방지 방법.
- 제 7 항에 있어서, 상기 전류 분로 다이오드는 이중 확산 드레인(DDD) 구조를 가진 다이오드를 포함하는 것인 내부 회로의 래치업 방지 방법.
- 제 7 항에 있어서, 상기 전류 분로 다이오드는 기생 다이오드를 포함하는 것인 내부 회로의 래치업 방지 방법.
- 감소된 래치업 발생을 제공하는 집적 회로로서,기판에 배치되어, 적어도 하나의 기생 SCR 구조를 포함하는 내부 회로와,상기 기판 상에 배치되고 패드에 결합된 적어도 하나의 ESD 보호 회로와,상기 기판 상에 배치되고 상기 패드에 결합된 적어도 하나의 활성 영역과,상기 패드에 결합된 애노드와 제 1 전압원에 결합된 캐소드를 구비한 적어도 하나의 제 1 전류 분로 다이오드와,상기 패드에 결합된 캐소드와 제 2 전압원에 결합된 애노드를 구비한 적어도 하나의 제 2 전류 분로 다이오드와,상기 제 1 전류 분로 다이오드와 상기 제 2 전류 분로 다이오드를 둘러싸는 소수 캐리어 가드 링을 포함하며,상기 제 1 및 제 2 전류 분로 다이오드와 상기 내부 회로간의 거리와, 상기 활성 영역 및 상기 ESD 보호 회로간의 거리는 80㎛를 초과하는 것인 집적 회로.
- 제 13 항에 있어서, 상기 기판 상에 있지만 상기 패드에 결합되지 않은 제 1 외부 회로를 더 포함하며, 상기 외부 회로와 상기 전류 분로 다이오드간의 거리는 30㎛를 초과하는 것인 집적 회로.
- 제 13 항에 있어서, 상기 제 1 전류 분로 다이오드와 제 2 전류 분로 다이오드는 이중 확산 드레인(DDD) 구조를 구비한 다이오드인 것인 집적 회로.
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