CN111739887A - 基于晶闸管的静电保护单元及其并联结构 - Google Patents

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Abstract

本发明提供一种基于晶闸管的静电保护单元及其并联结构，该静电保护单元包括：晶闸管及NMOS管；晶闸管包括：形成于N阱中的寄生PNP管、形成于P阱中的寄生NPN管，N阱及P阱相邻，寄生NPN管的集电极/基极形成的反向PN结为低反向击穿电压的反向PN结；寄生PNP管的发射极连接至阳极，基极通过N阱的寄生电阻连接至阳极；集电极连接至NPN管的基极，并通过P阱的寄生电阻连接至阴极；寄生NPN管的发射极连接至阴极，集电极通过N阱的寄生电阻连接至阳极；NMOS管形成于寄生NPN管一侧的P阱中，源极连接至阴极，漏极连接至阳极。本发明通过在晶闸管的寄生NPN管所在的P阱内增加NMOS管，在满足具有较低的触发电压及足够的电流能力的同时，有效解决了闩锁问题。

Description

基于晶闸管的静电保护单元及其并联结构
技术领域
本发明涉及集成电路静电保护电路设计领域，特别是涉及一种基于晶闸管的静电保护单元及其并联结构。
背景技术
静电保护(ESD)是集成电路(IC)设计中的重要环节，随着工艺越来越先进，电流趋于集中使得散热问题更为严重，因此器件更容易被烧毁，导致其ESD保护能力成为可靠性的瓶颈。
NMOS是最常用的一种ESD保护器件。如图1所示，为NMOS用作ESD保护的电路图，图2为图1所示NMOS用作ESD保护的器件截面图，其中，衬底100在体硅工艺中通常有P型衬底和N型衬底两种；在SOI工艺中衬底100为绝缘的埋氧层。NMOS用作ESD保护的工作原理是：栅极101和源极102短接到阴极103(一般为地GND)，漏极104接到阳极105，虚线的器件为寄生器件106，平时NMOS是关闭的。当阳极105有正的ESD脉冲的时候，随着电压升高，漏极104-P阱107形成的反向PN结的漏电流也随之增大，同时由于栅极101与漏极107之间的寄生电容的存在，栅极101会被耦合到一定的高电压使得NMOS沟道短暂开启，沟道电流的增加也会有效增大P阱107漏电流。这些漏电流流过寄生的P阱电阻106，在P阱107-源极102之间形成电压降，当电压降超过0.7V时，即该PN结(P阱107-源极102形成的PN结)正偏时，漏极104-P阱107-源极102形成的寄生NPN管导通，可以泄放ESD电流，对其他被保护电路起到保护作用。
图3为常用来表征器件ESD性能的传输线脉冲(TLP)测试曲线。对于图1的NMOS用作ESD，(Vt1，It1)、(Vh，Ih)、(Vt2，It2)分别是寄生NPN管的触发点、回滞点、二次击穿点。被测用作ESD器件的NMOS管通常为两端器件，阳极加正脉冲，阴极接地，初始时器件不导通，随着脉冲电压上升至Vt1点时，NMOS管的寄生NPN管导通放电，电流迅速增加至Ih，由于寄生NPN管导通电阻较小，所以出现电流增加，而电压降低至Vh的现象，称之为回滞，接着随着脉冲电压的继续上升，电流和电压继续增加，直至到达Vt2这一点，器件被击穿损坏。NMOS用作ESD通常遇到的缺点在于NMOS的单位尺寸放电能力比较差，即电流能力不够大，表征在图3中就是It2不够大。
晶闸管又称为可控硅整流器(SCR，Silicon Controlled Rectifier)，由于具有良好的静电放电保护特性以及相对较小的器件面积而被广泛应用于集成电路的静电放电保护电路上。通常都是通过设计器件结构来生成寄生的晶闸管来提供静电放电保护。如图4所示，为传统的一种晶闸管器件的截面图，所述晶闸管包括：半导体衬底200；位于半导体衬底200内且相邻的N阱201以及P阱202；位于N阱201的表面区域内，且相互隔离的N+型连接区203、P+型注入区204；位于P阱202的表面区域内，且相互隔离的P+型连接区205、N+型注入区206；所述P+型注入区205与N+型注入区206通过一个横跨于所述N阱201以及P阱202表面区域的浅沟槽隔离207相隔离。所述晶闸管的阳极208连接至所述N+型连接区203以及P+型注入区204，阴极209连接至所述P+型连接区205以及N+型注入区206。
晶闸管用作ESD保护的工作原理是：当有正的ESD脉冲加到阳极时，N阱201-P阱202的反向PN结形成漏电流，随着正极电压的升高，漏电流也逐渐变大，当漏电流大到一定值时，N阱201-P阱202-N+型注入区204(阴极)所形成的寄生NPN管T2的基极-发射极(P阱202-N+型注入区206)发生正偏，T2导通形成从N阱201到阴极(N+型注入区206)的电流，此电流使得寄生PNP管T1(由P阱202-N阱201-P+型注入区204形成的PNP管)的发射极-基极(阳极-N阱)也发生正偏，T1随之导通，从而构成正反馈效应，形成从阳极到阴极的P-N-P-N低阻通路，也就是晶闸管开启了，从而泄放ESD电流，对其他被保护电路起到保护作用。晶闸管最大的优点是单位尺寸的放电能力大，ESD保护能力强。
但是传统晶闸管的触发(开启)电压由N阱-P阱的反向击穿电压决定，而这个电压通常会非常高，因为阱的掺杂浓度很低，所以限制传统晶闸管广泛应用的一个比较大的弱点就是其触发电压过高，在图3中表现出来就是触发电压Vt1过大；而另外一个缺点是一旦导通后，回滞电压Vh和回滞电流Ih又非常低，因此在芯片中应用时，会有闩锁效应(Latchup)的风险，通常在闩锁测试时，Vh低于电源电压，同时Ih小于200mA，就会发生闩锁从而引发器件烧毁。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于晶闸管的静电保护单元及其并联结构，用于解决现有技术中的静电保护器件不能同时满足具有较低的触发电压、足够的电流能力以及较低的闩锁效应等的问题。
为实现上述目的及其他相关目的，本发明提供一种基于晶闸管的静电保护单元，所述静电保护单元包括：晶闸管及NMOS管；
所述晶闸管包括：形成于N阱中的寄生PNP管、形成于P阱中的寄生NPN管，所述N阱及所述P阱相邻，所述寄生NPN管的集电极/基极形成的反向PN结为低反向击穿电压的反向PN结；
所述寄生PNP管的发射极连接至阳极，基极通过所述N阱的寄生电阻连接至所述阳极；集电极连接至所述NPN管的基极，并通过所述P阱的寄生电阻连接至阴极；
所述寄生NPN管的发射极连接至所述阴极，集电极通过所述N阱的寄生电阻连接至所述阳极；
所述NMOS管形成于所述寄生NPN管一侧的所述P阱中，源极连接至所述阴极，漏极连接至所述阳极。
可选地，所述晶闸管包括LVTSCR或MVTSCR。
可选地，所述NMOS管的栅极通过电阻连接至所述阴极。
可选地，所述NMOS管的栅极电压通过外部控制电路控制。
可选地，所述P阱中形成有至少两个所述NMOS管，其中，每个所述NMOS管的源极连接至所述阴极，每个所述NMOS管的漏极连接至所述阳极。
可选地，每个所述NMOS管的栅极通过电阻连接至所述阴极或每个所述NMOS管的栅极电压通过外部控制电路控制。
可选地，所述静电保护单元包括两个所述晶闸管，每个所述晶闸管的所述P阱中形成有所述NMOS管。
本发明还提供一种基于晶闸管的静电保护单元的并联结构，所述并联结构包括至少两个并联的如上所述的基于晶闸管的静电保护单元。
如上所述，本发明的基于晶闸管的静电保护单元及其并联结构，通过在SCR的寄生NPN管所在的P阱内增加NMOS管，在满足具有较低的触发电压及足够的电流能力的同时，有效解决了闩锁问题。
附图说明
图1显示为现有的NMOS管用作ESD保护电路的原理图。
图2显示为现有的NMOS管用作ESD保护的器件截面图。
图3显示为现有的ESD保护器件性能的TLP测试示意图。
图4显示为传统的SCR半导体器件用作ESD保护的截面图。
图5显示为现有的MVTSCR用作ESD保护的器件截面图。
图6显示为现有的LVTSCR用作ESD保护的器件截面图。
图7显示为本发明一实施例的基于晶闸管的静电保护单元用作ESD保护的器件截面图。
图8显示为本发明另一实施例的基于晶闸管的静电保护单元用作ESD保护的器件截面图。
图9显示为本发明的基于晶闸管的静电保护单元用作ESD保护器件性能的TLP测试示意图。
元件标号说明
100 衬底
101 栅极
102 源极
103 阴极
104 漏极
105 阳极
106 寄生的P阱电阻
107 P阱
200 半导体衬底
201 N阱
202 P阱
203 N+型连接区
204 P+型注入区
205 P+型连接区
206 N+型注入区
207 浅沟槽隔离
208 阳极
209 阴极
300 半导体衬底
301 N阱
302 P阱
303 第一N+型连接区
304 P+型注入区
305 第二N+型连接区
306 N+型注入区
307 P+型连接区
308 浅沟槽隔离
309 阳极
310 阴极
400 半导体衬底
401 N阱
402 P阱
403 第一N+型连接区
404 P+型注入区
405 第二N+型连接区
406 N+型注入区
407 P+型连接区
408 浅沟槽隔离
409 阳极
410 阴极
411 控制栅
500 NMOS管
501 栅极
502 源极
503 漏极
T1 寄生PNP管
T2 寄生NPN管
T3 NMOS管的寄生NPN管
R1 N阱的寄生电阻
R2 P阱的寄生电阻
R3 NMOS管的寄生电阻
R4 电阻
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图5至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可根据实际需要进行改变，且其组件布局型态也可能更为复杂。
如背景技术中所述(如图4)，传统的晶闸管器件用作ESD放电是利用一个寄生PNP管T1和一个寄生NPN管T2互相正反馈形成，也就是利用了CMOS(Complementary MetalOxide Semiconductor，互补金属氧化物半导体)的“闩锁效应”原理构建的导通电阻极低的一种晶闸管，其利用N阱201/P阱202反向击穿产生衬底电流从而触发寄生PNP管T1或寄生NPN管T2，由于存在正反馈通路，无论是寄生PNP管T1先触发，还是寄生NPN管T2先触发，另外一个三极管都会随之触发。但是，传统晶闸管的触发(开启)电压由N阱-P阱的反向击穿电压决定，而这个电压通常会非常高，因为阱的掺杂浓度很低，所以限制传统晶闸管广泛应用的一个比较大的弱点就是其触发电压过高。
为了降低传统晶闸管的触发电压，出现了LVTSCR器件(Low Voltage TriggeredSilicon Controlled Rectmer)及MVTSCR器件(Medium Voltage Triggered SiliconControlled Rectmer)用作ESD保护器件。
如图5所示，为MVTSCR器件，通过在传统的SCR中加入了一个低反向击穿电压的反向PN结，以降低N阱-P阱的反向击穿电压，从而降低MVTSCR器件的触发电压。具体地，该MVTSCR器件包括：半导体衬底300；位于半导体衬底300内且相邻的N阱301及P阱302；位于N阱301的表面区域内，且相互隔离的第一N+型连接区303、P+型注入区304；位于P阱302的表面区域内，且相互隔离的P+型连接区307、N+型注入区306；横跨于N阱301以及P阱302表面的第二N+型连接区305；上述各连接区及注入区之间通过浅沟槽隔离308绝缘隔离。其中第一N+型连接区303与P+型注入区304共接于MVTSCR的阳极309；N+型注入区306与P+型连接区307共接于MVTSCR的阴极310。MVTSCR器件通过引入横跨N阱301以及P阱302表面的第二N+型连接区305，从而形成由第二N+型连接区305/P阱302形成的反向PN结，由于第二N+型连接区305的掺杂浓度远高于N阱301，相同反偏电压下，第二N+型连接区305/P阱302结的漏电流远大于N阱301/P阱302结的漏电流，从而MVTSCR器件的漏电流是由第二N+型连接区305/P阱302结引起的，所以只需要更低的电压就能引发寄生PNP管T1及寄生NPN管T2导通而最终形成P-N-P-N的正反馈通路。
如图6所示，为LVTSCR器件，利用了MOS管漏极靠近栅极的PN结低反向击穿电压特性，在传统的SCR中加入了一个NMOS管。具体地，该LVTSCR器件包括：半导体衬底400；位于半导体衬底400内且相邻的N阱401及P阱402；位于N阱401的表面区域内，且相互隔离的第一N+型连接区403、P+型注入区404；位于P阱402的表面区域内，且相互隔离的P+型连接区407、N+型注入区406；NMOS管，所述NMOS管包括形成于P阱402表面上的控制栅411，位于控制栅411两侧的漏极及源极，所述漏极为横跨于N阱401以及P阱402表面的第二N+型连接区405，所述源极为所述N+型注入区406；上述各连接区及注入区之间通过浅沟槽隔离408绝缘隔离。其中第一N+型连接区403与P+型注入区404共接于LVTSCR的阳极409；N+型注入区406与P+型连接区407共接于LVTSCR的阴极410；NMOS管的控制栅411置于低于阈值电压使得NMOS管常闭，即第二N+型连接区405与N+型注入区406之间不形成导电沟道。当有正的ESD脉冲加到阳极409时，第二N+型连接区405/P阱402形成的反向PN结产生漏电流，同时由于控制栅411与第二N+型连接区405之间的寄生电容的存在，控制栅411会被耦合到一定的高电压使得NMOS沟道短暂开启，沟道电流的增加也会有效增大P阱402的漏电流，从而LVTSCR器件的漏电流是由第二N+型连接区405/P阱402结及NMOS管沟道电流引起的，所以只需要更低的电压就能引发寄生PNP管T1及寄生NPN管T2导通而最终形成P-N-P-N的正反馈通路。
MVTSCR和LVTSCR虽然有效降低了触发电压，但是对于闩锁效应的风险依然没有改善。针对此问题，本发明提供了一种基于晶闸管的静电保护单元及其并联结构，在满足静电保护器件具有较低的触发电压及足够的电流能力的同时，还可以降低闩锁效应。
如图7及图8所示，该静电保护单元包括：晶闸管及第一NMOS管500；
所述晶闸管包括：形成于N阱中的寄生PNP管T1、形成于P阱中的寄生NPN管T2，所述N阱及所述P阱相邻，所述寄生NPN管的集电极/基极形成的反向PN结为低反向击穿电压的反向PN结，该反向PN结的反向击穿电压低于传统的SCR的N阱/P阱形成的反向PN结的反向击穿电压；
所述寄生PNP管T1的发射极连接至阳极，基极通过所述N阱的寄生电阻R1连接至所述阳极；集电极连接至所述NPN管T2的基极，并通过所述P阱的寄生电阻R2连接至阴极；
所述寄生NPN管T2的发射极连接至所述阴极，集电极通过所述N阱的寄生电阻R1连接至所述阳极；
所述第一NMOS管500形成于所述寄生NPN管T2一侧的所述P阱中，源极502连接至所述阴极，漏极503连接至所述阳极，所述第一NMOS管500形成有NMOS管的寄生NPN管T3。
现有的MVTSCR和LVTSCR，从阳极到阴极的漏电流产生通路上都有一个N阱寄生电阻R1，该电阻限制了漏电流增大的速度，而本发明的静电保护单元通过在寄生NPN管T2所在的P阱内增加NMOS管500，其漏电流的通路和单纯的NMOS管类似，没有N阱寄生电阻R1这样一个限流电阻，因此可以更早触发NMOS管500的寄生NPN管T3。如图9所示，为本发明的基于晶闸管的静电保护单元用作ESD保护器件性能的TLP测试示意图，开始整个器件不导通，当有正的ESD脉冲加至阳极时，随着阳极电压抬升至Vt1时，寄生NPN管T3首先触发导通，电流迅速增加并回滞到A点；随着ESD脉冲电压继续升高、电流逐步增大，寄生NPN管T2的基极(即P阱)的电位也会慢慢抬升至寄生NPN管T2导通，从而形成SCR的P-N-P-N的正反馈通路，在B点处发生二次回滞，回滞到SCR的保持电压Vh；继续增大ESD脉冲电压至Vt2时，器件被击穿损坏。整个保护过程中，Vt1点以前，整个器件都没有导通，在Vt1点处，寄生NPN管T3开始导通，A点到B点之间只有寄生NPN管T3导通，且此后一直在导通放电，B点处，SCR开始导通，也就是B点往后是SCR和寄生NPN管T3并联导通放电。虽然这一结构的保持电压Vh依然比较低，但是闩锁效应除了受保持电压Vh的影响外，还受到保持电流Ih的影响，本发明由于NMOS管500的寄生NPN管T3先导通，可有效大幅提升保持电流Ih，解决闩锁问题，当B点处，SCR彻底导通后，整个器件结构强的放电能力也得到了充分发挥，从而使本发明的静电保护单元在满足具有较低的触发电压及足够的电流能力的同时，有效解决闩锁问题。
如图7所示，作为示例，所述静电保护单元的所述晶闸管为现有的MVTSCR，所述MVTSCR的结构如上所述(如图5所示)，在此不再赘述，其中，所述NMOS管500形成于所述MVTSCR一侧的所述P阱302中，所述NMOS管500的寄生NPN管T3的基极通过NMOS管的寄生电阻R3(寄生的P阱电阻)连接至阴极310，发射极连接至阴极310，集电极连接至阳极309。
如图8所示，作为示例，所述静电保护单元的所述晶闸管为现有的LVTSCR，所述LVTSCR的结构如上所述(如图6所示)，在此不再赘述，其中，所述NMOS管500形成于所述LVTSCR一侧的所述P阱402中，所述NMOS管500的寄生NPN管T3的基极通过NMOS管的寄生电阻R3(寄生的P阱电阻)连接至阴极410，发射极连接至阴极410，集电极连接至阳极409。
如图7及图8所示，所述NMOS管500的栅极501通过电阻R4连接至所述阴极。当然，所述NMOS管500的栅极501电压也可通过外部控制电路控制。如图8所示，所述LVTSCR结构中的NMOS管的控制栅411的电压也可通过外部控制电路控制。
作为示例，如图7或图8的P阱302、402中可形成有至少两个所述NMOS管500，其中，每个所述NMOS管500的源极502连接至所述阴极310、410，每个所述NMOS管500的漏极503连接至所述阳极309、409。作为另一示例，每个所述NMOS管500的栅极501可通过电阻R4连接至所述阴极310、410，也可连接至外部控制电路。
作为示例，所述静电保护单元可包括两个所述晶闸管，且每个所述晶闸管的所述P阱中形成有至少一个所述NMOS管500，即每个所述晶闸管的所述P阱中可形成有一个所述NMOS管500，也可形成有至少两个所述NMOS管500，当形成有至少两个所述NMOS管500时，每个所述NMOS管500的源极502连接至所述阴极，每个所述NMOS管500的漏极503连接至所述阳极。
基于上述静电保护单元，本发明还提供一种基于上述静电保护单元的并联结构，该并联结构包括至少两个并联的如上所述的基于晶闸管的静电保护单元。
综上所述，本发明的基于晶闸管的静电保护单元及其并联结构，在满足具有较低的触发电压及足够的电流能力的同时，有效解决了闩锁问题。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种基于晶闸管的静电保护单元，其特征在于，所述静电保护单元包括：晶闸管及NMOS管；
所述晶闸管包括：形成于N阱中的寄生PNP管、形成于P阱中的寄生NPN管，所述N阱及所述P阱相邻，所述寄生NPN管的集电极/基极形成的反向PN结为低反向击穿电压的反向PN结；
所述寄生PNP管的发射极连接至阳极，基极通过所述N阱的寄生电阻连接至所述阳极；集电极连接至所述NPN管的基极，并通过所述P阱的寄生电阻连接至阴极；
所述寄生NPN管的发射极连接至所述阴极，集电极通过所述N阱的寄生电阻连接至所述阳极；
所述NMOS管形成于所述寄生NPN管一侧的所述P阱中，源极连接至所述阴极，漏极连接至所述阳极。
2.根据权利要求1所述的基于晶闸管的静电保护单元，其特征在于：所述晶闸管包括LVTSCR或MVTSCR。
3.根据权利要求1所述的基于晶闸管的静电保护单元，其特征在于：所述NMOS管的栅极通过电阻连接至所述阴极。
4.根据权利要求1所述的基于晶闸管的静电保护单元，其特征在于：所述NMOS管的栅极电压通过外部控制电路控制。
5.根据权利要求1所述的基于晶闸管的静电保护单元，其特征在于：所述P阱中形成有至少两个所述NMOS管，其中，每个所述NMOS管的源极连接至所述阴极，每个所述NMOS管的漏极连接至所述阳极。
6.根据权利要求5所述的基于晶闸管的静电保护单元，其特征在于：每个所述NMOS管的栅极通过电阻连接至所述阴极或每个所述NMOS管的栅极电压通过外部控制电路控制。
7.根据权利要求1～6任意一项所述的基于晶闸管的静电保护单元，其特征在于，所述静电保护单元包括两个所述晶闸管，每个所述晶闸管的所述P阱中形成有所述NMOS管。
8.一种基于晶闸管的静电保护单元的并联结构，其特征在于，所述并联结构包括至少两个并联的如权利要求1～7任意一项所述的基于晶闸管的静电保护单元。
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