CN109599398A - 单堆叠双极型esd保护装置 - Google Patents

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詹柔莹
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Abstract

提供了ESD保护装置结构和相关制造方法。示例性半导体保护装置包括：具有第一导电类型且由第一和第二区构成的基极阱区，所述第一基极阱区具有更高掺杂浓度，且所述第二基极阱区定位于所述第一基极阱区与具有与所述第一导电类型相对的第二导电类型的集电极区之间；所述第一基极阱区内的具有所述第二导电类型的发射极区；所述第一基极阱区内的第一和第二浮置区，所述第一浮置区在所述发射极区与所述第二浮置区之间，具有所述第二导电类型，所述第二浮置区在所述第一浮置区与所述第二基极阱区之间，具有所述第一导电类型。所述第一基极阱区内的所述浮置区邻接并电连接。

Description

单堆叠双极型ESD保护装置
技术领域
本公开的实施例大体上涉及电子装置，并且更具体地说，涉及静电放电(electrostatic discharge，ESD)保护装置和相关制造方法。
背景技术
集成电路(integrated circuit，IC)和电子组合件以及其中的装置由于静电放电(ESD)事件而处于损坏的风险之中。这在本领域中是众所周知的。在ESD事件期间，电压(或电流)可被提供给电子装置的一个或多个端，所述电压(或电流)致使那些端之间的电压超出装置的设计电压，这会损害装置的后续操作。举例来说，电子装置的端处的电压在ESD事件期间可能会超出装置的一个或多个组件的击穿电压，并由此潜在地损坏那些组件。因此常见的是跨越此类装置的端、IC和电子电路或组合件提供ESD保护钳(电压限制装置)，这会在ESD事件期间针对跨越电气组件的过量电压提供保护。为了避免干扰正受保护的装置的正常操作，放电保护电路通常经设计以在所施加电压超出装置的操作电压时且在所施加电压超出装置的击穿电压之前接通并传导电流。
在实践中，基线双极型ESD保护装置(baseline,bipolar-based ESD protectiondevice，NPNB)已广泛地用作放电保护电路。双向NPN(bidirectional NPN，NPNB)放电保护电路具有高电流能力，从而成为对汽车应用极具吸引力的装置，汽车应用需要系统级ESD顺从性(IEC61000-4-2和ISO10605)以及组件级ESD标准(HBM、MM、CDM)。但是，NPNB放电保护电路通常具有低保持电压(Vh)。
为了克服此问题，常见方法是使用2堆叠(2个装置串联耦合)NPNB配置(NPNB_1和NPNB_2)。每个NPNB包含两个NPN(NPN1和NPN2)和一个PNP。NPN将N+用作发射极，将DPN+NBL用作集电极，将P+用作基极端，并将PHV/HVPW用作基极区域。已建造出以～35V保持电压(Vh)为目标的现有+40V/-40V系统级电平ESD钳位装置，这需要2堆叠基线NPNB(串联的两个ESD钳位装置)以满足目标保持电压。
但是，2堆叠ESD保护结构的占据面积是可实现的最小管芯大小的重要限制因素。对用以提供所需级别的ESD保护的两个或更多个串联互连的ESD结构的需要是不合期望的，这是因为其增大IC装置的整体大小。
发明内容
根据本发明的第一方面，提供一种半导体装置，包括：
具有第一导电类型的第一半导体材料区；
与所述第一区部分地重叠的第二半导体材料区，所述第二区具有第一导电类型；
所述第一区内的第三半导体材料区，所述第三区具有与所述第一导电类型相对的第二导电类型；
第四半导体材料区，其具有所述第二导电类型；
第五半导体材料区，其具有所述第一导电类型；
所述第一区内的第六半导体材料区，所述第六区具有所述第二导电类型；以及
所述第一区内的第七半导体材料区，所述第七区具有所述第一导电类型；
其中：
所述第一区的一部分安置于所述第三区与所述第二区之间；
所述第二区安置于所述第一区与所述第四区之间；
所述第一区的掺杂剂浓度大于所述第二区；
所述第五区与所述第三区电连接；
所述第六区与所述第七区邻接并电连接，且安置于所述第三区与所述第二区之间；且
所述第六区和所述第七区是浮置的。
在一个或多个实施例中，所述第一区包括第一基极阱区；
所述第二区包括触发基极阱区；
所述第三区包括发射极区；
所述第四区包括集电极区；且
所述第五区包括基极接触区。
在一个或多个实施例中，所述第一区的掺杂剂浓度大于或等于1e16，且
所述第二区的掺杂剂浓度小于或等于1e19。
在一个或多个实施例中，所述第二区与所述第四区隔开一定距离；
所述第六区与所述第七区邻接；
所述第六区与所述第七区一起短路；和/或
所述第三区与所述第五区一起短路。
在一个或多个实施例中，所述半导体装置进一步包括：
具有所述第一导电类型的第八半导体材料区，所述第八区位于所述第一区和所述第二区之下，并位于具有所述第二导电类型的埋置半导体材料区之上；
其中所述第八区的掺杂剂浓度小于所述第一区和所述第二区。
在一个或多个实施例中，所述埋置区具有外部区和内部区，所述外部区和内部区是所述第二导电类型的重掺杂区，所述内部区由环区包围，所述环区是未掺杂或轻度掺杂的环形区并由所述外部区包围。
在一个或多个实施例中，所述第八区的一部分安置于所述第二区与所述第四区之间。
根据本发明的第二方面，提供一种保护装置结构，包括：
具有第一导电类型的第一半导体材料基极阱区，其中所述第一基极阱区包括第一区和第二区，所述第一区的掺杂剂浓度高于所述第二区，且所述第二区安置于所述第一区与具有所述第二导电类型的半导体材料集电极区之间；
所述第一基极阱区的所述第一区内的第一半导体材料发射极区，所述第一发射极区具有与所述第一导电类型相对的第二导电类型，其中所述第一基极阱区的所述第一区的至少一部分安置于所述第一发射极区与所述第一基极阱区的所述第二区之间；
所述第一基极阱区的所述第一区内的第一半导体材料基极接触区，所述第一基极接触区具有所述第一导电类型，其中所述第一基极阱区的所述第一区的至少一部分安置于所述第一基极接触区与所述第一发射极区之间，且所述第一发射极区安置于所述第一基极接触区与所述第一基极阱区的所述第二区之间，且所述第一发射极区与所述第一基极接触区电连接；
所述第一基极阱区的所述第一区内的第一半导体材料浮置区，所述第一浮置区具有所述第二导电类型，其中所述第一浮置区安置于所述第一发射极区与所述第一基极阱区的所述第二区之间；以及
所述第一基极阱区的所述第一区内的第二半导体材料浮置区，所述第二浮置区具有所述第一导电类型，其中所述第二浮置区安置于所述第一浮置区与所述第一基极阱区的所述第二区之间，且所述第一浮置区与所述第二浮置区电连接；
具有所述第一导电类型的第二半导体材料基极阱区，所述集电极区安置于所述第一基极阱区的所述第二区与所述第二基极阱区之间；
所述第二基极阱区内的第二半导体材料发射极区，所述第二发射极区具有所述第二导电类型；以及
所述第二基极阱区内的第二半导体材料基极接触区，所述第二基极接触区具有所述第一导电类型，其中所述第二基极接触区与所述第二发射极区电连接；
其中：
所述第二基极阱区的至少一部分安置于所述第二基极接触区与所述第二发射极区之间；且
所述第二发射极区安置于所述第二基极接触区与所述集电极区之间。
在一个或多个实施例中，所述第一基极阱区的所述第二区与所述集电极区间隔开，和/或
所述第一浮置区与所述第二浮置区邻接。
在一个或多个实施例中，所述保护装置结构进一步包括：
具有所述第二导电类型的埋置半导体材料区；以及
具有所述第一导电类型的掺杂半导体材料区，其位于所述埋置区之上并与其邻接；
其中：
所述掺杂区位于所述第一基极阱区和所述第二基极阱区之下并与其邻接；
所述掺杂区的掺杂剂浓度小于所述第一基极阱区；且
所述埋置区位于所述第二基极阱区之下并与所述集电极区邻接。
在一个或多个实施例中，所述埋置区具有外部区和内部区，所述外部区和内部区是所述第二导电类型的重掺杂区；
所述内部区由环区包围，所述环区是未掺杂或轻度掺杂的环形区并由所述外部区包围；且
所述埋置区的所述内部区位于所述第一基极阱区之下，且所述埋置区的所述外部区位于所述第二基极阱区之下。
在一个或多个实施例中，所述掺杂区的一部分安置于所述第一基极阱区的所述第二区与所述集电极区之间。
根据本发明的第三方面，提供一种包括根据本文中所公开的任何保护装置结构的装置，所述装置进一步包括：
第一接口端，其耦合到所述第二基极接触区；
第二接口端，其耦合到所述第一基极接触区；以及
功能电路，其耦合到所述第一接口端和所述第二接口端。
根据本发明的第四方面，提供一种在半导体衬底上制造保护装置结构的方法，所述方法包括：
在所述半导体衬底中形成半导体材料阱区，所述阱区具有第一导电类型；
将所述阱区的第一部分形成为掺杂剂浓度比所述阱区的第二部分更高，以形成基极阱区，其中所述基极阱区的所述第二部分安置于所述基极阱区的所述第一部分与具有所述第二导电类型的半导体材料集电极区之间；
在所述基极阱区的所述第一部分内形成半导体材料发射极区，所述发射极区具有与所述第一导电类型相对的第二导电类型，其中所述基极阱区的所述第一部分的至少一部分安置于所述发射极区与所述基极阱区的所述第二部分之间；
在所述半导体衬底中形成半导体材料基极接触区，所述基极接触区具有第一导电类型；
在所述基极阱区的所述第一部分内形成所述发射极区与所述基极阱区的所述第二部分之间的第一半导体材料浮置区，所述第一浮置区具有所述第二导电类型；
在所述基极阱区的所述第一部分内形成所述发射极区与所述基极阱区的所述第二部分之间的第二半导体材料浮置区，所述第二浮置区具有所述第一导电类型，其中所述第一浮置区与所述第二浮置区电连接；以及
提供所述基极接触区与所述发射极区之间的电连接。
在一个或多个实施例中，所述基极阱区形成于具有所述第二导电类型的掺杂半导体材料区内，且其中所述掺杂区的一部分安置于所述基极阱区的所述第二部分与所述集电极区之间，且所述掺杂区的掺杂剂浓度低于所述基极阱区的所述第二部分。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
本公开通过例子和实施例示出且不受随附图式限制。为了示出的简单和清楚起见,图示出一般构造方式,且可省略众所周知的特征和技术的描述和细节以免不必要地混淆本发明。此外，图式中的元件不一定按比例绘制。举例来说，图中的一些元件或区的尺寸可以相对于其它元件或区而放大，以有助于改进对本发明实施例的理解。图连同详细描述被并入并形成本说明书的部分并用以另外示出实例、实施例等等，并解释根据本公开的各种原理和优点，其中相似元件符号指示类似元件。
图1是根据本发明的一个实施例的示例性电子装置的示意图。
图2示出典型静电放电(ESD)保护装置的传输线脉冲(transmission line pulse，TLP)电流(I)与电压(V)的图形。
图3示出根据本发明的实施例的在处理阶段实施于半导体衬底中的ESD保护装置的横截面图。
图4示出根据本发明的实施例的后续处理阶段时的图3的ESD保护装置的横截面图。
图5示出根据本发明的实施例的后续处理阶段时的图4的ESD保护装置的横截面图。
图6示出根据本发明的实施例的后续处理阶段时的图5的ESD保护装置的横截面图。
图7示出根据本发明的实施例的后续处理阶段时的图6的ESD保护装置的横截面图。
图8示出根据本发明的实施例的后续处理阶段时的图7的ESD保护装置的横截面图。
图9示出根据本发明的实施例的后续处理阶段时的图8的ESD保护装置的横截面图。
图10示出根据本发明的实施例的后续处理阶段时的图9的ESD保护装置的横截面图。
图11示出根据本发明的实施例的后续处理阶段时的图10的ESD保护装置的横截面图。
图12示出根据本发明的实施例的后续处理阶段时和操作期间的图11的ESD保护装置的具有示意性表示覆盖图的横截面图。
图13到14示出具有关于两个不同ESD保护装置的实验结果的图形和表。
图15示出根据本发明的另一实施例的在处理阶段实施于半导体衬底中的ESD保护装置的横截面图。
图16示出根据本发明的实施例的后续处理阶段时的图15的ESD保护装置的横截面图。
图17示出根据本发明的实施例的图16的ESD保护装置的一部分的俯视图。
图18示出根据本发明的实施例的后续处理阶段时的图17的ESD保护装置的横截面图。
图19示出根据本发明的实施例的后续处理阶段时的图18的ESD保护装置的横截面图。
具体实施方式
本文中所描述的主题的实施例涉及静电放电(ESD)保护装置和相关电路。在第一方面中，公开了一种包括ESD保护装置的半导体装置。在第二方面中，公开了一种耦合于集成电路的第一端与第二端之间的ESD保护装置。第三方面涉及一种用于形成耦合于集成电路的第一端与第二端之间的ESD保护装置的方法。
ESD保护钳是用以保护集成电路(IC)装置免于会与静电放电相关联的电压和电流尖峰的电路元件。为了保护IC装置，ESD钳连接于装置的输入或输出端与接地或共用端之间。在正常操作期间，ESD钳不导电。但是，当经受过量电压时，ESD钳变得导电，同时将电流传导到接地并将电压限制成期望安全电平，由此保护ESD钳连接到的IC。
一般来说，ESD钳可跨越构成应受保护的电子装置的IC的任何端连接。因此，在本文中对IC的特定输入或输出端的任何参考意图包括电子电路的任何和所有其它端，而不仅仅是用于输入或输出信号的那些端。关于用于ESD保护的结构或元件，术语“装置”、“钳”与“晶体管”可互换地使用。
现转而参看图1，示例性电子装置封装10包括一个或多个封装接口12、14、耦合到封装接口12、14的功能电路16和耦合到接口12、14的保护电路18。在示例性实施例中，功能电路16和保护电路18形成、制造、安装或以其它方式设置于衬底20上并囊封于通用装置封装中以获得电子装置10。在这方面，在一些实施例中，衬底20可被实现为使功能电路16和保护电路18两者制造于其上的通用半导体衬底，而在其它实施例中，衬底20可被实现为功能电路16和保护电路18焊接、附连或以其它方式安装到的封装衬底(例如引线框、电路板等等)。应理解，图1出于解释和易于描述的目的而是电子装置10的简化表示，且图1无论如何不意图限制主题的应用或范围。因此，虽然图1描绘组件之间的直接电连接，但是可替换的实施例可使用介入电路元件和/或组件，同时以大体上类似的方式起作用。
封装接口12、14大体上表示到/从囊封于电子装置10中的功能电路16的物理输入/输出接口。取决于实施例，封装接口12、14中的每一个可被实现为个别引脚、衬垫、引线、端、焊球、或到电子装置10的另一合适的物理接口。根据一个或多个实施例，第一包装接口12的设计(或既定)电压大于第二包装接口14的设计电压。举例来说，第一包装接口12可被实现为到电子装置10的正参考(或供应)电压输入，且第二封装接口14被实现为到电子装置10的负参考(或接地)电压输入。因此，出于解释的目的而非限制，第一封装接口12可以可替换地在本文中被称作更高电压端、正参考电压端、供应电压端等等，而第二封装接口14可以可替换地在本文中被称作更低电压端、负参考电压端、接地电压端等等。
功能电路16大体上表示电子装置10的被配置成为电子装置10提供期望功能性的组件。在这方面，取决于实施例，功能电路16可被实现为处理电路(例如一个或多个处理核心、处理器、控制器、微控制器、微处理器等等)、逻辑电路、存储器或其它数据存储元件、离散组件、模拟和/或数字组件、或被配置成为电子装置10提供期望功能性的其它硬件组件和/或电路的任何合适组合。在示例性实施例中，功能电路16耦合到封装接口12、14以接收供应电压、设计电压、或便于功能电路16的期望操作的另一操作电压。
仍参考图1，保护电路18电连接于更高电压端12与更低电压端14之间，且平行于功能电路16以电气方式配置以保护功能电路16免于装置端12、14之间的超出功能电路16的击穿电压(VB)的瞬态电压差。在所示出实施例中，保护电路18充当在装置端12、14之间的瞬态电压差超出保护电路18的瞬态触发电压(VT1)时开始传导电流的ESD电压钳。在这方面，保护电路18稳态(或DC)击穿电压(VTDC)和瞬态触发电压(VT1)被选择成大于功能电路16的供应(或操作)电压(VO)但小于功能电路16的击穿电压(VB)。以此方式，保护电路18在端12、14之间的电压差超出ESD触发电压(即，DC击穿电压(VTDC)或瞬态触发电压(VT1))时传导电流，并由此钳位功能电路16暴露于的电压差。因此，降低了功能电路16在ESD事件期间暴露于超出功能电路16的击穿电压(VB)的电压差的可能性。
在示例性实施例中，保护电路18包括被配置成提供ESD电压钳的一对双极结晶体管(bipolar junction transistor，BJT)元件22、23。如所示出，第一NPN双极晶体管元件22具有耦合到更高电压端12的发射极、直接电连接到发射极(例如短路或通过可忽略的串联阻抗)且耦合到更高电压端12的基极、和耦合到第二NPN双极晶体管元件23的集极的集极。如下文更详细地描述，在示例性实施例中，使用通用掺杂区来实现双极晶体管元件22、23的集极，也就是说，双极晶体管元件22、23共享形成于半导体衬底中的通用集极区。第二双极晶体管元件23的发射极耦合到更低电压端14，且第二双极晶体管元件23的基极电连接(或短路)到发射极且耦合到更低电压端14。双极晶体管元件22、23的通用集极提供配置于双极晶体管元件22、23的基极区之间的寄生双极结晶体管元件。
保护电路18是双向的，且能够在端12、14之间的任一方向上传导电流以从具有任一极性的ESD事件钳位端12、14之间的电压。换句话说，保护电路18在更高电压端12处的电压以大于第一触发电压超出更低电压端14处的电压时将来自更高电压端12的电流传导到更低电压端14，并在更低电压端104处的电压以大于第二触发电压超出更高电压端12处的电压时将来自更低电压端14的电流传导到更高电压端12。出于解释的目的，用于将来自更高电压端12的电流传导到更低电压端14的触发电压差动可以可替换地在本文中被称作前向触发电压，且用于将来自更低电压端14的电流传导到更高电压端12的触发电压差动可以可替换地在本文中被称作反向触发电压。
图2是示出例如图1的保护电路18等典型保护装置的传输线脉冲(TLP)电流(I)与电压(V)的图形。在操作中，当施加到端的电压增大时，极少电流流经ESD保护装置，直到到达点30处的触发电压Vt1为止。值Vt1是指前向触发电压。在到达触发电压Vt1之后，即刻在BJT 23中发生崩溃击穿，且ESD保护装置18接通且电压下降到点32处的保持电压Vh，由此穿过装置的电流流动是Ih。触发电压Vt1与保持电压Vh之间的差被称作突返电压，表示为Vsb。取决于电压源的内部阻抗，电流和电压可在电流It2和电压Vt2下另外增大到点34，超出所述电流和电压会发生引起另外的电流增大伴随着电压减小的破坏性故障。一般来说，It2指示ESD保护装置在其遭受热损坏之前的电流能力。
在高电压或大功率ESD钳位实施方案(例如汽车行业中使用的ESD钳位实施方案)中，具有更高突返电压Vsb的ESD钳大体上提供改善的封闭抗扰性。举例来说，在一个应用中，来自电池的电扰动可以是约35V。在此情况下，保持电压需要保持高于35V，以便使ESD装置保持在可允许限度内。但是，为了满足>35V Vh，目前需要2堆叠NPNB ESD钳位装置(串联耦合的两个ESD钳位装置)，所述装置不合需要地具有相对大的占据面积。
因此，在一个实施例中，可在高电压应用中使用占据面积减小的仅由1堆叠NPNB(双向NPN)构成的40V/-40V ESD钳。ESD钳位装置组合浮置N-P结与封闭N型掺杂发射极区和所述浮置N-P结的高度掺杂P型掺杂基极井。相比于需要两个串联的ESD装置(2堆叠配置)以满足>35V Vh，如本文所描述的单个ESD保护装置(1堆叠)通过>35V Vh直到高电流电平(5A)、强电流能力、高系统级传递电平和大于35％的占据面积减小为止来实现合乎需要的硅结果。
图3到12以横截面示出根据一个或多个示例性实施例的适用作电子装置中的保护电路18的ESD保护装置结构100。半导体装置的制造中的各种步骤众所周知，且因此为了简明起见，许多常规步骤将在本文中简短地提到或将被完全省略，而不提供众所周知的工艺细节。此外，应了解，虽然可在NPN双极结晶体管元件的上下文中在本文中描述主题，但是主题并不意图限于NPN双极结晶体管元件并可以与PNP双极结晶体管元件等效的方式得以实施(例如通过互换掺杂区的电导率)。
如在图12图中最佳示出，参考图1，在示例性实施例中，保护电路18被实现为保护装置结构100，所述保护装置结构包括对应于BJT 22、23的一对晶体管192、193。在这方面，第一物理接口端184被实现为更高电压端12，且第二物理接口端186被实现为更低电压端14。另外，第一晶体管192(BJT 22)由发射极区166、基极区144、176和集电极区108、118组成。第二晶体管193(BJT 23)由发射极区160、基极区150、154、172和集电极区108、118组成。在示例性实施例中，保护装置结构100制造于提供竖直隔离的SOI衬底上，所述竖直隔离允许保护装置结构100的多个个例堆叠或级联且串联连接以实现所关注的特定功能电路16所需的期望触发电压和/或保持电压。
图3是根据本发明的实施例的在初始处理阶段实施于半导体衬底中的ESD保护装置100的横截面图。ESD保护装置100是用于中保护电子装置和电路的双极性(双向)ESD钳位装置。如下文将描述，ESD保护装置将包括两个互连的双极结晶体管(BJT)192与193(见图12)，并可并入到ESD保护钳中。
在图3中示出上面形成ESD保护装置100的衬底101。衬底101是半导体衬底并具有内埋氧化物层(buried oxide layer，BOX)104。取决于实施方案，衬底101可以是N型或P型中的任一个。衬底101包括其中将形成两个互连的晶体管的第一晶体管192的第一晶体管区102，和其中将形成第二晶体管193的第二晶体管区103。内埋氧化物层(BOX)104提供到形成于衬底101上方的装置的电隔离。
如本文所使用，术语“半导体”既定包括单晶、多晶或非晶形的任何半导体，且包括IV型半导体、非IV型半导体、化合物半导体以及有机和无机半导体。此外，术语“基板”和“半导体基板”既定包括单晶结构、多晶结构、非晶形结构、薄膜结构、分层结构(作为例子且并不希望具有限制性)、绝缘体上半导体(semiconductor-on-insulator，SOI)结构和其组合。为方便阐释且并不希望具有限制性,本文中描述用于硅半导体的半导体装置和制造方法，但本领域的技术人员将理解，也可使用其它半导体材料。此外，各种装置类型和/或掺杂半导体区可为描述方便起见而被标识为属于N型或P型且并不意图是限制性的，且此类标识可被属于“第一导电类型”或“第二相对导电类型”的更一般描述替换，其中第一类型可以是N型或P型且第二类型接着是P型或N型。
仍参考图3，半导体层106形成于BOX层104上方。在一个实施例中，半导体层106磊晶沉积于BOX层104上方，并可以是N型或P型掺杂的。在一个实施例中，半导体层106具有介于0.5微米(μm)到4μm的范围内的厚度。如下文更详细地描述，在示例性实施例中，利用半导体材料层106以在其上磊晶生长额外半导体材料，且因此为方便起见而非作为限制，半导体材料层106可以可替换地在本文中被称作晶种层。在示例性实施例中，半导体(晶种)层106是轻掺杂的。举例来说，半导体(晶种)层106可以是具有介于约1×1015/cm3到约8×1015/cm3的范围内的P型掺杂浓度的P型硅材料。支撑层101还可掺杂有与半导体(晶种)层106相同(或不同)的导电类型。在示例性实施例中，支撑层101是N型硅材料。应理解，本文中所描述的保护装置和制造制程不受所利用半导体材料的衬底约束，且本文中所描述的制造工艺还可用以在块体半导体衬底上产生保护装置。
参考图4，在示例性实施例中，对ESD保护装置结构100的继续遮掩装置结构的对应于ESD保护装置结构100的第二晶体管区103的一部分，并在半导体(晶种)层106的暴露部分内形成半导体材料的埋置掺杂层108，埋置掺杂层108具有与晶种层106的电导率相对的导电类型。在示例性实施例中，埋置掺杂层(NBL)108不在装置结构100的对应于第二晶体管区103的部分下方且跨越其延伸，这会另外增大保持电压。
通过以例如光阻材料等遮掩材料110遮掩保护装置结构100来形成埋置掺杂层108，所述遮掩材料被图案化成提供暴露待用于埋置掺杂层108的半导体(晶种)层106的一部分的植入遮罩。接着通过在掺杂浓度介于约1×1018/cm3到约1×1019/cm3的范围内的半导体(晶种)层106中植入由箭头112示出的例如锑离子或磷离子等N型离子来形成埋置掺杂层108。因此，在所示出实施例中，埋置掺杂层108可以可替换地在本文中被称作N掺杂埋层(N-doped buried layer，NBL)。在所示出实施例中，埋置掺杂层(NBL)108的深度(在后续热退火或任何其它扩散之后)对应于半导体(晶种)层106的厚度，以使得埋置掺杂层(NBL)108延伸到并与半导体(晶种)层106和绝缘(BOX)层104邻接或以其它方式接触。举例来说，根据一个或多个实施例，半导体(晶种)层106的厚度介于约1微米(或微米(micron))到约4微米(取决于具体应用的需要)的范围内，且埋置掺杂层(NBL)108的深度介于1微米到约4微米的范围内，其对应于半导体(晶种)层106的厚度。在一个实施例中，半导体(晶种)层106(和由此埋置掺杂层(NBL)108)的厚度是约2微米。
如图4中示出，在示例性实施例中，埋置掺杂层(NBL)108位于第一晶体管192(BJT22)的第一晶体管区102之下，而位于第二晶体管193(BJT 23)的第二晶体管区103之下的半导体(晶种)层106的半导体材料保持完整地位于内埋氧化物(BOX)层104之上。
在形成埋置掺杂层(NBL)108之后，ESD保护装置结构100的制造继续移除遮掩材料110并形成或以其它方式提供具有位于埋置掺杂层(NBL)108之上的期望厚度和与埋置掺杂层(NBL)108相对的导电类型的另一半导体材料掺杂区114，从而产生图5中示出的ESD保护装置结构100。举例来说，可通过在半导体(晶种)层106和埋置掺杂层(NBL)108上磊晶生长硅材料并通过将硼离子(或其它P型离子)添加到用以磊晶生长层114的反应物来原位掺杂硅材料来形成P型磊晶(P-epi)层114。在一个或多个实施例中，磊晶(P-epi)层114具有介于约1×1015/cm3到约8×1015/cm3的范围内的P型掺杂浓度。在示例性实施例中，磊晶(P-epi)层114被生长成介于约3微米到约6微米的范围内的厚度，所述厚度会视具体应用的需要而变化。应理解，本文中所描述的保护装置和制造工艺不受埋置掺杂区(NBL)和/或P型层形成的方式约束，且可以多种替代性方式制造或以其它方式实现图5中示出的保护装置结构100(例如P型层114不一定需要被实现为磊晶层且不一定需要以磊晶方式生长和/或原位掺杂，埋置掺杂区(NBL)108不一定需要通过离子植入形成，等等)。在替代性实施例中，层114可与埋置掺杂区(NBL)108具有相同导电类型(例如N型)。尽管如此，但是出于解释的目的而非限制，将在本文中在P型磊晶层114的上下文中描述主题。
现转而参看图6，在形成磊晶(P-epi)层114之后，制造工艺继续遮掩磊晶层114的部分，并在磊晶((P-epi)层114内形成具有相对导电类型的半导体材料的掺杂深N阱区116、118、120。可通过以遮掩材料122遮掩ESD保护装置结构100来形成掺杂深N阱区116、118、120，所述遮掩材料被图案化成提供植入遮罩，所述植入遮罩暴露待用于深N阱区118的磊晶(P-epi)层114的内部(或中心)部分和待用于邻接随后形成的深沟槽隔离区的周边深N阱区116、120的磊晶(P-epi)层114的周边部分。举例来说，可通过在具有介于约1×1016/cm3到约1×1019/cm3的范围内、且更优选约1×1017/cm3到约8×1016/cm3的范围内的掺杂浓度的磊晶(P-epi)层114中植入由形成由箭头124示出的例如磷离子或砷离子等N型离子以提供具有深度(在后续热退火或任何其它扩散之后)的掺杂深N阱区116、118、120来形成深N型阱区116、118、120，所述深度对应于磊晶(P-epi)层114的厚度以使得中心和周边深N阱区118、120延伸到并邻接N型埋层(NBL)108，由此将两个深N阱区118、120电连接到N型埋层(NBL)108。如所示出，深N阱区116、118、120将P型磊晶层114分割成在其中制造有ESD保护电路的相应双极结晶体管元件的单独P型区126、128。
在所示出实施例中，在形成深N阱区116、118、120之后，制造工艺继续形成隔离区，从而产生图7中示出的ESD保护装置结构100。在示例性实施例中，制造工艺通过执行深沟槽隔离(deep trench isolation，DTI)来提供向装置提供侧向隔离的介电材料深度隔离区130、132来隔离ESD保护电路与邻近半导体装置。举例来说，为了形成深度隔离区130、132，可以遮掩材料遮掩ESD保护装置结构100的内部部分，所述遮掩材料随后被图案化成暴露磊晶(P-epi)层114的周边部分和半导体(晶种)层106的底层部分，所述部分接着经蚀刻直到内埋氧化物(BOX)层104暴露为止。在其之后，例如氧化物材料等介电材料可沉积于所得沟槽中或生长于沟槽的暴露表面上以填充沟槽，从而产生从ESD装置100的表面延伸到内埋氧化物(BOX)层104的深度隔离(DTI)区130、132。
此外，通过执行浅沟槽隔离(STI)来在深N阱区116、118、120的上部部分和P型磊晶区126、128的邻近部分中形成介电材料的浅隔离区134、136、138、140。为了形成浅隔离区134、136、138、140，以遮掩材料遮掩磊晶(P-epi)层114的部分，所述遮掩材料被图案化成暴露周边深N阱区116、120、邻近于磊晶层114的内部(中心)深N阱区118的部分(同时遮掩内部(中心)深N阱区118的中间或中心部分)、和邻近于深N型阱区116、118、120的P型磊晶区126、128的部分。因而，浅隔离区134、136、138、140形成于邻近于深N阱区116、118、120的磊晶(P-epi)层114的部分之上。深N阱区116、118、120的暴露部分和P型磊晶层114的邻近部分接着被蚀刻成期望深度(其小于磊晶层114的厚度)。例如氧化物材料等介电材料可沉积以填充沟槽，从而产生浅隔离区134、136、138、140。根据一个或多个示例性实施例，浅隔离区134、136、138、140的深度介于约0.05微米到约1微米的范围内，且更优选，介于0.2微米到0.5微米的范围内。在所示出实施例中，浅隔离区134、136、138、140横向地延伸超出深N阱区116、118、120的边界。
现转而参看图8，制造保护装置结构100继续遮掩深N阱区116、118、120、并在深N阱区116、118、120之间在P型磊晶层114的区126、128的内部部分中形成P型(PHV)阱区142、144。P型(PHV)阱区142、144充当相应晶体管元件192、193(BJT 22、23)的基极区的包围或以其它方式围绕那个相应双极结晶体管元件的发射极的一部分。
为了制造P阱(PHV)区142、144，以遮掩材料146遮掩ESD保护装置结构100，所述遮掩材料被图案化成提供暴露磊晶(P-epi)层114的区126、128的内部部分同时遮掩N型区116、118、120和深沟槽隔离区130、132的植入遮罩。在图8的所示出实施例中，植入遮罩146的侧边缘从内部浅隔离区134、136、138的侧向边界偏移，以暴露周边浅隔离区134、136、138的部分，以使得随后形成的P阱(PHV)区142、144在浅隔离区134、136、138底下横向地延伸。接着通过在掺杂剂浓度大于磊晶层114的磊晶层114的暴露部分中植入由箭头148示出的例如硼离子等P型离子来形成P阱(PHV)区142、144。优选地，掺杂浓度介于1×1017/cm3到约1×1019/cm3的范围内，且更优选是约4×1017/cm3，以提供具有大于浅隔离区134、136、138、140的深度但小于磊晶层114的厚度的深度(在后续热退火或任何其它扩散之后)的掺杂P阱区142、144，使得更轻掺杂磊晶层114的至少一部分竖直地保持在P阱(PHV)区142、144与N型埋层(NBL)108之间。根据一个或多个示例性实施例，P阱(PHV)区142、144的深度大于0.3微米。
现转而参看图9，所示出制造工艺继续遮掩深N型阱区116、118、120和P型(PHV)阱区142的内部部分和磊晶区128的内部部分中的另外的掺杂P阱(PHV)区142，以提供高度掺杂的P阱(LVPW/PHV)区150，所述区充当第二晶体管193(BJT 23)的基极区的相对更高掺杂(更高电导率)部分。高度掺杂的P阱区150由叠置于P型高电压(P-type high voltage，PHV)区142上的低电压P掺杂井(low voltage P-doped well，LVPW)区构成。为了实现期望击穿电压，比相对更高掺杂基极阱区150具有更低电导率(或更高电阻率)的相对更轻的掺杂触发井(PHV)区154设置于高度掺杂P阱基极区150与集电极(DPN)区118之间。高度掺杂P阱(LVPW/PHV)区150定位于触发阱区154与周边深N型阱区116之间。在示例性实施例中，高度掺杂P型基极阱区150形成于邻接或以其它方式与触发P阱(PHV)区154接触的磊晶区128内。
参考图9，为了制造高度掺杂P阱(LVPW/PHV)基极区150，以遮掩材料152遮掩ESD保护装置结构100，所述遮掩材料被图案化成提供暴露触发P阱(PHV)区142的周边部分并遮蔽P阱(PHV)区154、深N型阱区116、118、120和内部浅隔离区136、138的植入遮罩。在图9的所示出实施例中，植入遮罩152的侧边缘从周边浅隔离区134的侧向边界偏移以暴露周边浅隔离区134的一部分，以使得随后形成的P阱基极区150在浅隔离区134底下横向地延伸。接着通过执行以下操作来形成P阱基极区150：植入由箭头155示出的例如硼离子等P型离子，来以大于触发阱区154的掺杂剂浓度，优选地介于约5×1017/cm3到约5×1019/cm3的范围内，且更优选是约1×1018/cm3到约1×1019/cm3，且按介于约100keV到约1500keV的范围内的能级另外掺杂具有掺杂剂浓度的磊晶区128内的P阱(PHV)区142的已暴露周边部分(150)，以提供深度大于浅隔离区134、136、138、140的深度但小于磊晶层114的厚度的P阱(LVPW/PHV)基极区150(后续热退火或任何其它扩散之后)，以使得更轻掺杂P型磊晶层114的至少一部分竖直地保持在P阱基极区150与N型埋层(NBL)108之间。根据一个或多个示例性实施例，P阱基极区150的深度大于0.3微米。虽然图9将P阱基极区150的深度示出为等于触发阱区154的深度，但是在其它实施例中，P阱基极区150的深度可大于或小于触发阱区154的深度。
在替代性实施例中，通过执行以下操作来形成P型阱区150：首先遮掩(例如以遮罩152，图9)并掺杂具有P型掺杂剂浓度的区128中的P型磊晶层114的内部部分，以形成低电压P掺杂井(LVPW)区(例如150)，并接着遮掩(例如以遮罩146，图8)并掺杂以形成晶体管区102中的P阱(PHV)区144并将P型高电压(PHV)区叠加于晶体管区103中的低电压P掺杂井(LVPW)区上，以形成高度掺杂P阱区(例如150)和邻近触发P阱区(例如154)，如图9中所描绘。
再次参考图9，相对更轻掺杂P型磊晶(P-epi)层114的中间部分156、157驻留于深N阱集电极区118的侧向边界与相应P型(PHV)阱区144、154的邻近侧向边界之间，指定跨越集电极-基极接面(例如N阱区118与相应P型(PHV)阱区144、154之间的)崩溃击穿电压。N阱区118与相应P阱(PHV)区144、154之间的中间部分156、157中的崩溃击穿产生载体，载体又增大相应P阱基极区144、154的电势以正向偏置基极-发射极接面并接通相应双极晶体管元件。P阱区144、154分别按侧向距离或间隔Spr、Sp与集电极区118间隔开，所述侧向距离或间隔限定相应晶体管192、193(BJT 22、23)的期望击穿电压。在本文中所描述的所示出实施例中，晶体管区102、103中的相应更轻掺杂P型磊晶区114的中间部分156、157在形成于其中的相应P阱区144、154的侧向边界与集电极阱区118的近端侧向边界之间保持完整。在这方面，相应P阱区144、154的侧向边界与集电极阱区118的近端侧向边界之间的侧向距离(分别属于中间部分156、157的间隔Spr、Sp)对应于那个相应双极晶体管元件的稳态(或DC)崩溃击穿电压。在一个或多个示例性实施例中，相应P阱区144、154的侧向边界与集电极阱区118的近端侧向边界之间的侧向间隔距离(间隔Spr、Sp)小于十微米。在一些实施例中，相应P阱区144、154可邻接集电极阱区118。
在相对于端14、186在端12、184处施加更高的瞬态电压的ESD事件期间，第一晶体管192(BJT 22)的基极-集电极接面(例如基极区144、176与通用集电极区108、118之间的)被正向偏置，由此升高通用集电极区108、118的电势。集电极电势增大，直到崩溃击穿跨越第二晶体管193(BJT 23)的集电极-基极接面发生为止。应注意，第二晶体管193(BJT 23)的集电极-基极接面的稳态(或DC)崩溃击穿电压由触发基极阱区154与集电极阱区118之间的距离(Sp)指示(或可替换的是更低电导率磊晶层114的中间部分157的长度(Sp)驻留于触发基极阱区154与集电极阱区118之间)。
第二晶体管区103中的触发阱区154与集电极(DPN)区118按限定第二晶体管193(BJT 23)的击穿电压的距离(Sp)间隔开。触发基极阱区154与集电极区118(即，中间部分157)的侧向边界之间的距离(Sp)可变化以增大和/或减小第二晶体管193(BJT 23)的前向DC击穿电压(VTDC)。举例来说，在一个实施例中，距离Sp＝0产生约19V的前向DC击穿电压(VTDC)，而距离Sp＝3.5微米产生约55V的前向DC击穿电压(VTDC)。在这方面，增大间隔距离(Sp)会增大第二晶体管193(BJT 23)的击穿电压，而减小间隔距离(Sp)会减小第二晶体管193(BJT 23)的击穿电压。
参考图10到11，为了实现增大的保持电压(Vh)，第二晶体管193(BJT 23)的高度掺杂基极阱区150包括形成于其中且处于浮置电势下的电连接的浅N型掺杂区162与P型掺杂区174，以减小第二晶体管193BJT(BJT 23)的电流增益。掺杂区162、174是浮置的，这是因为它们不直接连接到任何装置端184、186或可接地或以其它方式影响掺杂区162、174的电势的任何其它外部电路。浮置掺杂区162、174横向地安置于浅N型掺杂发射极区160与P掺杂触发区154之间。浮置掺杂区162、174相对于彼此具有相对的电导率，并短路或以其它方式电连接在一起而无任何介入的外部电路元件，以使得它们具有大体上相同的电势。在示例性实施例中，浮置掺杂区162、174邻接或以其它方式彼此接触。对于NPN装置，P型浮置区174横向地驻留于浮置N型区162与P掺杂触发区154之间。浮置N型区162横向地驻留于发射极区160与浮置P型区174之间，以在第二晶体管193(BJT 23)通过崩溃击穿触发或接通之后收集在ESD事件期间以其它方式在发射极区160与集电极阱区118之间流动的电子。P型浮置区174横向地驻留于浮置N型区162与集电极阱区118之间，与由N型浮置区162收集的电子重组的供应孔借助于浮置区162、174电连接。以此方式，浮置区162、174被配置成协作地提供电流路径以在其触发(或接通)之后减小第二晶体管193(BJT23)的电流增益(β)。通过减小电流增益，第二晶体管193(BJT 23)的保持电压(Vh)增大，这又会增大保护电路18和/或保护装置结构100的保持电压(Vh)。应了解，更高保持电压(Vh)减小封闭易感性(例如通过增大保持电压与供应(或操作)电压之间的差并为制造变化提供更大的容限等等)。虽然未示出，但是在一些实施例中，第一晶体管192(BJT 23)的高电导率基极阱区144还可包括形成于其中以在相反方向上增大保持电压的电连接式浮置区。
参考图10，在示例性实施例中，在形成浅N型和P型接触区和浮置N型和P型掺杂(结)区之前，制造工艺继续形成位于P阱区144、150、154之上的间隔开的硅化物阻挡区159。在这方面，硅化物阻挡区159防止硅化物材料在相邻浅接触区与浮置掺杂区之间的P阱区144、150、154的部分上的后续形成。硅化物阻挡区159包括一种或多种硅化物阻挡材料，例如一种或多种氧化物材料和/或一种或多种氮化物材料。举例来说，在一个实施例中，通过执行以下操作来形成硅化物阻挡区159：形成一层氧化物材料(其可充当用于晶圆上的其它装置的栅极介电质)、形成位于氧化物材料之上的一层氮化物材料、和蚀刻和氮化物材料以暴露P阱区144、150、154的待用于浅接触区的部分，同时位于P阱区144、150、154之上的剩余硅化物阻挡材料保持完整。
再次参考图10，在形成硅化物阻挡区159之后，浅N型接触区160、164、166和浮置N型掺杂区162形成于晶体管区103中的高度掺杂P阱基极区150、深度N型集电极阱区118和晶体管区102中的P阱基极区144内。通过以遮掩材料168遮掩ESD保护装置结构100来形成浅N型接触区160、164、166和浮置N型掺杂区162，所述遮掩材料被图案化成暴露P阱区144、150和浅隔离区136、138之间的深N型阱区118的中心部分，如由图10示出。接着通过执行以下操作来形成浅接触区160、164、166和浮置掺杂区162：在具有介于约5×1019/cm3到约1×1021/cm3的范围内的掺杂剂浓度的区118、150、144的暴露部分中植入由箭头170示出的例如磷离子或砷离子等N型离子，以提供具有小于浅隔离区134、136、138、140的深度的深度(在扩散之后)的浅N型区160、162、164、166。举例来说，根据一个或多个实施例，浅N型区160、162、164、166的深度介于约0.05微米到约0.3微米的范围内。在所示出实施例中，每个发射极接触区160、166形成或以其它方式驻留于相应更高电导率基极阱区150、144内，使得相应基极阱区150、144围绕、包围和/或邻接相应发射极接触区160、166。此外，在所示出实施例中，浮置N型掺杂区162形成或以其它方式驻留于高度掺杂(更高电导率)基极阱区150内，所述基极阱区围绕、包围和/或邻接浮置N型掺杂区162。
参考图11，以类似方式，通过以遮掩材料178遮掩ESD保护装置结构100来形成浅P型接触区172、176和浮置P型掺杂区174，所述遮掩材料被图案化成暴露晶体管区103中的高度掺杂P阱基极区150的部分和晶体管区102中的P阱基极区144的部分。在遮掩材料178图案化之后，通过在晶体管区103中的高度掺杂P阱基极区150的暴露部分和晶体管区102中的P阱基极区144中以介于约5×1019/cm3到约1×1021/cm3的范围内的掺杂剂浓度植入由箭头180示出的例如硼等P型离子来形成浅P型区172、174、176，以提供具有小于浅隔离区134、136、138、140的深度(例如介于约0.05微米到约0.3微米的范围内)的深度(在扩散之后)的浅P型区172、174、176。在这方面，基极接触区172、176和浮置P型掺杂区174中的每一个由相应P阱基极区150、144包围或以其它方式围绕。
N型接触区160、166中的每一个分别充当用于第二晶体管193(BJT 23)和第一晶体管192(BJT 22)的相对更高的掺杂发射极。N型接触区164充当用于第一晶体管192(BJT 22)和第二193(BJT 23)的共享集电极阱区118的相对更高掺杂集极接触区，且浮置N型掺杂区162与浮置P型掺杂区174协作地起作用以减小第二晶体管193(BJT 23)的电流增益(β)。在这方面，如上文所描述，N型发射极区166、P型基极区144、176和N型集电极区108、118充当保护电路18的第一晶体管192(BJT 22)，而第二N型发射极区160、第二P型基极区150、154、172和N型集电极区108、118充当保护电路18的第二晶体管193(BJT23)。
现转而参看图12，在实施例中，在形成浅N型和P型接触区和浮置掺杂区162、174之后，可通过执行以下操作来完成ESD保护装置结构100的制造：在基极接触区172、176和发射极接触区160、166上形成触点182、提供相应双极结晶体管元件的相应基极与发射极电极之间的电连接、和提供到/从相应双极结晶体管元件电连接基极和发射极电极和包括保护装置结构100的电子装置10的相应物理接口端184、186(图1中的12、14)的电连接。触点182可被实现为金属硅化物层，通过将一层硅化物形成金属舒适地沉积到基极接触区172、176和发射极接触区160、166的已暴露表面上来形成所述金属硅化物层，并例如通过快速热退火(rapid thermal annealing，RTA)加热ESD保护装置结构100以使硅化物形成金属与已暴露硅反应，并在未由硅化物阻挡区158遮掩的电极接触区160、166、172、176的顶部处形成金属硅化物层作为触点182。
在实施例中，在触点182形成之后，制造工艺继续形成位于ESD保护装置结构100之上的一层介电材料188。介电材料188可被实现为以常规方式舒适地沉积于ESD保护装置结构100之上的层间介电材料，例如氧化物材料。移除位于基极接触区172、176和发射极接触区160、166之上的介电材料188的部分以暴露触点182。可通过使用各向异性蚀刻剂来蚀刻介电材料188以提供位于基极和发射极触点182之上空隙化区来移除介电材料188。
在下一步骤中，第一晶体管192(BJT 22)的基极接触区166和发射极接触区176的接触区182可系结在一起以形成物理接口端184，且第二晶体管192(BJT 23)的基极接触区160和发射极接触区172的接触区182可接着系结在一起以形成ESD保护装置100的物理接口端186。在示例性实施例中，导电材料190形成于相应晶体管192、193(BJT 22、23)的已暴露基极和发射极触点182之上。可通过将位于ESD保护装置结构100之上的金属材料舒适地沉积成大于或等于介电材料188的厚度的厚度来在空隙化区中形成导电材料190。如所示出，导电材料190可被图案化、引导或以其它方式形成为提供相应双极结晶体管(BJT)元件192、193(BJT 22、23)的基极与发射极之间的直接电连接，由此有效地使双极结晶体管元件的基极与发射极一起短路。此外，导电材料190可被图案化、引导或以其它方式形成为提供相应双极结晶体管(BJT)元件的电极区160、166、172、176与电子装置的相应物理接口端184、186之间的电连接。在示例性实施例中，位于集电极井触点164之上的介电材料188保持完整，以使得集电极区108、116、118、120是浮置的并不直接连接到可接地或以其它方式影响通用集电极的电势的任何装置端或任何其它外部电路。
在一些实施例中，触点182形成于浮置掺杂区162、174上，介电材料188被图案化成暴露位于浮置掺杂区162、174之上的触点182，且导电材料190形成为提供浮置掺杂区162、174之间的电连接。
因此，参考图12，在实施例中，本发明提供一种包括ESD保护装置结构100的半导体装置，所述半导体装置包括：具有第一导电类型的半导体材料基极阱区150、154，其中基极阱区150、154包括第一区150和第二区154，第一区150比第二区154具有更高的掺杂剂浓度，且第二区154安置于第一区150与具有第二导电类型的半导体材料集电极区118之间；基极阱区150、154的第一区150内的半导体材料发射极区160，发射极区160具有与第一导电类型相对的第二导电类型；基极阱区150、154的第一区150内的半导体材料基极接触区172，基极接触区172具有第一导电类型；基极阱区150、154的第一区150内的第一半导体材料浮置区162，第一浮置区162具有第二导电类型；和基极阱区150、154的第一区150内的第二半导体材料浮置区174，第二浮置区174具有第一导电类型，其中：基极阱区150、154的第一区150的一部分安置于发射极区160与基极阱区150、154的第二区154之间；基极阱区150、154的第一区150的掺杂剂浓度大于基极阱区150、154的第二区154；第一浮置区162安置于发射极区160与第二浮置区174之间；第二浮置区174安置于第一浮置区162与基极阱区150、154的第二区154之间；第一浮置区162与第二浮置区174邻接并电连接；且基极接触区172与发射极区160电连接。
在图12中示出的配置中，参考图1，保护电路18被实现为ESD保护装置结构100，所述ESD保护装置结构包括在其中形成有BJT 22、23的电极的两个NPN双极结晶体管192和193，其中第一晶体管192(BJT 22)形成于晶体管区102中且第二晶体管193(BJT 23)形成于晶体管区103中。在这方面，物理接口端184被实现为供应电压端12，且物理接口端186被实现为接地电压端14。第二BJT 23由N型发射极区160、P型基极区150、172和N型集电极区108、118组成，且第一BJT 22由N型发射极区166、P型基极区144、176和N型集电极区108、118组成。
为了示出装置内的晶体管192与193的位置和电互连，图12包括示出装置100内的数个晶体管结构的大致位置的虚线示意性叠对。在叠对中，第一晶体管192(BJT 22)由晶体管Q2表示且第二晶体管193(BJT 23)由晶体管Q1表示。在图12中，晶体管Q1、Q2、Q3(下文所描述)和其互连件仅出于参考目的而被包括，并且不形成装置100的结构的任何部分。在图12中，浅N掺杂接触区166和p掺杂接触区176分别充当第一晶体管192(BJT 22)的发射极和基极。N掺杂接触区160和p掺杂接触区172分别充当第二晶体管193(BJT 23)的发射极和基极。N阱区118(和连接的NBL区108)充当晶体管192与193的共享集电极。第一晶体管192的发射极接触区166与基极接触区176的触点182系结在一起以形成用于ESD保护装置100的物理接口端184。第二晶体管193的发射极接触区160与基极接触区172的触点182系结在一起以形成用于ESD保护装置100的物理接口端186。在此配置中，反射极PNP晶体管结构在图12在的晶体管Q3的大致位置处形成于装置100中。深N阱区118和邻接NBL区108充当晶体管结构Q3的基极，且P阱区144、150充当晶体管结构Q3的发射极和集电极。深N阱区118还充当第一晶体管192和第二晶体管193两者的集电极。在当前装置中，形成于第一晶体管192下的NBL108实现寄生PNP晶体管结构Q3的操作。
在前向ESD事件期间，当正电压相对于端186被施加到端184时，第一晶体管192充当正向偏置二极管，且第二晶体管193的基极-集电极接面反向偏置。当足够大的电压相对于端186被施加到端184时，第二晶体管区103中的磊晶区114的中间部分157变得耗尽自由载波。当所施加电压增大到Vt1时，跨越第二晶体管区103的中间部分157中的基极-集电极间隔发生崩溃击穿。因此，在晶体管193中发生击穿的(前向)触发电压Vt1可取决于触发P阱区154与第二晶体管193内的集电极N阱区118之间的基极-集电极间隔；间隔越大，Vt1越高，且相反地，间隔越小，Vt1越小。当所施加电压增大高于Vt1时，崩溃击穿产生接通第二(NPN)晶体管193(Q1)的载波。第二(NPN)晶体管193(Q1)接着与PNP晶体管结构Q3耦合，以使得第二晶体管193(Q1)的基极也充当并连接到晶体管结构Q3的集电极区，且第二晶体管193(Q1)的集电极区充当并连接到晶体管结构Q3的基极。第二晶体管193与晶体管结构Q3之间的耦合形成寄生硅可控整流器(silicon controlled rectifier，SCR)。寄生SCR效应在装置突返并开始导电之后为装置提供强电流能力。
相反地，在反向ESD事件期间，当负电压相对于端186被施加到端184时，第二晶体管193充当正向偏置二极管，且晶体管193的基极-集电极接面反向偏置。当具有足够大的振幅的正电压相对于端186被施加到端184时，晶体管区103中的磊晶区114的中间部分156变得耗尽自由载波。当所施加电压增大到Vt1R时，跨越晶体管区102中的磊晶区114的部分156中的基极-集电极间隔发生崩溃击穿。因此，在第一晶体管192中发生崩溃击穿的反向触发电压Vt1R可取决于第一晶体管192内的P阱144与N阱118之间的基极-集电极间隔；间隔越大，Vt1R越高，且相反地，间隔越小，Vt1R越小。当所施加电压增大高于Vt1R时，崩溃击穿产生载波以接通第一(NPN)晶体管192(Q2)。第一(NPN)晶体管192(Q2)接着与PNP晶体管结构Q3耦合，其方式是使得晶体管192(Q2)的基极也充当并连接到晶体管结构Q3的集电极区，且第一晶体管192(Q2)的集电极区充当并连接到晶体管结构Q3的基极。第一晶体管192与晶体管结构Q3之间的耦合也形式寄生SCR。寄生SCR效应在装置突返并开始导电之后为装置提供强反向电流能力。
前向触发电压Vt1与反向触发电压Vt1R可大体上相同或不同，这取决于中间部分156、157中的基极-集电极间隔(Sp、Spr)是否大体上相同或不同。
在图12中示出的布置中，第二晶体管193控制前向ESD事件期间的ESD保护装置100的前向触发。在所施加电压超出装置的Vt1(且因此装置开始突返并传导电流)之后，由第二晶体管193和晶体管结构Q3形成的寄生SCR控制ESD保护装置100的前向保持电压。第一晶体管192在反向ESD事件期间控制ESD保护装置100的反向触发。在所施加电压超出装置的Vt1R(且装置开始突返并传导电流)之后，由第一晶体管192和晶体管结构Q3形成的寄生SCR控制ESD保护装置100的反向保持电压。
在具有完整均匀植入的NBL的常规双极性ESD保护装置中，大量电流流经定位于每个晶体管下的NBL。但是，在图12中示出的ESD装置100中，仅在第一晶体管192下存在NBL108。因此，在触发装置之后，相对极少电流流经用于第二晶体管193的NBL 108。此行为增大装置的前向保持电压Vh，从而针对前向ESD事件改善其性能。前向与反向操作可对称。
图13到14示出传输线脉冲(TLP)数据的图式，其具有两个不同+40V/-40V ESD保护装置(钳)中的电流与电压(I-V)图形，连同指示从所述图形确定的保持电压Vh、触发电压和电流能力It2的和每个装置的宽度(占据面积)的表。图形A是指类似于USP 9287255的图14中所公开的ESD保护装置400而结构化的+40V/-40V ESD保护装置，作为具有作为2堆叠配置串联连接的浮置P结(450)的1堆叠NPNB。简单来说，每个堆叠400包括两个晶体管(320、322)，所述晶体管各自具有：更高电导率基极阱区(344、346)，其包围发射极且安置于包围基极触点的邻近更低电导率基极阱区(340、342)与与集电极井(316)间隔开的触发基极阱区(336、338)之间；NBL层(308)，其在第一晶体管(320)中存在但从第二晶体管(322)缺少；和浮置P型掺杂区(450)，其在发射极(350)与集电极井(316)之间位于第二晶体管(322)中的触发基极阱区(336)内。图形B是指作为具有第一和第二晶体管的单个1堆叠NPNB的根据本发明的+40V/-40V ESD保护装置，第二晶体管包括包围发射极区和电浮置N型和P型掺杂结区的叠置高度掺杂(高度导电、更低电阻率)基极阱区，包括高度掺杂基极阱区与集电极区之间的相对更低电导率(更高电阻率)掺杂触发基极阱区，并不包括下伏NBL层。
两个40V ESD钳的TLP数据示出本发明1堆叠ESD保护装置相比于现有技术2堆叠ESD保护装置的类似或更高Vh。数据还示出系统级ESD保护的类似ESD稳固性(It2)。另外，发明性1堆叠ESD保护装置表明36％的占据面积节约，现有技术2堆叠ESD钳需要串联连接的两个装置以便满足>35V Vh和比当前ESD保护装置(53μm宽度)大得多的占据面积(83.64μm宽度)。
图15到19以横截面示出根据一个或多个示例性实施例的适用作电子装置中的保护电路18的ESD保护装置结构200的另一实施例。如所示出，ESD保护结构200与ESD保护结构100包括相同的组件，除了埋置掺杂层(NBL)208的构型和结构以外。
参考图15，半导体层206形成于BOX层204上方，如参考图3所描述。在遮掩半导体层206以形成埋置掺杂层(NBL)208的过程中，环形遮掩层210形成于半导体层206上方并包括开口213、215、217。在实施例中，通过在半导体层206上形成一层例如光阻材料等遮掩材料并图案化遮掩层以形成开口213、215、217来形成环形遮掩层210。环形遮掩层210覆盖第二晶体管区203中的半导体层206的环形区。环形遮掩层210具有第二晶体管区203中的半导体层206上方的开口213和217和第一晶体管区202中的半导体层206上方的开口215。接着通过开口213、215、217将由箭头212示出的植入物注入或扩散到半导体层206中，以在如由开口213、215、217限定的半导体层206内形成掺杂区。植入物212进入半导体层206的暴露区，并被阻止进入由遮掩层210覆盖的那些区中的半导体层206。
图16示出移除环形遮掩层210之后的后续处理阶段时的ESD保护装置200。到半导体层206中的植入212产生高度掺杂的区219、221、223，所述区对准到环形遮掩层210中的开口，例如开口213、215、217。在植入212之后，掺杂剂可从高度掺杂的区横向地扩散约例如0.5到2μm，从而在高度掺杂区219、221、223周围产生侧向扩散的区225。侧向扩散的区225比高度掺杂的区219、221、223具有更低的掺杂剂浓度。举例来说，高度掺杂的区219、221、223可具有约1×1016cm-3到约1×1019cm-3的掺杂剂浓度，而侧向扩散的区225可具有约5×1015cm-3到约1×1018cm-3的掺杂剂浓度。
掺杂区219、221、223和侧向扩散的区225形成N型埋层(NBL)208。由于环形遮掩层210，NBL 208在整个第一晶体管区202中但仅部分地在第二晶体管区203中形成。在第二晶体管区203中，半导体层206包括产生环形遮掩层210于的环形未掺杂区227(环区)。因此，NBL 208可被描述为具有掺杂区219与第二晶体管区203中的掺杂区221、223之间的开口或间隙229，其中半导体层206的未掺杂部分227(环区)与BOX层204直接接触。在第一晶体管区202中，NBL 208提供位于所述区之下的连续掺杂层。半导体层206中的未掺杂区227(环区)允许NBL208具有增大的电阻。
在替代实施例中，可形成类似于NBL 208的P型埋层，使用P型掺杂剂和环形遮掩层201来在所述P型埋层中执行植入212。
图17示出根据各种实施例的图16的ESD保护装置200的一部分的俯视图。环形遮掩层210的限定高度掺杂区219、221、223的开口213、215、217(图15中示出)包括内部开口213和外部开口215、217。外部开口215、217相互连接并构成与内部开口213分离并包围内部开口213的单个外部开口215、217。举例来说，内部开口213可以是矩形的以产生矩形掺杂区219，如图17中示出。
环形遮掩层210产生包括外部区221、223和内部区219的高度掺杂区219、221、223。外部区221、223包括定位于第一晶体管区202中的主区221和定位于第二晶体管区203中的边缘区223。内部区219作为隔离岛定位于外部区221、223内。内部区219由分离内部区219与外部区221、223环区227包围。环区227是半导体层106的环形未掺杂区。在所示出实例中，环区227是半导体层106的唯一未掺杂区。
未掺杂环区227具有宽度WR，宽度WR可以是恒定或在某一程度上沿着环区227的内周界231或外周界233可变。在实施例中，宽度WR是基本恒定的。在另一实施例中，宽度WR表示环区227的例如沿着环区227的内或外周界在多个位置处测量的平均宽度，并接着被平均化。未掺杂环区227的内圆周331是内部掺杂区219的外周界。环区227的外周界233是外部区221、223的内圆周。在实施例中，环区227的宽度WR大于或等于(>)0.5μm，且等于或小于(<)9.0μm(例如0.5μm<WR<9.0μm)。
参考图15，环形遮掩层210具有宽度WM，宽度WM决定环区227的所得宽度WR。在实施例中，环区227的宽度WR范围可以是0μm到10μm。在一个实施例中，环形遮掩层210的宽度WM足够大以防止邻近高度掺杂区之间的侧向扩散物重叠，以便提供如图16到17中示出的NBL208内的环区227。因而，环区227提供掺杂区219与掺杂区221、223之间的未掺杂间隙229。在一个此类实施例中，环形遮掩层210的宽度WM是至少0.5μm。在另一实施例中，宽度WM是小的(例如小于0.5μm)使得邻近高度掺杂区之间的侧向扩散物会合或重叠，从而产生由侧向扩散的区225组成的轻掺杂环区。在掺杂区219与掺杂区221、223之间不存在未掺杂间隙229的状况下，侧向扩散的区225可被称作轻掺杂环区227。
图18示出后续处理阶段时的ESD保护装置200。在在掺杂区219、221、223中形成半导体层206以形成NBL 208之后，移除遮掩层210，且在半导体层206和NBL 208上方形成掺杂半导体层214，如参考图5所描述，从而引起图18中示出的ESD保护装置结构200。在实施例中，掺杂半导体层214通过硅的磊晶沉积形成，并可以是N型或P型掺杂的。
如图18中示出，NBL 208并不穿过ESD保护装置200连续。可替换的是一旦形成，那么NBL 208限定环区227。也就是说，环区227定位于第二晶体管区203中的NBL 208的掺杂内部区219与掺杂外部区221、223之间的开口或间隙229(图18)内。因而，NBL 208不形成跨越BOX层204的表面形成的N型材料的连续层。NBL 208在第一晶体管区202中但不在第二晶体管区203中连续。半导体层214与半导体层206的不包括NBL 208的部分(例如环区227中的半导体层206的部分)的组合可被称作半导体区235(见图19)。因而，半导体区235形成于NBL208和BOX层204上方。借助于环区227，半导体区235与BOX层204接触。
如上文提到，NBL 208的掺杂内部区219和与掺杂外部区221、223之间的间隙229可足够小，以允许NBL侧向扩散物在中间会合，以形成例如呈将是环形的侧向扩散区235形式的更轻掺杂NBL延伸部。侧向扩散的区235可替换环区227，而不会定性地改变ESD保护装置200的操作特性。
处理可接着如关于图6到12所描述而继续以产生ESD保护装置200，如图19中示出。ESD保护装置大体上类似于来自图12的ESD保护装置100，除了NBL层208以外，所述NBL层由由未掺杂(或轻掺杂)环形区227包围的内部区219构成，所述环形区由重掺杂外部区221、223包围。此实施例可实现与图12中的实施例类似的高保持电压Vh。在ESD装置200中，NBL208在内部区219与外部区221、223之间不存在(从而产生环区227和侧向扩散的区225)，或在内部区219与外部区221、223之间存在，但仅以相对低的掺杂浓度存在(从而引起侧向扩散的区225，但不一定是在环区227中)。因此，在触发装置200之后，相对极少电流流经用于晶体管293的NBL 208。此行为会增大装置的前向保持电压Vh，从而针对前向ESD事件改善其性能。
出于简洁起见，可不在本文中详细地描述与半导体和/或集成电路制造、ESD保护方案和主题的其它功能性方面相关的常规技术。此外，特定术语还可在本文仅出于参考的目的而使用，且因此并不希望具有限制性。举例来说，除非由上下文清晰地指示，否则术语“第一”、“第二”和指结构的其它此类数字术语并不暗示次序或顺序。以上描述还指元件或节点或特征“连接”或“耦合”在一起。如本文所使用，除非以其它方式明确地陈述，否则“连接”意味着一个元件直接接合到另一元件(或直接与另一元件连通)，且不一定以机械方式接合。同样地，除非以其它方式明确地陈述，否则“耦合”意味着一个元件直接或间接接合到另一元件(或与另一元件直接或间接连通)，且不一定以机械方式接合。因此，虽然图中示出的示意图可描绘电路元件和/或端之间的直接电连接，但是可替换的实施例可使用介入电路元件和/或组件，同时以大体上类似的方式起作用。
前述详细描述本质上仅仅是说明性的，且并不意图限制主题的实施例或此类实施例的应用和用途。本文中描述为“示例性”的任何实施方案未必应解释为比其它实施方案优选或有利。此外，不希望受到先前技术领域、背景技术或详细描述中呈现的任何所表达或暗示的理论的限定。虽然前述详细描述中已呈现至少一个示例性实施例，但是应了解，存在大量变化。还应了解，本文中所描述的一个或多个示例性实施例并不希望以任何方式限制所主张主题的范围、适用性或配置。实际上，以上详细描述将向本领域的技术人员提供用于实施所描述的一个或多个实施例的方便的指南。应理解，可在不脱离由权利要求书所限定的范围的情况下对元件的功能和布置作出各种改变，权利要求书所限定的范围包括于提交本专利申请案时的已知等效物和可预见的等效物。因此，上文所描述的示例性实施例或其它限制的细节不应被相反地曲解为权利要求缺少明确意图。

Claims (10)

1.一种半导体装置(100)，其特征在于，包括：
具有第一导电类型的第一半导体材料区(150)；
与所述第一区(150)部分地重叠的第二半导体材料区(154)，所述第二区(154)具有第一导电类型；
所述第一区(150)内的第三半导体材料区(160)，所述第三区(160)具有与所述第一导电类型相对的第二导电类型；
第四半导体材料区(118)，其具有所述第二导电类型；
第五半导体材料区(172)，其具有所述第一导电类型；
所述第一区(150)内的第六半导体材料区(162)，所述第六区(162)具有所述第二导电类型；以及
所述第一区(150)内的第七半导体材料区(174)，所述第七区(174)具有所述第一导电类型；
其中：
所述第一区(150)的一部分安置于所述第三区(160)与所述第二区(154)之间；
所述第二区(154)安置于所述第一区(150)与所述第四区(118)之间；
所述第一区(150)的掺杂剂浓度大于所述第二区(154)；
所述第五区(172)与所述第三区(160)电连接；
所述第六区(162)与所述第七区(174)邻接并电连接，且安置于所述第三区(160)与所述第二区(154)之间；且
所述第六区(162)和所述第七区(174)是浮置的。
2.根据权利要求1所述的半导体装置(100)，其特征在于
所述第一区(150)包括第一基极阱区；
所述第二区(154)包括触发基极阱区；
所述第三区(160)包括发射极区；
所述第四区(118)包括集电极区；且
所述第五区(172)包括基极接触区。
3.根据权利要求1或权利要求2所述的半导体装置(100)，其特征在于：
所述第一区(150)的掺杂剂浓度大于或等于le16，且
所述第二区(154)的掺杂剂浓度小于或等于le19。
4.根据权利要求1到3中任一项所述的半导体装置(100)，其特征在于
所述第二区(154)与所述第四区(118)隔开一定距离；
所述第六区(162)与所述第七区(174)邻接；
所述第六区(162)与所述第七区(174)一起短路；和/或
所述第三区(160)与所述第五区(172)一起短路。
5.根据权利要求1到4中任一项所述的半导体装置(100)，其特征在于，进一步包括：
具有所述第一导电类型的第八半导体材料区(114)，所述第八区(114)位于所述第一区(150)和所述第二区(154)之下，并位于具有所述第二导电类型的埋置半导体材料区(108)之上；
其中所述第八区(114)的掺杂剂浓度小于所述第一区(150)和所述第二区(154)。
6.根据权利要求5所述的半导体装置(200)，其特征在于，所述埋置区(208)具有外部区(221、223)和内部区(219)，所述外部区(221、223)和内部区(219)是所述第二导电类型的重掺杂区，所述内部区(219)由环区(227)包围，所述环区(227)是未掺杂或轻度掺杂的环形区并由所述外部区(221、223)包围。
7.根据权利要求5或权利要求6所述的半导体装置(100)，其特征在于，所述第八区(114)的一部分安置于所述第二区(154)与所述第四区(118)之间。
8.一种保护装置结构(100)，其特征在于，包括：
具有第一导电类型的第一半导体材料基极阱区(150、154)，其中所述第一基极阱区(150、154)包括第一区(150)和第二区(154)，所述第一区(150)的掺杂剂浓度高于所述第二区(154)，且所述第二区(154)安置于所述第一区(150)与具有所述第二导电类型的半导体材料集电极区(118)之间；
所述第一基极阱区(150、154)的所述第一区(150)内的第一半导体材料发射极区(160)，所述第一发射极区(160)具有与所述第一导电类型相对的第二导电类型，其中所述第一基极阱区(150、154)的所述第一区(150)的至少一部分安置于所述第一发射极区(160)与所述第一基极阱区(150、154)的所述第二区(154)之间；
所述第一基极阱区(150、154)的所述第一区(150)内的第一半导体材料基极接触区(172)，所述第一基极接触区(172)具有所述第一导电类型，其中所述第一基极阱区(150、154)的所述第一区(150)的至少一部分安置于所述第一基极接触区(172)与所述第一发射极区(160)之间，且所述第一发射极区(160)安置于所述第一基极接触区(172)与所述第一基极阱区(150、154)的所述第二区(154)之间，且所述第一发射极区(160)与所述第一基极接触区(172)电连接；
所述第一基极阱区(150、154)的所述第一区(150)内的第一半导体材料浮置区(162)，所述第一浮置区(162)具有所述第二导电类型，其中所述第一浮置区(162)安置于所述第一发射极区(160)与所述第一基极阱区(150、154)的所述第二区(154)之间；以及
所述第一基极阱区(150、154)的所述第一区(150)内的第二半导体材料浮置区(174)，所述第二浮置区(174)具有所述第一导电类型，其中所述第二浮置区(174)安置于所述第一浮置区(162)与所述第一基极阱区(150、154)的所述第二区(154)之间，且所述第一浮置区(162)与所述第二浮置区(174)电连接；
具有所述第一导电类型的第二半导体材料基极阱区(144)，所述集电极区(118)安置于所述第一基极阱区(150、154)的所述第二区(154)与所述第二基极阱区(144)之间；
所述第二基极阱区(144)内的第二半导体材料发射极区(166)，所述第二发射极区(166)具有所述第二导电类型；以及
所述第二基极阱区(144)内的第二半导体材料基极接触区(176)，所述第二基极接触区(176)具有所述第一导电类型，其中所述第二基极接触区(176)与所述第二发射极区(166)电连接；
其中：
所述第二基极阱区(144)的至少一部分安置于所述第二基极接触区(176)与所述第二发射极区(166)之间；且
所述第二发射极区(166)安置于所述第二基极接触区(176)与所述集电极区(118)之间。
9.一种包括根据权利要求8所述的保护装置结构(100)的装置(10)，其特征在于，所述装置(10)进一步包括：
第一接口端(12、184)，其耦合到所述第二基极接触区(176)；
第二接口端(14、186)，其耦合到所述第一基极接触区(172)；以及
功能电路(16)，其耦合到所述第一接口端(12、184)和所述第二接口端(14、186)。
10.一种在半导体衬底上制造保护装置结构(100)的方法，其特征在于，所述方法包括：
在所述半导体衬底中形成半导体材料阱区(142)，所述阱区(142)具有第一导电类型；
将所述阱区(142)的第一部分(150)形成为掺杂剂浓度比所述阱区(142)的第二部分(154)更高，以形成基极阱区(150、154)，其中所述基极阱区(150、154)的所述第二部分(154)安置于所述基极阱区(150、154)的所述第一部分(150)与具有所述第二导电类型的半导体材料集电极区(118)之间；
在所述基极阱区(150、154)的所述第一部分(150)内形成半导体材料发射极区(160)，所述发射极区(160)具有与所述第一导电类型相对的第二导电类型，其中所述基极阱区(150、154)的所述第一部分(150)的至少一部分安置于所述发射极区(160)与所述基极阱区(150、154)的所述第二部分(154)之间；
在所述半导体衬底中形成半导体材料基极接触区(172)，所述基极接触区(172)具有第一导电类型；
在所述基极阱区(150、154)的所述第一部分(150)内形成所述发射极区(160)与所述基极阱区(150、154)的所述第二部分之间的第一半导体材料浮置区(162)，所述第一浮置区(162)具有所述第二导电类型；
在所述基极阱区(150、154)的所述第一部分(150)内形成所述发射极区(160)与所述基极阱区(150、154)的所述第二部分之间的第二半导体材料浮置区(174)，所述第二浮置区(174)具有所述第一导电类型，其中所述第一浮置区(162)与所述第二浮置区(174)电连接；以及
提供所述基极接触区(172)与所述发射极区(160)之间的电连接。
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