KR102485799B1 - 필름형 반도체 패키지 및 이를 포함하는 디스플레이 장치 - Google Patents

필름형 반도체 패키지 및 이를 포함하는 디스플레이 장치 Download PDF

Info

Publication number
KR102485799B1
KR102485799B1 KR1020150178879A KR20150178879A KR102485799B1 KR 102485799 B1 KR102485799 B1 KR 102485799B1 KR 1020150178879 A KR1020150178879 A KR 1020150178879A KR 20150178879 A KR20150178879 A KR 20150178879A KR 102485799 B1 KR102485799 B1 KR 102485799B1
Authority
KR
South Korea
Prior art keywords
pad
impurity region
integrated circuit
film
esd protection
Prior art date
Application number
KR1020150178879A
Other languages
English (en)
Other versions
KR20170071031A (ko
Inventor
송성준
김영민
김창수
김한구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150178879A priority Critical patent/KR102485799B1/ko
Priority to US15/364,890 priority patent/US10121776B2/en
Publication of KR20170071031A publication Critical patent/KR20170071031A/ko
Application granted granted Critical
Publication of KR102485799B1 publication Critical patent/KR102485799B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49534—Multi-layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

필름형 반도체 패키지(film-type semiconductor package)는 반도체 집적 회로 및 더미(dummy) 금속 패턴을 포함한다. 반도체 집적 회로는 필름(film) 상에 형성되고, 정전기 방전(Electrostatic Discharge; ESD) 보호 회로를 포함한다. 더미 금속 패턴은 반도체 집적 회로의 정상 동작과 무관하게 필름 상에 형성되고, 필름 상에 형성되는 제1 배선을 통해 반도체 집적 회로에 포함되는 ESD 보호 회로에 전기적으로 연결된다.

Description

필름형 반도체 패키지 및 이를 포함하는 디스플레이 장치 {FILM-TYPE SEMICONDUCTOR PACKAGE AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 필름형 반도체 패키지(film-type semiconductor package)에 관한 것으로, 보다 상세하게는 향상된 정전기 방전(Electrostatic Discharge; ESD) 보호 성능을 갖는 필름형 반도체 패키지 및 이를 포함하는 디스플레이 장치에 관한 것이다.
전자 장치의 크기가 감소됨에 따라 반도체 집적 회로가 필름 위에 부착된 필름형 반도체 패키지(film-type semiconductor package)가 널리 이용되고 있다. 예를 들어, 디스플레이 구동 집적 회로(Display Driver IC; DDI)는 일반적으로 필름 위에 부착되어 필름형 패키지 형태로 제공된다.
그런데 필름형 반도체 패키지에서, 필름 상에 형성되는 금속 구조물에 정전기 방전(Electrostatic Discharge; ESD) 이벤트가 발생하는 경우, 상기 필름 상에 부착되는 반도체 집적 회로가 손상되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 필름 상에 형성되는 금속 구조물에 정전기 방전(Electrostatic Discharge; ESD) 이벤트가 발생하는 경우에도 반도체 집적 회로를 효과적으로 보호할 수 있는 필름형 반도체 패키지(film-type semiconductor package)를 제공하는 것이다.
본 발명의 다른 목적은 필름 상에 형성되는 금속 구조물에 정전기 방전(Electrostatic Discharge; ESD) 이벤트가 발생하는 경우에도 디스플레이 구동 집적 회로(Display Driver IC; DDI)를 효과적으로 보호할 수 있는 필름형 디스플레이 구동 집적 회로 패키지를 제공하는 것이다.
본 발명의 다른 목적은 상기 필름형 디스플레이 구동 집적 회로 패키지를 포함하는 디스플레이 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 필름형 반도체 패키지(film-type semiconductor package)는 반도체 집적 회로 및 더미(dummy) 금속 패턴을 포함한다. 상기 반도체 집적 회로는 필름(film) 상에 형성되고, 정전기 방전(Electrostatic Discharge; ESD) 보호 회로를 포함한다. 상기 더미 금속 패턴은 상기 반도체 집적 회로의 정상 동작과 무관하게 상기 필름 상에 형성되고, 상기 필름 상에 형성되는 제1 배선을 통해 상기 반도체 집적 회로에 포함되는 상기 ESD 보호 회로에 전기적으로 연결된다.
일 실시예에 있어서, 기 반도체 집적 회로는 복수의 패드들을 더 포함하고, 상기 반도체 집적 회로는 상기 필름 상에 형성되고 상기 복수의 패드들에 연결되는 배선 패턴을 통해 외부 장치와 통신을 수행할 수 있다.
상기 ESD 보호 회로는 상기 반도체 집적 회로에 포함되는 상기 복수의 패드들 중의 제1 패드 및 제2 패드 사이에 연결되고, 상기 더미 금속 패턴은 상기 제1 배선을 통해 상기 제1 패드 및 상기 제2 패드 중의 하나에 전기적으로 연결될 수 있다.
상기 제1 패드는 전원 전압이 인가되는 전원 패드에 상응하고, 상기 제2 패드는 접지 전압이 인가되는 접지 패드에 상응할 수 있다.
상기 제1 패드는 데이터가 입출력되는 데이터 입출력 패드에 상응하고, 상기 제2 패드는 접지 전압이 인가되는 접지 패드에 상응할 수 있다.
일 실시예에 있어서, 상기 반도체 집적 회로는, 전원 전압이 인가되는 전원 패드 및 접지 전압이 인가되는 접지 패드 사이에 연결되고, 상기 전원 전압을 사용하여 동작하는 기능 블록을 더 포함하고, 상기 ESD 보호 회로는 상기 전원 패드 및 상기 접지 패드 사이에 연결될 수 있다.
상기 더미 금속 패턴은 상기 제1 배선을 통해 상기 반도체 집적 회로의 상기 전원 패드에 연결될 수 있다.
상기 더미 금속 패턴은 상기 제1 배선을 통해 상기 반도체 집적 회로의 상기 접지 패드에 연결될 수 있다.
일 실시예에 있어서, 상기 반도체 집적 회로는, 전원 전압이 인가되는 전원 패드, 접지 전압이 인가되는 접지 패드, 및 데이터 입출력 패드 사이에 연결되고, 상기 전원 전압을 사용하여 상기 데이터 입출력 패드를 통해 데이터를 송수신하는 기능 블록을 더 포함하고, 상기 ESD 보호 회로는 상기 데이터 입출력 패드 및 상기 접지 패드 사이에 연결될 수 있다.
상기 더미 금속 패턴은 상기 제1 배선을 통해 상기 반도체 집적 회로의 상기 데이터 입출력 패드에 연결될 수 있다.
상기 더미 금속 패턴은 상기 제1 배선을 통해 상기 반도체 집적 회로의 상기 접지 패드에 연결될 수 있다.
일 실시예에 있어서, 상기 반도체 집적 회로는, 전원 전압이 인가되는 전원 패드, 접지 전압이 인가되는 접지 패드, 및 데이터 입출력 패드 사이에 연결되고, 상기 전원 전압을 사용하여 상기 데이터 입출력 패드를 통해 데이터를 송수신하는 기능 블록을 더 포함하고, 상기 ESD 보호 회로는, 상기 전원 패드 및 상기 접지 패드 사이에 연결되는 제1 ESD 보호 회로, 상기 전원 패드 및 상기 데이터 입출력 패드 사이에 연결되는 제2 ESD 보호 회로, 및 상기 데이터 입출력 패드 및 상기 접지 패드 사이에 연결되는 제3 ESD 보호 회로를 포함할 수 있다.
상기 더미 금속 패턴은 상기 제1 배선을 통해 상기 반도체 집적 회로의 상기 전원 패드에 연결될 수 있다.
상기 더미 금속 패턴은 상기 제1 배선을 통해 상기 반도체 집적 회로의 상기 데이터 입출력 패드에 연결될 수 있다.
상기 더미 금속 패턴은 상기 제1 배선을 통해 상기 반도체 집적 회로의 상기 접지 패드에 연결될 수 있다.
일 실시예에 있어서, 상기 더미 금속 패턴은 상기 필름의 강도(strength)를 강화시키는 역할을 수행할 수 있다.
일 실시예에 있어서, 상기 더미 금속 패턴은 상기 반도체 집적 회로로부터 발생하는 열을 방출하는 역할을 수행할 수 있다.
일 실시예에 있어서, 상기 반도체 집적 회로는 디스플레이 구동 집적 회로(Display Driver IC; DDI)에 상응할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 필름형 디스플레이 구동 집적 회로 패키지는 디스플레이 구동 집적 회로 및 더미 금속 패턴을 포함한다. 상기 디스플레이 구동 집적 회로는 필름(film) 상에 형성되고, 제1 패드 및 제2 패드 사이에 연결되는 디스플레이 구동 회로 및 상기 제1 패드 및 상기 제2 패드 사이에 연결되는 ESD 보호 회로를 포함한다. 상기 더미 금속 패턴은 상기 디스플레이 구동 집적 회로의 정상 동작과 무관하게 상기 필름 상에 형성되고, 상기 필름 상에 형성되는 제1 배선을 통해 상기 디스플레이 구동 집적 회로의 상기 제1 패드 및 상기 제2 패드 중의 하나에 전기적으로 연결된다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디스플레이 장치는 디스플레이 패널 및 상기 디스플레이 패널에 이미지를 표시하는 필름형 디스플레이 구동 집적 회로 패키지를 포함한다. 상기 필름형 디스플레이 구동 집적 회로 패키지는, 필름(film) 상에 형성되고, 제1 패드 및 제2 패드 사이에 연결되는 디스플레이 구동 회로 및 상기 제1 패드 및 상기 제2 패드 사이에 연결되는 ESD 보호 회로를 포함하는 디스플레이 구동 집적 회로, 및 상기 디스플레이 구동 집적 회로의 정상 동작과 무관하게 상기 필름 상에 형성되고, 상기 필름 상에 형성되는 제1 배선을 통해 상기 디스플레이 구동 집적 회로의 상기 제1 패드 및 상기 제2 패드 중의 하나에 전기적으로 연결되는 더미 금속 패턴을 포함한다.
본 발명에 따른 필름형 반도체 패키지의 경우, 더미 금속 패턴은 필름 상에 형성되는 배선을 통해 반도체 집적 회로에 포함되는 정전기 방전(Electrostatic Discharge; ESD) 보호 회로에 연결되므로, 상기 더미 금속 패턴에 ESD 이벤트가 발생하는 경우에도 상기 반도체 집적 회로를 효과적으로 보호할 수 있다.
도 1은 본 발명의 일 실시예에 따른 필름형 반도체 패키지(film-type semiconductor package)를 나타내는 도면이다.
도 2는 도 1에 도시된 필름형 반도체 패키지의 상세 구성을 나타내는 도면이다.
도 3 내지 9는 도 1에 도시된 필름형 반도체 패키지의 예들을 나타내는 도면이다.
도 10은 도 1에 도시된 필름형 반도체 패키지에 포함되는 정전기 방전(Electrostatic Discharge; ESD) 보호 회로의 일 예를 나타내는 회로도이다.
도 11은 도 1에 도시된 필름형 반도체 패키지에 포함되는 ESD 보호 회로의 다른 예를 나타내는 단면도이다.
도 12는 도 11에 도시된 ESD 보호 회로의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이다.
도 13은 도 11에 도시된 ESD 보호 회로의 등가 회로를 나타내는 회로도이다.
도 14는 본 발명의 일 실시예에 따른 필름형 디스플레이 구동 집적 회로 패키지(film-type display driver IC package)를 나타내는 도면이다.
도 15는 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 17은 도 16의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 필름형 반도체 패키지(film-type semiconductor package)를 나타내는 도면이다.
도 1을 참조하면, 필름형 반도체 패키지(10)는 필름(11) 상에 형성되는 반도체 집적 회로(semiconductor integrated circuit)(200) 및 더미(dummy) 금속 패턴(300)을 포함한다.
일 실시예에 있어서, 필름(11)은 폴리이미드(polyimide) 필름일 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 필름(11)은 임의의 종류의 필름일 수 있다.
도 2를 참조하여 후술하는 바와 같이, 반도체 집적 회로(200)는 필름(11) 상에 형성되는 배선 패턴을 통해 외부 장치와 연결되어 상기 외부 장치와 통신을 수행할 수 있다.
반도체 집적 회로(200)는 기능 블록 및 정전기 방전(Electrostatic Discharge; ESD) 보호 회로(ESD_PC)(100)를 포함한다.
상기 기능 블록은 미리 정의된 고유한 기능을 수행할 수 있다. 예를 들어, 상기 기능 블록은 디스플레이 패널을 구동하는 디스플레이 구동 회로를 포함할 수 있다. 이 경우, 반도체 집적 회로(200)는 디스플레이 구동 집적 회로(Display Driver IC; DDI)일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 반도체 집적 회로(200)는 임의의 종류의 집적 회로일 수 있다.
ESD 보호 회로(100)는 ESD 이벤트로부터 상기 기능 블록을 보호할 수 있다. 예를 들어, 반도체 집적 회로(200)에 ESD 이벤트가 발생하여 다량의 전하가 반도체 집적 회로(200)로 유입되는 경우, ESD 보호 회로(100)는 상기 다량의 전하를 안전하게 접지 전압으로 방전(discharge)시킴으로써 상기 기능 블록을 보호할 수 있다. ESD 보호 회로(100)의 상세 구성에 대해서는 도 10 내지 13을 참조하여 후술한다.
더미 금속 패턴(300)은 반도체 집적 회로(200)의 정상 동작에는 사용되지 않는다. 즉, 더미 금속 패턴(300)은 반도체 집적 회로(200)의 정상 동작과는 상이한 역할을 수행한다.
일 실시예에 있어서, 더미 금속 패턴(300)은 필름(11)의 강도(strength)를 강화시키는 역할을 수행할 수 있다. 필름(11)은 구부러지는 성질을 가지므로(bendable), 필름형 반도체 패키지(10)가 심하게(sharply) 구부러지는 경우, 필름(11) 상에 형성되는 상기 배선 패턴에 크랙(crack)이 발생하여 반도체 집적 회로(200)에 에러가 발생할 수 있다. 본 발명에 따른 필름형 반도체 패키지(10)는 필름(11) 상에 형성되는 더미 금속 패턴(300)을 포함하므로, 필름형 반도체 패키지(10)가 심하게 구부러지는 것을 방지할 수 있다. 따라서 필름형 반도체 패키지(10)에 발생될 수 있는 에러가 효과적으로 방지되므로, 필름형 반도체 패키지(10)의 동작 신뢰성은 향상될 수 있다.
다른 실시예에 있어서, 더미 금속 패턴(300)은 반도체 집적 회로(200)로부터 발생하는 열을 방출하는 역할을 수행할 수 있다. 이 경우, 더미 금속 패턴(300)은 열전도율이 높은 물질을 포함할 수 있다. 반도체 집적 회로(200)가 장시간 동작하는 경우, 반도체 집적 회로(200)로부터 발생되는 열로 인해 반도체 집적 회로(200)의 온도가 상승할 수 있다. 반도체 집적 회로(200)의 온도가 상승하는 경우, 반도체 집적 회로(200)는 오동작할 수 있다. 본 발명에 따른 필름형 반도체 패키지(10)는 필름(11) 상에 형성되는 더미 금속 패턴(300)을 통해 반도체 집적 회로(200)로부터 발생하는 열을 효과적으로 방출할 수 있다. 따라서 온도 상승에 따른 필름형 반도체 패키지(10)의 오동작은 효과적으로 방지되므로, 필름형 반도체 패키지(10)의 동작 신뢰성은 향상될 수 있다.
또 다른 실시예에 있어서, 더미 금속 패턴(300)은 필름형 반도체 패키지(10)의 제조 과정에서 필름(11) 상에 반도체 집적 회로(200)가 형성될 위치를 나타낼 수 있다. 예를 들어, 필름형 반도체 패키지(10)의 제조 과정에서, 필름(11) 상에 반도체 집적 회로(200)가 부착될 위치를 더미 금속 패턴(300)을 사용하여 정의한 후, 더미 금속 패턴(300)을 통해 정의된 위치에 반도체 집적 회로(200)를 부착할 수 있다. 따라서 더미 금속 패턴(300)은 필름(11) 상의 원하는 위치에 반도체 집적 회로(200)를 정렬시키는 용도로 사용될 수도 있다.
도 1에 도시된 바와 같이, 더미 금속 패턴(300)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 반도체 집적 회로(200)에 포함되는 ESD 보호 회로(100)에 연결될 수 있다.
도 1에는 예시적으로 필름형 반도체 패키지(10)가 필름(11) 상에 형성되는 두 개의 더미 금속 패턴(300)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 실시예에 따라서 필름형 반도체 패키지(10)는 필름(11) 상에 형성되는 임의의 개수의 더미 금속 패턴(300)을 포함할 수 있다.
또한, 도 1에 도시된 더미 금속 패턴(300)의 형상은 예시적인 것으로서, 더미 금속 패턴(300)은 임의의 형상으로 형성될 수 있다.
더미 금속 패턴(300)은 외부에 노출된 상태로 필름(11) 상에 형성되므로, 더미 금속 패턴(300)에 ESD 이벤트가 발생할 수 있다.
더미 금속 패턴(300)이 반도체 집적 회로(200)에 포함되는 ESD 보호 회로(100)에 연결되지 않고 플로팅(floating) 상태에 있다면, 더미 금속 패턴(300)에 ESD 이벤트가 발생하는 경우 다량의 전하가 더미 금속 패턴(300)으로부터 필름(11)을 통해 반도체 집적 회로(200)로 전달될 수 있다. 이 경우, 반도체 집적 회로(200)에 에러가 발생하거나 반도체 집적 회로(200)가 손상될 수 있다.
더미 금속 패턴(300)에 발생하는 ESD 이벤트로부터 필름형 반도체 패키지(10)를 보호하기 위해, 필름(11) 상에 ESD 보호 장치를 별도로 형성하는 경우, 필름형 반도체 패키지(10)의 제조 단가가 상승하는 문제점이 있다.
그러나, 상술한 바와 같이, 본 발명에 따른 필름형 반도체 패키지(10)의 경우, 더미 금속 패턴(300)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 반도체 집적 회로(200)에 포함되는 ESD 보호 회로(100)에 연결될 수 있다. 따라서 더미 금속 패턴(300)에 ESD 이벤트가 발생하는 경우에도, 더미 금속 패턴(300)에 제공된 다량의 전하는 ESD 보호 회로(100)를 통해 안전하게 접지 전압으로 방전될 수 있다. 따라서 필름형 반도체 패키지(10)의 제조 단가를 상승시키지 않으면서도 필름형 반도체 패키지(10)의 ESD 보호 성능은 효과적으로 향상될 수 있다.
도 2는 도 1에 도시된 필름형 반도체 패키지의 상세 구성을 나타내는 도면이다.
도 2를 참조하면, 필름형 반도체 패키지(10a)는 필름(11) 상에 형성되는 반도체 집적 회로(200) 및 더미 금속 패턴(300-1, 300-2)을 포함할 수 있다.
반도체 집적 회로(200)는 복수의 패드들(210)을 포함할 수 있다. 또한, 필름(11)의 가장자리에는 외부 장치와 연결되는 복수의 외부 패드들(12)이 형성될 수 있다.
반도체 집적 회로(200)에 포함되는 복수의 패드들(210)은 필름(11) 상에 형성되는 배선 패턴(WP)을 통해 복수의 외부 패드들(12)과 연결될 수 있다. 따라서 반도체 집적 회로(200)는 배선 패턴(WP)을 통해 상기 외부 장치와 통신을 수행할 수 있다.
도 1에는 예시적으로 필름(11)의 제1 측 가장자리에만 복수의 외부 패드들(12)이 형성된 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 실시예에 따라서 복수의 외부 패드들(12)은 필름(11)의 복수의 가장자리들에 형성될 수도 있다.
ESD 보호 회로(100)는 반도체 집적 회로(200)에 포함되는 복수의 패드들(210) 중에서 제1 패드(211) 및 제2 패드(212) 사이에 연결될 수 있다. 이 경우, 반도체 집적 회로(200)에 포함되는 상기 기능 블록 역시 제1 패드(211) 및 제2 패드(212) 사이에 연결될 수 있다.
일 실시예에 있어서, 도 1에 도시된 바와 같이, 제1 패드(211)는 반도체 집적 회로(200)의 내부적으로 서로 단락 상태에 있는 적어도 하나의 패드(210)를 포함할 수 있고, 제2 패드(212)는 반도체 집적 회로(200)의 내부적으로 서로 단락 상태에 있는 적어도 하나의 패드(210)를 포함할 수 있다.
더미 금속 패턴(300-1, 300-2)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 제1 패드(211) 및 제2 패드(212) 중의 하나에 전기적으로 연결될 수 있다. 따라서 더미 금속 패턴(300-1, 300-2)은 제1 배선(WR1)을 통해 반도체 집적 회로(200)에 포함되는 ESD 보호 회로(100)에 연결될 수 있다.
도 2에서, 더미 금속 패턴(300-1)은 필름형 반도체 패키지(10)의 제조 과정에서 필름(11) 상에 반도체 집적 회로(200)가 형성될 위치를 나타낼 수 있다. 따라서 더미 금속 패턴(300-1)은 필름(11) 상의 원하는 위치에 반도체 집적 회로(200)를 정렬시키는 용도로 사용될 수도 있다. 한편, 더미 금속 패턴(300-2)은 필름(11)의 강도(strength)를 강화시키는 역할 및/또는 반도체 집적 회로(200)로부터 발생하는 열을 방출하는 역할을 수행할 수 있다.
일 실시예에 있어서, 더미 금속 패턴(300-1, 300-2)은 제1 배선(WR1)을 통해 적어도 하나의 제1 패드(211) 및 적어도 하나의 제2 패드(212) 중에서 더미 금속 패턴(300-1, 300-2)과 가장 가까이에 있는 패드에 연결될 수 있다.
일 실시예에 있어서, 제1 패드(211)는 전원 전압이 인가되는 전원 패드에 상응하고, 제2 패드(212)는 접지 전압이 인가되는 접지 패드에 상응할 수 있다. 이 경우, 더미 금속 패턴(300-1, 300-2)은 제1 배선(WR1)을 통해 ESD 보호 회로(100)가 연결되는 상기 전원 패드 및 상기 접지 패드 중의 하나에 연결될 수 있다.
다른 실시예에 있어서, 제1 패드(211)는 데이터가 입출력되는 데이터 입출력 패드에 상응하고, 제2 패드(212)는 접지 전압이 인가되는 접지 패드에 상응할 수 있다. 이 경우, 더미 금속 패턴(300-1, 300-2)은 제1 배선(WR1)을 통해 ESD 보호 회로(100)가 연결되는 상기 데이터 입출력 패드 및 상기 접지 패드 중의 하나에 연결될 수 있다.
상술한 바와 같이, ESD 보호 회로(100)는 반도체 집적 회로(200)에 포함되는 상기 기능 블록과 필름(11) 상에 형성되는 더미 금속 패턴(300-1, 300-2)에 공통으로 연결되므로, ESD 보호 회로(100)는 반도체 집적 회로(200)에 ESD 이벤트가 발생하여 다량의 전하가 반도체 집적 회로(200)로 유입되는 경우에도, 상기 다량의 전하를 안전하게 접지 전압으로 방전시킬 수 있고, 더미 금속 패턴(300)에 ESD 이벤트가 발생하는 경우에도, 더미 금속 패턴(300)에 제공된 다량의 전하를 제1 배선(WR1)을 통해 수신하여 안전하게 접지 전압으로 방전시킬 수 있다.
도 3 내지 9는 도 1에 도시된 필름형 반도체 패키지의 예들을 나타내는 도면이다.
설명의 편의를 위해, 도 3 내지 9에는 필름형 반도체 패키지(10)에 포함되는 필름(11)과 필름(11) 상에 형성되는 배선 패턴(WP) 및 복수의 외부 패드들(12)은 생략하고, 반도체 집적 회로(200) 및 더미 금속 패턴(300)만이 도시된다.
도 3을 참조하면, 필름형 반도체 패키지(10b)는 필름(11) 상에 형성되는 반도체 집적 회로(200) 및 더미 금속 패턴(300)을 포함할 수 있다.
반도체 집적 회로(200)는 기능 블록(400) 및 ESD 보호 회로(100)를 포함할 수 있다.
기능 블록(400)은 반도체 집적 회로(200)에 포함되는 복수의 패드들(210) 중에서 전원 전압(VDD)이 인가되는 전원 패드(VDD_P) 및 접지 전압(GND)이 인가되는 접지 패드(GND_P) 사이에 연결될 수 있다. 기능 블록(400)은 전원 전압(VDD)을 사용하여 동작할 수 있다.
예를 들어, 기능 블록(400)은 전원 패드(VDD_P)에 연결되는 배선 패턴(WP)을 통해 상기 외부 장치로부터 전원 전압(VDD)을 수신하고, 접지 패드(GND_P)에 연결되는 배선 패턴(WP)을 통해 상기 외부 장치로부터 접지 전압(GND)을 수신할 수 있다.
ESD 보호 회로(100)는 전원 패드(VDD_P) 및 접지 패드(GND_P) 사이에 연결될 수 있다.
ESD 보호 회로(100)는 기능 블록(400)이 정상 동작을 수행하는 동안 턴오프되고, 전원 패드(VDD_P)에 ESD 이벤트가 발생하여 전원 패드(VDD_P)를 통해 다량의 전하가 유입되는 경우 턴온되어 전원 패드(VDD_P)를 통해 유입되는 상기 다량의 전하를 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전시킬 수 있다.
도 3에 도시된 바와 같이, 더미 금속 패턴(300)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 반도체 집적 회로(200)의 전원 패드(VDD_P)에 연결될 수 있다.
도 2를 참조하여 상술한 바와 같이, 반도체 집적 회로(200)는 내부적으로 서로 단락 상태에 있는 적어도 하나의 전원 패드(VDD_P)를 포함할 수 있다. 따라서 더미 금속 패턴(300)은 제1 배선(WR1)을 통해 적어도 하나의 전원 패드(VDD_P) 중에서 더미 금속 패턴(300)과 가장 가까이에 있는 전원 패드(VDD_P)에 연결될 수 있다.
이와 같이, 더미 금속 패턴(300)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 반도체 집적 회로(200)에 포함되는 ESD 보호 회로(100)에 연결되므로, 더미 금속 패턴(300)에 ESD 이벤트가 발생하는 경우, 더미 금속 패턴(300)으로 유입되는 다량의 전하는 제1 배선(WR1), 전원 패드(VDD_P), ESD 보호 회로(100), 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전될 수 있다.
도 4를 참조하면, 필름형 반도체 패키지(10c)는 필름(11) 상에 형성되는 반도체 집적 회로(200) 및 더미 금속 패턴(300)을 포함할 수 있다.
도 4의 필름형 반도체 패키지(10c)에 포함되는 반도체 집적 회로(200)는 도 3의 필름형 반도체 패키지(10b)에 포함되는 반도체 집적 회로(200)와 동일하다. 따라서 도 4의 필름형 반도체 패키지(10c)에 포함되는 반도체 집적 회로(200)에 대한 상세한 설명은 생략한다.
도 4에 도시된 바와 같이, 더미 금속 패턴(300)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 반도체 집적 회로(200)의 접지 패드(GND_P)에 연결될 수 있다.
도 2를 참조하여 상술한 바와 같이, 반도체 집적 회로(200)는 내부적으로 서로 단락 상태에 있는 적어도 하나의 접지 패드(GND_P)를 포함할 수 있다. 따라서 더미 금속 패턴(300)은 제1 배선(WR1)을 통해 적어도 하나의 접지 패드(GND_P) 중에서 더미 금속 패턴(300)과 가장 가까이에 있는 접지 패드(GND_P)에 연결될 수 있다.
이 경우, 더미 금속 패턴(300)에 ESD 이벤트가 발생하는 경우, 더미 금속 패턴(300)으로 유입되는 다량의 전하는 제1 배선(WR1) 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전될 수 있다.
도 5를 참조하면, 필름형 반도체 패키지(10d)는 필름(11) 상에 형성되는 반도체 집적 회로(200) 및 더미 금속 패턴(300)을 포함할 수 있다.
반도체 집적 회로(200)는 기능 블록(400) 및 ESD 보호 회로(100)를 포함할 수 있다.
기능 블록(400)은 반도체 집적 회로(200)에 포함되는 복수의 패드들(210) 중에서 전원 전압(VDD)이 인가되는 전원 패드(VDD_P), 접지 전압(GND)이 인가되는 접지 패드(GND_P), 및 데이터(DQ)가 입출력되는 데이터 입출력 패드(IO_P) 사이에 연결될 수 있다. 기능 블록(400)은 전원 전압(VDD)을 사용하여 데이터 입출력 패드(IO_P)를 통해 데이터(DQ)를 송수신할 수 있다.
예를 들어, 기능 블록(400)은 전원 패드(VDD_P)에 연결되는 배선 패턴(WP)을 통해 상기 외부 장치로부터 전원 전압(VDD)을 수신하고, 접지 패드(GND_P)에 연결되는 배선 패턴(WP)을 통해 상기 외부 장치로부터 접지 전압(GND)을 수신하고, 데이터 입출력 패드(IO_P)에 연결되는 배선 패턴(WP)을 통해 상기 외부 장치와 데이터(DQ)를 송수신할 수 있다.
ESD 보호 회로(100)는 데이터 입출력 패드(IO_P) 및 접지 패드(GND_P) 사이에 연결될 수 있다.
ESD 보호 회로(100)는 기능 블록(400)이 정상 동작을 수행하는 동안 턴오프되고, 데이터 입출력 패드(IO_P)에 ESD 이벤트가 발생하여 데이터 입출력 패드(IO_P)를 통해 다량의 전하가 유입되는 경우 턴온되어 데이터 입출력 패드(IO_P)를 통해 유입되는 상기 다량의 전하를 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전시킬 수 있다.
도 5에 도시된 바와 같이, 더미 금속 패턴(300)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 반도체 집적 회로(200)의 데이터 입출력 패드(IO_P)에 연결될 수 있다.
도 2를 참조하여 상술한 바와 같이, 반도체 집적 회로(200)는 내부적으로 서로 단락 상태에 있는 적어도 하나의 데이터 입출력 패드(IO_P)를 포함할 수 있다. 따라서 더미 금속 패턴(300)은 제1 배선(WR1)을 통해 적어도 하나의 데이터 입출력 패드(IO_P) 중에서 더미 금속 패턴(300)과 가장 가까이에 있는 데이터 입출력 패드(IO_P)에 연결될 수 있다.
이와 같이, 더미 금속 패턴(300)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 반도체 집적 회로(200)에 포함되는 ESD 보호 회로(100)에 연결되므로, 더미 금속 패턴(300)에 ESD 이벤트가 발생하는 경우, 더미 금속 패턴(300)으로 유입되는 다량의 전하는 제1 배선(WR1), 데이터 입출력 패드(IO_P), ESD 보호 회로(100), 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전될 수 있다.
도 6을 참조하면, 필름형 반도체 패키지(10e)는 필름(11) 상에 형성되는 반도체 집적 회로(200) 및 더미 금속 패턴(300)을 포함할 수 있다.
도 6의 필름형 반도체 패키지(10e)에 포함되는 반도체 집적 회로(200)는 도 5의 필름형 반도체 패키지(10d)에 포함되는 반도체 집적 회로(200)와 동일하다. 따라서 도 6의 필름형 반도체 패키지(10e)에 포함되는 반도체 집적 회로(200)에 대한 상세한 설명은 생략한다.
도 6에 도시된 바와 같이, 더미 금속 패턴(300)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 반도체 집적 회로(200)의 접지 패드(GND_P)에 연결될 수 있다.
도 2를 참조하여 상술한 바와 같이, 반도체 집적 회로(200)는 내부적으로 서로 단락 상태에 있는 적어도 하나의 접지 패드(GND_P)를 포함할 수 있다. 따라서 더미 금속 패턴(300)은 제1 배선(WR1)을 통해 적어도 하나의 접지 패드(GND_P) 중에서 더미 금속 패턴(300)과 가장 가까이에 있는 접지 패드(GND_P)에 연결될 수 있다.
이 경우, 더미 금속 패턴(300)에 ESD 이벤트가 발생하는 경우, 더미 금속 패턴(300)으로 유입되는 다량의 전하는 제1 배선(WR1) 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전될 수 있다.
도 7을 참조하면, 필름형 반도체 패키지(10f)는 필름(11) 상에 형성되는 반도체 집적 회로(200) 및 더미 금속 패턴(300)을 포함할 수 있다.
반도체 집적 회로(200)는 기능 블록(400), 제1 ESD 보호 회로(ESD_PC1)(100-1), 제2 ESD 보호 회로(ESD_PC2)(100-2), 및 제3 ESD 보호 회로(ESD_PC3)(100-3)를 포함할 수 있다.
기능 블록(400)은 반도체 집적 회로(200)에 포함되는 복수의 패드들(210) 중에서 전원 전압(VDD)이 인가되는 전원 패드(VDD_P), 접지 전압(GND)이 인가되는 접지 패드(GND_P), 및 데이터(DQ)가 입출력되는 데이터 입출력 패드(IO_P) 사이에 연결될 수 있다. 기능 블록(400)은 전원 전압(VDD)을 사용하여 데이터 입출력 패드(IO_P)를 통해 데이터(DQ)를 송수신할 수 있다.
예를 들어, 기능 블록(400)은 전원 패드(VDD_P)에 연결되는 배선 패턴(WP)을 통해 상기 외부 장치로부터 전원 전압(VDD)을 수신하고, 접지 패드(GND_P)에 연결되는 배선 패턴(WP)을 통해 상기 외부 장치로부터 접지 전압(GND)을 수신하고, 데이터 입출력 패드(IO_P)에 연결되는 배선 패턴(WP)을 통해 상기 외부 장치와 데이터(DQ)를 송수신할 수 있다.
제1 ESD 보호 회로(100-1)는 전원 패드(VDD_P) 및 접지 패드(GND_P) 사이에 연결되고, 제2 ESD 보호 회로(100-2)는 전원 패드(VDD_P) 및 데이터 입출력 패드(IO_P) 사이에 연결되고, 제3 ESD 보호 회로(100-3)는 데이터 입출력 패드(IO_P) 및 접지 패드(GND_P) 사이에 연결될 수 있다.
제1 ESD 보호 회로(100-1), 제2 ESD 보호 회로(100-2), 및 제3 ESD 보호 회로(100-3)는 기능 블록(400)이 정상 동작을 수행하는 동안 턴오프될 수 있다.
한편, 전원 패드(VDD_P)에 ESD 이벤트가 발생하여 전원 패드(VDD_P)를 통해 다량의 전하가 유입되는 경우, 제1 ESD 보호 회로(100-1), 제2 ESD 보호 회로(100-2), 및 제3 ESD 보호 회로(100-3)는 턴온될 수 있다. 이 경우, 전원 패드(VDD_P)를 통해 유입되는 상기 다량의 전하 중의 일부는 제1 ESD 보호 회로(100-1) 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전되고, 전원 패드(VDD_P)를 통해 유입되는 상기 다량의 전하 중의 나머지는 제2 ESD 보호 회로(100-2), 제3 ESD 보호 회로(100-3), 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전될 수 있다.
또는, 데이터 입출력 패드(IO_P)에 ESD 이벤트가 발생하여 데이터 입출력 패드(IO_P)를 통해 다량의 전하가 유입되는 경우, 제1 ESD 보호 회로(100-1), 제2 ESD 보호 회로(100-2), 및 제3 ESD 보호 회로(100-3)는 턴온될 수 있다. 이 경우, 데이터 입출력 패드(IO_P)를 통해 유입되는 상기 다량의 전하 중의 일부는 제3 ESD 보호 회로(100-3) 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전되고, 데이터 입출력 패드(IO_P)를 통해 유입되는 상기 다량의 전하 중의 나머지는 제2 ESD 보호 회로(100-2), 제1 ESD 보호 회로(100-1), 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전될 수 있다.
도 7에 도시된 바와 같이, 더미 금속 패턴(300)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 반도체 집적 회로(200)의 전원 패드(VDD_P)에 연결될 수 있다.
도 2를 참조하여 상술한 바와 같이, 반도체 집적 회로(200)는 내부적으로 서로 단락 상태에 있는 적어도 하나의 전원 패드(VDD_P)를 포함할 수 있다. 따라서 더미 금속 패턴(300)은 제1 배선(WR1)을 통해 적어도 하나의 전원 패드(VDD_P) 중에서 더미 금속 패턴(300)과 가장 가까이에 있는 전원 패드(VDD_P)에 연결될 수 있다.
이와 같이, 더미 금속 패턴(300)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 반도체 집적 회로(200)에 포함되는 제1 ESD 보호 회로(100-1), 제2 ESD 보호 회로(100-2), 및 제3 ESD 보호 회로(100-3)에 연결되므로, 더미 금속 패턴(300)에 ESD 이벤트가 발생하는 경우, 더미 금속 패턴(300)으로부터 제1 배선(WR1) 및 전원 패드(VDD_P)를 통해 반도체 집적 회로(200)로 유입되는 다량의 전하 중의 일부는 제1 ESD 보호 회로(100-1) 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전되고, 더미 금속 패턴(300)으로부터 제1 배선(WR1) 및 전원 패드(VDD_P)를 통해 반도체 집적 회로(200)로 유입되는 상기 다량의 전하 중의 나머지는 제2 ESD 보호 회로(100-2), 제3 ESD 보호 회로(100-3), 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전될 수 있다.
도 8을 참조하면, 필름형 반도체 패키지(10g)는 필름(11) 상에 형성되는 반도체 집적 회로(200) 및 더미 금속 패턴(300)을 포함할 수 있다.
도 8의 필름형 반도체 패키지(10g)에 포함되는 반도체 집적 회로(200)는 도 7의 필름형 반도체 패키지(10f)에 포함되는 반도체 집적 회로(200)와 동일하다. 따라서 도 8의 필름형 반도체 패키지(10g)에 포함되는 반도체 집적 회로(200)에 대한 상세한 설명은 생략한다.
도 8에 도시된 바와 같이, 더미 금속 패턴(300)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 반도체 집적 회로(200)의 데이터 입출력 패드(IO_P)에 연결될 수 있다.
도 2를 참조하여 상술한 바와 같이, 반도체 집적 회로(200)는 내부적으로 서로 단락 상태에 있는 적어도 하나의 데이터 입출력 패드(IO_P)를 포함할 수 있다. 따라서 더미 금속 패턴(300)은 제1 배선(WR1)을 통해 적어도 하나의 데이터 입출력 패드(IO_P) 중에서 더미 금속 패턴(300)과 가장 가까이에 있는 데이터 입출력 패드(IO_P)에 연결될 수 있다.
이와 같이, 더미 금속 패턴(300)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 반도체 집적 회로(200)에 포함되는 제1 ESD 보호 회로(100-1), 제2 ESD 보호 회로(100-2), 및 제3 ESD 보호 회로(100-3)에 연결되므로, 더미 금속 패턴(300)에 ESD 이벤트가 발생하는 경우, 더미 금속 패턴(300)으로부터 제1 배선(WR1) 및 데이터 입출력 패드(IO_P)를 통해 반도체 집적 회로(200)로 유입되는 다량의 전하 중의 일부는 제3 ESD 보호 회로(100-3) 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전되고, 더미 금속 패턴(300)으로부터 제1 배선(WR1) 및 데이터 입출력 패드(IO_P)를 통해 반도체 집적 회로(200)로 유입되는 상기 다량의 전하 중의 나머지는 제2 ESD 보호 회로(100-2), 제1 ESD 보호 회로(100-1), 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전될 수 있다.
도 9를 참조하면, 필름형 반도체 패키지(10h)는 필름(11) 상에 형성되는 반도체 집적 회로(200) 및 더미 금속 패턴(300)을 포함할 수 있다.
도 9의 필름형 반도체 패키지(10h)에 포함되는 반도체 집적 회로(200)는 도 7의 필름형 반도체 패키지(10f)에 포함되는 반도체 집적 회로(200)와 동일하다. 따라서 도 9의 필름형 반도체 패키지(10h)에 포함되는 반도체 집적 회로(200)에 대한 상세한 설명은 생략한다.
도 9에 도시된 바와 같이, 더미 금속 패턴(300)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 반도체 집적 회로(200)의 접지 패드(GND_P)에 연결될 수 있다.
도 2를 참조하여 상술한 바와 같이, 반도체 집적 회로(200)는 내부적으로 서로 단락 상태에 있는 적어도 하나의 접지 패드(GND_P)를 포함할 수 있다. 따라서 더미 금속 패턴(300)은 제1 배선(WR1)을 통해 적어도 하나의 접지 패드(GND_P) 중에서 더미 금속 패턴(300)과 가장 가까이에 있는 접지 패드(GND_P)에 연결될 수 있다.
이 경우, 더미 금속 패턴(300)에 ESD 이벤트가 발생하는 경우, 더미 금속 패턴(300)으로 유입되는 다량의 전하는 제1 배선(WR1) 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전될 수 있다.
도 10은 도 1에 도시된 필름형 반도체 패키지에 포함되는 정전기 방전(Electrostatic Discharge; ESD) 보호 회로의 일 예를 나타내는 회로도이다.
도 1 내지 9를 참조하여 상술한 ESD 보호 회로(100) 및 제1 ESD 보호 회로(100-1), 제2 ESD 보호 회로(100-2), 및 제3 ESD 보호 회로(100-3) 각각은 도 10에 도시된 ESD 보호 회로(100a)로 구현될 수 있다.
도 10을 참조하면, ESD 보호 회로(100a)는 반도체 집적 회로(200)에 포함되는 복수의 패드들(210) 중에서 제1 패드(211) 및 제2 패드(212) 사이에 연결되는 제너 다이오드(Zener diode)(Z1)를 포함할 수 있다.
일 실시예에 있어서, 제너 다이오드(Z1)의 캐소드(cathode)에 연결되는 제1 패드(211)는 상기 외부 장치로부터 전원 전압(VDD)이 인가되는 전원 패드(VDD_P) 및 상기 외부 장치와 데이터(DQ)를 송수신하는 데이터 입출력 패드(IO_P) 중의 하나에 상응할 수 있다. 한편, 제너 다이오드(Z1)의 애노드(anode)에 연결되는 제2 패드(212)는 상기 외부 장치로부터 접지 전압(GND)이 인가되는 접지 패드(GND_P)에 상응할 수 있다.
반도체 집적 회로(200)에 포함되는 기능 블록(400)의 정상 동작 시에, 제너 다이오드(Z1)의 캐소드에 상응하는 제1 패드(211)는 제너 다이오드(Z1)의 애노드에 상응하는 제2 패드(212) 보다 높은 전압으로 유지되므로, ESD 보호 회로(100a)는 턴오프될 수 있다.
그러나 제1 패드(211)에 ESD 이벤트가 발생하여 제1 패드(211)를 통해 다량의 전하가 유입되는 경우, ESD 보호 회로(100a)는 턴온되어 제1 패드(211)를 통해 유입되는 상기 다량의 전하를 제2 패드(212)를 통해 접지 전압(GND)으로 안전하게 방전시킬 수 있다.
도 11은 도 1에 도시된 필름형 반도체 패키지에 포함되는 ESD 보호 회로의 다른 예를 나타내는 단면도이다.
도 1 내지 9를 참조하여 상술한 ESD 보호 회로(100) 및 제1 ESD 보호 회로(100-1), 제2 ESD 보호 회로(100-2), 및 제3 ESD 보호 회로(100-3) 각각은 도 11에 도시된 ESD 보호 회로(100b)로 구현될 수 있다.
도 11을 참조하면, ESD 보호 회로(100b)는 반도체 기판(SUB)(101), 제1 웰(well)(110), 제2 웰(120), 제1 불순물 영역(131), 제2 불순물 영역(132), 제3 불순물 영역(133), 제4 불순물 영역(134), 제5 불순물 영역(135), 제6 불순물 영역(136), 및 게이트(GPOLY)(140)를 포함할 수 있다.
제1 웰(110)은 반도체 기판(101)에 형성되고, 제1 도전형(conductive type)을 가질 수 있다.
제2 웰(120)은 반도체 기판(101)에 제1 웰(110)과 접하도록 형성되고, 제2 도전형을 가질 수 있다.
상기 제1 도전형은 N-도전형이고, 상기 제2 도전형은 P-도전형일 수 있다. 이 경우, 제1 웰(110)은 N-웰(N-WELL)에 상응하고, 제2 웰(120)은 P-웰(P-WELL)에 상응할 수 있다.
이하, 상기 제1 도전형은 N-도전형이고, 상기 제2 도전형을 P-도전형인 것으로 설명한다.
제1 불순물 영역(N+)(131)은 제1 웰(110)에 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제1 불순물 영역(131)의 불순물 농도는 제1 웰(110)의 불순물 농도보다 높을 수 있다.
제2 불순물 영역(P+)(132)은 제1 웰(110)에 제1 불순물 영역(131)으로부터 제2 웰(120) 방향으로 제1 불순물 영역(131)과 이격되어 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제2 불순물 영역(132)의 불순물 농도는 제2 웰(120)의 불순물 농도보다 높을 수 있다.
제3 불순물 영역(P+)(133)은 제2 웰(120)에 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제3 불순물 영역(133)의 불순물 농도는 제2 웰(120)의 불순물 농도보다 높을 수 있다.
제4 불순물 영역(N+)(134)은 제2 웰(120)에 제3 불순물 영역(133)으로부터 제1 웰(110) 방향으로 제3 불순물 영역(133)과 이격되어 형성되고, N-도전형을 가질 수 있다. 일 실시예에 있어서, 제4 불순물 영역(134)의 불순물 농도는 제1 웰(110)의 불순물 농도보다 높을 수 있다.
제5 불순물 영역(P+)(135)은 제2 웰(120)에 제4 불순물 영역(134)으로부터 제1 웰(110) 방향으로 제4 불순물 영역(134)과 이격되어 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제5 불순물 영역(135)의 불순물 농도는 제2 웰(120)의 불순물 농도보다 높을 수 있다.
제6 불순물 영역(P+)(136)은 제2 불순물 영역(132) 및 제5 불순물 영역(135)과 이격되어 제1 웰(110)과 제2 웰(120)에 걸쳐서 형성되고, P-도전형을 가질 수 있다. 일 실시예에 있어서, 제6 불순물 영역(136)의 불순물 농도는 제2 웰(120)의 불순물 농도보다 높을 수 있다.
일 실시예에 있어서, 제1 불순물 영역(131) 및 제4 불순물 영역(134)은 동일한 이온 주입 공정(ion implantation process)을 통해 동시에 형성될 수 있다. 따라서 제1 불순물 영역(131) 및 제4 불순물 영역(134)의 불순물 농도는 서로 동일할 수 있다.
일 실시예에 있어서, 제2 불순물 영역(132), 제3 불순물 영역(133), 제5 불순물 영역(135) 및 제6 불순물 영역(136)은 동일한 이온 주입 공정을 통해 동시에 형성될 수 있다. 따라서 제2 불순물 영역(132), 제3 불순물 영역(133), 제5 불순물 영역(135) 및 제6 불순물 영역(136)의 불순물 농도는 서로 동일할 수 있다.
게이트(140)는 제2 불순물 영역(132) 및 제6 불순물 영역(136) 사이에서 반도체 기판(101)의 상부에 형성될 수 있다. 일 실시예에 있어서, 게이트(140)는 폴리 실리콘(poly silicon)을 포함할 수 있다.
제1 불순물 영역(131), 제2 불순물 영역(132) 및 게이트(140)는 반도체 집적 회로(200)에 포함되는 복수의 패드들(210) 중에서 제1 패드(211)와 전기적으로 연결되고, 제3 불순물 영역(133) 및 제4 불순물 영역(134)은 반도체 집적 회로(200)에 포함되는 복수의 패드들(210) 중에서 제2 패드(212)와 전기적으로 연결될 수 있다.
한편, 제5 불순물 영역(135) 및 제6 불순물 영역(136)은 전기적으로 플로팅(floating)될 수 있다.
일 실시예에 있어서, 제1 패드(211)는 상기 외부 장치로부터 전원 전압(VDD)이 인가되는 전원 패드(VDD_P) 및 상기 외부 장치와 데이터(DQ)를 송수신하는 데이터 입출력 패드(IO_P) 중의 하나에 상응할 수 있다. 한편, 제2 패드(212)는 상기 외부 장치로부터 접지 전압(GND)이 인가되는 접지 패드(GND_P)에 상응할 수 있다.
ESD 이벤트가 발생하여 제1 패드(211)를 통해 다량의 전하가 ESD 보호 회로(100b)로 유입되는 경우, ESD 보호 회로(100b)는 턴온되어 상기 전하를 제2 패드(212)로 방전(discharge)시킬 수 있다.
도 12는 도 11에 도시된 ESD 보호 회로의 내부에 기생적으로 생성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이고, 도 13은 도 11에 도시된 ESD 보호 회로의 등가 회로를 나타내는 회로도이다.
도 12를 참조하면, ESD 보호 회로(100b)의 내부에는, 제2 불순물 영역(132)을 이미터(emitter)로 포함하고, 제1 웰(110)을 베이스(base)로 포함하고, 제2 웰(120) 및 제3 불순물 영역(133)을 컬렉터(collector)로 포함하는 PNP 바이폴라 접합 트랜지스터(161)가 기생적으로 형성될 수 있다.
또한, ESD 보호 회로(100b)의 내부에는, 제1 불순물 영역(131) 및 제1 웰(110)을 컬렉터(collector)로 포함하고, 제2 웰(120)을 베이스(base)로 포함하고, 제4 불순물 영역(134)을 이미터(emitter)로 포함하는 NPN 바이폴라 접합 트랜지스터(162)가 기생적으로 형성될 수 있다.
도 12에서, 제1 웰(110)의 저항 성분은 N-웰 저항(Rnw)으로 표시되고, 제2 웰(120)의 저항 성분은 P-웰 저항(Rpw)으로 표시된다.
따라서 도 11에 도시된 ESD 보호 회로(100b)의 등가 회로는 도 3에 도시된 회로도와 같이 표현될 수 있다.
이하, 도 11 내지 13을 참조하여 도 11에 도시된 ESD 보호 회로(100b)의 동작에 대해 설명한다.
ESD 이벤트가 발생하는 경우, 제1 패드(211)를 통해 다량의 전하가 ESD 보호 회로(100b)로 유입될 수 있다. 상기 전하는 제1 웰(110)로 전달되므로, 제1 패드(211)를 통해 유입되는 상기 전하의 양이 증가할수록 제1 웰(110)의 전위는 상승할 수 있다. 제1 웰(110)과 제2 웰(120)은 역방향 바이어스 상태(reverse biased)에 있으므로, 제1 웰(110)의 전위가 상승하여 제1 웰(110)과 제2 웰(120) 사이의 전압이 항복 전압(breakdown voltage)에 도달하는 경우, 제1 웰(110)과 제2 웰(120)의 접합에는 애벌란치 항복(avalanche breakdown)이 발생할 수 있다.
애벌란치 항복이 발생하는 경우, 전자-정공 쌍(electron-hole pair)이 생성되고, 정공은 제2 웰(120)로 전달되어 제2 웰(120)의 전위는 상승할 수 있다. 제2 웰(120)의 전위가 상승하여 제2 웰(120)과 제4 불순물 영역(134) 사이의 전압이 NPN 바이폴라 접합 트랜지스터(162)의 문턱 전압보다 증가하는 경우 NPN 바이폴라 접합 트랜지스터(162)는 턴온될 수 있다.
NPN 바이폴라 접합 트랜지스터(162)가 턴온되는 경우, 제1 패드(211)로부터 제1 불순물 영역(131), 제1 웰(110), 제2 웰(120) 및 제4 불순물 영역(134)을 통과하여 제2 전극 패드(152)로 전류가 흐를 수 있다. 상기 전류가 제1 웰(110)을 통과하는 동안 N-웰 저항(Rnw)에 의해 전압 강하가 발생할 수 있다. 따라서 제1 웰(110)의 전위는 제2 불순물 영역(132)의 전위보다 낮게 형성되어 PNP 바이폴라 접합 트랜지스터(161) 역시 턴온될 수 있다.
PNP 바이폴라 접합 트랜지스터(161)가 턴온되는 경우, 제1 패드(211)로부터 제2 불순물 영역(132), 제1 웰(110), 제2 웰(120) 및 제3 불순물 영역(133)을 통과하여 제2 패드(212)로 전류가 흐를 수 있다. 상기 전류가 제2 웰(120)을 통과하는 동안 P-웰 저항(Rpw)에 의해 전압 강하가 발생할 수 있다. 따라서 제2 웰(120)의 전위는 제4 불순물 영역(134)의 전위보다 높게 유지되어 NPN 바이폴라 접합 트랜지스터(162)는 더욱 강하게 턴온될 수 있다.
상술한 바와 같이, ESD 이벤트가 발생하여 제1 패드(211)를 통해 다량의 전하가 ESD 보호 회로(100b)로 유입되는 경우, 양의 피드백(positive feedback)을 통해 PNP 바이폴라 접합 트랜지스터(161) 및 NPN 바이폴라 접합 트랜지스터(162)는 턴온 상태로 유지될 수 있다. 따라서 ESD 보호 회로(100b)는 ESD 이벤트가 발생하여 제1 패드(211)를 통해 다량의 전하가 유입되는 경우 턴온되어 상기 전하를 제2 패드(212)로 효과적으로 방전(discharge)시킬 수 있다.
종래의 실리콘 제어 정류기(Silicon Controlled Rectifier; SCR)는 제5 불순물 영역(135), 제6 불순물 영역(136) 및 게이트(140)를 포함하지 않는다. 따라서 종래의 SCR의 경우, 트리거링 전압(triggering voltage)은 높은 반면에 홀딩 전압(holding voltage)은 낮은 문제점이 있다.
이에 반해, 본 발명의 실시예들에 따른 ESD 보호 회로(100b)는 제1 웰(110)과 제2 웰(120)에 걸쳐서 형성되는 제6 불순물 영역(136)을 포함할 수 있다. 제6 불순물 영역(136)은 제2 웰(120)보다 높은 불순물 농도를 가지므로, 제6 불순물 영역(136)으로 인해 제1 웰(110)과 제2 웰(120)의 접합에 애벌란치 항복이 발생하기 위한 항복 전압은 감소될 수 있다. 따라서 ESD 보호 회로(100b)의 트리거링 전압은 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 ESD 보호 회로(100b)는 제2 불순물 영역(132) 및 제6 불순물 영역(136) 사이에서 반도체 기판(101)의 상부에 형성되고, 제1 패드(211)에 전기적으로 연결되는 게이트(140)를 포함할 수 있다. 제6 불순물 영역(136), 제2 불순물 영역(132) 및 게이트(140)는 MOS(metal oxide semiconductor) 트랜지스터를 형성하므로, 제1 웰(110)과 제2 웰(120)의 접합에 애벌란치 항복이 발생하기 위한 항복 전압은 상기 MOS 트랜지스터의 항복 전압과 유사할 수 있다. 따라서 ESD 보호 회로(100b)의 트리거링 전압은 더욱 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 ESD 보호 회로(100b)는 제2 웰(120)에 제4 불순물 영역(134)으로부터 제1 웰(110) 방향으로 제4 불순물 영역(134)과 이격되어 형성되는 제5 불순물 영역(135)을 포함할 수 있다. 제1 웰(110)로부터 제5 불순물 영역(135)까지의 거리는 제1 웰(110)로부터 제3 불순물 영역(133)까지의 거리보다 짧으므로, PNP 바이폴라 접합 트랜지스터(161)가 턴온되는 경우 제1 패드(211)로부터 제2 불순물 영역(132), 제1 웰(110), 제2 웰(120) 및 제3 불순물 영역(133)을 통과하여 제2 패드(212)로 흐르는 전류 중의 일부는 제5 불순물 영역(135)으로 유출될 수 있다. 따라서 제5 불순물 영역(135)으로 인해 PNP 바이폴라 접합 트랜지스터(161)의 전류 이득(current gain)은 감소할 수 있다. ESD 보호 회로(100b)의 홀딩 전압은 PNP 바이폴라 접합 트랜지스터(161)의 전류 이득과 반비례하므로, ESD 보호 회로(100b)의 홀딩 전압은 증가할 수 있다.
도 11 내지 13을 참조하여 상술한 바와 같이, ESD 보호 회로(100b)는 상대적으로 낮은 트리거링 전압 및 상대적으로 높은 홀딩 전압을 가지므로, 본 발명에 따른 필름형 반도체 패키지(10)에 포함되는 반도체 집적 회로(200)가 도 11에 도시된 ESD 보호 회로(100b)를 포함하는 경우, 필름형 반도체 패키지(10)의 ESD 보호 성능은 더욱 향상될 수 있다.
이상, 도 10 내지 13을 참조하여 반도체 집적 회로(200)에 포함되는 ESD 보호 회로(100)의 예들에 대해 설명하였으나, 본 발명은 이에 한정되지 않으며, 실시예에 따라서 반도체 집적 회로(200)에 포함되는 ESD 보호 회로(100)는 다양한 형태로 구현될 수 있다.
도 14는 본 발명의 일 실시예에 따른 필름형 디스플레이 구동 집적 회로 패키지(film-type display driver IC package)를 나타내는 도면이다.
도 14를 참조하면, 필름형 디스플레이 구동 집적 회로 패키지(20)는 필름(11) 상에 형성되는 디스플레이 구동 집적 회로(DDI)(200a) 및 더미 금속 패턴(300)을 포함한다.
디스플레이 구동 집적 회로(200a)는 제1 패드(211) 및 제2 패드(212) 사이에 연결되는 디스플레이 구동 회로(500) 및 제1 패드(211) 및 제2 패드(212) 사이에 연결되는 ESD 보호 회로(100)를 포함할 수 있다.
도 14에 도시된 바와 같이, 더미 금속 패턴(300)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 제1 패드(211) 및 제2 패드(212) 중의 하나에 연결될 수 있다. 따라서 더미 금속 패턴(300)은 제1 배선(WR1)을 통해 디스플레이 구동 집적 회로(200a)에 포함되는 ESD 보호 회로(100)에 연결될 수 있다.
일 실시예에 있어서, 제1 패드(211)는 전원 전압이 인가되는 전원 패드에 상응하고, 제2 패드(212)는 접지 전압이 인가되는 접지 패드에 상응할 수 있다. 이 경우, 더미 금속 패턴(300)은 제1 배선(WR1)을 통해 ESD 보호 회로(100)가 연결되는 상기 전원 패드 및 상기 접지 패드 중의 하나에 연결될 수 있다.
다른 실시예에 있어서, 제1 패드(211)는 데이터가 입출력되는 데이터 입출력 패드에 상응하고, 제2 패드(212)는 접지 전압이 인가되는 접지 패드에 상응할 수 있다. 이 경우, 더미 금속 패턴(300)은 제1 배선(WR1)을 통해 ESD 보호 회로(100)가 연결되는 상기 데이터 입출력 패드 및 상기 접지 패드 중의 하나에 연결될 수 있다.
도 14에 도시된 필름형 디스플레이 구동 집적 회로 패키지(20)는 도 1에 도시된 필름형 반도체 패키지(10)에 포함되는 반도체 집적 회로(200)가 디스플레이 구동 집적 회로(200a)로 구현된 일 예에 상응할 수 있다. 즉, 도 1의 반도체 집적 회로(200)에 포함되는 기능 블록(400)이 디스플레이 구동 회로(500)로 구현되는 경우, 도 1에 도시된 필름형 반도체 패키지(10)는 도 14에 도시된 필름형 디스플레이 구동 집적 회로 패키지(20)와 동일할 수 있다.
도 1 내지 13을 참조하여 반도체 집적 회로(200)의 내부 구성 및 반도체 집적 회로(200)와 더미 금속 패턴(300) 사이의 연결 관계에 대해서 상세히 설명하였으므로, 여기서는 필름형 디스플레이 구동 집적 회로 패키지(20)에 대한 상세한 설명은 생략한다.
도 15는 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 15를 참조하면, 디스플레이 장치(30)는 필름형 디스플레이 구동 집적 회로 패키지(20) 및 디스플레이 패널(600)을 포함한다.
도 15의 디스플레이 장치(30)에 포함되는 필름형 디스플레이 구동 집적 회로 패키지(20)는 도 14에 도시된 필름형 디스플레이 구동 집적 회로 패키지(20)로 구현될 수 있다.
도 15의 디스플레이 장치(30)에 포함되는 필름형 디스플레이 구동 집적 회로 패키지(20)는 도 14에 도시된 필름형 디스플레이 구동 집적 회로 패키지(20)의 일 예에 상응할 수 있다.
설명의 편의를 위해, 도 15에는 필름형 디스플레이 구동 집적 회로 패키지(20)의 필름(11) 상에 형성되는 배선 패턴(WP)은 생략된다.
디스플레이 패널(600)은 복수의 게이트 라인들(GL1~GLn) 및 복수의 데이터 라인들(DL1~DLm)에 연결되는 적색 화소들, 녹색 화소들 및 청색 화소들을 포함한다. 여기서, n 및 m은 양의 정수를 나타낸다.
필름형 디스플레이 구동 집적 회로 패키지(20)는 필름(11)의 가장자리에 형성되는 복수의 외부 패드들(12)을 통해 복수의 게이트 라인들(GL1~GLn) 및 복수의 데이터 라인들(DL1~DLm)에 연결될 수 있다.
필름형 디스플레이 구동 집적 회로 패키지(20)는 필름(11) 상에 형성되는 디스플레이 구동 집적 회로(200a) 및 더미 금속 패턴(300)을 포함할 수 있다.
디스플레이 구동 집적 회로(200a)는 디스플레이 구동 회로(500), 제1 ESD 보호 회로(100-1), 제2 ESD 보호 회로(100-2), 및 제3 ESD 보호 회로(100-3)를 포함할 수 있다.
디스플레이 구동 집적 회로(200a)는 복수의 패드들(210)을 통해 디스플레이 패널(600) 및 외부 호스트(미도시)와 연결될 수 있다. 디스플레이 구동 집적 회로(200a)는 복수의 패드들(210) 중의 전원 패드(VDD_P)를 통해 상기 외부 호스트로부터 전원 전압(VDD)을 수신하고, 복수의 패드들(210) 중의 접지 패드(GND_P)를 통해 상기 외부 호스트로부터 접지 전압(GND)을 수신하고, 복수의 패드들(210) 중의 데이터 입출력 패드(IO_P)를 통해 상기 외부 호스트로부터 입력 데이터(IDATA)를 수신하고, 복수의 패드들(210) 중의 일부를 통해 상기 외부 호스트로부터 제어 신호들(CONS)을 수신할 수 있다.
디스플레이 구동 회로(500)는 소스 드라이버(510), 게이트 드라이버(520), 및 컨트롤러(T_CON)(530)를 포함할 수 있다.
소스 드라이버(510), 게이트 드라이버(520), 및 컨트롤러(530)는 전원 패드(VDD_P) 및 접지 패드(GND_P) 사이에 연결될 수 있다. 따라서 소스 드라이버(510), 게이트 드라이버(520), 및 컨트롤러(530)는 전원 패드(VDD_P)를 통해 수신되는 전원 전압(VDD)을 사용하여 동작할 수 있다.
컨트롤러(530)는 상기 외부 호스트로부터 입력 데이터(IDATA) 및 제어 신호들(CONS)을 수신할 수 있다. 예를 들어, 제어 신호들(CONS)은 수평 동기 신호, 수직 동기 신호, 및 메인 클럭 신호를 포함할 수 있다.
컨트롤러(530)는 상기 수평 동기 신호, 상기 수직 동기 신호, 및 상기 메인 클럭 신호에 기초하여 게이트 제어 신호(GCS) 및 소스 제어 신호(SCS)를 생성할 수 있다.
또한, 컨트롤러(530)는 상기 수직 동기 신호에 기초하여 입력 데이터(IDATA)를 프레임 단위로 구분하고, 상기 수평 동기 신호에 기초하여 입력 데이터(IDATA)를 게이트 라인 단위로 구분하여 영상 데이터(RGB)를 생성할 수 있다.
일 실시예에 있어서, 영상 데이터(RGB)는 상기 적색 화소들에 대응되는 적색 영상 데이터, 상기 녹색 화소들에 대응되는 녹색 영상 데이터, 및 상기 청색 화소들에 대응되는 청색 영상 데이터를 포함할 수 있다.
컨트롤러(530)는 게이트 제어 신호(GCS)를 게이트 드라이버(520)에 제공하고, 소스 제어 신호(SCS) 및 영상 데이터(RGB)를 소스 드라이버(510)에 제공할 수 있다.
게이트 드라이버(520)는 디스플레이 구동 집적 회로(200a)의 패드들(210) 및 필름(11)에 형성되는 외부 패드들(12)을 통해 복수의 게이트 라인들(GL1~GLn)에 연결될 수 있다. 게이트 드라이버(520)는 게이트 제어 신호(GCS)에 기초하여 복수의 게이트 라인들(GL1~GLn)을 순차적으로 선택할 수 있다.
소스 드라이버(510)는 디스플레이 구동 집적 회로(200a)의 패드들(210) 및 필름(11)에 형성되는 외부 패드들(12)을 통해 복수의 데이터 라인들(DL1~DLm)에 연결될 수 있다. 소스 드라이버(510)는 소스 제어 신호(SCS)에 기초하여 영상 데이터(RGB)를 처리하여 복수의 구동 전압들을 생성하고, 상기 복수의 구동 전압들을 복수의 데이터 라인들(DL1~DLm)을 통해 디스플레이 패널(600)에 제공할 수 있다.
예를 들어, 소스 드라이버(510)는 상기 적색 영상 데이터에 상응하는 적색 구동 전압, 상기 녹색 영상 데이터에 상응하는 녹색 구동 전압, 및 상기 청색 영상 데이터에 상응하는 청색 구동 전압을 생성하고, 복수의 데이터 라인들(DL1~DLm)을 통해 상기 적색 구동 전압, 상기 녹색 구동 전압, 및 상기 청색 구동 전압을 각각 디스플레이 패널(600)에 포함되는 상기 적색 화소, 상기 녹색 화소, 및 상기 청색 화소에 제공할 수 있다.
한편, 제1 ESD 보호 회로(100-1)는 전원 패드(VDD_P) 및 접지 패드(GND_P) 사이에 연결되고, 제2 ESD 보호 회로(100-2)는 전원 패드(VDD_P) 및 데이터 입출력 패드(IO_P) 사이에 연결되고, 제3 ESD 보호 회로(100-3)는 데이터 입출력 패드(IO_P) 및 접지 패드(GND_P) 사이에 연결될 수 있다.
제1 ESD 보호 회로(100-1), 제2 ESD 보호 회로(100-2), 및 제3 ESD 보호 회로(100-3)는 디스플레이 구동 회로(500)가 정상 동작을 수행하는 동안 턴오프될 수 있다.
한편, 전원 패드(VDD_P)에 ESD 이벤트가 발생하여 전원 패드(VDD_P)를 통해 다량의 전하가 유입되는 경우, 제1 ESD 보호 회로(100-1), 제2 ESD 보호 회로(100-2), 및 제3 ESD 보호 회로(100-3)는 턴온될 수 있다. 이 경우, 전원 패드(VDD_P)를 통해 유입되는 상기 다량의 전하 중의 일부는 제1 ESD 보호 회로(100-1) 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전되고, 전원 패드(VDD_P)를 통해 유입되는 상기 다량의 전하 중의 나머지는 제2 ESD 보호 회로(100-2), 제3 ESD 보호 회로(100-3), 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전될 수 있다.
또는, 데이터 입출력 패드(IO_P)에 ESD 이벤트가 발생하여 데이터 입출력 패드(IO_P)를 통해 다량의 전하가 유입되는 경우, 제1 ESD 보호 회로(100-1), 제2 ESD 보호 회로(100-2), 및 제3 ESD 보호 회로(100-3)는 턴온될 수 있다. 이 경우, 데이터 입출력 패드(IO_P)를 통해 유입되는 상기 다량의 전하 중의 일부는 제3 ESD 보호 회로(100-3) 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전되고, 데이터 입출력 패드(IO_P)를 통해 유입되는 상기 다량의 전하 중의 나머지는 제2 ESD 보호 회로(100-2), 제1 ESD 보호 회로(100-1), 및 접지 패드(GND_P)를 통해 접지 전압(GND)으로 안전하게 방전될 수 있다.
한편, 도 15에 도시된 바와 같이, 더미 금속 패턴(300)은 필름(11) 상에 형성되는 제1 배선(WR1)을 통해 디스플레이 구동 집적 회로(200a)의 전원 패드(VDD_P), 데이터 입출력 패드(IO_P), 및 접지 패드(GND_P) 중의 하나에 연결될 수 있다. 따라서 더미 금속 패턴(300)은 제1 배선(WR1)을 통해 디스플레이 구동 집적 회로(200a)에 포함되는 제1 ESD 보호 회로(100-1), 제2 ESD 보호 회로(100-2), 및 제3 ESD 보호 회로(100-3)에 연결될 수 있다.
따라서 더미 금속 패턴(300)에 ESD 이벤트가 발생하는 경우, 더미 금속 패턴(300)으로부터 제1 배선(WR1)을 통해 디스플레이 구동 집적 회로(200a)로 유입되는 다량의 전하는 제1 ESD 보호 회로(100-1), 제2 ESD 보호 회로(100-2), 및 제3 ESD 보호 회로(100-3)를 통해 접지 전압(GND)으로 안전하게 방전될 수 있다.
이상, 도 15를 참조하여 소스 드라이버(510), 게이트 드라이버(520), 및 컨트롤러(530)가 하나의 필름형 디스플레이 구동 집적 회로 패키지(20)에 포함되는 것으로 설명하였으나, 본 발명은 이에 한정되지 않으며, 실시예에 따라서 소스 드라이버(510), 게이트 드라이버(520), 및 컨트롤러(530) 중의 적어도 하나는 별도의 필름형 디스플레이 구동 집적 회로 패키지로 구현될 수도 있다.
도 16은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 16을 참조하면, 컴퓨팅 시스템(900)은 어플리케이션 프로세서(AP)(910), 통신(Connectivity)부(920), 사용자 인터페이스(930), 비휘발성 메모리 장치(NVM)(940), 휘발성 메모리 장치(VM)(950) 및 디스플레이 장치(960)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 개인용 컴퓨터, 랩톱 컴퓨터 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
비휘발성 메모리 장치(940)는 컴퓨팅 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 또한, 비휘발성 메모리 장치(940)는 멀티미디어 데이터를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 또한, 어플리케이션 프로세서(910)는 비휘발성 메모리 장치(940)에 저장되는 상기 멀티미디어 데이터를 독출하고, 상기 멀티미디어 데이터에 상응하는 입력 데이터를 생성하여 디스플레이 장치(960)에 제공할 수 있다. 실시예에 따라, 어플리케이션 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치(950)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.
사용자 인터페이스(930)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커와 같은 하나 이상의 출력 장치를 포함할 수 있다.
디스플레이 장치(960)는 어플리케이션 프로세서(910)로부터 제공되는 상기 입력 데이터를 표시할 수 있다. 디스플레이 장치(960)는 도 15에 도시된 디스플레이 장치(30)로 구현될 수 있다. 도 15의 디스플레이 장치(30)의 구성 및 동작에 대해서는 도 1 내지 15를 참조하여 상세히 설명하였으므로, 여기서는 디스플레이 장치(960)에 대한 상세한 설명은 생략한다.
또한, 실시예에 따라, 컴퓨팅 시스템(900)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD) 등과 같은 저장 장치를 더 포함할 수 있다.
컴퓨팅 시스템(900) 또는 컴퓨팅 시스템(900)의 구성 요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 17은 도 16의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 17을 참조하면, 컴퓨팅 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치(예를 들어, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등)로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이 장치(1150) 등을 포함할 수 있다.
어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 광 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface DSI)를 통하여 디스플레이 장치(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(1111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 광 디시리얼라이저(DES)를 포함할 수 있다.
또한, 컴퓨팅 시스템(1000)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1000)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있고, RF 칩(1160)은 DigRF MASTER(1114)를 통하여 제어되는 DigRF SLAVE(1162)를 더 포함할 수 있다.
한편, 컴퓨팅 시스템(1000)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)은 초광대역(Ultra WideBand; UWB)(1210), 무선랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1000)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.
본 발명은 정전기 방전(Electrostatic Discharge; ESD) 보호 회로를 구비하는 임의의 필름형 반도체 패키지에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 랩톱 컴퓨터(laptop computer) 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 필름(film) 상에 형성되고, 정전기 방전(Electrostatic Discharge; ESD) 보호 회로, 제1 패드 및 제2 패드를 포함하는 반도체 집적 회로; 및
    상기 반도체 집적 회로의 정상 동작과 무관하게 상기 필름 상에 형성되고, 상기 필름 상에 형성되는 제1 배선을 통해 상기 반도체 집적 회로에 포함되는 상기 ESD 보호 회로에 전기적으로 연결되는 더미(dummy) 금속 패턴을 포함하며,
    상기 ESD 보호 회로는,
    반도체 기판;
    상기 반도체 기판에 형성되는 N-웰;
    상기 반도체 기판에 형성되고, 상기 N-웰과 접하도록 형성되는 P-웰;
    상기 N-웰에 형성되는 제1 불순물 영역;
    상기 N-웰에 형성되는 제2 불순물 영역;
    상기 P-웰에 형성되는 제3 불순물 영역;
    상기 P-웰에 형성되는 제4 불순물 영역;
    상기 P-웰에 형성되는 제5 불순물 영역;
    상기 N-웰과 상기 P-웰에 걸쳐서 형성되는 제6 불순물 영역; 및
    게이트를 포함하고,
    상기 제1 불순물 영역 및 상기 제4 불순물 영역은 N-도전형을 가지고,
    상기 제2 불순물 영역, 상기 제3 불순물 영역, 상기 제5 불순물 영역 및 상기 제6 불순물 영역은 P-도전형을 가지며,
    상기 제1 불순물 영역, 상기 제2 불순물 영역 및 상기 게이트는 상기 제1 패드와 연결되고,
    상기 제3 불순물 영역 및 상기 제4 불순물 영역은 상기 제2 패드와 연결되는 필름형 반도체 패키지.
  2. 제1 항에 있어서,
    상기 ESD 보호 회로는 상기 제1 패드 및 상기 제2 패드 사이에 연결되고,
    상기 더미 금속 패턴은 상기 제1 배선을 통해 상기 제1 패드 및 상기 제2 패드 중의 하나에 전기적으로 연결되는 필름형 반도체 패키지.
  3. 제1 항에 있어서, 상기 반도체 집적 회로는,
    전원 전압이 인가되는 전원 패드 및 접지 전압이 인가되는 접지 패드 사이에 연결되고, 상기 전원 전압을 사용하여 동작하는 기능 블록을 더 포함하고,
    상기 ESD 보호 회로는 상기 전원 패드 및 상기 접지 패드 사이에 연결되며,
    상기 제1 패드는 상기 전원 패드 및 상기 접지 패드 중 하나이고, 상기 제2 패드는 상기 전원 패드 및 상기 접지 패드 중 다른 하나인 필름형 반도체 패키지.
  4. 제3 항에 있어서, 상기 더미 금속 패턴은 상기 제1 배선을 통해 상기 반도체 집적 회로의 상기 전원 패드에 연결되는 필름형 반도체 패키지.
  5. 제1 항에 있어서, 상기 반도체 집적 회로는,
    전원 전압이 인가되는 전원 패드, 접지 전압이 인가되는 접지 패드, 및 데이터 입출력 패드 사이에 연결되고, 상기 전원 전압을 사용하여 상기 데이터 입출력 패드를 통해 데이터를 송수신하는 기능 블록을 더 포함하고,
    상기 ESD 보호 회로는 상기 데이터 입출력 패드 및 상기 접지 패드 사이에 연결되며,
    상기 제1 패드는 상기 전원 패드, 상기 접지 패드 및 상기 데이터 입출력 패드 중 하나이고, 상기 제2 패드는 상기 전원 패드, 상기 접지 패드 및 상기 데이터 입출력 패드 중 다른 하나인 필름형 반도체 패키지.
  6. 제5 항에 있어서, 상기 더미 금속 패턴은 상기 제1 배선을 통해 상기 반도체 집적 회로의 상기 데이터 입출력 패드에 연결되는 필름형 반도체 패키지.
  7. 제1 항에 있어서, 상기 반도체 집적 회로는,
    전원 전압이 인가되는 전원 패드, 접지 전압이 인가되는 접지 패드, 및 데이터 입출력 패드 사이에 연결되고, 상기 전원 전압을 사용하여 상기 데이터 입출력 패드를 통해 데이터를 송수신하는 기능 블록을 더 포함하고,
    상기 ESD 보호 회로는,
    상기 전원 패드 및 상기 접지 패드 사이에 연결되는 제1 ESD 보호 회로;
    상기 전원 패드 및 상기 데이터 입출력 패드 사이에 연결되는 제2 ESD 보호 회로; 및
    상기 데이터 입출력 패드 및 상기 접지 패드 사이에 연결되는 제3 ESD 보호 회로를 포함하며,
    상기 제1 패드는 상기 전원 패드, 상기 접지 패드 및 상기 데이터 입출력 패드 중 하나이고, 상기 제2 패드는 상기 전원 패드, 상기 접지 패드 및 상기 데이터 입출력 패드 중 다른 하나인 필름형 반도체 패키지.
  8. 제7 항에 있어서, 상기 더미 금속 패턴은 상기 제1 배선을 통해 상기 반도체 집적 회로의 상기 전원 패드에 연결되는 필름형 반도체 패키지.
  9. 제7 항에 있어서, 상기 더미 금속 패턴은 상기 제1 배선을 통해 상기 반도체 집적 회로의 상기 데이터 입출력 패드에 연결되는 필름형 반도체 패키지.
  10. 필름(film) 상에 형성되고, 제1 패드 및 제2 패드 사이에 연결되는 디스플레이 구동 회로 및 상기 제1 패드 및 상기 제2 패드 사이에 연결되는 ESD 보호 회로를 포함하는 디스플레이 구동 집적 회로; 및
    상기 디스플레이 구동 집적 회로의 정상 동작과 무관하게 상기 필름 상에 형성되고, 상기 필름 상에 형성되는 제1 배선을 통해 상기 디스플레이 구동 집적 회로의 상기 제1 패드 및 상기 제2 패드 중의 하나에 전기적으로 연결되는 더미 금속 패턴을 포함하며,
    상기 ESD 보호 회로는,
    반도체 기판;
    상기 반도체 기판에 형성되는 N-웰;
    상기 반도체 기판에 형성되고, 상기 N-웰과 접하도록 형성되는 P-웰;
    상기 N-웰에 형성되는 제1 불순물 영역;
    상기 N-웰에 형성되는 제2 불순물 영역;
    상기 P-웰에 형성되는 제3 불순물 영역;
    상기 P-웰에 형성되는 제4 불순물 영역;
    상기 P-웰에 형성되는 제5 불순물 영역;
    상기 N-웰과 상기 P-웰에 걸쳐서 형성되는 제6 불순물 영역; 및
    게이트를 포함하고,
    상기 제1 불순물 영역 및 상기 제4 불순물 영역은 N-도전형을 가지고,
    상기 제2 불순물 영역, 상기 제3 불순물 영역, 상기 제5 불순물 영역 및 상기 제6 불순물 영역은 P-도전형을 가지며,
    상기 제1 불순물 영역, 상기 제2 불순물 영역 및 상기 게이트는 상기 제1 패드와 연결되고,
    상기 제3 불순물 영역 및 상기 제4 불순물 영역은 상기 제2 패드와 연결되는 필름형 디스플레이 구동 집적 회로 패키지.
KR1020150178879A 2015-12-15 2015-12-15 필름형 반도체 패키지 및 이를 포함하는 디스플레이 장치 KR102485799B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150178879A KR102485799B1 (ko) 2015-12-15 2015-12-15 필름형 반도체 패키지 및 이를 포함하는 디스플레이 장치
US15/364,890 US10121776B2 (en) 2015-12-15 2016-11-30 Film-type semiconductor packages and display devices having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150178879A KR102485799B1 (ko) 2015-12-15 2015-12-15 필름형 반도체 패키지 및 이를 포함하는 디스플레이 장치

Publications (2)

Publication Number Publication Date
KR20170071031A KR20170071031A (ko) 2017-06-23
KR102485799B1 true KR102485799B1 (ko) 2023-01-06

Family

ID=59020196

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150178879A KR102485799B1 (ko) 2015-12-15 2015-12-15 필름형 반도체 패키지 및 이를 포함하는 디스플레이 장치

Country Status (2)

Country Link
US (1) US10121776B2 (ko)
KR (1) KR102485799B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3467874B1 (en) 2017-10-03 2020-09-23 NXP USA, Inc. Single-stack bipolar-based esd protection device
US10388646B1 (en) * 2018-06-04 2019-08-20 Sandisk Technologies Llc Electrostatic discharge protection devices including a field-induced switching element
CN214588833U (zh) * 2020-12-23 2021-11-02 威锋电子股份有限公司 开关芯片

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3326673B2 (ja) 1995-11-17 2002-09-24 株式会社アドバンスト・ディスプレイ 液晶表示素子
US6054975A (en) 1996-08-01 2000-04-25 Hitachi, Ltd. Liquid crystal display device having tape carrier packages
JP3459560B2 (ja) * 1998-02-10 2003-10-20 三洋電機株式会社 半導体装置及び表示装置
KR100294684B1 (ko) 1998-04-25 2001-07-12 구본준, 론 위라하디락사 Cog실장용액정표시장치의정전기방지장치
KR100532463B1 (ko) * 2003-08-27 2005-12-01 삼성전자주식회사 정전기 보호 소자와 파워 클램프로 구성된 입출력 정전기방전 보호 셀을 구비하는 집적 회로 장치
JP2004094273A (ja) 2003-10-14 2004-03-25 Hitachi Displays Ltd 表示装置
US20060081968A1 (en) 2004-10-15 2006-04-20 Bai Shwang S Semiconductor package
KR20080020168A (ko) 2006-08-31 2008-03-05 삼성전자주식회사 어레이 기판 및 이를 갖는 표시패널
WO2011158704A1 (en) * 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20120139411A (ko) 2011-06-17 2012-12-27 삼성디스플레이 주식회사 집적 회로 칩 실장 필름 및 이를 포함하는 액정 표시 장치
KR101834904B1 (ko) 2011-10-31 2018-03-08 한국전자통신연구원 금속-절연체 전이 3 단자 소자와 그를 구비한 전기 전자 시스템 및 그에 따른 정전기 잡음 신호 제거 방법
KR20130105163A (ko) 2012-03-16 2013-09-25 삼성전자주식회사 반도체 패키지 및 이를 포함하는 표시 장치
KR102192473B1 (ko) * 2014-08-01 2020-12-18 엘지디스플레이 주식회사 유기 발광 표시 장치

Also Published As

Publication number Publication date
US10121776B2 (en) 2018-11-06
US20170170166A1 (en) 2017-06-15
KR20170071031A (ko) 2017-06-23

Similar Documents

Publication Publication Date Title
US10134723B2 (en) Electrostatic discharge protection device and electronic device having the same
US10084005B2 (en) Shared pixel and an image sensor including the same
US11108229B2 (en) Electrostatic discharge (ESD) protection circuit and integrated circuit including the same
US10332871B2 (en) Area-efficient and robust electrostatic discharge circuit
US11527217B2 (en) Display panel
US9799270B2 (en) Pixel circuit, display panel and display device
US20160225311A1 (en) Display device and electronic device including the same
US10026664B2 (en) Apparatus and method to monitor die edge defects
KR102485799B1 (ko) 필름형 반도체 패키지 및 이를 포함하는 디스플레이 장치
US10417962B2 (en) Data compensating device and display device having the same
US10700153B2 (en) Display device
CN113196375B (zh) 像素电路和包括该像素电路的有机发光显示装置
US10373948B2 (en) On-die system electrostatic discharge protection
US20160063943A1 (en) Degradation compensating pixel circuit and organic light emitting diode display device including the same
US20180337672A1 (en) Power on/off reset circuit and reset signal generating circuit including the same
TWI679845B (zh) 使用閂鎖器的雷射偵測器以及包括該雷射偵測器的半導體裝置
US20130342114A1 (en) Power unit and organic light emitting display device having the same
US20110199346A1 (en) Semiconductor device having guard ring, display driver circuit, and display apparatus
US9245988B2 (en) Electrostatic discharge protection device and electronic apparatus thereof
US20160013178A1 (en) Electrostatic discharge protection device and semiconductor device including the same
US20190244883A1 (en) Package with wall-side capacitors
US9312691B2 (en) ESD protection circuit and ESD protection method thereof
US10181723B2 (en) Circuits and methods to selectively switch power signal generator inputs to a load
JP6468015B2 (ja) 回路装置及び電子機器
US20210408784A1 (en) Integrated circuit device including electrostatic discharge protection and current limiting circuitry

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant