JP3459560B2 - 半導体装置及び表示装置 - Google Patents
半導体装置及び表示装置Info
- Publication number
- JP3459560B2 JP3459560B2 JP2871198A JP2871198A JP3459560B2 JP 3459560 B2 JP3459560 B2 JP 3459560B2 JP 2871198 A JP2871198 A JP 2871198A JP 2871198 A JP2871198 A JP 2871198A JP 3459560 B2 JP3459560 B2 JP 3459560B2
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- terminal
- input terminal
- dummy
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置あるい
は液晶表示装置（ＬＣＤ：liquid crystal display）に
おいて、製造段階あるいは完成後の静電気による不良を
防いだ装置に関する。
は液晶表示装置（ＬＣＤ：liquid crystal display）に
おいて、製造段階あるいは完成後の静電気による不良を
防いだ装置に関する。
【０００２】
【従来の技術】メモリー、ロジック、マイクロコンピュ
ータ、ＬＣＤ等の半導体装置は、微細加工技術の進展に
伴い、小型化、大容量化が実現されている。中でも、Ｌ
ＣＤでは、絶縁基板上に形成される薄膜トランジスタ
（ＴＦＴ：thin film tansistor）の半導体層として、
それまで多用されてきた非晶質シリコン（ａ−Ｓｉ）に
代わって、多結晶シリコン（ｐ−Ｓｉ）を用いることに
より、表示画素部とともに、これを駆動するための周辺
ドライバーを同一基板上に形成したドライバー内蔵型が
開発、量産されるに至っている。
ータ、ＬＣＤ等の半導体装置は、微細加工技術の進展に
伴い、小型化、大容量化が実現されている。中でも、Ｌ
ＣＤでは、絶縁基板上に形成される薄膜トランジスタ
（ＴＦＴ：thin film tansistor）の半導体層として、
それまで多用されてきた非晶質シリコン（ａ−Ｓｉ）に
代わって、多結晶シリコン（ｐ−Ｓｉ）を用いることに
より、表示画素部とともに、これを駆動するための周辺
ドライバーを同一基板上に形成したドライバー内蔵型が
開発、量産されるに至っている。
【０００３】図８は、ドライバー内蔵型ＬＣＤの全体平
面図である。ＴＦＴ基板（１）側には、中央部に、表示
画素部（３）、その周辺にゲートドライバー（４）、ド
レインドライバー（５）及びプリチャージドライバー
（６）が形成されている。表示画素部（３）には、左右
に延びたゲートライン（１０１）と上下に延びたドレイ
ンライン（１０２）が交差配置され、その交差部にはＴ
ＦＴ等からなるスイッチ素子（１０３）が形成され、液
晶駆動用の表示電極（１０４）がこれに接続されてい
る。ゲートドライバー（４）は、主にシフトレジスタか
らなり、ゲートライン（１０１）へ走査信号電圧を供給
する。ドレインドライバー（５）は、主にシフトレジス
タとサンプリングスイッチからなる。プリチャージドラ
イバー（６）は、必要により設けられ、主にシフトレジ
スタとサンプリングスイッチからなる。プリチャージド
ライバー（６）は、各走査期間において、ドレインドラ
イバー（５）よりも早くスタートされ、前の走査期間に
おいて各ドレインライン（１０２）に残った電圧を消去
する。
面図である。ＴＦＴ基板（１）側には、中央部に、表示
画素部（３）、その周辺にゲートドライバー（４）、ド
レインドライバー（５）及びプリチャージドライバー
（６）が形成されている。表示画素部（３）には、左右
に延びたゲートライン（１０１）と上下に延びたドレイ
ンライン（１０２）が交差配置され、その交差部にはＴ
ＦＴ等からなるスイッチ素子（１０３）が形成され、液
晶駆動用の表示電極（１０４）がこれに接続されてい
る。ゲートドライバー（４）は、主にシフトレジスタか
らなり、ゲートライン（１０１）へ走査信号電圧を供給
する。ドレインドライバー（５）は、主にシフトレジス
タとサンプリングスイッチからなる。プリチャージドラ
イバー（６）は、必要により設けられ、主にシフトレジ
スタとサンプリングスイッチからなる。プリチャージド
ライバー（６）は、各走査期間において、ドレインドラ
イバー（５）よりも早くスタートされ、前の走査期間に
おいて各ドレインライン（１０２）に残った電圧を消去
する。
【０００４】液晶を間に挟んでＴＦＴ基板（１）に対向
して配置される対向基板（２）側には、液晶駆動用の共
通電極（１１０）が表示画素部（３）の全域に対応して
形成されている。これら表示電極（１０４）と共通電極
（１１０）は液晶を誘電層としたコンデンサを構成し、
表示電極（１０４）毎に供給された画素信号電圧により
液晶を駆動し、透過率を制御することで表示が行われ
る。
して配置される対向基板（２）側には、液晶駆動用の共
通電極（１１０）が表示画素部（３）の全域に対応して
形成されている。これら表示電極（１０４）と共通電極
（１１０）は液晶を誘電層としたコンデンサを構成し、
表示電極（１０４）毎に供給された画素信号電圧により
液晶を駆動し、透過率を制御することで表示が行われ
る。
【０００５】ＴＦＴ基板（１）の端部には、ゲートドラ
イバー（４）、ドレインドライバー（５）及びプリチャ
ージドライバー（６）を制御するための各種制御信号が
供給される入力端子（７０）が配列形成されている。こ
れら入力端子（７０）の配列に連続して、電源端子（７
１）、更には、ダミー端子（７２）が形成されている。
これら端子群（７０，７１）には、制御回路を搭載した
フレキシブルプリント基板（ＦＰＣ）が接着され、電気
的に接続される。ダミー端子（７２）は、端子群の両端
に設けられ、表示画素部（３）やドライバー部（４，
５，６）に直接に接続されることはなく、ＦＰＣのはが
れ対策として設けられている。即ち、ＦＰＣに生じる応
力のために、両端の端子とＦＰＣとの接着性が低下しや
すく、接続不良を招く恐れがあるが、ダミー端子（７
２）を両端に設けることにより、たとえ、ダミー端子
（７２）が接続不良となっても、それよりも内側にある
入力端子（７０）は、良好な接続が保たれる。また、入
力端子（７０）及びダミー端子（７２）には、静電気を
吸収して、内部の素子を守るための保護回路（８０）が
設けられ、引き回し配線（７５）により接続されてい
る。
イバー（４）、ドレインドライバー（５）及びプリチャ
ージドライバー（６）を制御するための各種制御信号が
供給される入力端子（７０）が配列形成されている。こ
れら入力端子（７０）の配列に連続して、電源端子（７
１）、更には、ダミー端子（７２）が形成されている。
これら端子群（７０，７１）には、制御回路を搭載した
フレキシブルプリント基板（ＦＰＣ）が接着され、電気
的に接続される。ダミー端子（７２）は、端子群の両端
に設けられ、表示画素部（３）やドライバー部（４，
５，６）に直接に接続されることはなく、ＦＰＣのはが
れ対策として設けられている。即ち、ＦＰＣに生じる応
力のために、両端の端子とＦＰＣとの接着性が低下しや
すく、接続不良を招く恐れがあるが、ダミー端子（７
２）を両端に設けることにより、たとえ、ダミー端子
（７２）が接続不良となっても、それよりも内側にある
入力端子（７０）は、良好な接続が保たれる。また、入
力端子（７０）及びダミー端子（７２）には、静電気を
吸収して、内部の素子を守るための保護回路（８０）が
設けられ、引き回し配線（７５）により接続されてい
る。
【０００６】表示画素部（３）におけるスイッチ素子
（１０３）や、ゲートドライバー（４）、ドレインドラ
イバー（５）及びプリチャージドライバー（６）を構成
するＣＭＯＳは、ほぼ同じ構造のｐ−ＳｉＴＦＴにより
形成されている。ＴＦＴ基板（１）の要部断面構造を図
９に示す。左がスイッチ素子（１０３）部、右が入力端
子（７０）部、中央が入力端子（７０）の引き回し配線
（７５）部である。（１０）はガラス等の絶縁基板、
（１１）及び（２１）と（３１）は、各々Ｃｒ等の第１
の導電層からなるゲート電極及び台座膜、（１２）はゲ
ート絶縁膜、（１３）はｐ−Ｓｉ膜、（１４）は注入ス
トッパー、（１５）は層間絶縁膜、（１６）、（１
７）、（２６）及び（３６）は、各々Ａｌ等の第２の導
電層からなるソース電極、ドレイン電極、引き回し線及
び入力端、（１８）は平坦化絶縁膜、（１９）及び（３
９）は、ＩＴＯ（indium tin oxide）の透明導電層から
なる表示電極及び入力端コンタクト膜である。ｐ−Ｓｉ
（１３）は、ゲート電極（１１）に対向する領域が真性
層であるチャンネル領域（ＣＨ）とされ、その両側が、
Ｎ型またはＰ型に高濃度にドーピングされたソース領域
（Ｓ）及びドレイン領域（Ｄ）とされ、各々、層間絶縁
膜（１５）に開口されたコンタクトホールを介してソー
ス電極（１６）及びドレイン電極（１７）に接続されて
いる。Ｎ型では、ソース及びドレイン領域（Ｓ，Ｄ）と
チャンネル領域（ＣＨ）の間に低濃度にドーピングされ
たＬＤＤ領域（ＬＤ）を設けることが好ましい。また、
チャンネル領域（ＣＨ）を反対の導電型にチャンネルド
ープすることも可能である。なお、ドライバー部（４，
５，６）におけるＴＦＴには、表示電極（１９）は接続
されない。また、Ｃｒよりなる台座膜（２１，３１）
は、各々、Ａｌからなる引き回し線（２６）及び入力端
（３６）と、ガラスからなる基板（１０）との接着性を
高めるために設けられている。更に、入力端コンタクト
膜（３９）は、Ａｌからなる入力端（３６）と、ＦＰＣ
の接着材として用いられる異方性導電樹脂との接着性を
高めている。
（１０３）や、ゲートドライバー（４）、ドレインドラ
イバー（５）及びプリチャージドライバー（６）を構成
するＣＭＯＳは、ほぼ同じ構造のｐ−ＳｉＴＦＴにより
形成されている。ＴＦＴ基板（１）の要部断面構造を図
９に示す。左がスイッチ素子（１０３）部、右が入力端
子（７０）部、中央が入力端子（７０）の引き回し配線
（７５）部である。（１０）はガラス等の絶縁基板、
（１１）及び（２１）と（３１）は、各々Ｃｒ等の第１
の導電層からなるゲート電極及び台座膜、（１２）はゲ
ート絶縁膜、（１３）はｐ−Ｓｉ膜、（１４）は注入ス
トッパー、（１５）は層間絶縁膜、（１６）、（１
７）、（２６）及び（３６）は、各々Ａｌ等の第２の導
電層からなるソース電極、ドレイン電極、引き回し線及
び入力端、（１８）は平坦化絶縁膜、（１９）及び（３
９）は、ＩＴＯ（indium tin oxide）の透明導電層から
なる表示電極及び入力端コンタクト膜である。ｐ−Ｓｉ
（１３）は、ゲート電極（１１）に対向する領域が真性
層であるチャンネル領域（ＣＨ）とされ、その両側が、
Ｎ型またはＰ型に高濃度にドーピングされたソース領域
（Ｓ）及びドレイン領域（Ｄ）とされ、各々、層間絶縁
膜（１５）に開口されたコンタクトホールを介してソー
ス電極（１６）及びドレイン電極（１７）に接続されて
いる。Ｎ型では、ソース及びドレイン領域（Ｓ，Ｄ）と
チャンネル領域（ＣＨ）の間に低濃度にドーピングされ
たＬＤＤ領域（ＬＤ）を設けることが好ましい。また、
チャンネル領域（ＣＨ）を反対の導電型にチャンネルド
ープすることも可能である。なお、ドライバー部（４，
５，６）におけるＴＦＴには、表示電極（１９）は接続
されない。また、Ｃｒよりなる台座膜（２１，３１）
は、各々、Ａｌからなる引き回し線（２６）及び入力端
（３６）と、ガラスからなる基板（１０）との接着性を
高めるために設けられている。更に、入力端コンタクト
膜（３９）は、Ａｌからなる入力端（３６）と、ＦＰＣ
の接着材として用いられる異方性導電樹脂との接着性を
高めている。
【０００７】図１０は入力端部付近の等価回路図であ
る。引き回し配線（７５）にドレインとゲートを接続
し、高電源線（８１）にソースを接続するＮ型の第１の
トランジスタ（８３）、及び、引き回し配線（７５）に
ドレインを接続し、低電源線（８２）にソースとゲート
を接続するＮ型の第２のトランジスタ（８４）からな
る。これらトランジスタ（８３，８４）は、図９に示す
ＴＦＴと同じ構造で、各引き回し配線（７５）を介して
入力端子（７０）及びダミー端子（７２）に接続されて
いる。この構成で、端子（７０，７２）に正の静電気が
入った場合、第１のトランジスタ（８３）がオンして高
電源線（８１）に吸収され、負の静電気が入った場合、
第２のトランジスタ（８４）がオンして低電源線（８
２）に吸収される。従って、引き回し配線（７５）は、
常に、低電源電圧ＶDDと高電源電圧ＶSSとの間の範囲内
の電圧とされ、内部の表示画素部（３）やドライバー部
（４，５，６）を構成するＴＦＴ素子が静電破壊から守
られる。
る。引き回し配線（７５）にドレインとゲートを接続
し、高電源線（８１）にソースを接続するＮ型の第１の
トランジスタ（８３）、及び、引き回し配線（７５）に
ドレインを接続し、低電源線（８２）にソースとゲート
を接続するＮ型の第２のトランジスタ（８４）からな
る。これらトランジスタ（８３，８４）は、図９に示す
ＴＦＴと同じ構造で、各引き回し配線（７５）を介して
入力端子（７０）及びダミー端子（７２）に接続されて
いる。この構成で、端子（７０，７２）に正の静電気が
入った場合、第１のトランジスタ（８３）がオンして高
電源線（８１）に吸収され、負の静電気が入った場合、
第２のトランジスタ（８４）がオンして低電源線（８
２）に吸収される。従って、引き回し配線（７５）は、
常に、低電源電圧ＶDDと高電源電圧ＶSSとの間の範囲内
の電圧とされ、内部の表示画素部（３）やドライバー部
（４，５，６）を構成するＴＦＴ素子が静電破壊から守
られる。
【０００８】
【発明が解決しようとする課題】保護回路（８０）の第
１及び第２のトランジスタ（８３，８４）は、十分に耐
性の高い設計となっているが、これを越える大きな静電
気がダミー端子（７２）に入った場合、第１のトランジ
スタ（８３）や第２のトランジスタ（８４）を破壊して
しまう。これら第１及び第２のトランジスタ（８３，８
４）が絶縁破壊されて導通すると（ｚ）、電源線（８
１，８２）の電源電圧の変動を招く。電源線（８１，８
２）は、ドライバー部（４，５，６）に共通となってい
るので、電源電圧の変動は、表示に悪影響を及ぼす。更
に、大きな静電気が生じると、内部の表示画素部（３）
やドライバー部（４，５，６）を構成するＴＦＴ素子が
静電破壊される。
１及び第２のトランジスタ（８３，８４）は、十分に耐
性の高い設計となっているが、これを越える大きな静電
気がダミー端子（７２）に入った場合、第１のトランジ
スタ（８３）や第２のトランジスタ（８４）を破壊して
しまう。これら第１及び第２のトランジスタ（８３，８
４）が絶縁破壊されて導通すると（ｚ）、電源線（８
１，８２）の電源電圧の変動を招く。電源線（８１，８
２）は、ドライバー部（４，５，６）に共通となってい
るので、電源電圧の変動は、表示に悪影響を及ぼす。更
に、大きな静電気が生じると、内部の表示画素部（３）
やドライバー部（４，５，６）を構成するＴＦＴ素子が
静電破壊される。
【０００９】絶縁基板が大型化されると、静電気が発生
しやすくなり、また、微細化が進み、高精細化がなさ
れ、駆動電圧が低減されたり、ＴＦＴ素子の数が増大す
ると、静電破壊の問題が顕著になってくる。特に、ドラ
イバー内蔵型ＬＣＤにおいて、ＴＦＴ素子が一つでも不
良となると、装置全体が不良となる。更に、このような
静電気の問題は、ＬＣＤのみならず、メモリー、ロジッ
ク、マイクロコンピュータにおいて、高精細化、大容量
化が実現されると、相対的に影響が大きくなり、静電気
対策は、これらの半導体装置においても、重要な課題と
となっている。
しやすくなり、また、微細化が進み、高精細化がなさ
れ、駆動電圧が低減されたり、ＴＦＴ素子の数が増大す
ると、静電破壊の問題が顕著になってくる。特に、ドラ
イバー内蔵型ＬＣＤにおいて、ＴＦＴ素子が一つでも不
良となると、装置全体が不良となる。更に、このような
静電気の問題は、ＬＣＤのみならず、メモリー、ロジッ
ク、マイクロコンピュータにおいて、高精細化、大容量
化が実現されると、相対的に影響が大きくなり、静電気
対策は、これらの半導体装置においても、重要な課題と
となっている。
【００１０】
【課題を解決するための手段】本発明はこの課題を解決
するために成され、基板上に所定の回路を構成する多数
の半導体素子と、前記回路の入力端子が配列形成された
半導体装置において、前記入力端子の配列に近接し、抵
抗部を介して静電気吸収線に接続されたダミー端子が設
けられている構成である。
するために成され、基板上に所定の回路を構成する多数
の半導体素子と、前記回路の入力端子が配列形成された
半導体装置において、前記入力端子の配列に近接し、抵
抗部を介して静電気吸収線に接続されたダミー端子が設
けられている構成である。
【００１１】これにより、静電気吸収線の容量を越える
大きな静電気が生じても、抵抗部で静電気が減衰される
ので、静電破壊が防がれる。特に、前記抵抗部は、静電
気により断線する構成である。これにより、更に大きな
静電気が生じても、断線部分により、静電破壊が防がれ
る。
大きな静電気が生じても、抵抗部で静電気が減衰される
ので、静電破壊が防がれる。特に、前記抵抗部は、静電
気により断線する構成である。これにより、更に大きな
静電気が生じても、断線部分により、静電破壊が防がれ
る。
【００１２】また、基板上に形成された、光調部材を変
調する表示電極群と、これら表示電極に表示信号電圧を
供給するための薄膜トランジスタ群と、これら薄膜トラ
ンジスタ群へ供給すべく外部で作成された信号電圧が入
力される入力端子群と、を有する表示装置において、前
記入力端子群に近接し、抵抗部を介して静電気吸収線に
接続されたダミー端子が設けられた構成である。
調する表示電極群と、これら表示電極に表示信号電圧を
供給するための薄膜トランジスタ群と、これら薄膜トラ
ンジスタ群へ供給すべく外部で作成された信号電圧が入
力される入力端子群と、を有する表示装置において、前
記入力端子群に近接し、抵抗部を介して静電気吸収線に
接続されたダミー端子が設けられた構成である。
【００１３】これにより、静電気吸収線の容量を越える
大きな静電気が生じても、抵抗部で静電気が減衰される
ので静電破壊が防がれる。特に、前記抵抗部は、静電気
により断線する構成である。これにより、静電気吸収線
の容量を越える大きな静電気が生じても、断線部分によ
り、静電気が内部に入ることが防がれるので、静電破壊
が防がれる。
大きな静電気が生じても、抵抗部で静電気が減衰される
ので静電破壊が防がれる。特に、前記抵抗部は、静電気
により断線する構成である。これにより、静電気吸収線
の容量を越える大きな静電気が生じても、断線部分によ
り、静電気が内部に入ることが防がれるので、静電破壊
が防がれる。
【００１４】特に、前記抵抗部は、抵抗値の異なる複数
の抵抗部からなり、前記ダミー端子に近い方の抵抗部
が、前記ダミー端子から遠い方の抵抗部よりも抵抗値が
低い構成である。これにより、ダミー端子に近い方の抵
抗部が先に断線するので、ダミー端子が浮遊状態となっ
たときに帯電量が小さくなり、ダミー端子からの放電に
より静電破壊が生じることが防がれる。
の抵抗部からなり、前記ダミー端子に近い方の抵抗部
が、前記ダミー端子から遠い方の抵抗部よりも抵抗値が
低い構成である。これにより、ダミー端子に近い方の抵
抗部が先に断線するので、ダミー端子が浮遊状態となっ
たときに帯電量が小さくなり、ダミー端子からの放電に
より静電破壊が生じることが防がれる。
【００１５】
【発明の実施の形態】図１に、本発明の第1の実施の形
態にかかるＬＣＤの入力端部の等価回路を示す。入力端
子（７０）の配列に連続してダミー端子（７２）が形成
され、各々の入力端子（７０）の引き回し配線（７５）
には、高電源線（８１）にソースを接続したＮ型の第1
のトランジスタ（８３）のゲートとドレインが接続され
るとともに、低電源線（８２）にゲートとソースを接続
したＮ型の第2のトランジスタ（８４）のドレインが接
続されて保護回路（８０）が構成されている。そして、
ダミー端子（７２）は、保護回路（８０）には接続され
ず、抵抗部（９０）を介して隣接する入力端子（７０）
に接続されている。この構成で、ダミー端子（７２）に
生じた大きな静電気は、まず、抵抗部（９０）にて放熱
されて減衰され、隣接する入力端子（７０）及び引き回
し配線（７５）を介して、保護回路（８０）にて吸収消
去される。このため、保護回路（８０）の耐性を越える
大きな静電気が生じても、これが直接に保護回路（８
０）に入ることが防がれる。更に、大きな静電気が生じ
た時は、抵抗部（９０）が断線することにより、内部に
静電気が入らないようにされる。従って、保護回路（８
０）が破壊され、更に、図８に示したような内部の表示
画素部（３）やドライバー部（４，５，６）の動作に悪
影響を及ぼすことが防がれる。なお、保護回路（８０）
のトランジスタとしてはＮ型とＰ型のトランジスタを用
いることもできる。この場合は、配線接続が多少異なる
が、ここで説明した作用効果は全く同じである。
態にかかるＬＣＤの入力端部の等価回路を示す。入力端
子（７０）の配列に連続してダミー端子（７２）が形成
され、各々の入力端子（７０）の引き回し配線（７５）
には、高電源線（８１）にソースを接続したＮ型の第1
のトランジスタ（８３）のゲートとドレインが接続され
るとともに、低電源線（８２）にゲートとソースを接続
したＮ型の第2のトランジスタ（８４）のドレインが接
続されて保護回路（８０）が構成されている。そして、
ダミー端子（７２）は、保護回路（８０）には接続され
ず、抵抗部（９０）を介して隣接する入力端子（７０）
に接続されている。この構成で、ダミー端子（７２）に
生じた大きな静電気は、まず、抵抗部（９０）にて放熱
されて減衰され、隣接する入力端子（７０）及び引き回
し配線（７５）を介して、保護回路（８０）にて吸収消
去される。このため、保護回路（８０）の耐性を越える
大きな静電気が生じても、これが直接に保護回路（８
０）に入ることが防がれる。更に、大きな静電気が生じ
た時は、抵抗部（９０）が断線することにより、内部に
静電気が入らないようにされる。従って、保護回路（８
０）が破壊され、更に、図８に示したような内部の表示
画素部（３）やドライバー部（４，５，６）の動作に悪
影響を及ぼすことが防がれる。なお、保護回路（８０）
のトランジスタとしてはＮ型とＰ型のトランジスタを用
いることもできる。この場合は、配線接続が多少異なる
が、ここで説明した作用効果は全く同じである。
【００１６】図２は、入力端子（７０）、ダミー端子
（７２）及び抵抗部（９０）の構造図である。図２
（ａ）は平面図、図２（ｂ）はそのＡ−Ａ線に沿った断
面図で、左側が入力端子（７０）、右側がダミー端子
（７２）、中央が抵抗部（９０）である。基板（１０）
上に、第１の導電層であるＣｒからなる台座膜（３１）
及びこれと一体で抵抗部（９０）となる抵抗線（４１）
が形成されている。各々の台座膜（３１）の上には、第
２の導電層であるＡｌ等からなる入力端（３６）が形成
されている。入力端子（７０）側の入力端（３６）は、
引き回し線（２６）と一体となっている。これら入力端
（３６）の上には、ＩＴＯ等の透明導電層からなる入力
端コンタクト膜（３９）が形成されている。本発明で
は、抵抗線（４１）は、複数のスリット（４２）を設け
ることで、複数の細線とされ、抵抗が高められている。
抵抗線（４１）は単線としても良い。抵抗値は、設計段
階で総線幅を変えることによって調整することができ
る。
（７２）及び抵抗部（９０）の構造図である。図２
（ａ）は平面図、図２（ｂ）はそのＡ−Ａ線に沿った断
面図で、左側が入力端子（７０）、右側がダミー端子
（７２）、中央が抵抗部（９０）である。基板（１０）
上に、第１の導電層であるＣｒからなる台座膜（３１）
及びこれと一体で抵抗部（９０）となる抵抗線（４１）
が形成されている。各々の台座膜（３１）の上には、第
２の導電層であるＡｌ等からなる入力端（３６）が形成
されている。入力端子（７０）側の入力端（３６）は、
引き回し線（２６）と一体となっている。これら入力端
（３６）の上には、ＩＴＯ等の透明導電層からなる入力
端コンタクト膜（３９）が形成されている。本発明で
は、抵抗線（４１）は、複数のスリット（４２）を設け
ることで、複数の細線とされ、抵抗が高められている。
抵抗線（４１）は単線としても良い。抵抗値は、設計段
階で総線幅を変えることによって調整することができ
る。
【００１７】この構成で、ダミー端子（７２）に生じた
大きな静電気は、抵抗線（４１）にて、ジュール熱とし
て発熱されて減衰され、入力端子（７０）及び引き回し
配線（７５）を介して保護回路（８０）にて吸収消去さ
れる。従って、保護回路（８０）の静電破壊が防がれ
る。また、抵抗線（４１）は、ＴＦＴのゲート電極（１
１）と同一工程で形成されるので、図９に示すように、
ボトムゲート構造においては、ＴＦＴ基板（１）の早い
段階で形成される。このため、製造の全工程において、
静電破壊の発生を防ぐことができる。
大きな静電気は、抵抗線（４１）にて、ジュール熱とし
て発熱されて減衰され、入力端子（７０）及び引き回し
配線（７５）を介して保護回路（８０）にて吸収消去さ
れる。従って、保護回路（８０）の静電破壊が防がれ
る。また、抵抗線（４１）は、ＴＦＴのゲート電極（１
１）と同一工程で形成されるので、図９に示すように、
ボトムゲート構造においては、ＴＦＴ基板（１）の早い
段階で形成される。このため、製造の全工程において、
静電破壊の発生を防ぐことができる。
【００１８】図３は、入力端子（７０）、ダミー端子
（７２）及び抵抗部（９０）の他の構造図である。図３
（ａ）は平面図、図３（ｂ）はそのＢ−Ｂ線に沿った断
面図で、左側が入力端子（７０）、右側がダミー端子
（７２）、中央が抵抗部（９０）である。抵抗部（９
０）となる抵抗線（４６）が入力端（３６）と一体でＡ
ｌにより形成されている。抵抗線（４６）は、図２の構
造と同様に、スリット（４７）により細線とされてお
り、抵抗値を調整することが可能である。ＡｌはＣｒよ
りも抵抗値が低いので、図２の構造よりも小さいレベル
で抵抗値の調整をすることができる。
（７２）及び抵抗部（９０）の他の構造図である。図３
（ａ）は平面図、図３（ｂ）はそのＢ−Ｂ線に沿った断
面図で、左側が入力端子（７０）、右側がダミー端子
（７２）、中央が抵抗部（９０）である。抵抗部（９
０）となる抵抗線（４６）が入力端（３６）と一体でＡ
ｌにより形成されている。抵抗線（４６）は、図２の構
造と同様に、スリット（４７）により細線とされてお
り、抵抗値を調整することが可能である。ＡｌはＣｒよ
りも抵抗値が低いので、図２の構造よりも小さいレベル
で抵抗値の調整をすることができる。
【００１９】図４は、入力端子（７０）、ダミー端子
（７２）及び抵抗部（９０）の更に他の構造図である。
図４（ａ）は平面図、図４（ｂ）はそのＣ−Ｃ線に沿っ
た断面図で、左側が入力端子（７０）、右側がダミー端
子（７２）、中央が抵抗部（９０）である。抵抗部（９
０）となる抵抗線（４９）が入力端コンタクト膜（３
９）と一体でＩＴＯにより形成されている。抵抗線（４
９）は、図２及び図３の構造と同様に、スリット（５
０）により細線とされているが、ＩＴＯは、ＣｒやＡｌ
よりも抵抗が高いので、図２及び図３の構造よりも大き
い抵抗値の調整ができる。
（７２）及び抵抗部（９０）の更に他の構造図である。
図４（ａ）は平面図、図４（ｂ）はそのＣ−Ｃ線に沿っ
た断面図で、左側が入力端子（７０）、右側がダミー端
子（７２）、中央が抵抗部（９０）である。抵抗部（９
０）となる抵抗線（４９）が入力端コンタクト膜（３
９）と一体でＩＴＯにより形成されている。抵抗線（４
９）は、図２及び図３の構造と同様に、スリット（５
０）により細線とされているが、ＩＴＯは、ＣｒやＡｌ
よりも抵抗が高いので、図２及び図３の構造よりも大き
い抵抗値の調整ができる。
【００２０】図５は、入力端子（７０）、ダミー端子
（７２）及び抵抗部（９０）の構造図である。図５
（ａ）は平面図、図５（ｂ）はそのＤ−Ｄ線に沿った断
面図で、左側が入力端子（７０）、右側がダミー端子
（７２）、中央が抵抗部（９０）である。入力端子（７
０）、ダミー端子（７２）のいずれも台座膜（３１）と
入力端（３６）の間に、ＴＦＴのｐ−Ｓｉ（１３）と同
じｐ−Ｓｉ（３３）が介在され、このｐ−Ｓｉ（３３）
と一体でｐ−Ｓｉからなる抵抗線（４３）が形成され、
抵抗部（９０）となっている。抵抗線（４３）は、図
２、図３及び図４と同様、スリットを設けて、複数の細
線としても良い。この構成で、ダミー端子（７２）に生
じた大きな静電気は、抵抗線（４３）にて放熱されて減
衰され、入力端子（７０）及び引き回し配線（７５）を
介して保護回路（８０）にて吸収消去される。特に、こ
の構造では、更に大きな静電気が発生した場合は、ｐ−
Ｓｉからなる抵抗線（４３）がジュール熱により溶融断
線し、保護回路（８０）が静電破壊から防がれる。即
ち、保護回路（８０）の耐性を越える静電気が生じて
も、抵抗部（９０）が断線することで、保護回路（８
０）が守られる。
（７２）及び抵抗部（９０）の構造図である。図５
（ａ）は平面図、図５（ｂ）はそのＤ−Ｄ線に沿った断
面図で、左側が入力端子（７０）、右側がダミー端子
（７２）、中央が抵抗部（９０）である。入力端子（７
０）、ダミー端子（７２）のいずれも台座膜（３１）と
入力端（３６）の間に、ＴＦＴのｐ−Ｓｉ（１３）と同
じｐ−Ｓｉ（３３）が介在され、このｐ−Ｓｉ（３３）
と一体でｐ−Ｓｉからなる抵抗線（４３）が形成され、
抵抗部（９０）となっている。抵抗線（４３）は、図
２、図３及び図４と同様、スリットを設けて、複数の細
線としても良い。この構成で、ダミー端子（７２）に生
じた大きな静電気は、抵抗線（４３）にて放熱されて減
衰され、入力端子（７０）及び引き回し配線（７５）を
介して保護回路（８０）にて吸収消去される。特に、こ
の構造では、更に大きな静電気が発生した場合は、ｐ−
Ｓｉからなる抵抗線（４３）がジュール熱により溶融断
線し、保護回路（８０）が静電破壊から防がれる。即
ち、保護回路（８０）の耐性を越える静電気が生じて
も、抵抗部（９０）が断線することで、保護回路（８
０）が守られる。
【００２１】図６に、本発明の第２の実施の形態にかか
るＬＣＤの入力端部の等価回路を示す。ダミー端子（７
２）が、抵抗部（９１）を介して保護回路（８０）に接
続されている。ダミー端子（７２）の構造は、図２から
図５に示す構造と同じである。また、抵抗部（９１）
は、図２から図５に示す抵抗線（４１，４３，４６，４
９）のいずれも適用可能である。この構成で、ダミー端
子（７２）に生じた大きな静電気は、抵抗部（９１）に
て放熱されて減衰され、保護回路（８０）にて吸収消去
される。このため、大きな静電気が直接に保護回路（８
０）に入ることが防がれ、保護回路（８０）が静電破壊
から守られる。また、更に大きな静電気が生じた場合
は、抵抗部（９１）が断線し、保護回路（８０）に静電
気が入ることが防がれる。
るＬＣＤの入力端部の等価回路を示す。ダミー端子（７
２）が、抵抗部（９１）を介して保護回路（８０）に接
続されている。ダミー端子（７２）の構造は、図２から
図５に示す構造と同じである。また、抵抗部（９１）
は、図２から図５に示す抵抗線（４１，４３，４６，４
９）のいずれも適用可能である。この構成で、ダミー端
子（７２）に生じた大きな静電気は、抵抗部（９１）に
て放熱されて減衰され、保護回路（８０）にて吸収消去
される。このため、大きな静電気が直接に保護回路（８
０）に入ることが防がれ、保護回路（８０）が静電破壊
から守られる。また、更に大きな静電気が生じた場合
は、抵抗部（９１）が断線し、保護回路（８０）に静電
気が入ることが防がれる。
【００２２】図７に、本発明の第３の実施の形態にかか
るＬＣＤの入力端部の等価回路を示す。ダミー端子（７
２）が、複数、例えば、第１及び第２の抵抗部（９２，
９３）を介して保護回路（８０）に接続されている。特
に、これらの抵抗部（９２，９３）のうち、第１の抵抗
部（９２）は第２の抵抗部（９３）よりも抵抗値が小さ
くされている。抵抗部（９２，９３）は、図２から図５
に示す抵抗部（９０）と同じ構造が可能で、抵抗値を調
整することができる。この構成で、ダミー端子（７２）
に大きな静電気が生じた場合、第１の抵抗部（９２）か
ら第２の抵抗部（９３）を経る間に、静電気が減衰さ
れ、保護回路（８０）にて吸収消去される。更に大きな
静電気が生じた場合、抵抗の低い第１の抵抗部（９２）
がジュール熱により断線する。従って、保護回路（８
０）、更には、ドライバー部（４，５，６）及び表示画
素部（３）が静電破壊から守られる。また、断線の後、
ダミー端子（７２）はアイランド状に残るので、静電気
により帯電した状態になることがある。この状態では、
ダミー端子（７２）からの放電により付近の素子が劣化
する恐れがある。このため、本発明では、特に、二つま
たはそれ以上の抵抗部のうち、ダミー端子（７２）に近
い第１の抵抗部（９２）の抵抗値を最も小さくしてい
る。これにより、第１の抵抗部（９２）が静電気により
最も断線しやすくなる。従って、ダミー端子（７２）と
一体でアイランド状になる領域が最も小さいものとなる
ので、ダミー端子（７２）の帯電量が小さくなり、その
結果、ダミー端子（７２）からの放電が小さくされて、
付近の素子が静電破壊から守られる。
るＬＣＤの入力端部の等価回路を示す。ダミー端子（７
２）が、複数、例えば、第１及び第２の抵抗部（９２，
９３）を介して保護回路（８０）に接続されている。特
に、これらの抵抗部（９２，９３）のうち、第１の抵抗
部（９２）は第２の抵抗部（９３）よりも抵抗値が小さ
くされている。抵抗部（９２，９３）は、図２から図５
に示す抵抗部（９０）と同じ構造が可能で、抵抗値を調
整することができる。この構成で、ダミー端子（７２）
に大きな静電気が生じた場合、第１の抵抗部（９２）か
ら第２の抵抗部（９３）を経る間に、静電気が減衰さ
れ、保護回路（８０）にて吸収消去される。更に大きな
静電気が生じた場合、抵抗の低い第１の抵抗部（９２）
がジュール熱により断線する。従って、保護回路（８
０）、更には、ドライバー部（４，５，６）及び表示画
素部（３）が静電破壊から守られる。また、断線の後、
ダミー端子（７２）はアイランド状に残るので、静電気
により帯電した状態になることがある。この状態では、
ダミー端子（７２）からの放電により付近の素子が劣化
する恐れがある。このため、本発明では、特に、二つま
たはそれ以上の抵抗部のうち、ダミー端子（７２）に近
い第１の抵抗部（９２）の抵抗値を最も小さくしてい
る。これにより、第１の抵抗部（９２）が静電気により
最も断線しやすくなる。従って、ダミー端子（７２）と
一体でアイランド状になる領域が最も小さいものとなる
ので、ダミー端子（７２）の帯電量が小さくなり、その
結果、ダミー端子（７２）からの放電が小さくされて、
付近の素子が静電破壊から守られる。
【００２３】この構成においては、第１の抵抗部（９
２）としては、図５に示すようにｐ−Ｓｉ（３３）を用
いることが最適である。ｐ−Ｓｉは、大きな電流により
ジュール熱が発生すると熱溶融しやすく、保護回路（８
０）の耐性を越えるような静電気が入った時は、この第
１の抵抗部（９２）が断線することで、静電気が保護回
路（８０）に入ることを防ぐことができる。また、第２
の抵抗部（９３）にもｐ−Ｓｉ（３３）を用いることも
できる。この場合、第１の抵抗部（９２）のｐ−Ｓｉを
ＴＦＴのソース及びドレイン領域（Ｓ，Ｄ）と同じ低抵
抗膜に、第２の抵抗部（９３）のｐ−ＳｉをＴＦＴのＬ
ＤＤ領域（ＬＤ）と同じ高抵抗膜とすることで、イオン
ドーピング工程を共通とすることができ、工程を増やす
必要が無くされる。
２）としては、図５に示すようにｐ−Ｓｉ（３３）を用
いることが最適である。ｐ−Ｓｉは、大きな電流により
ジュール熱が発生すると熱溶融しやすく、保護回路（８
０）の耐性を越えるような静電気が入った時は、この第
１の抵抗部（９２）が断線することで、静電気が保護回
路（８０）に入ることを防ぐことができる。また、第２
の抵抗部（９３）にもｐ−Ｓｉ（３３）を用いることも
できる。この場合、第１の抵抗部（９２）のｐ−Ｓｉを
ＴＦＴのソース及びドレイン領域（Ｓ，Ｄ）と同じ低抵
抗膜に、第２の抵抗部（９３）のｐ−ＳｉをＴＦＴのＬ
ＤＤ領域（ＬＤ）と同じ高抵抗膜とすることで、イオン
ドーピング工程を共通とすることができ、工程を増やす
必要が無くされる。
【００２４】なお、本発明では、以上の構成に限定され
ることはない。ダミー端子（７２）を、隣接する入力端
子（７０）や、保護回路（８０）に接続する以外に、他
の電源線や信号線に、本発明の抵抗部を介して接続し、
これを静電気吸収線とすることも可能である。
ることはない。ダミー端子（７２）を、隣接する入力端
子（７０）や、保護回路（８０）に接続する以外に、他
の電源線や信号線に、本発明の抵抗部を介して接続し、
これを静電気吸収線とすることも可能である。
【００２５】
【発明の効果】以上の説明から明らかな如く、本発明
で、半導体装置の静電気対策が実現されたので、半導体
素子の静電破壊が防がれ、歩留まりを向上することがで
きた。
で、半導体装置の静電気対策が実現されたので、半導体
素子の静電破壊が防がれ、歩留まりを向上することがで
きた。
【図１】本発明の第１の実施の形態にかかるＬＣＤの入
力端部の等価回路図である。
力端部の等価回路図である。
【図２】本発明の実施の形態にかかる入力端部の構造図
である。
である。
【図３】本発明の実施の形態にかかる入力端部の構造図
である。
である。
【図４】本発明の実施の形態にかかる入力端部の構造図
である。
である。
【図５】本発明の実施の形態にかかる入力端部の構造図
である。
である。
【図６】本発明の第２の実施の形態にかかるＬＣＤの入
力端部の等価回路図である。
力端部の等価回路図である。
【図７】本発明の第３の実施の形態にかかるＬＣＤの入
力端部の等価回路図である。
力端部の等価回路図である。
【図８】ＬＣＤの平面図である。
【図９】ＬＣＤの各部の断面図である。
【図１０】ＬＣＤの入力端部の等価回路図である。
１ ＴＦＴ基板
２ 対向基板
３ 表示画素
４ ゲートドライバー
５ ドレインドライバー
６ プリチャージドライバー
１０ 基板
１１ ゲート電極
１２ ゲート絶縁膜
１３ ｐ−Ｓｉ
１６ ソース電極
１７ ドレイン電極
１８ 平坦化絶縁膜
１９ 表示電極
２１，３１ 台座膜
２６ 引き回し線
３６ 入力端
３９ 入力端コンタクト膜
７０ 入力端子
７１ 電源端子
７２ ダミー端子
７５ 引き回し配線
８０ 保護回路
８１，８２ 電源線
８３，８４ トランジスタ
１０１ ゲートライン
１０２ ドレインライン
１０３ スイッチ素子
１０４ 表示電極
１１０ 共通電極
フロントページの続き
(56)参考文献 特開 平４−100270（ＪＰ，Ａ)
特開 平５−21515（ＪＰ，Ａ)
特開 平９−146112（ＪＰ，Ａ)
特開 平９−244051（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
G02F 1/1368
Claims (10)
- 【請求項１】 基板上に所定の回路を構成する多数の半
導体素子と、前記回路の入力端子が配列形成された半導
体装置において、 前記入力端子の配列に近接し、抵抗部を介して静電気吸
収線に接続されたダミー端子が設けられていることを特
徴とする半導体装置。 - 【請求項２】 基板上に所定の回路を構成する多数の半
導体素子と、前記回路の入力端子が配列形成された半導
体装置において、 前記入力端子に抵抗部を介して接続され、前記入力端子
及び前記抵抗部を介して静電気吸収線に接続されたダミ
ー端子が設けられていることを特徴とする 半導体装置。 - 【請求項３】 前記抵抗部は、直列に接続された抵抗値
の異なる複数の抵抗部からなり、前記ダミー端子に近い
方の抵抗部が、前記ダミー端子から遠い方の抵抗部より
も抵抗値が低いことを特徴とする請求項１記載の半導体
装置。 - 【請求項４】 前記抵抗部は、静電気により断線するこ
とを特徴とする請求項１から請求項３のいずれかに記載
の半導体装置。 - 【請求項５】 基板上に形成された表示電極群と、これ
ら表示電極に表示信号電圧を供給するための薄膜トラン
ジスタ群と、これら薄膜トランジスタ群へ供給すべく外
部で作成された信号電圧が入力される入力端子群と、を
有する表示装置において、 前記入力端子に近接し、抵抗部を介して静電気吸収線に
接続されたダミー端子が設けられていることを特徴とす
る表示装置。 - 【請求項６】 基板上に形成された表示電極群と、これ
ら表示電極に表示信号電圧を供給するための薄膜トラン
ジスタ群と、これら薄膜トランジスタ群へ供給すべく外
部で作成された信号電圧が入力される入力端子群と、を
有する表示装置において、 前記入力端子に抵抗部を介して接続され、前記入力端子
及び前記抵抗部を介して静電気吸収線に接続されたダミ
ー端子が設けられていることを特徴とする 表示装置。 - 【請求項７】 前記抵抗部は、単数または複数の細線に
より形成されていることを特徴とする請求項５または請
求項６のいずれかに記載の表示装置。 - 【請求項８】 前記抵抗部は、前記薄膜トランジスタと
同じ半導体層により形成されていることを特徴とする請
求項５から請求項７のいずれかに記載の表示装置。 - 【請求項９】 前記抵抗部は、直列に接続された抵抗値
の異なる複数の抵抗部からなり、前記ダミー端子に近い
方の抵抗部が、前記ダミー端子から遠い方の抵抗部より
も抵抗値が低いことを特徴とする請求項５から請求項８
のいずれかに記載の表示装置。 - 【請求項１０】 前記抵抗部は、静電気により断線する
ことを特徴とする請求項５から請求項９のいずれかに記
載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2871198A JP3459560B2 (ja) | 1998-02-10 | 1998-02-10 | 半導体装置及び表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2871198A JP3459560B2 (ja) | 1998-02-10 | 1998-02-10 | 半導体装置及び表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11233777A JPH11233777A (ja) | 1999-08-27 |
| JP3459560B2 true JP3459560B2 (ja) | 2003-10-20 |
Family
ID=12256048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2871198A Expired - Fee Related JP3459560B2 (ja) | 1998-02-10 | 1998-02-10 | 半導体装置及び表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3459560B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW457690B (en) * | 1999-08-31 | 2001-10-01 | Fujitsu Ltd | Liquid crystal display |
| JP3657246B2 (ja) | 2002-07-29 | 2005-06-08 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| KR20050053883A (ko) * | 2003-12-03 | 2005-06-10 | 삼성전자주식회사 | 표시 장치용 박막 트랜지스터 표시판 |
| US7710739B2 (en) | 2005-04-28 | 2010-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| JP4820683B2 (ja) | 2006-04-28 | 2011-11-24 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置と半導体装置の絶縁破壊防止方法 |
| KR100911962B1 (ko) * | 2007-10-22 | 2009-08-13 | 삼성모바일디스플레이주식회사 | 유기전계발광 표시 장치 |
| EP2515337B1 (en) * | 2008-12-24 | 2016-02-24 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit and semiconductor device |
| JP5786601B2 (ja) * | 2011-09-28 | 2015-09-30 | セイコーエプソン株式会社 | 電気光学装置、及び電子機器 |
| CN105404035A (zh) * | 2015-12-08 | 2016-03-16 | 昆山龙腾光电有限公司 | 液晶显示面板 |
| KR102485799B1 (ko) * | 2015-12-15 | 2023-01-06 | 삼성전자주식회사 | 필름형 반도체 패키지 및 이를 포함하는 디스플레이 장치 |
| CN105467707B (zh) * | 2016-01-29 | 2019-08-09 | 京东方科技集团股份有限公司 | 一种放电电路、阵列基板、液晶显示面板及显示装置 |
-
1998
- 1998-02-10 JP JP2871198A patent/JP3459560B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11233777A (ja) | 1999-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8334959B2 (en) | Electro-optical device and electronic apparatus including a sealed wiring portion connected to an electrostatic protection circuit | |
| US5606340A (en) | Thin film transistor protection circuit | |
| KR100848099B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 | |
| KR0160062B1 (ko) | 플랫패널 표시장치용 어레이기판 | |
| JP4439163B2 (ja) | 液晶表示素子の静電放電防止回路及びその防止方法 | |
| US7397518B1 (en) | Active matrix liquid crystal with capacitor below disclination region | |
| US5946057A (en) | Liquid crystal display having electrostatic discharge damage prevention | |
| US7557786B2 (en) | Display device | |
| US6737708B2 (en) | Thin-film transistor, liquid-crystal display device, and method of producing the same | |
| KR20010039920A (ko) | 반도체장치 및 그 제작 방법 | |
| US6838700B2 (en) | Active matrix substrate | |
| JP3459560B2 (ja) | 半導体装置及び表示装置 | |
| KR100286049B1 (ko) | 정전기 보호 회로를 가지는 액정 표시 장치 | |
| KR100336827B1 (ko) | 액정표시장치 및 액정표시장치의 기판 제조방법 | |
| US6760082B2 (en) | Thin film transistor array substrate | |
| KR100980012B1 (ko) | 박막 트랜지스터 표시판 | |
| US7394099B2 (en) | Thin film array panel | |
| JP3779083B2 (ja) | 半導体回路基板 | |
| JPH11233778A (ja) | 表示装置 | |
| KR100234860B1 (ko) | Cmos 반도체 장치 | |
| JP4087151B2 (ja) | 液晶表示装置 | |
| JP2002116701A (ja) | 画像表示装置 | |
| US11740524B2 (en) | Liquid crystal display device | |
| JP3880822B2 (ja) | 液晶表示装置 | |
| KR20030095904A (ko) | 라인 온 글래스형 액정패널 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070808 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090808 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100808 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100808 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130808 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |