JP4439163B2

JP4439163B2 - 液晶表示素子の静電放電防止回路及びその防止方法

Info

Publication number: JP4439163B2
Application number: JP2002190048A
Authority: JP
Inventors: ▼玄▲ 揆李; 榮九金
Original assignee: エルジーディスプレイカンパニーリミテッド
Priority date: 2001-07-10
Filing date: 2002-06-28
Publication date: 2010-03-24
Anticipated expiration: 2022-06-28
Also published as: TW575766B; KR20030005797A; US20030020845A1; DE10228517A1; KR100386849B1; US6791632B2; DE10228517B4; CN1299359C; JP2003107528A; CN1396656A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶ディスプレイ（ＬＣＤ）装置の薄膜トランジスタ（ＴＦＴ）を静電放電から保護する回路に関する。
【０００２】
陰極線管（ＣＲＴ）は、多くのアプリケーションに対するディスプレイ装置の主流であったが、より小型、軽量、かつ、消費電力の少ない様々なフラット・パネル・ディスプレイ装置が開発されている。詳細には、極めて薄く、かつ、優れたカラー特性を有する薄膜トランジスタ液晶ディスプレイ装置（ＴＦＴ−ＬＣＤ）が広く開発され、当たり前になっている。
【０００３】
一般的には、液晶ディスプレイ装置は、マトリックス状に整列された画素に個別に印加されるデータ信号に対応するイメージを表示するための装置である。画素は光透過率を制御し、イメージを生成している。したがって、液晶ディスプレイ装置は、画素マトリックスおよび画素をドライブするためのドライバ集積回路（ＩＣ）の両方を備えている。
【０００４】
図１は、ＴＦＴ−ＬＣＤディスプレイの部分切欠図を示す断面図であり、図２は、ＴＦＴ−ＬＣＤを示す概略回路図である。以下、それぞれのコンポーネントについて、図面に照らして説明する。
【０００５】
ＴＦＴ−Ａｒｒａｙディスプレイでは、ＴＦＴ基板（図１の下部基板）が、１つまたは複数の金属層で形成され、絶縁層、アモルファス・シリコン層、インジウム−すず酸化物層（ＩＴＯ）、および他の必要な元素がガラス基板１０２に蒸着されてＴＦＴ１０７を形成し、記憶コンデンサ１０８、画素電極１０４、および他の構造物が個々の画素を形成している。また、ＴＦＴ基板は、画素マトリックスを形成するための、多重画素を相互接続するデータ・ラインを備えている。さらに、データ信号を印加するためのボンディング・パッド１０６が、各データ・ラインの端部に使用されている。
【０００６】
また、図１には、ガラス基板１０１上に形成されたカラー・フィルタ基板（図１の上部基板）が示されている。カラー・フィルタ基板は、選択的に光をブロックするブラック・マトリックス１０９（Ｃｒで有利に形成されている）、およびＴＦＴ基板の各画素を覆うＲＧＢカラー・フィルタ１１０を備えている。さらに、共通電極を形成するＩＴＯ薄膜１０３が、カラー・フィルタ基板の底部全体に蒸着されている。
【０００７】
基板上は、液晶分子を所定の方向に整列させるためのアラインメント・フィルム１１１になっている。ＴＦＴおよびカラー・フィルタ基板は、スペーサ１１２によって均一に維持された間隙を形成している。液晶は、この間隙中に配置されている。
【０００８】
電気接続は、シルバー・ドット１１４によって、ＴＦＴ基板の電圧印加端子とＩＴＯ薄膜１０３の間に形成され、それにより共通電極（ＩＴＯ薄膜１０３）への電圧の印加を可能にしている。
【０００９】
基板の円周の周りに配置されたパターン化シール１１３は、ＴＦＴ−Ａｒｒａｙ基板とカラー・フィルタ基板を固定する接着剤の役割を果たしている。また、シール１１３は、液晶を２つの基板の間に維持している。
【００１０】
図２を参照すると、ＴＦＴ基板１０２上に、データ・ドライバ集積回路２０１から印加されるデータ信号を画素へ送信するための複数のデータ・ライン、およびゲート・ドライバ集積回路２０２から印加されるゲート信号を画素へ送信するための複数のゲート・ラインがある。データ・ラインおよびゲート・ラインは、直交状に形成されている。データ信号およびゲート信号が印加されるボンディング・パッド１０６（図１参照）は、データ・ラインおよびゲート・ラインの端部に形成されている。個々の画素は、データ・ラインとゲート・ラインの交点の近傍に配置されている。
【００１１】
ゲート・ドライバ集積回路２０２は、ライン毎に画素が選択されるように、複数のゲート・ラインにゲート信号を印加し、その選択されたライン内の画素にデータ信号が印加される。
【００１２】
ＴＦＴ１０７（図１参照）は、スイッチング・デバイスとして使用され、個々の画素中に形成されている。ゲート信号がゲート・ラインを介してＴＦＴのゲート電極に印加されると、ＴＦＴのソース電極とドレイン電極の間に導電チャネルが形成され、データ・ラインを介してＴＦＴのドレイン電極に印加される印加データ信号が、その画素の光透過率を制御する。
【００１３】
ガラス基板１０１および１０２は絶縁体であるため、ＴＦＴ−Ａｒｒａｙの製造プロセスの間に発生する静電気がガラス上に集中することになる。また、静電気は、様々な基板に加えられる様々な処理によっても発生する。このような静電気は、ＴＦＴ−Ａｒｒａｙに対する静電放電損傷の原因となる。また、静電気は埃粒子をガラス基板に引き寄せ、ＴＦＴ−Ａｒｒａｙおよびカラー・フィルタ・アレイの汚染の原因にもなっている。
【００１４】
静電気を少なくするために、ＴＦＴＬＣＤの製造に使用される製造設備および様々なプロセスを処理し、静電気を最少にすることもできるが、それでも、適切に設計されるＴＦＴ−Ａｒｒａｙは、静電放電に対する保護を組み込まなければならない。
【００１５】
ＴＦＴ−Ａｒｒａｙに使用されるＴＦＴデバイスは、相対エネルギー・レベルによってゲート絶縁膜が容易に破壊されるため、静電損傷を受けやすく、そのため、静電気は特に問題である。したがってＴＦＴ−Ａｒｒａｙを保護するためには、ゲート・ラインおよびデータ・ライン中への静電気の誘導を回避しなければならない。そのための方法の１つは、ゲート信号ラインとデータ信号ラインを電気的に短絡させることである。例えばゲート・ラインと隣接するデータ・ラインとの間に静電気が発生する場合、その２本のラインを等電位にすることによって損傷を回避することができる。
【００１６】
ゲート・ラインとデータ・ラインを直接接続することは有効ではあるが、このような直接接続は、信号ラインの断線、すなわち欠陥ＴＦＴを決定するための電気試験を妨げることになる。また、動作試験を実施することができない。そのために、静電放電損傷から保護し、かつ、個々の画素の試験を可能にする防止回路が開発されている。この防止回路は、各ゲート・ラインとゲート短絡ラインの間、および各データ・ラインとデータ短絡ラインの間に設けられるエレメントからなっている。図３は、防止回路を示したものである。
【００１７】
図３には、基板１０２上の行方向に形成された複数のゲート・ライン（Ｇ１〜Ｇ７６８）が示されている。また、図３には、基板１０２上の列方向に形成された複数のデータ・ライン（Ｄ１〜Ｄ３０７２）が示されている。さらに、ゲート短絡ラインＧＳＬ、データ短絡ラインＤＳＬ、および共通電極を形成しているＩＴＯ層が示されている。ゲート短絡ラインはゲート・ロー・レベル電圧（Ｖｇｌ）を受け取り、データ短絡ラインは共通電圧（Ｖｃｏｍ）を受け取っている。
【００１８】
また、図３には、複数のゲート・ラインＥＳＤ防止ユニットＧＥＳＤ１〜ＧＥＳＤ７６８、およびＧＬＥＳＤ１〜ＧＬＥＳＤ７６８、および複数のデータ・ラインＥＳＤ防止ユニットＤＥＳＤ１〜ＤＥＳＤ３０７２、およびＤＬＥＳＤ１〜ＤＬＥＳＤ３０７２が示されている。ゲート・ラインＥＳＤ防止ユニットは、ゲート・ラインＧ１〜Ｇ７６８の前端部をゲート短絡ラインＧＳＬに接続し、データ・ラインＥＳＤ防止ユニットは、データ・ラインＤ１〜Ｄ３０７２の前端部をデータ短絡ラインＤＳＬに接続している。また、ＥＳＤ防止連結ユニットＣＥＳＤ１およびＣＥＳＤ２は、ゲート短絡ラインＧＳＬをデータ短絡ラインＤＳＬに接続している。最後に、ＥＳＤ防止誘導ユニットＩＥＳＤ１およびＩＥＳＤ２は、データ・ラインＥＳＤ防止ユニットＤＥＳＤ１〜ＤＥＳＤ３０７２をＩＴＯに接続している。
【００１９】
イメージが生成されている間、現在ドライブされているゲート・ラインを除くすべてのゲート・ラインにロー・レベル電圧Ｖｇｌが印加される。現在ドライブされているラインは、ハイ・ゲート電圧を受け取り、そのラインに接続されているＴＦＴをターン・オンさせる。したがってゲート・ライン電圧は、Ｖｇｌであるかあるいはハイ・ゲート電圧であるかのいずれかである。図３に示す防止回路は、高（静的）電圧に対する保護であるため、ゲート短絡ラインＧＳＬをゲート・ロー・レベル電圧Ｖｇｌに接続することが有利である。それにより防止デバイス（ＧＥＳＤ１〜ＧＥＳＤ７６８など）に、ハイ・ゲート電圧とＶｇｌの差（ハイ・ゲート電圧と接地の差ではなく）によるストレスがかかる。ＥＳＤ防止ユニットの両端間に、雑音などの異常信号、あるいはロー・レベルの静電気が発生すると、ＥＳＤ防止ユニットは、隣接するゲート・ラインに導き、かつ、衝撃を与えることができる。あるいは、ゲート電圧Ｖｇｌをゲート短絡ラインＧＳＬに印加することにより、ＥＳＤ防止ユニット（ハイ・レベル電圧を受け取っているＥＳＤ防止ユニットを除く）の両端間の電圧が解消し、ＥＳＤ防止ユニットの状態が安定する。また、データ短絡ラインＤＳＬにＶｃｏｍを印加することにより、ＤＳＬに接続されているＥＳＤ防止ユニットが安定する。
【００２０】
以下、図３に示すＥＳＤ防止回路の動作について説明する。先ず、ゲート・ラインＧ１〜Ｇ７６８の１本に高電圧静電気が発生すると、ゲート・ラインＧ１〜Ｇ７６８の前端部に取り付けられた関連するゲート・ラインＥＳＤ防止ユニットＧＥＳＤ１〜ＧＥＳＤ７６８がターン・オンし、したがって、ゲート短絡ラインＧＳＬおよび他のＥＳＤ防止ユニット（双方向に作用する）により、静電気はすべてのゲート・ラインに分散される。さらに、ゲート・ラインＧ１〜Ｇ７６８の後端部に接続されたゲート・ラインＥＳＤ防止ユニットＧＬＥＳＤ１〜ＧＬＥＳＤ７６８がターン・オンし、したがって、静電気はゲート短絡ラインＧＳＬ（および、したがって他のゲート・ライン）に分散される。また、静電気は、連結ＥＳＤ防止ユニットＣＥＳＤ１およびＣＥＳＤ２によってデータ短絡ラインＤＳＬに分散される。
【００２１】
連結ＥＳＤ防止ユニットＣＥＳＤ１およびＣＥＳＤ２を通過した電荷は、次にデータ短絡ラインＤＳＬを介して、誘導ＥＳＤ防止ユニットＩＥＳＤ１を通ってデータ・ラインＤ１〜Ｄ３０７２へ、データ防止ユニットＤＥＳＤ１〜ＤＥＳＤ３０７２を介して分散される。また、データ短絡ラインＤＳＬ上の電荷は、データ・ラインＥＳＤ防止ユニットＤＬＥＳＤ１〜ＤＬＥＳＤ３０７２を通して、データ・ラインＤ１〜Ｄ３０７２へ分散される。したがって上記のプロセスにより、ゲート・ライン上の電荷は、すべてのゲート・ラインおよびデータ・ラインに分散される。さらに、防止ユニットはすべて双方向性であるため、データ・ライン上の電荷は、すべてのゲート・ラインおよびデータ・ラインに分散される。
【００２２】
図３に示す防止スキームは、有用であることが証明されているが、問題のあることが分かっている。例えば、誘導ＥＳＤ防止ユニットＩＥＳＤ１は、本質的にデータ・ラインＥＳＤ防止ユニットＤＥＳＤ１〜ＤＥＳＤ３０７２を連結ＥＳＤ防止ユニットＣＥＳＤ１に接続している。誘導ＥＳＤ防止ユニットＩＥＳＤ１は内部抵抗を有している。また、実際には、連結ＥＳＤ防止ユニットＣＥＳＤ１を通過する静電気発生電荷のほとんどが、Ａｇドット１１４を介して上部基板（ＩＴＯ）中に分散することが実験によって分かっている。これは、上部基板の静電荷に対する抵抗が、誘導ＥＳＤ防止ユニットＩＥＳＤ１より小さいことによるものであるとされている。したがって静電気の分散が、最善の状態より小さく、そのために静電気による損傷の可能性が増加している。
【００２３】
したがって、改良型ＥＳＤ防止が有利である。詳細には、データ・ラインへ、また、データ・ラインから静電電荷をより良好に分散させる改良型ＥＳＤ防止回路が有利である。
【００２４】
【発明が解決しようとする課題】
したがって本発明の目的は、ゲート・ラインおよびデータ・ラインへ、また、ゲート・ラインおよびデータ・ラインから静電気をより有効に分散させる、ＴＦＴ−ＬＣＤのための静電放電防止回路を提供することである。
【００２５】
【課題を解決するための手段】
本発明の目的による利点を達成するために、本明細書において具体化され、かつ、広く説明されているように、基板上に複数の交差ゲート・ラインおよびデータ・ラインを有するＬＣＤのための静電放電防止回路が提供される。基板は、データ短絡ライン（ＤＳＬ）と、ゲート短絡ライン（ＧＳＬ）とをさらに備えている。基板は、ゲート短絡ラインをゲート・ラインに接続するための複数の第１のＥＳＤ防止ユニットと、データ短絡ラインをデータ・ラインに接続するための複数の第２のＥＳＤ防止ユニットと、ゲート短絡ラインをデータ短絡ラインに接続するための第３のＥＳＤ防止ユニットと、第２の基板上に共通電極とをさらに備えている。防止回路は、共通電極を第３のＥＳＤ防止ユニットに直接接続する第４のＥＳＤ防止ユニットをさらに備えている。
【００２６】
本発明の前述およびその他の目的、特徴、態様、および利点については、添付の図面に照らして行う、本発明についての以下の詳細な説明から、より明確になるであろう。
【００２７】
本発明をより深く理解することを目的とし、かつ、本明細書に組み込まれ、本明細書の一部を構成する添付の図面は、本発明の実施形態を示したもので、説明と共に本発明の原理を示している。
【００２８】
【発明の実施の形態】
次に、本発明の図解実施形態を詳細に参照することにする。添付の図面に本発明の実施例が示されている。
【００２９】
図４は、本発明の原理による薄膜トランジスタ液晶ディスプレイのためのＥＳＤ防止回路を示す回路図である。便宜上、図１の参照番号が使用されている。
【００３０】
図に示すように、ＥＳＤ防止回路は、複数のゲート・ラインＧ１〜Ｇ７６８、およびゲート・ラインと交差するデータ・ラインＤ１〜Ｄ３０７２を有する第１の基板を備えている。第１の基板は、ゲート・ロー・レベル電圧（Ｖｇｌ）を受け取るゲート短絡ラインＧＳＬ、および共通電圧（Ｖｃｏｍ）を受け取るデータ短絡ラインＤＳＬをさらに備えている。複数のゲート・ラインＥＳＤ防止ユニットＧＥＳＤ１〜ＧＥＳＤ７６８は、ゲート・ライン（Ｇ１〜Ｇ７６８）の前端部をゲート短絡ラインＧＳＬに接続し、複数のゲート・ラインＥＳＤ防止ユニットＧＬＥＳＤ１〜ＧＬＥＳＤ７６８は、ゲート・ライン（Ｇ１〜Ｇ７６８）の後端部をゲート短絡ラインＧＳＬに接続している。また、複数のデータ・ラインＥＳＤ防止ユニットＤＥＳＤ１〜ＤＥＳＤ３０７２は、データ・ライン（Ｄ１〜Ｄ３０７２）の前端部をデータ短絡ラインＤＳＬに接続し、複数のデータ・ラインＥＳＤ防止ユニットＤＬＥＳＤ１〜ＤＬＥＳＤ３０７２は、データ・ライン（Ｄ１〜Ｄ３０７２）の後端部をデータ短絡ラインＤＳＬに接続している。
【００３１】
さらに図４を参照すると、防止回路は、ゲート短絡ラインＧＳＬをデータ短絡ラインＤＳＬに接続する連結ＥＳＤ防止ユニットＣＥＳＤ１およびＣＥＳＤ２をさらに備えている。また、共通電極ＩＴＯが第２の基板上に形成されている。共通電極ＩＴＯは、連結ＥＳＤ防止ユニットＣＥＳＤ１およびＣＥＳＤ２に直接接続されている。さらに、誘導防止ユニットＩＥＳＤが、共通電極ＩＴＯを連結ＥＳＤ防止ユニットＣＥＳＤ１およびＣＥＳＤ２に直接接続している。実際には、複数のシルバー・ドット１１４を使用して、第２の基板上にある共通電極と、第１の基板上にある連結ＥＳＤ防止ユニットＣＥＳＤ１およびＣＥＳＤ２の間を接続している。
【００３２】
以下、図４に示す防止回路の動作を詳細に説明する。先ず、ゲート・ライン上に高電圧静電気が存在すると、ゲート・ラインＥＳＤ防止ユニット（ユニットＧＥＳＤ１〜ＧＥＳＤ７６８のうちの１つ、およびユニットＧＬＥＳＤ１〜ＧＬＥＳＤ７６８のうちの１つ）によって、ゲート短絡ラインＧＳＬ上に電荷が分散される。さらに、ゲート・ラインＥＳＤ防止ユニット（ＧＥＳＤ１〜ＧＥＳＤ７６８、およびＧＬＥＳＤ１〜ＧＬＥＳＤ７６８）によって、ゲート短絡ラインＧＳＬからゲート・ラインＧ１〜Ｇ７６８中に電荷が分散される。したがって静電気は、すべてのゲート・ライン中に分散される。
【００３３】
また、ゲート短絡ラインＧＳＬ上の静電気は、連結ＥＳＤ防止ユニットＣＥＳＤ１およびＣＥＳＤ２によってデータ短絡ラインＤＳＬ上に分散される。次に、データ短絡ラインＤＳＬ上に分散した静電気は、データ・ラインＥＳＤ防止ユニットＤＥＳＤ１〜ＤＥＳＤ３０７１、およびユニットＤＬＥＳＤ１〜ＤＬＥＳＤ３０７２を介して、データ・ラインＤ１〜Ｄ３０７２中に分散される。さらに、連結ＥＳＤ防止ユニットＣＥＳＤ１およびＣＥＳＤ２を介して分散した静電気は、共通電極ＩＴＯ中に直接引き渡されるか、あるいは誘導防止ユニットＩＥＳＤの１つを介して、共通電極ＩＴＯ中に直接引き渡される。
【００３４】
有利なことには、誘導ＥＳＤ防止ユニットＩＥＳＤ１が存在していないため、連結ＥＳＤ防止ユニットＣＥＳＤ１およびＣＥＳＤ２を通過した電荷は、そのままデータ・ラインＥＳＤ防止ユニット（ＤＥＳＤ１〜ＤＥＳＤ３０７１、およびユニットＤＬＥＳＤ１〜ＤＬＥＳＤ３０７２）に直接印加される。従来技術で使用されている誘導ＥＳＤ防止ユニットＩＥＳＤ１は、実際にＥＳＤ防止の最大化を妨害し、静電気発生電荷を共通電極ＩＴＯ中に導く傾向があることが実験で分かっている。
【００３５】
しかし、図４に示すように、誘導ＥＳＤ防止ユニットＩＥＳＤ１を使用することなく、非対称構造を用いることにより、静電気をより安定かつ効率的に分散させることができる。つまり、データ・ラインＤ１〜Ｄ３０７２を通って分散する静電気の量を増やすことができる。
【００３６】
すべての防止ユニットが双方向性であるため、データ・ライン上に発生する静電気も、同様に共通電極ＩＴＯ、データ・ライン、およびゲート・ライン中に分散される。
【００３７】
本発明に従って動作するＴＦＴ−ＬＣＤは、耐静電気損傷が改善される。図５は、ＥＳＤ防止ユニットの実施形態を示す回路図である。このＥＳＤ防止ユニットは、ＴＦＴ−Ａｒｒａｙと共に形成することができるＴＦＴトランジスタからなっている。図に示すように、ＥＳＤ防止ユニットは、第１のゲート６０３、第１のソース６０４、および第１のドレイン６０５を有する第１のトランジスタＴＲ１を備えている。第１のゲート６０３および第１のソース６０４は、第１のライン６０１に接続されている。ＥＳＤ防止ユニットは、第１のドレイン６０５に接続された第２のゲート６０６、第１のライン６０１に接続された第２のソース６０７、および第２のライン６０２に接続された第２のドレイン６０８を有する第２のトランジスタＴＲ２をさらに備えている。ＥＳＤ防止ユニットは、第１のドレイン６０５および第２のゲート６０６に接続された第３のソース６０９、それぞれ第２のライン６０２に接続された第３のゲート６１０および第３のドレイン６１１を有する第３のトランジスタＴＲ３をさらに備えている。
【００３８】
第１のトランジスタＴＲ１のしきい電圧より高い電圧が第１のライン６０１に印加される（例えば静電気などによって）と、第１のトランジスタＴＲ１がターン・オンし、それにより第２のトランジスタＴＲ２がターン・オンする。したがって、第１のライン６０１および第２のライン６０２が接続され、等電位が形成される。第３のトランジスタＴＲ３のしきい電圧より高い電圧が第２のライン６０２に印加される（例えば静電気などによって）と、第３のトランジスタＴＲ３がターン・オンし、それにより第２のトランジスタＴＲ２がターン・オンする。したがって、第１のライン６０１および第２のライン６０２が接続され、等電位が形成される。しかし、第１のトランジスタＴＲ１および第３のトランジスタＴＲ３の両方がターン・オンしない場合は、第１のライン６０１および第２のライン６０２は接続されない。
【００３９】
図６は、ＥＳＤ防止ユニットの他の実施形態を示す回路図である。図に示すように、ＥＳＤ防止ユニットは、第１のライン７０１と第２のライン７０２の間に、並列かつ互いに逆極性に接続されたダイオードＤ１およびＤ２からなっている。ダイオードは、正常状態では動作しないが、ダイオードのしきい電圧より高い電圧が印加されると、第１のライン７０１と第２のライン７０２の間を電荷が流れる。
【００４０】
ＥＳＤ防止ユニットの２つの実施例を示したが、本発明の原理は、他のＥＳＤ防止ユニットにもそのまま適用することができる。
【００４１】
本発明によるＴＦＴディスプレイ装置は、印加される静電気を有効に分散させるＥＳＤ防止回路を備えている。
【００４２】
本発明は、本発明の精神あるいは本質的な特徴を逸脱することなく、いくつかの形態で具体化することができるため、上で記述した実施形態は、他に特記なき場合、前述の説明の詳細に何ら制限されるものではなく、特許請求の範囲の各クレームの中で定義されている本発明の精神および範囲内において広義に解釈すべきものであり、したがって、各クレームの確立された限界の範疇であるすべての変更および改変、あるいはこのような確立された限界の等価物は、特許請求の範囲の各クレームに包含されるべきものであることを理解すべきである。
【図面の簡単な説明】
【図１】薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）パネルの横断面図である。
【図２】ＴＦＴ−ＬＣＤの概略回路図である。
【図３】従来技術による静電放電（ＥＳＤ）防止を示す概略回路図である。
【図４】本発明の原理による静電放電（ＥＳＤ）防止を示す概略回路図である。
【図５】図４に使用されているＥＳＤ防止ユニットの実施形態を示す回路図である。
【図６】図４に使用されているＥＳＤ防止ユニットの他の実施形態を示す回路図である。

Claims

第１の基板上に行方向に形成された複数のゲート・ラインと、
第１の基板上に列方向に形成された複数のデータ・ラインと、
第１の基板上に形成されたゲート短絡ラインと、
第１の基板上に形成されたデータ短絡ラインと、
第２の基板上に形成された共通電極と、
各ゲート・ラインをゲート短絡ラインに接続する、複数のトランジスタまたは少なくとも２つのダイオードからなる回路素子を含む複数の第１のＥＳＤ防止ユニットと、
各データ・ラインをデータ短絡ラインに接続する、複数のトランジスタまたは少なくとも２つのダイオードからなる回路素子を含む複数の第２のＥＳＤ防止ユニットと、
ゲート短絡ラインをデータ短絡ラインに接続する、複数のトランジスタまたは少なくとも２つのダイオードからなる回路素子を含む第３のＥＳＤ防止ユニットと、
データ短絡ラインを共通電極に接続する、複数のトランジスタまたは少なくとも２つのダイオードからなる回路素子を含む第４のＥＳＤ防止ユニットとを備え、前記第４のＥＳＤ防止ユニットが、静電放電防止回路において前記第４のＥＳＤ防止ユニットを１つのみ使用することにより、非対称構造となることを特徴とする、液晶ディスプレイのための静電放電防止回路。
第１、第２、第３、および第４のＥＳＤ防止ユニットは、同一の構成を有するデバイスである、請求項１に記載の回路。
ＥＳＤ防止ユニットが、それぞれ第１のラインに接続された第１のゲートおよび第１のソース、および第１のドレインからなる第１のトランジスタと、第１のドレインに接続された第２のゲート、第２のラインに接続された第２のドレイン、および第１のラインに接続された第２のソースからなる第２のトランジスタと、第１のドレインに接続された第３のソース、それぞれ第２のラインに接続された第３のゲートおよび第３のドレインからなる第３のトランジスタとを備える、請求項１に記載の回路。
ＥＳＤ防止ユニットが、第１のラインに接続された陽極、および第２のラインに接続された陰極を有する第１のダイオードと、第１のラインに接続された陰極、および第２のラインに接続された陽極を有する第２のダイオードとを備える、請求項１に記載の回路。
第１のＥＳＤ防止ユニットが、ゲート短絡ラインに並列に接続される、請求項１に記載の回路。
複数のＥＳＤ防止ユニットが、各ゲート・ラインをゲート短絡ラインに接続する、請求項１に記載の回路。
第２のＥＳＤ防止ユニットが、ゲート短絡ラインに並列に接続される、請求項１に記載の回路。
複数のＥＳＤ防止ユニットが、各データ・ラインをデータ短絡ラインに接続する、請求項１に記載の回路。
ゲート・ロー・レベル電圧がゲート短絡ラインに印加される、請求項１に記載の回路。
共通電圧がデータ短絡ラインに印加される、請求項１に記載の回路。
複数のトランジスタまたは少なくとも２つのダイオードからなる回路素子を含む第１のＥＳＤ防止ユニットを介して、ゲート・ラインとゲート短絡ラインの間の静電気を分散させるステップと、
複数のトランジスタまたは少なくとも２つのダイオードからなる回路素子を含む第２のＥＳＤ防止ユニットを介して、データ・ラインとデータ短絡ラインの間の静電気を分散させるステップと、
複数のトランジスタまたは少なくとも２つのダイオードからなる回路素子を含む第３のＥＳＤ防止ユニットを介して、ゲート短絡ラインとデータ短絡ラインの間の静電気を分散させるステップと、
静電放電防止回路においてＥＳＤ防止ユニットを１つのみ使用することにより非対称構造となる、複数のトランジスタまたは少なくとも２つのダイオードからなる回路素子を含む第４のＥＳＤ防止ユニットを介して、データ短絡ラインと共通電極の間の静電気を分散させるステップとを含む、静電放電から液晶ディスプレイ装置を保護する方法。
第３のＥＳＤ防止ユニットからの静電気が、データ・ラインと共通電極の間をほぼ均等に分散する、請求項１１に記載の方法。
データ・ラインに接続された、複数のトランジスタまたは少なくとも２つのダイオードからなる回路素子を含むＥＳＤ防止ユニットを介して、前記データ・ライン中に発生した静電気をデータ短絡ラインに分散させるステップと、
データ短絡ラインに接続された、複数のトランジスタまたは少なくとも２つのダイオードからなる回路素子を含むＥＳＤ防止ユニットを介して、データ短絡ラインからの静電気をすべてのデータ・ラインに分散させるステップと、
静電放電防止回路においてＥＳＤ防止ユニットを１つのみ使用することにより非対称構造となる、複数のトランジスタまたは少なくとも２つのダイオードからなる回路素子を含むＥＳＤ防止ユニットを介して、データ短絡ラインからの静電気を共通電極に分散させるステップとを含む、
液晶ディスプレイ装置の静電放電を防止する方法。
データ短絡ラインを通過する静電気が、データ・ラインと共通電極の間をほぼ均等に分散する、請求項１３に記載の方法。
複数のトランジスタまたは少なくとも２つのダイオードからなる回路素子を含む第１のＥＳＤ防止ユニットを介して、ゲート・ラインとゲート短絡ラインの間の静電気を分散させるステップと、
複数のトランジスタまたは少なくとも２つのダイオードからなる回路素子を含む第２のＥＳＤ防止ユニットを介して、データ・ラインとデータ短絡ラインの間の静電気を分散させるステップと、
複数のトランジスタまたは少なくとも２つのダイオードからなる回路素子を含む第３のＥＳＤ防止ユニットを介して、ゲート短絡ラインとデータ短絡ラインの間の静電気を分散させるステップと、
静電放電防止回路においてＥＳＤ防止ユニットを１つのみ使用することにより非対称構造となる、複数のトランジスタまたは少なくとも２つのダイオードからなる回路素子を含む第４のＥＳＤ防止ユニットを介して、データ短絡ラインとデータ短絡ラインに接続された共通電極との間の静電気を均等に分散させるステップとを含む、静電放電から液晶ディスプレイ装置を保護する方法。