JP3598583B2 - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置 Download PDFInfo
- Publication number
- JP3598583B2 JP3598583B2 JP13140495A JP13140495A JP3598583B2 JP 3598583 B2 JP3598583 B2 JP 3598583B2 JP 13140495 A JP13140495 A JP 13140495A JP 13140495 A JP13140495 A JP 13140495A JP 3598583 B2 JP3598583 B2 JP 3598583B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- electrode
- voltage
- crystal display
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Description
【産業上の利用分野】
本発明はアクティブマトリクス型液晶表示装置に関する。
【0002】
【従来の技術】
薄膜トランジスタ(TFT)に代表されるアクティブ素子を用いたアクティブマトリクス型液晶表示装置は薄い,軽量という特徴とブラウン管に匹敵する高画質という点から、OA機器等の表示端末として広く普及し始めている。この液晶表示装置の表示方式には、大別して、次の2通りがある。1つは、透明電極が構成された2つの基板により液晶を挾み込み、透明電極に印加された電圧で動作させ、透明電極を透過し液晶に入射した光を変調して表示する方式であり、現在、普及している製品が全てこの方式を採用している。また、もう1つは、同一基板上に構成した2つの電極の間の基板面にほぼ並行な電界により液晶を動作させ、2つの電極の隙間から液晶に入射した光を変調して表示する方式であり、この方式を用いた製品はないが、広視野角,低負荷容量等の特徴を持ち、アクティブマトリクス型液晶表示装置に関して有望な技術である。後者の方式の特徴に関しては、特許出願公表平5−505247号,特公昭63−21907号に記載されている。
【0003】
【発明が解決しようとする課題】
しかし、基板面にほぼ並行な電界により液晶を動作させる表示方式は、不透明な電極を櫛歯状に構成するため、光を透過できる開口面積が小さく、表示画面がくらい、または、それを解決するために消費電力の大きい明るいバックライトを用いる必要があるという問題ある。そこで、できる限り電極数および電極をつなぐ配線の数を減らし、開口領域を拡大、すなわち、開口率を向上する必要がある。また、液晶の配向を制御する2つの電極に、電位の異なる別の電極が近接すると、液晶の配向が乱れ、配向不良領域(ドメイン)を発生する。その結果、有効な開口領域が減少し、開口率を低下させるという問題があり、配向不良領域を軽減し、有効な開口率を向上させる必要がある。
【0004】
本発明は上記の課題を解決するもので、本発明の目的は、後者の表示方式を用いたアクティブマトリクス型液晶表示装置において、開口率の高いアクティブマトリクス型液晶表示装置を提供することにある。
【0005】
本発明の他の目的は、配向不良領域(ドメイン)の発生しないアクティブマトリクス型液晶表示装置を提供することにある。
【0006】
【課題を解決するための手段】
本発明のアクティブマトリクス型液晶表示装置によれば、少なくとも一方が透明な一対の基板と、一対の基板間に液晶組成物が封入された液晶層とを有し、一対の基板の一方の基板には、複数の走査電極と、該複数の走査電極にマトリクス状に交差する複数の信号電極と、複数の走査電極と複数の信号電極とのそれぞれの交点に対応して形成された複数のスイッチング素子と、該複数のスイッチング素子のそれぞれに接続された複数の画素電極と、複数の走査電極の夫々に接続された複数の対向電極とが形成されている。
【0007】
複数の画素電極及び複数の対向電極のそれぞれは、複数の走査電極と複数の信号電極とにより囲まれるそれぞれの領域内に配置され、スイッチング素子は、エンハンスメント型の特性を有する薄膜トランジスタ素子であり、複数のスイッチング素子のそれぞれに対応する信号電極に印加される電圧は、トランジスタがオン状態からオフ状態にするときに起こる画素電圧の変動量だけ走査電極の非選択電圧より高く設定してあり、複数のスイッチング素子のそれぞれに対応する画素電極に印加される電圧は、走査電極の非選択電圧を基準にして実質的に正負対称な交流電圧であるという構成をとる。
【0008】
スイッチング素子はエンハンスメント型の特性を有する薄膜トランジスタ素子であることが好ましい。このような薄膜トランジスタ素子のしきい値VTHの絶対値が、液晶層の光透過率が最大になるためにこの液晶層に印加される最大電圧V0Nの絶対値を越えるようにするか、又は、前記液晶層の光透過率が最大及び最小になるためにこの液晶層に印加される最大電圧VON及び最小電圧VOFF の差の1/2を越えるようにすると良い。
【0009】
また、本発明のアクティブマトリクス型液晶表示装置の態様によれば、スイッチング素子が形成された基板はこれらのスイッチング素子を保護するための保護膜と、この保護膜上にスイッチング素子のそれぞれに対応して形成された背面電極とを有する。あるいは、複数のスイッチング素子が形成された基板はこれらのスイッチング素子の下に絶縁膜を介して形成された背面電極を有する。この背面電極は走査電極に沿って配置されることが好ましい。
【0010】
また、本発明のアクティブマトリクス型液晶表示装置の態様によれば、複数のスイッチング素子が形成された基板はこれらのスイッチング素子を保護するための保護膜を有し、この保護膜上には不純物がイオン注入されている。あるいは、複数のスイッチング素子が形成された基板はこれらのスイッチング素子の下に絶縁膜を有し、この絶縁膜上には不純物がイオン注入されている。
【0011】
更に、本発明のアクティブマトリクス型液晶表示装置の態様によれば、走査電極と信号電極との交点に対応して形成された複数のエンハンスメント型の特性を有する薄膜トランジスタ素子であるスイッチング素子とを有する第1の基板と、
前記第1の基板に対向するように設けられた第2の基板と、第1及び第2の基板間に液晶組成物が封入された液晶層とを有し、第1の基板上の前記複数の走査電極及び複数の信号電極により囲まれた複数の画素領域のそれぞれには、対応するスイッチング素子に接続された画素電極と、対応する走査電極に接続された対向電極とが櫛歯状に交互に配置されており、複数のスイッチング素子のそれぞれに対応する信号電極に印加される電圧は、トランジスタがオン状態からオフ状態にするときに起こる画素電圧の変動量だけ走査電極の非選択電圧より高く設定してあり、複数のスイッチング素子のそれぞれに対応する画素電極に印加される電圧は、走査電極の非選択電圧を基準にして実質的に正負対称な交流電圧であることを特徴とする構成をとる。
【0012】
薄膜トランジスタ素子の実施態様によれば、半導体活性層はアクセプタもしくはドナーがドーピングされている。あるいは、半導体活性層はアモルファスシリコン膜からなる。
【0013】
更に、薄膜トランジスタ素子の実施態様によれば、ゲート電極はソース電極又はドレイン電極側に片寄っている。ゲート電極に間隙を付加しても良い。
【0014】
【作用】
次に本発明の作用を説明する。
【0015】
アクティブマトリクス型液晶表示装置の駆動は液晶に印加する電圧をアクティブ素子をスイッチし、マトリクス状に分割,形成された画素電極に電圧を充電,保持することによって駆動する。
【0016】
本発明では、まず第1に、対向電極を走査電極に接続する。これにより、対向電極配線の、対向電極に外部から電圧を供給するという役割を、走査電極に兼用させることができ、対向電極配線を省略することができる。そして第2に、走査電圧の非選択電圧を基準にしてほぼ正負対称な交流電圧が画素電極に印加されるようにする。このように交流電圧が画素電極に印加できるスイッチング素子としてエンハンスメント型の特性を有するトランジスタを形成して用いる。これにより、第2で画素電極に充電した走査電圧の非選択電圧に対して負極性の電圧を保持することができる。これにより、画素電極には、走査電圧の非選択電圧を基準にしてほぼ正負対称な交流電圧が充電、かつ保持され、液晶に交流電圧を印加することができる。
【0017】
第1により、対向電極配線を不要になり、その領域を開口領域として利用することができ、大幅に開口率を向上することができる。しかし、従来のアクティブマトリクス型液晶表示装置では、対向電極の電圧(対向電圧)を、走査電圧の非選択電圧と一致させると、直流駆動はできても、後述する理由により交流駆動ができない。液晶は直流で駆動すると、液晶層を流れる定常電流により劣化し、耐用時間が著しく低下するからである。そこで、第2により、走査電圧の非選択電圧を対向電圧として用いても(対向電圧を非選択電圧と一致させても)、液晶を交流電圧で駆動することができるようにし、耐用時間を向上させる。
【0018】
ここで、本発明では、走査電圧の非選択電圧を対向電圧として用い液晶を交流駆動することができる理由を以下に示す。
【0019】
従来のアクティブマトリクス型液晶表示装置に用いられている代表的なアクティブ素子として用いられるトランジスタ素子のほとんどは、ゲート電圧が0V付近でドレイン電流が流れ始める特性を有する(図6,502参照)、すなわち、ゲートしきい値電圧VTHが0V付近である。そのため、走査電圧の非選択電圧を対向電圧として用いると、対向電圧(非選択電圧)に対して負極性の電圧は充電しても保持できない。なぜなら、走査電圧の非選択電圧(VGL)が画素電圧(VSL)よりも高い電位にあるため(図10,(c)(d)参照)、非選択期間になってもトランジスタ素子が導通状態であるためである。したがって、液晶を交流駆動するためには、対向電極を別に設け、対向電圧は走査電圧の非選択電圧よりも高い電圧(n型の特性を有する場合)に設定しなければならない。
【0020】
そこで、本発明のように、ゲートしきい値電圧VTHが十分に大きいエンハンスメント型の特性を有するトランジスタを用いれば、走査電圧の非選択電圧が画素電圧にある程度高い電圧であっても、トランジスタが非導通状態であるため、負極性の電圧を画素電極に保持することができ、液晶を交流駆動することができる。
【0021】
以上により、高開口率かつ液晶を交流駆動することができ耐用時間が長いアクティブマトリクス型液晶表示装置を得ることができる。
【0022】
さらに第2には、別の作用がある。液晶の配向を制御する2つの電極に、電位の異なる別の電極が近接すると、液晶の配向が乱れ、配向不良領域(ドメイン)を発生する。第2により、対向電極と走査電極の電位はほとんどの期間で一致し、対向電極と走査電極の間の領域で、液晶に不要な電界が印加されないので、配向不良が発生しない。したがって、有効な開口領域を減少させることがなく、有効な開口率を向上させる。また、これにより、信号電極と走査電極の間の領域に印加される直流電圧も大幅に緩和されるため、その間の液晶の劣化も軽減される。
【0023】
以上により、配向不良領域(ドメイン)の発生しないアクティブマトリクス型液晶表示装置を得ることができ、有効な開口率を向上されることができる。
【0024】
【実施例】
本発明の液晶表示装置は、薄膜トランジスタ素子等が形成されたガラス基板とカラーフィルタ等が形成されたガラス基板との間に液晶組成物を封入した液晶表示パネルと、それに電気的に接続され、液晶に印加する電圧を発生するための駆動回路から構成される。
【0025】
以下に、本発明の実施例をより具体的に説明する。
【0026】
〔実施例1〕
基板は厚みが1.1mmで表面を研磨した透明な2枚のガラス基板101,201を用いる。これらの基板のうち一方の基板101の上に薄膜トランジスタを形成する。図1から図4に、本実施例で形成した薄膜トランジスタ及び各種電極の構造を示す。図2は、画素の平面構成図、図1は図2のA−A′線における断面図、図3は図2のB−B′線における断面図、図4は図2のC−C′線における断面図を示す。
【0027】
図1に示すように、本実施例では、画素電極104と対向電極105との間の電界Eにより、液晶層300の液晶分子301の配向を制御し、画素電極104と対向電極105の間から入射した光の明るさを、変調し、出射する。1つの画素は、図2に示すように走査電極102,信号電極103,画素電極104,対向電極105の電極群と、薄膜トランジスタ素子150,補助容量素子160とで構成される。薄膜トランジスタ素子150は、図3に示すように画素電極104(ソース電極),信号電極103(ドレイン電極),走査電極102(ゲート電極)、及びアモルファスシリコンからなる半導体層106から構成される。薄膜トランジスタ素子150は、本実施例ではスタガ構造である。補助容量160は、図4に示すように画素電極104と前行の走査電極102でゲート絶縁膜108を挟む構造とした。
【0028】
本実施例では、走査電極102と対向電極105,信号電極103と画素電極104はそれぞれ同一の金属層に形成し構成する。さらに、アモルファスシリコン106と信号電極103及び画素電極104とのオーミックコンタクトをとるために、その間にリンをドープしたn+ 型アモルファスシリコンによりオーミック接触層107を形成する。また、信号電極103,画素電極104,対向電極105の電極幅を、それぞれ10μm,6μm,6μm,画素電極104と信号電極103の間隔を5μmとし、画素電極104と対向電極105の間隙部を4分割して設けたとき、画素電極104と対向電極105の電極ギャップdSGが 15μmと成るようにする。ここで、本実施例では、図2に示すように、対向電極105は前行の走査電極102に接続され、走査電極102が対向電極配線を兼用している。これにより、対向電極配線に用いていた領域を開口部として用いることができ、大幅に開口率を向上した。
【0029】
また、もう一方の基板201には、コントラストを向上するために、画素電極104と対向電極105の間以外の間隙部に低導電性の遮光層(ブラックマトリクス)202を形成し、その上に、カラー表示のためにR(赤),G(緑),B(青)の3色のカラーフィルタ203をストライプ状に形成する。カラーフィルタの上には、表面を平坦化する透明樹脂204を積層する。
【0030】
これら2つの基板の最表面に配向膜120,220を形成し、ラビング処理をした後、基板間に液晶組成物層300を封入し、それを2枚の偏光板130, 230で挾み、液晶表示パネルを構成する。本実施例では配向膜としてポリイミドを採用した。上下界面上のラビング方向は互いにほぼ平行で、かつ印加電界方向とのなす角度を85度(φLC1=φLC2=85°)とした。液晶組成物層300としては、誘電率異方性Δεが正でその値が7.3(1KHz)であり、屈折率異方性Δnが0.073(589nm,20℃)のネマチック液晶組成物を用いた。基板間のギャップdは球形のポリマビーズを基板間に分散して挾持し、液晶封入状態で4.1μmとした。偏光板としては日東電工社製G1220DUを用い、一方の偏光板の偏光透過軸をラビング方向より若干小さな角度、即ちφP1=85°(即ち、φLC1=φP1)に設定し、他方をそれに直交、即ちφP2=−5°とした。(図 36に電界方向,ラビング方向,偏光透過軸の関係を示す。)
以上の構成により、画素電極104と対向電極105の間に電圧を印加したとき、図5に示すような低電圧で暗状態,高電圧で明状態をとるノーマリクローズ特性を得た。本実施例では、コントラスト比100:1として、最小透過率を得る電圧VOFF=2.6V,最大透過率を得る電圧VON=5.5Vに設定した。
【0031】
ここで、本実施例では、薄膜トランジスタの特性を完全なエンハンスメント型にするために以下のような構成にした。薄膜トランジスタのゲート電極(走査電極102)にAlを用い、ゲート絶縁膜108に窒化シリコン膜を用いた。窒化シリコン膜の膜厚は350nmとし、アモルファスシリコン106の膜厚は15nmとした。本実施例ではアモルファスシリコン106の膜厚を薄膜化することで、完全なエンハンスメント型の特性にしている。15nmと言う極薄のため、チャネルをエッチングするときに、アモルファスシリコン106がなくならないように、エッチングストッパ109を設けている。この構成により、図6(a)の501に示されるドレイン電流ID−ゲート電圧VG特性を得た。この薄膜トランジスタのゲートしきい値電圧VTHは図6(b)から9.3Vであることがわかる。
【0032】
ゲートしきい値電圧VTHの制御に関しては様々のパラメータがあるが、本実施例では、アモルファスシリコン膜厚を薄膜化することによって高電圧側にシフトさせ、完全なエンハンスメント型の特性にした。また、本実施例の薄膜トランジスタ素子では、サブスレショルド領域の傾きs=dVG/dlog(ID)は0.9であり、ドレイン電流ID=1×10−13A以下の非導通状態を維持できるゲート電圧VG の最大値は5.7V である。本実施例のトランジスタ素子では液晶に印加する負極性の最大電圧−VONは5.7V まで適用可能であり、前述のように、本実施例の構成では明状態にするために液晶層に印加する電圧VONは5.5V であるので、走査電圧の非選択電圧を基準にして負極性の最大電圧(−5.5V)を非選択期間において画素電極に十分保持することができる。サブスレショルド領域の傾きsはトランジスタ特性により変化するが、ゲートしきい値電圧VTH(9.3V)とドレイン電流が1×10−13A 以下の非導通状態を維持できるゲート電圧VGの最大値(5.7V)の差をマージン電圧VM(3.6V:VM=4s)と定義すると、負極性の電圧を十分に保持動作することが可能な条件はVTH>|VON|+VM(9.1V)となる。
【0033】
なお、ゲートしきい値電圧VTHは、図6(a)においてVTH<VG<VD+VTHの範囲で、ドレイン電流の平方根√ID をゲート電圧VG に対してプロットし、直線近似した時に、その直線とゲート電圧VG 軸との交点のゲート電圧VG と定義している。
【0034】
次に本実施例の駆動方法を述べる。図7に本実施例の液晶表示パネルの1画素の等価回路、図8に本実施例のシステム構成を示す。本実施例では、ホストからの画像信号をコントローラ401が受信し、薄膜トランジスタ型液晶表示装置用の制御信号,表示データに変換し、その制御信号,表示データにより、液晶駆動電源回路402から供給される電源電圧を、垂直走査回路403,映像信号駆動回路404が選択し、走査電圧,信号電圧を生成して、液晶表示パネル400に供給する。
【0035】
図9に本実施例の駆動波形を示す。図9(a)には図7の走査電極102に印加される走査電圧VG を示し、図9(b)には図7の信号電極103に印加される信号電圧VD を示す。また、図9(c)にはそのときの画素電圧VS (ソース電圧)を、図9(d)には液晶層に印加される電圧を示す。走査電圧VG は、選択電圧と非選択電圧で構成し、選択電圧のパルス幅34.5μs ,繰返し周期は16.6ms(60Hz)、選択電圧VGH22V,非選択電圧VGL0Vに設定した。また、前行の走査電極102に印加される電圧(対向電圧)は、図9(a)の走査電圧VGが1走査期間分だけ前に位相がずれた電圧波形が印加される。この場合、殆どの期間は非選択電圧である。
【0036】
液晶に印加する最大電圧は5.5Vであるので、信号電圧VDは、センター電圧VD−C を中心に表示階調に従い±5.5V まで印加した。信号電圧VD のセンター電圧VD−C は、薄膜トランジスタがオン状態からオフ状態にするときに起こる画素電圧VS の変動量ΔVS の値だけ走査電圧の非選択電圧VGLより高く設定し、液晶駆動電圧VLC(画素電極104と前行の走査電極102(対向電極105)の間の電圧:=VS −VGL)が実質的(実効的)に正負対称となるように設定した。画素電圧を観測した結果、VD−C =2Vに設定した。画素電圧の最低電圧 VSLは−5.5Vであり、薄膜トランジスタのゲート電圧VGSは5.5Vとなりドレイン電流ID=7×10−14Aであるので、画素電圧を十分に保持することができる。また、画素電圧の正極側の充電電圧VDHは7.5V であり、走査電圧の選択電圧VGHは22Vであるので、ゲート電圧VGSは14.5V となりドレイン電流ID =4×10−7Aであるので十分にオン状態になり充電動作できる。オン電流/オフ電流の比は約7桁あり、上記の条件で薄膜トランジスタは十分なスイッチング動作をしているといえる。
【0037】
本実施例では、広視野角,低負荷といった特徴を持つ基板面に平行な電界を印加し液晶を動作させる表示方式において、走査電極により対向電極に電圧を印加するため、対向電極に電圧を供給するための配線を形成する必要がなく、その部分を開口部に利用することができるので、開口率が大幅に向上する。また、対向電極配線を形成した場合と比較して、配線数が大幅に減少し、配線交差数も1/2に減少するので歩留まりも大幅に向上する。
【0038】
特に、本発明では、VTHが9.3Vと|VON|+VM=9.1V を超えるようにすることで、走査電圧の非選択電圧を基準にして負極性の電圧を充電保持することができ、液晶を交流駆動することが可能になる。したがって、液晶の劣化を抑えることができ、耐用時間が長くなる。また、保護膜等に蓄積される残留電荷も抑制することができ、残像現象が発生しない高画質の表示を得ることができる。更に、良いことには、本実施例では、走査電極102と画素電極104の間の領域にも、画素電極104と対向電極105の間の領域と全く同様の電界が印加される。これは、走査電圧と対向電圧がほとんどの期間(非選択期間)で一致していることによるもので、走査電圧の非選択電圧を対向電圧として用いたことによる。このため、走査電極102と画素電極104の間の領域に不要な電界が印加されることによる配向不良領域がなくなり、有効な開口領域を拡大する。したがって、遮光膜202に配向不良領域で覆い隠すことが不必要になり、その結果、遮光膜202の境界を更に広げることができ、開口率を向上することができる。
【0039】
〔比較例〕
図6の502に示される特性を有する薄膜トランジスタ素子を本実施例の構成に用いて駆動した。このゲートしきい値電圧VTHは2.2V である。その結果、画素電極電圧VS(ソース電圧)は図10(c)のようになった。VTHが|VON|よりも低いため、走査電圧の非選択電圧を基準にし、液晶に負極の電圧を印加すると、薄膜トランジスタ素子が導通状態であるため、保持することができず、液晶に充電された電圧はリークしてしまった。このため、液晶には直流電圧が印加され、残像が著しく発生し、また、液晶が短時間で劣化してしまった。
【0040】
なお、以上の本実施例では前行の走査電極に対向電極を接続したが、後行の走査配線から出してもよい。また、本実施例では誘電率異方性Δεが正の液晶を用いたが、負の液晶を用いても同様に構成できる。さらに本実施例では、逆スタガ構造で薄膜トランジスタを構成したが、トランジスタの断面構造は正スタガ構造,コプレーナ構造でも良く特に限定はしない。
【0041】
〔実施例2〕
本実施例の構成は下記の要件を除けば、実施例1と同等である。
【0042】
本実施例は、実施例1と駆動方法が異なる。図に本実施例の駆動波形を示す。前行の走査電極の走査電圧VG′を図11(a)に、自行の走査電極の走査電圧 VG を図11(b)に、信号電圧VD を図11(c)に、画素電圧VS を図11(d)に、液晶層に印加される電圧波形を図11(e)に示す。本実施例では、図11に示すように、走査電圧の非選択電圧として2種類の電圧VGL1,VGL2を用い、フレーム毎に交互に変化し、さらに1行毎に異なる電圧波形を用いた。また、2種類の非選択電圧値の差(VGL1−VGL2)が(VON+VOFF)/2と等しくなるように設定し、画素電圧はそれぞれの非選択電圧を中心に(VON−VOFF)/2の範囲に収めた。これにより、非選択期間中のゲート電圧VGSの負極性の最大電圧は−(VON−VOFF)/2となり、したがって、トランジスタのゲートしきい値電圧VTHは(|VON|−|VOFF|)/2+VM を超えるように構成すれば、負極性の最大電圧(−VON)を画素電極に保持することができる。サブスレショルド領域の傾きが実施例1と同様にs=0.9であり、VM=3.6V とすると、ゲートしきい値電圧VTH>4.1Vで良い。したがって、実施例1の条件(VTH>9.1V)より、5.0Vだけ条件を緩和することができた。
【0043】
これにより薄膜トランジスタの形成条件が緩和され、上記条件を実現する薄膜トランジスタを得やすくなった。さらに、信号電圧の最大振幅VDH−VDLが、実施例1の2VON=11Vから(3VON−VOFF)/2=7.0Vまで低減でき、信号電極を駆動するLSI(信号ドライバ)の回路規模を縮小でき、かつ、消費電力も実施例1の約4割に低減することができた。また、必然的に1行ことに液晶に印加する極性が反転しているので、少量の直流成分が発生しても、それによるちらつきが1行毎にキャンセルされ、画質が向上した。
【0044】
〔実施例3〕
実施例1では薄膜トランジスタのしきい値を上昇させる手法として、半導体層の薄膜化という手法を用いた。しかしこの手法では、しきい値の値は半導体層の膜厚と製膜条件に強く依存する。それゆえ、半導体層の膜厚の微妙な差異がしきい値の値を大きく変動させるため、薄膜トランジスタ毎のしきい値のバラツキをもたらす。そこで本実施例では、しきい値の制御を実現しつつ、かつしきい値のバラツキを低減できる新たな薄膜トランジスタを提供する。
【0045】
本実施例の構成は、下記の用件を除けば実施例2と同等である。本施例では、アモルファスシリコン層の電位を制御するための背面電極を有し、それによりしきい値が制御される薄膜トランジスタを用いる。
【0046】
図12に本実施例の薄膜トランジスタの模式断面図を示す。本実施例で用いた薄膜トランジスタの特徴は、保護膜110と配向膜120の間に背面電極140を有する点である。本実施例では、背面電極170としてCrを用いた。また、本実施例では背面電極140は図13のように走査電極上に形成し、図14に示す背面電圧制御回路405に接続した。
【0047】
図15に、本実施例で用いた薄膜トランジスタの、背面電圧によるしきい値の変化を示す。図中の数字は、アモルファスシリコン層106の膜厚を示し、本実施例では800nmとした。図15から明らかなように、背面電極の電圧を制御することにより、薄膜トランジスタのしきい値が制御できることが可能となる。
本実施例では、実施例2と同等に構成したので、ゲートしきい値電圧VTH> 4.1V である。したがって、背面電圧として−30Vを入力した。また、しきい値VTHが背面電圧により制御されるため、実施例1の場合に比べ、しきい値のバラツキを低減することができた。
【0048】
以上、本実施例では背面電極を新たに設け、薄膜トランジスタのしきい値を制御することにより、実施例1の効果に加え、しきい値のバラツキが低減できる。
〔実施例4〕
本実施例では以下の要件を除けば、実施例3と同等である。
【0049】
本実施例で用いた薄膜トランジスタの模式断面構造を図16に示す。本実施例では、半導体層の膜厚を100nmとした。実施例では、半導体層を薄膜化するために、チャネルエッチング時のチャネルの分断を防ぐためのエッチングストッパを設けた。
【0050】
図15に、半導体層106の膜厚を100nmとした場合の、背面電位によるしきい値の変化を示す。同図中に示した膜厚が800nm(実施例3)の場合より、同一のしきい値を得るために要する背面電圧の値が−30Vから−10Vに低減できた。これにより、背面電圧制御回路405の消費電力を低減することができた。
【0051】
以上、本実施例では、実施例3の効果に加え、背面電圧制御回路の発生電圧値を下げ、消費電力の低減することができる。
【0052】
〔実施例5〕
本実施例では以下の要件を除けば、実施例3と同等である。
【0053】
図17に本実施例の薄膜トランジスタの模式断面図を示す。本実施例で、保護膜を2層構造にし、1層目保護膜111と2層目保護膜112の間に背面電極 140を形成する。
【0054】
本実施例では1層目保護膜111の厚みを300nm程度にし、半導体層106と背面電極140の距離を近づけることにより、薄膜トランジスタのしきい値を、背面電圧に、より敏感にした。これにより、さらに背面電圧を低減することができ、消費電力を低減することができた。
【0055】
以上、本実施例では、実施例3の効果に加え、背面電圧制御回路の発生電圧値を下げ、消費電力の低減をすることができる。
【0056】
〔実施例6〕
本実施例では以下の要件を除けば、実施例3と同等である。
【0057】
図18に本実施例の薄膜トランジスタの模式断面図を示す。本実施例では薄膜トランジスタを正スタガ構造にし、背面電極140をガラス基板101とその上に形成した絶縁膜114の間に構成した。
【0058】
本実施例では薄膜トランジスタを正スタガ構造にしたことにより、半導体膜 106をエッチングストッパを用いなくとも容易に薄膜化でき、かつ背面電極を最下層にしたことにより、背面電圧による液晶層への電界の影響を低減した。これにより、背面電圧による液晶の配向不良が低減できた。
【0059】
以上、本実施例では、実施例3および4の効果に加え、背面電圧による液晶の配向不良が低減することができる。
【0060】
〔実施例7〕
本実施例では以下の要件を除けば、実施例3と同等である。
【0061】
図19に本実施例の薄膜トランジスタの模式断面図を示す。また、平面模式図を図20に示す。光電流による薄膜トランジスタの特性の変動を防ぐため、薄膜トランジスタは、少なくともチャネル部のアモルファスシリコン膜の領域が遮光されていることが必要である。また、より遮光を確実にするためには、薄膜トランジスタ部のアモルファスシリコン膜の全領域が遮光されることが望ましい。しかし、実施例1の顔料BMでは、TFTの光電流を抑制するには遮光率が不十分であった。そこで本実施例では、さらに遮光率をあげるため、実施例1で用いた顔料製の遮光膜202と合わせて、背面電極140を用いて薄膜トランジスタの遮光を行った。ただし、背面電極140が金属並の遮光性を有することが必須である。本実施例では、背面電極140に遮光膜を兼用させTFT部の遮光率をあげることにより、光電流によるTFTの特性変動をより低減させることができた。
【0062】
以上、本実施例では、実施例3の効果に加え、TFTの特性変動をより低減させることができる。
【0063】
〔実施例8〕
本実施例では以下の要件を除けば、実施例3と同等である。
【0064】
本実施例では、背面電極の電位をアバランシェ注入して制御することにより、TFTのしきい値電圧を制御した。
【0065】
本実施例では、走査電極102をア−スに接続し、信号電極103に大きい値の負電圧を加えて、信号電極103と背面電極140間にある絶縁膜に加わる電界の値を電子のアバランシェ注入が起きる値以上にし、アバランシェ注入により電子を背面電極140へ注入した。その結果、背面電極140はマイナスに帯電し、単位面積辺りに注入された電子の量に応じて薄膜トランジスタのしきい値がプラス側にシフトする。したがって、注入する電子、もしくは正孔の量を制御することにより、薄膜トランジスタのしきい値を制御することができる。また、アバランシェ注入が起きるか否かは電極間の電位差ではなく、電極間を隔てる絶縁体に加わる電界の強度により決定される。したがって、信号電極103と背面電極140の間の絶縁膜の膜厚が、絶縁性が確保できる範囲内で十分薄い事が望ましい。また、信号電極と走査電極間の電位差を適切に設定することにより、ゲート絶縁膜への電子もしくは正孔の注入を防ぎ、かつ背面電極には必要とする量の電子、もしくは正孔を注入することが可能となる。また注入時に絶縁膜に加わる電界に比べて、パネルの使用時に絶縁膜に加わる電界は小さいため、いったん注入された電子もしくは正孔は長期間に渡り安定である。
【0066】
本実施例の薄膜トランジスタを用いたことにより、背面電極を外部回路に接続しなくても良く、背面電圧制御回路405が不要になる。
【0067】
以上、本実施例では、実施例3の効果に加え、背面電圧制御回路を省略し、外部回路の回路規模を縮小することができる。
【0068】
また、上記実施例3から6において、背面電極配線は、走査電極配線の上に絶縁膜を介して形成してもよいし、信号電極配線の上に絶縁膜を介して形成してもよい。もしくは走査電極配線,信号電極配線双方の上に絶縁膜を介して形成してもよいし、走査電極配線および信号電極配線のいずれか一方もしくは双方の上に形成せず、全く別の位置に形成してもよい。また、正スタガ型の場合は、各電極が基板に形成される相対的な順序が逆スタガ型と逆になり、各電極配線と背面電極配線の、絶縁膜をはさんだ相対的位置関係は逆スタガ型の場合と反転するが、それらの場合もすべて実施例3から5に含む。またプレーナ−型の場合は、背面電極配線と各電極配線の相対的位置関係は、上記逆スタガ型の場合と正スタガ型の場合のいずれか一方もしくは相対的位置関係を同様にでき、実施例3から6に含む。
【0069】
〔実施例9〕
本実施例は、以下の要件を除けば、実施例8と同等である。
【0070】
本実施例では、背面電極140は図21に示すようにそれぞれ独立している。このため、背面電極140と走査電極102および信号電極103との交差面積の低減が実現し、背面電極140と走査電極102間ならびに背面電極140と信号電極103間の短絡の確立が低下し、不良率が低減する。また、短絡がある場合でも、その影響は短絡の生じた薄膜トランジスタのみにとどまり、パネル全体へ影響を及ぼすことがなくなり、さらに不良率を低減する。
【0071】
以上、本実施例では、実施例5の効果に加え、さらに歩留まりを向上した液晶表示パネルを得ることができる。
【0072】
これら実施例では半導体層106にアモルファスシリコンを用いているが、その種類は特に限定しない。また、これらの実施例では、走査電極,信号電極,画素電極,背面電極,対向電極の材料にCrもしくはCr/Alの2層膜のいずれかを用いたが、ほかの金属,合金,半導体,透明導電膜等、種類を限定しない。ただし、背面電極に遮光膜を兼用させる場合に限り、背面電極に用いられる材料は遮光性を有することが必要となる。
【0073】
〔実施例10〕
本実施例は、以下の要件を除けば、実施例1およ実施例2と同等である。
【0074】
薄膜トランジスタのしきい値を示す式は、ほぼ以下の式で与えられる。
【0075】
【数1】
Vt=φm−s−Qf/Cox+2xφf−Qb/Cox …式1
Vt :しきい値電圧
φm−s :ゲート絶縁膜を介した金属と半導体の仕事関係の差
Qf :ゲート絶縁膜の電荷密度
φf :電界によるバンドの曲がり
Qb :半導体層の電荷密度
Cox :ゲート絶縁膜容量
式1に示されるように、半導体層内の正負電荷の量を制御することにより、薄膜トランジスタのゲートしきい値電圧を制御できる。また、式1中のQb は、 −qNa 、もしくはqNd に比例する。ここで、qは電子の持つ電荷量、Na は半導体層中のアクセプタの密度、Nd は半導体中のドナーの密度である。したがって、半導体中のアクセプタもしくはドナーの量を制御すれば、薄膜トランジスタのゲートしきい値電圧を制御することができる。
【0076】
本実施例では、半導体層106のアモルファスシリコンにB(ボロン)をドーピングした。半導体層106へのアクセプタの導入により、薄膜トランジスタのしきい値を制御できた。図22に、本実施例の薄膜トランジスタのBのドーピング量によるしきい値電圧の変化を示す。本実施例では、100ppm のBをドーピングすることにより、実施例2のゲートしきい値電圧VTH>4.1V を満足した。
【0077】
本実施例によるしきい値制御は、実施例3のように背面電極を形成する必要がなく、形成工程が簡略化され、生産性が向上する。また、図22に示すようにBを2ppm 以上ドーピングするとしきい値がドーピング量に鈍感になるため、ゲートしきい値電圧のバラツキを抑制することができる。
【0078】
以上、本実施例では、薄膜トランジスタの半導体層にアクセプタを導入した半導体を用いることにより、実施例1の効果に加え、ゲートしきい値電圧のバラツキを抑制するとともに、生産性が向上する。
【0079】
〔実施例11〕
本実施例は、以下の要件を除けば、実施例10と同等である。
【0080】
図23に本実施例の薄膜トランジスタの模式断面図を示す。本実施例では、薄膜トランジスタの半導体層をドーピングした半導体層150と真性の半導体層 151の2層構造とした。
【0081】
ゲートしきい値電圧を増大させるためアクセプタを半導体層へ導入した場合、導入量の増大と共に半導体の非チャネル領域でのホールによる電導が増大する。この場合、薄膜トランジスタの電流遮断能力が減少する、すなわちオフ特性が低下することとなり、ひいては液晶パネルの電圧保持特性を低下させる。
【0082】
そこで本実施例では半導体層を、チャネル側のドーピングした半導体層150と、非チャネル側の真性の半導体層151の2層構造とした。これにより、半導体の非チャネル領域でのホールより伝導が生じるのを防ぐことができ、実施例8の場合に比べ、薄膜トランジスタのオフ特性が改善された。
【0083】
以上、本実施例では、実施例10の効果に加え、薄膜トランジスタのオフ特性の低下を抑制,電圧保持特性を改善し、表示品質が向上する。
【0084】
〔実施例12〜13〕
本実施例は、以下の要件を除けば、実施例1およ実施例2と同等である。
【0085】
実施例12及び13では、アモルファスシリコン薄膜トランジスタのゲート絶縁膜108の材料として、SiONおよびSiOをそれぞれ用いることにより、ゲートしきい値電圧の制御を実現すると共に、薄膜トランジスタの歩留まりの向上を実現した。
【0086】
実施例10および11で試作した薄膜トランジスタの、それぞれのゲート絶縁膜材料について得られたゲートしきい値電圧を表1に示す。
【0087】
【表1】
【0088】
本実施例では、実施例2の条件を満足することはできなかったが、実施例2より低電圧で動作する液晶を用いるか、または、電極間ギャップを縮めれば満足することができる。したがって、半導体層106とゲート絶縁膜108を組み合わせることにより、その組み合わせで要求されるゲートしきい値電圧を満足できる。また、半導体層106とゲート絶縁膜108を組み合わせにより、ゲートしきい値電圧が決定されるため、バラツキが少ない。
【0089】
本実施例では実施例10と同様、実施例1の効果に加え、ゲートしきい値電圧のバラツキを抑制するとともに、生産性が向上する。
【0090】
〔実施例14〕
本実施例は、以下の要件を除けば、実施例12およ実施例13と同等である。本実施例の薄膜トランジスタの断面構造の模式図を図24に示す。ゲート絶縁膜は、ゲート電極側にSiONあるいはSiO160、チャネル側にSiN161を用いた2層構造により構成した。
【0091】
本実施例では、チャネル側のゲート絶縁膜であるSiN161とアモルファスシリコン106をプラズマCVDで連続して形成することにより、半導体層106とゲート絶縁膜161の界面の汚染を防ぐことができ、移動度をの向上が実現した。
【0092】
以上、本実施例では、ゲート絶縁膜を、SiNとSiONあるいはSiOとの2層構造により構成することにより、実施例10および11の効果に加え、移動度が向上する。
【0093】
〔実施例15〕
本実施例は、以下の要件を除けば、実施例1および実施例2と同等である。
【0094】
本実施例の薄膜トランジスタの断面構造の模式図を図25に示す。本実施例では、保護膜110にP(リン)をイオン注入し、Pによる負電荷で半導体層106の背面電位を負極性にすることにより、薄膜トランジスタ素子のゲートしきい値電圧を正方向にシフトさせた。イオン注入する領域190は、半導体層106から300nmから1000nmの間に制御した。
【0095】
以上、実施例3と同等の効果を得ることができた。
【0096】
〔実施例16〕
本実施例は、以下の要件を除けば、実施例1および実施例2と同等である。
【0097】
本実施例の薄膜トランジスタの断面構造の模式図を図26に示す。本実施例では、ゲート絶縁膜108の走査電極102との界面にB(ボロン)をイオン注入し、Bによる正電荷で、走査電圧が正極に印加されたときに誘起される負電荷を一定量打ち消すことにより、薄膜トランジスタ素子のゲートしきい値電圧を正方向にシフトさせた。
【0098】
以上、実施例3と同等の効果を得ることができた。
【0099】
〔実施例17〕
本実施例は、以下の要件を除けば、実施例15と同等である。
【0100】
本実施例の薄膜トランジスタの断面構造の模式図を図27に示す。本実施例では、薄膜トランジスタ素子の構造を正スタガ構造にし、絶縁基板114にP(リン)をイオン注入した。これにより、実施例15と同様に薄膜トランジスタ素子のゲートしきい値電圧を正方向にシフトさせることができた。
【0101】
さらに、本実施例では、信号電極103および画素電極104と半導体層106のオーミック接触をとるためのn+ アモルファスシリコン領域192をイオン注入により、同じに形成することができる。本実施例では、走査電極102形成前のゲート絶縁膜形成後に、Pを絶縁基板114にイオン注入した。このとき、信号電極103および画素電極104には、金属を用いているので、その部分は、Pがブロックされて、信号電極103および画素電極104と半導体層106の界面部分にPが注入された領域が形成される。これにより、その部分のアモルファスシリコンがn+ 化し、オーミック接触を得ることができる。したがって、 n+ アモルファスシリコンを形成する工程を別に設けなくとも良く、生産性が向上する。また、n+ アモルファスシリコンを信号電極103と画素電極104に分離するためのエッチングを行う必要がなく、それに伴うオン特性の劣化がなくなった。
【0102】
以上、実施例3と同等の効果を得ることができ、かつ、生産性が向上し、良好なトランジスタ特性を得ることができる。
【0103】
〔実施例18〕
本実施例では、薄膜トランジスタのゲート電極(走査電極102)が、ソース電極(信号電極103)側もしくはドレイン電極(画素電極104)側に片寄った構造とすることにより、しきい値電圧の制御を実現した。
【0104】
薄膜トランジスタにおいて、ゲート(走査電極102)とソース(信号電極 103)もしくはドレイン(画素電極104)間の電位差がしきい値を越え、チャネル領域が導通状態になることは、ゲート絶縁膜と接触した側の半導体層106の界面に、チャネル領域を形成するのに十分な電荷が誘起されたことを意味する。この電荷は、ゲート絶縁膜108に加わった電界により、ゲート絶縁膜108の界面に誘起された空間電荷を打ち消し合うように、ゲート絶縁膜108との界面の半導体層106に誘起されたものである。したがって、薄膜トランジスタのゲートしきい値電圧を正方向に変化させるためには、ゲート絶縁膜108に加わる電界の値を小さくすることにより、ゲート絶縁膜界面に誘起される空間電荷の量を減少させることが有効であると考えられる。
【0105】
このように、チャネル領域の一部にゲート電極が欠落した構造を有する薄膜トランジスタでは、ゲート電極の存在しない領域上にある絶縁膜に加わる電界の強度は、ゲート電極の存在する領域上にある絶縁膜に加わる電界強度に比べて、小さくなると考えられる。これは、ゲート電極がソース電極側もしくはドレイン電極側のいずれか一方に完全に片寄り、チャネル領域にはゲート電極が全く存在しない構造の薄膜トランジスタでは、ゲート絶縁膜の、ゲート電極に接していない領域の少なくとも一部には十分な電界が加わらなくなるため、スイッチング特性を示さなくなるという事からも明らかである。したがって、ゲート電極の無い領域の半導体層に、チャネル層を形成するのに十分な電荷を誘起するために必要なゲート電極と信号電極もしくは画素電極間の電位差は、ゲート電極のある領域の半導体層に、チャネル層を形成するのに十分な電荷を誘起するために必要なゲート電極と信号電極もしくは画素電極間の電位差よりも、大きくなると考えられる。
【0106】
以上を踏まえ、本実施例の薄膜トランジスタの模式断面構造図と模式平面構造図を、それぞれ図28(a),(b)として示す。本実施例の薄膜トランジスタの特徴は、薄膜トランジスタのゲート電極がソース電極側もしくはドレイン電極側のいずれか一方に片寄った構造を有することである。
【0107】
本実施例では、ゲート電極の片寄りを適切に設定することで、スイッチング特性を消失することなしに、ゲートしきい値電圧を正の方向に上昇させることができた。また本実施例では、ゲートしきい値電圧はゲート電極の形状により制御される。これは、ホトマスクを一度作成すれば、以後はしきい値の制御を目的とした工程追加や新たなガスの利用が不要であることを意味する。このため、本実施例ではゲートしきい値電圧を制御することによる製造コストの増大を抑制できた。
【0108】
以上、本実施例では、実施例3の効果に加え、量産性を向上する。
【0109】
〔実施例19〕
本実施例では、以下の要件を除き、実施例18と同等である。
【0110】
図29に本実施例の薄膜トランジスタの模式断面構造図と模式平面構造図を、それぞれ(a),(b)として示す。図29に示すように、チャネル領域内にゲート電極が2本以上あり、それによりチャネル領域内に1か所以上のゲート電極の欠落した領域を有する点が、本実施例の薄膜トランジスタの特徴である。
【0111】
実施例18に示したように、ゲート電極がソース電極もしくはドレイン電極のいずれか一方に片寄った構造を持つ薄膜トランジスタでは、しきい値の値は、ゲート電極とソース電極およびドレイン電極との相対的位置関係に大きく依存する。これは、薄膜トランジスタの各電極作製の位置合わせ精度を高くする必要があることを意味し、ホトマスクの位置合わせに要する時間が増大するため、生産性の低下をもたらす。これを避けるためには、しきい値の値が各電極の相対的位置関係に依存しない構造とすればよい。図29に示すようにチャネル領域内にゲート電極が2本以上存在する構造とした場合、しきい値の値はゲート電極間の間隔により決まり、またその精度はゲート電極のエッチング精度で決まる。したがって、各電極の位置合わせ精度に関しては、ゲート電極間の間隙がチャネル領域の中にありさえすればよく、実施例18ほどの精度は要求されない。このため、実施例18ほどの厳密な位置合わせは不要となり、生産性が向上した。
【0112】
以上本実施例では、実施例18の効果に加え、更に生産性を向上する。
【0113】
また、チャネル領域内のゲート電極の本数は、2本以上であれば、その形状にかかわらず、本実施例の範疇に含まれる。
【0114】
また、以上の実施例3から14までの内の、少なくとも2つもしくは複数の実施例を組み合わせることにより、それぞれの実施例を単独で用いた場合より広範囲のしきい値電圧の制御を実現することは、すべて本発明の範疇に含まれる。
【0115】
〔実施例20〕
本実施例の構成は下記の要件を除けば、実施例1と同様である。本実施例ではn型の特性を有する薄膜トランジスタとp型の特性を有する薄膜トランジスタ素子の両方を用いる。図30に本実施例の4×4画素の等価回路、図31に本実施例で用いるトランジスタ素子のそれぞれの特性を示す。本実施例では、1行毎にn型の特性を有する薄膜トランジスタ素子601とp型の特性を有する薄膜トランジスタ素子602を交互に構成した。
【0116】
図32に本実施例の駆動波形を示す。本実施例では、1行毎にn型薄膜トランジスタ素子601を制御する走査電圧波形とp型薄膜トランジスタ素子602を制御する走査電圧波形を印加し、さらに、それぞれの走査電圧の非選択電圧 VGLP とVGLN を異なる電圧値に設定した。さらに、p型薄膜トランジスタ素子602の走査電圧の非選択電圧VGLP を、n型薄膜トランジスタ素子601の走査電圧の非選択電圧VGLN をより高い電圧値に設定し、|VGLP−VGLN|≧ |VON|となるように設定した。これにより、n型薄膜トランジスタ素子601を有する画素の対向電圧は、走査電圧の非選択電圧よりも高くなり、薄膜トランジスタ素子601のゲートしきい値電圧VTHが、実施例1の条件を満たさなくとも(|VTH|<|VON|の時)、負極の電圧を液晶に印加,保持できる。逆に、p型薄膜トランジスタ素子602を有する画素の対向電圧は、走査電圧の非選択電圧よりも低くなる。
【0117】
しかし、p型薄膜トランジスタ素子とn型薄膜トランジスタ素子では、動作電圧の相対的な極性が逆転し、対向電圧が走査電圧のオフ電圧よりも低くなったことが、n型薄膜トランジスタ素子601を有する画素で、対向電圧が走査電圧の非選択電圧よりも高くなったことと同等になる。(すなわち、正極の電圧を液晶に印加保持する条件が、n型薄膜トランジスタ素子601を有する画素の負極の電圧を液晶に印加保持する条件と同等である。)全ての薄膜トランジスタ素子がn型,p型のどちらか一方の特性のみを有する場合、走査電圧のオフ電圧を1行毎に異ならせることにより、ゲートしきい値電圧VTHの条件を緩和することは可能であるが、行数が増加すると、走査電圧の電源電圧,走査電圧の電圧レベル数,垂直走査回路の必要な耐圧レベルが著しく増大し、実用的ではない。しかし、本実施例では、p型とn型が交互に繰り返されることにより、オフ電圧のずれを1行毎に相殺することができ、p型の薄膜トランジスタ素子を有する画素群とn型の薄膜トランジスタ素子を有する画素群のそれぞれの走査電圧を全ての行で同じく設定することができる。そのため、行数が増加しても走査電圧の電源電圧及び垂直走査回路の必要な耐圧レベルを増加させることがなく、また、走査電圧の電圧レベル数も4レベルで良い。
【0118】
以上、本実施例では、液晶を交流駆動することができる薄膜トランジスタ素子のゲートしきい値電圧VTHは、|VTH|<|VON|、すなわちデプリーション型の特性を有するトランジスタを用いても、負極の電圧を液晶に印加,保持でき、ゲートしきい値電圧VTHが任意の薄膜トランジスタ素子を用いることができる。
〔実施例21〕
本実施例の構成は下記の要件を除けば、実施例20と同等である。
【0119】
本実施例では、映像信号回路,垂直走査回路を液晶パネル内に内蔵させた。図33にその構成を示す。液晶パネル内にp型とn型の薄膜トランジスタを構成するため、C−MOSを容易に構成することができ、低消費電力の回路を内蔵することができる。これにより、周辺回路との接続が容易になり、接続不良による歩留まり低下を大幅に改善することができた。また、周辺の回路を内蔵したため、額縁が無くなり、よりコンパクトな構成にすることができた。
【0120】
以上、本実施例では、実施例20の効果に加え、更に量産性が向上する。
【0121】
〔実施例22〕
本実施例の構成は下記の要件を除けば、実施例2と同等である。
【0122】
本実施例は、実施例2の駆動方法を更に発展させて、信号電極を駆動するLSI(信号ドライバ)の最大動作電圧を低減し、回路規模の縮小及び低電圧化を実現した。
【0123】
図に本実施例の駆動波形を示す。前行の走査電極の走査電圧VG′を図34 (a)に、自行の走査電極の走査電圧VG を図34(b)に、信号電圧VD を図34(c)に、画素電圧VS を図34(d)に、液晶層に印加される電圧を図 34(e)に示す。本実施例では、実施例2と同様に、走査電圧の非選択電圧として2種類の電圧VGL1,VGL2を用い、フレーム毎に交互に変化し、さらに1行毎に異なる電圧波形を用い、2種類の非選択電圧値の差(VGL1−VGL2)が (VON+VOFF)/2と等しくなるように設定した。更に、2種類の非選択電圧 VGLH,VGLLに1走査期間毎に交流化する矩形波(周期が2走査期間,デューティ50%)を重畳し、重畳した矩形波の振幅が(VON+VOFF)/2に設定した。この重畳した矩形波を用い、対向電圧を変化させることにより、画素電圧と対向電圧の差、すなわち液晶に印加する電圧を引上げ、かつ、信号電圧の正極性と負極性における動作範囲を一致させることができる。これにより、信号電極に印加する信号電圧の最大振幅はVON−VOFF=2.9Vとなり、実施例2の(3VON−VOFF)/2=7.0Vと比較して、4.1V低減することができた。これにより、信号ドライバに耐圧が5.0V、または3.3Vの汎用のプロセスで製造された LSIを用いることができ、大幅にコストを削減することができ、かつ、消費電力も実施例1の約1割程度に低減することができた。
【0124】
〔実施例23〕
本実施例の構成は下記の要件を除けば、実施例1と同等である。
【0125】
本実施例の薄膜トランジスタ及び各種電極の平面構成を図35に示す。本実施例では、対向電極105を信号電極に隣接するように構成し、信号電極103と画素電極104の間に対向電極105を配置した。
【0126】
本実施例では、信号電極103と画素電極104の間に対向電極105を配置したため、信号電極103からの電気力線のほとんどが対向電極105に終端する。走査電極102は自行を充電するための期間を除くほとんどの期間で非選択電圧で一定になるように垂直走査回路403から電位を付与されているので、信号電極103の電圧変動を吸収し、信号電極の電圧変動が画素電極の電圧におよぼす影響は激減する。したがって、信号電極の電圧が映像信号によって変動しても、画素電極の電圧は変化しないので、信号電極と画素電極のクロストーク、特に信号電極の長手方向に発生するすじ状の画質不良(縦スミア)がなくなる。
【0127】
以上、本実施例では実施例1と同等の効果が得られ、さらにクロストークのない高画質のアクティブマトリクス型液晶表示装置を得ることができた。
【0128】
さらに、本実施例では、実施例1と電極の配置が異なるため、配向不良に関する効果が異なる。本実施例では、対向電極105と、対向電極105と接続していない走査電極102が近接するが、対向電圧と走査電圧はほとんどの期間で一致しているため、その間の領域には、電界がほとんど印加されない。したがって、実施例1のようにノーマリクローズの特性にすれば、その領域は光を透過しないので、その部分の遮光は不要である。また、画素電極104と走査電極102の間の領域は、画素電極104と対向電極105の間の領域と同様には、画素電圧に応じて電圧が印加され、さらに画素電極に黒の映像信号電圧が充電されたときには、黒、つまり、光を透過しないので、その領域を遮光しなくとも、黒が良く沈み、コントラストは低下しない。したがって、その領域に遮光膜がなくてもよく、遮光膜の境界を広げることができ、開口領域を拡大することができる。
【0129】
【発明の効果】
以上詳述したように、本発明によれば、基板面に平行な電界を液晶に印加し光を変調する表示方式において、配線数の減少および配向不良領域の減少により高開口率のアクティブマトリクス型液晶表示装置が得られる。また同時に、配線数の減少により高い歩留まりで量産可能なアクティブマトリクス型液晶表示装置が得られる。更に、交流駆動することにより耐用時間が長く、残像減少が発生しない高画質のアクティブマトリクス型液晶表示装置が得られる。
【図面の簡単な説明】
【図1】本発明の実施例1の画素部の断面構造を示す図(図2A−A′線)。
【図2】実施例1の画素部の平面構成を示す図。
【図3】図2B−B′線における画素部の断面構造を示す図。
【図4】図2C−C′線における画素部の断面構造を示す図。
【図5】実施例1の電気光学特性を示す図。
【図6】実施例1のトランジスタ素子の電気特性を示す図((a):ID−VG特性、 (b):ゲートしきい値電圧VTH)。
【図7】実施例1の液晶パネルの等価回路を示す図。
【図8】実施例1の液晶表示装置のシステム構成を示す図。
【図9】実施例1の駆動電圧波形を示す図。
【図10】比較例の駆動電圧波形を示す図。
【図11】実施例2の駆動電圧波形を示す図。
【図12】実施例3の薄膜トランジスタ素子の模式断面構造を示す図。
【図13】実施例3の背面電極の平面構成を示す図。
【図14】実施例3の液晶表示装置のシステム構成を示す図。
【図15】実施例3の薄膜トランジスタ素子の背面電位としきい値の関係を示す図。
【図16】実施例4の薄膜トランジスタ素子の模式断面構造を示す図。
【図17】実施例5の薄膜トランジスタ素子の模式断面構造を示す図。
【図18】実施例6の薄膜トランジスタ素子の模式断面構造を示す図。
【図19】実施例7の薄膜トランジスタ素子の模式断面構造を示す図。
【図20】実施例7の背面電極の平面構成を示す図。
【図21】実施例8の背面電極の平面構成を示す図。
【図22】実施例9の薄膜トランジスタ素子のBドープ量としきい値の関係を示す図。
【図23】実施例10の薄膜トランジスタ素子の模式断面構造を示す図。
【図24】実施例14の薄膜トランジスタ素子の模式断面構造を示す図。
【図25】実施例15の薄膜トランジスタ素子の模式断面構造を示す図。
【図26】実施例16の薄膜トランジスタ素子の模式断面構造を示す図。
【図27】実施例17の薄膜トランジスタ素子の模式断面構造を示す図。
【図28】実施例18の薄膜トランジスタ素子の構造を示す図((a):模式断面構造,(b):模式平面構造)。
【図29】実施例19の薄膜トランジスタ素子の構造を示す図((a):模式断面構造,(b):模式平面構造)。
【図30】実施例20の4×4画素の等価回路を示す図。
【図31】実施例20のトランジスタ素子の電気特性を示す図。
【図32】実施例20の駆動電圧波形を示す図。
【図33】実施例21のシステム構成を示す図。
【図34】実施例22の駆動電圧波形を示す図。
【図35】実施例23の画素部の平面構成を示す図。
【図36】電界方向に対する界面上の分子長軸配向方向(ラビング方向)φLC,偏光板偏光軸方向φP のなす角を示す図。
【符号の説明】
100…下側基板、101,201…ガラス基板、102…走査電極、103…信号電極、104…画素電極(薄膜トランジスタのソース電極)、105…対向電極、106…半導体層、107…オーミック接触層、108…ゲート絶縁膜、109…エッチングストッパ、110…保護膜、120,220…配向膜、 130,230…偏光板、140…背面電極、150…半導体層、160…補助容量、200…上側基板、202…遮光膜、203…カラーフィルタ、204…平坦化膜、300…液晶組成物層、301…液晶分子、400…液晶表示パネル、401…コントローラ、402…液晶駆動電源回路、403…垂直走査回路、404…映像信号駆動回路、405…背面電圧制御回路。
Claims (25)
- 少なくとも一方が透明な一対の基板と、
前記一対の基板間に液晶組成物が封入された液晶層とを有し、
前記一対の基板の一方の基板には、
複数の走査電極と、
該複数の走査電極にマトリクス状に交差する複数の信号電極と、
前記複数の走査電極と前記複数の信号電極とのそれぞれの交点に対応して形成された複数のスイッチング素子と、
該複数のスイッチング素子のそれぞれに接続された複数の画素電極と、
前記複数の走査電極の夫々に接続された複数の対向電極とが形成され、
前記複数の画素電極及び前記複数の対向電極のそれぞれは、前記複数の走査電極と前記複数の信号電極とにより囲まれるそれぞれの領域内に配置され、
前記スイッチング素子は、エンハンスメント型の特性を有する薄膜トランジスタ素子であり、
前記複数のスイッチング素子のそれぞれに対応する信号電極に印加される電圧は、トランジスタがオン状態からオフ状態にするときに起こる画素電圧の変動量だけ前記走査電極の非選択電圧より高く設定してあり、
前記複数のスイッチング素子のそれぞれに対応する画素電極に印加される電圧は、前記走査電極の非選択電圧を基準にして実質的に正負対称な交流電圧であることを特徴とするアクティブマトリクス型液晶表示装置。 - 請求項1において、前記薄膜トランジスタ素子のしきい値VTHの絶対値は、前記液晶層の光透過率が最大になるためにこの液晶層に印加される最大電圧VONの絶対値を越えることを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項1において、前記薄膜トランジスタ素子のしきい値VTHの絶対値は、前記液晶層の光透過率が最大及び最小になるためにこの液晶層に印加される最大電圧VON及び最小電圧VOFF の差の1/2を越えることを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項1において、前記複数のスイッチング素子が形成された基板はこれらのスイッチング素子を保護するための保護膜と、
この保護膜上に前記スイッチング素子のそれぞれに対応して形成された背面電極とを有することを特徴とするアクティブマトリクス型液晶表示装置。 - 請求項4において、前記背面電極は前記走査電極に沿って配置されていることを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項4又は5において、前記背面電極は前記スイッチング素子のチャネル領域を遮光するように形成されていることを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項4又は5において、前記背面電極はフローティング電極であることを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項1において、前記複数のスイッチング素子が形成された基板はこれらのスイッチング素子の下に絶縁膜を介して形成された背面電極を有することを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項8において、前記背面電極は前記走査電極に沿って配置されていることを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項9において、前記背面電極はフローティング電極であることを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項1において、前記複数のスイッチング素子が形成された基板はこれらのスイッチング素子を保護するための保護膜を有し、この保護膜上には不純物がイオン注入されていることを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項1において、前記複数のスイッチング素子が形成された基板はこれらのスイッチング素子の下に絶縁膜を有し、この絶縁膜上には不純物がイオン注入されていることを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項12において、前記複数のスイッチング素子は対応する前記信号電極に接続される金属性のソース電極と、
対応する前記画素電極に接続される金属性のドレイン電極を有し、
正スタガ構造であることを特徴とするアクティブマトリクス型液晶表示装置。 - 請求項1において、前記スイッチング素子はp型又はn型の特性を有し、前記走査電極の1行毎にp型薄膜トランジスタ素子及びn型薄膜トランジスタ素子とが交互に配置されることを特徴とするアクティブマトリクス型液晶表示装置。
- マトリクス状に形成された複数の走査電極及び信号電極と、
前記それぞれの走査電極と信号電極との交点に対応して形成された複数のエンハンスメント型の特性を有する薄膜トランジスタ素子であるスイッチング素子とを有する第1の基板と、
前記第1の基板に対向するように設けられた第2の基板と、
前記第1及び第2の基板間に液晶組成物が封入された液晶層とを有し、
前記第1の基板上の前記複数の走査電極及び複数の信号電極により囲まれた複数の画素領域のそれぞれには、対応する前記スイッチング素子に接続された画素電極と、
対応する前記走査電極に接続された対向電極とが櫛歯状に交互に配置されており、
前記複数のスイッチング素子のそれぞれに対応する信号電極に印加される電圧は、トランジスタがオン状態からオフ状態にするときに起こる画素電圧の変動量だけ前記走査電極の非選択電圧より高く設定してあり、
前記複数のスイッチング素子のそれぞれに対応する画素電極に印加される電圧は、前記走査電極の非選択電圧を基準にして実質的に正負対称な交流電圧であることを特徴とするアクティブマトリクス型液晶表示装置。 - 請求項15において、前記薄膜トランジスタ素子のしきい値VTHの絶対値は、前記液晶層の光透過率が最大になるためにこの液晶層に印加される最大電圧VONの絶対値を越えることを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項15において、前記薄膜トランジスタ素子のしきい値VTHの絶対値は、前記液晶層の光透過率が最大及び最小になるためにこの液晶層に印加される最大電圧VON及び最小電圧VOFF の差の1/2を越えることを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項15において、前記薄膜トランジスタ素子は、前記走査電極をゲート電極とし、
このゲート電極上に形成されたゲート絶縁層と、
このゲート絶縁層に形成された半導体活性層とを有していることを特徴とするアクティブマトリクス型液晶表示装置。 - 請求項18において、前記半導体活性層は、アクセプタもしくはドナーがドーピングされた半導体活性層を有することを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項19において、アクセプタ又はドナーがドーピングされた前記半導体活性層上に積層された真性半導体層を有することを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項18において、前記半導体活性層はアモルファスシリコン膜からなることを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項21において、前記薄膜トランジスタ素子のゲート電極上に形成される前記ゲート絶縁層はSiON膜又はSiO膜を有していることを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項22において、前記ゲート絶縁層はSiON膜及びSiO膜が積層されていることを特徴とするアクティブマトリクス型液晶表示装置。
- 請求項18において、前記薄膜トランジスタ素子は前記半導体活性層上に形成されたソース電極とドレイン電極とを有し、
前記ソース電極及びドレイン電極はそれぞれ対応する前記信号電極及び画素電極に接続され、
前記ゲート電極は前記ソース電極又はドレイン電極側に片寄っていることを特徴とするアクティブマトリクス型液晶表示装置。 - 請求項24において、前記ゲート電極は間隙を有していることを特徴とするアクティブマトリクス型液晶表示装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13140495A JP3598583B2 (ja) | 1995-05-30 | 1995-05-30 | アクティブマトリクス型液晶表示装置 |
TW084108342A TW289097B (ja) | 1994-08-24 | 1995-08-10 | |
CN95116615A CN1099046C (zh) | 1994-08-24 | 1995-08-23 | 有源矩阵型液晶显示装置 |
KR1019950026063A KR100394760B1 (ko) | 1994-08-24 | 1995-08-23 | 액티브매트릭스형액정표시장치 |
US08/519,101 US5831707A (en) | 1994-08-24 | 1995-08-24 | Active matrix type liquid crystal display apparatus |
US09/179,859 US6108065A (en) | 1994-08-24 | 1998-10-28 | Parallel field liquid crystal display with counter electrodes connected to the scan lines |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13140495A JP3598583B2 (ja) | 1995-05-30 | 1995-05-30 | アクティブマトリクス型液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08327978A JPH08327978A (ja) | 1996-12-13 |
JP3598583B2 true JP3598583B2 (ja) | 2004-12-08 |
Family
ID=15057189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13140495A Expired - Lifetime JP3598583B2 (ja) | 1994-08-24 | 1995-05-30 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3598583B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6462722B1 (en) * | 1997-02-17 | 2002-10-08 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
JPH112844A (ja) * | 1997-06-13 | 1999-01-06 | Nec Corp | 液晶表示パネル及びその製造方法 |
KR100494676B1 (ko) * | 1997-12-03 | 2005-09-30 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치 |
KR100502087B1 (ko) * | 1998-03-12 | 2005-11-11 | 삼성전자주식회사 | 평면 구동 액정 표시 장치 |
US6891236B1 (en) * | 1999-01-14 | 2005-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
JP3420201B2 (ja) | 1999-12-22 | 2003-06-23 | 日本電気株式会社 | 液晶表示装置 |
KR100801153B1 (ko) * | 2001-12-31 | 2008-02-05 | 엘지.필립스 엘시디 주식회사 | 횡전계방식 액정표시장치용 어레이기판과 그 제조방법 |
JP5007643B2 (ja) * | 2007-03-01 | 2012-08-22 | セイコーエプソン株式会社 | 液晶装置およびプロジェクタ |
-
1995
- 1995-05-30 JP JP13140495A patent/JP3598583B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08327978A (ja) | 1996-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100394760B1 (ko) | 액티브매트릭스형액정표시장치 | |
KR101030545B1 (ko) | 액정표시소자 | |
US20030020845A1 (en) | Protection circuit and method from electrostatic discharge of TFT-LCD | |
US8736781B2 (en) | Liquid crystal display device and method of driving the same | |
US20110310075A1 (en) | Liquid crystal display and driving method thereof | |
US20080180355A1 (en) | Array substrate and display apparatus having the same | |
KR20090054070A (ko) | 박막 트랜지스터 기판 및 이를 포함하는 액정 패널 | |
KR101602091B1 (ko) | 액정 구동 방법 및 액정 표시 장치 | |
CN107402480B (zh) | 液晶显示器 | |
US20030227580A1 (en) | Liquid crystal display device | |
EP1903385B1 (en) | Liquid crystal display | |
US8432501B2 (en) | Liquid crystal display with improved side visibility | |
US6704084B2 (en) | Liquid-crystal display wherein a common potential is supplied to an alignment film | |
JP3598583B2 (ja) | アクティブマトリクス型液晶表示装置 | |
KR100430376B1 (ko) | 액정디스플레이 | |
KR101624826B1 (ko) | 액정 구동 방법 및 액정 표시 장치 | |
KR100494701B1 (ko) | 프린지 필드 스위칭 액정표시장치 | |
JP2007310131A (ja) | アクティブマトリクス基板及びアクティブマトリクス表示装置 | |
US20030090602A1 (en) | Liquid crystal display device and method of driving the same | |
US8373169B2 (en) | Thin film transistor of liquid crystal display device with specified channel W/L ratio | |
JP2000162627A (ja) | 液晶表示装置 | |
US20080024713A1 (en) | Liquid crystal display and manufacturing method of the same | |
JP3566989B2 (ja) | アクティブマトリクス型液晶表示装置およびその駆動方法 | |
KR101378055B1 (ko) | 액정표시장치 | |
JP3825486B2 (ja) | 液晶表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040804 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040824 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040906 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070924 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313121 Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |