CN205845952U - 一种阵列基板及显示装置 - Google Patents

一种阵列基板及显示装置 Download PDF

Info

Publication number
CN205845952U
CN205845952U CN201620817837.XU CN201620817837U CN205845952U CN 205845952 U CN205845952 U CN 205845952U CN 201620817837 U CN201620817837 U CN 201620817837U CN 205845952 U CN205845952 U CN 205845952U
Authority
CN
China
Prior art keywords
line
thin film
film transistor
lines
array substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201620817837.XU
Other languages
English (en)
Inventor
龙春平
程鸿飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201620817837.XU priority Critical patent/CN205845952U/zh
Application granted granted Critical
Publication of CN205845952U publication Critical patent/CN205845952U/zh
Priority to US15/660,999 priority patent/US10483292B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

本实用新型公开了一种阵列基板及显示装置，包括多条信号线，与各信号线交叉设置的多条相互平行的辅助放电线，与信号线一一对应的第一静电放电单元，以及与各辅助放电线相连的主放电线；其中，各第一静电放电单元的一端与对应的信号线相连，另一端与一条辅助放电线相连。通过各第一静电放电单元，可以将各信号线上的静电导出至辅助放电线，使得各信号线上的静电得以释放，降低了阵列基板上发生静电击穿的概率。

Description

一种阵列基板及显示装置
技术领域
本实用新型涉及显示技术领域，尤指一种阵列基板及显示装置。
背景技术
随着显示技术的发展，显示面板在现代生活中有着越来越广泛的应用，如液晶显示器、有机发光二极管显示器、电润湿显示器、等离子体显示器和电泳显示器等。阵列基板是显示面板中的重要部件，它将栅极信号、数据信号、驱动电路控制信号和其它控制信号提供给面板中的像素。数据信号响应于栅极信号而被发送，并可以用于控制像素的等级或在显示装置上显示期望的图像。
目前，各种信号线在阵列基板上交叉布线形成复杂的图案，当通过摩擦产生的静电经互连结构被施加到一个或多个信号线时，可能发生静电击穿导致电路故障例如短路而被损坏。
实用新型内容
鉴于此，本实用新型实施例提供一种阵列基板及显示装置，用以解决现有技术中存在的阵列基板上信号线间由于静电集中，易发生静电击穿导致线路故障的问题。
因此，本实用新型实施例提供一种阵列基板，包括多条信号线，还包括：与各所述信号线交叉设置的多条相互平行的辅助放电线，与所述信号线一一对应的第一静电放电单元，以及与各所述辅助放电线相连的主放电线；其中，
各所述第一静电放电单元的一端与对应的信号线相连，另一端与一条辅助放电线相连。
在一种可能的实现方式中，在本实用新型实施例提供的上述阵列基板中，每相邻的至少两条所述信号线为一组，每组中各所述信号线与同一条所述辅助放电线相连，每相邻两组的所述信号线与不同条所述辅助放电线相连。
在一种可能的实现方式中，在本实用新型实施例提供的上述阵列基板中，分别与相邻两条所述信号线连接的任意两个所述第一静电放电单元分别连接于不同条所述辅助放电线。
在一种可能的实现方式中，在本实用新型实施例提供的上述阵列基板中，所述辅助放电线为N条，N为大于或等于2且小于或等于所述信号线个数的整数；
各所述信号线以每N条为一周期，在一个周期内，各条所述信号线通过对应的所述第一静电放电单元分别与不同条所述辅助放电线相连。
在一种可能的实现方式中，在本实用新型实施例提供的上述阵列基板中，所述辅助放电线为三条或两条。
在一种可能的实现方式中，在本实用新型实施例提供的上述阵列基板中，所述信号线为数据信号线；所述辅助放电线的条数与组成一个像素的子像素个数相同。
在一种可能的实现方式中，在本实用新型实施例提供的上述阵列基板中，各所述第一静电放电单元位于全部所述辅助放电线的同一侧；或，各所述第一静电放电单元位于相邻两条所述辅助放电线之间；或，各所述第一静电放电单元分别位于全部所述辅助放电线的两侧。
在一种可能的实现方式中，在本实用新型实施例提供的上述阵列基板中，所述第一静电放电单元包括：至少一个第一薄膜晶体管和至少一个第二薄膜晶体管；其中，
所述第一薄膜晶体管的栅极和源极短接后与所述信号线相连，漏极与所述辅助放电线相连，或漏极与其他薄膜晶体管的源极或漏极相连；
所述第二薄膜晶体管的的栅极和漏极短接后与所述辅助放电线相连，源极与所述信号线相连，或源极与其他薄膜晶体管的源极或漏极相连。
在一种可能的实现方式中，在本实用新型实施例提供的上述阵列基板中，所述第一静电放电单元还包括：第三薄膜晶体管；其中，
所述第三薄膜晶体管的的栅极与所述第一薄膜晶体管的漏极相连，源极和所述信号线相连，漏极与所述辅助放电线相连。
在一种可能的实现方式中，在本实用新型实施例提供的上述阵列基板中，所述辅助放电线的一端直接与所述主放电线相连，或通过第二静电放电单元与所述主放电线相连；所述辅助放电线的另一端直接与所述主放电线相连，或通过第二静电放电单元与所述主放电线相连，或悬空设置；
或者，所述辅助放电线为环状结构，且所述辅助放电线的至少一个位置直接与所述主放电线相连，或通过第二静电放电单元与所述主放电线相连。
在一种可能的实现方式中，在本实用新型实施例提供的上述阵列基板中，所述第二静电放电单元包括：至少一个第一薄膜晶体管和至少一个第二薄膜晶体管；其中，
所述第一薄膜晶体管的栅极和源极短接后与所述辅助放电线相连，漏极与所述主放电线相连，或漏极与其他薄膜晶体管的源极或漏极相连；
所述第二薄膜晶体管的栅极和漏极短接后与所述主放电线相连，源极与所述辅助放电线相连，或源极与其他薄膜晶体管的源极或漏极相连。
在一种可能的实现方式中，在本实用新型实施例提供的上述阵列基板中，所述第二静电放电单元还包括：第三薄膜晶体管；其中，
所述第三薄膜晶体管的的栅极与所述第一薄膜晶体管的漏极相连，源极和所述辅助放电线相连，漏极与所述主放电线相连。
在一种可能的实现方式中，在本实用新型实施例提供的上述阵列基板中，所述主放电线接地或悬空设置；或，所述主放电线为公共电极线；或者，所述主放电线包含环状结构。
在一种可能的实现方式中，在本实用新型实施例提供的上述阵列基板中，所述信号线为数据信号线、栅极信号线、控制信号线、时钟信号线、测试信号线中的之一或组合。
本实用新型实施例还提供了一种显示装置，包括本实用新型实施例提供的上述阵列基板。
本实用新型有益效果如下：
本实用新型实施例提供的一种阵列基板及显示装置，包括多条信号线，还包括：与各信号线交叉设置的多条相互平行的辅助放电线，与信号线一一对应的第一静电放电单元，以及与各辅助放电线相连的主放电线；其中，各第一静电放电单元的一端与对应的信号线相连，另一端与一条辅助放电线相连。通过各第一静电放电单元，可以将各信号线上的静电导出至辅助放电线，使得各信号线上的静电得以释放，降低了阵列基板上电路发生静电击穿的概率。
附图说明
图1为本实用新型实施例提供的阵列基板的结构示意图之一；
图2为本实用新型实施例提供的阵列基板的结构示意图之二；
图3为本实用新型实施例提供的实施例一的结构示意图；
图4为本实用新型实施例提供的实施例二的结构示意图；
图5为本实用新型实施例提供的实施例三的结构示意图；
图6为本实用新型实施例提供的实施例四的结构示意图；
图7为本实用新型实施例提供的阵列基板中第一静电放电单元的结构示意图。
具体实施方式
下面结合附图，对本实用新型实施例提供的阵列基板及显示装置的具体实施方式进行详细地说明。
附图中各部件的形状和大小不反映阵列基板的真实比例，目的只是示意说明本实用新型内容。
本实用新型实施例提供一种阵列基板，如图1至图6所示，包括多条信号线1，还包括：与各信号线1交叉设置的多条相互平行的辅助放电线2，与信号线1一一对应的第一静电放电单元3，以及与各辅助放电线2相连的主放电线4；其中，
各第一静电放电单元3的一端与对应的信号线1相连，另一端与一条辅助放电线2相连。
本实用新型实施例提供的上述阵列基板由于设置了连接各信号线1和辅助放电线2的第一静电放电单元3，可以将各信号线1上的静电导出至辅助放电线2，使得各信号线1上的静电得以释放，降低了阵列基板上电路发生静电击穿的概率。
在具体实施时，在本实用新型实施例提供的上述阵列基板中，各信号线1与辅助放电线2的连接方式可以有多种实现方式，例如，每相邻的至少两条信号线1为一组，每组中各信号线1与同一条辅助放电线2相连，每相邻两组的信号线1与不同条辅助放电线2相连。若各信号线1以每相邻的三条为一组，辅助放电线2的条数为两条。此时，任意一组中的三条信号线1均与同一条辅助放电线2相连，且每相邻两组的信号线1分别与两条辅助放电线2相连。这样能将各信号线1上的静电导出至辅助放电线2，使得各信号线1上的静电得以释放。
又如，在具体实施时，在本实用新型实施例提供的上述阵列基板中，为了使信号线1上的静电得到最大程度的释放，可以将分别与相邻两条信号线1连接的任意两个第一静电放电单元3分别连接于不同条辅助放电线2。当然，各信号线1与辅助放电线2的连接方式也可兼具上述两种方式进行设置。为了使各信号线1上的静电释放效果最佳，以下实施例均以分别与相邻两条信号线1连接的任意两个第一静电放电单元3分别连接于不同条辅助放电线2为例进行说明。
在具体实施时，在本实用新型实施例提供的上述阵列基板中，为了不影响显示区域的正常工作，一般将辅助放电线2设置在非显示区域。辅助放电线2的条数为N条，N为大于或等于2且小于或等于信号线1条数的整数，即辅助放电线2的条数大于1条，且少于信号线1的条数。信号线1的个数为全部与辅助放电线2相连的信号线1的条数，例如：与辅助放电线2相连的数据信号线为m1条，与辅助放电线2相连的栅极信号线为m2条，则信号线1的个数为m1+m2。此时，各信号线1可以以每N条为一周期，在一个周期内，各条信号线1通过对应的第一静电放电单元3分别与不同条辅助放电线2相连，即在一个周期内的所有信号线1与各辅助放电线2相连一遍，如此形成一个循环周期。这样能最大限度的释放各信号线1上的静电，从而获得最佳的静电释放效果。
在具体实施时，在本实用新型实施例提供的上述阵列基板中，辅助放电线2的条数不宜设置过多，较佳地，辅助放电线2为三条或两条为佳，这样在保证静电释放的情况下亦有利于窄边框设计。例如，在信号线1为栅极信号线时，如图1和图2所示，可以设置两条辅助放电线2，使奇数行的栅极信号线通过第一静电放电单元3与一条辅助放电线2相连，使偶数行的栅极信号线通过第一静电放电单元3与另一条辅助放电线2相连。又如，在信号线1为数据信号线时，可以将辅助放电线2的条数与组成一个像素的子像素个数设置为相同，如图3至图6所示，若组成一个像素的子像素为R子像素、G子像素和B子像素，则辅助放电线2的条数可以为3条，向各列R子像素提供显示信号的数据信号线可以通过第一静电放电单元3与一条辅助放电线2相连，向各列G子像素提供显示信号的数据信号线可以通过第一静电放电单元3与一条辅助放电线2相连，向各列B子像素提供显示信号的数据信号线可以通过第一静电放电单元3与一条辅助放电线2相连。
进一步地，在具体实施时，在本实用新型实施例提供的上述阵列基板中，需要静电释放的信号线1并不局限于上述的栅极信号线和数据信号线，也可以为控制信号线、时钟信号线和测试信号线，还可以为栅极信号线、数据信号线、控制信号线、时钟信号线及测试信号线的任意组合，在此不做限定。
在具体实施时，在本实用新型实施例提供的上述阵列基板中，各第一静电放电单元3的设置位置可以有多种实现方式。如图3所示，各第一静电放电单元3可以分别位于全部辅助放电线2的两侧；或者，各第一静电放电单元3可以位于全部辅助放电线2的同一侧，如图2、图4至图6所示；或者，各第一静电放电单元3可以位于相邻两条辅助放电线2之间，如图1所示。当然，各第一静电放电单元3的位置也可兼具上述三种方式进行设置，在此不做限定。
在具体实施时，在本实用新型实施例提供的上述阵列基板中，各辅助放电线2与主放电线4的连接方式可以有多种实现方式。其中，如图1、图3和图6所示，辅助放电线2的一端(左侧)可以直接与主放电线4相连；或者，如图2、图4和图5所示，辅助放电线2的一端(左侧)通过第二静电放电单元5与主放电线4相连。并且，如图2和图3所示，辅助放电线2的另一端(右侧)可以直接与主放电线4相连；或者，如图5所示，辅助放电线2的另一端(右侧)通过第二静电放电单元5与主放电线4相连；或者，如图1、图4和图6所示，辅助放电线2的另一端(右侧)悬空设置。上述辅助放电线2的一端和另一端的连接方式是针对一条辅助放电线2；对于所有的辅助放电线2，各辅助放电线2的两端与主放电线4的连接方式可以相同，也可以不同，例如：一条辅助放电线2的一端直接与主放电线4相连，另一端悬空设置，另一条辅助放电线2的两端分别通过第二静电放电单元5与主放电线4相连。
具体地，辅助放电线2的形状可以是折线，也可以是直线，还可以为环状结构，并且，在本实用新型实施例中并不限定辅助放电线2的形状。在辅助放电线2为环状结构时，辅助放电线2的至少一个位置可以直接与主放电线4相连，或可以通过第二静电放电单元5与主放电线4相连。
并且，在各辅助放电线2的任一端或两端直接与主放电线4相连时，可以全部或部分的辅助放电线2先连接在一起之后连接至主放电线4，也可以各辅助放电线2分别直接连接至主放电线4，在此不做限定。
此外，在各辅助放电线2的任一端或两端通过第二静电放电单元5与主放电线4相连时，可以全部或部分的辅助放电线2先连接在一起之后通过第二静电放电单元5连接至主放电线4，也可以各辅助放电线2分别通过第二静电放电单元5连接至主放电线4，在此不做限定。
在具体实施时，在本实用新型实施例提供的上述阵列基板中，主放电线4可以采用公共电极线，也可以接地设置，还可以悬空设置，即不加载任何信号，在此不做限定。具体地，主放电线4的形状可以是折线，也可以是直线，还可以包含环状结构，并且，在本实用新型实施例中并不限定主放电线4的形状。具体地，主放电线4一般选用具有较大线宽和较大电流承载能力的放电线。并且，主放电线4除了与辅助放电线2相连之外，还可以连接到其他集成电路元件、电路板、柔性电路或柔性电路元件，以便对其释放静电。
在具体实施时，在本实用新型实施例提供的上述阵列基板中第一静电放电单元3和第二静电放电单元5的结构可以相同也可以不同，一般均是采用多个薄膜晶体管组成，在第一静电放电单元3和第二静电放电单元5的一端聚集大量电荷和产生很高电压时，第一静电放电单元3和第二静电放电单元5会形成导电通路传输静电荷至第一静电放电单元3和第二静电放电单元5的另一端；而在第一静电放电单元3和第二静电放电单元5的两端没有静电形成足够高或足够低的电压时，第一静电放电单元3和第二静电放电单元5的两端之间不会形成导电通路。
下面以第一静电放电单元3为例进行具体说明，第一静电放电单元3可以包括：至少一个第一薄膜晶体管T1和至少一个第二薄膜晶体管T2；其中，
第一薄膜晶体管T1的栅极G1和源极S1短接后与信号线1相连，漏极D1与辅助放电线2相连，或漏极D1与其他薄膜晶体管的源极或漏极相连；
第二薄膜晶体管T2的栅极G2和漏极D2短接后与辅助放电线2相连,源极S2与信号线1相连，或源极S2与其他薄膜晶体管的源极或漏极相连。
例如如图7所示，第一静电放电单元3包括一个第一薄膜晶体管T1和一个第二薄膜晶体管T2。第一薄膜晶体管T1的栅极G1和源极S1短接后与信号线1相连，第一薄膜晶体管T1的漏极D1和第二薄膜晶体管T2的源极S2相连，第二薄膜晶体管T2的栅极G2和漏极D2短接后与辅助放电线2相连。
在具体实施时，如图7所示，第一静电放电单元3还可以包括：第三薄膜晶体管T3；其中，第三薄膜晶体管T3的栅极G3与第一薄膜晶体管的漏极D1相连，源极S3和信号线1相连，漏极D3与辅助放电线2相连。
在具体实施时，如图7所示，可以利用信号线1的延伸部分别形成第一薄膜晶体管T1的源极S1和第三薄膜晶体管的源极S3；第一薄膜晶体管T1的源极S1通过过孔B1与第一薄膜晶体管T1的栅极G1电连接，第一薄膜晶体管T1的有源区A1可以形成于第一薄膜晶体管T1的栅极G1之上，第一薄膜晶体管T1的源极S1和第一薄膜晶体管T1的漏极D1直接接触第一薄膜晶体管T1的有源区A1形成第一薄膜晶体管T1的源漏极区。
在具体实施时，如图7所示，可以利用辅助放电线2的突出部形成第二薄膜晶体管T2的栅极G2，第二薄膜晶体管的源极S2可以通过源漏金属层的连接线C1与第一薄膜晶体管的漏极D1连接；且源漏金属层的延伸部C2与辅助放电线2具有重叠部分，在第二薄膜晶体管T2的栅极G2通过过孔B2与源漏金属层的延伸部C2电连接，源漏金属层的延伸部C2分别形成第二薄膜晶体管T2的漏极D2和第三薄膜晶体管T3的漏极D3，第二薄膜晶体管T2的源极S2和第二薄膜晶体管T2的漏极D2直接与第二薄膜晶体管T2的栅极G2之上的第二薄膜晶体管T2的有源区A2接触形成第二薄膜晶体管T2的源漏极区。并且，第三薄膜晶体管的栅极G3通过过孔B3与源漏金属层的连接线C1电连接，第三薄膜晶体管T3的源极S3和第三薄膜晶体管T3的漏极D3直接与第三薄膜晶体管T3的栅极G3之上的第三薄膜晶体管T3的有源区A3接触形成第三薄膜晶体管T3的源漏极区。
上述具体实现三个薄膜晶体管的连接方式并不是实现本实用新型第一静电放电单元3中各薄膜晶体管连接的唯一方式。例如还可以分别在第一薄膜晶体管T1的源极S1和栅极G1上方形成两个过孔，形成第三层导电材料薄膜如与像素电极相同的透明导电薄膜于两个过孔处，使得第一薄膜晶体管T1的源极S1和栅极G1通过透明导电薄膜形成电连接，在此不做限定。
在具体实施时，在本实用新型实施例提供的上述阵列基板中，第二静电放电单元5的实施可以参见上述第一静电放电单元3的如图7所示的实施例，不同的是第一薄膜晶体管T1、第三薄膜晶体管T3分别与辅助放电线2相连，第二薄膜晶体管T2、第三薄膜晶体管T3分别与主放电线4相连，重复之处不再赘述。
在具体实施时，在本实用新型实施例提供的上述阵列基板中，第二静电放电单元5包括：至少一个第一薄膜晶体管T1和至少一个第二薄膜晶体管T2；其中，
第一薄膜晶体管的栅极G1和源极S1短接后与辅助放电线2相连，漏极D1与主放电线4相连，或漏极D1与其他薄膜晶体管的源极或漏极相连；
第二薄膜晶体管T2的栅极G2和漏极D2短接后与主放电线4相连，源极S2与辅助放电线2相连，或源极S2与其他薄膜晶体管的源极或漏极相连。
具体地，以第二静电放电单元5包括一个第一薄膜晶体管T1和一个第二薄膜晶体管T2为例进行说明。第一薄膜晶体管T1的栅极G1和源极S1短接后与辅助放电线2相连，第一薄膜晶体管T1的漏极D1和第二薄膜晶体管T2的源极S2相连，第二薄膜晶体管T2的栅极G2和漏极D2短接后与主放电线4相连。
在具体实施时，在本实用新型实施例提供的上述阵列基板中，第二静电放电单元5还包括：第三薄膜晶体管T3；其中，第三薄膜晶体管T3的栅极G3与第一薄膜晶体管T1的漏极D1相连，源极S1和辅助放电线2相连，漏极D3与主放电线4相连。
值得注意的是，本实用新型实施例中所有薄膜晶体管的源极和漏极可以互换。
基于同一实用新型构思，本实用新型实施例还提供了一种显示装置，包括本实用新型实施例提供的上述阵列基板，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述阵列基板的实施例，重复之处不再赘述。
本实用新型实施例提供的上述阵列基板及显示装置，包括多条信号线，还包括：与各信号线交叉设置的多条相互平行的辅助放电线，与信号线一一对应的第一静电放电单元，以及与各辅助放电线相连的主放电线；其中，各第一静电放电单元的一端与对应的信号线相连，另一端与一条辅助放电线相连。通过各第一静电放电单元，可以将各信号线上的静电导通至辅助放电线，使得各信号线上的静电得以释放，降低了阵列基板上电路发生静电击穿的概率。
显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (15)

1.一种阵列基板，包括多条信号线，其特征在于，还包括：与各所述信号线交叉设置的多条相互平行的辅助放电线，与所述信号线一一对应的第一静电放电单元，以及与各所述辅助放电线相连的主放电线；其中，
各所述第一静电放电单元的一端与对应的信号线相连，另一端与一条辅助放电线相连。
2.如权利要求1所述的阵列基板，其特征在于，每相邻的至少两条所述信号线为一组，每组中各所述信号线与同一条所述辅助放电线相连，每相邻两组的所述信号线与不同条所述辅助放电线相连。
3.如权利要求1所述的阵列基板，其特征在于，分别与相邻两条所述信号线连接的任意两个所述第一静电放电单元分别连接于不同条所述辅助放电线。
4.如权利要求3所述的阵列基板，其特征在于，所述辅助放电线为N条，N为大于或等于2且小于或等于所述信号线个数的整数；
各所述信号线以每N条为一周期，在一个周期内，各条所述信号线通过对应的所述第一静电放电单元分别与不同条所述辅助放电线相连。
5.如权利要求4所述的阵列基板，其特征在于，所述辅助放电线为三条或两条。
6.如权利要求4所述的阵列基板，其特征在于，所述信号线为数据信号线；所述辅助放电线的条数与组成一个像素的子像素个数相同。
7.如权利要求1所述的阵列基板，其特征在于，各所述第一静电放电单元位于全部所述辅助放电线的同一侧；或，各所述第一静电放电单元位于相邻两条所述辅助放电线之间；或，各所述第一静电放电单元分别位于全部所述辅助放电线的两侧。
8.如权利要求1所述的阵列基板，其特征在于，所述第一静电放电单元包括：至少一个第一薄膜晶体管和至少一个第二薄膜晶体管；其中，
所述第一薄膜晶体管的栅极和源极短接后与所述信号线相连，漏极与所述辅助放电线相连，或漏极与其他薄膜晶体管的源极或漏极相连；
所述第二薄膜晶体管的栅极和漏极短接后与所述辅助放电线相连，源极与所述信号线相连，或源极与其他薄膜晶体管的源极或漏极相连。
9.如权利要求8所述的阵列基板，其特征在于，所述第一静电放电单元还包括：第三薄膜晶体管；其中，
所述第三薄膜晶体管的栅极与所述第一薄膜晶体管的漏极相连，源极和所述信号线相连，漏极与所述辅助放电线相连。
10.如权利要求1所述的阵列基板，其特征在于，所述辅助放电线的一端直接与所述主放电线相连，或通过第二静电放电单元与所述主放电线相连；所述辅助放电线的另一端直接与所述主放电线相连，或通过第二静电放电单元与所述主放电线相连，或悬空设置；
或者，所述辅助放电线为环状结构，且所述辅助放电线的至少一个位置直接与所述主放电线相连，或通过第二静电放电单元与所述主放电线相连。
11.如权利要求10所述的阵列基板，其特征在于，所述第二静电放电单元包括：至少一个第一薄膜晶体管和至少一个第二薄膜晶体管；其中，
所述第一薄膜晶体管的栅极和源极短接后与所述辅助放电线相连，漏极与所述主放电线相连，或漏极与其他薄膜晶体管的源极或漏极相连；
所述第二薄膜晶体管的栅极和漏极短接后与所述主放电线相连，源极与所述辅助放电线相连，或源极与其他薄膜晶体管的源极或漏极相连。
12.如权利要求11所述的阵列基板，其特征在于，所述第二静电放电单元还包括：第三薄膜晶体管；其中，
所述第三薄膜晶体管的栅极与所述第一薄膜晶体管的漏极相连，源极和所述辅助放电线相连，漏极与所述主放电线相连。
13.如权利要求1所述的阵列基板，其特征在于，所述主放电线接地或悬空设置；或，所述主放电线为公共电极线；或者，所述主放电线包含环状结构。
14.如权利要求1-13任一项所述的阵列基板，其特征在于，所述信号线为数据信号线、栅极信号线、控制信号线、时钟信号线、测试信号线中的之一或组合。
15.一种显示装置，其特征在于，包括：如权利要求1-14任一项所述的阵列基板。
CN201620817837.XU 2016-07-28 2016-07-28 一种阵列基板及显示装置 Active CN205845952U (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201620817837.XU CN205845952U (zh) 2016-07-28 2016-07-28 一种阵列基板及显示装置
US15/660,999 US10483292B2 (en) 2016-07-28 2017-07-27 Array substrate and display panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201620817837.XU CN205845952U (zh) 2016-07-28 2016-07-28 一种阵列基板及显示装置

Publications (1)

Publication Number Publication Date
CN205845952U true CN205845952U (zh) 2016-12-28

Family

ID=57641364

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201620817837.XU Active CN205845952U (zh) 2016-07-28 2016-07-28 一种阵列基板及显示装置

Country Status (2)

Country Link
US (1) US10483292B2 (zh)
CN (1) CN205845952U (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107219699A (zh) * 2017-06-22 2017-09-29 武汉华星光电技术有限公司 一种阵列基板
CN107342284A (zh) * 2017-08-14 2017-11-10 武汉天马微电子有限公司 显示基板及显示装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN208189588U (zh) * 2018-06-04 2018-12-04 京东方科技集团股份有限公司 静电保护电路、阵列基板及显示装置
CN208622722U (zh) 2018-08-30 2019-03-19 京东方科技集团股份有限公司 静电放电保护电路及显示装置
CN113311623B (zh) * 2020-02-27 2023-11-21 夏普株式会社 显示面板
KR20220026172A (ko) * 2020-08-25 2022-03-04 엘지디스플레이 주식회사 디스플레이 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100353955B1 (ko) * 2000-12-20 2002-09-28 엘지.필립스 엘시디 주식회사 신호라인 검사를 위한 액정표시장치
KR100386849B1 (ko) * 2001-07-10 2003-06-09 엘지.필립스 엘시디 주식회사 박막 트랜지스터 표시장치의 정전방전 방지회로
TWI220313B (en) * 2003-07-30 2004-08-11 Au Optronics Corp Electrostatic discharge circuit
US20070030408A1 (en) * 2005-08-08 2007-02-08 Kuang-Hsiang Lin Liquid crystal display panel, thin film transistor array substrate and detection methods therefor
KR101301155B1 (ko) * 2006-12-12 2013-09-03 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조방법
CN101847648B (zh) * 2009-03-23 2012-11-21 北京京东方光电科技有限公司 有源矩阵有机发光二极管像素结构及其制造方法
JP5792837B2 (ja) * 2012-02-09 2015-10-14 株式会社Ｊｏｌｅｄ Ｅｌ表示装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107219699A (zh) * 2017-06-22 2017-09-29 武汉华星光电技术有限公司 一种阵列基板
CN107342284A (zh) * 2017-08-14 2017-11-10 武汉天马微电子有限公司 显示基板及显示装置

Also Published As

Publication number Publication date
US10483292B2 (en) 2019-11-19
US20180033806A1 (en) 2018-02-01

Similar Documents

Publication Publication Date Title
CN205845952U (zh) 一种阵列基板及显示装置
US11333939B2 (en) Display device including trunk lines
KR102034112B1 (ko) 액정 디스플레이 장치와 이의 구동방법
JP5778485B2 (ja) パネル表示装置のデータドライバ
US10535318B2 (en) Array substrate and display apparatus
CN108492761B (zh) 一种显示面板和电子设备
US20170193927A1 (en) Backlight and display device
US10481448B2 (en) Liquid crystal display
US20160027372A1 (en) Array substrate, display panel and display device
US10042223B2 (en) TFT arrays, display panels, and display devices
KR20170114034A (ko) 표시 장치
KR20150047966A (ko) 정전기 방전 회로를 포함하는 표시 장치
US20080180372A1 (en) Display device
CN102629053A (zh) 阵列基板及显示装置
CN110600509A (zh) 折叠oled显示面板
KR20080062668A (ko) 액정표시장치
CN111326122B (zh) 一种显示面板的驱动电路、驱动装置及显示装置
KR101136348B1 (ko) 어레이 기판 및 이를 갖는 표시장치
KR20190036461A (ko) Oled 표시패널과 이를 이용한 oled 표시 장치
KR101100883B1 (ko) 박막 트랜지스터 표시판
US20210327359A1 (en) Shift register unit and driving method thereof, gate driving circuit and display apparatus
KR102112714B1 (ko) 보호 회로, 어레이 기판 및 디스플레이 패널
JP2017068119A (ja) 表示装置
EP3719838A1 (en) Tft substrate, esd protection circuit, and method for manufacturing tft substrate
CN110426900B (zh) 阵列基板、显示面板及显示装置

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant