KR20220026172A - 디스플레이 장치 - Google Patents

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KR20220026172A
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문태웅
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홍예원
신연우
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Abstract

본 명세서의 실시예에 따른 디스플레이 장치는 다수의 화소들이 배치된 표시 패널, 표시 패널을 구동시키는데 필요한 신호가 공급되는 다수의 신호 라인들, 다수의 신호 라인들 각각과 정전기 방전 라인 사이에 연결된 정전기 방전 회로를 포함한다. 정전기 방전 회로는 신호 라인과 정전기 방전 라인 사이의 제1 및 제2 전류 패스, 제1 전류 패스에 연결되고, 제2 전류 패스에 연결된 제1 게이트 전극과 제1 전류 패스에 연결된 제2 게이트 전극을 갖는 복수의 제1 박막 트랜지스터를 포함하는 제1 정전기 방전 회로, 및 제2 전류 패스에 연결되고, 제1 전류 패스에 연결된 제1 게이트 전극과 제1 전류 패스에 연결된 제2 게이트 전극을 갖는 적어도 하나의 제2 박막 트랜지스터를 포함하는 제2 정전기 방전 회로를 포함할 수 있다.

Description

디스플레이 장치{DISPLAY APPARATUS}
본 명세서는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 텔레비전, 모니터, 노트북 컴퓨터, 스마트 폰, 테블릿 컴퓨터, 전자 패드, 웨어러블 기기, 워치 폰, 휴대용 정보 기기, 네비게이션, 또는 차량 제어 표시 기기 등의 전자 제품 또는 가전 제품에 탑재되어 영상을 표시하는 화면으로 사용된다.
디스플레이 장치는 영상을 표시하는 픽셀(Pixel)들이 마련된 표시 영역과, 표시 영역의 외곽에 배치되어 영상을 표시하지 않는 비표시 영역을 갖는 디스플레이 패널을 구비한다. 또한, 디스플레이 장치는 게이트 라인들을 통해 픽셀들에 게이트 신호를 공급하는 게이트 구동부, 데이터 라인들을 통해 픽셀들에 데이터 전압을 공급하는 데이터 구동부, 및 게이트 구동부와 데이터 구동부를 제어하는 신호를 공급하는 타이밍 컨트롤러(Timing Contoller)를 포함한다.
게이트 구동부는 디스플레이 패널의 비표시 영역 상의 일측 또는 양측에 직접 배치되어 픽셀에 연결될 수 있는데, 이와 같이 디스플레이 패널에 배치되는 형태의 게이트 구동부를 GIP(Gate In Panel 또는 Gate Driver-IC in Panel)라 한다.
이러한 디스플레이 장치는 고전압의 정전기가 픽셀에 유입되면 정확한 영상을 표시할 수 없고, 구동부, 라인, 픽셀 등이 파괴될 수 있기 때문에, 보호 장치를 구비하며, 예를 들어 데이터 라인의 입단부와 GIP의 입단부에 정전기 방전 회로가 병렬로 연결된다.
정전기 방전 회로는 고전압의 정전기가 발생하면 접지 또는 공통 전압으로 과전류를 우회시켜 고전압이 픽셀로 유입되는 것을 방지하여 디스플레이 패널에 구비되는 픽셀 및 라인의 손상을 방지한다.
종래에는 Back Channel Etched(BCE) 타입의 산화물 TFT가 정전기 방전 회로의 박막 트랜지스터(Thin Film Transistor; TFT)로 이용되고 있으나, 점차적으로 고해상도, 대화면, 고속구동의 제품이 요구는 증대하고 있는 것에 반해, BCE 타입의 산화물 TFT는 기생 커패시턴스가 커 대화면에 적용하기에는 부적절하다는 문제점이 있다.
위에서 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 예를 도출하기 위해 보유하고 있었거나, 본 명세서의 예를 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 출원 이전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 명세서는 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 대화면의 디스플레이 장치에 적용 가능한 정전기 방전 회로를 구비하는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
본 명세서는 대화면의 디스플레이 장치에 적용 가능하면서도, 누설 전류를 저감시킬 수 있는 정전기 방전 회로를 구비하는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
본 명세서는 코플라나(coplanar) 타입의 박막 트랜지스터(TFT)로 구성되는 정전기 방전 회로에서의 누설 전류를 저감시켜 대화면의 디스플레이 장치에 적용 가능한 정전기 방전 회로를 구비하는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
본 명세서의 예에 따른 해결하고자 하는 과제들은 위에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재 내용으로부터 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 디스플레이 장치는 다수의 화소들이 배치된 표시 패널, 표시 패널을 구동시키는데 필요한 신호가 공급되는 다수의 신호 라인들, 다수의 신호 라인들 각각과 정전기 방전 라인 사이에 연결된 정전기 방전 회로를 포함한다.
본 명세서의 실시예에 따른 정전기 방전 회로는, 신호 라인과 정전기 방전 라인 사이의 제1 및 제2 전류 패스, 제1 전류 패스에 연결되고, 제2 전류 패스에 연결된 제1 게이트 전극과 제1 전류 패스에 연결된 제2 게이트 전극을 갖는 복수의 제1 박막 트랜지스터를 포함하는 제1 정전기 방전 회로, 및 제2 전류 패스에 연결되고, 제1 전류 패스에 연결된 제1 게이트 전극과 제1 전류 패스에 연결된 제2 게이트 전극을 갖는 적어도 하나의 제2 박막 트랜지스터를 포함하는 제2 정전기 방전 회로를 포함할 수 있다.
위에서 언급된 과제의 해결 수단 이외의 본 명세서의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
본 명세서의 실시예에 따르면, 디스플레이 장치는 기생 커패시턴스에 의해 영향을 적게 받는 코플라나 타입의 박막 트랜지스터들로 구성되는 정전기 방전 회로를 구비하므로, 대화면의 디스플레이 장치를 구현할 수 있다.
본 명세서의 실시예에 따르면, 코플라나 타입의 박막 트랜지스터에서 발생하는 누설 전류를 저감시킬 수 있기 때문에, 코플라나 타입의 박막 트랜지스터들로 구성되는 정전기 방전 회로에서 발생할 수 있는 소비 전력 증가 문제를 해결할 수 있는 디스플레이 장치를 구현할 수 있다.
위에서 언급된 본 명세서의 효과 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
이하에 첨부되는 도면들은 본 명세서의 실시예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시예들을 제공한다. 다만, 본 실시예의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다.
도 1은 본 명세서의 실시예에 따른 디스플레이 장치의 일례의 구성을 나타내는 도면이다.
도 2는 본 명세서의 일 실시예에 따른 정전기 방전 회로의 등가 회로를 나타내는 도면이다.
도 3은 도 2의 제1-1 박막 트랜지스터를 나타내는 도면이다.
도 4는 도 2의 제2 박막 트랜지스터를 나타내는 도면이다.
도 5는 도 2의 제1-2 박막 트랜지스터를 나타내는 도면이다.
도 6 및 도 7은 본 명세서의 다른 실시예에 따른 정전기 방전 회로의 등가 회로를 블록 다이어그램으로 나타내는 도면이다.
도 8은 본 명세서의 다른 실시예에 따른 정전기 방전 회로의 등가회로를 블록 다이어그램으로 나타낸 도면이다.
도 9는 도 8의 등가회로의 제2 박막 트랜지스터를 나타내는 회로도이다.
도 10은 본 명세서의 다른 실시예에 따른 정전기 방전 회로의 등가회로를 블록 다이어그램으로 나타낸 도면이다.
도 11은 도 10의 등가회로의 제1-1 박막 트랜지스터를 나타내는 회로도이다.
도 12는 도 10의 등가회로의 제1-2 박막 트랜지스터를 나타내는 회로도이다.
도 13은 본 명세서의 다른 실시예에 따른 정전기 방전 회로의 등가회로를 블록 다이어그램으로 나타낸 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 일 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, ‘~후에’, ‘~에 이어서’, ‘~다음에’, ‘~전에’ 등으로 시간적 선후 관계가 설명되는 경우, ‘바로’ 또는 ‘직접’이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
“적어도 하나”의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, “제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나”의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면 및 예를 참조하여 본 명세서의 실시예에 따른 정전기 방전 회로를 구비하는 디스플레이 패널 및 이를 포함하는 디스플레이 장치가 설명된다.
도 1은 본 명세서의 실시예에 따른 디스플레이 장치의 일례의 구성을 나타내는 도면이다.
본 명세서의 실시예에 따른 디스플레이 장치(1)는 액정 표시장치(Liquid Crystal Display device: LCD), 유기 전계 발광 표시장치(Organic Light Emitting Display: OLED), 전기 영동 표시장치(Electrophoretic Display: EPD), 플라즈마 표시장치(Plasma Display Panel device: PDP), 전계 방출 표시장치(Field Emission Display device: FED), 전기 발광 표시장치(Electro luminescence Display device: ELD), 전기 습윤 표시장치(Electro-Wetting Display: EWD) 등 컬러 구현이 가능한 표시장치일 수 있다.
도 1을 참조하면, 본 명세서의 실시예에 따른 디스플레이 장치(1)는 표시 패널(100), 게이트 드라이버(200), 데이터 드라이버(300), 컨트롤러(400), 및 정전기 방전 회로(500)를 포함할 수 있다.
표시 패널(100)에는, 복수의 게이트 라인들(GL1 ~ GLm), 복수의 데이터 라인들(DL1 ~ DLn), 및 게이트 라인들(GL1 ~ GLm)과 데이터 라인들(DL1 ~ DLn)의 교차에 의해 정의되는 화소 영역마다 화소(P)가 배치되어 있다. 예를 들어, 화소들(Ps)이 배치되어 영상을 표시하는 영역을 표시 영역(display area: DA)(또는 활성 영역(active area: AA))이라 하고, 표시 영역(DA) 주변의 영역을 비표시 영역(non display area: NDA)(또는 비활성 영역(non active area: NAA)이라 할 수 있다. 복수의 게이트 라인들(GL1 ~ GLm) 및 복수의 데이터 라인들(DL1 ~ DLn)은 화소(P)를 구동하기 위한 화소 구동 라인들을 구성한다.
또한, 표시 패널(100)에는, 정전기 방전 라인(EDL)이 배치되며, 본 실시예에서는 정전기 방전 라인(EDL)으로는 접지와 연결되는 접지 라인, 공통 전압(Vcom)을 공급하는 공통 라인 등이 이용될 수 있으나, 이에 한정되는 것은 아니다.
예를 들어, 정전기 방전 라인(EDL)은 비표시 영역(NDA)에 배치될 수 있다. 실시예에 따라, 정전기 방전 라인(EDL)은 비표시 영역(NDA)의 가장자리를 따라 표시 영역(DA)을 둘러싸도록 배치될 수 있다.
게이트 드라이버(200)는 컨트롤러(400)로부터 전송되는 게이트 제어신호에 의해 제어되며, 1 프레임(frame) 동안 게이트 라인들(GL1 ~ GLm)로 스위칭 소자를 턴-온(turn-on)시킬 수 있는 게이트 온 신호(gate on signal: Gon)(또는 게이트 펄스(gate pusel: GP)를 순차적으로 출력한다. 여기서, 1 프레임이란 표시 패널(100)을 통해 하나의 이미지가 출력되는 기간을 말한다.
또한, 게이트 드라이버(200)는 1 프레임 중 게이트 온 신호가 공급되지 않는 나머지 기간 동안에는, 스위칭 소자를 턴-오프(turn-off)시킬 수 있는 게이트 오프 신호(gate off signal: Goff)를 게이트 라인들(GL1 ~ GLm)들로 출력한다. 게이트 온 신호(Gon)와 게이트 오프 신호(Goff)를 총칭하여 스캔 신호(scan signal: SS)라 한다.
게이트 드라이버(200)는 게이트 온 신호(또는 게이트 펄스)로서 게이트하이전압(VGH)를 출력하고, 게이트 오프 신호로서 게이트로우전압(VGL)을 출력할 수 있다.
본 실시예에서와 같이, 게이트 드라이버(200)는 게이트 인 패널(GIP) 구조로 이루어져, 표시 패널(100)의 비표시 영역(NDA)에 배치될 수 있다. 또한, 게이트 드라이버(200)는 표시 패널(100)의 일 측에만 배치될 수 있으며, 표시 패널(100)의 다 측에 배치될 수도 있다. 본 실시예에서는 2개의 게이트 드라이버, 즉 제1 및 제2 게이트 드라이버(210, 230)가 표시 패널(100)의 양 측에 각각 배치된 것이 예시된다.
본 실시예에서와 같이 제1 및 제2 게이트 드라이버(210, 230)가 구비되는 경우, 제1 및 제2 게이트 드라이버(210, 230)는 쉬프트 레지스터를 포함하는 복수의 스테이지로 이루어질 수 있다. 이러한 제1 및 제2 게이트 드라이버(210, 230)는 컨트롤러(400)로부터의 게이트 제어신호(GCS)에 응답하여 표시 패널(100)에 배치된 게이트 라인(GL1 ~ GLm)으로 게이트 온 신호인 게이트하이전압(VGH)을 교번하여 출력할 수 있다.
데이터 드라이버(300)는 컨트롤러(400)로부터 입력된 영상 데이터(RGB)를 아날로그 데이터 전압으로 변환한 후, 게이트 라인(GL)으로 게이트 온 신호(Gon)가 공급되는 1 수평기간마다 1 수평라인분의 데이터 전압(Vdata)을 각각 데이터 라인(DL)들로 공급하여, 각각의 화소(P)가 영상 데이터에 따른 밝기를 표현하도록 한다.
컨트롤러(400)는 외부 시스템(미도시)으로부터 공급되는 각종 타이밍 신호(ex, 수직 동기신호, 수평 동기신호, 클럭 신호 등)를 이용하여, 게이트 드라이버(200)와 데이터 드라이버(300)를 제어한다.
컨트롤러(400)는 예를 들어, 게이트 드라이버(200)를 제어하기 위한 게이트 제어신호(gate control signal: GCS)와, 데이터 드라이버(300)를 제어하기 위한 데이터 제어신호(data control signal, DCS)를 출력할 수 있다. 또한, 컨트롤러(400)는 외부 시스템으로부터 입력되는 영상데이터를 샘플링한 후 이를 재정렬하여 데이터 드라이버(300)로 출력할 수 있다.
정전기 방전 회로(500)는 정전기 발생 등에 의해 유입되는 과전압으로부터 표시 패널(100) 상의 구성들(ex, 드라이버, 화소, 라인 등)이 손상 또는 파괴되는 것을 방지하기 위해 배치된다. 예를 들어, 정전기 방전 회로(500)는 정전기 발생 시 정전기에 따른 과전압 전류를 정전기 방전 라인(EDL)으로 우회시킬 수 있다.
본 실시예에 따르면, 정전기 방전 회로(500)는 표시패널(100)을 구동시키는데 필요한 신호가 공급되는 신호 라인(SL)과, 정전기 방전 라인(EDL) 사이에 배치되어, 신호 라인에 발생된 정전기를 정전기 방전 라인(EDL)을 통해 방전시킨다.
예를 들어, 정전기 방전 회로(500)는 제1 정전기 방전 회로(510), 제2 정전기 방전 회로(530) 및 제3 정전기 방전 회로(550)를 포함할 수 있다.
제1 정전기 방전 회로(510)는 컨트롤러(400)로부터 출력되는 게이트 제어신호(GCS)를 게이트 드라이버(200)로 전달하기 위해 게이트 드라이버(200)와 컨트롤러(400)를 연결하는 게이트 제어라인(GCL)에 유입되는 과전압을 정전기 방전 라인(EDL)을 통해 방전시키기 위해 게이트 제어라인(GCL)과 정전기 방전 라인(EDL) 사이에 연결된다.
본 실시예에서는 게이트 드라이버(200)가 제1 및 제2 게이트 드라이버(210, 230)를 포함하므로, 제1 정전기 방전 회로(510)는 제1 게이트 제어라인(GCL1)과 정전기 방전 라인(EDL) 사이, 및 제2 게이트 제어라인(GCL2)과 정전기 방전 라인(EDL) 사이에 연결될 수 있다.
제2 정전기 방전 회로(530)는 데이터 라인들(DL1 ~ DLn)로 유입되는 과전압을 정전기 방전 라인(EDL)을 통해 방전시키기 위해 데이터 라인(DL)과 정전기 방전 라인(EDL) 사이에 연결될 수 있다.
예를 들어, 데이터 라인들(DL1 ~ DLn) 각각은 비표시 영역(NDA)에 배치되는 제1 영역과, 제1 영역으로부터 연장되어 표시 영역(DA)에 배치되는 제2 영역을 포함하고, 제2 정전기 방전 회로(530)는 데이터 라인들(DL1 ~ DLn) 각각의 제2 영역과 정전기 방전 라인(EDL) 사이에 연결될 수 있다.
제3 정전기 방전 회로(550)는 게이트 라인들(GL1 ~ GLm)로 유입되는 과전압을 정전기 방전 라인(EDL)을 통해 방전시키기 위해 게이트 라인(GL)과 정전기 방전 라인(EDL) 사이에 연결될 수 있다.
예를 들어, 게이트들(GL1 ~ GLm) 각각은 비표시 영역(NDA)에 배치되는 제1 영역과, 제1 영역으로부터 연장되어 표시 영역(DA)에 배치되는 제2 영역을 포함하고, 제3 정전기 방전 회로(550)는 게이트 라인들(GL1 ~ GLm) 각각의 제2 영역과 정전기 방전 라인(EDL) 사이에 연결될 수 있다.
본 실시예에 따른 정전기 방전 회로(500)는 복수의 더블 게이트 코플라나(double gate coplanar) 타입의 박막 트랜지스터(Thin Film Transistor: TFT)들로 구성될 수 있다. 본 명세서에 있어서 더블 게이트(double 게이트) 타입은 박막 트랜지스터에 2개의 게이트가 적용된 것을 의미한다.
도 2는 본 명세서의 일 실시예에 따른 정전기 방전 회로의 등가 회로를 나타내는 도면이다.
도 2를 참조하면, 정전기 방전 회로(500)는 신호 라인(SL)과 정전기 방전 라인(EDL) 사이에 배치되어, 신호 라인(SL)에 과전압이 유입되는 경우, 과전압에 따른 과전류를 정전기 방전 라인(EDL)으로 우회시킬 수 있다. 예를 들어, 신호 라인(SL)은 게이트 제어라인(GCL), 데이터 라인(DL) 및 게이트 라인(GL) 중 하나일 수 있고, 정전기 방전 라인(EDL)은 공통 라인, 접지 라인일 수 있다.
본 실시예에 따르면, 정전기 방전 회로(500)는 신호 라인(SL)과 정전기 방전 라인(EDL) 사이에 전류 패스(CP)(또는 방전 패스)를 포함한다. 예를 들어, 정전기 방전 회로(500)는 신호 라인(SL)과 정전기 방전 라인(EDL) 사이에 병렬로 연결되는 제1 전류 패스(CP1)와 제2 전류 패스(CP2)를 포함할 수 있다.
또한, 정전기 방전 회로(500)는 과전압이 유입되는 경우에 신호 라인(SL)과 정전기 방전 라인(EDL) 사이의 전류 패스를 형성하기 위해, 제1 전류 패스(CP1) 및 제2 전류 패스(CP2)에 연결되는 다수의 박막 트랜지스터들을 포함하며, 다수의 박막 트랜지스터 각각은 더블 게이트 코플라나(double gate coplanar) 타입의 박막 트랜지스터일 수 있다.
예를 들어, 정전기 방전 회로(500)는 제1 전류 패스(CP1)에 연결되는 복수의 제1 박막 트랜지스터(510)와, 제2 전류 패스(CP2)에 연결되는 적어도 하나의 제2 박막 트랜지스터(520)로 구성될 수 있다. 예를 들어, 복수의 제1 박막 트랜지스터(510)는 제1 정전기 방전 회를 구성하고, 적어도 하나의 제2 박막 트랜지스터(520)는 제2 정전기 방전 회로를 구성할 수 있다.
도 2에서는 정전기 방전 회로(500)가 2개의 제1 박막 트랜지스터(510_1, 510_2)와 1개의 제2 박막 트랜지스터(520_1)를 포함하는 것이 예시되며, 제1 및 제2 박막 트랜지스터(510, 520)의 개수가 이에 한정되는 것은 아니다.
제1 박막 트랜지스터(510)는 제1 전류 패스(CP1)에 직렬로 연결되고, 제2 전류 패스(CP2)에 연결된 제1 게이트 전극과 제1 전류 패스(CP1)에 연결된 제2 게이트 전극을 갖는다.
제2 박막 트랜지스터(520)는 제2 전류 패스(CP2)에 직렬로 연결되고, 제1 전류 패스(CP1)에 연결된 제1 게이트 전극과 제2 전류 패스(CP2)에 연결된 제2 게이트 전극을 갖는다.
제1-1 박막 트랜지스터(510_1)는 신호 라인(SL)에 유입되는 양(+)의 과전압에 의해 턴-온되고, 제2 박막 트랜지스터(520)는 제1-1 박막 트랜지스터(510_1)의 턴-온에 응답하여 턴-온되고, 제1-2 박막 트랜지스터(510_2)는 제2 박막 트랜지스터(520)의 턴-온에 응답하여 턴-온된다.
이와 같이, 신호 라인(SL)에 양(+)의 과전압이 유입되면, 제1-1 박막 트랜지스터(510_1), 제2 박막 트랜지스터(520), 및 제1-2 박막 트랜지스터(510_2)가 순차적으로 턴-온된다. 이에 따라, 신호 라인(SL)에 유입된 양(+)의 과전압에 의해 발생하는 과전류가 제1 및 제2 전류 패스(CP1, CP2)를 통해 정전기 방전 라인(EDL)으로 우회됨에 따라 양(+)의 과전압을 방전시킬 수 있다.
한편, 신호 라인(SL)에 음(-)의 과전압이 유입되면, 정전기 방전 라인(EDL)의 전압이 상대적으로 높아지게 되므로, 제1-2 박막 트랜지스터(510_2), 제2 박막 트랜지스터(520), 및 제1-1 박막 트랜지스터(510_1)가 순차적으로 턴-온된다. 이에 따라, 신호 라인(SL)에 유입된 음(-)의 과전압에 의해 발생하는 과전류가 제1 및 제2 전류 패스(CP1, CP2)를 통해 정전기 방전 라인(EDL)으로 우회됨에 따라 음(-)의 과전압을 방전시킬 수 있다.
따라서, 본 명세서의 실시예에 따른 정전기 방전 회로(500)는 양방향 동작이 가능하며, 신호 라인(SL)에 유입되는 양(+)의 과전압 및 음(-)의 과전압을 방전시킬 수 있다.
본 실시예에 따른 제1 및 제2 박막 트랜지스터(510, 520)는 직렬 연결되는 2개의(또는 한쌍의) 서브 박막 트랜지스터를 포함하는 단위 박막 트랜지스터(511, 521)를 적어도 하나 이상 포함할 수 있다. 본 실시예에 따른 서브 박막 트랜지스터는 더블 게이트 코플라나(double gate coplanar) 타입의 박막 트랜지스터이다.
실시예에 따라, 제1 단위 박막 트랜지스터(511)와 제2 단위 박막 트랜지스터(521)는 동일한 구조로 이루어질 수 있고, 다른 구조로 이루어질 수도 있다.
도 2에서는 제1 박막 트랜지스터(510)가 하나의 제1 단위 박막 트랜지스터(511)로 구성되고, 제2 박막 트랜지스터(520)가 하나의 제2 단위 박막 트랜지스터(521)로 구성되는 것이 예시되며, 이에 한정되는 것은 아니다.
실시예에 따라, 제1 박막 트랜지스터(510)는 다수의 제1 단위 박막 트랜지스터(511)가 직렬로 연결된 구조로 이루어질 수 있다. 실시예에 따라, 제2 박막 트랜지스터(520)는 다수의 제2 단위 박막 트랜지스터(521)가 직렬로 연결된 구조로 이루어질 수 있다.
본 실시예에 따르면, 신호 라인(SL)을 기준으로 제1 전류 패스(CP1) 상에 첫번째 단에 배치되는 제1 박막 트랜지스터(510_1)(이하, 제1-1 박막 트랜지스터)의 제1 소스/드레인 전극(SD1)은 신호 라인(SL)에 연결되고, 제1-1 박막 트랜지스터(510_1)의 제2 소스/드레인 전극(SD2)는 다음 단(또는 두번째 단)에 배치되는 제2 박막 트랜지스터(510)(이하, 제1-2 박막 트랜지스터(510_2))의 제1 소스/드레인 전극(SD5), 및 제2 박막 트랜지스터(520)의 게이트 전극(G2)에 연결되고, 제1-1 박막 트랜지스터(510_1)의 게이트 전극(G1)은 신호 라인(SL)에 연결된다.
신호 라인(SL)을 기준으로 제2 전류 패스(CP2)에 연결되는 제2 박막 트랜지스터(520)의 제1 소스/드레인 전극(SD3)은 신호 라인(SL)에 연결되고, 제2 박막 트랜지스터(520)의 제2 소스/드레인 전극(SD4)은 정전기 방전 라인(EDL)에 연결되고, 제2 박막 트랜지스터(520)의 게이트 전극(G2)은 제1-1 박막 트랜지스터(510_1)의 제2 소스/드레인 전극(SD2)에 연결된다. 또한, 제2 박막 트랜지스터(520)의 제1 소스/드레인 전극(SD3)은 제1-1 박막 트랜지스터(510_1)의 게이트 전극(G1)에 연결되고, 제2 박막 트랜지스터(520)의 제2 소스/드레인 전극(SD4)은 제1-2 박막 트랜지스터(510_2)의 게이트 전극(G3)에 연결된다.
신호 라인(SL)을 기준으로 제1 전류 패스(CP1) 상에 두번째 단(또는 마지막 단)에 배치되는 제1 박막 트랜지스터(510_2)(이하, 제1-2 박막 트랜지스터)의 제1 소스/드레인 전극(SD5)은 제1-1 박막 트랜지스터(510_1)의 제2 소스/드레인 전극(SD2)에 연결되고, 제1-2 박막 트랜지스터(510_2)의 제2 소스/드레인 전극(SD6)은 정전기 방전 라인(EDL)에 연결되고, 제1-2 박막 트랜지스터(510_2)의 게이트 전극(G3)은 제2 박막 트랜지스터(520)의 제2 소스/드레인 전극(SD4)에 연결된다. 또한, 제1-2 박막 트랜지스터(510_2)의 게이트 전극(G3)은 정전기 방전 라인(EDL)에 연결된다.
제1-1 박막 트랜지스터(510_1)의 게이트 전극(G1), 제2 박막 트랜지스터(520)의 게이트 전극(G2), 및 제1-2 박막 트랜지스터(510_2)의 게이트 전극(G3)은 제1 게이트 전극이라고 표현될 수 있다.
이와 같이, 제1-1 박막 트랜지스터(510_1)의 제1 소스/드레인 전극(SD1) 및 게이트 전극(G1)은 신호 라인(SL)에 공통 연결되고, 제2 박막 트랜지스터(520)의 제1 소스/드레인 전극(SD3)은 신호 라인(SL)에 연결되고, 제2 박막 트랜지스터(520)의 게이트 전극(G2)은 제1-1 박막 트랜지스터(510_1)의 제2 소스/드레인 전극(SD2)에 연결되고, 제1-2 박막 트랜지스터(510_2)의 제1 소스/드레인 전극(SD5)은 제1-1 박막 트랜지스터(510_1)의 제2 소스/드레인 전극(SD2)에 연결되고, 제1-2 박막 트랜지스터(510_2)의 제2 소스/드레인 전극(SD6) 및 게이트 전극(G3)은 정전기 방전 라인(EDL)에 공통 연결된다.
따라서, 신호 라인(SL)에 과전압이 유입되면, 제1-1 박막 트랜지스터(510_1), 제2 박막 트랜지스터(520), 및 제1-2 박막 트랜지스터(510_2)가 순차적으로 턴-온된다. 이에 따라 신호 라인(SL)에 유입된 과전압에 의해 발생하는 과전류가 제1 및 제2 전류 패스(CP1, CP2) 통해 정전기 방전 라인(EDL)으로 우회됨에 따라 과전압을 방전시킬 수 있다.
본 실시예에 따르면, 제1 및 제2 박막 트랜지스터(510, 520)는 직렬 연결된 2개의(또는 한쌍의) 서브 박막 트랜지스터를 포함하는 단위 박막 트랜지스터를 적어도 하나 이상 포함할 수 있다.
예를 들어, 제1 박막 트랜지스터(510)는 직렬 연결되는 2개의(또는 한쌍의) 서브 박막 트랜지스터(T1, T2)를 포함하는 제1 단위 박막 트랜지스터(511)를 포함하고, 제2 박막 트랜지스터(520)는 직렬 연결되는 2개의(또는 한쌍의) 서브 박막 트랜지스터(T3, T4)를 포함하는 제2 단위 박막 트랜지스터(521)를 포함할 수 있다.
실시예에 따라, 제1 박막 트랜지스터(510)는 하나 또는 다수의 제1 단위 박막 트랜지스터(511)를 포함하고, 제2 박막 트랜지스터(520)는 하나 또는 다수의 제2 단위 박막 트랜지스터(521)를 포함할 수 있다. 다수의 제1 단위 박막 트랜지스터(511)는 직렬 연결되고, 다수의 제2 단위 박막 트랜지스터(521)는 직렬 연결된다.
도 3은 도 2의 제1-1 박막 트랜지스터를 나타내는 도면이다.
도 2 및 도 3을 참조하면, 제1-1 박막 트랜지스터(510_1)는 적어도 하나 이상의 제1 단위 박막 트랜지스터(511_1)를 포함하며, 제1 단위 박막 트랜지스터(511_1)는 직렬 연결되는 2개의 더블 게이트 코플라나 타입의 서브 박막 트랜지스터(T1, T2)로 구성될 수 있다. 제1 서브 박막 트랜지스터(T1)는 신호 라인(SL) 측에 배치되고, 제2 서브 박막 트랜지스터(T2)는 정전기 방전 라인(EDL) 측에 배치된다.
제1 서브 박막 트랜지스터(T1)의 제1 소스/드레인(SD1_1)은 신호 라인(SL)에 연결되고, 제1 서브 박막 트랜지스터(T1)의 제2 소스/드레인(SD1_2)은 제2 서브 박막 트랜지스터(T2)의 제1 소스/드레인(SD2_1)과 연결되고, 제1 서브 박막 트랜지스터(T1)의 제1 게이트 전극(G1_1)은 제2 전류 패스(CL2)에 연결되고, 제1 서브 박막 트랜지스터(T1)의 제2 게이트 전극(G1_2)은 제1 서브 박막 트랜지스터(T1)의 제1 소스/드레인(SD1_1)에 연결된다.
제2 서브 박막 트랜지스터(T2)의 제1 소스/드레인(SD2_1)은 제1 서브 박막 트랜지스터(T1)의 제2 소스/드레인(SD1_2)에 연결되고, 제2 서브 박막 트랜지스터(T2)의 제2 소스/드레인(SD2_2)은 제1-2 박막 트랜지스터(510_2)의 제1 소스/드레인 전극(SD5) 및 제2 박막 트랜지스터(520)의 게이트 전극(G2)에 연결되고, 제2 서브 박막 트랜지스터(T2)의 제1 게이트 전극(G2_1)은 제2 전류 패스(CP2)에 연결되고, 제2 서브 박막 트랜지스터(T2)의 제2 게이트 전극(G2_2)은 제2 서브 박막 트랜지스터(T2)의 제2 소스/드레인(SD2_2)에 연결된다.
제1 서브 박막 트랜지스터(T1)의 제2 게이트 전극(G1_2), 및 제2 서브 박막 트랜지스터(T2)의 제2 게이트 전극(G2_2)는 제1-1 박막 트랜지스터(510)의 제2 게이트 전극을 구성할 수 있다.
실시예에 따라, 제1 게이트 전극은 상부 게이트 전극 또는 탑 게이트 전극이라고 표현될 수 있고, 제2 게이트 전극은 하부 게이트 전극 또는 바텀 게이트 전극이라고 표현될 수 있다. 실시예에 따라, 제2 게이트 전극은 라이트 쉴드(light shield)로 구성될 수 있다. 실시예에 따라, 제1 서브 박막 트랜지스터(T1)의 제1 소스/드레인(SD1_1), 채널부(C1) 및 제2 소스/드레인(SD1_2)과, 제2 서브 박막 트랜지스터(T2)의 제1 소스/드레인(SD2_1), 채널부(C1) 및 제2 소스/드레인(SD2_2)은 동일한 층에 형성될 수 있다. 예를 들어, 제1 서브 박막 트랜지스터(T1)의 제1 소스/드레인(SD1_1), 채널부(C1) 및 제2 소스/드레인(SD1_2)과, 제2 서브 박막 트랜지스터(T2)의 제1 소스/드레인(SD2_1), 채널부(C1) 및 제2 소스/드레인(SD2_2)은 하나의 반도체 층을 구성할 수 있다.
실시예에 따라, 제1 서브 박막 트랜지스터(T1)의 제2 소스/드레인(SD1_2)과 제2 서브 박막 트랜지스터(T2)의 제1 소스/드레인(SD2_1)은 하나의 구성일 수 있다. 예를 들어, 제1 서브 박막 트랜지스터(T1)의 채널부(C1)와 제2 서브 박막 트랜지스터(T1)의 채널부(C2) 사이의 영역은 제1 서브 박막 트랜지스터(T1)의 제2 소스/드레인(SD1_2) 및 제2 서브 박막 트랜지스터(T2)의 제1 소스/드레인(SD2_1)의 역할을 할 수 있다.
실시예에 따라, 제1 서브 박막 트랜지스터(T1)의 제1 소스/드레인(SD1_1)은 제1-1 박막 트랜지스터(510_1)의 제1 소스/드레인 전극(SD1)을 구성할 수 있고, 제2 서브 박막 트랜지스터(T2)의 제2 소스/드레인(SD2_2)는 제1-1 박막 트랜지스터(510_1)의 제2 소스/드레인 전극(SD2)을 구성할 수 있다. 실시예에 따라, 제1 서브 박막 트랜지스터(T1)의 제1 소스/드레인(SD1_1)은 제1-1 박막 트랜지스터(510_1)의 제1 소스/드레인 전극(SD1)의 역할을 할 수 있고, 제2 서브 박막 트랜지스터(T2)의 제2 소스/드레인(SD2_2)는 제1-1 박막 트랜지스터(510_1)의 제2 소스/드레인 전극(SD2)의 역할을 할 수 있다. 실시예에 따라, 제1 서브 박막 트랜지스터(T1)의 제1 게이트 전극(G1_1), 및 제2 서브 박막 트랜지스터(T2)의 제1 게이트 전극(G2_1)은 제1-1 박막 트랜지스터(510_1)의 게이트 전극(G1)을 구성하거나, 게이트 전극(G1)의 역할을 할 수 있다.
본 실시예에 따르면, 제1 서브 박막 트랜지스터(T1)의 제2 게이트 전극(G1_2)은 제1 서브 박막 트랜지스터(T1)의 제1 소스/드레인(SD1_1)에 연결되고, 제2 서브 박막 트랜지스터(T2)의 제2 게이트 전극(G2_2)은 제2 서브 박막 트랜지스터(T2)의 제2 소스/드레인(SD2_2)에 연결된다.
따라서, 제1-1 박막 트랜지스터(511_1)가 턴-온되면, 제1 서브 박막 트랜지스터(T1)의 제2 게이트 전극(G1_2)에는 제1 소스/드레인 전극(SD1)의 전압이 인가되고, 제2 서브 박막 트랜지스터(T2)의 제2 게이트 전극(G2_2)에는 제2 소스/드레인 전극(SD2)의 전압이 인가된다.
제1 서브 박막 트랜지스터(T1)의 제2 게이트 전극(G1_2)은 드레인 전극이 되는 제1 소스/드레인 전극(SD1)과 연결되기 때문에 제1 서브 박막 트랜지스터(T1)는 더블 게이트(double gate) 트랜지스터로 동작하고, 제2 서브 박막 트랜지스터(T2)의 제2 게이트 전극(G2_2)은 소스 전극이 되는 제2 소스/드레인 전극(SD2)과 연결되기 때문에 제2 서브 박막 트랜지스터(T2)는 싱글 게이트(single gate) 트랜지스터로 동작한다.
제1 서브 박막 트랜지스터(T1)와 제2 서브 박막 트랜지스터(T2)는 직렬 연결되어 있기 때문에, 제1-1 박막 트랜지스터(150_1)를 통해 출력되는 전류는 제2 서브 박막 트랜지스터(T2)의 특성에 의해 결정된다. 제2 서브 박막 트랜지스터(T2)가 싱글 게이트 트랜지스터로 동작하기 때문에, 제1-1 박막 트랜지스터(150_1)의 출력 전류는 제2 서브 박막 트랜지스터(T2)의 전류값으로 제한되며, 이에 따라 누설전류를 줄일 수 있다.
도 4는 도 2의 제2 박막 트랜지스터를 나타내는 도면이다.
도 2 및 도 4를 참조하면, 제2 박막 트랜지스터(520)는 적어도 하나 이상의 제2 단위 박막 트랜지스터(521)를 포함하며, 제2 단위 박막 트랜지스터(521)는 직렬 연결되는 2개의 더블 게이트 코플라나 타입의 서브 박막 트랜지스터(T3, T4)로 구성될 수 있다. 제3 서브 박막 트랜지스터(T3)는 신호 라인(SL) 측에 배치되고, 제4 서브 박막 트랜지스터(T4)는 정전기 방전 라인(EDL) 측에 배치된다.
제3 서브 박막 트랜지스터(T3)의 제1 소스/드레인(SD3_1)은 신호 라인(SL)에 연결되고, 제3 서브 박막 트랜지스터(T3)의 제2 소스/드레인(SD3_2)은 제4 서브 박막 트랜지스터(T4)의 제1 소스/드레인(SD4_1)에 연결되고, 제3 서브 박막 트랜지스터(T3)의 제1 게이트 전극(G3_1)은 제1-1 박막 트랜지스터(510_1)와 제1-2 박막 트랜지스터(510_2) 사이에 연결되고, 제3 서브 박막 트랜지스터(T3)의 제2 게이트 전극(G3_2)은 제3 서브 박막 트랜지스터(T3)의 제1 소스/드레인(SD3_1)에 연결된다.
제4 서브 박막 트랜지스터(T4)의 제1 소스/드레인(SD4_1)은 제3 서브 박막 트랜지스터(T3)의 제2 소스/드레인(SD3_2)에 연결되고, 제4 서브 박막 트랜지스터(T4)의 제2 소스/드레인(SD4_2)은 제1-2 박막 트랜지스터(510_2)의 게이트 전극(G3) 및 정전기 방전 라인(EDL)에 연결되고, 제4 서브 박막 트랜지스터(T4)의 제1 게이트 전극(G4_1)은 제1-1 박막 트랜지스터(510_1)와 제1-2 박막 트랜지스터(510_2) 사이에 연결되고, 제4 서브 박막 트랜지스터(T4)의 제2 게이트 전극(G4_2)은 제4 서브 박막 트랜지스터(T4)의 제2 소스/드레인(SD4_2)에 연결된다.
제3 서브 박막 트랜지스터(T3)의 제2 게이트 전극(G3_2), 및 제4 서브 박막 트랜지스터(T4)의 제2 게이트 전극(G4_2)은 제2 박막 트랜지스터(520)의 제2 게이트 전극을 구성할 수 있다.
실시예에 따라, 제1 게이트 전극은 상부 게이트 전극 또는 탑 게이트 전극이라고 표현될 수 있고, 제2 게이트 전극은 하부 게이트 전극 또는 바텀 게이트 전극이라고 표현될 수 있다. 실시예에 따라, 제2 게이트 전극은 라이트 쉴드(light shield)로 구성될 수 있다. 실시예에 따라, 제3 서브 박막 트랜지스터(T3)의 제1 소스/드레인(SD3_1), 채널부(C3) 및 제2 소스/드레인(SD3_2)과, 제4 서브 박막 트랜지스터(T4)의 제1 소스/드레인(SD4_1), 채널부(C4) 및 제2 소스/드레인(SD4_2)은 동일한 층에 형성될 수 있다. 예를 들어, 제3 서브 박막 트랜지스터(T3)의 제1 소스/드레인(SD3_1), 채널부(C3) 및 제2 소스/드레인(SD3_2)과, 제4 서브 박막 트랜지스터(T4)의 제1 소스/드레인(SD4_1), 채널부(C4) 및 제2 소스/드레인(SD4_2)은 하나의 반도체층을 구성할 수 있다.
실시예에 따라, 제3 서브 박막 트랜지스터(T3)의 제2 소스/드레인(SD3_2)과 제4 서브 박막 트랜지스터(T4)의 제1 소스/드레인(SD4_1)은 하나의 구성일 수 있다. 예를 들어, 제3 서브 박막 트랜지스터(T3)의 채널부(C3)와 제4 서브 박막 트랜지스터(T4)의 채널부(C4) 사이의 영역은 제3 서브 박막 트랜지스터(T3)의 제2 소스/드레인(SD3_2) 및 제4 서브 박막 트랜지스터(T4)의 제1 소스/드레인(SD4_1)의 역할을 할 수 있다.
실시예에 따라, 제3 서브 박막 트랜지스터(T3)의 제1 소스/드레인(SD3_1)은 제2 박막 트랜지스터(520)의 제1 소스/드레인 전극(SD3)을 구성할 수 있고, 제4 서브 박막 트랜지스터(T4)의 제2 소스/드레인(SD4_2)는 제2 박막 트랜지스터(520)의 제2 소스/드레인 전극(SD3)을 구성할 수 있다. 실시예에 따라, 제3 서브 박막 트랜지스터(T3)의 제1 소스/드레인(SD3_1)은 제2 박막 트랜지스터(520)의 제1 소스/드레인 전극(SD3)의 역할을 할 수 있고, 제4 서브 박막 트랜지스터(T4)의 제2 소스/드레인(SD4_2)는 제2 박막 트랜지스터(520)의 제2 소스/드레인 전극(SD4)의 역할을 할 수 있다. 실시예에 따라, 제3 서브 박막 트랜지스터(T3)의 제1 게이트 전극(G3_1), 및 제4 서브 박막 트랜지스터(T4)의 제1 게이트 전극(G4_1)은 제2 박막 트랜지스터(520)의 게이트 전극(G2)을 구성하거나, 게이트 전극(G2)의 역할을 할수 있다.
본 실시예에 따르면, 제3 서브 박막 트랜지스터(T3)의 제2 게이트 전극(G3_2)은 제3 서브 박막 트랜지스터(T3)의 제1 소스/드레인(SD3_1)에 연결되고, 제4 서브 박막 트랜지스터(T4)의 제2 게이트 전극(G4_2)은 제4 서브 박막 트랜지스터(T4)의 제2 소스/드레인(SD4_2)에 연결된다.
따라서, 제2 박막 트랜지스터(520)가 턴-온되면, 제3 서브 박막 트랜지스터(T3)의 제2 게이트 전극(G3_2)에는 제1 소스/드레인 전극(SD3)의 전압이 인가되고, 제4 서브 박막 트랜지스터(T4)의 제2 게이트 전극(G4_2)에는 제2 소스/드레인 전극(SD2)의 전압이 인가된다.
제3 서브 박막 트랜지스터(T3)의 제2 게이트 전극(G3_2)은 드레인 전극이 되는 제1 소스/드레인 전극(SD3)과 연결되기 때문에 제3 서브 박막 트랜지스터(T3)는 더블 게이트(double gate) 트랜지스터로 동작하고, 제4 서브 박막 트랜지스터(T4)의 제2 게이트 전극(G4_2)은 소스 전극이 되는 제2 소스/드레인 전극(SD4)과 연결되기 때문에 제4 서브 박막 트랜지스터(T4)는 싱글 게이트(single gate) 트랜지스터로 동작한다.
제3 서브 박막 트랜지스터(T3)와 제4 서브 박막 트랜지스터(T4)는 직렬 연결되어 있기 때문에, 제2 박막 트랜지스터(520)를 통해 출력되는 전류는 제4 서브 박막 트랜지스터(T4)의 특성에 의해 결정된다. 제4 서브 박막 트랜지스터(T4)가 싱글 게이트 트랜지스터로 동작하기 때문에, 제2 박막 트랜지스터(520)의 출력 전류는 제4 서브 박막 트랜지스터(T4)의 전류값으로 제한되며, 이에 따라 누설전류를 줄일 수 있다.
도 5는 도 2의 제1-2 박막 트랜지스터를 나타내는 도면이다.
도 2 및 도 5를 참조하면, 제1-2 박막 트랜지스터(510_2)는 적어도 하나 이상의 제1 단위 박막 트랜지스터(511_2)를 포함하며, 제1 단위 박막 트랜지스터(511_2)는 직렬 연결되는 2개의 더블 게이트 코플라나 타입의 서브 박막 트랜지스터(T1, T2)로 구성될 수 있다.
제1-2 박막 트랜지스터(510_2)의 제1 단위 박막 트랜지스터(511_2)는 제1-1 박막 트랜지스터(510_1)의 제1 단위 박막 트랜지스터(511_1)와 동일한 구조로 이루어지고, 제1-1 박막 트랜지스터(510_1)의 제1 단위 박막 트랜지스터(511_1)에 부여된 도면부호는 제1-2 박막 트랜지스터(510_2)의 제1 단위 박막 트랜지스터(511_2)에 동일하게 부여될 수 있다.
이에, 제1-2 박막 트랜지스터(510_2)의 제1 단위 박막 트랜지스터(511_2)는 제1 및 제2 서브 박막 트랜지스터(T1, T2)를 포함하는 것으로 설명될 수 있으나, 설명 편의를 위해, 제1-2 박막 트랜지스터(510_2)의 제1 단위 박막 트랜지스터(511_2)가 제5 및 제6 서브 박막 트랜지스터(T5, T6)를 포함하는 것으로 설명한다. 제5 서브 박막 트랜지스터(T5)는 신호 라인(SL) 측에 배치되고, 제6 서브 박막 트랜지스터(T6)는 정전기 방전 라인(EDL) 측에 배치된다.
제5 서브 박막 트랜지스터(T5)의 제1 소스/드레인(SD5_1)은 제1-1 박막 트랜지스터(510_1)의 제2 소스/드레인 전극(SD2) 및 제2 박막 트랜지스터(520)의 게이트 전극(G2)에 연결되고, 제5 서브 박막 트랜지스터(T5)의 제2 소스/드레인(SD5_2)은 제6 서브 박막 트랜지스터(T6)의 제1 소스/드레인(SD6_1)에 연결되고, 제5 서브 박막 트랜지스터(T5)의 제1 게이트 전극(G5_1)은 제2 박막 트랜지스터(520)의 제2 소스/드레인 전극(SD4) 및 정전기 방전 라인(EDL)에 연결되고, 제5 서브 박막 트랜지스터(T5)의 제2 게이트 전극(G5_2)은 제5 서브 박막 트랜지스터(T5)의 제1 소스/드레인(SD5_1)에 연결된다.
제6 서브 박막 트랜지스터(T6)의 제1 소스/드레인(SD6_1)은 제5 서브 박막 트랜지스터(T5)의 제2 소스/드레인(SD5_2)에 연결되고, 제6 서브 박막 트랜지스터(T6)의 제2 소스/드레인(SD6_2)은 정전기 방전 라인(EDL)에 연결되고, 제6 서브 박막 트랜지스터(T6)의 제1 게이트 전극(G6_1)은 제2 박막 트랜지스터(520)의 제2 소스/드레인 전극(SD4) 및 정전기 방전 라인(EDL)에 연결되고, 제6 서브 박막 트랜지스터(T6)의 제2 게이트 전극(G6_2)은 제6 서브 박막 트랜지스터(T6)의 제2 소스/드레인(SD6_2)에 연결된다.
제5 서브 박막 트랜지스터(T5)의 제2 게이트 전극(G5_2), 및 제6 서브 박막 트랜지스터(T6)의 제2 게이트 전극(G6_2)은 제1-2 박막 트랜지스터(510_2)의 제2 게이트 전극을 구성할 수 있다.
실시예에 따라, 제1 게이트 전극은 상부 게이트 전극 또는 탑 게이트 전극이라고 표현될 수 있고, 제2 게이트 전극은 하부 게이트 전극 또는 바텀 게이트 전극이라고 표현될 수 있다. 실시예에 따라, 제2 게이트 전극은 라이트 쉴드(light shield)로 구성될 수 있다. 실시예에 따라, 제5 서브 박막 트랜지스터(T5)의 제1 소스/드레인(SD5_1), 채널부(C5) 및 제2 소스/드레인(SD5_2)과, 제6 서브 박막 트랜지스터(T6)의 제1 소스/드레인(SD6_1), 채널부(C6) 및 제2 소스/드레인(SD6_2)은 동일한 층에 형성될 수 있다. 예를 들어, 제5 서브 박막 트랜지스터(T5)의 제1 소스/드레인(SD5_1), 채널부(C5) 및 제2 소스/드레인(SD5_2)과, 제4 서브 박막 트랜지스터(T6)의 제1 소스/드레인(SD6_1), 채널부(C6) 및 제2 소스/드레인(SD6_2)은 하나의 반도체층을 구성할 수 있다.
실시예에 따라, 제5 서브 박막 트랜지스터(T5)의 제2 소스/드레인(SD5_2)과 제6 서브 박막 트랜지스터(T6)의 제1 소스/드레인(SD6_1)은 하나의 구성일 수 있다. 예를 들어, 제5 서브 박막 트랜지스터(T5)의 채널부(C5)와 제6 서브 박막 트랜지스터(T6)의 채널부(C6) 사이의 영역은 제5 서브 박막 트랜지스터(T5)의 제2 소스/드레인(SD5_2) 및 제6 서브 박막 트랜지스터(T6)의 제1 소스/드레인(SD6_1)의 역할을 할 수 있다.
실시예에 따라, 제5 서브 박막 트랜지스터(T5)의 제1 소스/드레인(SD5_1)은 제1-2 박막 트랜지스터(510_2)의 제1 소스/드레인 전극(SD5)을 구성할 수 있고, 제6 서브 박막 트랜지스터(T6)의 제2 소스/드레인(SD6_2)는 제1-2 박막 트랜지스터(510_2)의 제2 소스/드레인 전극(SD6)을 구성할 수 있다. 실시예에 따라, 제5 서브 박막 트랜지스터(T5)의 제1 소스/드레인(SD5_1)은 제1-2 박막 트랜지스터(510_1)의 제1 소스/드레인 전극(SD5)의 역할을 할 수 있고, 제6 서브 박막 트랜지스터(T6)의 제2 소스/드레인(SD6_2)은 제1-2 박막 트랜지스터(510_2)의 제2 소스/드레인 전극(SD6)의 역할을 할 수 있다. 실시예에 따라, 제5 서브 박막 트랜지스터(T5)의 제1 게이트 전극(G5_1), 및 제6 서브 박막 트랜지스터(T6)의 제1 게이트 전극(G6_1)은 제1-2 박막 트랜지스터(510_1)의 게이트 전극(G3)을 구성하거나, 게이트 전극(G3)의 역할을 할수 있다.
본 실시예에 따르면, 제5 서브 박막 트랜지스터(T5)의 제2 게이트 전극(G5_2)은 제5 서브 박막 트랜지스터(T5)의 제1 소스/드레인(SD5_1)에 연결되고, 제6 서브 박막 트랜지스터(T6)의 제2 게이트 전극(G6_2)은 제6 서브 박막 트랜지스터(T6)의 제2 소스/드레인(SD6_2)에 연결된다.
따라서, 제1-2 박막 트랜지스터(510_2)가 턴-온되면, 제5 서브 박막 트랜지스터(T5)의 제2 게이트 전극(G5_2)에는 제1 소스/드레인 전극(SD5)의 전압이 인가되고, 제6 서브 박막 트랜지스터(T6)의 제2 게이트 전극(G6_2)에는 제2 소스 드레인 전극(SD6)의 전압이 인가된다.
제5 서브 박막 트랜지스터(T5)의 제2 게이트 전극(G5_2)은 드레인 전극이 되는 제1 소스/드레인 전극(SD5)과 연결되기 때문에 제5 서브 박막 트랜지스터(T5)는 더블 게이트(double gate) 트랜지스터로 동작하고, 제6 서브 박막 트랜지스터(T6)의 제2 게이트 전극(G6_2)은 소스 전극이 되는 제2 소스/드레인 전극(SD6)과 연결되기 때문에 제6 서브 박막 트랜지스터(T6)는 싱글 게이트(single gate) 트랜지스터로 동작한다.
제5 서브 박막 트랜지스터(T5)와 제6 서브 박막 트랜지스터(T6)는 직렬 연결되어 있기 때문에, 제1-2 박막 트랜지스터(510_2)를 통해 출력되는 전류는 제6 서브 박막 트랜지스터(T6)의 특성에 의해 결정된다. 제6 서브 박막 트랜지스터(T6)가 싱글 게이트 트랜지스터로 동작하기 때문에, 제1-2 박막 트랜지스터(510_2)의 출력 전류는 제6 서브 박막 트랜지스터(T6)의 전류값으로 제한되며, 이에 따라 누설전류를 줄일 수 있다.
도 2 내지 도 5를 참조하여 설명된 정전기 방전 회로(500)는 2개의 제1 박막 트랜지스터(510)와 1개의 제2 박막 트랜지스터(520)로 구성되고, 각 박막 트랜지스터가 하나의 단위 박막 트랜지스터(511, 521)로 구성된다. 하지만, 정전기 방전 회로(500)의 구조가 이에 한정되는 것은 아니다.
도 6 및 도 7은 본 명세서의 다른 실시예에 따른 정전기 방전 회로의 등가 회로를 블록 다이어그램으로 나타내는 도면이다.
도 6 및 도 7의 정전기 방전 회로(500)는 도 2의 정전기 방전 회로(500)의 제1 및 제2 박막 트랜지스터(510, 520)의 개수를 확장하여 구현된 것이다. 도 6 및 도 7의 정전기 방전 회로(500)의 제1 및 제2 박막 트랜지스터의 구조는 도 2 내지 도 5에서 살펴본 제1 및 제2 박막 트랜지스터와 동일하므로, 중복되는 설명은 생략되거나 간략히 기술된다.
도 6을 참조하면, 정전기 방전 회로(500)는 5개의 박막 트랜지스터로 구성될 수 있으며, 3개의 제1 박막 트랜지스터(510_1, 510_2, 510_3), 및 2개의 제2 박막 트랜지스터(520_1, 520_2)를 포함할 수 있다.
제1 박막 트랜지스터(510_1, 510_2, 510_3) 각각은 적어도 하나 이상의 제1 단위 박막 트랜지스터(511_1, 511_2, 511_3)를 포함하고, 제2 박막 트랜지스터(520_1, 520_2) 각각은 적어도 하나 이상의 제2 단위 박막 트랜지스터(521_1, 521_2)를 포함할 수 있다.
3개의 제1 박막 트랜지스터(510_1, 510_2, 510_3)는 제1 전류 패스(CP1)에 직렬로 연결되고, 2개의 제2 박막 트랜지스터(520_1, 520_2)는 제2 전류 패스(CP2)에 직렬로 연결된다.
제2 박막 트랜지스터(520_1, 520_2) 각각은 제1 박막 트랜지스터(510_1, 510_2, 510_3) 사이에 배치된다. 예를 들어, 제2-1 박막 트랜지스터(520_1)는 제1-1 박막 트랜지스터(510_1)와 제1-2 박막 트랜지스터(510_2) 사이에 배치되고, 제2-2 박막 트랜지스터(520_2)는 제1-2 박막 트랜지스터(510_2)와 제1-3 박막 트랜지스터(510_3) 사이에 배치될 수 있다.
제1 박막 트랜지스터(510_1, 510_2, 510_3) 각각의 게이트 전극(또는 제1 게이트 전극)은 제2 전류 패스(CP2)에 연결되고, 제2 박막 트랜지스터(520_1, 520_2) 각각의 게이트 전극(또는 제1 게이트 전극)은 제1 전류 패스(CP1)에 연결된다.
제1-1 박막 트랜지스터(510_1)는 신호 라인(SL)에 유입되는 과전압에 의해 턴-온되고, 제2-1 박막 트랜지스터(520_1)는 제1-1 박막 트랜지스터(510_1)의 턴-온에 응답하여 턴-온되고, 제1-2 박막 트랜지스터(510_2)는 제2-1 박막 트랜지스터(520_1)의 턴-온에 응답하여 턴-온되고, 제2-2 박막 트랜지스터(520_2)는 제1-2 박막 트랜지스터(510_2)의 턴-온에 응답하여 턴-온되고, 제1-3 박막 트랜지스터(510_3)는 제2-2 박막 트랜지스터(520_2)의 턴-온에 응답하여 턴-온된다.
이와 같이, 신호 라인(SL)에 과전압이 유입되면, 제1-1 박막 트랜지스터(510_1), 제2-1 박막 트랜지스터(520_1), 제1-2 박막 트랜지스터(510_2), 제2-2 박막 트랜지스터(520_2), 및 제1-3 박막 트랜지스터(510_3)가 순차적으로 턴-온된다. 이에 따라, 신호 라인(SL)에 유입된 과전압에 의해 발생하는 과전류가 제1 및 제2 전류 패스(CP1, C2P2)를 통해 정전기 방전 라인(EDL)으로 우회됨에 따라 과전압을 방전시킬 수 있다.
도 7을 참조하면, 정전기 방전 회로(500)는 i(i는 4 이상의 자연수)개의 제1 박막 트랜지스터(510_1 ~ 510_i)와 (i-1)개의 제2 박막 트랜지스터(520_1 ~ 520_i-1)를 포함할 수 있다.
제1 박막 트랜지스터(510_1 ~ 510_i) 각각은 적어도 하나 이상의 제1 단위 박막 트랜지스터(511_1 ~ 511_i)를 포함하고, 제2 박막 트랜지스터(520_1 ~ 520_i-1) 각각은 적어도 하나 이상의 제2 단위 박막 트랜지스터(521_1 ~ 521_i_1)를 포함할 수 있다.
i개의 제1 박막 트랜지스터(510_1 ~ 510_i)는 제1 전류 패스(CP1)에 직렬로 연결되고, i-1개의 제2 박막 트랜지스터(520_1 ~ 520_i-1)는 제2 전류 패스(CP2)에 직렬로 연결된다.
제2 박막 트랜지스터(520_1 ~ 520_i-1) 각각은 제1 박막 트랜지스터(510_1 ~ 510_i) 사이에 배치된다. 예를 들어, 제2-1 박막 트랜지스터(520_1)는 제1-1 박막 트랜지스터(510_1)와 제1-2 박막 트랜지스터(510_2) 사이에 배치되고, 제2-2 박막 트랜지스터(520_2)는 제1-2 박막 트랜지스터(510_2)와 제1-3 박막 트랜지스터(510_3) 사이에 배치되고, 제2-(i-1) 박막 트랜지스터(520_i-1)는 제1-(i-1) 박막 트래랜지스터(510_i-1)와 제1-i 박막 트랜지스터(510_i) 사이에 배치될 수 있다.
제1 박막 트랜지스터(510_1 ~ 510_i) 각각의 게이트 전극(또는 제1 게이트 전극)은 제2 전류 패스(CP2)에 연결되고, 제2 박막 트랜지스터(520_1, 520_i-1) 각각의 게이트 전극(또는 제1 게이트 전극)은 제1 전류 패스(CP1)에 연결된다.
제1-1 박막 트랜지스터(510_1)는 신호 라인(SL)에 유입되는 과전압에 의해 턴-온되고, 제1-1 박막 트랜지스터(510_1)가 턴-온됨에 따라, 제1-1 박막 트랜지스터(510_1)의 후단에 배치되는 박막 트랜지스터(520_1 ~ 510_i)가 순차적으로 턴-온된다. 이에 따라, 신호 라인(SL)에 유입된 과전압에 의해 발생하는 과전류가 제1 및 제2 전류 패스(CP1, CP2)를 통해 정전기 방전 라인(EDL)으로 우회됨에 따라 과전압을 방전시킬 수 있다.
도 6 및 도 7을 참조하면, 정전기 방전 회로(500)는 제1 전류 패스(CP1)에 직렬로 연결되는 n(n은 2 이상의 자연수)개의 제1 박막 트랜지스터(510)와, 제2 전류 패스(CP2)에 직렬로 연결되는 (n-1)개의 제2 박막 트랜지스터(520)로 구성될 수 있다.
이상에서 설명된 정전기 방전 회로(500)는 제1 및 제2 박막 트랜지스터(510, 520)가 각각 하나의 단위 박막 트랜지스터(511, 521)를 포함한다. 하지만, 제1 및 제 박막 트랜지스터(510, 520)는 다수의 단위 박막 트랜지스터를 포함할 수 있다.
도 8은 본 명세서의 다른 실시예에 따른 정전기 방전 회로의 등가회로를 블록 다이어그램으로 나타낸 도면이다.
도 8의 정전기 방전 회로(500)는 도 2의 정전기 방전 회로(500)의 제2 박막 트랜지스터(520)의 구조를 변경시켜 구현될 수 있으며, 제2 박막 트랜지스터(520)에 포함되는 제2 단위 박막 트랜지스터(521)의 개수를 확장시켜 구현될 수 있다.
도 8의 정전기 방전 회로(500)를 설명함에 있어 도 2의 정전기 방전 회로(500)와 동일한 구조의 설명은 간략히 기술되거나 생략된다.
도 8에는 정전기 방전 회로(500)가 2개의 제1 박막 트랜지스터(510)와, 1개의 제2 박막 트랜지스터(520)를 포함하는 것이 예시되며, 이에 한정되는 것은 아니다. 예를 들어, 정전기 방전 회로(500)는 도 6 및 도 7에 도시된 바와 같이, 3개 이상의 제1 박막 트랜지스터(510)와, 2개 이상의 제2 박막 트랜지스터(520)를 포함할 수 있다.
도 8에는 제1 박막 트랜지스터(510)가 1개의 제1 단위 박막 트랜지스터(511)를 포함하고, 제2 박막 트랜지스터(520)가 2개의 제2 단위 박막 트랜지스터(521)를 포함하는 것이 예시되나, 이에 한정되는 것은 아니다.
실시예에 따라, 제1 박막 트랜지스터(510)는 2개 이상의 제1 단위 박막 트랜지스터(511)를 포함할 수 있다. 실시예에 따라, 제2 박막 트랜지스터(520)는 3개 이상의 제2 단위 박막 트랜지스터(521)터를 포함할 수 있다.
실시예에 따라, 제1 박막 트랜지스터(510)에 포함되는 제1 단위 박막 트랜지스터(511)의 개수와 제2 박막 트랜지스터(520)에 포함되는 제2 단위 박막 트랜지스터(521)의 개수는 같거나 다를 수 있다. 실시예에 따라, 다수의 제1 박막 트랜지스터(510_1 ~ 510_i)에 포함되는 제1 단위 박막 트랜지스터(511_1 ~ 511_i)의 개수는 같거나 다를 수 있다. 실시예에 따라, 다수의 제2 박막 트랜지스터(520_1 ~ 520_i-1)에 포함되는 제2 단위 박막 트랜지스터(521_1 ~ 521_i-1)의 개수는 같거나 다를 수 있다.
도 9는 도 8의 등가회로의 제2 박막 트랜지스터를 나타내는 회로도이다.
도 9의 제2 박막 트랜지스터(520)는 직렬 연결된 2개의 제2 단위 박막 트랜지스터(521a, 521b)를 포함한다. 제2-1 단위 박막 트랜지스터(521a) 및 제2-2 단위 박막 트랜지스터(521b)는 도 4에 도시된 제2 단위 박막 트랜지스터(521)의 구조를 변경시켜 구현될 수 있다.
도 9의 제2-1 및 제2-2 단위 박막 트랜지스터(521a, 521b)를 설명함에 있어서 도 4의 제2 단위 박막 트랜지스터(521)와 동일한 구조의 설명은 간략히 기술되거나 생략된다.
도 9를 참조하면, 제2-1 단위 박막 트랜지스터(521a) 및 제2-2 단위 박막 트랜지스터(521b)는 각각 제3 서브 박막 트랜지스터(T3) 및 제4 서브 박막 트랜지스터(T4)를 포함할 수 있다.
제2-1 단위 박막 트랜지스터(521a)에 있어서, 제3 서브 박막 트랜지스터(T3a)의 제2 게이트 전극(G3_2a), 및 제4 서브 박막 트랜지스터(T4a)의 제2 게이트 전극(G4_2a)은 제3 서브 박막 트랜지스터(T3)의 제1 소스/드레인(SD3_1a)에 공통적으로 연결된다.
제2-2 단위 박막 트랜지스터(521b)에 있어서, 제3 서브 박막 트랜지스터(T3b)의 제2 게이트 전극(G3_2b), 및 제4 서브 박막 트랜지스터(T4b)의 제2 게이트 전극(G4_2b)는 제4 서브 박막 트랜지스터(T4b)의 제2 소스/드레인(SD4_2b)에 공통적으로 연결된다.
제2-1 단위 박막 트랜지스터(521a)의 제3 서브 박막 트랜지스터(T3a)의 제1 소스/드레인(SD3_1a)은 제2 박막 트랜지스터(520)의 제1 소스/드레인 전극(SD3)을 구성하거나, 제1 소스/드레인 전극(SD3)의 역할을 할 수 있다.
제2-2 단위 박막 트랜지스터(521b)의 제4 서브 박막 트랜지스터(T4b)의 제2 소스/드레인(SD4_2b)은 제2 박막 트랜지스터(520)의 제2 소스/드레인 전극(SD4)을 구성하거나, 제2 소스 드레인 전극(SD4)의 역할을 할 수 있다.
제2-1 단위 박막 트랜지스터(521a)에 있어서, 제3 서브 박막 트랜지스터(T3a)의 제1 게이트 전극(G3_1a)과, 제4 서브 박막 트랜지스터(T4a)의 제1 게이트 전극(G4_1a)은 제2 박막 트랜지스터(520)의 게이트 전극(G2)에 연결된다.
제2-2 단위 박막 트랜지스터(521b)에 있어서, 제3 서브 박막 트랜지스터(T3b)의 제1 게이트 전극(G3_1b)과, 제4 서브 박막 트랜지스터(T4b)의 제1 게이트 전극(G4_1b)은 제2 박막 트랜지스터(520)의 게이트 전극(G2)에 연결된다.
따라서, 제2 박막 트랜지스터(520)를 구성하는 서브 박막 트랜지스터(T3a, T4a, T3b, T4b)의 제1 게이트 전극(G3_1a, G4_1a, G3_1b, G4_1b)은 제2 박막 트랜지스터(520)의 게이트 전극(G2)에 공통으로 연결되며, 제2 박막 트랜지스터(520)의 게이트 전극(G2)을 구성하거나, 게이트 전극(G2)의 역할을 할 수 있다.
제2-1 단위 박막 트랜지스터(521a)의 제4 서브 박막 트랜지스터(T4a)의 제2 소스/드레인(SD4_2a)와, 제2-2 단위 박막 트랜지스터(521b)의 제3 트랜지스터(T3b)의 제1 소스/드레인(SD3_1b)는 하나의 구성일 수 있다. 예를 들어, 제2-1 단위 박막 트랜지스터(521a)의 제4 서브 박막 트랜지스터(T4a)의 채널부(C4a)와, 제2-2 단위 박막 트랜지스터(521b)의 제3 서브 박막 트랜지스터(T3b)의 채널부(C3b) 사이의 영역은 제2-1 단위 박막 트랜지스터(521a)의 제4 서브 박막 트랜지스터(T4a)의 제2 소스/드레인(SD4_2a), 및 제2-2 단위 박막 트랜지스터(521b)의 제3 서브 박막 트랜지스터(T3b)의 제1 소스/드레인(SD3_1b)의 역할을 할 수 있다.
도 10은 본 명세서의 다른 실시예에 따른 정전기 방전 회로의 등가회로를 블록 다이어그램으로 나타낸 도면이다.
도 10의 정전기 방전 회로(500)는 도 2의 정전기 방전 회로(500)의 구조를 변경시키거나, 도 8의 정전기 방전 회로(500)의 제1 박막 트랜지스터(510)의 구조를 변경시켜 구현될 수 있다. 예를 들어, 도 2의 정전기 방전 회로(500)의 관점에서 도 10의 정전기 방전 회로(500)는 제1 및 제2 박막 트랜지스터(510, 520)에 각각 포함되는 제1 및 제2 단위 박막 트랜지스터(511, 521)의 개수를 확장시켜 구현될 수 있다. 예를 들어, 도 8의 정전기 방전 회로(500)의 관점에서 도 10의 정전기 방전 회로(500)는 제1 박막 트랜지스터(510)에 포함되는 제1 단위 박막 트랜지스터(511)의 개수를 확장시켜 구현될 수 있다.
도 10의 정전기 방전 회로(500)를 설명함에 있어 도 2의 정전기 방전 회로와 동일한 구조, 및 도 8의 정전기 방전 회로(500)와 동일한 구조의 설명은 간략히 기술되거나 생략된다.
도 10에는 정전기 방전 회로(500)가 2개의 제1 박막 트랜지스터(510)와, 1개의 제2 박막 트랜지스터(520)를 포함하는 것이 예시되며, 이에 한정되는 것은 아니다. 예를 들어, 정전기 방전 회로(500)는 도 6 및 도 7에 도시된 바와 같이, 3개 이상의 제1 박막 트랜지스터(510)와, 2개 이상의 제2 박막 트랜지스터(520)를 포함할 수 있다.
도 10에는 제1 박막 트랜지스터(510)가 2개의 제1 단위 박막 트랜지스터(511)를 포함하고, 제2 박막 트랜지스터(520)가 2개의 제2 단위 박막 트랜지스터(521)를 포함하는 것이 예시되나, 이에 한정되는 것은 아니다.
실시예에 따라, 제1 박막 트랜지스터(510)는 직렬 연결된 3개 이상의 제1 단위 박막 트랜지스터(511)를 포함할 수 있다. 실시예에 따라, 제2 박막 트랜지스터(520)는 직렬 연결된 3개 이상의 제2 단위 박막 트랜지스터(521)를 포함할 수 있다.
실시예에 따라, 제1 박막 트랜지스터(510)에 포함되는 제1 단위 박막 트랜지스터(511)의 개수와 제2 박막 트랜지스터(520)에 포함되는 제2 단위 박막 트랜지스터(521)의 개수는 같거나 다를 수 있다. 실시예에 따라, 다수의 제1 박막 트랜지스터(510_1 ~ 510_i)에 포함되는 제1 단위 박막 트랜지스터(511_1 ~ 511_i)의 개수는 같거나 다를 수 있다. 실시예에 따라, 다수의 제2 박막 트랜지스터(520_1 ~ 520_i-1)에 포함되는 제2 단위 박막 트랜지스터(521_1 ~ 521_i-1)의 개수는 같거나 다를 수 있다.
도 11은 도 10의 등가회로의 제1-1 박막 트랜지스터를 나타내는 회로도이다.
도 11을 참조하면, 제1-1 박막 트랜지스터(510_1)는 직렬 연결된 2개의 제1 단위 박막 트랜지스터(511_1a, 511_1b)을 포함할 수 있다.
제1-1 단위 박막 트랜지스터(511_1a) 및 제1-2 단위 박막 트랜지스터(511_1b)는 도 3에 도시된 제1 단위 박막 트랜지스터(511_1)의 구조를 변경시켜 구현될 수 있다.
도 11의 제1-1 및 제1-2 단위 박막 트랜지스터(511_1a, 511_1b)를 설명함에 있어서 도 3의 제1 단위 박막 트랜지스터(511_1)와 동일한 구조의 설명은 간략히 기술되거나 생략된다.
도 11을 참조하면, 제1-1 단위 박막 트랜지스터(511_1a)는 제1 및 제2 서브 박막 트랜지스터(T1a, T2a)를 포함하고, 제1-2 단위 박막 트랜지스터(511_1b)는 제1 및 제2 서브 박막 트랜지스터(T1b, T2b)를 포함할 수 있다. 제1 서브 박막 트랜지스터(T1a, T1b)는 신호 라인(SL) 측에 배치되고, 제2 서브 박막 트랜지스터(T2a, T2b)는 정전기 방전 라인(EDL) 측에 배치된다.
제1-1 단위 박막 트랜지스터(511_1a)에 있어서, 제1 서브 박막 트랜지스터(T1a)의 제2 게이트 전극(G1_2a), 및 제2 서브 박막 트랜지스터(T2a)의 제2 게이트 전극(G2_2a)은 제1 서브 박막 트랜지스터(T1a)의 제1 소스/드레인(SD1_1a)에 공통으로 연결된다.
제1-2 단위 박막 트랜지스터(511_1b)에 있어서, 제1 서브 박막 트랜지스터(T1b)의 제2 게이트 전극(G1_2b), 및 제2 서브 박막 트랜지스터(T2b)의 제2 게이트 전극(G2_2b)은 제2 서브 박막 트랜지스터(T2b)의 제2 소스/드레인(SD2_2b)에 공통으로 연결된다.
제1-1 단위 박막 트랜지스터(511_1a)의 제1 서브 박막 트랜지스터(T1a)의 제1 소스/드레인(SD1_1a)은 제1-1 박막 트랜지스터(510_1)의 제1 소스/드레인 전극(SD1)을 구성하거나, 제1 소스/드레인 전극(SD1)의 역할을 할 수 있다.
제1-2 단위 박막 트랜지스터(511_1b)의 제2 서브 박막 트랜지스터(T2b)의 제2 소스/드레인(SD2_2b)는 제1-1 박막 트랜지스터(510_1)의 제2 소스/드레인 전극(SD2)을 구성하거나, 제2 소스/드레인 전극(SD2)의 역할을 할 수 있다.
제1-1 단위 박막 트랜지스터(511_1a)에 있어서, 제1 서브 박막 트랜지스터(T1a)의 제1 게이트 전극(G1_1a)과, 제2 서브 박막 트랜지스터(T2a)의 제1 게이트 전극(G2_1a)은 제1-1 박막 트랜지스터(510_1)의 게이트 전극(G1)에 연결된다.
제1-2 단위 박막 트랜지스터(511_1b)에 있어서, 제1 서브 박막 트랜지스터(T1b)의 제1 게이트 전극(G1_1b)과, 제2 서브 박막 트랜지스터(T2b)의 제1 게이트 전극(G2_1b)은 제1-1 박막 트랜지스터(510_1)의 게이트 전극(G1)에 연결된다.
따라서, 제1-1 박막 트랜지스터(510_1)를 구성하는 서브 박막 트랜지스터(T1a, T2a, T1b, T2b)의 제1 게이트 전극(G1_1a, G2_1a, G1_1b, G2_1b)은 제1-1 박막 트랜지스터(510_1)의 게이트 전극(G1)에 공통으로 연결되며, 제1-1 박막 트랜지스터(510_1)의 게이트 전극(G1)을 구성하거나, 게이트 전극(G1)의 역할을 할 수 있다.
제1-1 단위 박막 트랜지스터(511_1a)의 제2 서브 박막 트랜지스터(T2a)의 제2 소스/드레인(SD2_2a)과, 제1-2 단위 박막 트랜지스터(511_1b)의 제1 서브 박막 트랜지스터(T1b)의 제1 소스/드레인(SD1_1b)은 하나의 구성일 수 있다. 예를 들어, 제1-1 단위 박막 트랜지스터(511_1a)의 제2 서브 박막 트랜지스터(T2a)의 채널부(C2a)와, 제1-2 단위 박막 트랜지스터(511_1b)의 제1 서브 박막 트랜지스터(T1b)의 채널부(C1b) 사이의 영역은 제1-1 단위 박막 트랜지스터(511_1a)의 제2 서브 박막 트랜지스터(T2a)의 제2 소스/드레인(SD2_2a), 및 제1-2 단위 박막 트랜지스터(511_1b)의 제1 서브 박막 트랜지스터(T1b)의 제1 소스/드레인(SD1_1b)의 역할을 할 수 있다.
도 12는 도 10의 등가회로의 제1-2 박막 트랜지스터를 나타내는 회로도이다.
도 12를 참조하면, 제1-2 박막 트랜지스터(510_2)는 직렬 연결된 2개의 제1 단위 박막 트랜지스터(511_2a, 511_2b)를 포함할 수 있다.
제1-1 단위 박막 트랜지스터(511_2a), 및 제1-2 단위 박막 트랜지스터(511_2b)는 도 5에 도시된 제1 단위 박막 트랜지스터(511_2)의 구조를 변경시켜 구현될 수 있다.
도 12의 제1-1 및 제1-2 단위 박막 트랜지스터(511_2a, 511_2b)를 설명함에 있어서 도 5의 단위 박막 트랜지스터(511_2)와 동일한 구조의 설명은 간략히 기술되거나 생략된다.
도 12를 참조하면, 제1-1 단위 박막 트랜지스터(511_2a)는 제5 및 제6 서브 박막 트랜지스터(T5a, T6a)를 포함하고, 제1-2 단위 박막 트랜지스터(511_2b)는 제5 및 제6 서브 박막 트랜지스터(T5b, T6b)를 포함할 수 있다. 제5 서브 박막 트랜지스터(T5a, T5b)는 신호 라인(SL) 측에 배치되고, 제6 서브 박막 트랜지스터(T6a, T6b)는 정전기 방전 라인(EDL) 측에 배치된다.
제1-1 단위 박막 트랜지스터(511_2a)에 있어서, 제5 서브 박막 트랜지스터(T5a)의 제2 게이트 전극(G5_2a), 및 제6 서브 박막 트랜지스터(T6a)의 제2 게이트 전극(G6_2b)은 제5 서브 박막 트랜지스터(T5a)의 제1 소스/드레인(SD5_1a)에 공통으로 연결된다.
제1-2 단위 박막 트랜지스터(511_2b)에 있어서, 제5 서브 박막 트랜지스터(T5b)의 제2 게이트 전극(G5_2b), 및 제6 서브 박막 트랜지스터(T6b)의 제2 게이트 전극(G6_2b)은 제6 서브 박막 트랜지스터(T6b)의 제2 소스/드레인(SD6_2b)에 공통으로 연결된다.
제1-1 단위 박막 트랜지스터(511_2a)의 제1 서브 박막 트랜지스터(T5a)의 제1 소스/드레인(SD5_1a)은 제1-2 박막 트랜지스터(510_2)의 제5 소스/드레인 전극(SD5)을 구성하거나, 제5 소스/드레인 전극(SD5)의 역할을 할 수 있다.
제1-2 단위 박막 트랜지스터(511_2b)의 제2 서브 박막 트랜지스터(T6b)의 제2 소스/드레인(SD6_2b)은 제1-2 박막 트랜지스터(510_2)의 제6 소스/드레인 전극(SD6)을 구성하거나, 제6 소스/드레인 전극(SD6)의 역할을 할 수 있다.
제1-1 단위 박막 트랜지스터(511_2a)에 있어서, 제5 서브 박막 트랜지스터(T5a)의 제1 게이트 전극(G5_1a)과, 제6 서브 박막 트랜지스터(T6a)의 제1 게이트 전극(G6_1a)은 제1-2 박막 트랜지스터(510_2)의 게이트 전극(G1)에 연결된다.
제1-2 단위 박막 트랜지스터(511_2b)에 있어서, 제5 서브 박막 트랜지스터(T5b)의 제1 게이트 전극(G5_1b)과, 제6 서브 박막 트랜지스터(T6b)의 제1 게이트 전극(G6_1b)은 제1-2 박막 트랜지스터(510_2)의 게이트 전극(G3)에 연결된다.
따라서, 제1-2 박막 트랜지스터(510_2)를 구성하는 서브 박막 트랜지스터(T5a, T6a, T5b, T6b)의 제1 게이트 전극(G5_1a, G6_1a, G5_1b, G6_1b)은 제1-2 박막 트랜지스터(510_2)의 게이트 전극(G3)에 공통으로 연결되며, 제1-2 박막 트랜지스터(510_2)의 게이트 전극(G3)을 구성하거나, 게이트 전극(G3)의 역할을 할 수 있다.
제1-1 단위 박막 트랜지스터(511_2a)의 제6 서브 박막 트랜지스터(T6a)의 제2 소스/드레인(SD6_2a)과, 제1-2 단위 박막 트랜지스터(511_2b)의 제5 서브 박막 트랜지스터(T5b)의 제1 소스/드레인(SD5_1b)은 하나의 구성일 수 있다. 예를 들어, 제1-1 단위 박막 트랜지스터(511_2a)의 제6 서브 박막 트랜지스터(T6a)의 채널부(C6a)와, 제1-2 단위 박막 트랜지스터(511_2b)의 제5 서브 박막 트랜지스터(T5b)의 채널부(C5b) 사이의 영역은 제1-1 단위 박막 트랜지스터(511_2a)의 제6 서브 박막 트랜지스터(T6a)의 제2 소스/드레인(SD6_2a), 및 제1-2 단위 박막 트랜지스터(511_2b)의 제5 서브 박막 트랜지스터(T5b)의 제1 소스/드레인(SD5_1b)의 역할을 할 수 있다.
도 13은 본 명세서의 다른 실시예에 따른 정전기 방전 회로의 등가회로를 블록 다이어그램으로 나타낸 도면이다.
도 13에는 정전기 방전 회로(500)가 2개의 제1 박막 트랜지스터(510_1, 510_2)와 1개의 제2 박막 트랜지스터(520)를 포함하는 것이 예시되나, 이에 한정되는 것은 아니다. 예를 들어, 정전기 방전 회로(500)는 도 6 및 도 7에 도시된 바와 같이, n(n은 2 이상의 자연수)개의 제1 박막 트랜지스터(510)와, (n-1)개의 제2 박막 트랜지스터(520)를 포함할 수 있다.
도 13을 참조하면, 제1-1 박막 트랜지스터(510_1)는 다수의 제1-1 단위 박막 트랜지스터(511_1)을 포함하고, 제1-2 박막 트랜지스터(510_2)는 다수의 제1-2 단위 박막 트랜지스터(511_2)를 포함하고, 제2 박막 트랜지스터(520)는 다수의 제2 단위 박막 트랜지스터(521_1)를 포함할 수 있다.
실시예에 따라, 제1 박막 트랜지스터(510)는 직렬로 연결된 짝수개의 제1 단위 박막 트랜지스터(511)를 포함하고, 제2 박막 트랜지스터(520)는 직렬로 연결된 짝수개의 제2 단위 박막 트랜지스터(521)를 포함할 수 있다.
예를 들어, 제1 박막 트랜지스터(510)가 짝수개의 제1 단위 박막 트랜지스터(511)를 포함하는 경우, 신호 라인(SL) 측의 1/2개의 제1 단위 박막 트랜지스터(511)의 서브 박막 트랜지스터들 각각의 제1 게이트 전극, 및 정전기 방전 라인(EDL) 측의 1/2개의 제1 단위 박막 트랜지스터(511)의 서브 박막 트랜지스터들 각각의 제1 게이트 전극은 제2 전류 패스(CP2)에 연결된다.
신호 라인(SL) 측의 1/2개의 제1 단위 박막 트랜지스터(511)의 서브 박막 트랜지스터들 각각의 제2 게이트 전극, 및 정전기 방전 라인(EDL) 측의 1/2개의 제1 단위 박막 트랜지스터(511)의 서브 박막 트랜지스터들 각각의 제2 게이트 전극은 제1 전류 패스(CP1)에 연결된다.
신호 라인(SL) 측의 1/2개의 제1 단위 박막 트랜지스터(511)의 서브 박막 트랜지스터들 각각의 제2 게이트는 제1 박막 트랜지스터(510)의 제1 소스/드레인 전극(SD1)에 연결되고, 정전기 방전 라인(EDL) 측의 1/2개의 제1 단위 박막 트랜지스터(511)의 서브 박막 트랜지스터들 각각의 제2 게이트는 제1 트랜지스터(510)의 제2 소스/드레인(SD2)에 연결된다.
예를 들어, 제2 박막 트랜지스터(520)가 짝수개의 제2 단위 박막 트랜지스터(521)를 포함하는 경우, 신호 라인(SL) 측의 1/2개의 제2 단위 박막 트랜지스터(511)의 서브 박막 트랜지스터들 각각의 제1 게이트 전극, 및 정전기 방전 라인(EDL) 측의 1/2개의 제2 단위 박막 트랜지스터(521)의 서브 박막 트랜지스터들 각각의 제1 게이트 전극은 제1 전류 패스(CP1)에 연결된다.
신호 라인(SL) 측의 1/2개의 제2 단위 박막 트랜지스터(521)의 서브 박막 트랜지스터들 각각의 제2 게이트 전극, 및 정전기 방전 라인(EDL) 측의 1/2개의 제2 단위 박막 트랜지스터(521)의 서브 박막 트랜지스터들 각각의 제2 게이트 전극은 제2 전류 패스(CP2)에 연결된다.
신호 라인(SL) 측의 1/2개의 제2 단위 박막 트랜지스터(511)의 서브 박막 트랜지스터들 각각의 제2 게이트는 제2 박막 트랜지스터(520)의 제1 소스/드레인 전극(SD1)에 연결되고, 정전기 방전 라인(EDL) 측의 1/2개의 제2 단위 박막 트랜지스터(521)의 서브 박막 트랜지스터들 각각의 제2 게이트는 제2 트랜지스터(520)의 제2 소스/드레인(SD2)에 연결된다.
실시예에 따라, 제1 박막 트랜지스터(510)에 포함되는 제1 단위 박막 트랜지스터(511)의 개수와 제2 박막 트랜지스터(520)에 포함되는 제2 단위 박막 트랜지스터(521)의 개수는 같거나 상이할 수 있다. 실시예에 따라, 다수의 제1 박막 트랜지스터(510) 각각에 포함되는 제1 단위 박막 트랜지스터(511)의 개수는 같거나 상이할 수 있다. 실시예에 따라, 다수의 제2 박막 트랜지스터(520) 각각에 포함되는 제2 단위 박막 트랜지스터(521)의 개수는 같거나 상이할 수 있다.
본 명세서의 실시예에 따른 디스플레이 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 디스플레이 장치는 다수의 화소들이 배치된 표시 패널, 표시 패널을 구동시키는데 필요한 신호가 공급되는 다수의 신호 라인들, 및 다수의 신호 라인들 각각과 정전기 방전 라인 사이에 연결된 정전기 방전 회로를 포함한다.
본 명세서의 실시예에 따르면, 정전기 방전 회로는 신호 라인과 정전기 방전 라인 사이의 제1 및 제2 전류 패스, 제1 전류 패스에 연결되고, 제2 전류 패스에 연결된 제1 게이트 전극과 제1 전류 패스에 연결된 제2 게이트 전극을 갖는 복수의 제1 박막 트랜지스터를 포함하는 제1 정전기 방전 회로, 및 제2 전류 패스에 연결되고, 제1 전류 패스에 연결된 제1 게이트 전극과 제1 전류 패스에 연결된 제2 게이트 전극을 갖는 적어도 하나의 제2 박막 트랜지스터를 포함하는 제2 정전기 방전 회로를 포함할 수 있다.
본 명세서의 실시예에 따르면, 다수의 신호 라인들은, 다수의 화소들 각각과 연결된 게이트 라인들, 다수의 화소들 각각과 연결된 데이터 라인들, 및 게이트 라인들로 스캔 신호를 공급하는 게이트 드라이버와, 게이트 드라이버를 제어하는 컨트롤러 사이의 게이트 제어라인들 중 적어도 하나를 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 및 제2 박막 트랜지스터 각각은, 직렬로 연결된 2개의 서브 박막 트랜지스터로 구성된 제1 및 제2 단위 박막 트랜지스터를 하나 이상 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 박막 트랜지스의 제2 게이트, 및 제2 박막 트랜지스터의 제2 게이트는 라이트 쉴드(light shield)일 수 있다.
본 명세서의 실시예에 따르면, 서브 박막 트랜지스터는 더블 게이트 코플라나 타입일 수 있다.
본 명세서의 실시예에 따르면, 제1 단위 박막 트랜지스터는, 신호 라인 측의 제1 서브 박막 트랜지스터, 정전기 방전 라인 측의 제2 서브 박막 트랜지스터를 포함하고, 제1 및 제2 서브 박막 트랜지스터 각각의 제1 게이트 전극이 제2 전류 패스에 연결되고, 제1 및 제2 서브 박막 트랜지스터 각각의 제2 게이트 전극이 제1 전류 패스에 연결될 수 있다.
본 명세서의 실시예에 따르면, 제1 서브 박막 트랜지스터의 제2 게이트는 제1 박막 트랜지스터의 제1 소스/드레인 전극에 연결되고, 제2 서브 박막 트랜지스터의 제2 게이트는 제2 박막 트랜지스터의 제2 소스/드레인 전극에 연결될 수 있다.
본 명세서의 실시예에 따르면, 제1 서브 박막 트랜지스터의 제1 소스/드레인은 제1 박막 트랜지스터의 제1 소스/드레인 전극에 연결되고, 제2 서브 박막 트랜지스터의 제2 소스/드레인은 제1 박막 트랜지스터의 제2 소스/드레인 전극에 연결되고, 제1 서브 박막 트랜지스터의 제2 소스/드레인은 제2 서브 박막 트랜지스터의 제1 소스/드레인과 연결될 수 있다.
본 명세서의 실시예에 따르면, 제1 서브 박막 트랜지스터의 채널부와 제2 서브 박막 트랜지스터의 채널부 사이의 영역은 제1 서브 박막 트랜지스터의 제2 소스/드레인, 및 제2 서브 박막 트랜지스터의 제1 소스/드레인을 구성할 수 있다.
본 명세서의 실시예에 따르면, 제2 단위 박막 트랜지스터는, 신호 라인 측의 제1 서브 박막 트랜지스터, 및 정전기 방전 라인 측의 제2 서브 박막 트랜지스터를 포함하고, 제1 및 제2 서브 박막 트랜지스터 각각의 제1 게이트 전극이 제1 전류 패스에 연결되고, 제1 및 제2 서브 박막 트랜지스터 각각의 제2 게이트 전극이 제2 전류 패스에 연결될 수 있다.
본 명세서의 실시예에 따르면, 제1 서브 박막 트랜지스터의 제2 게이트는 제2 박막 트랜지스터의 제1 소스/드레인 전극에 연결되고, 제2 서브 박막 트랜지스터의 제2 게이트는 제2 박막 트랜지스터의 제2 소스/드레인 전극에 연결될 수 있다.
본 명세서의 실시예에 따르면, 제1 서브 박막 트랜지스터의 제1 소스/드레인은 제2 박막 트랜지스터의 제1 소스/드레인 전극에 연결되고, 제2 서브 박막 트랜지스터의 제2 소스/드레인은 제2 박막 트랜지스터의 제2 소스/드레인 전극에 연결되고, 제1 서브 박막 트랜지스터의 제2 소스/드레인은 제2 서브 박막 트랜지스터의 제1 소스/드레인과 연결될 수 있다.
본 명세서의 실시예에 따르면, 제1 서브 박막 트랜지스터의 채널부와 제2 서브 박막 트랜지스터의 채널부 사이의 영역은 제1 서브 박막 트랜지스터의 제2 소스/드레인, 및 제2 서브 박막 트랜지스터의 제1 소스/드레인을 구성할 수 있다.
본 명세서의 실시예에 따르면, 제1 박막 트랜지스터는 직렬로 연결된 짝수개의 제1 단위 박막 트랜지스터를 포함하고, 제1 박막 트랜지스터에 포함된 모든 서브 박막 트랜지스터들 각각의 제1 게이트 전극은 제2 전류 패스에 연결되고, 제1 박막 트랜지스터에 포함된 모든 서브 박막 트랜지스터들 각각의 제2 게이트 전극은 제1 전류 패스에 연결될 수 있다.
본 명세서의 실시예에 따르면, 신호 라인 측의 1/2개의 제1 단위 박막 트랜지스터의 서브 박막 트랜지스터들 각각의 제2 게이트는 제1 박막 트랜지스터의 제1 소스/드레인 전극에 연결되고, 정전기 방전 라인 측의 1/2개의 제1 단위 박막 트랜지스터의 서브 박막 트랜지스터들 각각의 제2 게이트는 제1 트랜지스터의 제2 소스/드레인에 연결될 수 있다.
본 명세서의 실시예에 따르면, 제2 박막 트랜지스터는 직렬로 연결된 짝수개의 제2 단위 박막 트랜지스터를 포함하고, 제2 박막 트랜지스터에 포함된 모든 서브 박막 트랜지스터들 각각의 제1 게이트 전극은 제1 전류 패스에 연결되고, 제2 박막 트랜지스터에 포함된 모든 서브 박막 트랜지스터들 각각의 제2 게이트 전극은 제2 전류 패스에 연결될 수 있다.
본 명세서의 실시예에 따르면, 신호 라인 측의 1/2개의 제2 단위 박막 트랜지스터의 서브 박막 트랜지스터들 각각의 제2 게이트는 제2 박막 트랜지스터의 제1 소스/드레인 전극에 연결되고, 정전기 방전 라인 측의 1/2개의 제2 단위 박막 트랜지스터의 서브 박막 트랜지스터들 각각의 제2 게이트는 제2 트랜지스터의 제2 소스/드레인에 연결될 수 있다.
본 명세서의 실시예에 따르면, 제1 소스/드레인 전극은 신호 라인 측 소스/드레인 전극이고, 제2 소스/드레인 전극은 정전기 방전 라인 측 소스/드레인 전극일 수 있다.
본 명세서의 실시예에 따르면, 제1 정전기 방전 회로는 n(n은 2이상의 자연수)개의 제1 박막 트랜지스터를 포함하고, 제2 정전기 방전 회로는 (n-1)개의 제2 박막 트랜지스터를 포함할 수 있다.
본 명세서의 실시예에 따르면, 2 박막 트랜지스터는 제1 박막 트랜지스터 사이에 배치되고, 제2-(n-1) 박막 트랜지스터의 제1 게이트 전극은 제1-(n-1) 박막 트랜지스터와 제1-n 박막 트랜지스터 사이의 제1 전류 패스에 연결될 수 있다.
상술한 본 명세서의 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서가 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 명세서는 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
1: 디스플레이 장치
100: 표시 패널
200: 게이트 드라이버
300: 데이터 드라이버
400: 컨트롤러
500: 정전기 방전 회로
510, 520: 박막 트랜지스터
511, 521: 단위 박막 트랜지스터
T1, T2, T3, T4, T5, T6: 서브 박막 트랜지스터

Claims (20)

  1. 다수의 화소들이 배치된 표시 패널;
    상기 표시 패널을 구동시키는데 필요한 신호가 공급되는 다수의 신호 라인들; 및
    상기 다수의 신호 라인들 각각과 정전기 방전 라인 사이에 연결된 정전기 방전 회로를 포함하고,
    상기 정전기 방전 회로는,
    상기 신호 라인과 상기 정전기 방전 라인 사이의 제1 및 제2 전류 패스;
    상기 제1 전류 패스에 연결되고, 상기 제2 전류 패스에 연결된 제1 게이트 전극과 상기 제1 전류 패스에 연결된 제2 게이트 전극을 갖는 복수의 제1 박막 트랜지스터를 포함하는 제1 정전기 방전 회로; 및
    상기 제2 전류 패스에 연결되고, 상기 제1 전류 패스에 연결된 제1 게이트 전극과 상기 제1 전류 패스에 연결된 제2 게이트 전극을 갖는 적어도 하나의 제2 박막 트랜지스터를 포함하는 제2 정전기 방전 회로를 포함하는, 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 다수의 신호 라인들은,
    상기 다수의 화소들 각각과 연결된 게이트 라인들;
    상기 다수의 화소들 각각과 연결된 데이터 라인들; 및
    상기 게이트 라인들로 스캔 신호를 공급하는 게이트 드라이버와, 상기 게이트 드라이버를 제어하는 컨트롤러 사이의 게이트 제어라인들 중 적어도 하나를 포함하는, 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 박막 트랜지스터 각각은, 직렬로 연결된 2개의 서브 박막 트랜지스터로 구성된 제1 및 제2 단위 박막 트랜지스터를 하나 이상 포함하는, 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 제1 박막 트랜지스의 제2 게이트, 및 상기 제2 박막 트랜지스터의 제2 게이트는 라이트 쉴드(light shield)인, 디스플레이 장치.
  5. 제 3 항에 있어서,
    상기 서브 박막 트랜지스터는 더블 게이트 코플라나 타입인, 디스플레이 장치.
  6. 제 3 항에 있어서,
    상기 제1 단위 박막 트랜지스터는,
    상기 신호 라인 측의 제1 서브 박막 트랜지스터; 및
    상기 정전기 방전 라인 측의 제2 서브 박막 트랜지스터를 포함하고,
    상기 제1 및 제2 서브 박막 트랜지스터 각각의 제1 게이트 전극이 상기 제2 전류 패스에 연결되고, 상기 제1 및 제2 서브 박막 트랜지스터 각각의 제2 게이트 전극이 상기 제1 전류 패스에 연결된, 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 제1 서브 박막 트랜지스터의 제2 게이트는 상기 제1 박막 트랜지스터의 제1 소스/드레인 전극에 연결되고, 상기 제2 서브 박막 트랜지스터의 제2 게이트는 상기 제2 박막 트랜지스터의 제2 소스/드레인 전극에 연결된, 디스플레이 장치.
  8. 제 6 항에 있어서,
    상기 제1 서브 박막 트랜지스터의 제1 소스/드레인은 상기 제1 박막 트랜지스터의 제1 소스/드레인 전극에 연결되고,
    상기 제2 서브 박막 트랜지스터의 제2 소스/드레인은 상기 제1 박막 트랜지스터의 제2 소스/드레인 전극에 연결되고,
    상기 제1 서브 박막 트랜지스터의 제2 소스/드레인은 상기 제2 서브 박막 트랜지스터의 제1 소스/드레인과 연결된, 디스플레이 장치.
  9. 제 8 항에 있어서,
    상기 제1 서브 박막 트랜지스터의 채널부와 상기 제2 서브 박막 트랜지스터의 채널부 사이의 영역은 상기 제1 서브 박막 트랜지스터의 제2 소스/드레인, 및 상기 제2 서브 박막 트랜지스터의 제1 소스/드레인을 구성하는, 디스플레이 장치.
  10. 제 3 항에 있어서,
    상기 제2 단위 박막 트랜지스터는,
    상기 신호 라인 측의 제1 서브 박막 트랜지스터; 및
    상기 정전기 방전 라인 측의 제2 서브 박막 트랜지스터를 포함하고,
    상기 제1 및 제2 서브 박막 트랜지스터 각각의 제1 게이트 전극이 상기 제1 전류 패스에 연결되고, 상기 제1 및 제2 서브 박막 트랜지스터 각각의 제2 게이트 전극이 상기 제2 전류 패스에 연결된, 디스플레이 장치.
  11. 제 10 항에 있어서,
    상기 제1 서브 박막 트랜지스터의 제2 게이트는 상기 제2 박막 트랜지스터의 제1 소스/드레인 전극에 연결되고, 상기 제2 서브 박막 트랜지스터의 제2 게이트는 상기 제2 박막 트랜지스터의 제2 소스/드레인 전극에 연결된, 디스플레이 장치.
  12. 제 10 항에 있어서,
    상기 제1 서브 박막 트랜지스터의 제1 소스/드레인은 상기 제2 박막 트랜지스터의 제1 소스/드레인 전극에 연결되고,
    상기 제2 서브 박막 트랜지스터의 제2 소스/드레인은 상기 제2 박막 트랜지스터의 제2 소스/드레인 전극에 연결되고,
    상기 제1 서브 박막 트랜지스터의 제2 소스/드레인은 상기 제2 서브 박막 트랜지스터의 제1 소스/드레인과 연결된, 디스플레이 장치.
  13. 제 12 항에 있어서,
    상기 제1 서브 박막 트랜지스터의 채널부와 상기 제2 서브 박막 트랜지스터의 채널부 사이의 영역은 상기 제1 서브 박막 트랜지스터의 제2 소스/드레인, 및 상기 제2 서브 박막 트랜지스터의 제1 소스/드레인을 구성하는, 디스플레이 장치.
  14. 제 3 항에 있어서,
    상기 제1 박막 트랜지스터는 직렬로 연결된 짝수개의 제1 단위 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터에 포함된 모든 서브 박막 트랜지스터들 각각의 제1 게이트 전극은 상기 제2 전류 패스에 연결되고, 상기 제1 박막 트랜지스터에 포함된 모든 서브 박막 트랜지스터들 각각의 제2 게이트 전극은 상기 제1 전류 패스에 연결된, 디스플레이 장치.
  15. 제 4 항에 있어서,
    상기 신호 라인 측의 1/2개의 제1 단위 박막 트랜지스터의 서브 박막 트랜지스터들 각각의 제2 게이트는 상기 제1 박막 트랜지스터의 제1 소스/드레인 전극에 연결되고, 상기 정전기 방전 라인 측의 1/2개의 제1 단위 박막 트랜지스터의 서브 박막 트랜지스터들 각각의 제2 게이트는 상기 제1 트랜지스터의 제2 소스/드레인에 연결된, 디스플레이 장치.
  16. 제 3 항에 있어서,
    상기 제2 박막 트랜지스터는 직렬로 연결된 짝수개의 제2 단위 박막 트랜지스터를 포함하고,
    상기 제2 박막 트랜지스터에 포함된 모든 서브 박막 트랜지스터들 각각의 제1 게이트 전극은 상기 제1 전류 패스에 연결되고, 상기 제2 박막 트랜지스터에 포함된 모든 서브 박막 트랜지스터들 각각의 제2 게이트 전극은 상기 제2 전류 패스에 연결된, 디스플레이 장치.
  17. 제 16 항에 있어서,
    상기 신호 라인 측의 1/2개의 제2 단위 박막 트랜지스터의 서브 박막 트랜지스터들 각각의 제2 게이트는 상기 제2 박막 트랜지스터의 제1 소스/드레인 전극에 연결되고, 상기 정전기 방전 라인 측의 1/2개의 제2 단위 박막 트랜지스터의 서브 박막 트랜지스터들 각각의 제2 게이트는 상기 제2 트랜지스터의 제2 소스/드레인에 연결된, 디스플레이 장치.
  18. 제 7 항, 제 11 항, 제 15 항 및 제 17 항에 있어서,
    상기 제1 소스/드레인 전극은 상기 신호 라인 측 소스/드레인 전극이고, 상기 제2 소스/드레인 전극은 상기 정전기 방전 라인 측 소스/드레인 전극인, 디스플레이 장치.
  19. 제 1 항에 있어서,
    상기 제1 정전기 방전 회로는 n(n은 2이상의 자연수)개의 제1 박막 트랜지스터를 포함하고,
    상기 제2 정전기 방전 회로는 (n-1)개의 제2 박막 트랜지스터를 포함하는, 디스플레이 장치.
  20. 제 19 항에 있어서,
    상기 제2 박막 트랜지스터는 상기 제1 박막 트랜지스터 사이에 배치되고,
    제2-(n-1) 박막 트랜지스터의 제1 게이트 전극은 제1-(n-1) 박막 트랜지스터와 제1-n 박막 트랜지스터 사이의 제1 전류 패스에 연결되는, 디스플레이 장치.
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