CN209150116U - 一种静电保护电路、阵列基板及显示装置 - Google Patents

一种静电保护电路、阵列基板及显示装置 Download PDF

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Abstract

本实用新型公开了一种静电保护电路、阵列基板及显示装置，在实际应用时，该静电保护电路中的第一静电释放端和第二静电释放端分别连接静电防护线如公共电极线、高低电位参考电压线等，信号线连接端连接信号线如栅线、数据线等，当信号线上积累的静电荷形成的电压过大或过小(绝对值很大)时，可以通过第一静电释放电路或第二静电释放电路中的晶体管将信号线与静电防护线导通，从而能够实现对产品中的信号线进行有效的静电释放，又不影响其正常功能的实现。

Description

一种静电保护电路、阵列基板及显示装置
技术领域
本实用新型涉及显示技术领域，特别涉及一种静电保护电路、阵列基板及显示装置。
背景技术
液晶显示技术广泛应用于电视、手机以及公共信息显示，液晶显示器在制造过程中或使用过程中，可能受到静电损害。
静电积累和释放是半导体领域中造成器件损坏的主要因素之一。在现有的显示器制造过程中，布线密集区域的功能导线，如栅线和数据线容易产生静电积累，导致晶体管被击穿，从而不能正常工作。因此，如何有效的将功能导线上积累的静电快速释放是本领域技术人员亟需解决的技术问题。
实用新型内容
本实用新型实施例提供一种静电保护电路、阵列基板及显示装置，能够实现对产品中功能导线进行有效的静电释放，又不影响其正常功能的实现。
因此，本实用新型实施例提供了一种静电保护电路，包括：第一静电释放端、第二静电释放端和信号线连接端，所述第一静电释放端和所述信号线连接端之间连接第一释放子电路，所述第二静电释放端和所述信号线连接端之间连接第二释放子电路；所述第一释放子电路和所述第二释放子电路均包括至少一个晶体管，且所有所述晶体管的栅极均不与所述第一静电释放端、所述第二静电释放端和所述信号线连接端连接。
可选地，在本实用新型实施例提供的上述静电保护电路中，所述第一释放子电路和所述第二释放子电路均包括串联的两个晶体管。
可选地，在本实用新型实施例提供的上述静电保护电路中，所述第一释放子电路和所述第二释放子电路中的晶体管的栅极均与所述串联的两个晶体管的公共漏电极连接。
可选地，在本实用新型实施例提供的上述静电保护电路中，所述第一释放子电路包括第一晶体管和第二晶体管，所述第一晶体管的源极与所述第一静电释放端相连，所述第一晶体管的栅极和所述第二晶体管的栅极均与串联的所述第一晶体管和所述第二晶体管的公共漏电极相连，所述第二晶体管的源极与所述信号线连接端相连；
所述第二释放子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述第四晶体管的栅极均与串联的所述第三晶体管和所述第四晶体管的公共漏电极相连，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的源极与所述第二静电释放端相连。
可选地，在本实用新型实施例提供的上述静电保护电路中，在所述第一释放子电路中，所述第二晶体管为N型晶体管，所述第一晶体管的有源层的离子掺杂浓度大于所述第二晶体管的有源层的离子掺杂浓度；
在所述第二释放子电路中，所述第四晶体管为N型晶体管，所述第三晶体管的有源层的离子掺杂浓度大于所述第四晶体管的有源层的离子掺杂浓度。
可选地，在本实用新型实施例提供的上述静电保护电路中，所述第一释放子电路和所述第二释放子电路中的晶体管的栅极均浮接。
可选地，在本实用新型实施例提供的上述静电保护电路中，所述第一释放子电路包括第一晶体管和第二晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极均浮接，所述第一晶体管的源极与所述第一静电释放端相连，所述第二晶体管的源极与所述信号线连接端相连；
所述第二释放子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述第四晶体管的栅极均浮接，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的源极与所述第二静电释放端相连。
可选地，在本实用新型实施例提供的上述静电保护电路中，所述第一释放子电路和所述第二释放子电路中均一个晶体管的栅极与所述串联的两个晶体管的公共漏电极连接，另一个晶体管的栅极浮接。
可选地，在本实用新型实施例提供的上述静电保护电路中，所述第一释放子电路包括第一晶体管和第二晶体管，所述第一晶体管的源极与所述第一静电释放端相连，所述第一晶体管的栅极与串联的所述第一晶体管和所述第二晶体管的公共漏电极相连，所述第二晶体管的栅极浮接，所述第二晶体管的源极与所述信号线连接端相连；
所述第二释放子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极浮接，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的栅极与串联的所述第三晶体管和所述第四晶体管的公共漏电极相连，所述第四晶体管的源极与所述第二静电释放端相连。
可选地，在本实用新型实施例提供的上述静电保护电路中，在所述第一释放子电路中，所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管；在所述第二释放子电路中，所述第三晶体管为N型晶体管，所述第四晶体管为P型晶体管；所述第一静电释放端与低电位参考电压线相连，所述第二静电释放端与高电位参考电压线相连。
可选地，在本实用新型实施例提供的上述静电保护电路中，所述第一释放子电路包括第一晶体管和第二晶体管，所述第一晶体管的栅极浮接，所述第一晶体管的源极与所述第一静电释放端相连，所述第二晶体管的栅极与串联的所述第一晶体管和所述第二晶体管的公共漏电极相连，所述第二晶体管的源极与所述信号线连接端相连；
所述第二释放子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极与串联的所述第三晶体管和所述第四晶体管的公共漏电极相连，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的栅极浮接，所述第四晶体管的源极与所述第二静电释放端相连。
可选地，在本实用新型实施例提供的上述静电保护电路中，在所述第一释放子电路中，所述第一晶体管为N型晶体管，所述第二晶体管为N型晶体管；在所述第二释放子电路中，所述第三晶体管为P型晶体管，所述第四晶体管为P型晶体管；所述第一静电释放端与高电位参考电压线相连，所述第二静电释放端与低电位参考电压线相连。
可选地，在本实用新型实施例提供的上述静电保护电路中，所述第一释放子电路包括第一晶体管和第二晶体管，所述第一晶体管的源极与所述第一静电释放端相连，所述第一晶体管的栅极与串联的所述第一晶体管和所述第二晶体管的公共漏电极相连，所述第二晶体管的栅极浮接，所述第二晶体管的源极与所述信号线连接端相连；
所述第二释放子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极与串联的所述第三晶体管和所述第四晶体管的公共漏电极相连，所述第四晶体管的栅极浮接，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的源极与所述第二静电释放端相连。
可选地，在本实用新型实施例提供的上述静电保护电路中，在所述第一释放子电路中，所述第一晶体管为P型晶体管，所述第二晶体管的有源层的离子掺杂浓度大于所述第一晶体管的有源层的离子掺杂浓度；
在所述第二释放子电路中，所述第三晶体管为P型晶体管，所述第四晶体管的有源层的离子掺杂浓度大于所述第三晶体管的有源层的离子掺杂浓度。
可选地，在本实用新型实施例提供的上述静电保护电路中，所述第一释放子电路包括第一晶体管和第二晶体管，所述第一晶体管的栅极浮接，所述第一晶体管的源极与所述第一静电释放端相连，所述第二晶体管的栅极与串联的所述第一晶体管和所述第二晶体管的公共漏电极相连，所述第二晶体管的源极与所述信号线连接端相连；
所述第二释放子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极浮接，所述第四晶体管的栅极与串联的所述第三晶体管和所述第四晶体管的公共漏电极相连，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的源极与所述第二静电释放端相连。
可选地，在本实用新型实施例提供的上述静电保护电路中，在所述第一释放子电路中，所述第二晶体管为N型晶体管，所述第一晶体管的有源层的离子掺杂浓度大于所述第二晶体管的有源层的离子掺杂浓度；
在所述第二释放子电路中，所述第四晶体管为N型晶体管，所述第三晶体管的有源层的离子掺杂浓度大于所述第四晶体管的有源层的离子掺杂浓度。
可选地，在本实用新型实施例提供的上述静电保护电路中，离子掺杂浓度高的晶体管为N型晶体管或P型晶体管；所述第一静电释放端与低电位参考电压线相连，所述第二静电释放端与高电位参考电压线相连。
可选地，在本实用新型实施例提供的上述静电保护电路中，在所述第一释放子电路中，一个晶体管的栅极与所述串联的两个晶体管的公共漏电极连接，另一个晶体管的栅极浮接；在所述第二释放子电路中，两个晶体管的栅极均与所述串联的两个晶体管的公共漏电极连接；或
在所述第一释放子电路中，两个晶体管的栅极均与所述串联的两个晶体管的公共漏电极连接；在所述第二释放子电路中，一个晶体管的栅极与所述串联的两个晶体管的公共漏电极连接，另一个晶体管的栅极浮接。
可选地，在本实用新型实施例提供的上述静电保护电路中，所述第一释放子电路包括第一晶体管和第二晶体管，所述第二释放子电路包括第三晶体管和第四晶体管；其中，
所述第一晶体管的源极与所述第一静电释放端相连，所述第一晶体管的栅极和所述第二晶体管的栅极均与串联的所述第一晶体管和所述第二晶体管的公共漏电极相连，所述第二晶体管的源极与所述信号线连接端相连；所述第三晶体管的栅极浮接，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的栅极与串联的所述第三晶体管和所述第四晶体管的公共漏电极相连，所述第四晶体管的源极与所述第二静电释放端相连；或
所述第一晶体管的源极与所述第一静电释放端相连，所述第一晶体管的栅极与串联的所述第一晶体管和所述第二晶体管的公共漏电极相连，所述第二晶体管的栅极浮接，所述第二晶体管的源极与所述信号线连接端相连；所述第三晶体管的栅极和所述第四晶体管的栅极均与串联的所述第三晶体管和所述第四晶体管的公共漏电极相连，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的源极与所述第二静电释放端相连。
相应地，本实用新型还提供了一种阵列基板，包括显示区和包围所述显示区的非显示区，所述显示区包括信号线，所述非显示区包括静电防护线，所述非显示区还包括本实用新型实施例提供的上述任一所述的静电保护电路；其中，
所述静电保护电路的信号线连接端与所述信号线连接；
所述静电保护电路的第一静电释放端和第二静电释放端均与所述静电防护线连接。
可选地，在本实用新型实施例提供的上述阵列基板中，包括衬底基板，位于所述衬底基板上依次层叠设置的缓冲层、半导体层、栅极绝缘层、第一金属层、层间绝缘层、第二金属层、钝化层和平坦化层，其中，
所述半导体层包括各所述晶体管的有源层，所述第一金属层包括各所述晶体管的栅极，所述第二金属层包括各所述晶体管的源电极和漏电极；
与所述两个晶体管的公共漏电极短接的晶体管的栅极通过贯穿所述层间绝缘层的过孔与所述公共漏电极相连，所述源电极和所述漏电极分别通过贯穿所述层间绝缘层和所述栅极绝缘层的过孔与所述有源层相连；
所述静电防护线与所述源电极相连；
与所述信号线连接端相连的两个晶体管的源电极通过贯穿所述层间绝缘层和所述栅极绝缘层的过孔与所述有源层相连，所述信号线与所述信号线连接端相连。
可选地，在本实用新型实施例提供的上述阵列基板中，所有所述晶体管的有源层为一体结构，且各所述晶体管均为多晶硅晶体管。
可选地，在本实用新型实施例提供的上述阵列基板中，各所述晶体管的源电极与所述信号线平行设置，且与所述静电防护线垂直设置。
可选地，在本实用新型实施例提供的上述阵列基板中，所述信号线包括栅线、数据线或测试信号线；所述静电防护线包括公共电极线、高电位参考电压线或低电位参考电压线。
相应地，本实用新型还提供了一种显示装置，包括本实用新型实施例提供的上述任一所述的阵列基板。
本实用新型的有益效果：
本实用新型实施例提供的静电保护电路、阵列基板及显示装置，该静电保护电路包括：第一静电释放端、第二静电释放端和信号线连接端，第一静电释放端和信号线连接端之间连接第一释放子电路，第二静电释放端和信号线连接端之间连接第二释放子电路；第一释放子电路和第二释放子电路均包括至少一个晶体管，且所有晶体管的栅极均不与第一静电释放端、第二静电释放端和信号线连接端连接。在实际应用时，静电保护电路中的第一静电释放端和第二静电释放端分别连接静电防护线如公共电极线、高低电位参考电压线等，信号线连接端连接信号线如栅线、数据线等，当信号线上积累的静电荷形成的电压过大或过小(绝对值很大)时，可以通过第一静电释放电路或第二静电释放电路中的晶体管将信号线与静电防护线导通，从而能够实现对产品中的信号线进行有效的静电释放，又不影响其正常功能的实现。
附图说明
图1为本实用新型实施例提供的静电保护电路的结构示意图之一；
图2为本实用新型实施例提供的静电保护电路的结构示意图之二；
图3为本实用新型实施例提供的静电保护电路的结构示意图之三；
图4为本实用新型实施例提供的静电保护电路的结构示意图之四；
图5为本实用新型实施例提供的静电保护电路的结构示意图之五；
图6为本实用新型实施例提供的静电保护电路的结构示意图之六；
图7为本实用新型实施例提供的静电保护电路的结构示意图之七；
图8A为本实用新型实施例提供的静电保护电路的结构示意图之八；
图8B为本实用新型实施例提供的静电保护电路的结构示意图之九；
图9A至图13B分别为本实用新型实施例提供的静电保护电路的剖面结构示意图和俯视结构示意图。
具体实施方式
为了使本实用新型的目的，技术方案和优点更加清楚，下面结合附图，对本实用新型实施例提供的静电保护电路、其制作方法、有机发光显示面板及显示面板的具体实施方式进行详细地说明。
附图中各层薄膜厚度和形状不反映静电保护电路的真实比例，目的只是示意说明本实用新型内容。
本实用新型的实施例提供一种静电保护电路，如图1所示，包括：第一静电释放端V1、第二静电释放端V2和信号线连接端L1，第一静电释放端V1和信号线连接端L1之间连接第一释放子电路1，第二静电释放端V2和信号线连接端L1之间连接第二释放子电路2；第一释放子电路1和第二释放子电路2均包括至少一个晶体管，且所有晶体管的栅极均不与第一静电释放端V1、第二静电释放端V2和信号线连接端L1连接。
本实用新型实施例提供的静电保护电路包括：第一静电释放端、第二静电释放端和信号线连接端，第一静电释放端和信号线连接端之间连接第一释放子电路，第二静电释放端和信号线连接端之间连接第二释放子电路；第一释放子电路和第二释放子电路均包括至少一个晶体管，且所有晶体管的栅极均不与第一静电释放端、第二静电释放端和信号线连接端连接。在实际应用时，静电保护电路中的第一静电释放端和第二静电释放端分别连接静电防护线如公共电极线、高低电位参考电压线等，信号线连接端连接信号线如栅线、数据线等，当信号线上积累的静电荷形成的电压过大或过小(绝对值很大)时，可以通过第一静电释放电路或第二静电释放电路中的晶体管将信号线与静电防护线导通，从而能够实现对产品中的信号线进行有效的静电释放，又不影响其正常功能的实现。
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，如图1-图8B所示，第一释放子电路1和所述第二释放子电路2均包括串联的两个晶体管。当然，具体实施时，第一释放子电路1和所述第二释放子电路2可以均包括一个晶体管或多个晶体管，只要合理设置连接关系能够实现本实用新型的信号线的静电释放，均属于本实用新型保护的范围。
需要说明的是，为了更好的解释本实用新型，本实用新型的实施例提供的静电保护电路的附图中均是以第一静电释放端和第二静电释放端分别连接了静电防护线、信号线连接端连接了信号线为例进行示意说明的。
实施例一：
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，第一释放子电路和第二释放子电路中的晶体管的栅极均与串联的两个晶体管的公共漏电极连接。具体的，如图1所示，在第一释放子电路1中，第一晶体管M1的栅极G1和第二晶体管M2的栅极G2均与串联的第一晶体管M1和第二晶体管M2的公共漏电极D1连接；在第二释放子电路2中，第三晶体管M3的栅极G3和第四晶体管M4的栅极G4均与串联的第三晶体管M3和第四晶体管M4的公共漏电极D2连接。
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，如图1所示，第一释放子电路1包括第一晶体管M1和第二晶体管M2，第一晶体管M1的源极S1与第一静电释放端V1相连，第一晶体管M1的栅极G1和第二晶体管M2的栅极G2均与串联的第一晶体管M1和第二晶体管M2的公共漏电极D1相连，第二晶体管M2的源极S2与信号线连接端L1相连；
第二释放子电路2包括第三晶体管M3和第四晶体管M4，第三晶体管M3的栅极G3和第四晶体管M4的栅极G4均与串联的第三晶体管M3和第四晶体管M4的公共漏电极D2相连，第三晶体管M3的源极S3与信号线连接端L1相连，第四晶体管M4的源极S4与第二静电释放端V2相连。
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，如图1所示，在第一释放子电路1中，第一晶体管M1为N型晶体管，第二晶体管M2为P型晶体管；在第二释放子电路2中，第三晶体管M3为N型晶体管，第四晶体管M4为P型晶体管；第一静电释放端V1与低电位参考电压线VGL相连，第二静电释放端V2与高电位参考电压线VGH相连。
上述实施例一方案中，当信号线L上积累的静电荷形成的正电压很大时，第一释放子电路1中P型的第二晶体管M2的栅极G2电压相对较小，第二晶体管M2被打开形成导电沟道，由于第一晶体管M1为N型晶体管，第一晶体管M1被打开形成导电沟道，因此信号线L上的正电压通过第二晶体管M2和第一晶体管M1释放至低电位参考电压线VGL，即信号线L与低电位参考电压线VGL导通，从而能够将信号线L上积累的静电荷形成的正电压进行有效的静电释放；当信号线L上积累的静电荷形成的负电压很小(绝对值很大)时，第二释放子电路2中N型的第三晶体管M3的栅极G3电压相对较大，第三晶体管M3被打开形成导电沟道，由于第四晶体管M4为P型晶体管，第四晶体管M4被打开形成导电沟道，因此信号线L上的负电压通过第三晶体管M3和第四晶体管M4释放至高电位参考电压线VGH，即信号线L与高电位参考电压线VGH导通，从而能够将信号线L上积累的静电荷形成的负电压进行有效的静电释放。因此本实用新型实施例一中提供的静电保护电路能够对信号线L上积累的静电荷形成的正电压或负电压进行有效的静电释放，又不影响其正常功能的实现。
实施例二：
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，如图2所示，在第一释放子电路1中，第二晶体管M2为N型晶体管，第一晶体管M1的有源层的离子掺杂浓度大于第二晶体管M2的有源层的离子掺杂浓度，即在制作第一晶体管M1的工艺过程中，在第一晶体管M1的有源层中相对正常起到开关作用的晶体管的有源层中掺杂较大的离子浓度，这样第一晶体管M1相当于一个电阻；
在第二释放子电路2中，第四晶体管M4为N型晶体管，第三晶体管M3的有源层的离子掺杂浓度大于第四晶体管M4的有源层的离子掺杂浓度，即在制作第三晶体管M3的工艺过程中，在第三晶体管M3的有源层中相对正常起到开关作用的晶体管的有源层中掺杂较大的离子浓度，这样第三晶体管M3相当于一个电阻。
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，如图2所示，离子掺杂浓度高的晶体管为N型晶体管或P型晶体管，具体地，第一晶体管M1可以为N型晶体管或P型晶体管，第三晶体管M3可以为N型晶体管或P型晶体管，具体地，图2中均以第一晶体管M1和第三晶体管M3为N型晶体管为例；第一静电释放端V1与低电位参考电压线VGL相连，第二静电释放端V2与高电位参考电压线VGH相连。
需要说明的是，实施例二的图2中的所有晶体管的连接方式与实施例一的图1中的所有晶体管的连接方式相同，仅是晶体管的类型不同，因此图2中各晶体管的连接关系参照图1中的描述，在此不做赘述。
上述实施例二方案中，当信号线L上积累的静电荷形成的正电压很大时，由于第三晶体管M3相当于电阻，因此信号线L上的正电压通过第三晶体管M3释放至第四晶体管M4的栅极G4，N型的第四晶体管M4的被打开形成导电沟道，信号线L上的正电压通过第四晶体管M4释放至高电位参考电压线VGH，即信号线L与高电位参考电压线VGH导通，从而能够将信号线L上积累的静电荷形成的正电压进行有效的静电释放；当信号线L上积累的静电荷形成的负电压很小(绝对值很大)时，第二晶体管M2的栅极G2的正电压相对较大，第二晶体管M2被打开形成导电沟道，由于第一晶体管M1相当于电阻，因此信号线L上的负电压通过第二晶体管M2和第一晶体管M1释放至低电位参考电压线VGL，即信号线L与低电位参考电压线VGL导通，从而能够将信号线L上积累的静电荷形成的负电压进行有效的静电释放。因此本实用新型实施例一中提供的静电保护电路能够对信号线L上积累的静电荷形成的正电压或负电压进行有效的静电释放，又不影响其正常功能的实现。
实施例三：
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，第一释放子电路和第二释放子电路中的晶体管的栅极均浮接。具体地，如图3所示，第一释放子电路1包括第一晶体管M1和第二晶体管M2，第一晶体管M1的栅极G1和第二晶体管M2的栅极G2均浮接，第一晶体管M1的源极S1与第一静电释放端V1相连，第二晶体管M2的源极S2与信号线连接端L1相连；
第二释放子电路2包括第三晶体管M3和第四晶体管M4，第三晶体管M3的栅极G3和第四晶体管M4的栅极G4均浮接，第三晶体管M3的源极S3与信号线连接端L1相连，第四晶体管M4的源极S4与第二静电释放端V2相连。
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，如图3所示，在第一释放子电路1中，第一晶体管M1为N型晶体管，第二晶体管M2为N型晶体管；在第二释放子电路2中，第三晶体管M3为P型晶体管，第四晶体管M4为P型晶体管；第一静电释放端V1与高电位参考电压线VGH相连，第二静电释放端V2与低电位参考电压线VGL相连。
上述实施例三方案中，当信号线L上积累的静电荷形成的正电压很大时，第二释放子电路2中P型的第三晶体管M3的栅极G3电压和第四晶体管M4的栅极G4电压都相对较小，第三晶体管M3和第四晶体管M4均被打开形成导电沟道，信号线L上的正电压通过第三晶体管M3和第四晶体管M4释放至低电位参考电压线VGL，即信号线L与低电位参考电压线VGL导通，从而能够将信号线L上积累的静电荷形成的正电压进行有效的静电释放；当信号线L上积累的静电荷形成的负电压很小(绝对值很大)时，第一释放子电路1中N型的第二晶体管M2的栅极G2电压和第一晶体管M1的栅极G1电压都相对较大，第二晶体管M2和第一晶体管M1均被打开形成导电沟道，信号线L上的负电压通过第二晶体管M2和第一晶体管M1释放至高电位参考电压线VGH，即信号线L与高电位参考电压线VGH导通，从而能够将信号线L上积累的静电荷形成的负电压进行有效的静电释放。因此本实用新型实施例一中提供的静电保护电路能够对信号线L上积累的静电荷形成的正电压或负电压进行有效的静电释放，又不影响其正常功能的实现。
实施例四：
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，第一释放子电路和第二释放子电路中均一个晶体管的栅极与串联的两个晶体管的公共漏电极连接，另一个晶体管的栅极浮接。具体地，如图4所示，第一释放子电路1包括第一晶体管M1和第二晶体管M2，第一晶体管M1的源极S1与第一静电释放端V1相连，第一晶体管M1的栅极G1与串联的第一晶体管M1和第二晶体管M2的公共漏电极D1相连，第二晶体管M2的栅极G2浮接，第二晶体管M2的源极S2与信号线连接端L1相连；
第二释放子电路2包括第三晶体管M3和第四晶体管M4，第三晶体管M3的栅极G3浮接，第三晶体管M3的源极S3与信号线连接端L1相连，第四晶体管M4的栅极G4与串联的第三晶体管M3和第四晶体管M4的公共漏电极D2相连，第四晶体管M4的源极S4与第二静电释放端V2相连。
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，如图4所示，在第一释放子电路1中，第一晶体管M1为N型晶体管，第二晶体管M2为P型晶体管；在第二释放子电路2中，第三晶体管M3为N型晶体管，第四晶体管M4为P型晶体管；第一静电释放端V1与低电位参考电压线VGL相连，第二静电释放端V2与高电位参考电压线VGH相连。
上述实施例四方案中，当信号线L上积累的静电荷形成的正电压很大时，第一释放子电路1中P型的第二晶体管M2的栅极G2电压相对较小，第二晶体管M2被打开形成导电沟道，由于第一晶体管M1为N型晶体管，第一晶体管M1被打开形成导电沟道，因此信号线L上的正电压通过第二晶体管M2和第一晶体管M1释放至低电位参考电压线VGL，即信号线L与低电位参考电压线VGL导通，从而能够将信号线L上积累的静电荷形成的正电压进行有效的静电释放；当信号线L上积累的静电荷形成的负电压很小(绝对值很大)时，第二释放子电路2中N型的第三晶体管M3的栅极G3电压相对较大，第三晶体管M3被打开形成导电沟道，由于第四晶体管M4为P型晶体管，第四晶体管M4被打开形成导电沟道，因此信号线L上的负电压通过第三晶体管M3和第四晶体管M4释放至高电位参考电压线VGH，即信号线L与高电位参考电压线VGH导通，从而能够将信号线L上积累的静电荷形成的负电压进行有效的静电释放。因此本实用新型实施例一中提供的静电保护电路能够对信号线L上积累的静电荷形成的正电压或负电压进行有效的静电释放，又不影响其正常功能的实现。
实施例五：
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，如图5所示，第一释放子电路1包括第一晶体管M1和第二晶体管M2，第一晶体管M1的栅极G1浮接，第一晶体管M1的源极S1与第一静电释放端V1相连，第二晶体管M2的栅极G2与串联的第一晶体管M1和第二晶体管M2的公共漏电极D1相连，第二晶体管M2的源极S2与信号线连接端L1相连；
第二释放子电路2包括第三晶体管M3和第四晶体管M4，第三晶体管M3的栅极G3与串联的第三晶体管M3和第四晶体管M4的公共漏电极D2相连，第三晶体管M3的源极S3与信号线连接端L1相连，第四晶体管M4的栅极G4浮接，第四晶体管M4的源极S4与第二静电释放端V2相连。
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，如图5所示，在第一释放子电路1中，第一晶体管M1为N型晶体管，第二晶体管M2为N型晶体管；在第二释放子电路2中，第三晶体管M3为P型晶体管，第四晶体管M4为P型晶体管；第一静电释放端V1与高电位参考电压线VGH相连，第二静电释放端V2与低电位参考电压线VGL相连。
上述实施例五方案中，当信号线L上积累的静电荷形成的正电压很大时，第二释放子电路2中P型的第三晶体管M3的栅极G3电压和第四晶体管M4的栅极G4电压都相对较小，第三晶体管M3和第四晶体管M4均被打开形成导电沟道，信号线L上的正电压通过第三晶体管M3和第四晶体管M4释放至低电位参考电压线VGL，即信号线L与低电位参考电压线VGL导通，从而能够将信号线L上积累的静电荷形成的正电压进行有效的静电释放；当信号线L上积累的静电荷形成的负电压很小(绝对值很大)时，第一释放子电路1中N型的第二晶体管M2的栅极G2电压和第一晶体管M1的栅极G1电压都相对较大，第二晶体管M2和第一晶体管M1均被打开形成导电沟道，信号线L上的负电压通过第二晶体管M2和第一晶体管M1释放至高电位参考电压线VGH，即信号线L与高电位参考电压线VGH导通，从而能够将信号线L上积累的静电荷形成的负电压进行有效的静电释放。因此本实用新型实施例一中提供的静电保护电路能够对信号线L上积累的静电荷形成的正电压或负电压进行有效的静电释放，又不影响其正常功能的实现。
实施例六：
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，如图6所示，第一释放子电路1包括第一晶体管M1和第二晶体管M2，第一晶体管M1的源极S1与第一静电释放端V1相连，第一晶体管M1的栅极G1与串联的第一晶体管M1和第二晶体管M2的公共漏电极D1相连，第二晶体管M2的栅极浮接，第二晶体管M2的源极S2与信号线连接端L1相连；
第二释放子电路2包括第三晶体管M3和第四晶体管M4，第三晶体管M3的栅极G3与串联的第三晶体管M3和第四晶体管M4的公共漏电极D2相连，第四晶体管M4的栅极G4浮接，第三晶体管M3的源极S3与信号线连接端L1相连，第四晶体管M4的源极S4与第二静电释放端V2相连。
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，如图6所示，在第一释放子电路1中，第一晶体管M1为P型晶体管，第二晶体管M2的有源层的离子掺杂浓度大于第一晶体管M1的有源层的离子掺杂浓度，即在制作第二晶体管M2的工艺过程中，在第二晶体管M2的有源层中相对正常起到开关作用的晶体管的有源层中掺杂较大的离子浓度，这样第二晶体管M2相当于一个电阻；
在第二释放子电路2中，第三晶体管M3为P型晶体管，第四晶体管M4的有源层的离子掺杂浓度大于第三晶体管M3的有源层的离子掺杂浓度，即在制作第四晶体管M4的工艺过程中，在第四晶体管M4的有源层中相对正常起到开关作用的晶体管的有源层中掺杂较大的离子浓度，这样第四晶体管M4相当于一个电阻。
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，离子掺杂浓度高的晶体管为N型晶体管或P型晶体管，具体地，如图6所示，第二晶体管M2可以为N型晶体管或P型晶体管，第四晶体管M4可以为N型晶体管或P型晶体管，图6中均以第二晶体管M2和第四晶体管M4为N型晶体管为例；第一静电释放端V1与低电位参考电压线VGL相连，第二静电释放端V2与高电位参考电压线VGH相连。
上述实施例六方案中，当信号线L上积累的静电荷形成的正电压很大时，第三晶体管M3的栅极G3电压相对较小，第三晶体管M3被打开形成导电沟道，由于第四晶体管M4相当于电阻，因此信号线L上的正电压通过第三晶体管M3和第四晶体管M4释放至高电位参考电压线VGH，即信号线L与高电位参考电压线VGH导通，从而能够将信号线L上积累的静电荷形成的正电压进行有效的静电释放；当信号线L上积累的静电荷形成的负电压很小(绝对值很大)时，由于第二晶体管M2相当于电阻，第一晶体管M1为P型晶体管，因此第一晶体管M1被打开形成导电沟道，因此信号线L上的负电压通过第二晶体管M2和第一晶体管M1释放至低电位参考电压线VGL，即信号线L与低电位参考电压线VGL导通，从而能够将信号线L上积累的静电荷形成的负电压进行有效的静电释放。因此本实用新型实施例一中提供的静电保护电路能够对信号线L上积累的静电荷形成的正电压或负电压进行有效的静电释放，又不影响其正常功能的实现。
实施例七：
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，如图7所示，第一释放子电路1包括第一晶体管M1和第二晶体管M2，第一晶体管M1的栅极G1浮接，第一晶体管M1的源极S1与第一静电释放端V1相连，第二晶体管M2的栅极G2与串联的第一晶体管M1和第二晶体管M2的公共漏电极D1相连，第二晶体管M2的源极S2与信号线连接端L1相连；
第二释放子电路2包括第三晶体管M3和第四晶体管M4，第三晶体管M3的栅极G3浮接，第四晶体管M4的栅极G4与串联的第三晶体管M3和第四晶体管M3的公共漏电极D2相连，第三晶体管M3的源极S3与信号线连接端L1相连，第四晶体管M4的源极S4与第二静电释放端V2相连。
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，如图7所示，在第一释放子电路1中，第二晶体管M2为N型晶体管，第一晶体管M1的有源层的离子掺杂浓度大于第二晶体管M2的有源层的离子掺杂浓度，即在制作第一晶体管M1的工艺过程中，在第一晶体管M1的有源层中相对正常起到开关作用的晶体管的有源层中掺杂较大的离子浓度，这样第一晶体管M1相当于一个电阻；
在第二释放子电路2中，第四晶体管M4为N型晶体管，第三晶体管M3的有源层的离子掺杂浓度大于第四晶体管M4的有源层的离子掺杂浓度，即在制作第三晶体管M3的工艺过程中，在第三晶体管M3的有源层中相对正常起到开关作用的晶体管的有源层中掺杂较大的离子浓度，这样第三晶体管M3相当于一个电阻。
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，离子掺杂浓度高的晶体管为N型晶体管或P型晶体管，具体地，如图7所示，第一晶体管M1可以为N型晶体管或P型晶体管，第三晶体管M3可以为N型晶体管或P型晶体管，图7中均以第一晶体管M1和第三晶体管M3为N型晶体管为例；第一静电释放端V1与低电位参考电压线VGL相连，第二静电释放端V2与高电位参考电压线VGH相连。
上述实施例七方案中，当信号线L上积累的静电荷形成的正电压很大时，由于第三晶体管M3相当于电阻，第四晶体管M4为N型晶体管，因此第四晶体管M4的被打开形成导电通道，因此信号线L上的正电压通过第三晶体管M3和第四晶体管M4释放至高电位参考电压线VGH，即信号线L与高电位参考电压线VGH导通，从而能够将信号线L上积累的静电荷形成的正电压进行有效的静电释放；当信号线L上积累的静电荷形成的负电压很小(绝对值很大)时，第二晶体管M2的栅极G2电压相对较大，第二晶体管M2被打开形成导电通道，由于第一晶体管M1相当于电阻，因此信号线L上的负电压通过第二晶体管M2和第一晶体管M1释放至低电位参考电压线VGL，即信号线L与低电位参考电压线VGL导通，从而能够将信号线L上积累的静电荷形成的负电压进行有效的静电释放。因此本实用新型实施例一中提供的静电保护电路能够对信号线L上积累的静电荷形成的正电压或负电压进行有效的静电释放，又不影响其正常功能的实现。
实施例八：
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，在第一释放子电路中，一个晶体管的栅极与串联的两个晶体管的公共漏电极连接，另一个晶体管的栅极浮接；在第二释放子电路中，两个晶体管的栅极均与串联的两个晶体管的公共漏电极连接；或
在第一释放子电路中，两个晶体管的栅极均与串联的两个晶体管的公共漏电极连接；在第二释放子电路中，一个晶体管的栅极与串联的两个晶体管的公共漏电极连接，另一个晶体管的栅极浮接。
在具体实施时，在本实用新型实施例提供的上述静电保护电路中，如图8A所示，第一释放子电路1包括第一晶体管M1和第二晶体管M2，第二释放子电路2包括第三晶体管M3和第四晶体管M4；其中，
第一晶体管M1的源极S1与第一静电释放端V1相连，第一晶体管M1的栅极G1和第二晶体管M2的栅极G2均与串联的第一晶体管M1和第二晶体管M2的公共漏电极D1相连，第二晶体管M2的源极S2与信号线连接端L1相连；第三晶体管M3的栅极G3浮接，第三晶体管M3的源极S3与信号线连接端L1相连，第四晶体管M4的栅极G4与串联的第三晶体管M3和第四晶体管M4的公共漏电极D2相连，第四晶体管M4的源极S4与第二静电释放端V2相连；或
如图8B所示，第一晶体管M1的源极S1与第一静电释放端V1相连，第一晶体管M1的栅极G1与串联的第一晶体管M1和第二晶体管M2的公共漏电极D1相连，第二晶体管M2的栅极G2浮接，第二晶体管M2的源极S2与信号线连接端L1相连；第三晶体管M3的栅极G3和第四晶体管M4的栅极G4均与串联的第三晶体管M3和第四晶体管M4的公共漏电极D2相连，第三晶体管M3的源极S3与信号线连接端L1相连，第四晶体管M4的源极S4与第二静电释放端V2相连。
具体实施时，图8A和图8B所示的静电保护电路进行静电释放的原理可以参见上述实施例一和实施例四。
需要说明的是，晶体管的栅极浮接是指晶体管的栅极悬空，不与任何的信号线或放电线进行连接。
需要说明的是，由于信号线上积累的正电荷或负电荷形成的电压的绝对值都远远大于高、低电位参考电压线上的电压，因此可以将信号线上的正电压释放至高电位参考电压线上、将信号线上的负电压释放至低电位参考电压线上；当然，较佳地，将信号线上的正电压释放至低电位参考电压线上、将信号线上的负电压释放至高电位参考电压线上，均属于本实用新型实施例保护的范围，在此不做一一举例。
需要说明的是，本实用新型提供的静电保护电路只是给出了实施例一至实施例八的具体电路结构图及静电释放的原理的详细说明，当然，具体实施时，只要合理设置本实用新型实施例中四个晶体管的类型、四个晶体管的栅极连接方式以及晶体管的有源层的掺杂浓度均可以实现信号线上的静电释放，这些变形的静电保护电路均属于本实用新型保护的范围，在此不做一一列举。
基于同一实用新型构思，本实用新型实施例还提供了一种阵列基板，包括显示区和包围显示区的非显示区，显示区包括信号线，非显示区包括静电防护线，非显示区还包括本实用新型实施例提供的上述任一种静电保护电路；其中，
静电保护电路的信号线连接端与信号线连接；
静电保护电路的第一静电释放端和第二静电释放端均与静电防护线连接。
上述阵列基板解决问题的原理与前述静电保护电路相似，因此该阵列基板的实施可以参见前述静电保护电路的实施，重复之处在此不再赘述
在具体实施时，在本实用新型实施例提供的上述阵列基板中，如图9A至图13B所示，图9A为图1和图2所示的静电保护电路对应的在衬底基板上的剖面结构示意图，图9B为图1和图2所示的静电保护电路对应的在衬底基板上的俯视结构示意图；图10A为图4所示的静电保护电路对应的在衬底基板上的剖面结构示意图，图10B为图4所示的静电保护电路对应的在衬底基板上的俯视结构示意图；图11A为图5所示的静电保护电路对应的在衬底基板上的剖面结构示意图，图11B为图5所示的静电保护电路对应的在衬底基板上的俯视结构示意图；图12A为图6所示的静电保护电路对应的在衬底基板上的剖面结构示意图，图12B为图6所示的静电保护电路对应的在衬底基板上的俯视结构示意图；图12A为图7所示的静电保护电路对应的在衬底基板上的剖面结构示意图，图12B为图7所示的静电保护电路对应的在衬底基板上的俯视结构示意图；包括衬底基板10，位于衬底基板10上依次层叠设置的缓冲层20、半导体层30、栅极绝缘层40、第一金属层、层间绝缘层60、第二金属层、钝化层80和平坦化层90，其中，
半导体层30包括各本实用新型实施例提供的上述静电保护电路中的各晶体管的有源层，具体地，半导体层30包括第一晶体管M1的有源层31、第二晶体管M2的有源层32、第三晶体管M3的有源层33和第四晶体管M4的有源层34；
第一金属层包括各晶体管的栅极，具体地，第一金属层包括第一晶体管M1的栅极G1、第二晶体管M2的栅极G2、第三晶体管M3的栅极G3和第四晶体管M4的栅极G4；
第二金属层包括各晶体管的源电极和漏电极，具体地，第二金属层包括第一晶体管M1的源电极S1、漏电极D1、第二晶体管M2的源电极S2、漏电极D1、第三晶体管M3的源电极S3、漏电极D2和第四晶体管M4的源电极S4、漏电极D2；
与两个晶体管的公共漏电极短接的晶体管的栅极通过贯穿层间绝缘层的过孔与公共漏电极相连，各晶体管的源电极和漏电极分别通过贯穿层间绝缘层和栅极绝缘层的过孔与有源层相连；具体地，如图9A和图9B所示，与第一晶体管M1和第二晶体管M2的公共漏电极D1短接的第一晶体管M1的栅极G1和第二晶体管M2的栅极G2通过贯穿层间绝缘层60的过孔O1与公共漏电极D1相连，与第三晶体管M3和第四晶体管M4的公共漏电极D2短接的第三晶体管M3的栅极G3和第四晶体管M4的栅极G4通过贯穿层间绝缘层60的过孔O1与公共漏电极D2相连，第一晶体管的源电极S1和漏电极D1分别通过贯穿层间绝缘层60和栅极绝缘层40的过孔O2与有源层即半导体层30相连，第二晶体管的源电极S2和漏电极D1分别通过贯穿层间绝缘层60和栅极绝缘层40的过孔O2与有源层即半导体层30相连，第三晶体管的源电极S3和漏电极D2分别通过贯穿层间绝缘层60和栅极绝缘层40的过孔O2与有源层即半导体层30相连，第四晶体管的源电极S4和漏电极D2分别通过贯穿层间绝缘层60和栅极绝缘层40的过孔O2与有源层即半导体层30相连；同理，图10A至图13B所示的连接关系参照图9A和图9B所示的实施例，不同的是各晶体管中浮接的栅极悬空，不与任何信号线或放电线连接；
静电防护线(VGH、VGL)与晶体管的源电极(S1、S4)相连；
与信号线连接端L1相连的两个晶体管(第二晶体管M2和第三晶体管M3)的源电极(S2、S3)通过贯穿层间绝缘层60和栅极绝缘层40的过孔与有源层相连，信号线L与信号线连接端L1相连。
在具体实施时，在本实用新型实施例提供的上述阵列基板中，为了简化制作工艺，本实用新型的静电保护电路中的所有晶体管的有源层为一体结构，且各晶体管均为多晶硅晶体管。
需要说明的是，本实用新型实施例提供的上述静电保护电路中的各晶体管的制作方式与现有技术中相同，在此不做详述。
需要说明的是，本实用新型实施例提供的上述静电保护电路中的晶体管可以为薄膜晶体管或场效应晶体管或其它特性相同的器件。
在具体实施时，在本实用新型实施例提供的上述阵列基板中，各晶体管的源电极与信号线平行设置，且与静电防护线垂直设置。
在具体实施时，在本实用新型实施例提供的上述阵列基板中，信号线可以包括栅线、数据线或测试信号线，其中测试信号线可以包括时钟信号线或触控信号线，本实用新型是以栅线为例进行说明的，其它种类的信号线的静电释放原理与栅线的静电释放原理相同，在此不做赘述；静电防护线可以包括公共电极线、高电位参考电压线或低电位参考电压线，本实用新型是以高电位参考电压线和低电位参考电压线为例进行说明的当然也可以是公共电极线，在此不做赘述。
基于同一实用新型构思，本实用新型实施例还提供了一种显示装置，包括本实用新型实施例提供的上述任一种阵列基板。该显示装置解决问题的原理与前述阵列基板相似，因此该显示装置的实施可以参见前述阵列基板的实施，重复之处在此不再赘述。
本实用新型实施例提供的静电保护电路、阵列基板及显示装置，该静电保护电路包括：第一静电释放端、第二静电释放端和信号线连接端，第一静电释放端和信号线连接端之间连接第一释放子电路，第二静电释放端和信号线连接端之间连接第二释放子电路；第一释放子电路和第二释放子电路均包括至少一个晶体管，且所有晶体管的栅极均不与第一静电释放端、第二静电释放端和信号线连接端连接。在实际应用时，静电保护电路中的第一静电释放端和第二静电释放端分别连接静电防护线如公共电极线、高低电位参考电压线等，信号线连接端连接信号线如栅线、数据线等，当信号线上积累的静电荷形成的电压过大或过小(绝对值很大)时，可以通过第一静电释放电路或第二静电释放电路中的晶体管将信号线与静电防护线导通，从而能够实现对产品中的信号线进行有效的静电释放，又不影响其正常功能的实现。
显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (25)

1.一种静电保护电路，其特征在于，包括：第一静电释放端、第二静电释放端和信号线连接端，所述第一静电释放端和所述信号线连接端之间连接第一释放子电路，所述第二静电释放端和所述信号线连接端之间连接第二释放子电路；所述第一释放子电路和所述第二释放子电路均包括至少一个晶体管，且所有所述晶体管的栅极均不与所述第一静电释放端、所述第二静电释放端和所述信号线连接端连接。
2.如权利要求1所述的静电保护电路，其特征在于，所述第一释放子电路和所述第二释放子电路均包括串联的两个晶体管。
3.如权利要求2所述的静电保护电路，其特征在于，所述第一释放子电路和所述第二释放子电路中的晶体管的栅极均与所述串联的两个晶体管的公共漏电极连接。
4.如权利要求3所述的静电保护电路，其特征在于，所述第一释放子电路包括第一晶体管和第二晶体管，所述第一晶体管的源极与所述第一静电释放端相连，所述第一晶体管的栅极和所述第二晶体管的栅极均与串联的所述第一晶体管和所述第二晶体管的公共漏电极相连，所述第二晶体管的源极与所述信号线连接端相连；
所述第二释放子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述第四晶体管的栅极均与串联的所述第三晶体管和所述第四晶体管的公共漏电极相连，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的源极与所述第二静电释放端相连。
5.如权利要求4所述的静电保护电路，其特征在于，在所述第一释放子电路中，所述第二晶体管为N型晶体管，所述第一晶体管的有源层的离子掺杂浓度大于所述第二晶体管的有源层的离子掺杂浓度；
在所述第二释放子电路中，所述第四晶体管为N型晶体管，所述第三晶体管的有源层的离子掺杂浓度大于所述第四晶体管的有源层的离子掺杂浓度。
6.如权利要求2所述的静电保护电路，其特征在于，所述第一释放子电路和所述第二释放子电路中的晶体管的栅极均浮接。
7.如权利要求6所述的静电保护电路，其特征在于，所述第一释放子电路包括第一晶体管和第二晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极均浮接，所述第一晶体管的源极与所述第一静电释放端相连，所述第二晶体管的源极与所述信号线连接端相连；
所述第二释放子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述第四晶体管的栅极均浮接，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的源极与所述第二静电释放端相连。
8.如权利要求2所述的静电保护电路，其特征在于，所述第一释放子电路和所述第二释放子电路中均其中一个晶体管的栅极与所述串联的两个晶体管的公共漏电极连接，另一个晶体管的栅极浮接。
9.如权利要求8所述的静电保护电路，其特征在于，所述第一释放子电路包括第一晶体管和第二晶体管，所述第一晶体管的源极与所述第一静电释放端相连，所述第一晶体管的栅极与串联的所述第一晶体管和所述第二晶体管的公共漏电极相连，所述第二晶体管的栅极浮接，所述第二晶体管的源极与所述信号线连接端相连；
所述第二释放子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极浮接，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的栅极与串联的所述第三晶体管和所述第四晶体管的公共漏电极相连，所述第四晶体管的源极与所述第二静电释放端相连。
10.如权利要求4或9所述的静电保护电路，其特征在于，在所述第一释放子电路中，所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管；在所述第二释放子电路中，所述第三晶体管为N型晶体管，所述第四晶体管为P型晶体管；所述第一静电释放端与低电位参考电压线相连，所述第二静电释放端与高电位参考电压线相连。
11.如权利要求8所述的静电保护电路，其特征在于，所述第一释放子电路包括第一晶体管和第二晶体管，所述第一晶体管的栅极浮接，所述第一晶体管的源极与所述第一静电释放端相连，所述第二晶体管的栅极与串联的所述第一晶体管和所述第二晶体管的公共漏电极相连，所述第二晶体管的源极与所述信号线连接端相连；
所述第二释放子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极与串联的所述第三晶体管和所述第四晶体管的公共漏电极相连，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的栅极浮接，所述第四晶体管的源极与所述第二静电释放端相连。
12.如权利要求7或11所述的静电保护电路，其特征在于，在所述第一释放子电路中，所述第一晶体管为N型晶体管，所述第二晶体管为N型晶体管；在所述第二释放子电路中，所述第三晶体管为P型晶体管，所述第四晶体管为P型晶体管；所述第一静电释放端与高电位参考电压线相连，所述第二静电释放端与低电位参考电压线相连。
13.如权利要求8所述的静电保护电路，其特征在于，所述第一释放子电路包括第一晶体管和第二晶体管，所述第一晶体管的源极与所述第一静电释放端相连，所述第一晶体管的栅极与串联的所述第一晶体管和所述第二晶体管的公共漏电极相连，所述第二晶体管的栅极浮接，所述第二晶体管的源极与所述信号线连接端相连；
所述第二释放子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极与串联的所述第三晶体管和所述第四晶体管的公共漏电极相连，所述第四晶体管的栅极浮接，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的源极与所述第二静电释放端相连。
14.如权利要求13所述的静电保护电路，其特征在于，在所述第一释放子电路中，所述第一晶体管为P型晶体管，所述第二晶体管的有源层的离子掺杂浓度大于所述第一晶体管的有源层的离子掺杂浓度；
在所述第二释放子电路中，所述第三晶体管为P型晶体管，所述第四晶体管的有源层的离子掺杂浓度大于所述第三晶体管的有源层的离子掺杂浓度。
15.如权利要求8所述的静电保护电路，其特征在于，所述第一释放子电路包括第一晶体管和第二晶体管，所述第一晶体管的栅极浮接，所述第一晶体管的源极与所述第一静电释放端相连，所述第二晶体管的栅极与串联的所述第一晶体管和所述第二晶体管的公共漏电极相连，所述第二晶体管的源极与所述信号线连接端相连；
所述第二释放子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极浮接，所述第四晶体管的栅极与串联的所述第三晶体管和所述第四晶体管的公共漏电极相连，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的源极与所述第二静电释放端相连。
16.如权利要求15所述的静电保护电路，其特征在于，在所述第一释放子电路中，所述第二晶体管为N型晶体管，所述第一晶体管的有源层的离子掺杂浓度大于所述第二晶体管的有源层的离子掺杂浓度；
在所述第二释放子电路中，所述第四晶体管为N型晶体管，所述第三晶体管的有源层的离子掺杂浓度大于所述第四晶体管的有源层的离子掺杂浓度。
17.如权利要求5、14和16任一项所述的静电保护电路，其特征在于，离子掺杂浓度高的晶体管为N型晶体管或P型晶体管；所述第一静电释放端与低电位参考电压线相连，所述第二静电释放端与高电位参考电压线相连。
18.如权利要求2所述的静电保护电路，其特征在于，在所述第一释放子电路中，一个晶体管的栅极与所述串联的两个晶体管的公共漏电极连接，另一个晶体管的栅极浮接；在所述第二释放子电路中，两个晶体管的栅极均与所述串联的两个晶体管的公共漏电极连接；或
在所述第一释放子电路中，两个晶体管的栅极均与所述串联的两个晶体管的公共漏电极连接；在所述第二释放子电路中，一个晶体管的栅极与所述串联的两个晶体管的公共漏电极连接，另一个晶体管的栅极浮接。
19.如权利要求18所述的静电保护电路，其特征在于，所述第一释放子电路包括第一晶体管和第二晶体管，所述第二释放子电路包括第三晶体管和第四晶体管；其中，
所述第一晶体管的源极与所述第一静电释放端相连，所述第一晶体管的栅极和所述第二晶体管的栅极均与串联的所述第一晶体管和所述第二晶体管的公共漏电极相连，所述第二晶体管的源极与所述信号线连接端相连；所述第三晶体管的栅极浮接，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的栅极与串联的所述第三晶体管和所述第四晶体管的公共漏电极相连，所述第四晶体管的源极与所述第二静电释放端相连；或
所述第一晶体管的源极与所述第一静电释放端相连，所述第一晶体管的栅极与串联的所述第一晶体管和所述第二晶体管的公共漏电极相连，所述第二晶体管的栅极浮接，所述第二晶体管的源极与所述信号线连接端相连；所述第三晶体管的栅极和所述第四晶体管的栅极均与串联的所述第三晶体管和所述第四晶体管的公共漏电极相连，所述第三晶体管的源极与所述信号线连接端相连，所述第四晶体管的源极与所述第二静电释放端相连。
20.一种阵列基板，包括显示区和包围所述显示区的非显示区，所述显示区包括信号线，所述非显示区包括静电防护线，其特征在于，所述非显示区还包括如权利要求1-19任一项所述的静电保护电路；其中，
所述静电保护电路的信号线连接端与所述信号线连接；
所述静电保护电路的第一静电释放端和第二静电释放端均与所述静电防护线连接。
21.如权利要求20所述的阵列基板，其特征在于，包括衬底基板，位于所述衬底基板上依次层叠设置的缓冲层、半导体层、栅极绝缘层、第一金属层、层间绝缘层、第二金属层、钝化层和平坦化层，其中，
所述半导体层包括各所述晶体管的有源层，所述第一金属层包括各所述晶体管的栅极，所述第二金属层包括各所述晶体管的源电极和漏电极；
与所述两个晶体管的公共漏电极短接的晶体管的栅极通过贯穿所述层间绝缘层的过孔与所述公共漏电极相连，所述源电极和所述漏电极分别通过贯穿所述层间绝缘层和所述栅极绝缘层的过孔与所述有源层相连；
所述静电防护线与所述源电极相连；
与所述信号线连接端相连的两个晶体管的源电极通过贯穿所述层间绝缘层和所述栅极绝缘层的过孔与所述有源层相连，所述信号线与所述信号线连接端相连。
22.如权利要求21所述的阵列基板，其特征在于，所有所述晶体管的有源层为一体结构，且各所述晶体管均为多晶硅晶体管。
23.如权利要求21所述的阵列基板，其特征在于，各所述晶体管的源电极与所述信号线平行设置，且与所述静电防护线垂直设置。
24.如权利要求20所述的阵列基板，其特征在于，所述信号线包括栅线、数据线或测试信号线；所述静电防护线包括公共电极线、高电位参考电压线或低电位参考电压线。
25.一种显示装置，其特征在于，包括如权利要求20-24任一项所述的阵列基板。
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