KR100235133B1 - 반도체장치 - Google Patents

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KR100235133B1
KR100235133B1 KR1019950041944A KR19950041944A KR100235133B1 KR 100235133 B1 KR100235133 B1 KR 100235133B1 KR 1019950041944 A KR1019950041944 A KR 1019950041944A KR 19950041944 A KR19950041944 A KR 19950041944A KR 100235133 B1 KR100235133 B1 KR 100235133B1
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노리히코 가미우라
히사아키 하야시
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니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

본 발명은 스위칭용 TFT를 정전기로부터 보호하고, 수율의 개선을 도모하는 액정표시장치를 제공하기 위한 것이다.
본 발명은, 보조배선(10)과 어드레스배선(2)간에 병렬접속된 2개의 방전용 TFT(21,22)로 이루어지고, 한쪽의 공통 소스 . 드레인이 방전용 TFT(21)의 게이트에 접속되며, 다른쪽은 공통 소스 . 드레인이 방전용 TFT(22)의 게이트에 접속된 한쌍의 방전용 TFT와, 병렬접속된 2개의 방전용 TFT(23, 24)로 이루어지고, 한쪽의 공통 소스 . 드레인이 방전용 TFT(23)의 게이트에 접속되며, 다른쪽의 공통 소스 . 드레인이 방전용 TFT(24)의 게이트에 접속된 한쌍의 방전용 TFT가 직렬접속되어 있는 방전회로(12)가 설치되어 있는 것을 특징으로 한다.

Description

반도체장치
제1도는 본 발명의 제1실시예에 따른 액정표시장치의 개략구성을 나타낸 평면도.
제2도는 제1도의 액정포시장치의 방전회로를 나타낸 도면.
제3도는 본 발명의 제2실시예에 따른 TFT 어레이기판의 주요부(방전회로)의 구성을 나타낸 회로도.
제4도는 본 발명의 제3실시예에 따른 TFT 어레이기판의 주요부(방전회로)의 구성을 나타낸 회로도.
제5도는 방전회로의 전류.전압 특성을 나타낸 특성도.
제6도는 본 발명의 제4실시예에 따른 TFT 어레이기판의 주요부(방전회로)의 구성을 나타낸 회로도.
제7도는 본 발명의 제5실시예에 따른 액정표시장치의 개략구성을 나타낸 평면도.
제8도는 액정표시장치의 방전회로를 나타낸 도면.
제9도는 제7도의 액정표시장치의 다른 방전회로를 나타낸 도면.
제10도는 종래의 액정표시장치의 정전기 대책법을 설명하기 위한 도면.
제11도는 종래의 액정표시장치의 다른 정전기 대책법을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : TFT 어레이기판 2 : 어드레스배선
3 : 데이터배선 4 : 대향전극단자
6 : 화소 10 : 보조배선(제1보조배선)
11 : 대향기판 12 : 방전회로(제1정전기 방전수단)
13 : 방전회로(제1정전기 방전수단) 14 : 방전회로(제2정전기 방전수단)
15 : 방전회로(제2정전기 방전수단) 16 : 비선형 저항소자
20 : 보조배선(제2보조배선) 21 : 방전용 TFT(제1박막 트랜지스터)
22 : 방전용 TFT(제2박막 트랜지스터) 23 : 방전용 TFT(제1박막 트랜지스터)
24 : 방전용 TFT(제2박막 트랜지스터) 25 : 방전용 TFT(제1박막 트랜지스터)
26 : 방전용 TFT(제2박막 트랜지스터) 31 : 방전용 TFT(제1박막 트랜지스터)
32 : 방전용 TFT(제2박막 트랜지스터) 33 : 방전용 TFT(제1박막 트랜지스터)
34 : 방전용 TFT(제2박막 트랜지스터) 41 : 방전용 다이오드(제1다이오드)
42 : 방전용 다이오드(제2다이오드) 43 : 방전용 다이오드(제1다이오드)
44 : 방전용 다이오드(제2다이오드)
571: 방전용 TFT(제1박막 트랜지스터)
572: 방전용 TFT(제2박막 트랜지스터)
573: 방전용 TFT(제3박막 트랜지스터)
574: 방전용 TFT(제4박막 트랜지스터) 64 : 전기단자
65 : 전기단자
[산업상의 이용분야]
본 발명은, 매트릭스 어레이를 사용한 액정표시장치나 반도체기억장치 등의 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
스위칭소자로서 박막트랜지스터(TFT)를 사용한 액티브형 액정표시장치는 박형.경량으로 저전압 구동이 가능하고, 더욱이 컬러화도 용이한 등의 특징도 갖추고 있기 때문에, 최근 퍼스널컴퓨터, 워드프로세서 등의 표시장치로서 이용되고 있다.
이러한 종류의 액정표시장치는 한쌍의 절열성기판(TFT 어레이기판, 대향기판)간에 액정이 밀봉된 구조로 되어 있다. 대향기판상에는 투명전극(대향전극) 배선이 형성되어 있다. 한편, TFT 어레이기판에는 매트릭스상으로 배열된 화소부(표시부)가 형성되어 있다.
화소부(표시부)는 투명전극으로 이루어진 화소전극과, 반도체 활성층으로서 Si층을 이용한 TFT로 형성되고, 이 TFT의 게이트는 어드레스배선에, 드레인은 데이터배선에, 소스는 화소전극에 접속되어 있다.
그런데, TFT는 MOS 트랜지스터와 동일하게 정전기에 약하기 때문에, 정전기를 막기 위한 연구가 TFT 기판에는 실시되어 있다. 예컨대, 제10도에 나타낸 바와 같이 단락용 외주배선(66)을 설치하고, 이것으로 정진기를 막도록 하고 있다.
이 단락용 외주배선(66)은 공정 도중에 스크라이브 등에 의해 TFT 어레이기판으로부터 잘려 떨어지고, 이것에 의해 각 배선[어드레스배선(62), 데이터배선(63)]이 전기적으로 분리되며, IC 등이 실장되어 TFT 어레이기판에 신호가 공급된다.
또한, 실제의 TFT 어레이기판에는 어드레스배선(62)과 데이터배선(63)이 수백 ~ 수천개 형성되지만, 도면에는 간략화 하고 있다. 또한, 도면중 참조부호 64, 65는 전기단자를 나타내고 있다. 또한, 어드레스배선(62)과 데이터배선(63)의 각 교점에는 도시하지 않은 화소부가 형성되어 있다.
그러나, 이 방법에서는 단락용 외주배선(66)이 공정 도중에 잘려 떨어지기 때문에, 최후 공정까지 액정표시장치를 정전기로부터 보호할 수 없게 된다.
따라서, 최후 공정까지 액정표시 장치를 정전기로부터 보호하기 위해 제11도에 나타낸 바와 같이 어드레스배선(62)과 데이터배선(63) 및 화소부의 외주부에 형성된 보조배선(61) 사이에 화소부를 형성하는 것과 동일한 프로세스로 임피던스소자를 배치하는 방법이 제안되고 있다.
제11도에는 임피던스소자로서 2개의 TFT를 병렬로 접속한 것을 나타내고 있다. 즉, 소스와 게이트를 단락시킨 TFT(67)와, 드레인과 게이트를 단락시킨 TFT(68)가 병렬로 접속되어 있는 방전회로로서의 임피던스소자가 도시되어 있다.
이와 같은 방전회로에 의하면, 어드레스배선(62)과 데이터배선(63) 및 보조배선(61)중 어느 하나의 배선이 고전위로 되어도, 한쪽의 TFT가 온상태로 되기 때문에, 정전기를 보조배선(61)으로 막을 수 있다.
또한, 단락용 외부배선의 경우와는 다르게, 방전회로를 공정 도중에 잘라 떨어뜨리지 않기 때문에, 최종 공정까지 액정표시장치를 정전기로부터 보호할 수 있다.
그러나, 이러한 종류의 방전회로를 사용해도 스위칭소자인 TFT에 불량이 생겨, 수율을 충분히 높이는 것이 곤란하게 된다는 문제가 있었다.
상기한 바와 같이, 종래의 TFT 어레이기판을 사용한 액정표시장치에서는 최후 공정까지 스위칭소자인 TFT를 정전기로부터 보호하기 위해 2개의 TFT를 병렬접속하여 이루어진 방전회로를 사용하고 있었지만, 그것으로도 TFT의 불량이 발생하여, 수율을 충분히 높이는 것이 곤란하다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 매트릭스 어레이의 TFT등의 스위칭소자를 정전기로부터 보호하여, 수율의 개선을 도모하는 매트릭스 어레이를 이용한 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명에 따른 반도체장치(청구항 제1항 및, 제1항의 발명)는 복수의 어드레스배선 및 복수의 데이터배선의 각 교점마다 스위칭소자가 형성되는 매트릭스 어레이를 구비하게 되며, 이 매트릭스 어레이는 상기 스위칭소자의 형성영역의 외주부에 형성된 보조배선과, 이 보조배선과 상기 복수의 어드레스배선간의 각 배선간 및 상기 보조배선과 사이 복수의 데이터선의 배선간의 적어도 한쪽의 각 배선간에 형성된 정전기 방전수단으로 이루어지는 정전기 방지수단을 갖추고, 이 정전기 방전수단은 소스 . 드레인이 공통 접속되어 소스. 드레인을 갖추는 제 1 및 제 2박막 트랜지스터로 이루어지는 한쌍의 박막트랜지스터가 복수 및 직렬로 접속되는 한편, 상기 한쌍의 박막트랜지스터의 한쪽의 공통 소스 . 드레인이 상기 제1박막트랜지스터의 게이트와 단락하고, 다른쪽의 공통 소스 . 드레인이 상기 제2박막트랜지스터의 게이트와 단락하고 있는 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체장치(청구항 제2항 및 제2발명)는 복수의 어드레스배선 및 복수의 데이터배선의 각 교점마다 스위칭소자가 형성되는 매트릭스 어레이를 구비하게 되며, 이 매트릭스 어레이는 상기 스위칭소자의 형성영역의 외주부 형성된 보조배선과, 이 보조배선과 상기 복수의 어드레스 배선과의 각 배선간 및 상기 보조배선과 상기 복수의 데이터선과의 각 배선간의 적어도 한쪽의 각 배선간에 형성된 정전기 방전수단으로 이루어지는 정전기 방지수단을 갖추고, 이 정전기 방지수단은 역방향으로 병렬 접속된 제 1 및 제2 다이오드로 이루어지는 한쌍의 다이오드가 복수 및 직렬로 접속된 것인 것을 특징으로 한다.
본 발명의 반도체장치(제3발명)는 복수의 어드레스배선 및 복수의 데이터배선의 각 교점마다 스위칭소자가 형성되는 매트릭스 어레이를 구비하게 되며, 이 매트릭스 어레이는 상기 스위칭소자의 형성영역의 외주부에 형성된 제1보조배선과, 이 제1보조배선과 상기 복수의 어드레스배선과의 각 배선간 및 상기 제1보조배선과 상기 복수의 데이터배선과의 각 배선간의 적어도 한쪽의 각 배선간에 형성된 제1정전기 방전수단으로 이루어지는 제1정전기 방지수단 및 상기 제1보조배선의 외주부에 형성된 제2보조배선, 이 제2보조배선과 상기 복수의 어드레스배선과의 각 배선간 및 상기 제2보조배선과 상기 복수의 데이터배선과의 각 배선간의 적어도 한쪽의 각 배선간에 형성된 제2정전기 방전수단으로 이루어지는 제2정전기 방지수단을 갖추며, 상기 제1정전기 방전수단은 소스 . 드레인이 공통 접속되어 공통 소스 . 드레인을 갖추는 제1 및 제2박막트랜지스터로 이루어지는 한쌍의 박막트랜지스터가 복수 및 직렬로 접속되는 한편, 상기 한쌍의 박막트랜지스터의 한쪽의 공통 소스 . 드레인이 상기 제1박막트랜지스터의 게이트와 단락하고, 다른쪽의 공통 소스 . 드레인이 상기 제2박막 트랜지스터의 게이트와 단락하며, 상기 제2정전기 방전수단은 소스 . 드레인이 공통 접속된 공통 소스 . 드레인을 갖추는 제3 및 제4박막 트랜지스터로 이루어지는 한쌍의 박막트랜지스터인 한편, 이 한쌍의 박막트랜지스터의 한쪽의 공통소스 . 드레인이 상기 제3박막 트랜지스터의 게이트와 단락하며, 다른쪽의 공통 소스 . 드레인이 상기 제4박막트랜지스터의 게이트와 단락하고 있는 것을 특징으로 한다.
또한, 본 발명의 다른 반도체장치(제4발명)는 복수의 어드레스 배선 및 복수의 데이터배선의 각 교점마다 스위칭소자가 형성되는 매트릭스 어레이를 구비하게 되며, 이 매트릭스 어레이는 상기 스위칭소자의 형성영역의 외주부에 형성된 제1보조배선과, 이 제1보조배선과 상기 복수의 어드레스배선과의 각 배선간 및 상기 제1보조배선과 상기 복수의 데이터배선과의 각 배선간의 적어도 한쪽의 각 배선간에 형성된 제1정전기 방전수단으로 이루어지는 제1정전기 방지수단 및 상기 제1보조배선의 외주부에 형성된 제2보조배선과 이 제2보조배선과 상기 복수의 어드레스선과의 각 배선간 및 상기 제2보조배선과 상기 복수의 데이터배선과의 각 배선간의 적어도 한쪽의 각 배선간에 형성된 제2정전기 방전수단으로 이루어지는 제2정전기 방지수단을 갖추고, 상기 제1정전기 방전수단은 역방향 접속된 제1 및 제2다이오드로 이루어지는 한쌍의 다이오드가 복수 및 직렬로 접속된 것이고, 상기 제2정전기 방전수단은 역방향 접속된 제3 및 제4다이오드로 이루어지는 한쌍의 다이오드인 것을 특징으로 한다.
또한, 상기 제3 및 제4 발명에 있어서, 상기 매트릭스 어레이에는 대향전극 단자가 설치되고, 이 대향전극단자는 상기 제1보조배선과 단락되는 한편, 상기 대향전극단자는 배선형 저항소자를 매개로 상기 제2보조배선에 접속되어 있는 것이 바람직하다(제5발명).
[작용]
본원 발명자 등의 예의 연구 결과, 제11도에 나타내는 타입의 방전회로에는 다음과 같은 문제가 있음이 판명되었다.
즉, 통산 TFT의 게이트 절연막의 내압은 100V 정도 이지만, 정전기는 자주 이 내압 이상으로 되는 것이 있고, 이것에 의해 내압 이상의 고전위의 정전기가 대전한 경우, 방전회로를 구성하는 TFT의 게이트 절연막이 파괴되고, 어드레스 또는 데이터배선과 보조배선이 전기적으로 단락하여 스위칭소자가 파괴되어 선결함 불량이 발생된다는 것이 판명되었다(제 1문제)
또한, 방전회로를 구성하는 TFT는 TFT 어레이기판상에 다수(수백개에서 수천개) 형성되기 때문에, 정전기 이외의 먼지 등의 프로세스상의 원인으로 확률적으로 소정 비율로 게이트 절연막에 핀홀 등이 발생하고, 그에 의해 단락 불량도 발생하고 있었다(제 2문제).
더욱이, 방전회로의 TFT는 화소부의 TFT와 동일 프로세스로 형성되기 때문에, TFT의 Vth(임계치 전압)는 같은 정도(통상 약 5V)이다. 이 때문에, 통상의 구동전압(5~25V)으로는 방전회로의 TFT가 온되기 쉽고, 소비전력이 증가한다는 문제가 있었다(제 3문제).
그리고, 본 발명(청구항 제1항)에서는 보조배선으로 정전기를 방전하는(막는) 정전기 방전수단으로서, 병렬접속된 제1 및 제2박막트랜지스터로 이루어진 한쌍의 박막트랜지스터를 직렬로 복수개 접속한 것이면서, 또한 상기 한쌍의 박막트랜지스터의 한쪽의 공통 소스 . 드레인을 상기 제1박막트랜지스터의 게이트로 단락하고, 다른쪽의 공통 소스 . 드레인을 상기 제2박막트랜지스터의 게이트로 단락한 것을 이용하고 있다.
이와 같은 직력구조의 정전기 방전수단에 전압이 인가된 경우, 한쌍의 박막트랜지스터에 인가되는 전압은 직렬접속된 한쌍의 박막트랜지스터의 수(직렬수)에 대응하여 분압된 전압이다.
이것에 의해, 정전기 방전수단에 정전기에 의해 전압(정전기전압)이 인가되어도 실제로 한쌍의 박막트랜지스터에 인가되는 전압은 정전기전압/직렬수로 절감되기 때문에, 박막트랜지스터의 절연파괴는 일어나기 어렵게 된다.
따라서, 고전위의 정전기가 대전된 경우, 정전기 방전수단을 구성하는 박막트랜지스터의 게이트절연막이 파괴되고, 어드레스배선 또는 데이터배선과 보조배선이 전기적으로 단락하여 스위칭소자가 파괴되어 선결함 불량이 발생된다는 문제(제 1문제)를 해결할 수 있도록 된다.
상기한 본 발명(제1 및 제3발명)에 의하면, 매트릭스 어레이의 TFT 등의 스위칭소자를 정전기로부터 보호할 수 있어, 수율의 개선을 도모하는 매트릭스 어레이를 이용한 반도체장치를 제공할 수 있도록 된다.
더욱이, 정전기 이외의 원인, 즉 패턴형성시의 먼지나 성막(成膜)불량 등의 프로세스상의 원인으로 박막트랜지스터의 게이트절연막에 핀홀 등이 발생하고, 그에 의한 단락에 의해 한쌍의 박막트랜지스터가 확률적으로 소정 비율로 불량으로 되어도, 전체의 한쌍의 박막트랜지스터가 불량으로 되는 확률은 낮기 때문에, 나머지 양호한 한쌍의 박막트랜지스터에 의해 정전기 대책을 계속할 수 있어, 제2문제를 해결할 수 있도록 된다.
구체적으로 1개의 방전용 TFT가 단락되어 있을 확률은 10000개당 1개정도(1/10000)이지만, 본 발명의 경우는 직렬이기 때문에, 동일한 장소로 동시에 2개 이상의 TFT가 단락하는 확률은 1/10000 x 1/10000 = 1/100000000 이하로 되어 실제의 불량은 격감한다.
마찬가지로, 상당한 고전위의 정전기가 인가되어, 한쌍의 박막트랜지스터가 확률적으로 소장 비율로 불량으로 되어도, 전체의 한쌍의 박막트랜지스터가 불량으로 될 확률은 낮기 때문에, 남은 양호한 한쌍의 박막트랜지스터에 의해 정전기 대책을 계속할 수 있다.
더욱이, 또한 정전기 방전수단을 구성하는 박막트랜지스터의 임계치 전압은 직렬수에 대응하여 놉게 할 수 있기 때문에, 통상의 구동전압에 있어서 상기 박막트랜지스터의 온전류 누설에 의한 소비전력을 절감할 수 있어, 제3문제를 해결할 수 있게 된다.
또한, 본 발명에 따른 정전기 방전수단에 의하면, 어드레스배선 및 보조배선중 어느 하나의 배선이 고전위로 되어도, 또는 데이터배선 및 보조배선중 어느 하나의 배선이 고전위로 되어도, 정전기 방전수단의 전류 . 전압특성은 비선형인 것으로 된다. 즉, 전압의 상승에 따라 박막트랜지스터의 저항이 크게 저하하여 큰 전류가 흐르도록 된다.
따라서, 정전기와 같은 고전압이 인가된 경우에는 박막트랜지스터의 저항이 크게 저하하기 때문에, 효과적으로 정전기를 막을 수 있다. 더욱이, 상기 기술과 같이 한쌍의 TFT가 단락된 경우에도 상기 전류 . 전압특성은 쌍방향으로 대칭성을 유지한 것으로 되기 때문에, 정전대책과 통상 구동을 양립할 수 있게 된다.
한편, 상기 한쌍의 박막트랜지스터 대신 역방향으로 접속된 한쌍의 다이오드를 직렬로 복수개 접속해도 상기 기술한 작용 . 효과가 생긴다. 따라서, 본 발명의 다른 반도체장치(제 2 및 제4 발명)로도 상기 발명에 따른 반도체장치(제1 및 제3발명)와 동일한 작용 . 효과가 얻어진다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
[제1 실시예]
제1도는 본 발명의 제1실시예에 따른 액정표시장치의 개략구성을 나타낸 평면도이다.
도면중 참조부호 1은 매트릭스 어레이로서의 TFT 어레이기판을 나타내고, 이 TFT 어레이기판(1)과 대향기판(11)간에는 액정층(도시되지 않았음)이 밀봉되어 있다.
TFT 어레이기판(1)에는 복수의 어드레스배선(2) 및 복수의 데이터배선(3)이 형성되어 있고, 이들 배선(2,3)의 각 교점 마다에는 스위칭소자로서의 TFT(도시되지 않았음)가 형성되어 있다.
이 TFT(스위칭용 TFT)의 한쪽의 소스 . 드레인은 화소전극(도시되지 않았음)에 접속되고, 이 화소전극과 스위칭용 TFT에 의해 화소(6)가 구성되어 있다.
스위칭용 TFT는 배선(2,3)의 각 교점마다 형성되어 있기 때문에, 화소(6;화서전극, TFT)가 매트릭스상으로 배열 형성되어 이루어진 화소부(표시부)가 형성되어 있는 것으로 된다. 또한, 스위칭용 TFT의 다른쪽의 소스 . 드레인은 데이터배선(2)에 접속되고, 그리고 스위칭용 TFT의 게이트는 어드레스배선(3)에 접속되어 있다.
여기서, 소스 . 드레인이라는 단어를 사용한 것은 소스로서 사용되고 있던 주단자가 동작에 의해서는 드레인으로서 사용되고, 마찬가지로 드레인으로서 사용되고 있던 주단자가 동작에 의해서는 소스로서 사용되는 것이 있기 때문이다.
TFT 어레이기판(1)의 주변부에는 어드레스배선(2)에 접속되고 외부로부터 전기신호를 받기 위한 전기단자(64)와, 데이터배선(3)에 접속되고 외부로부터 전기신호를 받기 위한 전기단자(65)가 설치되어 있다.
TFT 어레이기판(1)의 화소부(표시부)의 외주, 즉 스위칭소자(TFT)의 형성 영역의 외주부에는 정전기를 방전하기 위한 보조배선(10)이 설치되어 있고, 이 보조배선(10)과 어드레스배선(2)간에는 방전회로(12)가 설치되며, 또한 보조배선(10)과 데이터배선(3)간에 방전회로(13)가 설치되어 있다.
방전회로(12,13)는 모두 같은 구성으로 되고, 예컨대 방전회로(12)는 제2도에 나타낸 바와 같이 4개의 방전용 TFT(21~24)로 구성되어 있다.
즉, 보조배선(10)과 어드레스배선(2)간에는 병렬접속된 2개의 방전용 TFT(21, 22)로 이루어진 한쌍의 방전용 TFT와, 병렬접속된 2개의 방전용 TFT(23,24)로 이루어진 한쌍의 방전용 TFT가 직렬로 접속되어 이루어진 방전회로(12)가 설치되어 있다.
또한, 상기 병렬접속된 2개의 방전용 TFT(21,22)로 이루어진 한쌍의 방전용 TFT의 한쪽의 공통 소스 . 드레인은 방전용 TFT(21)의 게이트와 단락되고, 다른 공통 소스 . 드레인은 방전용 TFT(22)의 게이트에 단락되어 있다.
마찬가지로, 상기 병렬접속된 2개의 방전용 TFT(23,24)로 이루어진 한쌍의 방전용 TFT의 한쪽의 공통 소스 . 드레인은 방전용 TFT(23)의 게이트와 단락되고, 다른 공통 소스 . 드레인은 방전용 TFT(24)의 게이트에 단락되어 있다.
여기서, 방전용 TFT(21~24)는 모두 동일한 채널길이와 채널폭을 갖춘 것이다. 또한, 제2도에 있어서 21a, 21b는 방전용 TFT(21)의 채널용량, 22a, 22b는 방전용 TFT(22)의 채널용량, 23a, 23b는 방전용 TFT(23)의 채널용량, 24a, 24b는 방전용 TFT(24)의 채널용량을 나타내고 있다.
이와 같이 구성된 방전회로(12)에 의하면, 어드레스배선(2)에 정(正)의 정전기가 대전하여, 어드레스배선(2)의 전위가 보조배선(10)의 전위보다도 높게 되면, 방전용 TFT(21,23)가 온상태로 된다.
따라서, 어드레스배선에 대전한 전하는 방전용 TFT(21,23)를 통해 보조배선(10)으로 방전되기 때문에, 제11도의 방전회로와 마찬가지로 스위칭용 TFT를 정전기로부터 보호할 수 있다.
더욱이, 이와 같이 구성된 방전회로(12)에 의하면, 보조배선(10)과 어드레스배선(2)에 인가된 정전기의 전압(정전기 전압)은 방전용 TFT(21)의 채널용량(21b)과 방전용 TFT(22)의 채널용량(22a) 및 방전용 TFT(23)의 채널용량(23b)과 방전용 TFT(24)의 채널용량(21a)에 부가된다.
이에 의해, 방전용 TFT(21~24)의 게이트(게이트절연막)에 실제로 인가되는 전압은 정전기 전압의 반 정도로 되기 때문에, 방전용 TFT(21~24)의 절연파괴는 일어나기 어렵게 된다.
따라서, 고전위의 정전기가 대전해도, 방전용 TFT(21~24)가 절연파괴 되어 어드레스배선(22)과 보조배선(10)이 전기적으로 단락되어 스위칭용 TFT가 파괴되거나 드라이버 IC의 출력신호를 정상으로 인가할 수 없게 된다는 문제는 발생되지 않게 된다.
더욱이, 상기한 바와 같이, 방전회로(12)는 게이트(게이트절연막)의 인가 전압을 약 반분할 수 있다는 이점 외에 그 작성의 프로세스가 제11도의 종래의 방전회로의 그것과 기본적으로 변경되지 않기 때문에, 프로세스적으로도 우수하다는 이점도 갖추고 있다.
상기한 본 실시예에 의하면, TFT 어레이기판(1)의 스위칭소자용 TFT를 종래보다 확실히 정전기로부터 보호할 수 있으며, 따라서 수율 개선을 도모하는 액정표시장치를 제공할 수 있게 된다.
더욱이, 정전기 이외의 원인, 즉 패턴형성시의 먼지나 성막 불량 등의 프로세스상의 원인으로 방전용 TFT의 게이트절연막에 핀홀 등이 발생하고, 그에 따라 단락에 의해 한쪽의 병렬접속된 2개의 방전용 TFT로 이루어진 한쌍의 방전용 TFT가 확률적으로 소정 비율로 불량으로 되어도, 2개의 한쌍의 방전용 TFT 트랜지스터가 동시에 불량으로 되는 확률은 낮기 때문에, 남은 양호한 한쌍의 방전용 TFT에 의해 정전기 대책을 계속할 수 있다.
또한, 예컨대 정전기의 전위가 대단히 높아, 방전용 TFT(21)의 채널용량(21b)이 파괴되어 단락된 것으로 한다. 이 경우, 어드레스배선(2)의 전위는 방전용 TFT(23)의 게이트에 직접 인가되고, 방전용 TFT(23)가 온상태로 되기 때문에, 예컨대 방전용 TFT(21)가 파괴되어도 대전한 전하를 보조배선(10)으로 방전할 수 있다.
방전용 TFT(23)의 채널용량(23b)이 파괴되어 단락된 때는 어드레스배선(2)의 전위는 방전용 TFT(21)의 게이트에 직접 인가되어 방전용 TFT(21)가 온상태로 된다.
따라서, 이 경우도 어드레스배선(2)에 대한 정전기를 보조배선(10)으로 방전할 수 있기 때문에, 방전용 TFT(23)가 파괴되어도 정전대책을 계속할 수 있다.
더욱이, 방전용 TFT 전체의 임계치 전압은 병렬접속된 2개의 방전용 TFT로 이루어진 한쌍의 방전용 TFT의 직렬수에 대응하여 높게 할 수 있기 때문에, 통상의 구동전압에 있어서 방전용 TFT의 온전류 리크에 의해 소비전력을 절감할 수 있게 된다.
제5도에 방전회로(12)의 전류 . 전압특성을 나타낸다. 제5도로부터 방전회로(12)의 전류 . 전압특성은 비선형인 것을 알 수 있다. 즉, 전압(V)이 임계치 전압(Vth) 이상으로 되면, 방전용 TFT의 저항이 크게 저하하여 큰 전류(I)가 흐르는 것을 알 수 있다.
따라서, 정전기와 같은 고전압이 인가된 경우에는 방전용 TFT의 저항이 크게 저하하여, 정전기를 효과적으로 막을 수 있다. 더욱이, 상기 전류 . 전압특성은 쌍방향으로 대칭성을 유지한 것으로 되기 때문에, 정전대책과 통상 구동을 양립할 수 있다.
상기한 방전회로(12)에 관한 작용 . 효과는 데이터배선(3)과 보조배선(10)간에 설치된 방전회로(13)에도 생긴다.
상기한 본 실시예에 의하면, 방전회로로서 병렬접속된 방전용 TFT로 이루어진 한쌍의 방전용 TFT를 직렬로 2개 접속한 것을 사용하고 있기 때문에, 어드레스배선 및 보조배선중 어느 하나의 배선이 고전위로 되어도, 또는 배선 및 보조배선중 어느 하나의 배선이 고전위로 되어도 방전용 TFT가 온상태로되어, 스위칭용 TFT의 파괴를 미연에 방지할 수 있으며, 따라서 수율을 종래보다 높게 할 수 있게 된다.
[제2 실시예]
제3도는 본 발명의 제2실시예에 따른 TFT 어레이기판의 주요부(방전회로)의 구성을 나타낸 회로도이다. 또한, 제2도와 동일부분에는 동일한 부호를 붙이고, 그 상세한 설명은 생략한다.
본 실시예의 방전회로가 제1실시예와 다른점은, 6개의 방전용 TFT로 구성되어 있는 것이다.
즉, 어드레스배선(2)과 보조배선(10)간에는 한쌍의 병렬접속된 방전용 TFT(21,22)와, 한쌍의 병렬접속된 방전용 TFT(23,24) 및, 한쌍의 병렬접속된 방전용 TFT(25,26)를 직렬접속 하여 이루어진 방전회로가 설치되어 있다.
방전용 TFT(21)의 게이트는 한쪽의 공통소스 . 드레인과 단락되고, 방전용 TFT(22)의 게이트는 다른쪽의 공통소스 . 드레인과 단락되어 있다. 마찬가지로, 방전용 TFT(23)의 게이트는 한쪽의 공통소스 . 드레인과 단락되고, 방전용 TFT(24)의 게이트는 다른쪽의 공통 소스 . 드레인과 단락되어 있다. 방전용 TFT(25)의 게이트는 한쪽의 공통 소스 . 드레인과 단락되고, 방전용 TFT(26)의 게이트는 다른쪽의 공통 소스 . 드레인과 단락되어 있다.
또한, 제3도에 있어서 25a, 25b는 방전용 TFT(25)의 채널용량, 26a, 26b는 방전용 TFT(26)의 채널용량을 나타내고 있다.
이와 같이 구성된 방전회로에 의하면, 예컨대 어드레스배선(2)에 정의 정전기보다 높은 고전위고 발생된 것으로 하면, 3개의 방전용 TFT(21,23,25)가 온상태로 되어, 보조배선(10)으로 정전기가 방전된다.
또한, 어드레스배선(10)에 부의 전기에 의한 고전위가 발생된 것으로 하면, 3개의 방전용 TFT(22,24,26)가 온상태로 되어, 보조배선(10)으로 정전기가 방전된다.
본 실시예의 방전회로에서도 앞의 실시예와 동일한 효과가 얻어짐은 물론이고, 본 실시예의 경우 각 게이트 절연막에 미치는 정전기에 의한 전압은 정전기전압의 1/3로 절감된다.
따라서, 앞의 실시예 보다 각 게이트 절연막에 인가되는 실제의 전압은 보다 작게 되어, 방전용 TFT는 보다 파괴되기 어렵게 된다.
또한, 1개의 한싸의 병렬접속된 방전용 TFT가 파괴되어도, 다른 2개의 한쌍의 병렬접속된 방전용 TFT가 남기 때문에 그 이후에 제조공정중에서 더욱 정전기의 발생에 대해서도 상기 실시예와 동일한 방전효과를 유지할 수 있다.
더욱이, 2개의 한쌍의 병렬접속된 방전용 TFT가 동시에 단락하여 불량으로 되어도, 방전회로 전체로서는 불량으로 되지 않기 때문에, 더더욱 수율의 향상을 도모할 수 있다.
[제3 실시예]
제4도는 본 발명의 제3실시예에 따른 TFT 어래이기판의 주요부(방전회로)의 구성을 나타낸 회로도이다. 또한, 제2도와 동일한 부분에는 동일한 부호를 붙이고, 그 상세한 설명은 생략한다.
본 실시예의 방전회로는 방전용 TFT(21,22,23,24)로 이루어진 제1방전회로와, 방전용 TFT(31,32,33,34)로 이루어진 제2방전회로를 병렬로 접속한 구성으로 되어 있다.
즉, 본 실시예의 방전회로는 제2도의 제1실시예의 방전회로를 병렬로 접속한 구성으로 되어 있으며, 오픈불량에 대해 용장성을 구비한 회로구성으로 되어 있다.
제2도의 방전회로의 경우, 예컨대 패턴형성시 등의 프로세스시에 병렬접속된 방전용 TFT(21,22)와 병렬접속된 방전용 TFT(23,24)를 결합하는 배선에 오픈불량이 발생하면, 어드레스배선(2)과 보조배선(10)간에 대전전하(정전기)가 없어지는 경로가 없게 되기 때문에, TFT 어레이기판(1)의 정전기에 대해 내성이 떨어지게 된다.
그러나, 본 실시예의 방전회로는 오픈불량에 대해 용장성을 갖추고 있어, 제1방전회로 또는 제2방전회로중 어느 한쪽이 오픈불량으로 된 경우에도 다른 한쪽의 방전회로에 의해 정전기를 방전할 수 있다.
[제4 실시예]
제6도는 본 발명의 제4실시예에 따른 TFT 어레이기판의 주요부(방전회로)의 구성을 나타낸 회로도이다. 제2도와 동일한 부분에는 동일한 부호를 붙이고, 그 상세한 설명은 생략한다.
본 실시예의 방전회로가 제2도의 제1실시예와 다른 점은 TFT 대신 다이오드가 사용되고 있는 것이다.
즉, 본 실시예의 방전회로는 한쌍의 역방향으로 병렬접속된 방전용 다이오드(41,42)와, 한쌍의 역방향으로 병렬접속된 방전용 다이오드(43,44)를 직렬로 접속한 구성으로 되어 있다.
방전용 다이오드로서는, 예컨대 스위칭용 TFT의 한쪽의 소스 . 드레인 전극과 반도체 활성층(진성반도체(i))간에 설치된 n형 반도체층을 사용한 n-i구성의 다이오드를 사용한다.
구체적으로는, 금속 - 절연체 - 진성반도체(i) - n형 반도체-금속 구조의 다이오드 또는 금속 - 진성반도체(i) - n형반도체 - 금속 구조의 다이오드를 사용한다. 이와 같은 다이오드는 스위칭용 TFT와 동일한 프로세스로 형성할 수 있다.
여기서, n형 반도체는 예컨대 Si에 n형 불순물로서 P(인)를 첨가한 것이다. 또한, n형 불순물 온도는 1x1020~ 1x1023m-3정도로 한다.
이와 같은 n형 반도체를 사용한 방전용 다이오드로 구성된 방전회로에 임계치 전압 이상의 전압이 인가되면, 인가전압에 대해 방전용 다이오드의 저항이 비선형으로 저하하여 큰 전류가 흐르기 때문에, 고전위의 정전기를 효과적으로 제거할 수 있다.
또한, 상기 다이오드의 대신에 1x1020~ 1x1023m-3정도의 B(보론)를 함유한 P형 반도체와 상기 n형 반도체로 이루어진p-n구조의 다이오드를 이용해도 된다.
구체적으로는, 금속 - 절연체 - p형 반도체 - n형 반도체 - 금속구조의 다이오드 또는 금속 - p형 반도체 - n형 반도체 - 금속구조의 다이오드를 사용하고, 이것을 스위칭용 TFT와 동일한 프로세스로 형성할 수 있다.
더욱이, 상기 다이오드 대신 Si 등의 반도체를 사용하지 않는 금속 - 절연체 - 금속(MIM)다이오드를 사용해도 된다. 이 경우, 방전용 다이오드의 구성이 간단하게 완료된다는 이점이 있다.
방전용 다이오드로서 상기 기술한 것 중 어느 하나의 다이오드를 사용한 방전회로로도 한쌍의 역방향으로 직렬접속된 방전용 다이오드가 제2도의 한쌍의 배열 접속된 방전용 TFT와 동일한 기능을 달성하기 때문에, 제1실시예와 동일한 효과를 얻어진다.
예컨대, 한쪽의 한쌍의 병렬접속된 방전용 다이오드가 단락해도, 2개의 한쌍의 병렬접속된 방전용 다이오드가 동시에 불량으로 되는 확률은 낮기 때문에, 남은 양호한 한쌍의 방전용 다이오드에 의해 정전대책을 계속할 수 있다.
또한, 방전용 다이오드로서 MIM다이오드를 사용한 경우에는 TFT 이외의 스위칭소자를 사용한 매트릭스 어레이의 방전회로에 대해서도 용이하게 적용할 수 있다.
[제5 실시예]
제7도는 본 발명의 제5실시예에 따른 액정표시장치의 개략구성을 나타낸 평면도이다. 또한, 제2도와 동일한 부분에는 동일한 부호를 붙이고, 그 상세한 설명은 생략한다. 도면중 동그라미(12,13)는 제8도에 나타낸 바와 같은 2개의 방전용 TFT(571, 572)를 병렬접속하여 이루어진 한쌍의 방전용 TFT를 직렬로 2개 접속한 방전회로를 나타내고 있다.
본 실시예의 액정표시장치가 제1실시예와 다른 점을 보조배선(10)의 외주부에 별도의 보조배선(20)을 설치하고, 더욱이 이 보조배선(20)과 어드레스배선(2)사이와, 보조배선(20)과 데이터배선(3)사이에 각각 방전회로(12,13)와는 별도의 방전회로(14,15)를 설치한 것에 있다.
방전회로(14,15)는 제9도에 나타낸 바와 같은 2개의 방전용 TFT(573,574)를 병렬접속한 한쌍의 방전용 TFT로 구성되어 있다.
이와 같이 구성된 액정표시장치로도 제1실시예와 동일한 효과가 얻어짐은 물론이고, 더욱이 본 실시예에 의하면, 방전회로(14,15)를 설치함으로써 이하와 같은 효과가 얻어진다.
방전회로(14,15)는 병렬접속된 2개의 방전용 TFT로 이루어진 한쌍의 방전용 TFT만으로 구성되어 있기 때문에, 병렬접속된 2개의 방전용 TFT가 2개 직렬로 접속된 구성의 방전회로(12,13)에 비해 저항이 낮아지게 된다.
따라서, 방전회로(14,15)의 방전능력은 방전회로(12,13)의 그것보다 높게 되기 때문에, 방전회로(12,13)만의 경우에 비해 정전기를 보다 효율 좋게 방전 할 수 있다.
또한, 대향기판(11)과 TFT 어레이기판(1)을 서로 붙이는 공정에 있어서 대향기관(11)과 TFT 어레이기판(1)간의 정전기를 방지할 필요가 있다.
여기서, 대향기판(11)에는 통산 TFT 어레이기판(1) 보다도 고전위의 정전기가 대전하고 있기 때문에, 이 고전위의 정전기를 신속하게 TFT 어레이기판(1)에 분산시킬 필요가 있다.
여기서, 본 실시예의 TFT 어레이기판(1)은 고전압에 강한 직렬구조의 방전회로(12,13)가 설치되어 있는 보조배선(10)이 직접 전극단자(4)와 단락되어, 방전능력이 높은 방전회로(14,15)가 설치된 보조배선(20)이 비선형소자(16)를 매개로 대향전극단자(4)에 접속하고 있는 구성으로 되어 있다. 대향전극단자는 대향기판에 있는 투면전극에 전기를 공급하는 단자이다.
비선형소자(16)는 큰 전압이 인가되면 급격히 저항이 저하하고 대전류가 흐르기 때문에, 고전위의 정전기를 신속하게 TFT 어레이기판(1)에 분산시킬 수 있다. 따라서, 정전기 파괴를 발생시키지 않고 동시에 효과적으로 정전기를 막을 수 있다.
또한, 본 실시예로는 직렬구조의 방전회로로서 제1실시예의 방전회로를 사용하지만, 그 대신 다른 실시예의 방전회로를 사용해도 된다.
또한, 방전회로(14,16)의 대신으로 한쌍의 역방향으로 병렬접속된 방전용 다이오드로 이루어진 것을 사용해도 된다.
또한, 방전회로(14,15)를 TFT 어레이기판(1)의 외측에 형성하고, 최종적으로 방전회로(14,15)를 TFT 어레이기판(1)으로부터 분리할 수 있도록 해도 된다.
또한, 본 실시예에 따른 발명의 기본적인 기술사상을 상위 개념으로 설명하면 다음과 같다. 즉, 본 실시예에 따른 발명은 복수의 어드레스배선 및 복수의 데이터배선의 각 교점에 스위칭소자가 형성되는 매트릭스 어레이를 구비하게 되고, 이 매트릭스 어레이는 상기 스위칭소자의 형성영역의 외주부에 형성된 제1보조배선과, 이 제1보조배선과 상기 복수의 어드레스배선과의 각 배선간 및 상기 제1보조배선과 상기 복수의 데이터배선과의 각 배선간의 적어도 한쪽의 각 배선간에 형성된 제1정전기 방전수단으로 이루어진 제1정전기 방지수단 및 상기 제1보조배선의 외주부에 형성된 제2보조배선, 이 제2보조배선과 상기 복수의 어드레스배선과의 각 배선간 및 상기 제2보조배선과 상기 복수의 데이터배선과의 각 배선간의 적어도 한쪽의 각 배선간에 형성된 제2정전기 방전 수단으로 이루어진 제2정전기 방지수단을 갖추고, 상기 제1정전기 방전수단은 소스 . 드레인이 공통 접속되어 공통 소스 . 드레인을 갖추는 제1 및 제2박막 트랜지스터로 이루어진 한쌍의 박막트랜지스터가 복수 및 직렬로 접속된 것이고, 또한 상기 한쌍의 박막트랜지스터의 한쪽의 공통 소스 . 트레인이 상기 제1박막 트랜지스터의 게이트와 단락하고, 다른편의 공통 소스 . 드레인이 상기 제2박막 트랜지스터의 게이트와 단락하며, 상기 제2정전기 방전수단은 소스 . 드레인이 공통접속된 공통 소스 . 드레인을 갖추는 제3 및 제4박막 트랜지스터로 이루어진 한쌍의 박막트랜지스터이고, 또한 이 한쌍의 트랜지스터의 한쪽의 공통 소스 . 드레인이 상기 제3박막트랜지스터의 게이트와 단락으로 다른 편의 공통 소스 . 드레인이 상기 제4박막트랜지스터와 단락하고 있는 것을 특징으로 한다.
또한, 본 발명은 상기 기술한 실시예에 한정되는 것은 아니고, 예컨대 상기 실시예에서는 매트릭스 어레이를 구비한 반도체장치로서 액정표시장치의 경우에 대해서 설명하였지만, 본 발명은 다른 매트릭스 어레이를 구비한 반도체 장치, 예컨대 TFT 메모리어레이를 구비한 반도체 기억장치에도 사용할 수 있다.
또한, 상기 실시예에서는 매트릭스 어레이에 설치된 스위칭소자로서 TFT를 사용한 경우에 관해서 설명했지만, TFT의 대용으로 MIM 다이오드 등의 다른 스위칭소자를 사용해도 된다.
또한, 상기 실시예에서는 보조배선과 데이터배선과의 배선간 및 보조배선과 어드레스배선간의 양방향 방전회로를 설치한 경우에 관해서 설명하였지만, 어느 한쪽의 배선간에 방전회로를 설치해도 된다.
그의 다른 본 발명의 요지를 이탈하지 않는 범위에서 다양하게 변형하여 실시할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, TFT등의 스위칭소자를 정전기로부터 충분히 보호받지 못한 원인이 종래의 방전회로인 것을 독자적으로 설명하고, 그 문제를 해결할 수 있는 구성의 정전기 방전수단을 매트릭스 어레이에 채용함으로써, TFT 등의 스위칭소자를 종래보다도 확실하게 정전기로부터 보호하고, 따라서 수율의 개선을 도모하는 매트릭스 어레이를 사용한 반도체장치를 제공할 수 있게 된다.

Claims (2)

  1. 복수의 어드레스배선 및 복수의 데이터배선의 각 교점마다 스위칭소자가 형성되어 이루어진 매트릭스 어레이를 구비하여 이루어지고, 이 매트릭스 어레이는 상기 스위칭소자의 형성영역의 외주부에 형성된 보조배선과, 이 보조배선과 상기 복수의 어드레스배선과의 각 배선간 및, 상기 보조배선과 상기 복수의 데이터배선과의 각 배선간의 적어도 한쪽의 각 배선간에 형성된 정전기방전수단으로 이루어진 정전기 방지수단을 갖추며, 이 정전기 방전수단은 소스 . 드레인이 공통접속되어 공통 소스 . 드레인을 갖춘 제1 및 제2박막트랜지스터로 이루어진 한쌍의 박막트랜지스터를 복수개로 구성하면서 상기 한쌍의 박막트랜지스터의 한쪽의 공통 소스 . 드레인이 상기 제1박막트랜지스터의 게이트와 단락되고, 다른쪽의 공통 소스 . 드레인이 상기 제2박막트랜지스터의 게이트와 단락되고 있으면서 상기 매트릭스 어레이의 상기 배선간에 상기 한쌍의 박막트랜지스터를 복수 직렬로 접속하여 이루어진 것을 특징으로 하는 반도체장치.
  2. 복수의 어드레스배선 및 복수의 데이터배선의 각 교점마다 스위칭소자가 형성되어 이루어진 매트릭스 어레이를 구비하여 이루어지고, 이 매트릭스 어레이는 상기 스위칭소자의 형성영역의 외주부에 형성된 보조배선과, 이 보조배선과 상기 복수의 어드레스배선과의 각 배선간 및, 상기 보조배선과 상기 복수의 데이터배선과의 각 배선간의 적어도 한쪽의 각 배선간에 형성된 정전기 방전수단으로 이루어진 정전기 방지수단을 갖추며, 이 정전기 방지수단은 역방향으로 병렬접속된 제1 및 제2다이오드로 이루어진 한쌍의 다이오드를 복수로 구성하면서 상기 매트릭스 어레이의 상기 배선간에 상기 한쌍의 다이오드를 복수 직렬로 접속하여 이루어진 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100684697B1 (ko) * 1998-02-19 2007-02-20 세이코 엡슨 가부시키가이샤 액티브 매트릭스 기판, 전기 광학 장치, 액티브 매트릭스 기판의 제조 방법 및 전자 기기

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100252308B1 (ko) * 1997-01-10 2000-04-15 구본준, 론 위라하디락사 박막트랜지스터 어레이
KR100451380B1 (ko) * 1997-08-07 2005-04-20 엘지.필립스 엘시디 주식회사 정전기방지용액정표시패널
JP3006584B2 (ja) * 1998-05-14 2000-02-07 日本電気株式会社 薄膜トランジスタアレイ
KR100612988B1 (ko) * 1998-10-13 2006-11-10 삼성전자주식회사 액정표시장치 패널용 정전기 보호회로
KR100628254B1 (ko) * 2000-04-12 2006-09-27 엘지.필립스 엘시디 주식회사 액정 표시 장치
KR100658526B1 (ko) * 2000-08-08 2006-12-15 엘지.필립스 엘시디 주식회사 액정 표시장치의 정전 손상 보호장치
JP4718677B2 (ja) * 2000-12-06 2011-07-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US7269027B2 (en) * 2001-08-03 2007-09-11 National Semiconductor Corporation Ceramic optical sub-assembly for optoelectronic modules
GB0119299D0 (en) 2001-08-08 2001-10-03 Koninkl Philips Electronics Nv Electrostatic discharge protection for pixellated electronic device
TW550528B (en) * 2002-03-29 2003-09-01 Chi Mei Optoelectronics Corp Display device
JP2004246202A (ja) * 2003-02-14 2004-09-02 Koninkl Philips Electronics Nv 静電放電保護回路を有する電子装置
US7297979B2 (en) 2003-12-18 2007-11-20 Samsung Electronics Co., Ltd. Thin film transistor array panel for a display
JP4640916B2 (ja) * 2004-02-23 2011-03-02 シャープ株式会社 表示装置用基板、液晶表示パネル及び液晶表示装置並びにリペア用配線の欠陥検査方法
JP4186970B2 (ja) * 2005-06-30 2008-11-26 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010335B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4151688B2 (ja) * 2005-06-30 2008-09-17 セイコーエプソン株式会社 集積回路装置及び電子機器
US20070001984A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4010336B2 (ja) 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4306654B2 (ja) 2005-07-26 2009-08-05 カシオ計算機株式会社 トランジスタアレイパネル
JP4940615B2 (ja) * 2005-09-30 2012-05-30 カシオ計算機株式会社 液晶表示装置
US8139174B2 (en) * 2006-01-10 2012-03-20 Chimei Innolux Corporation Display device for displaying images involving display pixels and non-display pixels
JP4586739B2 (ja) * 2006-02-10 2010-11-24 セイコーエプソン株式会社 半導体集積回路及び電子機器
US20070246778A1 (en) * 2006-04-21 2007-10-25 Meng-Chi Liou Electrostatic discharge panel protection structure
JP4506899B2 (ja) * 2009-07-16 2010-07-21 カシオ計算機株式会社 薄膜トランジスタパネルおよびその製造方法
KR102219516B1 (ko) * 2014-04-10 2021-02-25 삼성디스플레이 주식회사 표시 기판
JP6566316B2 (ja) 2015-10-23 2019-08-28 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 保護回路および電子機器
CN106200172B (zh) * 2016-07-14 2020-06-02 京东方科技集团股份有限公司 一种阵列基板及显示装置
CN206057764U (zh) * 2016-09-28 2017-03-29 京东方科技集团股份有限公司 阵列基板和显示装置
US10147718B2 (en) * 2016-11-04 2018-12-04 Dpix, Llc Electrostatic discharge (ESD) protection for the metal oxide medical device products
CN106909010B (zh) * 2017-05-10 2020-03-10 京东方科技集团股份有限公司 一种静电防止电路、阵列基板及显示装置
JP6753885B2 (ja) 2018-04-16 2020-09-09 シャープ株式会社 アクティブマトリクス基板、表示装置およびアクティブマトリクス基板の欠陥修正方法
KR102614073B1 (ko) * 2019-12-20 2023-12-14 엘지디스플레이 주식회사 전계발광 표시장치
CN115633526B (zh) * 2022-12-21 2023-04-07 固安翌光科技有限公司 发光装置及发光装置的制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63220289A (ja) * 1987-03-10 1988-09-13 日本電気株式会社 薄膜トランジスタアレイ
GB9226890D0 (en) * 1992-12-23 1993-02-17 Philips Electronics Uk Ltd An imaging device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100684697B1 (ko) * 1998-02-19 2007-02-20 세이코 엡슨 가부시키가이샤 액티브 매트릭스 기판, 전기 광학 장치, 액티브 매트릭스 기판의 제조 방법 및 전자 기기

Also Published As

Publication number Publication date
JP3315829B2 (ja) 2002-08-19
JPH08146460A (ja) 1996-06-07
KR960019802A (ko) 1996-06-17
US5744837A (en) 1998-04-28

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