JP4506899B2

JP4506899B2 - 薄膜トランジスタパネルおよびその製造方法

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Publication number: JP4506899B2
Application number: JP2009167346A
Authority: JP
Inventors: 伸一下牧; 仁渡辺
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2009-07-16
Filing date: 2009-07-16
Publication date: 2010-07-21
Anticipated expiration: 2023-05-15
Also published as: JP2009244899A

Description

この発明は薄膜トランジスタパネルおよびその製造方法に関する。

アクティブマトリックス型液晶表示装置における薄膜トランジスタパネルには、基板上に走査ラインおよびデータラインがマトリックス状に設けられ、その各交点近傍にスイッチング素子としての薄膜トランジスタが両ラインに接続されて設けられ、それらの上に画素電極が薄膜トランジスタに接続されて設けられたものがある（例えば、特許文献１参照）。

特開平１−１５６７２５号公報（第１図、第４図）

すなわち、特許文献１に記載の薄膜トランジスタパネルでは、基板上に半導体薄膜が設けられ、その上にゲート絶縁膜が設けられ、その上にゲート電極を含む走査ラインが設けられ、その上に層間絶縁膜が設けられ、その上にデータラインが半導体薄膜のドレイン領域に接続されて設けられ、その上にオーバーコート膜が設けられ、その上に画素電極が半導体薄膜のソース領域に接続されて設けられている。

この場合、データラインは、その下の層間絶縁膜およびゲート絶縁膜にフォトリソグラフィ法により形成されたコンタクトホールを介して半導体薄膜のドレイン領域に接続されている。また、画素電極は、その下のオーバーコート膜、層間絶縁膜およびゲート絶縁膜にフォトリソグラフィ法により形成されたコンタクトホールを介して半導体薄膜のソース領域に接続されている。さらに、例えば走査ラインの接続パッドを露出させるため、少なくとも層間絶縁膜にフォトリソグラフィ法によりコンタクトホールを形成する必要がある。

このように、特許文献１に記載の薄膜トランジスタパネルでは、コンタクトホールを形成するためのフォトリソグラフィ工程が少なくとも３回であるため、どちらかと言えば製造工程数が多いという問題があった。
そこで、この発明は、製造工程数を少なくすることができる薄膜トランジスタパネルおよびその製造方法を提供することを目的とする。

請求項１に記載の発明は、薄膜トランジスタのゲート電極を含む走査ラインと、該走査ライン上に設けられたゲート絶縁膜および層間絶縁膜と、半導体薄膜と該半導体薄膜にそれぞれ接続された一対の電極を有し、前記ゲート絶縁膜と前記層間絶縁膜との間に前記走査ラインに接続されて設けられた静電保護素子とを備える薄膜トランジスタパネルにおいて、前記静電保護素子と前記走査ラインとを接続するために前記層間絶縁膜上に設けられた接続配線の一端部は前記層間絶縁膜に形成された上部コンタクトホールおよび該上部コンタクトホールを介して前記ゲート絶縁膜に形成された下部コンタクトホールを介して前記走査ラインに接続され、前記静電保護素子の前記半導体薄膜は前記走査ラインと重ねずに配置されていることを特徴とする薄膜トランジスタパネルである。
請求項２に記載の発明は、請求項１に記載の発明において、前記静電保護素子を介して前記走査ラインに接続されて前記層間絶縁膜上に設けられた静電保護リングを更に備えることを特徴とするものである。
請求項３に記載の発明は、請求項２に記載の発明において、前記層間絶縁膜上に補助容量ラインが前記静電保護リングに接続されて設けられていることを特徴とするものである。
請求項４に記載の発明は、請求項３に記載の発明において、前記静電保護リング、前記接続配線および前記補助容量ラインは同一の材料によって形成されていることを特徴とするものである。
請求項５に記載の発明は、請求項３又は４に記載の発明において、前記ゲート絶縁膜上にデータラインが前記薄膜トランジスタのドレイン電極に接続されて設けられ、前記補助容量ラインは前記データラインと重ね合わされていることを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記補助容量ラインの前記データラインと重ね合わされた部分の幅は前記データラインの幅よりも広くなっていることを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記補助容量ラインは、幅が前記データラインの幅よりも広い遮光性金属からなる第１の補助容量ラインと、幅が前記第１の補助容量ラインの幅よりも広い透光性金属からなる第２の補助容量ラインとの２層構造であることを特徴とするものである。
請求項８に記載の発明は、請求項２〜７の何れか一項に記載の発明において、前記層間絶縁膜上に設けられたオーバーコート膜上に画素電極が前記薄膜トランジスタのソース電極に接続されて設けられ、該画素電極の両辺部はその両側に配置された前記補助容量ラインと重ね合わされていることを特徴とするものである。
請求項９に記載の発明は、請求項８に記載の発明において、前記ソース電極は前記ゲート絶縁膜上に設けられ、前記層間絶縁膜上に前記ソース電極と前記画素電極とを接続する別の接続配線が設けられていることを特徴とするものである。
請求項１０に記載の発明は、請求項９に記載の発明において、前記別の接続配線は前記補助容量ラインと同一の材料によって形成されていることを特徴とするものである。
請求項１１に記載の発明は、請求項９に記載の発明において、前記別の接続配線は透光性金属によって形成されていることを特徴とするものである。
請求項１２に記載の発明は、請求項８〜１１の何れか一項に記載の発明において、前記ソース電極は前記ゲート絶縁膜上に設けられ、前記画素電極は前記オーバーコート膜および前記層間絶縁膜に形成されたコンタクトホールを介して前記ソース電極に接続されていることを特徴とするものである。
請求項１３に記載の発明は、薄膜トランジスタのゲート電極を含む走査ラインと、該走査ライン上に設けられたゲート絶縁膜および層間絶縁膜と、前記走査ラインと重ねずに配置された半導体薄膜と該半導体薄膜にそれぞれ接続された一対の電極を有し、前記ゲート絶縁膜と前記層間絶縁膜との間に前記走査ラインに接続されて設けられた静電保護素子とを備える薄膜トランジスタパネルの製造方法において、前記走査ラインの所定の箇所上における前記層間絶縁膜に上部コンタクトホールを形成し、連続して、該上部コンタクトホールを介して前記ゲート絶縁膜に下部コンタクトホールを形成し、前記静電保護素子と前記走査ラインとを接続するための接続配線を、前記層間絶縁膜上、前記上部コンタクトホール内および前記下部コンタクトホール内に、前記走査ラインに接続させて形成することを特徴とする薄膜トランジスタパネルの製造方法である。
請求項１４に記載の発明は、請求項１３に記載の発明において、前記静電保護素子を介して前記走査ラインに接続された静電保護リングを、前記層間絶縁膜上に前記接続配線と同一の材料によって前記接続配線と同時に形成することを特徴とするものである。
請求項１５に記載の発明は、請求項１４に記載の発明において、前記層間絶縁膜上に補助容量ラインを前記静電保護リングに接続させて形成することを特徴とするものである。
請求項１６に記載の発明は、請求項１５に記載の発明において、前記静電保護リング、前記接続配線および前記補助容量ラインを同一の材料によって同時に形成することを特徴とするものである。
請求項１７に記載の発明は、請求項１５又は１６に記載の発明において、前記補助容量ラインは、前記ゲート絶縁膜上に前記薄膜トランジスタのドレイン電極に接続されて設けられたデータラインと重ね合わされるように形成することを特徴とするものである。
そして、この発明によれば、走査ラインの所定の箇所上における層間絶縁膜およびゲート絶縁膜に連続してコンタクトホールを形成し、層間絶縁膜上に静電保護素子と走査ラインとを接続するための接続配線をその一端部をコンタクトホールを介して走査ラインに接続させて形成することにより、コンタクトホール形成工程を１回減らすことができ、したがってその分だけ製造工程数を少なくすることができる。

以上説明したように、この発明によれば、走査ラインの所定の箇所上における層間絶縁膜およびゲート絶縁膜に連続してコンタクトホールを形成し、層間絶縁膜上に静電保護素子と走査ラインとを接続するための接続配線をその一端部をコンタクトホールを介して走査ラインに接続させて形成することにより、コンタクトホール形成工程を１回減らすことができ、したがってその分だけ製造工程数を少なくすることができる。

この発明の第１実施形態としての薄膜トランジスタパネルの一部の等価回路的平面図。図１に示す薄膜トランジスタパネルの表示領域の一部の透過平面図。図２のＩＩＩ−ＩＩＩ線に沿う断面図。走査ライン用静電保護素子の部分の断面図。データライン用静電保護素子の部分の断面図。各接続パッドの部分の断面図。図４に示す部分の製造に際し、当初の製造工程の断面図。図７に続く製造工程の断面図。この発明の第２実施形態としての薄膜トランジスタパネルの図３同様の断面図。この発明の第３実施形態としての薄膜トランジスタパネルの図３同様の断面図。この発明の第４実施形態としての薄膜トランジスタパネルの図２同様の透過平面図。この発明の第５実施形態としての薄膜トランジスタパネルの図１１同様の透過平面図。

（第１実施形態）
図１はこの発明の第１実施形態としてのアクティブマトリックス型液晶表示装置における薄膜トランジスタパネルの一部の等価回路的平面図を示す。この薄膜トランジスタパネルはガラス基板１を備えている。ガラス基板１上において一点鎖線で囲まれた領域は表示領域２となっている。

表示領域２には、マトリックス状に配置された複数の画素電極３と、これらの画素電極３にそれぞれ接続された複数の薄膜トランジスタ４と、行方向に配置され、薄膜トランジスタ４に走査信号を供給する複数の走査ライン５と、列方向に配置され、薄膜トランジスタ４にデータ信号を供給する複数のデータライン６と、列方向に配置され、画素電極３との間で補助容量部Ｃｓを形成する複数の補助容量ライン７とが設けられている。この場合、画素電極３とその両側に配置された２本の補助容量ライン７との間でそれぞれ補助容量部Ｃｓが形成されている。

各走査ライン５の右端部は、ガラス基板１上において表示領域２の右側に設けられた二点鎖線で示す走査用ドライバ搭載領域８内に設けられた出力側の接続パッド９に接続されている。各走査ライン５の左端部は、ガラス基板１の左端面まで延ばされている。

各データライン６の下端部は、ガラス基板１上において表示領域２の下側に設けられた二点鎖線で示すデータ用ドライバ搭載領域１０内に設けられた出力側の接続パッド１１に接続されている。各データライン６の上端部は、ガラス基板１の上端面まで延ばされている。

各補助容量ライン７の上端部および下端部は、ガラス基板１上において表示領域２の周囲に設けられた静電保護リング１２の上辺部および下辺部に接続されている。ガラス基板１上において静電保護リング１２の左辺部の外側には、走査ライン用静電保護素子１３が当該左辺部と走査ライン５とに接続されて設けられている。ガラス基板１上において静電保護リング１２の上辺部の外側には、データライン用静電保護素子１４が当該上辺部とデータライン６とに接続されて設けられている。

走査用ドライバ搭載領域８内に設けられた入力側の接続パッド１５、データ用ドライバ搭載領域１０内に設けられた入力側の接続パッド１６および静電保護リング１２に接続された接続パッド１７は、ガラス基板１上の右下角部に設けられた外部接続端子１８に引き回し線１９を介して接続されている。

ここで、この薄膜トランジスタパネルにおける静電対策について簡単に説明する。例えば、ガラス基板１の左端面あるいは上端面に外部から静電気が帯電すると、静電保護素子１３、１４が導通し、静電保護リング１２、全ての走査ライン５、全てのデータライン６および全ての補助容量ライン７が同電位となり、これにより薄膜トランジスタ４が静電破壊しないようにすることができる。

次に、図２は図１に示す薄膜トランジスタパネルの表示領域２の一部の透過平面図を示す。ここで、図２を明確にする目的で、各画素電極３の縁部に斜めの短い実線のハッチングが記入されている。

補助容量ライン７は、幅（走査ライン５と平行な方向の長さ）がデータライン６の幅よりもある程度大きい遮光性金属からなる第１の補助容量ライン７ａと、幅が第１の補助容量ライン７ａの幅よりもある程度大きい透光性金属からなる第２の補助容量ライン７ｂとの２層構造となっている。

補助容量ライン７はデータライン６と重ね合わされている。画素電極３の左右辺部はその左右両側のデータライン６および補助容量ライン７と重ね合わされている。画素電極３の上辺部はその前段の走査ライン５と重ね合わされている。ここで、第２の補助容量ライン７ｂの左側の縁部は直線となっているが、右側の縁部において薄膜トランジスタ４および走査ライン５に対応する部分は切欠部となっている。

この場合、後で説明するが、補助容量ライン７は、厚さ方向において、すなわち、図２における紙面垂直方向において、データライン６と画素電極３との間にそれぞれ絶縁膜を介して設けられている。そして、第１の補助容量ライン７ａの幅がデータライン６の幅よりもある程度大きくなっているため、走査ライン５と平行方向の位置ずれがあっても、第１の補助容量ライン７ａは、データライン６が画素電極３と直接対向しないようにデータライン６を確実に覆っている。

また、図１に示すように、補助容量ライン７はデータライン６の配置領域のほぼ全域に亘って配置されているため、補助容量ライン７は、画素電極３に対し、走査ライン５と直交する方向の位置ずれがあっても、画素電極３と確実に重なり、位置合わせずれによる補助容量の変動を確実に防止している。

次に、図１および図２に示す薄膜トランジスタパネルの具体的な構造について説明する。まず、図３は図２のＩＩＩ−ＩＩＩ線に沿う断面図を示す。ガラス基板１の上面の所定の箇所にはクロムやアルミニウム系金属などからなるゲート電極２１を含む走査ライン５（図２参照）が設けられている。ゲート電極２１および走査ライン５を含むガラス基板１の上面には窒化シリコンからなるゲート絶縁膜２２が設けられている。

ゲート電極２１上におけるゲート絶縁膜２２の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜２３が設けられている。半導体薄膜２３の上面のほぼ中央部には窒化シリコンからなるチャネル保護膜２４が設けられている。

チャネル保護膜２４の上面両側およびその両側における半導体薄膜２３の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層２５、２６が設けられている。オーミックコンタクト層２５、２６の上面およびその各近傍のゲート絶縁膜２２の上面の所定の箇所にはクロムやアルミニウム系金属などからなるソース電極２７およびドレイン電極２８が設けられている。

そして、ゲート電極２１、ゲート絶縁膜２２、半導体薄膜２３、チャネル保護膜２４、オーミックコンタクト層２５、２６、ソース電極２７およびドレイン電極２８により、薄膜トランジスタ４が構成されている。

ゲート絶縁膜２２の上面の所定の箇所にはクロムやアルミニウム系金属などからなるデータライン６がドレイン電極２８に接続されて設けられている。薄膜トランジスタ４およびデータライン６を含むゲート絶縁膜２２の上面には窒化シリコンからなる層間絶縁膜２９が設けられている。

データライン６上における層間絶縁膜２９の上面の所定の箇所にはクロムやアルミニウム系金属などの遮光性金属からなる第１の補助容量ライン７ａとＩＴＯやＺｎＯなどの透光性金属からなる第２の補助容量ライン７ｂとからなる２層構造の補助容量ライン７が設けられている。

ソース電極２７上における層間絶縁膜２９の上面の所定の箇所にはクロムやアルミニウム系金属などからなる下層金属層３０ａとＩＴＯやＺｎＯなどからなる上層金属層３０ｂとからなる２層構造の接続配線３０が設けられている。接続配線３０は、層間絶縁膜２９の所定の箇所に形成されたコンタクトホール３１を介してソース電極２７に接続されている。

補助容量ライン７および接続配線３０を含む層間絶縁膜２９の上面には窒化シリコンからなるオーバーコート膜３２が設けられている。オーバーコート膜３２の上面の所定の箇所にはＩＴＯやＺｎＯなどの透光性金属からなる画素電極３が設けられている。画素電極３は、オーバーコート膜３２の所定の箇所に形成されたコンタクトホール３３を介して接続配線３０に接続されている。

次に、図４は走査ライン用静電保護素子１３の部分の断面図を示す。ゲート絶縁膜２２の上面の所定の箇所には走査ライン用静電保護素子１３が設けられている。走査ライン用静電保護素子１３は、図３に示す薄膜トランジスタ４のうち、ゲート電極２１を除いた場合とほぼ同じ構造であり、ソース電極２７およびドレイン電極２８の代わりに、一方の電極４１および他方の電極４２を備えている。

層間絶縁膜２９の上面の所定の箇所にはクロムやアルミニウム系金属などからなる下層金属層４３ａとＩＴＯやＺｎＯなどからなる上層金属層４３ｂとからなる２層構造の接続配線４３が設けられている。接続配線４３の一端部は、層間絶縁膜２９の所定の箇所に形成された上部コンタクトホール４４ａおよび該上部コンタクトホール４４ａを介してゲート絶縁膜２２の所定の箇所に形成された下部コンタクトホール４４ｂからなるコンタクトホール４４を介して、ガラス基板１の上面に設けられた走査ライン５の所定の箇所に接続されている。接続配線４３の他端部は、層間絶縁膜２９の所定の箇所に形成されたコンタクトホール４５を介して一方の電極４１に接続されている。

層間絶縁膜２９の上面の所定の箇所にはクロムやアルミニウム系金属などからなる下層金属層１２ａとＩＴＯやＺｎＯなどからなる上層金属層１２ｂとからなる２層構造の静電保護リング１２が設けられている。静電保護リング１２の所定の箇所は、層間絶縁膜２９の所定の箇所に形成されたコンタクトホール４６を介して他方の電極４２に接続されている。

次に、図５はデータライン用静電保護素子１４の部分の断面図を示す。ゲート絶縁膜２２の上面の他の所定の箇所にはデータライン用静電保護素子１４が設けられている。データライン用静電保護素子１４は、図４に示す走査ライン用静電保護素子１３と同じ構造であり、一方の電極４７および他方の電極４８を備えている。

一方の電極４７は、ゲート絶縁膜２２の上面に設けられたデータライン６の所定の箇所に接続されている。層間絶縁膜２９の上面に設けられた静電保護リング１２の所定の箇所は、層間絶縁膜２９の所定の箇所に形成されたコンタクトホール４９を介して他方の電極４８に接続されている。

次に、図６は各接続パッド９、１１、１７の部分の断面図を示す。まず、走査用ドライバ搭載領域８内の出力側の接続パッド９について説明する。接続パッド９は、ガラス基板１の上面の所定の箇所に設けられたクロムやアルミニウム系金属などからなる第１のパッド部９ａと、その上の層間絶縁膜２９の上面に設けられたクロムやアルミニウム系金属などからなる第２のパッド部９ｂおよびＩＴＯやＺｎＯなどからなる第３のパッド部９ｃと、その上のオーバーコート膜３２の上面に設けられたＩＴＯやＺｎＯなどからなる第４のパッド部９ｄとからなっている。

この場合、第２のパッド部９ｂは、層間絶縁膜２９およびゲート絶縁膜２２に形成されたコンタクトホール５１を介して第１のパッド部９ａに接続されている。第４のパッド部９ｄは、オーバーコート膜３２に形成されたコンタクトホール５２を介して第３のパッド部９ｃに接続されている。

次に、データ用ドライバ搭載領域１０内の出力側の接続パッド１１について説明する。接続パッド１１は、ゲート絶縁膜２２の上面の所定の箇所に設けられたクロムやアルミニウム系金属などからなる第１のパッド部１１ａと、その上の層間絶縁膜２９の上面に設けられたクロムやアルミニウム系金属などからなる第２のパッド部１１ｂおよびＩＴＯやＺｎＯなどからなる第３のパッド部１１ｃと、その上のオーバーコート膜３２の上面に設けられたＩＴＯやＺｎＯなどからなる第４のパッド部１１ｄとからなっている。

この場合、第２のパッド部１１ｂは、層間絶縁膜２９に形成されたコンタクトホール５３を介して第１のパッド部１１ａに接続されている。第４のパッド部１１ｄは、オーバーコート膜３２に形成されたコンタクトホール５４を介して第３のパッド部１１ｃに接続されている。

次に、静電保護リング１２の接続パッド１７について説明する。接続パッド１７は、層間絶縁膜２９の上面の所定の箇所に設けられたクロムやアルミニウム系金属などからなる第１のパッド部１７ａおよびＩＴＯやＺｎＯなどからなる第２のパッド部１７ｂと、その上のオーバーコート膜３２の上面に設けられたＩＴＯやＺｎＯなどからなる第３のパッド部１７ｃとからなっている。この場合、第３のパッド部１７ｃは、オーバーコート膜３２に形成されたコンタクトホール５５を介して第２のパッド部１７ｂに接続されている。

次に、上記構成の薄膜トランジスタパネルの製造方法の一例について説明する。ただし、この場合、図４に示す走査ライン用静電保護素子１３の部分を中心に説明する。まず、図７に示すように、ガラス基板１の上面の所定の箇所に、スパッタ法により成膜されたクロムなどからなる金属層をパターニングすることにより、走査ライン５を形成する。このとき、同時に、図３に示すゲート電極２１、図６に示す接続パッド９の第１のパッド部９ａを形成する。

次に、図７に示すように、走査ライン５などを含むガラス基板１の上面にプラズマＣＶＤ法により窒化シリコンからなるゲート絶縁膜２２を成膜する。次に、ゲート絶縁膜２２の上面の所定の箇所にクロムなどからなる電極４１、４２を有する走査ライン用静電保護素子１３を形成する。このとき、同時に、図３に示す薄膜トランジスタ４（ただし、ゲート電極２１を除く）、図５に示すデータライン用静電保護素子１４を形成する。また、クロムなどからなる電極４１、４２を形成すると同時に、図３および図５に示すデータライン６、図６に示す接続パッド１１の第１のパッド部１１ａを形成する。

次に、図７に示すように、走査ライン用静電保護素子１３などを含むゲート絶縁膜２２の上面にプラズマＣＶＤ法により窒化シリコンからなる層間絶縁膜２９を成膜する。次に、図８に示すように、フォトリソグラフィ法により、走査ライン５の所定の箇所上における層間絶縁膜２９およびゲート絶縁膜２２にコンタクトホール４４を形成し、また、一方の電極４１の所定の箇所上における層間絶縁膜２９にコンタクトホール４５を形成し、さらに、他方の電極４２の所定の箇所上における層間絶縁膜２９にコンタクトホール４６を形成する。

この場合、エッチング液により、先ず、層間絶縁膜２９に上部コンタクトホール４４ａ、コンタクトホール４５、コンタクトホール４６を同時に形成し、引き続いて、上部コンタクトホール４４ａを介して下部コンタクトホール４４ｂを形成する。下部コンタクトホール４４ｂを形成することにより、中間絶縁膜２９の上面から走査ライン５に達するコンタクトホール４４が形成される。上部コンタクトホール４４ａおよび下部コンタクトホール４４ｂは、中間絶縁膜２９およびゲート絶縁膜２２が同一の材料の場合には、同一のエッチング液で形成することが可能であり、中間絶縁膜２９およびゲート絶縁膜２２が異なる材料の場合には、エッチング液はそれぞれに適したものを用いることができる、この際、コンタクトホール４５、コンタクトホール４６は、電極４１、４２により、深さ方向の浸食は抑えられている。このとき、同時に、図３に示すコンタクトホール３１、図５に示すコンタクトホール４９、図６に示すコンタクトホール５１、５３を形成する。この場合、図６に示すコンタクトホール５１は、コンタクトホール４４の形成と同様に、上部コンタクトホールを形成し、引き続いて上部コンタクトホールを介して下部コンタクトホールを形成するものである。

次に、図４に示すように、各コンタクトホール４４、４５、４６内を含む層間絶縁膜２９の上面の接続配線４３形成領域および静電保護リング１２形成領域に、スパッタ法により成膜されたクロムなどからなる金属層をパターニングすることにより、下層金属層４３ａ、１２ａを形成する。この場合、静電保護リング１２用の下層金属層１２ａは、図１に示す表示領域２の周囲にリング状に形成する。また、このとき、同時に、図３に示す第１の補助容量ライン７ａ、接続配線３０の下層金属層３０ａ、図６に示す接続パッド９、１１の第２のパッド部９ｂ、１１ｂ、接続パッド１７の第１のパッド部１７ａを形成する。

次に、図４に示すように、下層金属層４３ａ、１２ａの上面に、スパッタ法により成膜されたＩＴＯなどからなる金属層をパターニングすることにより、上層金属層４３ｂ、１２ｂを形成する。この場合、静電保護リング１２用の下層金属層１２ｂもリング状に形成する。また、このとき、同時に、図３に示す第２の補助容量ライン７ｂ、接続配線３０の上層金属層３０ｂ、図６に示す接続パッド９、１１の第３のパッド部９ｃ、１１ｃ、接続パッド１７の第２のパッド部１７ｂを形成する。

次に、図４に示すように、接続配線４３および静電保護リング１２などを含む層間絶縁膜２９の上面にプラズマＣＶＤ法により窒化シリコンからなるオーバーコート膜３２を成膜する。次に、図３に示すように、接続配線３０の所定の箇所上におけるオーバーコート膜３２にコンタクトホール３３を形成する。このとき、同時に、図６に示すコンタクトホール５２、５４、５５を形成する。

次に、図３に示すように、コンタクトホール３３内を含むオーバーコート膜３２の上面の各所定の箇所に、スパッタ法により成膜されたＩＴＯなどからなる金属層をパターニングすることにより、画素電極３を形成する。このとき、同時に、図６に示す接続パッド９、１１の第４のパッド部９ｄ、１１ｄ、接続パッド１７の第３のパッド部１７ｃを形成する。かくして、この実施形態の薄膜トランジスタパネルが得られる。

このように、上記製造方法では、例えば、図８に示すように、走査ライン５の所定の箇所上における層間絶縁膜２９およびゲート絶縁膜２２に連続してコンタクトホール４４を形成し、次いで、図４に示すように、層間絶縁膜２９の上面の所定の箇所に接続配線３３の下層金属層４３ａをその一端部をコンタクトホール４４を介して走査ライン５に接続させて形成しているので、コンタクトホール形成工程を１回減らすことができ、したがってその分だけ製造工程数を少なくすることができる。

ちなみに、上記製造方法において、コンタクトホールを形成するためのフォトリソグラフィ工程は、層間絶縁膜２９およびゲート絶縁膜２２にコンタクトホールを形成するためと、オーバーコート膜３２にコンタクトホールを形成するための２回である。

これに対し、図４および図６において、ゲート絶縁膜２２を成膜した後に、走査ライン５の所定の箇所上および第１のパッド部９ａ上におけるゲート絶縁膜２２にコンタクトホールを形成し、次いで、当該コンタクトホール内およびその各近傍のゲート絶縁膜２２の上面にクロムなどからなる中継電極および中継パッド部を形成し、次いで、層間絶縁膜２９を成膜する場合には、コンタクトホールを形成するためのフォトリソグラフィ工程は３回である。

ところで、上記構成の薄膜トランジスタパネルを備えたアクティブマトリックス型液晶表示装置では、データライン６と画素電極３との間に、データライン６の幅よりも広い形状を有する補助容量ライン７を設けているので、この補助容量ライン７により、データライン６と画素電極３との間に結合容量が発生するのを防止することができ、したがって垂直クロストークが発生しないようにすることができ、表示特性を向上することができる。

また、補助容量ライン７を遮光性金属からなる第１の補助容量ライン７ａとそれよりも幅広の透光性金属からなる第２の補助容量ライン７ｂとの２層構造としているので、第２の補助容量ライン７ｂの第１の補助容量ライン７ａから食み出された部分と画素電極５との重合部分によっても補助容量部が形成される。しかも、当該食み出された第２の補助容量ライン７ｂはＩＴＯなどの透光性金属によって形成されているため、開口率に影響を与えることはない。したがって、当該食み出された第２の補助容量ライン７ｂの大きさや形状を適宜に選定することにより、開口率に影を与えることなく、補助容量の大きさを調整することができる。

また、図２に示すように、画素電極３の左右辺部のみを、その左右両側に配置された補助容量ライン７と重ね合わせているため、補助容量ラインを走査ライン５に平行に配置して、この補助容量ラインから画素電極３の左右辺部に沿って延出された２つの延出部とその根元部間の補助容量ラインとからなるほぼコ字状部を画素電極３の３つの辺部に重ね合わせる場合と比較して、開口率を大きくすることができる。

さらに、図２に示すように、走査ライン５とデータライン６との交差部分の近傍を補助容量ライン７で遮光することができるため、当該近傍を、薄膜トランジスタパネル上に対向配置される対向パネル（図示せず）に設けられた、相対的に加工精度の悪いブラックマスクで遮光する場合と比較して、開口率を大きくすることができる。また、画素電極５の上辺部をその前段の走査ライン５に重ね合わせているので、これによっても開口率を大きくすることができる。

（第２実施形態）
図３においては、画素電極３３とソース電極２７とを２層構造の接続配線３０を介して接続しているが、これに限定されるものではない。例えば、図９に示すこの発明の第２実施形態のように、接続配線３０をＩＴＯなどからなる透光性金属層３０ｂのみによって形成するようにしてもよい。このようにした場合には、透光性金属層３０ｂがソース電極２７と重ね合わされない部分に対応する分だけ、開口率を大きくすることができる。

（第３実施形態）
また、図１０に示すこの発明の第３実施形態のように、接続配線３０を省略し、ソース電極２７の所定の箇所上における層間絶縁膜２９およびオーバーコート膜３２にコンタクトホール６１を形成し、画素電極３をこのコンタクトホール６１を介してソース電極２７に直接接続するようにしてもよい。このようにした場合も、開口率を大きくすることができる。

（第４実施形態）
図１１はこの発明の第４実施形態としての薄膜トランジスタパネルの図２同様の透過平面図を示す。この図１１において、図２に示す場合と異なる点は、遮光性金属からなる第１の補助容量ライン７ａの形成と同時に同一の遮光性金属により、薄膜トランジスタ４の半導体薄膜２３（図３参照）を覆う島状の遮光層６２を形成した点である。

このようにした場合には、遮光層６２で薄膜トランジスタ４の半導体薄膜２３上を遮光することにより、光リークが低減し、フリッカーを少なくすることができるので、表示品位を向上することができる。また、遮光層６２を第１の補助容量ライン７ａの形成と同時に形成することができるため、製造工程数が増加しないようにすることができる。

（第５実施形態）
図１２はこの発明の第５実施形態としての薄膜トランジスタパネルの図１１同様の透過平面図を示す。この図１２において、図１１に示す場合と異なる点は、遮光層６２を第１の補助容量ライン７ａに接続した点である。

（その他の実施形態）
例えば、図１２に示すような遮光層６２を走査ライン５上において右方向に延長させて右側の第１の補助容量ライン７ａに接続し、全体として格子状となるようにしてもよい。この場合、このような遮光層で薄膜トランジスタ４上、その周囲の光漏れ部および画素電極３の下辺部と走査ライン５との間の光漏れ部を覆うようにすると、光漏れ部が無くなるため、対向パネルに光漏れ防止用のブラックマスクを設ける必要はなく、開口率をかなり大きくすることができる。

また、補助容量ライン７が全体として格子状となるため、補助容量ライン７のどこかに断線が発生しても、電流経路を確保することができ、ひいては断線不良発生の危険度を極めて小さくすることができる。

ところで、補助容量ライン７は、第２の補助容量ライン７ｂ上に第１の補助容量ライン７ａを設けた２層構造としてもよい。また、補助容量ライン７は、第１の補助容量ライン７ａと第２の補助容量ライン７ｂとのうちのいずれか一方のみによって形成するようにしてもよい。

補助容量ライン７を、第１の補助容量ライン７ａと第２の補助容量ライン７ｂとのうちのいずれか一方のみによって形成する場合には、製造工程数を考慮すると、図３に示す接続配線３０、図３に示す接続配線４３、図４および図５に示す静電保護リング１２を１層構造とし、また、図６に示す各接続パッド９、１１、１７を１層少ない積層構造としてもよい。

さらに、上記実施形態では、オーバーコート膜３２をプラズマＣＶＤ法により成膜した窒化シリコン膜によって形成した場合について説明したが、これに限定されるものではない。例えば、アクリル系樹脂などを塗布することにより、オーバーコート膜３２を形成するようにしてもよい。このようにした場合には、オーバーコート膜３２の表面を平坦化することができるため、液晶の配向不良を低減することができる。

１ガラス基板
２表示領域
３画素電極
４薄膜トランジスタ
５走査ライン
６データライン
７補助容量ライン
７ａ第１の補助容量ライン
７ｂ第２の補助容量ライン
９、１１、１７接続パッド
１２静電保護リング
１３走査ライン用静電保護素子
１４データライン用静電保護素子
２２ゲート絶縁膜
２９層間絶縁膜
３１、３３、４４〜４６、４９、５１〜５５コンタクトホール
３２オーバーコート膜
４３接続配線

Claims

薄膜トランジスタのゲート電極を含む走査ラインと、該走査ライン上に設けられたゲート絶縁膜および層間絶縁膜と、半導体薄膜と該半導体薄膜にそれぞれ接続された一対の電極を有し、前記ゲート絶縁膜と前記層間絶縁膜との間に前記走査ラインに接続されて設けられた静電保護素子とを備える薄膜トランジスタパネルにおいて、
前記静電保護素子と前記走査ラインとを接続するために前記層間絶縁膜上に設けられた接続配線の一端部は前記層間絶縁膜に形成された上部コンタクトホールおよび該上部コンタクトホールを介して前記ゲート絶縁膜に形成された下部コンタクトホールを介して前記走査ラインに接続され、前記静電保護素子の前記半導体薄膜は前記走査ラインと重ねずに配置されていることを特徴とする薄膜トランジスタパネル。
請求項１に記載の発明において、前記静電保護素子を介して前記走査ラインに接続されて前記層間絶縁膜上に設けられた静電保護リングを更に備えることを特徴とする薄膜トランジスタパネル。
請求項２に記載の発明において、前記層間絶縁膜上に補助容量ラインが前記静電保護リングに接続されて設けられていることを特徴とする薄膜トランジスタパネル。
請求項３に記載の発明において、前記静電保護リング、前記接続配線および前記補助容量ラインは同一の材料によって形成されていることを特徴とする薄膜トランジスタパネル。
請求項３又は４に記載の発明において、前記ゲート絶縁膜上にデータラインが前記薄膜トランジスタのドレイン電極に接続されて設けられ、前記補助容量ラインは前記データラインと重ね合わされていることを特徴とする薄膜トランジスタパネル。
請求項５に記載の発明において、前記補助容量ラインの前記データラインと重ね合わされた部分の幅は前記データラインの幅よりも広くなっていることを特徴とする薄膜トランジスタパネル。
請求項６に記載の発明において、前記補助容量ラインは、幅が前記データラインの幅よりも広い遮光性金属からなる第１の補助容量ラインと、幅が前記第１の補助容量ラインの幅よりも広い透光性金属からなる第２の補助容量ラインとの２層構造であることを特徴とする薄膜トランジスタパネル。
請求項２〜７の何れか一項に記載の発明において、前記層間絶縁膜上に設けられたオーバーコート膜上に画素電極が前記薄膜トランジスタのソース電極に接続されて設けられ、該画素電極の両辺部はその両側に配置された前記補助容量ラインと重ね合わされていることを特徴とする薄膜トランジスタパネル。
請求項８に記載の発明において、前記ソース電極は前記ゲート絶縁膜上に設けられ、前記層間絶縁膜上に前記ソース電極と前記画素電極とを接続する別の接続配線が設けられていることを特徴とする薄膜トランジスタパネル。
請求項９に記載の発明において、前記別の接続配線は前記補助容量ラインと同一の材料によって形成されていることを特徴とする薄膜トランジスタパネル。
請求項９に記載の発明において、前記別の接続配線は透光性金属によって形成されていることを特徴とする薄膜トランジスタパネル。
請求項８〜１１の何れか一項に記載の発明において、前記ソース電極は前記ゲート絶縁膜上に設けられ、前記画素電極は前記オーバーコート膜および前記層間絶縁膜に形成されたコンタクトホールを介して前記ソース電極に接続されていることを特徴とする薄膜トランジスタパネル。
薄膜トランジスタのゲート電極を含む走査ラインと、該走査ライン上に設けられたゲート絶縁膜および層間絶縁膜と、前記走査ラインと重ねずに配置された半導体薄膜と該半導体薄膜にそれぞれ接続された一対の電極を有し、前記ゲート絶縁膜と前記層間絶縁膜との間に前記走査ラインに接続されて設けられた静電保護素子とを備える薄膜トランジスタパネルの製造方法において、
前記走査ラインの所定の箇所上における前記層間絶縁膜に上部コンタクトホールを形成し、連続して、該上部コンタクトホールを介して前記ゲート絶縁膜に下部コンタクトホールを形成し、前記静電保護素子と前記走査ラインとを接続するための接続配線を、前記層間絶縁膜上、前記上部コンタクトホール内および前記下部コンタクトホール内に、前記走査ラインに接続させて形成することを特徴とする薄膜トランジスタパネルの製造方法。
請求項１３に記載の発明において、前記静電保護素子を介して前記走査ラインに接続された静電保護リングを、前記層間絶縁膜上に前記接続配線と同一の材料によって前記接続配線と同時に形成することを特徴とする薄膜トランジスタパネルの製造方法。
請求項１４に記載の発明において、前記層間絶縁膜上に補助容量ラインを前記静電保護リングに接続させて形成することを特徴とする薄膜トランジスタパネルの製造方法。
請求項１５に記載の発明において、前記静電保護リング、前記接続配線および前記補助容量ラインを同一の材料によって同時に形成することを特徴とする薄膜トランジスタパネルの製造方法。
請求項１５又は１６に記載の発明において、前記補助容量ラインは、前記ゲート絶縁膜上に前記薄膜トランジスタのドレイン電極に接続されて設けられたデータラインと重ね合わされるように形成することを特徴とする薄膜トランジスタパネルの製造方法。