JP2003069028A - 薄膜トランジスタパネル - Google Patents
薄膜トランジスタパネルInfo
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- JP2003069028A JP2003069028A JP2001255665A JP2001255665A JP2003069028A JP 2003069028 A JP2003069028 A JP 2003069028A JP 2001255665 A JP2001255665 A JP 2001255665A JP 2001255665 A JP2001255665 A JP 2001255665A JP 2003069028 A JP2003069028 A JP 2003069028A
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Abstract
(57)【要約】
【課題】 薄膜トランジスタからなるスイッチング素子
の静電破壊を薄膜トランジスタからなる静電保護素子で
防止するようにした薄膜トランジスタパネルにおいて、
静電保護素子を構成する薄膜トランジスタの加工時間を
短縮し、且つ、そのサイズを小さくする。 【解決手段】 静電保護素子を構成する薄膜トランジス
タ６１Ｂでは、ゲート電極６２ｂとドレイン電極６９ｂ
とを接続している。この場合、薄膜トランジスタ６１Ｂ
はコプラナー型であり、オーバーコート膜７０上にゲー
ト電極６２ｂが設けられている。従って、逆スタガー型
（ガラス基板４１上に設けられたゲート電極を半導体薄
膜６４ｂの外側に延出させ、この延出部とドレイン電極
６９ｂとを接続する構造）である場合と比較して、オー
バーコート膜７０にのみ、ゲート電極６２ｂとドレイン
電極６９ｂとを接続するためのコンタクトホール７２を
形成すればよい。また、ゲート電極６２ｂは半導体薄膜
６４ｂ上にのみ設ければよい。
の静電破壊を薄膜トランジスタからなる静電保護素子で
防止するようにした薄膜トランジスタパネルにおいて、
静電保護素子を構成する薄膜トランジスタの加工時間を
短縮し、且つ、そのサイズを小さくする。 【解決手段】 静電保護素子を構成する薄膜トランジス
タ６１Ｂでは、ゲート電極６２ｂとドレイン電極６９ｂ
とを接続している。この場合、薄膜トランジスタ６１Ｂ
はコプラナー型であり、オーバーコート膜７０上にゲー
ト電極６２ｂが設けられている。従って、逆スタガー型
（ガラス基板４１上に設けられたゲート電極を半導体薄
膜６４ｂの外側に延出させ、この延出部とドレイン電極
６９ｂとを接続する構造）である場合と比較して、オー
バーコート膜７０にのみ、ゲート電極６２ｂとドレイン
電極６９ｂとを接続するためのコンタクトホール７２を
形成すればよい。また、ゲート電極６２ｂは半導体薄膜
６４ｂ上にのみ設ければよい。
Description
【０００１】
【発明の属する技術分野】この発明は薄膜トランジスタ
パネルに関し、特に、薄膜トランジスタからなるスイッ
チング素子の静電破壊を薄膜トランジスタからなる静電
保護素子で防止するようにした薄膜トランジスタパネル
に関する。
パネルに関し、特に、薄膜トランジスタからなるスイッ
チング素子の静電破壊を薄膜トランジスタからなる静電
保護素子で防止するようにした薄膜トランジスタパネル
に関する。
【０００２】
【従来の技術】液晶表示装置の薄膜トランジスタパネル
には、マトリクス状に配置された複数の画素電極にそれ
ぞれ接続された薄膜トランジスタからなるスイッチング
素子の静電破壊を、並列に接続された２つの薄膜トラン
ジスタからなる静電保護素子で防止するようにしたもの
がある。
には、マトリクス状に配置された複数の画素電極にそれ
ぞれ接続された薄膜トランジスタからなるスイッチング
素子の静電破壊を、並列に接続された２つの薄膜トラン
ジスタからなる静電保護素子で防止するようにしたもの
がある。
【０００３】図６は従来のこのような薄膜トランジスタ
パネルの一例の一部の等価回路的平面図を示したもので
ある。この薄膜トランジスタパネルはガラス基板１を備
えている。
パネルの一例の一部の等価回路的平面図を示したもので
ある。この薄膜トランジスタパネルはガラス基板１を備
えている。
【０００４】ガラス基板１上には、マトリクス状に配置
された複数の画素電極２と、これらの画素電極２にそれ
ぞれ接続された薄膜トランジスタからなるスイッチング
素子３と、行方向に延ばされ、スイッチング素子３に走
査信号を供給するための複数の走査線４と、列方向に延
ばされ、スイッチング素子３にデータ信号を供給するた
めの複数のデータ線５と、行方向に延ばされ、画素電極
２との間で補助容量部Ｃｓを形成する複数の補助容量線
６とが設けられている。
された複数の画素電極２と、これらの画素電極２にそれ
ぞれ接続された薄膜トランジスタからなるスイッチング
素子３と、行方向に延ばされ、スイッチング素子３に走
査信号を供給するための複数の走査線４と、列方向に延
ばされ、スイッチング素子３にデータ信号を供給するた
めの複数のデータ線５と、行方向に延ばされ、画素電極
２との間で補助容量部Ｃｓを形成する複数の補助容量線
６とが設けられている。
【０００５】また、ガラス基板１上には、複数の画素電
極２の配置領域からなる表示領域の周囲に配置された短
絡リング７と、短絡リング７の左辺部および右辺部の外
側において短絡リング７と走査線４とにそれぞれ並列に
接続された各２つずつの薄膜トランジスタからなる静電
保護素子８と、短絡リング７の上辺部および下辺部の外
側において短絡リング７とデータ線５とにそれぞれ並列
に接続された各２つずつの薄膜トランジスタからなる静
電保護素子９とが設けられている。
極２の配置領域からなる表示領域の周囲に配置された短
絡リング７と、短絡リング７の左辺部および右辺部の外
側において短絡リング７と走査線４とにそれぞれ並列に
接続された各２つずつの薄膜トランジスタからなる静電
保護素子８と、短絡リング７の上辺部および下辺部の外
側において短絡リング７とデータ線５とにそれぞれ並列
に接続された各２つずつの薄膜トランジスタからなる静
電保護素子９とが設けられている。
【０００６】各走査線４の一端および各データ線５の一
端は接続端子１０、１１に接続されている。この場合、
各走査線４の一端に接続された接続端子１０には陽極酸
化用給電線１２の一端が接続されている。陽極酸化用給
電線１２の他端はガラス基板１の端縁まで延ばされてい
る。陽極酸化用給電線１２は、走査線４等の表面に陽極
酸化膜を形成するためのものである。各補助容量線６の
両端は短絡リング７に接続されている。
端は接続端子１０、１１に接続されている。この場合、
各走査線４の一端に接続された接続端子１０には陽極酸
化用給電線１２の一端が接続されている。陽極酸化用給
電線１２の他端はガラス基板１の端縁まで延ばされてい
る。陽極酸化用給電線１２は、走査線４等の表面に陽極
酸化膜を形成するためのものである。各補助容量線６の
両端は短絡リング７に接続されている。
【０００７】次に、この薄膜トランジスタパネルの静電
保護素子８、９の動作について説明する。この場合、静
電保護素子８、９の動作は同じであるので、静電保護素
子９の動作について、図７を参照して説明する。
保護素子８、９の動作について説明する。この場合、静
電保護素子８、９の動作は同じであるので、静電保護素
子９の動作について、図７を参照して説明する。
【０００８】図７において、静電保護素子９は、並列に
接続された２つの薄膜トランジスタ１３、１４からなっ
ている。一方の薄膜トランジスタ１３のゲート電極Ｇお
よびドレイン電極Ｄはデータ線５に接続され、ソース電
極Ｓは短絡リング７に接続されている。他方の薄膜トラ
ンジスタ１４のゲート電極Ｇおよびドレイン電極Ｄは短
絡リング７に接続され、ソース電極Ｓはデータ線５に接
続されている。
接続された２つの薄膜トランジスタ１３、１４からなっ
ている。一方の薄膜トランジスタ１３のゲート電極Ｇお
よびドレイン電極Ｄはデータ線５に接続され、ソース電
極Ｓは短絡リング７に接続されている。他方の薄膜トラ
ンジスタ１４のゲート電極Ｇおよびドレイン電極Ｄは短
絡リング７に接続され、ソース電極Ｓはデータ線５に接
続されている。
【０００９】さて、今、図７に示す１本のデータ線５が
静電気により高電位になったとする。すると、ドレイン
電極Ｄとゲート電極Ｇがデータ線５に接続されている一
方の薄膜トランジスタ１３がオン状態となり、データ線
５から短絡リング７に電流が流れ、短絡リング７がデー
タ線５と同電位となる。短絡リング７がデータ線５と同
電位となって高電位になると、ドレイン電極Ｄとゲート
電極Ｇが短絡リング７に接続されている他方の薄膜トラ
ンジスタ１４がオン状態となる。
静電気により高電位になったとする。すると、ドレイン
電極Ｄとゲート電極Ｇがデータ線５に接続されている一
方の薄膜トランジスタ１３がオン状態となり、データ線
５から短絡リング７に電流が流れ、短絡リング７がデー
タ線５と同電位となる。短絡リング７がデータ線５と同
電位となって高電位になると、ドレイン電極Ｄとゲート
電極Ｇが短絡リング７に接続されている他方の薄膜トラ
ンジスタ１４がオン状態となる。
【００１０】この場合、他方の薄膜トランジスタ１４が
オン状態になるということは、図６に示す残りのすべて
の静電保護素子９の他方の薄膜トランジスタおよびもう
一方のすべての静電保護素子８の他方の薄膜トランジス
タがオン状態になるということである。すると、短絡リ
ング７から残りのすべてのデータ線５およびすべての走
査線４に電流が流れる。また、短絡リング７からすべて
の補助容量線６にも電流が流れる。
オン状態になるということは、図６に示す残りのすべて
の静電保護素子９の他方の薄膜トランジスタおよびもう
一方のすべての静電保護素子８の他方の薄膜トランジス
タがオン状態になるということである。すると、短絡リ
ング７から残りのすべてのデータ線５およびすべての走
査線４に電流が流れる。また、短絡リング７からすべて
の補助容量線６にも電流が流れる。
【００１１】このようにして、いずれか１本または複数
本のデータ線５が静電気により高電位となった場合に
は、この高電位となったデータ線５から短絡リング７、
残りのすべてのデータ線５、すべての走査線４およびす
べての補助容量線６に電流が流れ、これらが同電位で低
電位となる。これにより、静電気により高電位となった
データ線５に接続された薄膜トランジスタからなるスイ
ッチング素子３の静電破壊が防止される。また、いずれ
か１本または複数本の走査線４が静電気により高電位と
なった場合も同様である。
本のデータ線５が静電気により高電位となった場合に
は、この高電位となったデータ線５から短絡リング７、
残りのすべてのデータ線５、すべての走査線４およびす
べての補助容量線６に電流が流れ、これらが同電位で低
電位となる。これにより、静電気により高電位となった
データ線５に接続された薄膜トランジスタからなるスイ
ッチング素子３の静電破壊が防止される。また、いずれ
か１本または複数本の走査線４が静電気により高電位と
なった場合も同様である。
【００１２】次に、この薄膜トランジスタパネルのスイ
ッチング素子３および静電保護素子８、９を構成する薄
膜トランジスタの具体的な構造について、図８を参照し
て説明する。この場合、図８の左側にはスイッチング素
子３を構成する薄膜トランジスタ２１Ａを図示し、右側
には静電保護素子８、９を構成する２つの同一構造の薄
膜トランジスタのうちの一方の薄膜トランジスタ２１Ｂ
を図示している。
ッチング素子３および静電保護素子８、９を構成する薄
膜トランジスタの具体的な構造について、図８を参照し
て説明する。この場合、図８の左側にはスイッチング素
子３を構成する薄膜トランジスタ２１Ａを図示し、右側
には静電保護素子８、９を構成する２つの同一構造の薄
膜トランジスタのうちの一方の薄膜トランジスタ２１Ｂ
を図示している。
【００１３】まず、スイッチング素子３を構成する薄膜
トランジスタ２１Ａについて説明する。ガラス基板１の
上面の所定の箇所には、図６に示す走査線４から延出さ
れたゲート電極２２ａが設けられている。ゲート電極２
２ａ等を含むガラス基板１の上面全体にはゲート絶縁膜
２３が設けられている。
トランジスタ２１Ａについて説明する。ガラス基板１の
上面の所定の箇所には、図６に示す走査線４から延出さ
れたゲート電極２２ａが設けられている。ゲート電極２
２ａ等を含むガラス基板１の上面全体にはゲート絶縁膜
２３が設けられている。
【００１４】ゲート電極２２ａ上におけるゲート絶縁膜
２３の上面の所定の箇所には真性アモルファスシリコン
からなる半導体薄膜２４ａが設けられている。半導体薄
膜２４ａの上面ほぼ中央部にはチャネル保護膜２５ａが
設けられている。チャネル保護膜２５ａの上面両側およ
びその両側における半導体薄膜２４ａの上面にはｎ型ア
モルファスシリコンからなるオーミックコンタクト層２
６ａ、２７ａが設けられている。
２３の上面の所定の箇所には真性アモルファスシリコン
からなる半導体薄膜２４ａが設けられている。半導体薄
膜２４ａの上面ほぼ中央部にはチャネル保護膜２５ａが
設けられている。チャネル保護膜２５ａの上面両側およ
びその両側における半導体薄膜２４ａの上面にはｎ型ア
モルファスシリコンからなるオーミックコンタクト層２
６ａ、２７ａが設けられている。
【００１５】一方のオーミックコンタクト層２６ａの上
面にはソース電極２８ａが設けられている。他方のオー
ミックコンタクト層２７ａの上面にはドレイン電極２９
ａが設けられている。両電極２８ａ、２９ａ等を含むゲ
ート絶縁膜２３の上面全体にはオーバーコート膜３０が
設けられている。
面にはソース電極２８ａが設けられている。他方のオー
ミックコンタクト層２７ａの上面にはドレイン電極２９
ａが設けられている。両電極２８ａ、２９ａ等を含むゲ
ート絶縁膜２３の上面全体にはオーバーコート膜３０が
設けられている。
【００１６】オーバーコート膜３０のソース電極２８ａ
の所定の箇所に対応する部分にはコンタクトホール３１
が設けられている。オーバーコート膜３０の上面の所定
の箇所にはＩＴＯからなる画素電極２が設けられてい
る。画素電極２はコンタクトホール３１を介してソース
電極２８ａに接続されている。
の所定の箇所に対応する部分にはコンタクトホール３１
が設けられている。オーバーコート膜３０の上面の所定
の箇所にはＩＴＯからなる画素電極２が設けられてい
る。画素電極２はコンタクトホール３１を介してソース
電極２８ａに接続されている。
【００１７】そして、スイッチング素子３を構成する薄
膜トランジスタ２１Ａは、ゲート電極２２ａ、ゲート絶
縁膜２３、半導体薄膜２４ａ、チャネル保護膜２５ａ、
オーミックコンタクト層２６ａ、２７ａ、ソース電極２
８ａおよびドレイン電極２９ａにより構成されている。
膜トランジスタ２１Ａは、ゲート電極２２ａ、ゲート絶
縁膜２３、半導体薄膜２４ａ、チャネル保護膜２５ａ、
オーミックコンタクト層２６ａ、２７ａ、ソース電極２
８ａおよびドレイン電極２９ａにより構成されている。
【００１８】次に、静電保護素子８、９を構成する薄膜
トランジスタ２１Ｂについて説明する。ガラス基板１の
上面の所定の箇所には、例えば図６に示す短絡リング７
から延出されたゲート電極２２ｂが設けられている。ゲ
ート電極２２ｂ等を含むガラス基板１の上面全体にはゲ
ート絶縁膜２３が設けられている。ゲート電極２２ｂ上
におけるゲート絶縁膜２３の上面の所定の箇所には真性
アモルファスシリコンからなる半導体薄膜２４ｂが設け
られている。
トランジスタ２１Ｂについて説明する。ガラス基板１の
上面の所定の箇所には、例えば図６に示す短絡リング７
から延出されたゲート電極２２ｂが設けられている。ゲ
ート電極２２ｂ等を含むガラス基板１の上面全体にはゲ
ート絶縁膜２３が設けられている。ゲート電極２２ｂ上
におけるゲート絶縁膜２３の上面の所定の箇所には真性
アモルファスシリコンからなる半導体薄膜２４ｂが設け
られている。
【００１９】ここで、スイッチング素子３を構成する薄
膜トランジスタ２１Ａのゲート電極２２ａは図８では半
導体薄膜２４ａ下にのみ設けられている。これに対し、
静電保護素子８、９を構成する薄膜トランジスタ２１Ｂ
のゲート電極２２ｂは図８では半導体薄膜２４ｂの右側
に延出されている。その理由は、後述するが、図７を参
照して説明すると、薄膜トランジスタ１３、１４のゲー
ト電極Ｇとドレイン電極Ｄとを接続するためである。
膜トランジスタ２１Ａのゲート電極２２ａは図８では半
導体薄膜２４ａ下にのみ設けられている。これに対し、
静電保護素子８、９を構成する薄膜トランジスタ２１Ｂ
のゲート電極２２ｂは図８では半導体薄膜２４ｂの右側
に延出されている。その理由は、後述するが、図７を参
照して説明すると、薄膜トランジスタ１３、１４のゲー
ト電極Ｇとドレイン電極Ｄとを接続するためである。
【００２０】半導体薄膜２４ｂの上面ほぼ中央部にはチ
ャネル保護膜２５ｂが設けられている。チャネル保護膜
２５ｂの上面両側およびその両側における半導体薄膜２
４ｂの上面にはｎ型アモルファスシリコンからなるオー
ミックコンタクト層２６ｂ、２７ｂが設けられている。
ャネル保護膜２５ｂが設けられている。チャネル保護膜
２５ｂの上面両側およびその両側における半導体薄膜２
４ｂの上面にはｎ型アモルファスシリコンからなるオー
ミックコンタクト層２６ｂ、２７ｂが設けられている。
【００２１】この場合、図８では、オーミックコンタク
ト層２６ｂ、２７ｂは、左側の薄膜トランジスタ２１Ａ
のオーミックコンタクト層２６ａ、２７ａの配置と左右
方向で逆となっている。そして、一方のオーミックコン
タクト層２６ｂの上面にはソース電極２８ｂが設けられ
ている。他方のオーミックコンタクト層２７ｂの上面に
はドレイン電極２９ｂが設けられている。両電極２８
ｂ、２９ｂ等を含むゲート絶縁膜２３の上面全体にはオ
ーバーコート膜３０が設けられている。
ト層２６ｂ、２７ｂは、左側の薄膜トランジスタ２１Ａ
のオーミックコンタクト層２６ａ、２７ａの配置と左右
方向で逆となっている。そして、一方のオーミックコン
タクト層２６ｂの上面にはソース電極２８ｂが設けられ
ている。他方のオーミックコンタクト層２７ｂの上面に
はドレイン電極２９ｂが設けられている。両電極２８
ｂ、２９ｂ等を含むゲート絶縁膜２３の上面全体にはオ
ーバーコート膜３０が設けられている。
【００２２】オーバーコート膜３０のドレイン電極２９
ｂの所定の箇所に対応する部分にはコンタクトホール３
２が設けられている。また、オーバーコート膜３０およ
びゲート絶縁膜２３のゲート電極２２ｂの所定の箇所
（すなわち、図８においてゲート電極２２ｂの半導体薄
膜２４ｂの右側に延出された延出部）に対応する部分に
はコンタクトホール３３が設けられている。
ｂの所定の箇所に対応する部分にはコンタクトホール３
２が設けられている。また、オーバーコート膜３０およ
びゲート絶縁膜２３のゲート電極２２ｂの所定の箇所
（すなわち、図８においてゲート電極２２ｂの半導体薄
膜２４ｂの右側に延出された延出部）に対応する部分に
はコンタクトホール３３が設けられている。
【００２３】オーバーコート膜３０の上面の所定の箇所
には、画素電極２と同一の材料であるＩＴＯからなる接
続電極３４が設けられている。接続電極３４はコンタク
トホール３２、３３を介してドレイン電極２９ｂおよび
ゲート電極２２ｂに接続されている。すなわち、図７に
示す薄膜トランジスタ１３、１４のドレイン電極Ｄとゲ
ート電極Ｇは、上記接続電極３４を介して接続されてい
る。
には、画素電極２と同一の材料であるＩＴＯからなる接
続電極３４が設けられている。接続電極３４はコンタク
トホール３２、３３を介してドレイン電極２９ｂおよび
ゲート電極２２ｂに接続されている。すなわち、図７に
示す薄膜トランジスタ１３、１４のドレイン電極Ｄとゲ
ート電極Ｇは、上記接続電極３４を介して接続されてい
る。
【００２４】そして、静電保護素子８、９を構成する薄
膜トランジスタ２１Ｂは、ゲート電極２２ｂ、ゲート絶
縁膜２３、半導体薄膜２４ｂ、チャネル保護膜２５ｂ、
オーミックコンタクト層２６ｂ、２７ｂ、ソース電極２
８ｂ、ドレイン電極２９ｂおよび接続電極３４により構
成されている。
膜トランジスタ２１Ｂは、ゲート電極２２ｂ、ゲート絶
縁膜２３、半導体薄膜２４ｂ、チャネル保護膜２５ｂ、
オーミックコンタクト層２６ｂ、２７ｂ、ソース電極２
８ｂ、ドレイン電極２９ｂおよび接続電極３４により構
成されている。
【００２５】ところで、静電保護素子８、９を構成する
薄膜トランジスタ２１Ｂの場合には、ドレイン電極２９
ｂとゲート電極２２ｂとの間に半導体薄膜２４ｂが存在
するため、ドレイン電極２９ｂとゲート電極２２ｂとを
接続するには、上述の如く、ゲート電極２２ｂを半導体
薄膜２４ｂの外側に延出させ、この延出部に対応する部
分におけるオーバーコート膜３０およびゲート絶縁膜２
３にコンタクトホール３３を設け、またドレイン電極２
９ｂの所定の箇所に対応する部分におけるオーバーコー
ト膜３０にコンタクトホール３２を設け、そしてオーバ
ーコート膜３０上に接続電極３４をコンタクトホール３
２、３３を介してドレイン電極２９ｂおよびゲート電極
２２ｂに接続させて設けている。
薄膜トランジスタ２１Ｂの場合には、ドレイン電極２９
ｂとゲート電極２２ｂとの間に半導体薄膜２４ｂが存在
するため、ドレイン電極２９ｂとゲート電極２２ｂとを
接続するには、上述の如く、ゲート電極２２ｂを半導体
薄膜２４ｂの外側に延出させ、この延出部に対応する部
分におけるオーバーコート膜３０およびゲート絶縁膜２
３にコンタクトホール３３を設け、またドレイン電極２
９ｂの所定の箇所に対応する部分におけるオーバーコー
ト膜３０にコンタクトホール３２を設け、そしてオーバ
ーコート膜３０上に接続電極３４をコンタクトホール３
２、３３を介してドレイン電極２９ｂおよびゲート電極
２２ｂに接続させて設けている。
【００２６】この場合、コンタクトホール３２、３３
は、画素電極２をスイッチング素子３を構成する薄膜ト
ランジスタ２１Ａのソース電極２８ａに接続するための
コンタクトホール３１をドライエッチングにより形成す
るとき、同時に形成される。また、接続電極３４は、画
素電極２をＩＴＯによりパターン形成するとき、同時に
形成される。従って、製造工程数が増加することはな
い。
は、画素電極２をスイッチング素子３を構成する薄膜ト
ランジスタ２１Ａのソース電極２８ａに接続するための
コンタクトホール３１をドライエッチングにより形成す
るとき、同時に形成される。また、接続電極３４は、画
素電極２をＩＴＯによりパターン形成するとき、同時に
形成される。従って、製造工程数が増加することはな
い。
【００２７】
【発明が解決しようとする課題】しかしながら、静電保
護素子８、９を構成する薄膜トランジスタ２１Ｂにおい
て、接続電極３４とゲート電極２２ｂとを接続するため
のコンタクトホール３３はオーバーコート膜３０および
ゲート絶縁膜２３に形成しているため、オーバーコート
膜３０に他のコンタクトホール３１、３２を形成した後
においても、ドライエッチングを続行しなければなら
ず、加工時間が長くなってしまうという問題があった。
護素子８、９を構成する薄膜トランジスタ２１Ｂにおい
て、接続電極３４とゲート電極２２ｂとを接続するため
のコンタクトホール３３はオーバーコート膜３０および
ゲート絶縁膜２３に形成しているため、オーバーコート
膜３０に他のコンタクトホール３１、３２を形成した後
においても、ドライエッチングを続行しなければなら
ず、加工時間が長くなってしまうという問題があった。
【００２８】また、静電保護素子８、９を構成する薄膜
トランジスタ２１Ｂでは、ドレイン電極２９ｂとゲート
電極２２ｂとを接続するために、ゲート電極２２ｂを半
導体薄膜２４ｂの外側に延出させているので、スイッチ
ング素子３を構成する薄膜トランジスタ２１Ａと比較し
て、サイズが大きくなってしまう。この場合、静電保護
素子８、９を構成する薄膜トランジスタ２１Ｂは、図６
に示すように、複数の画素電極２の配置領域からなる表
示領域の外側に配置されているので、そのサイズが大き
くなると、額縁の幅が大きくなってしまうという問題が
あった。
トランジスタ２１Ｂでは、ドレイン電極２９ｂとゲート
電極２２ｂとを接続するために、ゲート電極２２ｂを半
導体薄膜２４ｂの外側に延出させているので、スイッチ
ング素子３を構成する薄膜トランジスタ２１Ａと比較し
て、サイズが大きくなってしまう。この場合、静電保護
素子８、９を構成する薄膜トランジスタ２１Ｂは、図６
に示すように、複数の画素電極２の配置領域からなる表
示領域の外側に配置されているので、そのサイズが大き
くなると、額縁の幅が大きくなってしまうという問題が
あった。
【００２９】この発明の課題は、静電保護素子を構成す
る薄膜トランジスタの加工時間を短縮し、且つ、静電保
護素子を構成する薄膜トランジスタのサイズを小さくす
ることである。
る薄膜トランジスタの加工時間を短縮し、且つ、静電保
護素子を構成する薄膜トランジスタのサイズを小さくす
ることである。
【００３０】
【課題を解決するための手段】請求項１に記載の発明
は、マトリクス状に配置された複数の表示要素にそれぞ
れ接続された薄膜トランジスタからなるスイッチング素
子の静電破壊を薄膜トランジスタからなる静電保護素子
で防止するようにした薄膜トランジスタパネルにおい
て、前記静電保護素子を構成する薄膜トランジスタがコ
プラナー型であることを特徴とするものである。請求項
２に記載の発明は、請求項１に記載の発明において、前
記静電保護素子は、それぞれ、ドレイン電極がゲート電
極に接続された２つの薄膜トランジスタが並列に接続さ
れた構成を有することを特徴とするものである。請求項
３に記載の発明は、請求項１に記載の発明において、前
記静電保護素子は、それぞれ、ドレイン電極がゲート電
極に接続された２つの薄膜トランジスタが直列に接続さ
れた構成を有することを特徴とするものである。請求項
４に記載の発明は、請求項２または３に記載の発明にお
いて、前記表示要素はオーバーコート膜上に設けられた
画素電極からなり、前記静電保護素子のゲート電極は前
記オーバーコート膜上に前記画素電極と同一の材料によ
って形成されていることを特徴とするものである。請求
項５に記載の発明は、請求項４に記載の発明において、
前記静電保護素子のゲート電極は前記オーバーコート膜
下に設けられた前記ドレイン電極に前記オーバーコート
膜に設けられたコンタクトホールを介して接続されてい
ることを特徴とするものである。請求項６に記載の発明
は、請求項５に記載の発明において、前記スイッチング
素子を構成する薄膜トランジスタは逆スタガー型である
ことを特徴とするものである。請求項７に記載の発明
は、請求項５に記載の発明において、前記スイッチング
素子を構成する薄膜トランジスタはコプラナー型である
ことを特徴とするものである。請求項８に記載の発明
は、請求項７に記載の発明において、前記スイッチング
素子のゲート電極は前記オーバーコート膜上に前記画素
電極と同一の材料によって形成されていることを特徴と
するものである。そして、この発明によれば、静電保護
素子を構成する薄膜トランジスタをコプラナー型として
いるので、半導体薄膜上にドレイン電極およびゲート電
極が存在し、従って半導体薄膜上においてドレイン電極
とゲート電極とを接続することができ、これにより静電
保護素子を構成する薄膜トランジスタの加工時間を短縮
することができ、また静電保護素子を構成する薄膜トラ
ンジスタのサイズを小さくすることができる。
は、マトリクス状に配置された複数の表示要素にそれぞ
れ接続された薄膜トランジスタからなるスイッチング素
子の静電破壊を薄膜トランジスタからなる静電保護素子
で防止するようにした薄膜トランジスタパネルにおい
て、前記静電保護素子を構成する薄膜トランジスタがコ
プラナー型であることを特徴とするものである。請求項
２に記載の発明は、請求項１に記載の発明において、前
記静電保護素子は、それぞれ、ドレイン電極がゲート電
極に接続された２つの薄膜トランジスタが並列に接続さ
れた構成を有することを特徴とするものである。請求項
３に記載の発明は、請求項１に記載の発明において、前
記静電保護素子は、それぞれ、ドレイン電極がゲート電
極に接続された２つの薄膜トランジスタが直列に接続さ
れた構成を有することを特徴とするものである。請求項
４に記載の発明は、請求項２または３に記載の発明にお
いて、前記表示要素はオーバーコート膜上に設けられた
画素電極からなり、前記静電保護素子のゲート電極は前
記オーバーコート膜上に前記画素電極と同一の材料によ
って形成されていることを特徴とするものである。請求
項５に記載の発明は、請求項４に記載の発明において、
前記静電保護素子のゲート電極は前記オーバーコート膜
下に設けられた前記ドレイン電極に前記オーバーコート
膜に設けられたコンタクトホールを介して接続されてい
ることを特徴とするものである。請求項６に記載の発明
は、請求項５に記載の発明において、前記スイッチング
素子を構成する薄膜トランジスタは逆スタガー型である
ことを特徴とするものである。請求項７に記載の発明
は、請求項５に記載の発明において、前記スイッチング
素子を構成する薄膜トランジスタはコプラナー型である
ことを特徴とするものである。請求項８に記載の発明
は、請求項７に記載の発明において、前記スイッチング
素子のゲート電極は前記オーバーコート膜上に前記画素
電極と同一の材料によって形成されていることを特徴と
するものである。そして、この発明によれば、静電保護
素子を構成する薄膜トランジスタをコプラナー型として
いるので、半導体薄膜上にドレイン電極およびゲート電
極が存在し、従って半導体薄膜上においてドレイン電極
とゲート電極とを接続することができ、これにより静電
保護素子を構成する薄膜トランジスタの加工時間を短縮
することができ、また静電保護素子を構成する薄膜トラ
ンジスタのサイズを小さくすることができる。
【００３１】
【発明の実施の形態】図１はこの発明の第１実施形態と
しての薄膜トランジスタパネルの一部の等価回路的平面
図を示したものである。この薄膜トランジスタパネルは
ガラス基板４１を備えている。
しての薄膜トランジスタパネルの一部の等価回路的平面
図を示したものである。この薄膜トランジスタパネルは
ガラス基板４１を備えている。
【００３２】ガラス基板４１上には、マトリクス状に配
置された複数の画素電極（表示要素）４２と、これらの
画素電極４２にそれぞれ接続された薄膜トランジスタか
らなるスイッチング素子４３と、行方向に延ばされ、ス
イッチング素子４３に走査信号を供給するための複数の
走査線４４と、列方向に延ばされ、スイッチング素子４
３にデータ信号を供給するための複数のデータ線４５
と、行方向に延ばされ、画素電極４２との間で補助容量
部Ｃｓを形成する複数の補助容量線４６とが設けられて
いる。
置された複数の画素電極（表示要素）４２と、これらの
画素電極４２にそれぞれ接続された薄膜トランジスタか
らなるスイッチング素子４３と、行方向に延ばされ、ス
イッチング素子４３に走査信号を供給するための複数の
走査線４４と、列方向に延ばされ、スイッチング素子４
３にデータ信号を供給するための複数のデータ線４５
と、行方向に延ばされ、画素電極４２との間で補助容量
部Ｃｓを形成する複数の補助容量線４６とが設けられて
いる。
【００３３】また、ガラス基板４１上には、複数の画素
電極４２の配置領域からなる表示領域の周囲に配置され
た短絡リング４７と、短絡リング４７の左辺部および右
辺部の外側において短絡リング４７と走査線４４とにそ
れぞれ並列に接続された各２つずつの薄膜トランジスタ
からなる静電保護素子４８と、短絡リング４７の上辺部
および下辺部の外側において短絡リング４７とデータ線
４５とにそれぞれ並列に接続された各２つずつの薄膜ト
ランジスタからなる静電保護素子４９とが設けられてい
る。
電極４２の配置領域からなる表示領域の周囲に配置され
た短絡リング４７と、短絡リング４７の左辺部および右
辺部の外側において短絡リング４７と走査線４４とにそ
れぞれ並列に接続された各２つずつの薄膜トランジスタ
からなる静電保護素子４８と、短絡リング４７の上辺部
および下辺部の外側において短絡リング４７とデータ線
４５とにそれぞれ並列に接続された各２つずつの薄膜ト
ランジスタからなる静電保護素子４９とが設けられてい
る。
【００３４】各走査線４４の一端および各データ線４５
の一端は接続端子５０、５１に接続されている。この場
合、各走査線４４の一端に接続された接続端子５０には
陽極酸化用給電線５２の一端が接続されている。陽極酸
化用給電線５２の他端はガラス基板４１の端縁まで延ば
されている。陽極酸化用給電線５２は、走査線４４等の
表面に陽極酸化膜を形成するためのものである。各補助
容量線４６の両端は短絡リング４７に接続されている。
の一端は接続端子５０、５１に接続されている。この場
合、各走査線４４の一端に接続された接続端子５０には
陽極酸化用給電線５２の一端が接続されている。陽極酸
化用給電線５２の他端はガラス基板４１の端縁まで延ば
されている。陽極酸化用給電線５２は、走査線４４等の
表面に陽極酸化膜を形成するためのものである。各補助
容量線４６の両端は短絡リング４７に接続されている。
【００３５】次に、この薄膜トランジスタパネルの静電
保護素子４８、４９の動作について説明する。この場
合、静電保護素子４８、４９の動作は同じであるので、
静電保護素子４９の動作について、図２を参照して説明
する。
保護素子４８、４９の動作について説明する。この場
合、静電保護素子４８、４９の動作は同じであるので、
静電保護素子４９の動作について、図２を参照して説明
する。
【００３６】図２において、静電保護素子４９は、並列
に接続された２つの薄膜トランジスタ５３、５４からな
っている。一方の薄膜トランジスタ５３のゲート電極Ｇ
およびドレイン電極Ｄはデータ線４５に接続され、ソー
ス電極Ｓは短絡リング４７に接続されている。他方の薄
膜トランジスタ５４のゲート電極Ｇおよびドレイン電極
Ｄは短絡リング４７に接続され、ソース電極Ｓはデータ
線４５に接続されている。
に接続された２つの薄膜トランジスタ５３、５４からな
っている。一方の薄膜トランジスタ５３のゲート電極Ｇ
およびドレイン電極Ｄはデータ線４５に接続され、ソー
ス電極Ｓは短絡リング４７に接続されている。他方の薄
膜トランジスタ５４のゲート電極Ｇおよびドレイン電極
Ｄは短絡リング４７に接続され、ソース電極Ｓはデータ
線４５に接続されている。
【００３７】さて、今、図２に示す１本のデータ線４５
が静電気により高電位になったとする。すると、ドレイ
ン電極Ｄとゲート電極Ｇがデータ線４５に接続されてい
る一方の薄膜トランジスタ５３がオン状態となり、デー
タ線４５から短絡リング４７に電流が流れ、短絡リング
４７がデータ線４５と同電位となる。短絡リング４７が
データ線４５と同電位となって高電位になると、ドレイ
ン電極Ｄとゲート電極Ｇが短絡リング４７に接続されて
いる他方の薄膜トランジスタ５４がオン状態となる。
が静電気により高電位になったとする。すると、ドレイ
ン電極Ｄとゲート電極Ｇがデータ線４５に接続されてい
る一方の薄膜トランジスタ５３がオン状態となり、デー
タ線４５から短絡リング４７に電流が流れ、短絡リング
４７がデータ線４５と同電位となる。短絡リング４７が
データ線４５と同電位となって高電位になると、ドレイ
ン電極Ｄとゲート電極Ｇが短絡リング４７に接続されて
いる他方の薄膜トランジスタ５４がオン状態となる。
【００３８】この場合、他方の薄膜トランジスタ５４が
オン状態になるということは、図１に示す残りのすべて
の静電保護素子４９の他方の薄膜トランジスタおよびも
う一方のすべての静電保護素子４８の他方の薄膜トラン
ジスタがオン状態になるということである。すると、短
絡リング４７から残りのすべてのデータ線４５およびす
べての走査線４４に電流が流れる。また、短絡リング４
７からすべての補助容量線４６にも電流が流れる。
オン状態になるということは、図１に示す残りのすべて
の静電保護素子４９の他方の薄膜トランジスタおよびも
う一方のすべての静電保護素子４８の他方の薄膜トラン
ジスタがオン状態になるということである。すると、短
絡リング４７から残りのすべてのデータ線４５およびす
べての走査線４４に電流が流れる。また、短絡リング４
７からすべての補助容量線４６にも電流が流れる。
【００３９】このようにして、いずれか１本または複数
本のデータ線４５が静電気により高電位となった場合に
は、この高電位となったデータ線４５から短絡リング４
７、残りのすべてのデータ線４５、すべての走査線４４
およびすべての補助容量線４６に電流が流れ、これらが
同電位で低電位となる。これにより、静電気により高電
位となったデータ線４５に接続された薄膜トランジスタ
からなるスイッチング素子４３の静電破壊が防止され
る。また、いずれか１本または複数本の走査線４４が静
電気により高電位となった場合も同様である。
本のデータ線４５が静電気により高電位となった場合に
は、この高電位となったデータ線４５から短絡リング４
７、残りのすべてのデータ線４５、すべての走査線４４
およびすべての補助容量線４６に電流が流れ、これらが
同電位で低電位となる。これにより、静電気により高電
位となったデータ線４５に接続された薄膜トランジスタ
からなるスイッチング素子４３の静電破壊が防止され
る。また、いずれか１本または複数本の走査線４４が静
電気により高電位となった場合も同様である。
【００４０】次に、この薄膜トランジスタパネルのスイ
ッチング素子４３および静電保護素子４８、４９を構成
する薄膜トランジスタの具体的な構造について、図３を
参照して説明する。この場合、図３の左側にはスイッチ
ング素子４３を構成する薄膜トランジスタ６１Ａを図示
し、右側には静電保護素子４８、４９を構成する２つの
同一構造の薄膜トランジスタのうちの一方の薄膜トラン
ジスタ６１Ｂを図示している。
ッチング素子４３および静電保護素子４８、４９を構成
する薄膜トランジスタの具体的な構造について、図３を
参照して説明する。この場合、図３の左側にはスイッチ
ング素子４３を構成する薄膜トランジスタ６１Ａを図示
し、右側には静電保護素子４８、４９を構成する２つの
同一構造の薄膜トランジスタのうちの一方の薄膜トラン
ジスタ６１Ｂを図示している。
【００４１】まず、スイッチング素子４３を構成する薄
膜トランジスタ６１Ａについて説明する。ガラス基板４
１の上面の所定の箇所には、図１に示す走査線４４から
延出されたゲート電極６２ａが設けられている。ゲート
電極６２ａ等を含むガラス基板４１の上面全体にはゲー
ト絶縁膜６３が設けられている。
膜トランジスタ６１Ａについて説明する。ガラス基板４
１の上面の所定の箇所には、図１に示す走査線４４から
延出されたゲート電極６２ａが設けられている。ゲート
電極６２ａ等を含むガラス基板４１の上面全体にはゲー
ト絶縁膜６３が設けられている。
【００４２】ゲート電極６２ａ上におけるゲート絶縁膜
６３の上面の所定の箇所には真性アモルファスシリコン
からなる半導体薄膜６４ａが設けられている。半導体薄
膜６４ａの上面ほぼ中央部にはチャネル保護膜６５ａが
設けられている。チャネル保護膜６５ａの上面両側およ
びその両側における半導体薄膜６４ａの上面にはｎ型ア
モルファスシリコンからなるオーミックコンタクト層６
６ａ、６７ａが設けられている。
６３の上面の所定の箇所には真性アモルファスシリコン
からなる半導体薄膜６４ａが設けられている。半導体薄
膜６４ａの上面ほぼ中央部にはチャネル保護膜６５ａが
設けられている。チャネル保護膜６５ａの上面両側およ
びその両側における半導体薄膜６４ａの上面にはｎ型ア
モルファスシリコンからなるオーミックコンタクト層６
６ａ、６７ａが設けられている。
【００４３】一方のオーミックコンタクト層６６ａの上
面にはソース電極６８ａが設けられている。他方のオー
ミックコンタクト層６７ａの上面にはドレイン電極６９
ａが設けられている。両電極２８ａ、２９ａ等を含むゲ
ート絶縁膜６３の上面全体にはオーバーコート膜７０が
設けられている。
面にはソース電極６８ａが設けられている。他方のオー
ミックコンタクト層６７ａの上面にはドレイン電極６９
ａが設けられている。両電極２８ａ、２９ａ等を含むゲ
ート絶縁膜６３の上面全体にはオーバーコート膜７０が
設けられている。
【００４４】オーバーコート膜７０のソース電極６８ａ
の所定の箇所に対応する部分にはコンタクトホール７１
が設けられている。オーバーコート膜７０の上面の所定
の箇所にはＩＴＯからなる画素電極４２が設けられてい
る。画素電極４２はコンタクトホール７１を介してソー
ス電極６８ａに接続されている。
の所定の箇所に対応する部分にはコンタクトホール７１
が設けられている。オーバーコート膜７０の上面の所定
の箇所にはＩＴＯからなる画素電極４２が設けられてい
る。画素電極４２はコンタクトホール７１を介してソー
ス電極６８ａに接続されている。
【００４５】そして、スイッチング素子４３を構成する
薄膜トランジスタ６１Ａは、ゲート電極６２ａ、ゲート
絶縁膜６３、半導体薄膜６４ａ、チャネル保護膜６５
ａ、オーミックコンタクト層６６ａ、６７ａ、ソース電
極６８ａおよびドレイン電極６９ａにより構成されてい
る。この場合、半導体薄膜６４ａ下にゲート電極６２ａ
が設けられ、半導体薄膜６４ａ上にソース電極６８ａお
よびドレイン電極６９ａが設けられているので、薄膜ト
ランジスタ６１Ａは逆スタガー型である。
薄膜トランジスタ６１Ａは、ゲート電極６２ａ、ゲート
絶縁膜６３、半導体薄膜６４ａ、チャネル保護膜６５
ａ、オーミックコンタクト層６６ａ、６７ａ、ソース電
極６８ａおよびドレイン電極６９ａにより構成されてい
る。この場合、半導体薄膜６４ａ下にゲート電極６２ａ
が設けられ、半導体薄膜６４ａ上にソース電極６８ａお
よびドレイン電極６９ａが設けられているので、薄膜ト
ランジスタ６１Ａは逆スタガー型である。
【００４６】次に、静電保護素子４８、４９を構成する
薄膜トランジスタ６１Ｂについて説明する。ガラス基板
４１上に設けられたゲート絶縁膜６３の上面の所定の箇
所には真性アモルファスシリコンからなる半導体薄膜６
４ｂが設けられている。半導体薄膜６４ｂの上面ほぼ中
央部にはチャネル保護膜６５ｂが設けられている。チャ
ネル保護膜６５ｂの上面両側およびその両側における半
導体薄膜６４ｂの上面にはｎ型アモルファスシリコンか
らなるオーミックコンタクト層６６ｂ、６７ｂが設けら
れている。
薄膜トランジスタ６１Ｂについて説明する。ガラス基板
４１上に設けられたゲート絶縁膜６３の上面の所定の箇
所には真性アモルファスシリコンからなる半導体薄膜６
４ｂが設けられている。半導体薄膜６４ｂの上面ほぼ中
央部にはチャネル保護膜６５ｂが設けられている。チャ
ネル保護膜６５ｂの上面両側およびその両側における半
導体薄膜６４ｂの上面にはｎ型アモルファスシリコンか
らなるオーミックコンタクト層６６ｂ、６７ｂが設けら
れている。
【００４７】この場合、図３では、オーミックコンタク
ト層６６ｂ、６７ｂは、左側の薄膜トランジスタ６１Ａ
のオーミックコンタクト層６６ａ、６７ａの配置と左右
方向で逆となっている。そして、一方のオーミックコン
タクト層６６ｂの上面にはソース電極６８ｂが設けられ
ている。他方のオーミックコンタクト層６７ｂの上面に
はドレイン電極６９ｂが設けられている。両電極２８
ｂ、２９ｂ等を含むゲート絶縁膜６３の上面全体にはオ
ーバーコート膜７０が設けられている。
ト層６６ｂ、６７ｂは、左側の薄膜トランジスタ６１Ａ
のオーミックコンタクト層６６ａ、６７ａの配置と左右
方向で逆となっている。そして、一方のオーミックコン
タクト層６６ｂの上面にはソース電極６８ｂが設けられ
ている。他方のオーミックコンタクト層６７ｂの上面に
はドレイン電極６９ｂが設けられている。両電極２８
ｂ、２９ｂ等を含むゲート絶縁膜６３の上面全体にはオ
ーバーコート膜７０が設けられている。
【００４８】オーバーコート膜７０のドレイン電極６９
ｂの所定の箇所に対応する部分にはコンタクトホール７
２が設けられている。オーバーコート膜７０の上面の所
定の箇所には、画素電極４２と同一の材料であるＩＴＯ
からなるゲート電極６２ｂが設けられている。ゲート電
極６２ｂはコンタクトホール７２を介してドレイン電極
６９ｂに接続されている。
ｂの所定の箇所に対応する部分にはコンタクトホール７
２が設けられている。オーバーコート膜７０の上面の所
定の箇所には、画素電極４２と同一の材料であるＩＴＯ
からなるゲート電極６２ｂが設けられている。ゲート電
極６２ｂはコンタクトホール７２を介してドレイン電極
６９ｂに接続されている。
【００４９】この場合、ゲート電極６２ｂは、そのチャ
ネル長方向の長さが半導体薄膜６４ｂの同方向の長さと
同じかそれよりも短くなっていて、図３において半導体
薄膜６４ｂ上にのみ設けられている。また、オーバーコ
ート膜７０が実質的なゲート絶縁膜となっている。
ネル長方向の長さが半導体薄膜６４ｂの同方向の長さと
同じかそれよりも短くなっていて、図３において半導体
薄膜６４ｂ上にのみ設けられている。また、オーバーコ
ート膜７０が実質的なゲート絶縁膜となっている。
【００５０】そして、静電保護素子４８、４９を構成す
る薄膜トランジスタ６１Ｂは、ゲート電極６２ｂ、オー
バーコート膜７０からなるゲート絶縁膜、半導体薄膜６
４ｂ、チャネル保護膜６５ｂ、オーミックコンタクト層
６６ｂ、６７ｂ、ソース電極６８ｂおよびドレイン電極
６９ｂにより構成されている。この場合、半導体薄膜６
４ｂ上にソース電極６８ｂ、ドレイン電極６９ｂおよび
ゲート電極６２ｂが設けられているので、薄膜トランジ
スタ６１Ｂはコプラナー型である。
る薄膜トランジスタ６１Ｂは、ゲート電極６２ｂ、オー
バーコート膜７０からなるゲート絶縁膜、半導体薄膜６
４ｂ、チャネル保護膜６５ｂ、オーミックコンタクト層
６６ｂ、６７ｂ、ソース電極６８ｂおよびドレイン電極
６９ｂにより構成されている。この場合、半導体薄膜６
４ｂ上にソース電極６８ｂ、ドレイン電極６９ｂおよび
ゲート電極６２ｂが設けられているので、薄膜トランジ
スタ６１Ｂはコプラナー型である。
【００５１】ここで、静電保護素子４８、４９を構成す
る薄膜トランジスタ６１Ｂにおけるコンタクトホール７
２は、画素電極４２をスイッチング素子４３を構成する
薄膜トランジスタ６１Ａのソース電極６８ａに接続する
ためのコンタクトホール７１をドライエッチングにより
形成するとき、同時に形成される。また、ゲート電極６
２ｂは、画素電極４２をＩＴＯによりパターン形成する
とき、同時に形成される。従って、製造工程数が増加す
ることはない。
る薄膜トランジスタ６１Ｂにおけるコンタクトホール７
２は、画素電極４２をスイッチング素子４３を構成する
薄膜トランジスタ６１Ａのソース電極６８ａに接続する
ためのコンタクトホール７１をドライエッチングにより
形成するとき、同時に形成される。また、ゲート電極６
２ｂは、画素電極４２をＩＴＯによりパターン形成する
とき、同時に形成される。従って、製造工程数が増加す
ることはない。
【００５２】また、コンタクトホール７２は、コンタク
トホール７１と同様に、オーバーコート膜７０にのみ形
成しているので、オーバーコート膜７０にコンタクトホ
ール７１、７２を形成した後にドライエッチングを続行
する必要はない。従って、静電保護素子４８、４９を構
成する薄膜トランジスタ６１Ｂの加工時間は、スイッチ
ング素子４３を構成する薄膜トランジスタ６１Ａの加工
時間と同じとなり、短縮することができる。
トホール７１と同様に、オーバーコート膜７０にのみ形
成しているので、オーバーコート膜７０にコンタクトホ
ール７１、７２を形成した後にドライエッチングを続行
する必要はない。従って、静電保護素子４８、４９を構
成する薄膜トランジスタ６１Ｂの加工時間は、スイッチ
ング素子４３を構成する薄膜トランジスタ６１Ａの加工
時間と同じとなり、短縮することができる。
【００５３】さらに、ゲート電極６２ｂは、そのチャネ
ル長方向の長さが半導体薄膜６４ｂの同方向の長さと同
じかそれよりも短くなっていて、図３において半導体薄
膜６４ｂ上にのみ設けられている。従って、静電保護素
子４８、４９を構成する薄膜トランジスタ６１Ｂのサイ
ズは、スイッチング素子４３を構成する薄膜トランジス
タ６１Ａのサイズと同じとなり、小さくすることがで
き、ひいては額縁の幅を小さくすることができる。
ル長方向の長さが半導体薄膜６４ｂの同方向の長さと同
じかそれよりも短くなっていて、図３において半導体薄
膜６４ｂ上にのみ設けられている。従って、静電保護素
子４８、４９を構成する薄膜トランジスタ６１Ｂのサイ
ズは、スイッチング素子４３を構成する薄膜トランジス
タ６１Ａのサイズと同じとなり、小さくすることがで
き、ひいては額縁の幅を小さくすることができる。
【００５４】なお、上記実施形態では、図３に示すよう
に、スイッチング素子４３を構成する薄膜トランジスタ
６１Ａを逆スタガー型とした場合について説明したが、
これに限らず、例えば図４に示すこの発明の第２実施形
態のように、コプラナー型の薄膜トランジスタ８１とし
てもよい。
に、スイッチング素子４３を構成する薄膜トランジスタ
６１Ａを逆スタガー型とした場合について説明したが、
これに限らず、例えば図４に示すこの発明の第２実施形
態のように、コプラナー型の薄膜トランジスタ８１とし
てもよい。
【００５５】次に、このコプラナー型の薄膜トランジス
タ８１について説明する。ガラス基板８２の上面には絶
縁膜８３が設けられている。絶縁膜８３の上面の所定の
箇所には真性アモルファスシリコンからなる半導体薄膜
８４が設けられている。半導体薄膜８４の上面ほぼ中央
部にはチャネル保護膜８５が設けられている。チャネル
保護膜８５の上面両側およびその両側における半導体薄
膜８４の上面にはｎ型アモルファスシリコンからなるオ
ーミックコンタクト層８６、８７が設けられている。
タ８１について説明する。ガラス基板８２の上面には絶
縁膜８３が設けられている。絶縁膜８３の上面の所定の
箇所には真性アモルファスシリコンからなる半導体薄膜
８４が設けられている。半導体薄膜８４の上面ほぼ中央
部にはチャネル保護膜８５が設けられている。チャネル
保護膜８５の上面両側およびその両側における半導体薄
膜８４の上面にはｎ型アモルファスシリコンからなるオ
ーミックコンタクト層８６、８７が設けられている。
【００５６】一方のオーミックコンタクト層８６の上面
にはソース電極８８が設けられている。他方のオーミッ
クコンタクト層８７の上面にはドレイン電極８９が設け
られている。両電極８８、８９等を含む絶縁膜８３の上
面全体にはオーバーコート膜を兼ねたゲート絶縁膜９０
が設けられている。チャネル保護膜８５上におけるゲー
ト絶縁膜９０の上面の所定の箇所にはＩＴＯからなるゲ
ート電極９１を含む走査線（図示せず）が設けられてい
る。
にはソース電極８８が設けられている。他方のオーミッ
クコンタクト層８７の上面にはドレイン電極８９が設け
られている。両電極８８、８９等を含む絶縁膜８３の上
面全体にはオーバーコート膜を兼ねたゲート絶縁膜９０
が設けられている。チャネル保護膜８５上におけるゲー
ト絶縁膜９０の上面の所定の箇所にはＩＴＯからなるゲ
ート電極９１を含む走査線（図示せず）が設けられてい
る。
【００５７】ゲート絶縁膜９０のソース電極８８の所定
の箇所に対応する部分にはコンタクトホール９２が設け
られている。ゲート絶縁膜９０の上面の所定の箇所には
ＩＴＯからなる画素電極９３が設けられている。画素電
極９３はコンタクトホール９２を介してソース電極８８
に接続されている。
の箇所に対応する部分にはコンタクトホール９２が設け
られている。ゲート絶縁膜９０の上面の所定の箇所には
ＩＴＯからなる画素電極９３が設けられている。画素電
極９３はコンタクトホール９２を介してソース電極８８
に接続されている。
【００５８】そして、薄膜トランジスタ８１は、ゲート
電極９１、ゲート絶縁膜９０、半導体薄膜８４、チャネ
ル保護膜８５、オーミックコンタクト層８６、８７、ソ
ース電極８８およびドレイン電極８９により構成されて
いる。この場合、半導体薄膜８４上にソース電極８８、
ドレイン電極８９およびゲート電極９１が設けられてい
るので、薄膜トランジスタ８１はコプラナー型である。
電極９１、ゲート絶縁膜９０、半導体薄膜８４、チャネ
ル保護膜８５、オーミックコンタクト層８６、８７、ソ
ース電極８８およびドレイン電極８９により構成されて
いる。この場合、半導体薄膜８４上にソース電極８８、
ドレイン電極８９およびゲート電極９１が設けられてい
るので、薄膜トランジスタ８１はコプラナー型である。
【００５９】なお、静電保護素子を構成する薄膜トラン
ジスタ６１Ｂは、図３に示す場合と同じ構造であるの
で、同一部分には同一の符号を付して、その説明を省略
する。ところで、静電保護素子を構成する薄膜トランジ
スタ６１Ｂもコプラナー型であるので、画素電極９３接
続用のコンタクトホール９２を含めると、両薄膜トラン
ジスタ６１Ｂ、８１を同じ工程で製造することができ
る。
ジスタ６１Ｂは、図３に示す場合と同じ構造であるの
で、同一部分には同一の符号を付して、その説明を省略
する。ところで、静電保護素子を構成する薄膜トランジ
スタ６１Ｂもコプラナー型であるので、画素電極９３接
続用のコンタクトホール９２を含めると、両薄膜トラン
ジスタ６１Ｂ、８１を同じ工程で製造することができ
る。
【００６０】なお、両薄膜トランジスタ６１Ｂ、８１の
ゲート電極９１、６２ｂはＩＴＯ以外の例えばＡｌやＣ
ｒ等の金属によって形成するようにしてもよい。また、
ガラス基板８２の上面に半導体薄膜８４、６４ｂを直接
設ける場合には、絶縁膜８３は省略してもよい。
ゲート電極９１、６２ｂはＩＴＯ以外の例えばＡｌやＣ
ｒ等の金属によって形成するようにしてもよい。また、
ガラス基板８２の上面に半導体薄膜８４、６４ｂを直接
設ける場合には、絶縁膜８３は省略してもよい。
【００６１】また、上記実施形態では、例えば図２に示
すように、静電保護素子４９を並列に接続された２つの
薄膜トランジスタ５３、５４によって構成した場合につ
いて説明したが、これに限らず、例えば図５に示すこの
発明の第３実施形態のように、静電保護素子４９を直列
に接続された２つの薄膜トランジスタ５３、５４によっ
て構成するようにしてもよい。
すように、静電保護素子４９を並列に接続された２つの
薄膜トランジスタ５３、５４によって構成した場合につ
いて説明したが、これに限らず、例えば図５に示すこの
発明の第３実施形態のように、静電保護素子４９を直列
に接続された２つの薄膜トランジスタ５３、５４によっ
て構成するようにしてもよい。
【００６２】この場合、一方の薄膜トランジスタ５３の
ゲート電極Ｇおよびドレイン電極Ｄはデータ線４５に接
続され、ソース電極Ｓは他方の薄膜トランジスタ５４の
ソース電極Ｓに接続されている。他方の薄膜トランジス
タ５４のゲート電極Ｇおよびドレイン電極Ｄは短絡リン
グ４７に接続されている。
ゲート電極Ｇおよびドレイン電極Ｄはデータ線４５に接
続され、ソース電極Ｓは他方の薄膜トランジスタ５４の
ソース電極Ｓに接続されている。他方の薄膜トランジス
タ５４のゲート電極Ｇおよびドレイン電極Ｄは短絡リン
グ４７に接続されている。
【００６３】次に、この静電保護素子４９の動作につい
て説明する。今、図５に示す１本のデータ線４５が静電
気により高電位になったとする。すると、ドレイン電極
Ｄとゲート電極Ｇがデータ線４５に接続されている一方
の薄膜トランジスタ５３がオン状態となり、次いで他方
の薄膜トランジスタ５４が降伏特性により導通し、デー
タ線４５から短絡リング４７に電流が流れ、短絡リング
４７がデータ線４５と同電位となる。短絡リング４７が
データ線４５と同電位となって高電位になると、図示し
ない残りのすべての静電保護素子の他方の薄膜トランジ
スタがオン状態となり、次いで一方の薄膜トランジスタ
が降伏特性により導通する。
て説明する。今、図５に示す１本のデータ線４５が静電
気により高電位になったとする。すると、ドレイン電極
Ｄとゲート電極Ｇがデータ線４５に接続されている一方
の薄膜トランジスタ５３がオン状態となり、次いで他方
の薄膜トランジスタ５４が降伏特性により導通し、デー
タ線４５から短絡リング４７に電流が流れ、短絡リング
４７がデータ線４５と同電位となる。短絡リング４７が
データ線４５と同電位となって高電位になると、図示し
ない残りのすべての静電保護素子の他方の薄膜トランジ
スタがオン状態となり、次いで一方の薄膜トランジスタ
が降伏特性により導通する。
【００６４】このようにして、いずれか１本または複数
本のデータ線４５が静電気により高電位となった場合に
は、この高電位となったデータ線４５から短絡リング４
７、残りのすべてのデータ線、すべての走査線およびす
べての補助容量線に電流が流れ、これらが同電位で低電
位となる。これにより、静電気により高電位となったデ
ータ線４５に接続された薄膜トランジスタからなるスイ
ッチング素子の静電破壊が防止される。また、いずれか
１本または複数本の走査線が静電気により高電位となっ
た場合も同様である。
本のデータ線４５が静電気により高電位となった場合に
は、この高電位となったデータ線４５から短絡リング４
７、残りのすべてのデータ線、すべての走査線およびす
べての補助容量線に電流が流れ、これらが同電位で低電
位となる。これにより、静電気により高電位となったデ
ータ線４５に接続された薄膜トランジスタからなるスイ
ッチング素子の静電破壊が防止される。また、いずれか
１本または複数本の走査線が静電気により高電位となっ
た場合も同様である。
【００６５】さらに、上記実施形態では、図１に示すよ
うに、静電保護素子４８、４９を短絡リング４７の外側
に設けた場合について説明したが、これに限らず、図示
していないが、静電保護素子４８、４９を短絡リング４
７の内側において複数の画素電極４２の配置領域からな
る表示領域の外側に設けるようにしてもよい。また、本
発明の薄膜トランジスタパネルは、液晶表示装置に限ら
ず、陰極および陽極間にＥＬ素子が形成された表示要素
がマトリクス状に配置されたアクティブマトリクス型の
ＥＬ表示装置等、他の表示装置にも適用が可能である。
うに、静電保護素子４８、４９を短絡リング４７の外側
に設けた場合について説明したが、これに限らず、図示
していないが、静電保護素子４８、４９を短絡リング４
７の内側において複数の画素電極４２の配置領域からな
る表示領域の外側に設けるようにしてもよい。また、本
発明の薄膜トランジスタパネルは、液晶表示装置に限ら
ず、陰極および陽極間にＥＬ素子が形成された表示要素
がマトリクス状に配置されたアクティブマトリクス型の
ＥＬ表示装置等、他の表示装置にも適用が可能である。
【００６６】
【発明の効果】以上説明したように、この発明によれ
ば、静電保護素子を構成する薄膜トランジスタをコプラ
ナー型としているので、半導体薄膜上にドレイン電極お
よびゲート電極が存在し、従って半導体薄膜上において
ドレイン電極とゲート電極とを接続することができ、こ
れにより静電保護素子を構成する薄膜トランジスタの加
工時間を短縮することができ、また静電保護素子を構成
する薄膜トランジスタのサイズを小さくすることがで
き、ひいては額縁の幅を小さくすることができる。
ば、静電保護素子を構成する薄膜トランジスタをコプラ
ナー型としているので、半導体薄膜上にドレイン電極お
よびゲート電極が存在し、従って半導体薄膜上において
ドレイン電極とゲート電極とを接続することができ、こ
れにより静電保護素子を構成する薄膜トランジスタの加
工時間を短縮することができ、また静電保護素子を構成
する薄膜トランジスタのサイズを小さくすることがで
き、ひいては額縁の幅を小さくすることができる。
【図１】この発明の第１実施形態としての薄膜トランジ
スタパネルの一部の等価回路的平面図。
スタパネルの一部の等価回路的平面図。
【図２】図１に示す静電保護素子の動作を説明するため
に示す等価回路的平面図。
に示す等価回路的平面図。
【図３】図１に示すスイッチング素子および静電保護素
子を構成する薄膜トランジスタの具体的な構造の断面
図。
子を構成する薄膜トランジスタの具体的な構造の断面
図。
【図４】この発明の第２実施形態におけるスイッチング
素子および静電保護素子を構成する薄膜トランジスタの
具体的な構造の断面図。
素子および静電保護素子を構成する薄膜トランジスタの
具体的な構造の断面図。
【図５】この発明の第３実施形態における静電保護素子
を説明するために示す図２同様の等価回路的平面図。
を説明するために示す図２同様の等価回路的平面図。
【図６】従来の薄膜トランジスタパネルの一例の一部の
等価回路的平面図。
等価回路的平面図。
【図７】図６に示す静電保護素子の動作を説明するため
に示す等価回路的平面図。
に示す等価回路的平面図。
【図８】図６に示すスイッチング素子および静電保護素
子を構成する薄膜トランジスタの具体的な構造の断面
図。
子を構成する薄膜トランジスタの具体的な構造の断面
図。
４１ ガラス基板
４２ 画素電極
４３ スイッチング素子
４４ 走査線
４５ データ線
４６ 補助容量線
４７ 短絡リング
４８、４９ 静電保護素子
６１Ａ、６１Ｂ 薄膜トランジスタ
６２ａ、６２ｂ ゲート電極
６４ａ、６４ｂ 半導体薄膜
６８ａ、６８ｂ ソース電極
６９ａ、６９ｂ ドレイン電極
７０ オーバーコート膜
７１、７２ コンタクトホール
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６１２Ａ
Ｆターム(参考） 2H092 GA12 GA64 JA26 JA46 JA47
JB56 JB79 NA14
5C094 AA31 BA03 BA43 CA19 EA04
EA07 FB14
5F110 AA22 AA26 BB01 CC01 CC07
DD02 DD11 EE03 EE04 EE07
GG02 GG15 GG35 HK09 HK16
HL07 NN02 NN12 NN72 NN73
5G435 AA16 BB12 CC09 EE31 GG31
Claims (8)
- 【請求項１】 マトリクス状に配置された複数の表示要
素にそれぞれ接続された薄膜トランジスタからなるスイ
ッチング素子の静電破壊を薄膜トランジスタからなる静
電保護素子で防止するようにした薄膜トランジスタパネ
ルにおいて、前記静電保護素子を構成する薄膜トランジ
スタがコプラナー型であることを特徴とする薄膜トラン
ジスタパネル。 - 【請求項２】 請求項１に記載の発明において、前記静
電保護素子は、それぞれ、ドレイン電極がゲート電極に
接続された２つの薄膜トランジスタが並列に接続された
構成を有することを特徴とする薄膜トランジスタパネ
ル。 - 【請求項３】 請求項１に記載の発明において、前記静
電保護素子は、それぞれ、ドレイン電極がゲート電極に
接続された２つの薄膜トランジスタが直列に接続された
構成を有することを特徴とする薄膜トランジスタパネ
ル。 - 【請求項４】 請求項２または３に記載の発明におい
て、前記表示要素はオーバーコート膜上に設けられた画
素電極からなり、前記静電保護素子のゲート電極は前記
オーバーコート膜上に前記画素電極と同一の材料によっ
て形成されていることを特徴とする薄膜トランジスタパ
ネル。 - 【請求項５】 請求項４に記載の発明において、前記静
電保護素子のゲート電極は前記オーバーコート膜下に設
けられた前記ドレイン電極に前記オーバーコート膜に設
けられたコンタクトホールを介して接続されていること
を特徴とする薄膜トランジスタパネル。 - 【請求項６】 請求項５に記載の発明において、前記ス
イッチング素子を構成する薄膜トランジスタは逆スタガ
ー型であることを特徴とする薄膜トランジスタパネル。 - 【請求項７】 請求項５に記載の発明において、前記ス
イッチング素子を構成する薄膜トランジスタはコプラナ
ー型であることを特徴とする薄膜トランジスタパネル。 - 【請求項８】 請求項７に記載の発明において、前記ス
イッチング素子のゲート電極は前記オーバーコート膜上
に前記画素電極と同一の材料によって形成されているこ
とを特徴とする薄膜トランジスタパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001255665A JP2003069028A (ja) | 2001-08-27 | 2001-08-27 | 薄膜トランジスタパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001255665A JP2003069028A (ja) | 2001-08-27 | 2001-08-27 | 薄膜トランジスタパネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003069028A true JP2003069028A (ja) | 2003-03-07 |
Family
ID=19083594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001255665A Pending JP2003069028A (ja) | 2001-08-27 | 2001-08-27 | 薄膜トランジスタパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003069028A (ja) |
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-
2001
- 2001-08-27 JP JP2001255665A patent/JP2003069028A/ja active Pending
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