JP4486640B2 - 薄膜トランジスタの製造方法 - Google Patents
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Description
この実施の形態では、データラインを形成する半導体層、接触抵抗層、透明な導電層、金属層が、露出した走査線を保護するために使われる。第1の実施形態にかかる製造方法によって作られるTFTアレイ基板は、Twisted Nematic液晶ディスプレイ(TN−LCD)に適している。蓄積コンデンサは共通の線の上とするが、第1の実施形態はこれに限らない。たとえば、蓄積コンデンサをゲートの上としてもよい。第1の実施形態において、TFTのゲートは走査線の上にある。第1の実施形態は、TFTのタイプまたは構成に限ったものではない。たとえば、ゲートと走査線は、同時に形成され、互いに結合する。
第1の実施形態と同様に、第2の実施形態において、半導体、接触抵抗層、透明な導電層、金属層を用いて、露出した走査線を保護する。第2の実施形態にかかる方法によって作られるTFTアレイ基板は、Vertically_Alignment_LCD(VA−LCD)に適している。蓄積コンデンサは、共通の線上またはゲートの、どちらの上においてもよい。第2の実施形態においてTFTのゲートは、走査線上にある。第2の実施形態は、これに限らない。たとえば、ゲートと走査線は、同時に形成して相互に電気的に接続される。
第3の実施形態において、半導体層と接触抵抗層を使用し、露出した走査線を保護する。第3の実施形態にかかる方法によって作られるTFTアレイ基板は、TN−LCDに適している。蓄積コンデンサは共通の線上にあるが、第3の実施形態はこの形に限らない。たとえば、蓄積コンデンサをゲートとしてもよい。第3の実施形態において、TFTのゲートは走査線上にある。第3の実施形態は、TFTのタイプまたは構成に限らない。たとえば、ゲートと走査線は同時に形成し、相互に結合される。
第4の実施形態において、半導体層と接触抵抗層が露出した走査線を保護するために使われ、開口率を上げるために、ピクセル電極は走査線上の半導体層を覆う。第4の実施形態によって作られるTFTアレイ基板は、TN−LCDに適している。蓄積コンデンサは、共通の線上にある。第4の実施形態において、TFTのゲートは走査線上にある。第4の実施形態は、TFTのタイプまたは構成に限られない。たとえば、ゲートと走査線は、同時に形成され、互いに結合する。
第5の実施形態において、半導体層と接触抵抗層を使用して露出した走査線を保護し、開口率を上げるために、ピクセル電極は走査線上の半導体層を覆う。第5の実施形態にかかる方法によって作られるTFTアレイ基板は、TN−LCDに適している。蓄積コンデンサはゲート上にある。第5の実施形態において、TFTのゲートは走査線上にある。第5の実施形態は、TFTのタイプまたは構成に限られない。たとえば、ゲートと走査線は、同時に形成され、互いに結合する。
第6の実施形態
222 走査線
224 走査パッド
224a 第1の開口部
232 共通の線
232a 枝
234 共通のパッド
234a 第3の開口部
262 データライン
264 データパッド
264a 第2の開口部
272 ソース/ドレイン電極
274 ピクセル電極
276 エッチング保護層
A2 領域
B2 領域
Claims (28)
- 基板上に複数の走査線をつくるステップと、
前記基板の上に順番にパターン化された誘電体層とパターン化された半導体層を形成することにより、走査線の一部を覆うステップと、
前記基板の上に、透明な導電層と金属層を順番に配置してパターン化された透明な導電層とパターン化された金属層を同時に形成するステップを含み、前記パターン化された透明な導電層および前記パターン化された金属層は、複数のデータライン、複数のソース/ドレイン電極と複数のピクセル電極、複数のエッチング保護層を画定するために用いられ、また、前記パターン化された透明な導電層と前記パターン化された金属層は前記パターン化された誘電体層と前記パターン化された半導体層に覆われておらず、露出した前記複数の走査線上に複数の走査線と電気接続している複数のエッチング保護層をそれぞれ定義づけ、
前記基板の上に、不動態化層を形成するステップを含み、
前記ピクセル電極上の前記不動態化層とピクセル電極のパターン化された金属層を取り除くことにより、前記ピクセル電極の前記パターン化された透明な導電層を露出させるステップと、
エッチング保護層とデータラインの間で走査線の上にパターン化された半導体層を取り除くことにより、前記走査線の上でパターン化された誘電体層を露出させるステップと、
を含む薄膜トランジスタの製造方法。 - 前記走査線をつくるステップは、複数の走査パッドを形成するステップを含み、前記走査線の各々のうちの一端は、前記走査パッドに電気的に接続され、
前記走査パッドの一部は、パターン化された誘電体層とパターン化された半導体層の形成の後、パターン化された誘電体層とパターン化された半導体層によって露出される、ことを特徴とする請求項1に記載の薄膜トランジスタの製造方法。 - 前記パターン化された透明な導電層と前記パターン化された金属層は、前記パターン化された誘電体層と前記パターン化された半導体層によって露出される走査パッドとを覆うことを特徴とする請求項2に記載の薄膜トランジスタの製造方法。
- 前記ピクセル電極上の不動態化層と前記ピクセル電極のパターン化された金属層を取り除くステップは、前記走査パッド上のパターン化された金属層を除去することにより、前記走査パッドの上にパターン化された透明な導電層を露出させることを含むことを特徴とする請求項3に記載の薄膜トランジスタの製造方法。
- 前記パターン化された透明な導電層と前記パターン化された金属層は、さらに複数のデータパッドを画定するのに用いられ、前記データラインの各々の一端は、前記データパッドのうちの1つに電気的に接続されることを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
- 前記不動態化層は、前記データパッドを覆い、
前記ピクセル電極上の不動態化層と前記ピクセル電極のパターン化された金属層を取り除くステップは、前記データパッド上のパターン化された金属層を除去することにより、前記データパッドの上にパターン化された透明な導電層を露出させることを含むことを特徴とする請求項5に記載の薄膜トランジスタの製造方法。 - 前記走査線をつくるステップは、複数の共通のパッドと前記複数の共通のパッドにそれぞれ電気的に接続される複数の共通の線とをつくるステップを含み、前記共通の線は、前記走査線に平行であり、前記共通のパッドと前記走査線は、前記基板の上に交互に配置されることを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
- 前記共通の線の各々は、側部から延びている複数の枝を有し、前記ピクセル電極のパターン化された透明な導電層は、前記枝と部分的に重なることを特徴とする請求項7に記載の薄膜トランジスタの製造方法。
- 前記パターン化された透明な導電層と前記パターン化された金属層を形成するステップは、前記ピクセル電極内部に、複数のスリットを形成することを含むことを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
- 前記パターン化された誘電体層と前記パターン化された半導体層を形成するステップは、パターン化された接触抵抗層を前記パターン化された半導体層の上に形成することを含むことを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
- 前記パターン化された誘電体層と前記パターン化された半導体層を形成するステップは、パターン化された接触金属層を前記パターン化された接触抵抗層の上に形成することを更に含むことを特徴とする請求項10に記載の薄膜トランジスタの製造方法。
- 前記走査線の各々は、複数のゲート領域を有することを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
- 前記走査線をつくるステップは、前記走査線にそれぞれ電気的に接続している複数のゲートを形成することを含むことを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
- 前記不動態化層を形成するステップの後、前記不動態化層を取り除くステップの前に、
前記不動態化層の上に不透明な材料層を形成するステップと、
前記不透明な材料層をパターン化して前記不透明な層を形成するステップと、
を更に含んでいることを特徴とする請求項1に記載の薄膜トランジスタの製造方法。 - 基板上に複数の走査線をつくるステップと、
前記基板の上に順番にパターン化された誘電体層とパターン化された半導体層を形成することにより、走査線を覆うステップと、
前記基板の上に、パターン化された透明な導電層とパターン化された金属層を順番に形成するステップを含み、前記パターン化された透明な導電層および前記パターン化された金属層は、複数のデータライン、複数のソース/ドレイン電極、複数のピクセル電極を画定するために用いられ、前記走査線上にある前記パターン化された半導体層の一部は、前記パターン化された透明導電層と前記パターン化された金属層とによって露出され、
前記基板の上に、不動態化層を形成するステップと、
前記不動態化層の上に不透明な材料層を形成するステップとを含み、
前記不透明な材料層、前記不動態化層と前記パターン化された金属層は同時にパターンニングプロセスを実行することにより、前記ピクセル電極上の前記不動態化層とピクセル電極のパターン化された金属層を取り除くことにより、前記ピクセル電極の前記パターン化された透明な導電層を露出させるステップと、
前記パターン化された透明導電層および前記パターン化された金属層によって露出された走査線の上のパターン化された半導体層を取り除くことにより、前記走査線の上でパターン化された誘電体層を露出させて不透明な層を形成するステップと、
を含む薄膜トランジスタの製造方法。 - 前記走査線をつくるステップは、複数の走査パッドを形成するステップを含み、前記走査線の各々のうちの一端は、前記走査パッドに電気的に接続され、
前記走査パッドの一部は、パターン化された誘電体層とパターン化された半導体層の形成の後、パターン化された誘電体層とパターン化された半導体層によって露出される、ことを特徴とする請求項15に記載の薄膜トランジスタの製造方法。 - 前記パターン化された透明な導電層と前記パターン化された金属層は、前記パターン化された誘電体層と前記パターン化された半導体層によって露出される走査パッドとを覆うことを特徴とする請求項16に記載の薄膜トランジスタの製造方法。
- 前記ピクセル電極上の不動態化層と前記ピクセル電極のパターン化された金属層を取り除くステップは、前記走査パッド上のパターン化された金属層を除去することにより、前記走査パッドの上にパターン化された透明な導電層を露出させることを含むことを特徴とする請求項17に記載の薄膜トランジスタの製造方法。
- 前記パターン化された透明な導電層と前記パターン化された金属層は、さらに複数のデータパッドを画定するのに用いられ、前記データラインの各々の一端は、前記データパッドのうちの1つに電気的に接続されることを特徴とする請求項15に記載の薄膜トランジスタの製造方法。
- 前記不動態化層は、前記データパッドを覆い、
前記ピクセル電極上の不動態化層と前記ピクセル電極のパターン化された金属層を取り除くステップは、前記データパッド上のパターン化された金属層を除去することにより、前記データパッドの上にパターン化された透明な導電層を露出させることを含むことを特徴とする請求項19に記載の薄膜トランジスタの製造方法。 - 前記走査線をつくるステップは、複数の共通のパッドと前記複数の共通のパッドにそれぞれ電気的に接続される複数の共通の線とをつくるステップを含み、前記共通の線は、前記走査線に平行であり、前記共通のパッドと前記走査線は、前記基板の上に交互に配置されることを特徴とする請求項15に記載の薄膜トランジスタの製造方法。
- 前記共通の線の各々は、側部から延びている複数の枝を有し、前記ピクセル電極のパターン化された透明な導電層は、前記枝と部分的に重なることを特徴とする請求項21に記載の薄膜トランジスタの製造方法。
- 前記ピクセル電極は、前記走査線の一部を覆うことを特徴とする請求項15に記載の薄膜トランジスタの製造方法。
- 前記パターン化された誘電体層と前記パターン化された半導体層を形成するステップは、パターン化された接触抵抗層を前記パターン化された半導体層の上に形成することを含むことを特徴とする請求項15に記載の薄膜トランジスタの製造方法。
- 前記パターン化された誘電体層と前記パターン化された半導体層を形成するステップは、パターン化された接触金属層を前記パターン化された接触抵抗層の上に形成することを更に含むことを特徴とする請求項24に記載の薄膜トランジスタの製造方法。
- 前記走査線のそれぞれは、複数のゲート領域を有することを特徴とする請求項15に記載の薄膜トランジスタの製造方法。
- 前記走査線をつくるステップは、前記走査線にそれぞれ電気的に接続している複数のゲートを形成することを含むことを特徴とする請求項15に記載の薄膜トランジスタの製造方法。
- 前記不動態化層を形成するステップの後、前記不動態化層を取り除くステップの前に、
前記不動態化層の上に不透明な材料層を形成するステップと、
前記不透明な材料層をパターン化して前記不透明な層を形成するステップと、
を更に含んでいることを特徴とする請求項15に記載の薄膜トランジスタの製造方法。
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