JP2000171825A - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 画素部を構成するＣｓ配線とソース配線との
間の寄生容量を小さくし、クロストークに強い特性を得
るとともに、開口率を上げてＬＣＤの輝度を増大させ
る。 【解決手段】 ソース配線上に、このソース配線を覆う
ようにＣｓ配線を配置し、Ｃｓ配線上に、一部が重畳す
るように画素電極を配置形成する。ソース配線、Ｃｓ配
線、画素電極が順次積層された構造とすることによっ
て、ソース配線と画素電極との間に生じる寄生容量を小
さく低減でき、クロストークを改善することができる。
また、平面構造を見た場合に、ソース配線と画素電極と
の距離を小さくできるために、開口率を上げることが可
能である。
間の寄生容量を小さくし、クロストークに強い特性を得
るとともに、開口率を上げてＬＣＤの輝度を増大させ
る。 【解決手段】 ソース配線上に、このソース配線を覆う
ようにＣｓ配線を配置し、Ｃｓ配線上に、一部が重畳す
るように画素電極を配置形成する。ソース配線、Ｃｓ配
線、画素電極が順次積層された構造とすることによっ
て、ソース配線と画素電極との間に生じる寄生容量を小
さく低減でき、クロストークを改善することができる。
また、平面構造を見た場合に、ソース配線と画素電極と
の距離を小さくできるために、開口率を上げることが可
能である。
Description
【０００１】
【発明の属する技術分野】この発明は、マトリックス型
表示装置に用いられる、薄膜トランジスタアレイ基板を
備えた液晶表示装置およびその製造方法の技術に関する
ものである。
表示装置に用いられる、薄膜トランジスタアレイ基板を
備えた液晶表示装置およびその製造方法の技術に関する
ものである。
【０００２】
【従来の技術】マトリックス型表示装置は、通常、薄膜
トランジスタ（以下、ＴＦＴという。）などが設けられ
た薄膜トランジスタアレイ基板（以下、ＴＦＴアレイ基
板という。）とカラーフィルターおよびブラックマトリ
クス等が設けられた対向基板を構成する２枚の基板の間
に液晶などの表示材料が挟持され、この表示材料に選択
的に電圧が印加されるように構成されている。ＴＦＴア
レイ基板においては、図１０の等価回路に示すように、
画素をマトリックス状に配置する。
トランジスタ（以下、ＴＦＴという。）などが設けられ
た薄膜トランジスタアレイ基板（以下、ＴＦＴアレイ基
板という。）とカラーフィルターおよびブラックマトリ
クス等が設けられた対向基板を構成する２枚の基板の間
に液晶などの表示材料が挟持され、この表示材料に選択
的に電圧が印加されるように構成されている。ＴＦＴア
レイ基板においては、図１０の等価回路に示すように、
画素をマトリックス状に配置する。
【０００３】図１０において、Ｇ１、Ｇ２、Ｇ３は走査
信号線（以下、ゲート配線という。）、Ｓ１、Ｓ２、Ｓ
３は、映像信号線（以下、ソース配線という。）Ｃｓ
１、Ｃｓ２、Ｃｓ３は、保持容量形成用の保持容量電極
線（以下、Ｃｓ配線という。）を示している。その他、
符号１ａ〜１ｉはＴＦＴであり、ＴＦＴをスイッチング
素子として画素電極への電荷の充放電を制御する。ま
た、符号２ａ〜２ｉは保持容量（以下、Ｃｓ容量とい
う。）であり、画素電極とＣｓ配線との間に絶縁膜を形
成して作製する。画素電極は、ＩＴＯ等の透明電極で形
成し、対向電極との間に液晶を挟持して符号３ａ〜３ｉ
で示す液晶容量Ｃｌｃを形成する。さらに符号４ａ〜４
ｉはソース配線と画素電極間に寄生的に形成される寄生
容量Ｃｄｐである。ＴＦＴのＯＮとＯＦＦは、走査信号
線をゲート電極として実施する。
信号線（以下、ゲート配線という。）、Ｓ１、Ｓ２、Ｓ
３は、映像信号線（以下、ソース配線という。）Ｃｓ
１、Ｃｓ２、Ｃｓ３は、保持容量形成用の保持容量電極
線（以下、Ｃｓ配線という。）を示している。その他、
符号１ａ〜１ｉはＴＦＴであり、ＴＦＴをスイッチング
素子として画素電極への電荷の充放電を制御する。ま
た、符号２ａ〜２ｉは保持容量（以下、Ｃｓ容量とい
う。）であり、画素電極とＣｓ配線との間に絶縁膜を形
成して作製する。画素電極は、ＩＴＯ等の透明電極で形
成し、対向電極との間に液晶を挟持して符号３ａ〜３ｉ
で示す液晶容量Ｃｌｃを形成する。さらに符号４ａ〜４
ｉはソース配線と画素電極間に寄生的に形成される寄生
容量Ｃｄｐである。ＴＦＴのＯＮとＯＦＦは、走査信号
線をゲート電極として実施する。
【０００４】画素電極は、ＴＦＴを介してソース配線と
接続され、ソース配線の信号レベルの大小により、画素
電極に充電される電荷量が変化し、画素電極の電位が設
定される。画素電極と、対向電極間の電圧に応じて、液
晶の変位量が変わり、裏面からの透過光量を変える。従
って、ソース配線の信号レベルを制御することで、光学
的信号変化を抑制し、映像として表示する。
接続され、ソース配線の信号レベルの大小により、画素
電極に充電される電荷量が変化し、画素電極の電位が設
定される。画素電極と、対向電極間の電圧に応じて、液
晶の変位量が変わり、裏面からの透過光量を変える。従
って、ソース配線の信号レベルを制御することで、光学
的信号変化を抑制し、映像として表示する。
【０００５】映像の品質を高めるためには、ゲート配線
等の信号レベルの変化による画素電位の変動をできるだ
け小さくする必要があり、画素電極にＣｓ容量２ａ〜２
ｉを設けて、画素の総容量を大きくしている。Ｃｓ容量
２ａ〜２ｉは、対向電極と同電位のＣｓ配線Ｃｓ１〜Ｃ
ｓ３と画素電極の間に絶縁膜を設けて形成する。
等の信号レベルの変化による画素電位の変動をできるだ
け小さくする必要があり、画素電極にＣｓ容量２ａ〜２
ｉを設けて、画素の総容量を大きくしている。Ｃｓ容量
２ａ〜２ｉは、対向電極と同電位のＣｓ配線Ｃｓ１〜Ｃ
ｓ３と画素電極の間に絶縁膜を設けて形成する。
【０００６】次に、従来のＴＦＴアレイ基板における画
素レイアウトを図１１に示す。また、図１１のＡ−Ａで
示す領域を矢印方向から見た場合の断面図を図１２に示
す。さらに図１３および図１４を用い、従来の画素部の
形成方法を、Ａ−Ａ領域の断面図を例にとって示す。
素レイアウトを図１１に示す。また、図１１のＡ−Ａで
示す領域を矢印方向から見た場合の断面図を図１２に示
す。さらに図１３および図１４を用い、従来の画素部の
形成方法を、Ａ−Ａ領域の断面図を例にとって示す。
【０００７】図１１においては、符号１０２はゲート配
線、１０４は半導体薄膜、１０７はソース配線、１０８
はソース電極、１０９はドレイン電極、１１１はＣｓ配
線を、１１４は画素電極をそれぞれ示している。また、
図１２において、１０１はガラス基板、１０３はゲート
絶縁膜、１０５はｉ層（ノンドープトアモルファスシリ
コン等により構成される半導体層である。）、１０６は
ｎ層（例えばｎ型不純物を含むアモルファスシリコン等
によって構成される半導体層である。）、１１３は絶縁
膜をそれぞれ示し、既に説明のために用いた符号と同一
符号は同一若しくは相当部分を示すものである。
線、１０４は半導体薄膜、１０７はソース配線、１０８
はソース電極、１０９はドレイン電極、１１１はＣｓ配
線を、１１４は画素電極をそれぞれ示している。また、
図１２において、１０１はガラス基板、１０３はゲート
絶縁膜、１０５はｉ層（ノンドープトアモルファスシリ
コン等により構成される半導体層である。）、１０６は
ｎ層（例えばｎ型不純物を含むアモルファスシリコン等
によって構成される半導体層である。）、１１３は絶縁
膜をそれぞれ示し、既に説明のために用いた符号と同一
符号は同一若しくは相当部分を示すものである。
【０００８】次に、図１３および図１４を用いて図１２
に示す断面構造のマトリックス型表示装置の製造工程に
ついて説明する。まず、図１３（ａ）に示すように、ガ
ラス基板１０１上にゲート電極１０２となる金属膜１０
２ａを形成し、図１３（ｂ）に示すようにゲート電極１
０２に相当する平面形状を持つレジストパターン１１０
ａを形成して、これをエッチングマスクとして金属膜１
０２ａに対してエッチングを行い、ゲート電極１０２を
得、その後レジストパターン１１０ａは除去する。
に示す断面構造のマトリックス型表示装置の製造工程に
ついて説明する。まず、図１３（ａ）に示すように、ガ
ラス基板１０１上にゲート電極１０２となる金属膜１０
２ａを形成し、図１３（ｂ）に示すようにゲート電極１
０２に相当する平面形状を持つレジストパターン１１０
ａを形成して、これをエッチングマスクとして金属膜１
０２ａに対してエッチングを行い、ゲート電極１０２を
得、その後レジストパターン１１０ａは除去する。
【０００９】次に、図１３（ｃ）に示すように、ゲート
絶縁膜１０３、ｉ層１０５、ｎ層１０６を順次積層し、
図１３（ｄ）に示すようにｉ層１０５およびｎ層１０６
を残す領域上にレジストパターン１１０ｂを形成し、こ
れをエッチングマスクとしてｎ層１０６、ｉ層１０５を
順次エッチングしてレジストパターン１１０ｂは除去す
る。
絶縁膜１０３、ｉ層１０５、ｎ層１０６を順次積層し、
図１３（ｄ）に示すようにｉ層１０５およびｎ層１０６
を残す領域上にレジストパターン１１０ｂを形成し、こ
れをエッチングマスクとしてｎ層１０６、ｉ層１０５を
順次エッチングしてレジストパターン１１０ｂは除去す
る。
【００１０】その後、図１３（ｅ）に示すように、画素
電極１１４となるＩＴＯ薄膜１１４ａを積層し、図１４
（ａ）に示すように画素電極１１４に相当する形状にパ
ターニングされたレジストパターン１１０ｃをエッチン
グマスクとしてＩＴＯ薄膜１１４ａをエッチングして画
素電極１１４を得、その後レジストパターン１１０ｃは
除去する。
電極１１４となるＩＴＯ薄膜１１４ａを積層し、図１４
（ａ）に示すように画素電極１１４に相当する形状にパ
ターニングされたレジストパターン１１０ｃをエッチン
グマスクとしてＩＴＯ薄膜１１４ａをエッチングして画
素電極１１４を得、その後レジストパターン１１０ｃは
除去する。
【００１１】次に、図１４（ｂ）に示すように、ソース
配線１０７、ソース電極１０８、ドレイン電極１０９と
なる金属膜１１２ａを積層し、図１４（ｃ）に示すよう
に、ソース配線１０７、ソース電極１０８、ドレイン電
極１０９として必要となる領域に相当するレジストパタ
ーン１１０ｄをパターニングして、これをエッチングマ
スクとして金属膜１１２ａをエッチングし、さらにｎ層
１０６、ｉ層１０５の一部も選択的にエッチングし、そ
の後レジストパターン１１０ｄを除去し、絶縁膜１１３
を形成することで図１２に示した断面構造の、従来のマ
トリックス型表示装置を得ることができる。
配線１０７、ソース電極１０８、ドレイン電極１０９と
なる金属膜１１２ａを積層し、図１４（ｃ）に示すよう
に、ソース配線１０７、ソース電極１０８、ドレイン電
極１０９として必要となる領域に相当するレジストパタ
ーン１１０ｄをパターニングして、これをエッチングマ
スクとして金属膜１１２ａをエッチングし、さらにｎ層
１０６、ｉ層１０５の一部も選択的にエッチングし、そ
の後レジストパターン１１０ｄを除去し、絶縁膜１１３
を形成することで図１２に示した断面構造の、従来のマ
トリックス型表示装置を得ることができる。
【００１２】次に、従来のＴＦＴの構造と機能につい
て、例を用いて説明する。既に説明に用いた図１２にお
いて、画素電極１１４に電荷を充電する場合、ソース電
極１０８には９Ｖ程度の電圧を印加し、ゲート電極１０
２には２０Ｖ前後の正の電圧を印加することにより、Ｔ
ＦＴはＯＮ状態となり、ドレイン電極１０９および画素
電極１１４は９Ｖ近くにまで充電される。その後、画素
電極１１４の電位が十分上昇したところで、ゲート電極
１０２には−５Ｖ程度の負の電圧を印加し、ＴＦＴをＯ
ＦＦさせ、画素に電荷を閉じこめる。
て、例を用いて説明する。既に説明に用いた図１２にお
いて、画素電極１１４に電荷を充電する場合、ソース電
極１０８には９Ｖ程度の電圧を印加し、ゲート電極１０
２には２０Ｖ前後の正の電圧を印加することにより、Ｔ
ＦＴはＯＮ状態となり、ドレイン電極１０９および画素
電極１１４は９Ｖ近くにまで充電される。その後、画素
電極１１４の電位が十分上昇したところで、ゲート電極
１０２には−５Ｖ程度の負の電圧を印加し、ＴＦＴをＯ
ＦＦさせ、画素に電荷を閉じこめる。
【００１３】従来の画素構造では、前述のように、画素
電極１１４はＴＦＴを介してソース配線１０７と接続さ
れ、ソース配線１０７の信号レベルの大小により、画素
電極１１４の電位が設定される。画素電極１１４と対向
電極間の電圧に応じて、液晶の変位量が変わり、裏面か
らの透過光量を変える。従って、ソース配線１０７の信
号レベルを制御することで、光学的信号変化を制御し、
映像として表示している。
電極１１４はＴＦＴを介してソース配線１０７と接続さ
れ、ソース配線１０７の信号レベルの大小により、画素
電極１１４の電位が設定される。画素電極１１４と対向
電極間の電圧に応じて、液晶の変位量が変わり、裏面か
らの透過光量を変える。従って、ソース配線１０７の信
号レベルを制御することで、光学的信号変化を制御し、
映像として表示している。
【００１４】液晶表示装置の最大の明るさは、前記の画
素における光の透過率によって決まり、透過率は光の透
過する部分の面積、すなわち画素における開口部の面積
が大きい程高くなる。高輝度の液晶表示装置を得るため
には、画素全体の面積に占める開口部の面積（以下、開
口率とする。）を大きくする必要がある。開口率を増大
させる方法の一つとして、図１１における画素電極１１
４とソース配線１０７の距離を小さくする方法がある。
しかしながら、画素電極１１４とソース配線１０７との
距離を小さくすると、図１０におけるソース配線１０７
と画素電極１１４との間に生じる寄生容量Ｃｄｐが増大
してしまう。
素における光の透過率によって決まり、透過率は光の透
過する部分の面積、すなわち画素における開口部の面積
が大きい程高くなる。高輝度の液晶表示装置を得るため
には、画素全体の面積に占める開口部の面積（以下、開
口率とする。）を大きくする必要がある。開口率を増大
させる方法の一つとして、図１１における画素電極１１
４とソース配線１０７の距離を小さくする方法がある。
しかしながら、画素電極１１４とソース配線１０７との
距離を小さくすると、図１０におけるソース配線１０７
と画素電極１１４との間に生じる寄生容量Ｃｄｐが増大
してしまう。
【００１５】通常ソース信号が変化した場合に、寄生容
量Ｃｄｐを介して画素電位が変化するが、画素電位の変
化量は、寄生容量Ｃｄｐが大きい程、またソース信号の
変化量が大きい程大きくなる。寄生容量Ｃｄｐが大きく
なるとクロストークの問題が発生する。このクロストー
クについて、図１０を参照して説明すると、画素（液晶
容量３ａ）に書き込む場合のみにソース信号の振幅を大
きくし、他の画素（液晶容量３ｂ〜３ｉ）に書き込む場
合はソース信号の振幅を小さくするとき、ソース配線Ｓ
１上の液晶容量３ｄ、３ｇを持つ画素の電位が、液晶容
量３ａを持つ画素にデータを書き込む場合の大きなソー
ス信号振幅によって変化し、隣接する液晶容量３ｅ、３
ｈを持つ画素と異なる画素電位となってしまうという現
象である。
量Ｃｄｐを介して画素電位が変化するが、画素電位の変
化量は、寄生容量Ｃｄｐが大きい程、またソース信号の
変化量が大きい程大きくなる。寄生容量Ｃｄｐが大きく
なるとクロストークの問題が発生する。このクロストー
クについて、図１０を参照して説明すると、画素（液晶
容量３ａ）に書き込む場合のみにソース信号の振幅を大
きくし、他の画素（液晶容量３ｂ〜３ｉ）に書き込む場
合はソース信号の振幅を小さくするとき、ソース配線Ｓ
１上の液晶容量３ｄ、３ｇを持つ画素の電位が、液晶容
量３ａを持つ画素にデータを書き込む場合の大きなソー
ス信号振幅によって変化し、隣接する液晶容量３ｅ、３
ｈを持つ画素と異なる画素電位となってしまうという現
象である。
【００１６】このクロストークで、液晶容量３ａを持つ
画素以外は、本来同じ表示データで同一の輝度であるは
ずのところが、ソース配線Ｓ１上の画素と、Ｓ２、Ｓ３
上の画素では、輝度に差が発生する。すなわち、画素電
極１１４とソース配線１０７間の距離を小さくすると、
クロストークが発生するため、画素電極とソース配線間
の距離は、ある一定値以上取る必要があり、液晶表示装
置の開口率を上げられないという問題があった。
画素以外は、本来同じ表示データで同一の輝度であるは
ずのところが、ソース配線Ｓ１上の画素と、Ｓ２、Ｓ３
上の画素では、輝度に差が発生する。すなわち、画素電
極１１４とソース配線１０７間の距離を小さくすると、
クロストークが発生するため、画素電極とソース配線間
の距離は、ある一定値以上取る必要があり、液晶表示装
置の開口率を上げられないという問題があった。
【００１７】また、従来の技術を示す文献の一つに特開
平３−２８８８２４号公報がある。この文献には、Ｃｓ
配線に相当する配線と画素電極とが一部重畳する構造の
液晶表示装置が示されている。
平３−２８８８２４号公報がある。この文献には、Ｃｓ
配線に相当する配線と画素電極とが一部重畳する構造の
液晶表示装置が示されている。
【００１８】
【発明が解決しようとする課題】以上、説明したよう
に、従来のＴＦＴアレイ基板における画素構造では、開
口率を向上させようとして、画素電極とソース配線との
距離を小さくすると寄生容量Ｃｄｐが増加し、クロスト
ークが発生するという構造的な問題があった。この発明
は上記のような問題を解決するためになされたものであ
り、画素電極をＣｓ配線を介してソース配線上に配置す
ることにより寄生容量Ｃｄｐの増加がほとんどなく、ク
ロストークが小さく表示品質の良いＴＦＴ−ＬＣＤ（Ｌ
ＣＤは、液晶表示装置の略である。）を実現することを
課題とするものであり、また、画素電極をＣｓ配線を介
して、ソース配線上にまで形成することで、開口率が高
く、輝度の高いＴＦＴ−ＬＣＤを実現することを課題と
するものである。
に、従来のＴＦＴアレイ基板における画素構造では、開
口率を向上させようとして、画素電極とソース配線との
距離を小さくすると寄生容量Ｃｄｐが増加し、クロスト
ークが発生するという構造的な問題があった。この発明
は上記のような問題を解決するためになされたものであ
り、画素電極をＣｓ配線を介してソース配線上に配置す
ることにより寄生容量Ｃｄｐの増加がほとんどなく、ク
ロストークが小さく表示品質の良いＴＦＴ−ＬＣＤ（Ｌ
ＣＤは、液晶表示装置の略である。）を実現することを
課題とするものであり、また、画素電極をＣｓ配線を介
して、ソース配線上にまで形成することで、開口率が高
く、輝度の高いＴＦＴ−ＬＣＤを実現することを課題と
するものである。
【００１９】
【課題を解決するための手段】この発明に係る液晶表示
装置は、絶縁基板上に一定間隔を隔てて配置された複数
のゲート配線、上記ゲート配線に交差する複数のソース
配線、上記ゲート配線と上記ソース配線との交差部に設
けられた薄膜トランジスタを含み、上記薄膜トランジス
タを構成するドレイン電極に接続された画素電極と、上
記画素電極との間に絶縁膜を挟むことによって保持容量
を形成する保持容量電極線を有するマトリックス型表示
装置用の薄膜トランジスタアレイ基板において、上記保
持容量電極線は、上記ソース配線の上部に、重畳するよ
うに配置形成されるものである。
装置は、絶縁基板上に一定間隔を隔てて配置された複数
のゲート配線、上記ゲート配線に交差する複数のソース
配線、上記ゲート配線と上記ソース配線との交差部に設
けられた薄膜トランジスタを含み、上記薄膜トランジス
タを構成するドレイン電極に接続された画素電極と、上
記画素電極との間に絶縁膜を挟むことによって保持容量
を形成する保持容量電極線を有するマトリックス型表示
装置用の薄膜トランジスタアレイ基板において、上記保
持容量電極線は、上記ソース配線の上部に、重畳するよ
うに配置形成されるものである。
【００２０】また、この発明に係る液晶表示装置は、上
記のような構成に加え、保持容量電極線は、ソース配線
とゲート配線の配置方向の配線成分を持ったメッシュ状
の構造とするものである。
記のような構成に加え、保持容量電極線は、ソース配線
とゲート配線の配置方向の配線成分を持ったメッシュ状
の構造とするものである。
【００２１】さらに、この発明に係る液晶表示装置は、
上記のような構成に加え、画素電極は、保持容量電極線
の上層に、重畳するように配置形成されるものである。
上記のような構成に加え、画素電極は、保持容量電極線
の上層に、重畳するように配置形成されるものである。
【００２２】また、この発明に係る液晶表示装置は、上
記のような構成に加え、保持容量電極線のうち、ソース
配線の配置方向の配線成分は、上記ソース配線を覆うよ
うに、上記ソース配線よりも幅広となるように形成され
るものである。
記のような構成に加え、保持容量電極線のうち、ソース
配線の配置方向の配線成分は、上記ソース配線を覆うよ
うに、上記ソース配線よりも幅広となるように形成され
るものである。
【００２３】さらに、この発明に係る液晶表示装置は、
上記のような構成に加え、保持容量電極線は、ソース配
線の配置方向に沿って一方向に伸びるように配置され、
上記ソース電極を覆うように、上記ソース配線よりも幅
広に形成され、上記保持容量電極線の上層に重畳するよ
うに画素電極が配置形成されるものである。
上記のような構成に加え、保持容量電極線は、ソース配
線の配置方向に沿って一方向に伸びるように配置され、
上記ソース電極を覆うように、上記ソース配線よりも幅
広に形成され、上記保持容量電極線の上層に重畳するよ
うに画素電極が配置形成されるものである。
【００２４】また、この発明に係る液晶表示装置は、上
記のような構成に加え、画素電極とゲート配線とが部分
的に重畳するものである。
記のような構成に加え、画素電極とゲート配線とが部分
的に重畳するものである。
【００２５】さらに、この発明に係る液晶表示装置の製
造方法は、請求項１〜６に記載のいずれか一項に相当す
る液晶表示装置を得る場合に、ソース配線、保持容量電
極線、画素電極の順に形成を行い、それぞれが部分的に
重畳するように配置する工程を含むものである。
造方法は、請求項１〜６に記載のいずれか一項に相当す
る液晶表示装置を得る場合に、ソース配線、保持容量電
極線、画素電極の順に形成を行い、それぞれが部分的に
重畳するように配置する工程を含むものである。
【００２６】
【発明の実施の形態】実施の形態１．この発明の実施の
形態１について説明する。この発明の特徴は、ＴＦＴア
レイ基板の画素部における構造にあり、以下、図を参照
して従来技術と異なる点を説明する。この発明による液
晶表示装置では、Ｃｓ配線は、ソース配線を覆うよう
に、その上層に形成され、さらに上層に、一部が重畳す
るように画素電極が配置形成されることを特徴としてい
る。なお、基本的な液晶表示装置についての構成は従来
の同様である。
形態１について説明する。この発明の特徴は、ＴＦＴア
レイ基板の画素部における構造にあり、以下、図を参照
して従来技術と異なる点を説明する。この発明による液
晶表示装置では、Ｃｓ配線は、ソース配線を覆うよう
に、その上層に形成され、さらに上層に、一部が重畳す
るように画素電極が配置形成されることを特徴としてい
る。なお、基本的な液晶表示装置についての構成は従来
の同様である。
【００２７】図１はこの発明の実施の形態１の液晶表示
装置の平面図を示すものであり、この図において符号２
はゲート配線、４はＴＦＴを構成する半導体薄膜、７は
ソース配線、８はソース電極、９はドレイン電極、１１
はＣｓ配線、１４は画素電極、１３は画素電極１４とド
レイン電極９とを電気的に接続するためのコンタクトで
ある。この図１において縦方向に伸びる状態に形成され
たソース配線７上には絶縁膜を介してＣｓ配線１１が配
置されており、このＣｓ配線１１によってソース配線７
が覆われた状態となっている。さらに、Ｃｓ配線１１上
には、絶縁膜を介して画素電極１４の一部が、ソース配
線７とも重畳するように配置されている。
装置の平面図を示すものであり、この図において符号２
はゲート配線、４はＴＦＴを構成する半導体薄膜、７は
ソース配線、８はソース電極、９はドレイン電極、１１
はＣｓ配線、１４は画素電極、１３は画素電極１４とド
レイン電極９とを電気的に接続するためのコンタクトで
ある。この図１において縦方向に伸びる状態に形成され
たソース配線７上には絶縁膜を介してＣｓ配線１１が配
置されており、このＣｓ配線１１によってソース配線７
が覆われた状態となっている。さらに、Ｃｓ配線１１上
には、絶縁膜を介して画素電極１４の一部が、ソース配
線７とも重畳するように配置されている。
【００２８】次に、図２〜図７を用いて、図１に示す構
造の画素部の製造方法を説明する。まず、図２に示すよ
うに、ガラス基板（図示せず。）上に、ゲート配線２を
形成する。その後、このゲート配線２上にゲート絶縁膜
（図示せず。）を形成した後に、図３に示すように、Ｔ
ＦＴを構成する半導体薄膜４をパターニングによってゲ
ート配線２上のゲート電極の役割をする領域上に配置す
る。この半導体薄膜４はｉ層（符号５を付して図８
（ｂ）に示す。）とｎ層（符号６を付して図８（ｂ）示
す。）とが順次積層されてなる多層膜とする。
造の画素部の製造方法を説明する。まず、図２に示すよ
うに、ガラス基板（図示せず。）上に、ゲート配線２を
形成する。その後、このゲート配線２上にゲート絶縁膜
（図示せず。）を形成した後に、図３に示すように、Ｔ
ＦＴを構成する半導体薄膜４をパターニングによってゲ
ート配線２上のゲート電極の役割をする領域上に配置す
る。この半導体薄膜４はｉ層（符号５を付して図８
（ｂ）に示す。）とｎ層（符号６を付して図８（ｂ）示
す。）とが順次積層されてなる多層膜とする。
【００２９】その後、図４に示すように、ソース配線
７、ソース電極８、ドレイン電極９を形成する。ソース
配線７はゲート配線２の伸びる方向と直交する方向に伸
びる方向に配置し、ソース電極８はこのソース配線７と
電気的に接続状態にあり、ゲート配線２上の半導体薄膜
４上に配置される。また、ドレイン電極９は、その一部
が半導体薄膜４のチャネルとなる領域を介して、ソース
電極８と対向するように配置される。このエッチング時
に、半導体薄膜４を構成するｎ層も同時にパターニング
され、ｉ層はエッチングされずに残った状態となる。
７、ソース電極８、ドレイン電極９を形成する。ソース
配線７はゲート配線２の伸びる方向と直交する方向に伸
びる方向に配置し、ソース電極８はこのソース配線７と
電気的に接続状態にあり、ゲート配線２上の半導体薄膜
４上に配置される。また、ドレイン電極９は、その一部
が半導体薄膜４のチャネルとなる領域を介して、ソース
電極８と対向するように配置される。このエッチング時
に、半導体薄膜４を構成するｎ層も同時にパターニング
され、ｉ層はエッチングされずに残った状態となる。
【００３０】次に、ソース絶縁膜を成膜後、図５に示す
ように、ソース配線７の配置方向の配線成分とゲート配
線２方向の配線成分を有するＣｓ配線１１を、ソース配
線７を覆うようにパターニングして形成する。その後、
Ｃｓ配線１１上にＣｓ絶縁膜を成膜後、図６に示すよう
に、ドレイン電極９上にコンタクト１３を形成する。
ように、ソース配線７の配置方向の配線成分とゲート配
線２方向の配線成分を有するＣｓ配線１１を、ソース配
線７を覆うようにパターニングして形成する。その後、
Ｃｓ配線１１上にＣｓ絶縁膜を成膜後、図６に示すよう
に、ドレイン電極９上にコンタクト１３を形成する。
【００３１】さらに、図７に示すように、画素電極１４
を、Ｃｓ配線１１と少なくともソース配線２の方向成分
の一部とオーバーラップさせて配置形成し、Ｃｓ配線１
１と画素電極１４との間で保持容量Ｃｓを有する構造と
する。ここで、Ｃｓ配線１１は、ソース配線２と画素電
極１４間に生じる寄生容量Ｃｄｐを小さくするように、
ソース配線７よりも幅広に形成する。
を、Ｃｓ配線１１と少なくともソース配線２の方向成分
の一部とオーバーラップさせて配置形成し、Ｃｓ配線１
１と画素電極１４との間で保持容量Ｃｓを有する構造と
する。ここで、Ｃｓ配線１１は、ソース配線２と画素電
極１４間に生じる寄生容量Ｃｄｐを小さくするように、
ソース配線７よりも幅広に形成する。
【００３２】また、図８（ａ）、（ｂ）に、図７におけ
るＡ−Ａ領域、Ｂ−Ｂ領域の断面構成図を示す。この図
において、符号３はゲート配線２上に成膜されたゲート
絶縁膜、５、６はそれぞれＴＦＴの半導体薄膜４を構成
するｉ層、ｎ層、１０はソース配線７上に成膜されたソ
ース絶縁膜、１２はＣｓ配線１１上に成膜されたＣｓ絶
縁膜をそれぞれ示すものであり、その他、既に説明のた
めに用いた符号と同一符号は同一、若しくは相当部分を
示すものである。これらの図からも分かるように、ソー
ス配線７上には、このソース配線７を覆うように、より
幅広のＣｓ配線１１が配置形成されており、さらにこの
Ｃｓ配線１１に一部が重畳するように、画素電極１４が
配置形成されたるような構造となっている。
るＡ−Ａ領域、Ｂ−Ｂ領域の断面構成図を示す。この図
において、符号３はゲート配線２上に成膜されたゲート
絶縁膜、５、６はそれぞれＴＦＴの半導体薄膜４を構成
するｉ層、ｎ層、１０はソース配線７上に成膜されたソ
ース絶縁膜、１２はＣｓ配線１１上に成膜されたＣｓ絶
縁膜をそれぞれ示すものであり、その他、既に説明のた
めに用いた符号と同一符号は同一、若しくは相当部分を
示すものである。これらの図からも分かるように、ソー
ス配線７上には、このソース配線７を覆うように、より
幅広のＣｓ配線１１が配置形成されており、さらにこの
Ｃｓ配線１１に一部が重畳するように、画素電極１４が
配置形成されたるような構造となっている。
【００３３】以上示したように、この発明の実施の形態
１によるＴＦＴアレイ基板におけるＴＦＴによれば、ソ
ース配線２上にソース絶縁膜１０を介してＣｓ配線１１
を形成し、さらにＣｓ配線１１の上部にＣｓ絶縁膜１２
を介して画素電極１４を形成したために、ソース配線７
と、画素電極１４との間の距離を小さくでき、開口率を
上げられるため、ＬＣＤの輝度を上げることが可能とな
る。
１によるＴＦＴアレイ基板におけるＴＦＴによれば、ソ
ース配線２上にソース絶縁膜１０を介してＣｓ配線１１
を形成し、さらにＣｓ配線１１の上部にＣｓ絶縁膜１２
を介して画素電極１４を形成したために、ソース配線７
と、画素電極１４との間の距離を小さくでき、開口率を
上げられるため、ＬＣＤの輝度を上げることが可能とな
る。
【００３４】従来の液晶表示装置の画素部においては、
Ｃｓ配線がソース配線の下部に配置され、ソース配線と
画素電極との寄生容量が大きく、クロストークが大きく
なるという問題があったが、ソース配線７の上部にソー
ス配線７を覆うようにＣｓ配線１１を形成し、さらにＣ
ｓ配線１１の上部に画素電極１４を形成するため、ソー
ス配線７と画素電極１４との間の寄生容量Ｃｄｐを低減
でき、クロストークを改善することが可能となる。
Ｃｓ配線がソース配線の下部に配置され、ソース配線と
画素電極との寄生容量が大きく、クロストークが大きく
なるという問題があったが、ソース配線７の上部にソー
ス配線７を覆うようにＣｓ配線１１を形成し、さらにＣ
ｓ配線１１の上部に画素電極１４を形成するため、ソー
ス配線７と画素電極１４との間の寄生容量Ｃｄｐを低減
でき、クロストークを改善することが可能となる。
【００３５】また、従来のＣｓ配線は、ゲート配線に平
行して配置され、隣接するＣｓ配線は、パネル端部にお
いて接続されるという状態であったため、電極の幅を小
さくして開口率を向上させようとすると、Ｃｓ配線の配
線抵抗が増加し、クロストーク増加の原因となってい
た。しかし、この実施の形態１において示した画素構造
とすることによって、つまり画素内のＣｓ配線１１をリ
ング状とし（パネル全体を見た場合ではＣｓ配線１１は
メッシュ状となる。）、隣接する画素上のＣｓ配線と接
続される状態とすることによって、Ｃｓ配線抵抗を２桁
以上小さくすることが可能である。従って、クロストー
クに強い液晶表示装置を得ることが可能となる。
行して配置され、隣接するＣｓ配線は、パネル端部にお
いて接続されるという状態であったため、電極の幅を小
さくして開口率を向上させようとすると、Ｃｓ配線の配
線抵抗が増加し、クロストーク増加の原因となってい
た。しかし、この実施の形態１において示した画素構造
とすることによって、つまり画素内のＣｓ配線１１をリ
ング状とし（パネル全体を見た場合ではＣｓ配線１１は
メッシュ状となる。）、隣接する画素上のＣｓ配線と接
続される状態とすることによって、Ｃｓ配線抵抗を２桁
以上小さくすることが可能である。従って、クロストー
クに強い液晶表示装置を得ることが可能となる。
【００３６】実施の形態２．次に、この発明の実施の形
態２について説明する。実施の形態１において示した画
素部の製造方法と、この実施の形態２の製造方法とは、
Ｃｓ配線１１ａを形成する前の工程まで同じである。図
９に示すように、Ｃｓ配線１１ａは、画素内のゲート配
線２と平行な配線部分は形成せず、画素電極１４ａの一
部を隣接するゲート配線２上にオーバーラップさせ、ソ
ース配線７および隣接するソース配線７の上部にソース
絶縁膜を介して配置形成する。Ｃｓ配線１１ａは、実施
の形態１とは異なり、リング状には形成しないが、液晶
パネルで言うところの、縦方向（横方向より短い方向）
に沿って配置するために、横方向に配置する場合よりも
配線抵抗を小さく抑制することができる。
態２について説明する。実施の形態１において示した画
素部の製造方法と、この実施の形態２の製造方法とは、
Ｃｓ配線１１ａを形成する前の工程まで同じである。図
９に示すように、Ｃｓ配線１１ａは、画素内のゲート配
線２と平行な配線部分は形成せず、画素電極１４ａの一
部を隣接するゲート配線２上にオーバーラップさせ、ソ
ース配線７および隣接するソース配線７の上部にソース
絶縁膜を介して配置形成する。Ｃｓ配線１１ａは、実施
の形態１とは異なり、リング状には形成しないが、液晶
パネルで言うところの、縦方向（横方向より短い方向）
に沿って配置するために、横方向に配置する場合よりも
配線抵抗を小さく抑制することができる。
【００３７】図９に示すような画素電極１４ａを形成す
ることで、ソース配線７と画素電極１４ａとの間の距離
を小さくすることができ、開口率を上げられるため、Ｌ
ＣＤの輝度を上げることが可能である。また、実施の形
態１の場合と同様に、ソース配線７と画素電極１４ａと
の間にＣｓ配線１１ａをソース配線７を覆うように配置
形成していることから、寄生容量Ｃｄｐを低減すること
ができ、クロストークを改善することが可能であること
は言うまでもない。
ることで、ソース配線７と画素電極１４ａとの間の距離
を小さくすることができ、開口率を上げられるため、Ｌ
ＣＤの輝度を上げることが可能である。また、実施の形
態１の場合と同様に、ソース配線７と画素電極１４ａと
の間にＣｓ配線１１ａをソース配線７を覆うように配置
形成していることから、寄生容量Ｃｄｐを低減すること
ができ、クロストークを改善することが可能であること
は言うまでもない。
【００３８】
【発明の効果】以下に、この発明の効果について記載す
る。この発明によれば、液晶表示装置の画素構造を、ソ
ース配線を覆うような状態に、より幅広のＣｓ配線を重
畳させて配置し、さらにそのＣｓ配線上に一部が重畳す
るように画素電極を配置することで、ソース配線と画素
電極との間の寄生容量を低減し、クロストークを改善す
ることが可能である。また、平面構造を見た場合の、画
素電極とソース配線との距離を互いを重畳させることで
小さくでき、開口率を上げられるため、ＬＣＤの輝度を
向上させることが可能である。
る。この発明によれば、液晶表示装置の画素構造を、ソ
ース配線を覆うような状態に、より幅広のＣｓ配線を重
畳させて配置し、さらにそのＣｓ配線上に一部が重畳す
るように画素電極を配置することで、ソース配線と画素
電極との間の寄生容量を低減し、クロストークを改善す
ることが可能である。また、平面構造を見た場合の、画
素電極とソース配線との距離を互いを重畳させることで
小さくでき、開口率を上げられるため、ＬＣＤの輝度を
向上させることが可能である。
【００３９】さらに、Ｃｓ配線をメッシュ状（一つの画
素内で見るとリング状）に形成することによって、Ｃｓ
配線の配線抵抗を小さく抑制することができるため、ク
ロストークに強い液晶表示装置を得ることが可能であ
る。
素内で見るとリング状）に形成することによって、Ｃｓ
配線の配線抵抗を小さく抑制することができるため、ク
ロストークに強い液晶表示装置を得ることが可能であ
る。
【００４０】また、画素内において、Ｃｓ配線がソース
配線に沿って一方向に伸びる構造とし、このＣｓ配線の
一部に重畳して、さらにゲート配線の一部に重畳するよ
うに画素電極を、より広い領域を占めるように配置形成
することによって、高い開口率を得ることが可能であ
り、液晶表示装置の輝度を増大させることが可能であ
る。
配線に沿って一方向に伸びる構造とし、このＣｓ配線の
一部に重畳して、さらにゲート配線の一部に重畳するよ
うに画素電極を、より広い領域を占めるように配置形成
することによって、高い開口率を得ることが可能であ
り、液晶表示装置の輝度を増大させることが可能であ
る。
【図１】 この発明の実施の形態１の液晶表示装置の平
面図である。
面図である。
【図２】 この発明の実施の形態１の液晶表示装置の製
造工程図である。
造工程図である。
【図３】 この発明の実施の形態１の液晶表示装置の製
造工程図である。
造工程図である。
【図４】 この発明の実施の形態１の液晶表示装置の製
造工程図である。
造工程図である。
【図５】 この発明の実施の形態１の液晶表示装置の製
造工程図である。
造工程図である。
【図６】 この発明の実施の形態１の液晶表示装置の製
造工程図である。
造工程図である。
【図７】 この発明の実施の形態１の液晶表示装置の製
造工程図である。
造工程図である。
【図８】 この発明の実施の形態１の液晶表示装置の断
面構造図である。
面構造図である。
【図９】 この発明の実施の形態２の液晶表示装置の平
面図である。
面図である。
【図１０】 基本的な液晶表示装置の構成図である。
【図１１】 従来の技術による液晶表示装置の平面図で
ある。
ある。
【図１２】 従来の技術による液晶表示装置の断面構成
図である。
図である。
【図１３】 従来の技術による液晶表示装置の製造工程
図である。
図である。
【図１４】 従来の技術による液晶表示装置の製造工程
図である。
図である。
【符号の説明】 １ガラス基板、 ２ ゲート配線、 ３
ゲート絶縁膜 ４ 半導体薄膜、 ５ ｉ層、 ６
ｎ層 ７ ソース配線、 ８ ソース電極、 ９
ドレイン電極 １０ ソース絶縁膜、 １１、１１ａ Ｃｓ配線、 １
２ Ｃｓ絶縁膜 １３ コンタクト、 １４、１４ａ 画素電極。
ゲート絶縁膜 ４ 半導体薄膜、 ５ ｉ層、 ６
ｎ層 ７ ソース配線、 ８ ソース電極、 ９
ドレイン電極 １０ ソース絶縁膜、 １１、１１ａ Ｃｓ配線、 １
２ Ｃｓ絶縁膜 １３ コンタクト、 １４、１４ａ 画素電極。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 JA44 JB13 JB23 JB32 JB33 JB38 JB51 JB56 JB63 JB69 KA05 KA07 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA23 MA27 MA33 MA35 MA37 MA41 NA01 NA07 NA25 PA06 QA07
Claims (7)
- 【請求項１】 絶縁基板上に一定間隔を隔てて配置され
た複数のゲート配線、上記ゲート配線に交差する複数の
ソース配線、上記ゲート配線と上記ソース配線との交差
部に設けられた薄膜トランジスタを含み、上記薄膜トラ
ンジスタを構成するドレイン電極に接続された画素電極
と、上記画素電極との間に絶縁膜を挟むことによって保
持容量を形成する保持容量電極線を有するマトリックス
型表示装置用の薄膜トランジスタアレイ基板において、
上記保持容量電極線は、上記ソース配線の上部に、重畳
するように配置形成されることを特徴とする液晶表示装
置。 - 【請求項２】 保持容量電極線は、ソース配線とゲート
配線の配置方向の配線成分を持ったメッシュ状の構造で
あることを特徴とする請求項１記載の液晶表示装置。 - 【請求項３】 画素電極は、保持容量電極線の上層に、
重畳するように配置形成されることを特徴とする請求項
１または請求項２のいずれか一項記載の液晶表示装置。 - 【請求項４】 保持容量電極線のうち、ソース配線の配
置方向の配線成分は、上記ソース配線を覆うように、上
記ソース配線よりも幅広となるように形成されることを
特徴とする請求項１〜３のいずれか一項記載の液晶表示
装置。 - 【請求項５】 保持容量電極線は、ソース配線の配置方
向に沿って一方向に伸びるように配置され、上記ソース
電極を覆うように、上記ソース配線よりも幅広に形成さ
れ、上記保持容量電極線の上層に重畳するように画素電
極が配置形成されることを特徴とする請求項１記載の液
晶表示装置。 - 【請求項６】 画素電極とゲート配線とが部分的に重畳
することを特徴とする請求項１または請求項５のいずれ
か一項記載の液晶表示装置。 - 【請求項７】 請求項１〜６のいずれか一項に相当する
液晶表示装置を得る場合に、ソース配線、保持容量電極
線、画素電極の順に形成を行い、それぞれが部分的に重
畳するように配置する工程を含むことを特徴とする液晶
表示装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34761798A JP2000171825A (ja) | 1998-12-07 | 1998-12-07 | 液晶表示装置およびその製造方法 |
| TW088111234A TW559683B (en) | 1998-09-21 | 1999-07-02 | Liquid display device and manufacturing process therefor |
| KR1019990033576A KR100360753B1 (ko) | 1998-09-21 | 1999-08-16 | 액정표시장치 및 그 제조방법 |
| US09/395,940 US6404465B1 (en) | 1998-09-21 | 1999-09-14 | Liquid crystal display wherein storage electrodes overlap upper part of source lines and pixel electrodes overlap upper part of storage electrodes |
| US09/758,220 US6421102B2 (en) | 1998-09-21 | 2001-01-12 | Liquid crystal display with pixel electrodes formed in a plurality of matrix-like regions and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34761798A JP2000171825A (ja) | 1998-12-07 | 1998-12-07 | 液晶表示装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007108190A Division JP2007193366A (ja) | 2007-04-17 | 2007-04-17 | 液晶表示装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000171825A true JP2000171825A (ja) | 2000-06-23 |
Family
ID=18391440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34761798A Pending JP2000171825A (ja) | 1998-09-21 | 1998-12-07 | 液晶表示装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000171825A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664569B2 (en) * | 2000-06-09 | 2003-12-16 | Lg. Philips Lcd Co., Ltd. | Liquid crystal display device array substrate and method of manufacturing the same |
| JP2006091064A (ja) * | 2004-09-21 | 2006-04-06 | Casio Comput Co Ltd | 液晶表示素子 |
| US7113252B2 (en) | 2001-07-31 | 2006-09-26 | Advanced Display, Inc. | Method of mending breakage of line in display device |
| US7545449B2 (en) | 2003-03-07 | 2009-06-09 | Casio Computer Co., Ltd. | Liquid crystal display device having auxiliary capacitive electrode |
| JP2009244899A (ja) * | 2009-07-16 | 2009-10-22 | Casio Comput Co Ltd | 薄膜トランジスタパネルおよびその製造方法 |
-
1998
- 1998-12-07 JP JP34761798A patent/JP2000171825A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664569B2 (en) * | 2000-06-09 | 2003-12-16 | Lg. Philips Lcd Co., Ltd. | Liquid crystal display device array substrate and method of manufacturing the same |
| US7113252B2 (en) | 2001-07-31 | 2006-09-26 | Advanced Display, Inc. | Method of mending breakage of line in display device |
| US7545449B2 (en) | 2003-03-07 | 2009-06-09 | Casio Computer Co., Ltd. | Liquid crystal display device having auxiliary capacitive electrode |
| JP2006091064A (ja) * | 2004-09-21 | 2006-04-06 | Casio Comput Co Ltd | 液晶表示素子 |
| JP2009244899A (ja) * | 2009-07-16 | 2009-10-22 | Casio Comput Co Ltd | 薄膜トランジスタパネルおよびその製造方法 |
| JP4506899B2 (ja) * | 2009-07-16 | 2010-07-21 | カシオ計算機株式会社 | 薄膜トランジスタパネルおよびその製造方法 |
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| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
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