KR101376653B1 - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 본 발명에 따른 액정표시장치 및 그 제조방법은 어레이기판에 형성되고, 서로 다른 크기를 가진 제1 내지 제 m 번째 게이트라인; 상기 어레이기판에 형성되고 서로 다른 크기를 가진 제1 내지 제 m 번째 게이트라인과 이격된 서로 다른 크기를 가진 제1 내지 제 m 번째 캐패시터 하부전극; 상기 어레이기판상에 형성되고 상기 제1 내지 제 m 번째 게이트라인과 교차되어 배열되는 제1 내지 제 n 번째 데이터라인; 상기 제1 내지 제 m 번째 게이트라인과 상기 제1 내지 제 n 번째 데이터라인이 교차되어 이루는 영역에 정의되는 복수개의 픽셀영역; 상기 어레이기판상에 형성되고, 상기 제1 내지 제 m 번째 게이트라인과 상기 제1 내지 제 n 번째 데이터라인이 서로 교차되는 부분에 형성된 복수개의 박막트랜지스터부; 및 상기 어레이기판상에 형성되고, 상기 박막트랜지스터부와 연결되어 상기 서로 다른 크기를 가진 제1 내지 제 m 번째 캐패시터 하부전극과 대응하여 서로 다른 크기를 가진 캐패시터를 구성하는 제1 내지 제 m 번째 캐패시터 상부전극;을 포함하여 구성되며, 액정표시패널의 단위 화소의 위치별로 발생하는 플리커(flicker) 편차를 보상할 수 있는 것이다.
데이터라인, 게이트라인, 픽셀전압, 플리커(flicker)

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 일반적인 액정표시장치를 개략적으로 설명하기 위한 평면도로서, 패널내의 픽셀지역에 따라 픽셀전압의 변동량 차이를 설명하기 위한 평면도.
도 2는 종래기술에 따른 액정표시장치를 개략적으로 설명하기 위한 평면도로서, 패널내의 픽셀지역에 따라 픽셀전압 변동량 차이를 설명하기 위한 각 픽셀지역을 도시한 평면도.
도 3은 본 발명에 따른 액정표시장치를 개략적으로 설명하기 위한 평면도로서, 패널내의 픽셀지역과 함께 이 픽셀지역에 따라 픽셀전압의 변동량 차이를 설명하기 위한 평면도.
도 4는 본 발명에 따른 액정표시장치의 박막트랜지스터 어레이기판에 형성된 트랜지스터부와 캐패시터부를 나타낸 평면도로서, 픽셀지역에 형성된 게이트라인과 캐패시터부의 배치구조를 나타낸 평면도로서, (a)는 A영역(전체 화소영역의 상측 가장자리지역), (b)는 B영역(전체 화소영역의 중앙지역), (c)는 C영역(전체 화소영역의 하측 가장자리지역)을 도시한 평면도.
도 5는 본 발명에 따른 액정표시장치의 게이트라인과 캐패시터부의 배치구조를 개략적으로 도시한 단면도로서, (a)는 도 4(a)의 Ⅴa-Ⅴa 선에 따른 단면도이 고, (b)는 도 4(b)의 Ⅴb-Ⅴb 선에 따른 단면도이며, (c)는 도 4(c)의 Ⅴc-Ⅴc 선에 따른 단면도.
- 도면의 주요부분에 대한 부호설명 -
101 : 어레이기판 103a : 제1 게이트라인
103b : 제2 게이트라인 103c : 제3 게이트라인
105a : 제1 하부전극 105b : 제2 하부전극
105c : 제3 하부전극 107 : 게이트절연막
109 : 데이터라인 111 : 소스전극
113a : 제1 상부전극 113b : 제2 상부전극 113c : 제3 상부전극 115 : 보호막
A : 제1 블럭 B : 제2 블럭
C : 제3 블럭 Wg1 : 제1 게이트라인 폭
Wg2 : 제2 게이트라인 폭 Wg3 : 제3 게이트라인 폭
Wc1 : 제1 하부전극 폭 Wc2 : 제2 하부전극 폭 Wc3 : 제3 하부전극 폭
본 발명은 액정표시장치에 관한 것으로서, 보다 상세하게는 액정표시패널의 단위 화소의 위치별로 발생하는 플리커(flicker) 편차를 보상하고자 한 액정표시장 치 및 그 제조방법에 관한 것이다.
일반적으로, 화상정보를 화면에 나타내는 화면표시장치들중에서 브라운관 표시장치(CRT; cathode ray tube)가 지금까지 가장 많이 사용되어 왔는데, 이것은 표시 면적에 비해 부피가 크고 무겁기 때문에 사용하는데 많은 불편함이 있었다.
이에 따라, 표시면적이 크더라도 그 두께가 얇아서 어느 장소에서든지 쉽게 사용할 수 있는 박막형 평판표시장치가 개발되어지면서 점점 브라운관 표시장치를 대체하고 있다.
특히, 액정표시장치(LCD; liquid crystal display device)는 표시 해상도가 다른 평판표시장치보다 뛰어나고, 동화상을 구현할때 그 품질이 브라운관에 비할 만큼 반응속도가 빠른 특성을 가지고 있다.
이러한 액정표시장치는 기본적으로 적어도 한쪽이 투명한 유리 등으로 이루어지는 두 장의 기판사이에 액정층을 협지한 소위 액정패널로 구성한다.
이는 일반적으로 그 구조 및 구동방법에 따라 크게 수동 매트릭스(passive matrix)형 및 액티브 매트릭스(active matrix)형 액정표시장치로 나누어진다.
수동 매트릭스형 액정표시장치는 액티브 매트릭스형에 비해 제작이 용이하고 구동방법이 간단하다는 장점을 갖고 있으나, 전력소모가 크고 주사선(scan line)의 수가 늘어날수록 구동이 어려워진다는 단점이 있다.
이에 반해, 능동 매트릭스형 액정표시장치는 수동매트릭스형의 구성과는 달리 다수의 화소영역마다 박막트랜지스터가 포함되어, 상기 다수의 화소영역내부의 각 화소부를 독립적으로 구동할 수 있도록 하므로 정교한 소자를 만드는 경우에 효 율적이라는 장점이 있다.
이러한 액티브 매트릭스형 액정표시장치는 스위칭소자로서 박막트랜지스터를 이용하여 자연스러운 동화상을 표현하고 있다.
이러한 일반적인 액정표시장치의 구성에 대해 도 1을 참조하여 개략적으로 설명하면 다음과 같다.
도 1은 일반적인 액정표시장치를 개략적으로 설명하기 위한 평면도로서, 픽셀내의 픽셀지역에 따라 픽셀전압의 변동량 차이를 설명하기 위한 평면도이다.
도 1을 참조하면, 일반적인 액티브 매트릭스형 액정표시장치는 어레이기판 (11)상에 서로 교차되게 배열되어 있는 복수개의 게이트라인(미도시)과 복수개의 데이터라인(미도시)과, 이들 복수개의 게이트라인(미도시)과 복수개의 데이터라인(미도시)이 각각 연결된 게이트구동회로부(21)와 데이터구동회로부(31)와, 상기 복수개의 복수개의 게이트라인(미도시)과 복수개의 데이터라인(미도시)이 교차되는 지역에 형성되고 각 단위화소당 하나씩 구비된 박막트랜지스터(미도시)와, 상기 복수개의 게이트라인과 복수개의 데이터라인이 교차되어 이루는 영역에 정의된 화소영역(41)과, 블랙매트릭스(미도시)와 칼라필터층(미도시)이 형성된 칼라필터기판(미도시) 및, 상기 칼라필터기판과 어레이기판(11)사이에 충진된 액정층(미도시)을 포함하여 구성된다.
여기서, 도면에는 도시하지 않았지만, 상기 게이트라인은 상기 박막트랜지스터의 게이트전극을 구동하는 펄스전압을 전달하며, 상기 데이터라인은 상기 박막트랜지스터의 소스전극을 구동하는 신호전압을 전달하는 수단이다.
이때, 상기 게이트전극의 신호에 의해 임의의 소스전극에 액정을 구동할 수 있는 전압이 인가되고, 나머지에는 액정 구동전압보다 작은 전압이 인가된다면 액정구동전압이 인가된 화소만 동작한다.
즉, 상기 액티브 매트릭스형 액정표시장치는 스위칭소자로서의 박막트랜지스터와 상, 하판 전극 즉, 공통전극 및 화소전극사이의 액정의 존재로 인해 형성되는 캐패시터, 보조 캐패시터, 게이트라인 및 데이터라인을 구비한다.
또한, 상기 액정표시장치를 구동하는 경우, 먼저 게이트전극에 일정한 전압이 인가되면 박막트랜지스터가 턴온(turn on)되고, 이 시간동안에 화상에 관한 정보를 가진 데이터신호가 상기 박막트랜지스터를 통해 액정(미도시)에 인가된다.
이때, 캐패시터인 액정부분은 충전되는데, 이상적인 경우 액정에 충전된 총전하량은 게이트가 턴오프(turn off)되어 다음 신호가 들어올 때까지 유지된다.
픽셀전압(Vp)은 액정표시장치에서 발생되는 다수의 캐패시턴스의 존재로 인하여 ΔVp 만큼의 변동이 있으며, ΔVp 는 근사적으로 다음의 식(1)에 의해 표현된다.
ΔVp = Cgs × ΔVg / Cgs + Clc + Cst ---------------- (1)
여기서, ΔVp는 픽셀전압의 변동량이고, Cgs는 게이트전극과 소스전극의 중첩으로 존재하는 기생축적용량이며, Clc는 화소용량이며, Cst는 스토리지 캐패시터의 축적용량이며, ΔVg는 게이트전압의 하이(high level)전압과 로우(low level)전압 차이를 나타낸다.
이와 같이, ΔVp 즉, 픽셀전압의 변동량은 액정전압의 왜곡을 발생시키기 때 문에 플리커(flicker)의 주요 원인이 된다.
도 2를 참조하면, 상기 픽셀전압의 변동량(ΔVp)은 액정표시패널의 전체 화소영역중 상부 가장자리쪽 즉, 제1 내지 제 m 번째 게이트라인과 제1 내지 제 n 번째 데이터라인중 제1게이트라인과 제1 데이터라인쪽에 위치하는 화소영역으로 갈수록 증가한다.
즉, 전체 화소영역을 복수개의 블럭으로 구분할때, 제1게이트라인 및 제1데이터라인쪽으로 갈수록 픽셀전압의 변동량(ΔVp)은 증가한다.
예를들어, 제1게이트라인을 기준으로, 제1 내지 제 n번째 데이터라인을 비교해 볼때 제1데이터라인쪽으로 갈수록 픽셀전압의 변동량(ΔVp)은 증가한다.
그리고, 제1데이터라인을 기준으로, 제1 내지 제 m 번째 게이트라인을 비교해 볼때 제1 게이트라인쪽으로 갈수록 픽셀전압의 변동량(ΔVp)은 증가한다.
또한, 도면에는 도시하지 않았지만, 종래기술에 따른 액정표시장치의 각 단위화소를 구성하는 캐패시터 구조는 전체 화소에 대해 동일한 크기로 형성되어 있다. 즉, 캐패시터를 구성하는 캐패시터 하부전극과 상부전극 및 이들사이에 형성되는 게이트절연막의 크기를 동일하게 형성하므로써, 동일한 축적용량(캐패시턴스)을갖도록 구성되어 있다.
한편, 액정표시패널의 크기가 증가함에 따라 필수적으로 많은 수의 게이트버스라인과 데이터버스라인을 갖게 되고, 그에 따라 전체 축적용량은 증가하게 된다.
상기한 바와같이, 종래기술에 따른 액정표시장치에 의하면 다음과 같은 문제 점이 있다.
종래기술에 따른 액정표시장치는, 이러한 캐패시턴스의 증가로 인해 RC 딜레이(delay)에 의한 구동신호의 왜곡(distortion)을 발생시킨다.
이와 같이 RC 딜레이에 의해 발생되는 구동신호의 왜곡은 기판상의 좌우에 대하여 픽셀전압의 변동량(ΔVp) 차이를 발생시켜 플리커(flicker)를 야기시킨다.
따라서, 배선 딜레이(line delay)가 커짐에 따라 TFT의 차징(charging)이 어려워진다.
한편, LCD TV가 보편화됨에 따라 고해상도 패널의 요구가 증가하고 있는데, 고해상도의 패널의 경우, 배선의 기생 캐패시턴스가 더욱 증가하기 때문에 차징 (charging) 문제가 더욱 심각해진다.
또한, 게이트라인의 딜레이(delay)가 증가함에 따라 액정표시패널의 좌우 상하 델타 Vp(즉, ΔVp)가 달라지므로써 액정표시패널이 전체적으로 불균일하게 떨리는 화질 불량이 발생하게 된다.
이러한 플리커(flicker)를 조정하기 위하여 공통전압을 조정하지만 게이트라인 딜레이(gate line delay)가 큰 경우, 액정표시패널내의 플리커(flicker)의 전체적인 균일도가 떨어지며, 상하 좌우 비대칭적으로 떨림이 발생하므로 Vcom 조정이 어렵다.
한편, 게이트라인의 저항을 보상하기 위하여 선폭 및 두께를 조정하는 방법에는 한계가 존재한다.
즉, 저항을 낮추기 위하여 게이트라인의 선폭을 늘릴 경우에 픽셀의 개구율 이 감소하게 되어, 전반적인 패널의 휘도가 감소하게 된다.
그에 따라 휘도를 맞추기 위하여 고효율 시트(sheet) 등을 사용해야 하므로 비용이 증가하는 문제점이 있다.
또한, 증착 두께를 증가시켜 저항을 낮출 경우에, 식각후 테이퍼(taper) 등이 나빠져서 공정상의 불량을 유발할 수 있는 확률이 커진다.
따라서, 배선 형성후 절연막 증착시에 보이드(void) 형성 등에 의하여 배선간 쇼트 (short) 등이 발생한다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 액정표시패널내의 단위화소의 위치별로 발생하는 플리커 (flicker) 편차를 보상할 수 있는 액정표시장치 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 어레이기판에 형성되고, 서로 다른 크기를 가진 제1 내지 제 m 번째 게이트라인; 상기 어레이기판에 형성되고 서로 다른 크기를 가진 제1 내지 제 m 번째 게이트라인과 이격된 서로 다른 크기를 가진 제1 내지 제 m 번째 캐패시터 하부전극; 상기 어레이기판상에 형성되고 상기 제1 내지 제 m 번째 게이트라인과 교차되어 배열되는 제1 내지 제 n 번째 데이터라인; 상기 제1 내지 제 m 번째 게이트라인과 상기 제1 내지 제 n 번째 데이터라인이 교차되어 이루는 영역에 정의되는 복수개의 픽셀영역; 상기 어레이기판상에 형성되고, 상기 제1 내지 제 m 번째 게이트라인과 상기 제1 내지 제 n 번째 데이터라인이 서로 교차되는 부분에 형성된 복수개의 박막트랜지스터부; 및 상기 어레이기판상에 형성되고, 상기 박막트랜지스터부와 연결되어 상기 서로 다른 크기를 가진 제1 내지 제 m 번째 캐패시터 하부전극과 대응하여 서로 다른 크기를 가진 캐패시터를 구성하는 제1 내지 제 m 번째 캐패시터 상부전극;을 포함하여 구성되는 것을 특징으로한다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 어레이기판에 형성되고, 서로 다른 폭을 가진 제1 내지 제 m 번째 게이트라인; 상기 어레이기판에 형성되고 서로 다른 폭을 가진 제1 내지 제 m 번째 게이트라인과 이격된 서로 다른 폭을 가진 제1 내지 제 m 번째 캐패시터 하부전극; 상기 어레이기판상에 형성되고 상기 제1 내지 제 m 번째 게이트라인과 교차되어 배열되는 제1 내지 제 n 번째 데이터라인; 상기 제1 내지 제 m 번째 게이트라인과 상기 제1 내지 제 n 번째 데이터라인이 교차되어 이루는 영역에 정의되는 복수개의 픽셀영역; 상기 어레이기판상에 형성되고, 상기 제1 내지 제 m 번째 게이트라인과 상기 제1 내지 제 n 번째데이터라인이 서로 교차되는 부분에 형성된 복수개의 박막트랜지스터부; 상기 어레이기판상에 형성되고, 상기 박막트랜지스터부와 연결되어 상기 서로 다른 폭을 가진 제1 내지 제 m 번째 캐패시터 하부전극과 대응하여 서로 다른 폭을 가진 캐패시터를 구성하는 제1 내지 제 m 번째 캐패시터 상부전극; 상기 어레이기판상에 형성되고, 상기 박막트랜지스터와 전기적으로 접속되는 화소전극; 상기 어레이기판과 합착되고, 블랙매트릭스와 칼라필터층이 구비된 칼라필터기판; 및 상기 어레이기판과 칼라필터기판사이에 형성된 액정층;을 포함하여 구성되는 것을 특징으로한다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치 제조방법은, 어레이기판에 서로 다른 크기를 가진 제1 내지 제 m 번째 게이트라인과 캐패시터 하부전극을 형성하는 단계; 상기 서로 다른 크기를 가진 제1 내지 제 m 번째 게이트라인과 캐패시터 하부전극을 포함한 어레이기판상에 게이트절연막을 형성하는 단계; 상기 게이트절연막상에 액티브층을 형성하는 단계; 상기 액티브층상에 상기 제1 내지 제 m 번째 게이트라인과 교차되게 배열되어 복수개의 화소영역을 정의하는 제1 내지 제 n 번째 데이터라인과 서로 이격된 소스/드레인전극을 형성하는 단계; 상기 어레이기판 전체에 보호막을 형성하는 단계; 상기 보호막을 선택적으로 패터닝하여 상기 제1 내지 제m 번째 드레인전극을 노출시키는 콘택홀을 형성하는 단계; 및 상기 보호막상에 상기 콘택홀을 통해 상기 제1 내지 제m 번째 드레인전극과 전기적으로 접속되는 화소전극을 형성하는 단계를 포함하여 구성되는 특징으로한다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치 제조방법은, 어레이기판에 서로 다른 폭을 가진 제1 내지 제 m 번째 게이트라인과 캐패시터 하부전극 및 게이트전극을 형성하는 단계; 상기 서로 다른 폭을 가진 제1 내지 제 m 번째 게이트라인과 캐패시터 하부전극을 포함한 어레이기판상에 게이트절연막을 형성하는 단계; 상기 게이트절연막상에 액티브층을 형성하는 단계; 상기 액티브층상에 상기 제1 내지 제 m 번째 게이트라인과 교차되게 배열되어 복수개의 화소영역을 정의하는 제1 내지 제 n 번째 데이터라인과 서로 이격된 소스/드레인전극을 형성하는 단계; 상기 어레이기판 전체에 보호막을 형성하는 단계; 상기 보호막을 선택적으로 패터닝하여 상기 제1 내지 제m 번째 드레인전극을 노출시키는 콘택홀을 형성하는 단계; 상기 보호막상에 상기 콘택홀을 통해 상기 제1 내지 제m 번째 드레인전극과 전기적으로 접속되는 화소전극을 형성하는 단계; 상기 어레이기판과 합착되는 컬라필터기판상에 블랙매트릭스와 칼라필터층을 형성하는 단계; 및 상기 어레이기판과 칼라필터기판사이에 액정층을 형성하는 단계;를 포함하여 구성되는 특징으로한다.
이하, 본 발명에 따른 액정표시장치 및 그 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 3은 본 발명에 따른 액정표시장치를 개략적으로 설명하기 위한 평면도로서, 패널내의 픽셀지역과 함께 이 픽셀지역에 따라 픽셀전압의 변동량 차이를 설명하기 위한 평면도이다.
도3을 참조하면, 본 발명에 따른 액정표시장치는, 어레이기판(101)의 일측 단변 및 일측 장변이 돌출되도록 상기 어레이기판(101)과 칼라필터기판(미도시)이 합착되며, 그 어레이기판(101)과 칼라필터기판(미도시)의 합착된 영역내에 복수의 화소들이 매트릭스 형태로 배열되는 화상표시부(141)가 마련되어 있다.
또한, 상기 화상 표시부(141)의 어레이기판(101)에는 일정하게 이격되어 종으로 배열되는 복수의 게이트 라인(미도시)들과, 일정하게 이격되어 횡으로 배열되는 복수의 데이터 라인(미도시)들 및, 그 게이트 라인들과 데이터 라인들의 교차영역마다 픽셀들이 정의되어 매트릭스 형태로 배열된다.
그리고, 상기 복수의 화소들 각각에는 스위칭소자로 박막 트랜지스터와 함께 이 박막트랜지스터에 전기적으로 접속되는 화소전극이 형성된다.
여기서, 도면에 도시하지 않았지만, 상기 박막 트랜지스터는 상기 게이트 라 인들과 동시에 패터닝되어 게이트 라인들과 전기적으로 접속되는 게이트 전극과, 상기 데이터 라인들과 동시에 패터닝되어 데이터 라인들과 전기적으로 접속되는 소스전극과, 상기 데이터 라인들 및 소스전극과 동시에 패터닝되어 상기 화소전극과 전기적으로 접속되는 드레인전극으로 구성된다.
또한, 도면에는 도시하지 않았지만, 상기 화상표시부(141)의 칼라필터기판 (미도시)에는 광투과를 차단하는 블랙 매트릭스(미도시)와 이 블랙매트릭스에 의해 화소별로 분리되어 도포된 적, 녹, 청 색상의 칼러필터들이 형성되어 있다.
그리고, 상기 어레이기판(101)과 칼라필터기판(미도시)은 화상표시부(141)의 외곽을 따라 형성되는 실패턴(미도시)에 의해 합착된다.
이때, 상기 어레이기판(101)이나 칼라필터기판(미도시)상에는 무작위로 산포된 스페이서-볼(spacer ball)이나 포토리쏘그래피(photo-lithography) 공정을 통해 패턴화된 스페이서(patterned spacer)가 형성된다.
또한, 상기 어레이기판(101)과 칼라필터기판은 상기 스페이서-볼이나 스페이서에 의해 일정한 이격간격을 갖게 되며, 그 이격간격에 액정층(미도시)이 형성된다.
한편, 상기 어레이기판(101)의 돌출된 일측 단변에는 상기 화상표시부(141)와 대응되는 영역에 상기 게이트 라인들과 전기적으로 접속되어 게이트 라인들에 구동신호들을 공급하는 게이트구동회로부(121)가 형성되어 있다.
또한, 상기 어레이기판(101)의 돌출된 일측 장변에는 상기 화상표시부(141)와 대응되는 영역에 상기 데이터라인들과 전기적으로 접속되어 데이터라인들에 화 상정보를 공급하는 데이터구동회로부(131)가 형성되어 있다.
그리고, 상기 박막 트랜지스터 어레이기판(101)의 단변 일측 및 장변 일측이 만나는 모서리부분에는 제1 라인-온-글래스(LOG; line on glass)배선(133)이 구비되어져 상기 데이터구동회로부(131)로부터 제어신호 및 구동전압을 상기 게이트구동회로부(121)로 공급한다.
상기 제1 라인-온-글래스배선(133)을 통해 게이트구동회로부(121)에 공급되는 구동전압들은 게이트 하이전압(Vgh), 게이트 로우전압(Vgl), 공통전압(Vcom), 접지전압(GND) 및 전원전압(Vcc) 등과 같은 직류 신호들이다.
또한, 상기 제1 라인-온-글래스 배선(133)을 통해 게이트구동회로부(121)에 공급되는 제어신호들은 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC) 및 게이트 인에이블 신호(GOE) 등과 같은 교류 신호들이다.
상기한 바와 같은 제1 라인-온-글래스 배선(133)들은 상기 박막 트랜지스터 어레이 기판(101)상에 게이트라인들 및 게이트 전극들을 형성하는 공정에서 동시에 패터닝되어 형성된다.
한편, 제2 라인-온-글래스배선(123)은 m 번째 게이트구동회로부(121)와 또다른 m-1번째 게이트구동회로부(121)을 연결하도록 구성되어 있다.
또한, 상기 어레이기판(101)에는 상기 게이트라인(도 4의 103a, 103b, 103c)과 일정간격을 두고 캐패시터 하부전극(도 4의 105a, 105b, 105c)이 형성되어 있고 이 캐패시터 하부전극상에는 게이트절연막(도 4의 107)을 사이에 두고 캐패시터 상부전극(도 4의 113a, 113b, 113c)이 형성되어져 캐패시터를 구성한다. 이때, 상기 캐패시터 상부전극은 드레인전극으로도 사용되며, 화소전극(도 4의 117)과 전기적으로 접속된다.
상기에서와 같이, 본 발명에 따른 액정표시장치는 스위칭소자로서의 박막트랜지스터와 공통전극 및 화소전극사이의 액정의 존재로 인해 형성되는 캐패시터, 보조 캐패시터, 게이트라인 및 데이터라인을 구비한다.
또한, 상기 액정표시장치를 구동하는 경우, 먼저 게이트전극에 일정한 전압이 인가되면 박막트랜지스터가 턴온(turn on)되고, 이 시간동안에 화상에 관한 정보를 가진 데이터신호가 상기 박막트랜지스터를 통해 액정(미도시)에 인가된다.
이때, 캐패시터인 액정부분은 충전되는데, 이상적인 경우 액정에 충전된 총전하량은 게이트가 턴오프(turn off)되어 다음 신호가 들어올 때까지 유지된다.
전술한 바와같이, 픽셀전압은 액정표시장치에서 발생되는 다수의 캐패시턴스의 존재로 인하여 ΔVp 만큼의 변동이 있으며, ΔVp 는 근사적으로 다음의 식(1)에 의해 표현된다.
ΔVp = Cgs × ΔVg / Cgs + Clc + Cst ---------------- (1)
여기서, ΔVp는 픽셀전압의 변동량이고, Cgs는 게이트전극과 소스전극의 중첩으로 존재하는 기생축적용량이며, Clc는 화소용량이며, Cst는 스토리지 캐패시터의 축적용량 및 ΔVg는 게이트전압의 하이(high level)전압과 로우(low level)전압간 차이를 나타낸다.
이와 같이, ΔVp 즉, 픽셀전압의 변동량은 픽셀전압의 왜곡을 발생시키기 때문에 플리커(flicker)의 주요 원인이 된다.
도 3 및 도 4를 참조하면, 상기 픽셀전압의 변동량(ΔVp)은 액정표시패널의 전체 화소영역중 상부 가장자리쪽 즉, 제1 내지 제 m 번째 게이트라인과 제1 내지 제 n 번째 데이터라인중 제1게이트라인과 제1 데이터라인쪽에 위치하는 화소영역으로 갈수록 증가한다.
예를들어, 제1게이트라인(103a)을 기준으로, 제1 내지 제 n 번째 데이터라인을 비교해 볼때 제1 데이터라인(109)쪽으로 갈수록 픽셀전압의 변동량(ΔVp)은 증가한다.
그리고, 제1데이터라인(109)을 기준으로, 제1 내지 제 m 번째 게이트라인 (103a, 103b, 103c)을 비교해 볼때 제1 게이트라인쪽으로 갈수록 픽셀전압의 변동량(ΔVp)은 증가한다. 즉, 횡방향의 제1 내지 제 n 번째 픽셀영역을 비교해 볼때, 제1번째 픽셀영역으로 갈수록 픽셀전압의 변동량(ΔVp)은 증가한다.
또한, 종방향의 제1 내지 제 m 번째 픽셀영역을 비교해 볼때, 제1번째 픽셀영역으로 갈수록 픽셀전압의 변동량(ΔVp)은 증가한다.
따라서, 본 발명에서는 전체 패널내의 화소위치별로 차이가 나는 픽셀전압의 변동량(ΔVp)을 거의 동일한 수준으로 보상해 주기 위해 각 단위 픽셀마다 캐패시터 크기를 달리 구성한다.
즉, 전체 화소영역내의 화소위치별로 차이가 나는 픽셀전압의 변동량(ΔVp)에 비례하도록 캐패시터의 크기를 달리 형성한다. 즉, 픽셀전압의 변동량(ΔVp)이 큰 지역의 캐패시터는 크게 형성하고, 픽셀전압의 변동량(ΔVp)이 작은 영역의 캐패시터는 작게 형성한다.
상기 캐패시터의 축적용량(C)은 아래의 식(2)와 같이 나타낸다.
C = εA/d ----------------- (2)
여기서, C 는 축적용량, ε는 유전상수, A는 전극의 면적을 나타내며, d는 전극간의 거리를 나타낸다.
따라서, 본 발명에서는 캐패시터의 축적용량을 다르게 형성하기 위하여 A (전극의 면적) 즉, 캐패시터의 하부전극과 상부전극의 크기를 달리 형성한다.
상기와 같이 각 지역에 따라 서로 다른 크기를 갖는 캐패시터를 구비한 액정표시장치를 제조하는 방법에 대해 도 4 및 도 5를 참조하여 설명하면 다음과 같다.
도 4는 본 발명에 따른 액정표시장치의 박막트랜지스터 어레이기판에 형성된 트렌지스터부와 캐패시터부를 나타낸 평면도로서, 패널내의 픽셀지역에 형성된 게이트라인과 캐패시터부의 배치구조를 나타낸 평면도로서, (a)는 제1블럭(A영역)(전체 화소영역의 상측 가장자리지부), (b)는 제2블럭(B영역)(전체 화소영역의 중앙부), (c)는 제3블럭(C영역)(전체 화소영역의 하측 가장자리부)을 도시한 평면도이다.
도 5는 본 발명에 따른 액정표시장치의 게이트라인과 캐패시터의 배치구조를 개략적으로 도시한 단면도로서, (a)는 도 4(a)의 Ⅴa-Ⅴa 선에 따른 단면도이고, (b)는 도 4(b)의 Ⅴb-Ⅴb 선에 따른 단면도이며, (c)는 도 4(c)의 Ⅴc-Ⅴc 선에 따른 단면도이다.
도 4 및 도 5를 참조하면, 제1블럭(A영역), 제2블럭(B영역), 제3 블럭(C영역)으로 분할된 어레이기판(101)상에 게이트전극(미도시)을 포함하는 제1, 2, 3 게이트라인 (103a) (103b) (103c)를 형성한다. 여기서, 본 발명에서는 패널의 전체 화소영역을 상기 제1, 2, 3 블럭(A영역, B영역, C영역)으로 분할한 경우를 가정하여 설명하기로 한다.
이때, 상기 어레이기판(101)은 상기 제1, 2, 3 블럭(A영역, B영역, C영역)으로만 한정하는 것이 아니라 필요에 따라 3 블럭 이상으로도 분할하여 가정해 볼 수 있다.
또는, 제1 내지 제 m 번째 게이트라인(103a) (103b) (103c) 각각을 기준으로, 제1 내지 제 n 번째 데이터라인(109)으로 구성되는 픽셀영역을 복수개의 블럭으로 분할하거나, 제1 내지 제 n 번째 데이터라인(109) 각각을 기준으로, 제1 내지 제 m번째 게이트라인(103a) (103b) (103c)으로 구성되는 픽셀영역을 복수개의 블럭으로 분할할 수도 있다.
그리고, 제1데이터라인(109)을 기준으로, 제1 내지 제 m 번째 게이트라인 (103a) (103b) (103c)을 비교해 볼때 제1 게이트라인(103a)쪽의 픽셀영역으로 갈수록 픽셀전압의 변동량(ΔVp)은 증가한다. 즉, 횡방향의 제1 내지 제 n 번째 픽셀영역을 비교해 볼때, 제1번째 픽셀영역으로 갈수록 픽셀전압의 변동량(ΔVp)은 증가한다.
또한, 종방향의 제1 내지 제 m 번째 픽셀영역을 비교해 볼때, 제1번째 픽셀영역으로 갈수록 픽셀전압의 변동량(ΔVp)은 증가한다.
여기서는, 상기 제1블럭(A영역)은 화상표시부(141)의 상부 좌측 가장자리부를 나타내며, 상기 제2블럭(B영역)은 화상표시부(141)의 중앙부를 나타내며, 상기 제3블럭(C영역)은 화상표시부의 하부 우측 가장자리부를 나타낸다.
이때, 상기 제1게이트라인(103a)의 폭은 Wg1이고, 제2게이트라인(103b)의 폭은 Wg2이며, 제3게이트라인(103c)의 폭은 Wg3이다. 즉, 제1, 2, 3 게이트라인 (103a)(103b)(103c)의 폭 크기는 Wg1 〈 Wg2 〈 Wg3 순이다.
또한, 상기 제1, 2, 3 게이트라인(103a)(103b)(103c) 형성시에 이들 게이트라인과 일정간격을 두고 제1, 2, 3 캐패시터 하부전극(105a)(105b) (105c)도 함께 형성한다.
이때, 상기 제1캐패시터 하부전극(105a)의 폭은 Wc1이고, 제2캐패시터 하부전극(105b)의 폭은 Wc2이며, 제3캐패시터 하부전극(105c)의 폭은 Wc3이다. 즉, 제1, 2, 3 캐패시터 하부전극(105a)(105b)(105c)의 폭 크기는 Wc1 〉Wc2 〉Wc3 순이다.
이어서, 상기 제1, 2, 3 게이트라인(103a)(103b)(103c)과 제1, 2, 3 캐패시터 하부전극(105a)(105b) (105c)을 포함한 어레이기판(101) 전체에 게이트절연막 (107)을 형성한다.
그다음, 상기 게이트절연막(107)상에 게이트전극(미도시)과 오버랩되도록 액티브층(미도시)을 형성한다.
이때, 상기 액티브층(미도시)은 화상 표시부(도 3의 141)의 박막 트랜지스터가 형성되는 영역에서는 비정질 실리콘으로 이루어진 반도체층과, 인(P)이 고농도로 도핑된 n+ 비정질 실리콘으로 이루어진 오믹접촉층(미도시)이 연속 증착된 다음 패터닝되며, 후속공정에서 데이터라인 및 소스/드레인전극이 패터닝될 때, 노출된 오믹접촉층이 제거되어 박막 트랜지스터의 채널로 적용된다.
따라서, 데이터라인 및 소스/드레인전극의 하부를 제외한 영역에서는 상기 오믹접촉층이 제거되어 반도체층만 잔류하게 된다.
이어서, 상기 액티브층(미도시)을 포함한 어레이기판(101)상에 금속물질층을 형성한후 상기 금속물질층을 선택적으로 패터닝하여 데이터라인(109)과 함께 서로 일정간격만큼 이격된 소스전극(111) 및 제1, 2, 3 드레인전극(113a)(113b)(113c)을 형성한다.
이때, 상기 제1, 2, 3, 드레인전극(113a)(113b)(113c)은 캐패시터의 상부전극으로도 사용된다.
또한, 상기 캐패시터의 상부전극으로 사용되는 제1, 2, 3, 드레인전극 (113a)(113b)(113c) 각각은 그 하부의 제1, 2, 3 캐패시터 하부전극 (113a) (113b) (113c)와 각각 오버랩되어져 제1, 2, 3 캐패시터를 형성한다.
그리고, 상기 제1, 2, 3, 드레인전극 (113a)(113b)(113c)의 폭 크기는 상기 제1, 2, 3 캐패시터 하부전극(105a)(105b)(105c)의 폭과 비례하도록 형성한다. 즉, 상기 제1, 2, 3, 드레인전극 (113a)(113b)(113c)의 폭은 제1 드레인전극(113a) 〉제2 드레인전극 (113b) 〉제3 드레인전극(113c) 순이다.
그다음, 상기 제1, 2, 3, 드레인전극 (113a)(113b)(113c)을 포함한 어레이기판(101) 전체에 보호막(115)을 증착한후 상기 보호막(115)을 선택적으로 패터닝하여 상기 제1, 2, 3, 드레인전극 (113a)(113b)(113c)을 각각 노출시키는 제1, 2, 3 콘택홀(미도시)을 형성한다.
이때, 상기 보호막(115)은 유전율이 낮은 벤조싸이클로부텐(BCB), 에스오지 (SOG) 또는 포토-아크릴 등의 유기물질을 후막으로 적용하는 것이 바람직하며, 이로 인해 액정 표시장치의 개구율을 향상시킬 수 있다.
또한, 상기 보호막(115)으로는 벤조싸이클로부텐, 에스오지 또는 포토-아크릴과 같은 유기물질이 적용됨에 따라 드레인콘택홀을 형성하기 위하여 건식 식각을 적용한다.
이어서, 도 4를 참조하면, 상기 제1, 2, 3 콘택홀(미도시)을 포함한 상기 보호막(115)상에 투명한 도전성 물질을 증착한후 이를 선택적으로 패터닝하여 상기 제1, 2, 3, 드레인전극(113a)(113b)(113c)과 전기적으로 접속되는 화소전극(117)을 형성한다.
이때, 상기 투명한 도전물질은 전술한 바와같이 화상 표시부의 박막 트랜지스터가 형성되는 영역에서 단위 화소에 구비되어 상기 보호막(115)에 형성된 콘택홀을 통해 드레인전극과 전기적으로 접촉되도록 습식식각에 의해 패터닝된다.
한편, 도면에는 도시하지 않았지만, 상기 어레이기판(101)의 라인-온-글래스 배선(133)들이 형성된 영역에는 실패턴(미도시)이 형성된다.
이때, 상기 실패턴(미도시)은 액정 표시패널의 화상 표시영역 외곽을 따라 형성되어 박막 트랜지스터 어레이기판(101)과 칼라필터기판(미도시)을 합착시킨다.
한편, 도면에는 도시하지 않았지만, 칼라필터(미도시)의 상면에는 블랙 매트릭스(미도시)가 화상표시부의 화소들 외곽을 따라 도포되고, 그 블랙 매트릭스(미도시)의 단위 화소별로 투과되는 적, 녹, 청 색상의 빛이 인접하는 화소들과 차단 되어 액정 표시패널의 화질이 저하되는 것을 방지한다.
또한, 상기 블랙 매트릭스(미도시)로는 수지나 Cr 재질이 적용될 수 있으나, 박막화 및 재료비 측면에서 유리하며, 원하는 위치에 정밀하게 패터닝이 가능한 Cr 재질을 적용하는 것이 바람직하다.
이어서, 상기 블랙매트릭스(미도시)사이의 칼라필터기판(미도시)에는 적, 녹, 청 색상의 칼라필터층(미도시)을 형성한다.
이렇게 하여, 상기 어레이기판(101)과 칼라필터기판(미도시)은 상기 서로 대향하도록 실패턴(미도시)에 의해 합착되어져 액정표시장치를 제조한다.
한편, 상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기에서 설명한 바와같이, 본 발명에 따른 액정표시장치 및 그 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 액정표시장치 및 그 제조방법은 픽셀내의 개구율을 동일하게 설계하고, 패널전체의 화소영역의 캐패시터 크기를 픽셀위치에 따라 다르게 형성하므로써 패널내의 플리커(flicker) 편차를 보상할 수 있다.
즉, 픽셀의 위치마다 픽셀전압의 변동량 차이에 비례하여 각 픽셀을 구성하는 캐패시터 크기를 다르게 형성해 주므로써 패널내의 플리커(flicker)를 보상해 줄 수 있다.
따라서, 본 발명은 패널 위치마다 스토리지 캐패시턴스 값을 다르게 형성하여 패널내의 픽셀전압의 변동량 차이를 보상할 수 있으므로써 플리커(flicker)를 줄일 수 있다.
또한, 본 발명은 스토리지 온 공통전극(storage on common) 구조에서도 개구율을 동일하게 형성이 가능하므로 패널 전체 휘도 특성은 유지가 가능하다.

Claims (22)

  1. 어레이기판에 형성되어 종 방향으로 배열되고, 서로 다른 폭 크기를 가진 제1 내지 제 m 번째 게이트라인;
    상기 어레이기판에 형성되어 종 방향으로 배열되고, 서로 다른 폭 크기를 가진 상기 제1 내지 제 m 번째 게이트라인과 이격된 서로 다른 크기를 가진 제1 내지 제 m 번째 캐패시터 하부전극;
    상기 어레이기판상에 형성되어 횡 방향으로 배열되고, 상기 제1 내지 제 m 번째 게이트라인과 교차되어 배열되는 제1 내지 제 n 번째 데이터라인;
    상기 제1 내지 제 m 번째 게이트라인과 상기 제1 내지 제 n 번째 데이터라인이 교차되어 이루는 영역에 정의되는 복수개의 픽셀영역;
    상기 어레이기판상에 형성되고, 상기 제1 내지 제 m 번째 게이트라인과 상기 제1 내지 제 n 번째 데이터라인이 서로 교차되는 부분에 형성된 복수개의 박막트랜지스터; 및
    상기 어레이기판 상에 형성되어 종 방향으로 배열되고, 상기 박막트랜지스터와 연결되어 서로 다른 크기를 가진 상기 제1 내지 제 m 번째 캐패시터 하부전극과 대응하여 서로 다른 크기를 가진 제1 내지 제 m 번째 캐패시터 상부전극;을 포함하여 구성되며,
    상기 제1 내지 제 m 번째 게이트라인 각각의 폭 크기는 상기 제 1 번째 게이트라인에서 상기 제m 번째 게이트라인으로 갈수록 넓으며,
    상기 제1 내지 제 m 번째 캐패시터 하부전극 각각의 폭은 상기 제 m 번째 캐패시터 하부전극에서 상기 제1 번째 캐패시터 하부전극으로 갈수록 넓으며,
    상기 제1 내지 제 m 번째 캐패시터 상부전극의 폭은 상기 제1 내지 제 m 번째 캐패시터 하부전극 각각과 대응되게 상기 제 m 번째 캐패시터 상부전극에서 상기 제1 번째 캐패시터 상부전극으로 갈수록 넓은 것을 특징으로하는 액정표시장치.
  2. 제1항에 있어서, 상기 어레이기판상에 형성되고 상기 박막트랜지스터와 전기적으로 접속되는 화소전극을 포함하는 것을 특징으로하는 액정표시장치.
  3. 제1항에 있어서, 상기 어레이기판과 합착되고, 블랙매트릭스와 칼라필터층이 구비된 칼라필터기판과 상기 어레이기판과 칼라필터기판사이에 형성된 액정층을 포함하여 구성되는 것을 특징으로 하는 액정표시장치.
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  9. 제1항에 있어서, 상기 제1 내지 제 m 번째 캐패시터 하부전극과 상기 제1 내지 제 m 번째 캐패시터 상부전극으로 구성되는 제1 내지 제 m 번째 캐패시터 크기는 상기 제 m 번째 캐패시터에서 상기 제1 번째 캐패시터로 갈수록 큰 것을 특징으로하는 액정표시장치.
  10. 제1항에 있어서, 상기 제1 내지 제 m 번째 게이트라인과 상기 제1 내지 제 n 번째 데이터라인이 교차되어 이루는 영역에 정의되는 복수개의 픽셀영역 각각은 동일한 개구율을 갖는 것을 특징으로하는 액정표시장치.
  11. 어레이기판에 서로 다른 폭 크기를 가진 제1 내지 제 m 번째 게이트라인과 제1 내지 제 m 번째 캐패시터 하부전극을 종 방향으로 형성하는 단계;
    상기 서로 다른 폭 크기를 가진 제1 내지 제 m 번째 게이트라인과 상기 제1 내지 제 m 번째 캐패시터 하부전극을 포함한 어레이기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막상에 액티브층을 형성하는 단계;
    상기 액티브층상에 상기 제1 내지 제 m 번째 게이트라인과 교차되게 배열되어 복수개의 화소영역을 정의하는 제1 내지 제 n 번째 데이터라인을 횡 방향으로 형성하는 단계;
    상기 제1 내지 제n 번째 데이터라인 각각에 상기 종 방향으로 배열된 상기 제1 내지 제 m 번째 게이트라인 각각과 대응되고 상기 제1 내지 제n 번째 데이터라인 각 각과 이격된 제1 내지 제m 번째 드레인전극을 종 방향으로 형성하는 단계;
    상기 어레이기판 전체에 보호막을 형성하는 단계;
    상기 보호막을 선택적으로 패터닝하여 상기 제1 내지 제m 번째 드레인전극을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 보호막상에 상기 콘택홀을 통해 상기 제1 내지 제m 번째 드레인전극과 전기적으로 접속되는 화소전극을 형성하는 단계를 포함하여 구성되며,
    상기 제1 내지 제 m 번째 게이트라인 각각의 폭 크기는 상기 제 1 번째 게이트라인에서 상기 제m 번째 게이트라인으로 갈수록 넓으며,
    상기 제1 내지 제 m 번째 캐패시터 하부전극 각각의 폭은 상기 제 m 번째 캐패시터 하부전극에서 상기 제1 번째 캐패시터 하부전극으로 갈수록 넓으며,
    상기 제1 내지 제 m 번째 드레인전극의 폭은 상기 제1 내지 제 m 번째 캐패시터 하부전극 각각과 대응되게 상기 제 m 번째 드레인전극에서 상기 제1 번째 드레인전극으로 갈수록 넓은 것을 특징으로하는 액정표시장치 제조방법.
  12. 제11항에 있어서, 상기 어레이기판과 합착되는 컬라필터기판상에 블랙매트릭스와 칼라필터층을 형성하는 단계와, 상기 어레이기판과 칼라필터기판사이에 액정층을 형성하는 단계를 더 포함하여 구성되는 것을 특징으로 하는 액정표시장치 제조방법.
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  17. 제11항에 있어서, 상기 종 방향으로 배열되는 제1 내지 제m 번째 드레인전극 각각은 상기 종 방향으로 배열되는 제1 내지 제 m 번째 캐패시터 하부전극과 오버랩되며 제1 내지 제m 번째 캐패시터 상부전극으로 사용되는 것을 특징으로하는 액정표시장치 제조방법.
  18. 제17항에 있어서, 상기 제1 내지 제 m 번째 캐패시터 상부전극의 폭은 상기 제1 내지 제 m 번째 캐패시터 하부전극 각각과 대응되게 상기 제 m 번째 캐패시터 상부전극에서 상기 제1 번째 캐패시터 상부전극으로 갈수록 넓은 것을 특징으로하는 액정표시장치 제조방법.
  19. 제17항에 있어서, 상기 제1 내지 제 m 번째 캐패시터 하부전극과 상기 제1 내지 제 m 번째 캐패시터 상부전극으로 구성되는 제1 내지 제 m 번째 캐패시터 크기는 상기 제 m 번째 캐패시터에서 상기 제1 번째 캐패시터로 갈수록 큰 것을 특징으로하는 액정표시장치 제조방법.
  20. 제11항에 있어서, 상기 제1 내지 제 m 번째 게이트라인과 상기 제1 내지 제 n 번째 데이터라인이 교차되어 이루는 영역에 정의되는 복수개의 픽셀영역 각각은 동일한 개구율을 갖는 것을 특징으로하는 액정표시장치 제조방법.
  21. 어레이기판에 형성되어 종 방향으로 배열되고, 서로 다른 폭 크기를 가진 제1 내지 제 m 번째 게이트라인;
    상기 어레이기판에 형성되어 종 방향으로 배열되고, 서로 다른 폭을 가진 제1 내지 제 m 번째 게이트라인과 이격된 서로 다른 폭을 가진 제1 내지 제 m 번째 캐패시터 하부전극;
    상기 어레이기판상에 형성되어 횡 방향으로 배열되고, 상기 제1 내지 제 m 번째 게이트라인과 교차되어 배열되는 제1 내지 제 n 번째 데이터라인;
    상기 제1 내지 제 m 번째 게이트라인과 상기 제1 내지 제 n 번째 데이터라인이 교차되어 이루는 영역에 정의되는 복수개의 픽셀영역;
    상기 어레이기판상에 형성되고, 상기 제1 내지 제 n 번째 데이터라인 각각과 상기 제1 내지 제 m 번째 게이트라인이 서로 교차되는 부분에 형성된 복수 개의 박막트랜지스터;
    상기 어레이기판상에 종 방향으로 형성되고, 상기 박막트랜지스터와 연결되어 상기 서로 다른 폭을 가진 제1 내지 제 m 번째 캐패시터 하부전극과 대응하여 서로 다른 폭을 가진 제1 내지 제 m 번째 캐패시터를 구성하는 제1 내지 제 m 번째 캐패시터 상부전극;
    상기 어레이기판상에 형성되고, 상기 박막트랜지스터와 전기적으로 접속되는 화소전극;
    상기 어레이기판과 합착되고, 블랙매트릭스와 칼라필터층이 구비된 칼라필터기판; 및
    상기 어레이기판과 칼라필터기판사이에 형성된 액정층;을 포함하여 구성되며,
    상기 제1 내지 제 m 번째 게이트라인 각각의 폭 크기는 상기 제 1 번째 게이트라인에서 상기 제m 번째 게이트라인으로 갈수록 넓으며,
    상기 제1 내지 제 m 번째 캐패시터 하부전극 각각의 폭은 상기 제 m 번째 캐패시터 하부전극에서 상기 제1 번째 캐패시터 하부전극으로 갈수록 넓으며,
    상기 제1 내지 제 m 번째 캐패시터 상부전극의 폭은 상기 제1 내지 제 m 번째 캐패시터 하부전극 각각과 대응되게 상기 제 m 번째 캐패시터 상부전극에서 상기 제1 번째 캐패시터 상부전극으로 갈수록 넓은 것을 특징으로 하는 액정표시장치.
  22. 어레이기판에 서로 다른 폭 크기를 가진 제1 내지 제 m 번째 게이트라인과 캐패시터 하부전극 및 게이트전극을 종 방향으로 형성하는 단계;
    상기 서로 다른 폭을 가진 제1 내지 제 m 번째 게이트라인과 캐패시터 하부전극을 포함한 어레이기판상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막상에 액티브층을 형성하는 단계;
    상기 액티브층상에 상기 제1 내지 제 m 번째 게이트라인과 교차되게 배열되어 복수개의 화소영역을 정의하는 제1 내지 제 n 번째 데이터라인을 횡 방향으로 형성하는 단계;
    상기 종 방향으로 배열된 상기 제1 내지 제 m 번째 게이트라인 각각과 대응되고 상기 제1 내지 제n 번째 데이터라인 각 각에 이격된 제1 내지 제m 번째 드레인전극을 종 방향으로 형성하는 단계;
    상기 어레이기판 전체에 보호막을 형성하는 단계;
    상기 보호막을 선택적으로 패터닝하여 상기 제1 내지 제m 번째 드레인전극을 노출시키는 콘택홀을 형성하는 단계;
    상기 보호막상에 상기 콘택홀을 통해 상기 제1 내지 제m 번째 드레인전극과 전기적으로 접속되는 화소전극을 형성하는 단계;
    상기 어레이기판과 합착되는 칼라필터기판상에 블랙매트릭스와 칼라필터층을 형성하는 단계; 및
    상기 어레이기판과 칼라필터기판 사이에 액정층을 형성하는 단계;를 포함하여 구성되며,
    상기 제1 내지 제 m 번째 게이트라인 각각의 폭 크기는 상기 제 1 번째 게이트라인에서 상기 제m 번째 게이트라인으로 갈수록 넓으며,
    상기 제1 내지 제 m 번째 캐패시터 하부전극 각각의 폭은 상기 제 m 번째 캐패시터 하부전극에서 상기 제1 번째 캐패시터 하부전극으로 갈수록 넓으며,
    상기 제1 내지 제 m 번째 드레인전극의 폭은 상기 제1 내지 제 m 번째 캐패시터 하부전극 각각과 대응되게 상기 제 m 번째 드레인전극에서 상기 제1 번째 드레인전극으로 갈수록 넓은 것을 특징으로하는 액정표시장치 제조방법.
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