KR100771905B1 - 박막트랜지스터 액정 표시 소자의 구조 및 제조 방법 - Google Patents
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Abstract
본 발명은 액정 표시 소자에 있어서, 박막트랜지스터 어레이의 구조 및 제조 방법에 관한 것으로, 액정 표시 소자의 박막트랜지스터 어레이의 게이트 라인 및 스토리지 캐패시터를 3차원 형태로 제조하여 액정 표시 소자의 개구율 증가와 높은 스토리지 캐패시터의 용량을 확보하기 위한 것이다.
본 발명의 박막트랜지스터 어레이는 소자가 형성되는 유리 기판 상의 부위를 유리 벌크 경사 식각(glass bulk slope etching) 후에 박막트랜지스터 패널 공정을 진행하여 3차원적인 구조를 가지는 박막트랜지스터의 배선과 캐패시터를 제조함으로써, 박막트랜지스터의 배선저항의 감소 및 캐패시턴스의 표면적의 증가로 인해 고화질의 액정 표시 소자를 제공한다.
Description
도 1은 박막트랜지스터 어레이의 단위 셀에 대한 평면도를 나타낸 것이다.
도 2a는 도 1에 있어서, A-A′선을 따라 절단된 박막트랜지스터 및 스토리지 캐패시터의 제조 과정으로써, 기판 위에 게이트 전극과 게이트 절연막이 형성된 모습을 나타낸 것이다.
도 2b는 도 2a 상에 박막트랜지스터와 스토리지 캐패시터가 형성된 모습을 나타낸 것이다.
도 2c는 2b와 같이 형성된 소자를 보호하기 위하여 보호막을 형성하고 화소 전극을 입힌 모습을 나타낸 것이다.
도 3은 RC 지연에 따른 스토리지 캐패시터의 전압 충전률에 의한 발생하는 화질의 변화를 나타낸 것이다.
도 4는 본 발명의 박막트랜지스터 및 스토리지 캐패시터의 단면 구조를 나타낸 것이다.
도 5a내지 도 5e는 본 발명의 박막트랜지스터의 제조 방법에 관하여 나타낸 것이다.
도 6은 본 발명의 스토리지 캐패시터의 단면 구조를 나타낸 것이다.
*** 도면의 주요부분에 대한 부호의 설명 ***
11:게이트라인 12:스토리지 캐패시터 라인
13:데이터 라인 14:드레인 전극
15:소오스 전극 16:박막트랜지스터
17:화소 전극 22:게이트 전극
23:캐패시터 하부 전극 24:게이트 절연막
25:반도체층 26:오믹 접촉층
28:캐패시터 상부 전극 29:보호막
31:콘택홀 32:스루홀
41:유리 기판 42: 게이트 전극
43:스토리지 하부 전극 44:게이트 절연막
45:반도체층 48:스토리지 상부 전극
21:유리기판 26a,26b:액티브층
41a:캐비티
본 발명은 액정 표시소자의 박막트랜지스터 어레이에 관한 것으로, 보다 상세하게는 박막트랜지스터의 어레이를 구성하고 있는 배선들의 저항을 줄이고, 스토리지 캐패시터의 용량을 늘이기 위한 박막트랜지스터 어레이의 구조 및 제조 방법에 관한 것이다.
일반적으로, 액정 표시 소자는 텔레비전 및 그래픽 디스플레이 등의 표시 장치에 이용된다. 특히, 각 화소마다 박막트랜지스터와 같은 스위칭 소자가 구비되는 액티브 매트릭스형 액정 표시 소자(Active Matrix Liquid Crystal Display)는 고속응답의 특성을 가지며, 아울러, 높은 화소 수에 적합하기 때문에 CRT(Cathode Ray Tube)에 필적할만한 표시 화면의 고화질화 및 대형화, 컬러화 등을 실현하는데 크게 기여하고 있다.
박막트랜지스터 액정 표시 소자에서 고화질의 화면을 얻기 위해서는 개구율의 향상이 우선적이며, 이에 따라, 종래에는 액정 표시 소자의 개구율 향상을 위한 방법으로서, 화소 전극이라 불리 우는 투명한 금속으로 이루어진 ITO(Indium Tin Oxide) 전극을 화소 영역 전체에 걸쳐 배치시키는 구조가 제안되었다.
종래기술에 따른 액정표시소자의 구조에 대해 도 1을 참조하여 설명하면 다음과 같다.
종래기술에 따른 액정표시소자의 구조에 대해 도 1을 참조하여 설명하면 다음과 같다.
도 1은 고개구율을 가지는 액정 표시 소자의 단위셀을 나타낸 평면도이다.
종래기술에 따른 액정표시소자의 구조는, 도 1에 도시된 바와같이, 게이트 라인(11)이 행방향으로 배치되어 있고, 이와 평행하게 소정 간격 이격된 위치에 스토리지 라인(12)이 배치되어 있으며, 데이터 라인(13)은 게이트 라인(11) 및 스토리지 라인(12)과 오버랩(overlap)되어 수직으로 지나도록 배치되어 있다.
그리고, 게이트 라인(11)과 데이터 라인(13)의 교차점에 인접된 상기 게이트 라인(11) 상에는 패턴의 형태로 반도체층(16)이 형성되어 있고, 데이터 라인(13)으로부터 인출되어진 소오스 전극(15)과 상기 데이터 라인(13)의 공정 시에 함께 형성된 드레인 전극(14)이 서로 대향하여 상기 반도체층(16)과 소정 부분 오버랩 되도록 배치되어 박막 트랜지스터를 구성하고 있다.
또한, 게이트 라인(11)과 데이터 라인(13)에 의해 한정된 화소 영역에는 ITO로된 화소 전극(17)이 배치되어 있으며, 이때, 화소 전극(17)은 드레인 전극(14)과 콘택 됨은 물론 게이트 라인(11) 및 데이터 라인(13)과 오버랩되어 화소 영역 전체에 걸쳐 배치되어 있다.
데이터 라인(13)은 구동부로부터 인가되는 데이터 신호를 소오스 전극(15)으로 전송하게 된다. 또한, 게이트 라인(11)은 데이터 라인(13)과 교차되도록 형성되어 게이트 구동부로부터 인가되는 주사신호를 게이트 전극으로 전송하게 된다. 이때, 게이트 라인(11)에 전송되는 주사 신호는 게이트 전극에 인가되어 데이터 신호가 드레인 전극(14)으로 전송 되도록 한다.
이러한 과정에 의해서 드레인 전극(14)에 전송된 데이터 신호는 화소전극(18)에 인가되어 광의 투과량을 조절하게 된다.
이를 참조하여 상기한 고개구율 박막트랜지스터 액정표시소자의 제조 방법을 설명하면 다음과 같다.
도 2는 도 1의 A-A′선을 따라 절단하여 나타낸 단면도이다. 여기서, 도 1과 동일한 부분은 동일한 도면 부호로 표시한다.
도 2는 도 1의 A-A′선을 따라 절단하여 나타낸 단면도이다. 여기서, 도 1과 동일한 부분은 동일한 도면 부호로 표시한다.
도 2a에 나타낸 바와 같이, 유리 기판(21) 상에 소정 간격 이격된 위치에 게이트 라인 및 스토리지 라인의 일부분인 게이트 전극(22)과 스토리지 하부 전극(23)을 형성하고, 이러한 유리기판(21)의 전면에는 게이트 전극(22)을 전기적으로 격리시켜 주는 게이트 절연막(24)이 도포된다.
그리고, 도 2b에 나타낸 바와 같이, 게이트 전극(22) 상부의 게이트 절연막(24) 상에 액티브층(26a)을 형성한다. 반도체층은 비정질 실리콘(a-Si)을 증착하여 형성된 반도체층(active layer)(25)과, 반도체층(25)의 양쪽 측면의 상단에 n+ 도핑된 실리콘층을 증착하여 형성된 오믹 접촉층(ohmic contact layer)(26)으로 구성된다. 그리고, 상기 오믹 접촉층(26)과 게이트 절연막(24) 상에 금속 물질을 전면 증착한 다음 패터닝한다. 패터닝된 금속 물질층은 박막트랜지스터의 소오스 전극(15) 및 드레인 전극(14)이 된다
이 후, 상기 소자를 보호하기 위하여 보호막(29)을 형성하고, 드레인 전극(14)에서의 데이터 신호를 스토리지 캐패시터와 박막트랜지스터 상부의 액정층에 인가하기 위하여 박막트랜지스터의 드레인 전극(14)과 스토리지 상부 전극(28)간에 연결 되도록 패턴을 형성하여 화소 전극(17)을 입히게 되면 도 2c와 같은 박막트랜지스터 소자를 얻을 수 있다. 화소 전극(17)은 콘택홀(contact hole)(31)을 통해 드레인 전극(14)에 접속되고, 소오스/드레인 전극(15/14)의 형성시 함께 형성된 스토리지 상부 전극(28)은 스루홀(through hole)(32)을 통하여 화소 전극(17)과 접속되어 있다.
상기 게이트 전극(22)에 하이 레벨(high level)을 갖는 주사신호가 인가되면 반도체층(25)에는 전자가 이동할 수 있는 채널(channel)이 형성되므로 소오스 전극(15)의 데이터 신호가 반도체층(25)을 경유하여 드레인 전극(14)으로 전달된다. 반면에, 게이트 전극(22)에 로우 레벨(low level)을 갖는 주사 신호가 인가되면 반도체층(25)에 형성된 채널이 차단되므로 드레인 전극(14)으로 데이터신호의 전송이 중단된다.
통상적으로 박막트랜지스터 액정 표시 소자의 설계에서 액정 표시 소자의 해상도와 화면의 크기가 결정되면 단위 화소의 크기와 게이트 라인의 수 및 길이가 자동적으로 계산되어 결정된다.
최근의 액정 표시 소자의 산업은 고해상도 및 대화면을 요구하고 있기 때문에 기술적인 난점에 직면하고 있다.
고해상도 액정 화면으로 가면서 발생하는 기술적인 문제는 게이트의 온 시간(Ton)이 짧아진다는 것이다. 즉, XGA에서 고해상도를 가지는 SXGA 또는 UXGA로 가면서 게이트 주사선수는 XGA급 768개에서 SXGA와 UXGA급 1024개와 1200개로 늘어나게 된다. 이 때문에 고정된 프레임(frame)내에서 게이트 라인 한 개가 데이터를 쓰기(writing) 위한, 박막트랜지스터의 온 시간이 XGA급은 21.7 ㎲ 이고, SXGA급에 대해서는 16.5 ㎲, 그리고 UXGA급은 13.9 ㎲ 로 해상도가 증가할수록 박막트랜지스터의 온 시간은 급격히 줄어들게 된다.
상기와 같이 줄어든 시간이내에 액정 캐패시터(Clc)를 충전시켜야 하므로 박막트랜지스터의 구동 능력을 향상시켜야 한다.
또한, 고해상도와 함께 대화면으로 가면서 게이트 라인과 데이터 라인의 배선의 길이가 길어져 기생 캐패시터에 의한 RC 지연으로 각 게이트 라인의 끝단 게이트 라인에서는 게이트 신호의 왜곡으로 캐패시터에 충분한 전압을 저장하지 못하여, 액정 화면에 휘도의 불균일이나 얼룩등의 현상을 야기시키게 된다. 따라서 각 배선들의 저항을 낮추기 위해 배선의 면적을 크게 하거나 배선 재료를 변경해야 한다. 그러나, 이는 개구율의 축소나 투자비용을 증가해야 하므로 바람직하지 못하다.
도 3은 RC 지연(delay)에 따른 캐패시터의 충분하지 못한 전압 충전으로 인한 화질의 변화를 나타낸 것이다.
스토리지 캐패시터는 게이트 라인에 신호가 인가되는 동안 전압을 충전한 후, 다음 게이트라인의 구동시 화소 전극에 데이터 전압이 공급되는 기간동안 충전된 전압을 방전하여 화소 전극의 전압 변동을 방지하는 역할을 한다.
그러나, RC 지연으로 인해 스토리지 캐패시터에 충분한 전압의 충전이 이루어지지 않았을 경우 쓰기의 에러(error)가 발생한다.
도 3에 나타낸 바와 같이, 스토리지 캐패시터에 충전된 전압의 충전률이 100 % 일 경우, 쓰기 에러 없이 고해상도의 액정표시 화면을 얻을 수 있다. 그러나, RC 지연으로 인한 스토리지 캐패시터의 전압 충전이 충분하지 않을 경우, 쓰기 에러의 발생 때문에 액정 표시 화면의 밝기 변화가 생겨 화질을 저하시킨다.
통상적으로 박막트랜지스터 액정 표시 소자의 설계에서 액정 표시 소자의 해상도와 화면의 크기가 결정되면 단위 화소의 크기와 게이트 라인의 수 및 길이가 자동적으로 계산되어 결정된다.
최근의 액정 표시 소자의 산업은 고해상도 및 대화면을 요구하고 있기 때문에 기술적인 난점에 직면하고 있다.
고해상도 액정 화면으로 가면서 발생하는 기술적인 문제는 게이트의 온 시간(Ton)이 짧아진다는 것이다. 즉, XGA에서 고해상도를 가지는 SXGA 또는 UXGA로 가면서 게이트 주사선수는 XGA급 768개에서 SXGA와 UXGA급 1024개와 1200개로 늘어나게 된다. 이 때문에 고정된 프레임(frame)내에서 게이트 라인 한 개가 데이터를 쓰기(writing) 위한, 박막트랜지스터의 온 시간이 XGA급은 21.7 ㎲ 이고, SXGA급에 대해서는 16.5 ㎲, 그리고 UXGA급은 13.9 ㎲ 로 해상도가 증가할수록 박막트랜지스터의 온 시간은 급격히 줄어들게 된다.
상기와 같이 줄어든 시간이내에 액정 캐패시터(Clc)를 충전시켜야 하므로 박막트랜지스터의 구동 능력을 향상시켜야 한다.
또한, 고해상도와 함께 대화면으로 가면서 게이트 라인과 데이터 라인의 배선의 길이가 길어져 기생 캐패시터에 의한 RC 지연으로 각 게이트 라인의 끝단 게이트 라인에서는 게이트 신호의 왜곡으로 캐패시터에 충분한 전압을 저장하지 못하여, 액정 화면에 휘도의 불균일이나 얼룩등의 현상을 야기시키게 된다. 따라서 각 배선들의 저항을 낮추기 위해 배선의 면적을 크게 하거나 배선 재료를 변경해야 한다. 그러나, 이는 개구율의 축소나 투자비용을 증가해야 하므로 바람직하지 못하다.
도 3은 RC 지연(delay)에 따른 캐패시터의 충분하지 못한 전압 충전으로 인한 화질의 변화를 나타낸 것이다.
스토리지 캐패시터는 게이트 라인에 신호가 인가되는 동안 전압을 충전한 후, 다음 게이트라인의 구동시 화소 전극에 데이터 전압이 공급되는 기간동안 충전된 전압을 방전하여 화소 전극의 전압 변동을 방지하는 역할을 한다.
그러나, RC 지연으로 인해 스토리지 캐패시터에 충분한 전압의 충전이 이루어지지 않았을 경우 쓰기의 에러(error)가 발생한다.
도 3에 나타낸 바와 같이, 스토리지 캐패시터에 충전된 전압의 충전률이 100 % 일 경우, 쓰기 에러 없이 고해상도의 액정표시 화면을 얻을 수 있다. 그러나, RC 지연으로 인한 스토리지 캐패시터의 전압 충전이 충분하지 않을 경우, 쓰기 에러의 발생 때문에 액정 표시 화면의 밝기 변화가 생겨 화질을 저하시킨다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 유리 기판의 슬로프 식각을 통해 게이트 전극 및 스토리지 캐패시터의 3차원적인 구조를 형성시킴으로써, 액정표시 화면의 개구율을 향상시킬 수 있는 박막트랜지스터 액정표시소자 및 그 제조방법을 제공함에 있다.
또한, 본 발명의 다른 목적은 스토리지 캐패시터의 용량 증가로 인하여 RC 지연에 따른 화질의 저하를 막을 수 있는 박막트랜지스터 액정표시소자 및 그 제조방법을 제공함에 있다.
그리고, 본 발명의 또 다른 목적은 게이트 라인의 배선 저항을 줄임으로써, 액정 표시 소자의 응답속도를 증가시킬 수 있는 박막트랜지스터 액정표시소자 및 그 제조방법을 제공함에 있다.
기타 본 발명의 목적 및 특징은 이하의 발명의 구성 및 특허청구범위에서 상세히 기술될 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 액정 표시 소자의 박막트랜지스터 어레이 및 그 제조방법은 소자가 형성되는 유리 기판 상의 부위를 유리 벌크 경사 식각 후에 박막트랜지스터 패널 공정을 진행하여 3 차원적인 구조를 가지는 박막트랜지스터의 배선과 캐패시터를 형성하는 것을 특징으로 한다.
상기와 같이 제작된 박막트랜지스터 어레이는 게이트 라인 및 스토리지 캐패시터를 형성하는 전극 라인이 차지하는 표면적의 증가로 인하여 배선 저항의 감소 및 캐패시턴스 용량의 증가로 인하여 초고속, 고해상을 가지는 액정 표시 소자를 구현할 수 있다.
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이하, 본 발명의 박막트랜지스터 어레이의 구조 및 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명의 박막트랜지스터 및 스토리지 캐패시터의 단면 구조를 나타낸 것이다.
도 5a내지 도 5e는 본 발명의 박막트랜지스터의 제조 방법에 관하여 나타낸 것이다.
상기의 특징을 가지는 본 발명의 박막트랜지스터 어레이 구조는 종래의 2차원 구조에서 3차원 구조로 변경하여 게이트 라인이 차지하는 표면적을 증가시켜 배선의 저항을 줄인 것이다.
도 4는 본 발명의 박막트랜지스터 및 스토리지 캐패시터의 단면 구조를 나타낸 것이다.
도 5a내지 도 5e는 본 발명의 박막트랜지스터의 제조 방법에 관하여 나타낸 것이다.
상기의 특징을 가지는 본 발명의 박막트랜지스터 어레이 구조는 종래의 2차원 구조에서 3차원 구조로 변경하여 게이트 라인이 차지하는 표면적을 증가시켜 배선의 저항을 줄인 것이다.
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본 발명의 박막트랜지스터 및 스토리지 캐패시터의 구조는, 도 4에 도시된 바와 같이, 캐비티(41a)가 형성된 기판(41) 상에 캐비티(41a)가 형성된 패턴과 같은 형태로 3차원적인 구조를 가진 일정한 두께의 게이트 전극(42)과, 게이트 전극(42) 상에 게이트 절연막(44)과, 게이트 절연막(44) 상에 형성된 반도체층(45)과 오믹 접합층(26)을 포함하는 액티브층(26b)과, 액티브층(26b) 상부에 형성된 소오스 전극(15) 및 드레인 전극(14)과, 노출된 반도체층(45)을 포함하여 소오스 전극(15) 및 드레인 전극(14)을 보호하기 위해 형성된 보호막(29)과 상기 보호막(29) 위에 형성된 화소 전극(17)과, 화소 전극(17)와 드레인 전극(14) 간의 접속을 위해 형성된 콘택홀(31)로 구성되어 있다.
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상기 박막트랜지스터의 제작시 함께 형성되는 스토리지 캐패시터는 게이트 절연막(44)을 사이에 두고 게이트 전극 형성시 함께 만들어지는 스토리지 하부 전극(43)과 소오스/드레인 전극(15/14) 형성시 함께 만들어지는 스토리지 상부 전극(48)이 상기 게이트 절연막(42)과 동일한 3차원적인 구조를 가지고 형성되어 있다.
상기의 3차원 구조를 가지는 스토리지 캐패시터는 종래의 2차원 구조에 비해 스토리지 캐패시터가 차지하는 동일 면적에 대하여 더 많은 스토리지 용량을 확보할 수 있는 잇점이 있다.
도 4에서와 같이, 3차원적인 형태로 형성된 게이트 전극을 가지는 본 발명의 박막트랜지스터는 종래 기술과 비교하여 유리 기판 상의 동일 면적에 대하여 게이트 라인의 표면적이 늘어나므로 배선 저항이 줄어 RC 지연을 보상할 수 있다.
또한, 종래와 동일한 게이트 라인의 선폭을 보다 적은 표면적 내에 구현할 수 있어 개구율 증가에 기여 할 수 있다.
이하, 상기 특징을 가지는 박막트랜지스터 어레이의 제조 방법에 대하여 도 5a내지 도 5e를 참조하여 설명하면 다음과 같다.
도 5a내지 도 5e는 본 발명의 박막트랜지스터의 제조 방법에 관하여 나타낸 것이다.
도 5a내지 도 5e는 본 발명의 박막트랜지스터의 제조 방법에 관하여 나타낸 것이다.
도 5a에 도시된 바와같이, 먼저 깨끗이 세정된 박막트랜지스터 및 캐패시터가 배치될 유리 기판(41)을 준비하여 게이트 라인이나 혹은 스토리지의 하부 전극을 형성할 부분에 포토레지스트(photo-resist) 패턴을 떠서 일정한 깊이 만큼 유리 기판을 경사 식각(slope etching)한 다음, 포토레지스트를 제거하여 도 5b와 같이 일정한 두께의 캐비티(41a)가 형성된 유리 기판(41)을 제작한다. 상기 유리 기판대신 플라스틱 기판도 가능하다.
기판의 경사 식각 방법은 건식 식각 방법이나 습식 식각 방법을 이용할 수 있다.
그 다음, 도 5c에 도시한 바와 같이 캐비티(41a)가 형성된 유리 기판(41) 상에 일정한 두께를 가지는 금속물질을 스퍼터링 증착한 후, 포토레지스트를 이용한 사진 식각(photo-etching) 방법에 의해 패터닝 하여 게이트 전극(42)을 3차원적인 형태를 가지도록 형성한다.
이 후, 도 5d와 같이 게이트 전극 상에 절연 물질이 전면에 증착 되도록 게이트 절연막(44)을 형성한다. 이때, 상기 게이트 절연막(44)의 재료로는 SiNx와 같은 무기 물질을 이용한다. 게이트 절연막(44) 상에는 비정질 실리콘(a-Si)으로 이루어진 반도체층(45)과 인(P)이 도핑된 n+ 비정질 실리콘으로 이루어진 오믹 접촉층(26)을 연속 증착한 후, 이를 패터닝하여 박막트랜지스터의 액티브층(26b)을 형성한다.
그다음, 상기 액티브층 (26b)과 게이트 절연층(44) 상에는 금속 물질을 전면 증착한 다음 패터닝하여 박막트랜지스터의 소오스 전극(15) 및 드레인 전극(14)을 형성한다.
이어서, 상기 소오스 전극(15)과 드레인 전극 사이에 노출된 오믹 접촉층(26)은 소오스 전극(15)과 드레인 전극(14)을 마스크로 하여 에칭 작업에 의해 제거한다.
이 후, 도 5d와 같이 게이트 전극 상에 절연 물질이 전면에 증착 되도록 게이트 절연막(44)을 형성한다. 이때, 상기 게이트 절연막(44)의 재료로는 SiNx와 같은 무기 물질을 이용한다. 게이트 절연막(44) 상에는 비정질 실리콘(a-Si)으로 이루어진 반도체층(45)과 인(P)이 도핑된 n+ 비정질 실리콘으로 이루어진 오믹 접촉층(26)을 연속 증착한 후, 이를 패터닝하여 박막트랜지스터의 액티브층(26b)을 형성한다.
그다음, 상기 액티브층 (26b)과 게이트 절연층(44) 상에는 금속 물질을 전면 증착한 다음 패터닝하여 박막트랜지스터의 소오스 전극(15) 및 드레인 전극(14)을 형성한다.
이어서, 상기 소오스 전극(15)과 드레인 전극 사이에 노출된 오믹 접촉층(26)은 소오스 전극(15)과 드레인 전극(14)을 마스크로 하여 에칭 작업에 의해 제거한다.
그 다음, 도 5e와 같이 노출된 반도체층(45)을 포함하여 소오스 및 드레인 전극(15/14)등이 형성된 게이트 절연층(44) 상에 패시배이션 보호막(passivation layer)(29)을 전면 형성한다. 이때, 상기 보호막의 재료로는 SiNx등의 무기 물질이나 혹은 유전율이 낮은 BCB(Benzocyclobutene), SOG(Spin On Glass), 아크릴(Acryl) 등의 유기물질을 사용할 수 있다.
이어서, 상기 박막트랜지스터의 드레인 전극(14) 상의 보호막(29)을 마스크 패턴을 이용한 에칭 작업으로 제거하여 콘택홀(contact hole)(31)을 형성한다.
그다음, 보호막(29) 상에 스퍼터링 방법으로 ITO 물질을 전면을 증착한 후 패터닝하여 화소 전극(17)을 형성함으로써 도 5e와 같은 박막트랜지스터 소자를 얻을 수가 있다. 화소 전극(17)은 콘택홀(31)을 통해 드레인 전극(14)에 접속되어 있다.
이어서, 상기 박막트랜지스터의 드레인 전극(14) 상의 보호막(29)을 마스크 패턴을 이용한 에칭 작업으로 제거하여 콘택홀(contact hole)(31)을 형성한다.
그다음, 보호막(29) 상에 스퍼터링 방법으로 ITO 물질을 전면을 증착한 후 패터닝하여 화소 전극(17)을 형성함으로써 도 5e와 같은 박막트랜지스터 소자를 얻을 수가 있다. 화소 전극(17)은 콘택홀(31)을 통해 드레인 전극(14)에 접속되어 있다.
도 6에 나타낸 것은 본 발명의 3차원구조를 가지는 스토리지 캐패시터의 구조를 나타낸 것이다.
도 6에 도시된 바와 같이, 유리 기판(41)의 캐비티 상에 게이트 전극(42) 형성시 함께 형성된 3차원적인 형태를 가지는 스토리지 하부 전극(43)과, 소오스 전극(15) 및 드레인 전극(14) 형성시 함께 만들어진 스토리지 상부 전극(48)을 사이에 두고 게이트 절연막(44)이 형성되어 있다.
상기와 같이 게이트 절연막(44)을 사이에 두고 경사 식각된 유리기판(41)에 의해 3차원적인 구조를 가진 스토리지 하부 전극(43)과 스토리지 상부 전극(48)으로 형성된 스토리지 캐패시터는 2차원적으로 형성된 스토리지 캐패시터에 비해 스토리지 상,하부의 전극(43,48)이 차지하는 표면적이 크기 때문에 캐패시터의 용량을 증가시킬 수가 있다.
즉, 종래의 기술보다 더 작은 표면적을 이용하여도 동일한 캐패시터의 용량을 확보 할 수 있으므로 캐패시터가 차지하는 면적의 감소로 인한 개구율의 향상을 꾀할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 박막트랜지스터 어레이는 종래 공정의 큰 변화나 재료의 변경 없이 게이트 라인 및 스토리지 캐패시터의 3차원적인 구 조의 형성으로 인하여 고해상도와 대화면화에 따른 기술적 난제를 해결할 수 있고, 높은 개구율을 확보할 수 있다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 액정표시소자 및 그 제조방법에 의하면, 유리 기판의 경사 식각을 통한 게이트 라인과 스토리지 캐패시터의 의 3차원적인 구조로 인하여 종래보다 적은 표면적을 이용하여 동일 캐패시터의 용량을 확보할 수 있다.
또한, 종래와 동일한 선폭을 가지는 게이트 라인을 종래보다 작은 표면적 내에 구현할 수 있어 개구율 증가에 기여할 수 있다.
또한, 종래와 동일한 선폭을 가지는 게이트 라인을 종래보다 작은 표면적 내에 구현할 수 있어 개구율 증가에 기여할 수 있다.
Claims (8)
- 기판상에 형성된 캐비티;상기 기판의 캐피티에 형성된 게이트전극;상기 게이트전극을 포함한 기판상에 형성된 게이트절연막;상기 게이트전극과 대응되는 게이트절연막상에 형성된 액티브층;상기 액티브층상에 이격되게 형성된 소오스전극과 드레인전극;상기 기판전체에 형성되고, 상기 드레인전극을 노출시키는 콘택홀이 구비된 보호막; 및상기 보호막상에 형성되고, 상기 드레인전극과 전기적으로 연결되는 화소전극을 포함하여 구성되는 것을 특징으로하는 박막트랜지스터 액정표시소자 구조.
- 제 1 항에 있어서,상기 게이트전극의 표면적은 캐비티의 하면 및 측면의 게이트전극 표면적을 포함하는 것을 특징으로 하는 박막트랜지스터 액정표시소자의 구조.
- 제 1 항에 있어서,상기 스토리지 캐패시터의 저장 용량은 캐비티의 하면 및 측면에 형성된 스토리지 하부전극의 표면적을 포함하는 것을 특징으로 하는 박막트랜지스터 액정 표시 소자의 구조.
- 박막트랜지스터 형성될 기판의 상부 면을 식각하여 캐비티를 형성하는 단계;상기 캐비티상에 금속 물질을 증착한 후 이를 패터닝하여 박막트랜지스터의 게이트전극을 형성하는 단계;상기 기판 전면에 절연막을 증착하고, 상기 절연막상에 반도체층과 오믹 접촉층을 연속 증착한 후, 이를 패터닝하여 박막트랜지스터의 액티브층을 형성하는 단계;상기 오믹 접촉층과 게이트 절연막 상에 금속물질을 전면 증착한 다음 이를 패터닝하여 소오스 전극 및 드레인 전극을 형성하고, 소오스 전극 및 드레인 전극상에 노출된 오믹 접촉층을 제거하는 단계;상기 액티브층을 포함하여 소오스 및 드레인 전극이 형성된 게이트 절연층 상에 패시배이션 보호막을 전면 형성하고, 상기 드레인 전극 상의 보호막을 마스크 패턴을 이용한 에칭 작업으로 제거하여 콘택홀을 형성하는 단계; 및상기 콘택홀을 포함한 보호막상에 ITO 물질을 전면 증착한후 이를 패터닝하여 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 액정 표시소자의 제조방법.
- 제 4 항에 있어서,상기 캐비티는 벌크 경사 식각을 통하여 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시소자의 제조방법.
- 제 5 항에 있어서,상기 기판의 경사 식각 방법은 건식 식각 방법을 이용하는 것을 특징으로 하는 박막트랜지스터 액정 표시 소자의 제조 방법.
- 제 5 항에 있어서,상기 기판의 경사 식각 방법은 습식 식각 방법을 이용하는 것을 특징으로 하는 박막트랜지스터 액정 표시 소자의 제조 방법.
- 제 1 항에 있어서,상기 기판의 캐패시티에 형성된 스토리지 하부전극과,상기 스토리지 하부전극과 대응되는 상기 게이트절연막상에 형성된 스토리지 상부전극을 더 포함하여 구성되는 것을 특징으로하는 박막트랜지스터 액정표시소자 구조.
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