KR930008238B1 - 박막트랜지스터 및 그것을 사용한 액정표시장치 - Google Patents
박막트랜지스터 및 그것을 사용한 액정표시장치 Download PDFInfo
- Publication number
- KR930008238B1 KR930008238B1 KR1019890000882A KR890000882A KR930008238B1 KR 930008238 B1 KR930008238 B1 KR 930008238B1 KR 1019890000882 A KR1019890000882 A KR 1019890000882A KR 890000882 A KR890000882 A KR 890000882A KR 930008238 B1 KR930008238 B1 KR 930008238B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor layer
- thin film
- film transistor
- gate electrode
- gate
- Prior art date
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 38
- 239000010409 thin film Substances 0.000 title claims description 31
- 239000004065 semiconductor Substances 0.000 claims description 64
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 17
- 230000005684 electric field Effects 0.000 claims description 10
- 238000000926 separation method Methods 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 41
- 239000010408 film Substances 0.000 description 34
- 238000010586 diagram Methods 0.000 description 14
- 239000011159 matrix material Substances 0.000 description 11
- 238000001259 photo etching Methods 0.000 description 9
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 210000002858 crystal cell Anatomy 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000006798 recombination Effects 0.000 description 4
- 238000005215 recombination Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
내용 없음.
Description
제 1 도는 본 발명의 TFT구조의 일례를 도시한 도면으로서,
제 1a 도는 그 평면도.
제 1b 도는 제 1a 도중의 X-X' 및 Y-Y'선의 단면도.
제 1c 도는 제 1a 도중의 Z-Z'선의 단면도.
제 2 도는 본 발명의 TFT를 액티브매트릭스형 액정표시장치에 사용할 경우의 1화소분의 주요부의 구성의 일례를 도시한 도면으로서,
제 2a 도는 그 평면도.
제 2b 도는 제 2a 도중의 X-X' 및 Y-Y'선의 단면도.
제 2c 도는 제 2a 도중의 Z-Z'선의 단면도.
제 3 도는 종래기술의 TFT의 평면구조의 일례를 도시한 도면.
제 4 도는 종래기술의 TFT를 액티브매트릭스형 액정표시장치에 사용할 경우의 1화소분의 주요부의 평면 구조의 일례를 도시한 도면.
제 5 도는 광활성부 A, B, C 및 D의 광전류 발생메카니즘을 도시한 도면.
제 6 도는 광불활성부 Ⅰ 및 Ⅱ의 광전류가 발생하지 않은 메카니즘을 도시한 도면.
제 7 도는 광활성부의 면적과 광전류의 관계를 도시한 도면.
제 8a 도는 제 2a 도의 평면구조를 가진 순 스태거구조의 TFT에 있어서의 X-X'선의 단면도.
제 8b 도는 제 2a 도의 평면구조를 가진 순 스태거구조의 TFT의 Z-Z'선의 단면도.
제 9 도는 본 발명의 TFT의 오프시의 광전류(곡선 a)와 종류의 TFT의 오프시의 광전류(곡선 b)를 비교한 일례를 도시한 도면.
제 10 도는 본 발명의 액정표시장치의 회로구성의 일례를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 게이트 전극 2 : 반도체층
3 : 소스전극 4 : 드레인전극
5 : 화소전극 6 : 게이트절연층
10 : 기판 21 : 액정셀
23 : TFT D1, Dm: 데이터선
G1, Gn: 게이트선
본 발명은 액티브 매트릭스 액정표시장치 등에 사용되는 박막트랜지스터(이하, "TFT"라고 한다)에 관한 것으로서, 소스, 게이트간 용량을 증대시키지 않고, 광전류에 의한 오프(OFF)전류증가를 방지하는데 유효한 TFT의 구조에 관한 것이다.
종래, 반도체층으로서 비정질실리콘(이하, "a-si"라고 약칭한다)을 사용한 TFT의 광전류에 의한 오프 전류증가를 방지하는 방법으로서 [1]일본국 특개소 60-17962호 공보에 기재되어 있는 바와 같이 반도체층 패턴을 완전히 게이트전극패턴의 안쪽에 포함시키도록 형성하는 방법 혹은 [2] 일본국 특개소 61-90188호, 일본국 특개소 61-145869호 혹은 일본국 특개소 62-152172호 공보에 기재되어 있는 바와 같이 반도체층을 매우 얇은 막(막두께 1000Å 이하로 선택된다)으로 하여, 반도체층에서 흡수되는 광을 최대로 저감해서 광전류의 발생을 억재하는 방법 등이 채용되고 있었다.
그러나, 상기 종래기술[1]에 기재된 구조의 TFT는 게이트전극과 소스전극 사이 및 게이트전극과 드레인 전극 사이의 오버랩용량의 증가를 초래하게 된다.
이와 같은 오버랩용량, 즉 기생용량이 증가한 TFT는 그것 단체로서 동작속도의 저하 등의 문제가 있을 뿐만 아니라, 이 TFT를 사용해서 엑티브매트릭스 액정 표시패널에 사용하였을 경우, 구동시에 주사신호펄스가 화소전극에 누설되어 들어가서 액정에 직류성분이 인가되어 표시화상의 늘어붙는 현상을 일으키는 문제가 발생한다. 또, 반도체층패턴이 완전히 게이트전극 패턴에 내포되기 때문에, 반도체층패턴이 게이트전극패턴둘레의 단차부에 걸쳐서 형성되지 않는다.
즉, 반도체층패턴이 게이트전극의 패턴단차부를 넘지 못한다. 이 때문에, 반도체층패턴이 게이트전극의 패턴단차부를 넘을 수 있는 구조, 즉 반도체층이 게이트전극패턴의 단차부에 걸쳐서 형성되도록 한 구조의 TFT와 비교해서, 게이트전극과 소스전극과의 층간, 혹은 게이트전극과 드레인전극과의 층간의 단락 및 누설전류의 증대가 발생하기 쉽다는 결점도 있다. 이상, 종래기술[1]의 TFT는 액티브매트릭스 액정표시용으로서 응용하였을 경우에 문제점을 가지고 있다.
한편, 상기 종래기술[2]에 있어서는, 반도체층, 예들들면 수소화비정질 실리콘(이하 a-Si : H(i)라고 약칭한다)층의 두께를 수백Å 정도까지 극단적으로 얇게 한 것이다. 이것에 의하여 a-Si : H(i)층에서 흡수되는 광량이 적어져서 발생하는 포토캐리어의 수도 저감되며, 결과적으로 광조사에 의한 TFT의 오프전류의 증가도 억제할 수 있다. 통상, a-Si : H(i)막을 1000Å 이하로 하면, 오프전류의 억제효과가 나타나게 시작하고 150~200Å 정도의 막두께까지 얇게하면 오프전류는 5만룩스(이하 lx라고 한다) 정도의 광조사에서도 문제가 되지 않는 값(오프저항환상으로 1012 
정도)이 된다.
그러나, 150~200Å 정도의 a-Si : H(i)를 사용해서 TFT를 제조하려면, 제조공정상의 문제가 있다. 즉, a-Si : H(i)층의 막두께(t)를 극단적으로 얇게 하면, 제조공정의 관점에 있어서 여유를 얻을 수 없어 수득율이 저하한다는 문제점이 있다.
상기 문제점을 개선하는 방법으로서, 일본국 특개소 61-90188호, 일본국 특개소 61-145869호, 일본국 특개소 62-152172호 공보에 기재한 바와 같이 플라즈마 CVD법에 의하여 SiN게이트절연막, a-Si : H(i)초박막, SiN채널 보호막을 연속적으로 형성하고, SiN채널 보호막이 포토에칭을 행하고, 다시 플라즈마 CVD법에 의하여 a-Si : H(n+)층을 퇴적하여 a-Si : H(i), (n+)의 섬형상 패턴의 형성, 소스, 드레인 전극형성, 채널부의 a-Si : H(n+)의 에칭에 의하여 TFT를 형성하는 방법이 있다. 이 방법에 의하면, a-Si : H(n+)는 SiN채널보호막상에서 에칭되므로 오버에칭을 행해도, a-Si : H(i)층에의 영향은 없다. 그러나, 이 방법은 제조공정이 길게 되어, 제조코스트의 증대를 초래한다고 하는 문제점이 있다.
본 발명의 목적은 상기 종래기술의 문제점을 해결하여, 기생용량의 증가 및 게이트누설전류의 증가의 문제가 없고, TFT의 제조공정의 복잡화를 수반하지 않으며, 또한 광정류에 의한 오프전류증가가 적은 TFT를 제공하는데 있다.
본 발명의 다른 목적은 상기 TFT를 사용한 액정표시패널을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 TFT는 광조사에 의하여 발생하는 포토캐리어가 캐리어분리를 일으키지 않고, 재결합에 의해서 소멸되는 영역, 즉 광에 대해서 비활성인 영역에 반도체층을 가지고, 한편, 포토캐리어가 캐리어분리를 일으키지 않는 영역, 즉 광에 대해서 활성인 영역에는 반도체층을 갖지 않도록 한 구성으로 한다. TFT내의 가로방향(기판과 평행인 방향)으로 형성되는 전계(전위기울기)에 착안해서 다른 관점에서 보면, 가로방향의 전계가 거의 없고, 극히 완만한 영역에는 반도체층을 가지고, 한편 가로방향으로 급준한 전계가 걸리는 영역에는 반도체층을 갖지않도록 한 구조이다. 또한, TFT의 오프전류에 착안해서 또다른 관점에서 보면, 광조사시에 있어서도 오프전류의 강도가 10-11A 이하가 되도록 반도체층의 형성영역을 규정하는 것이다.
더욱 구체적인 수단의 예를 도면을 사용해서 설명한다.
제 1a 도 및 제 2a 도는 어느 것이나 본 발명의 TFT의 평면구조를 도시한 도면이다. 또한 제 2a 도에 있어서는 TFT를 중심으로 해서 액정표시장치의 화소부를 도시하고 있다. 또 제 3 도 및 제 4 도는 본 발명과의 비교를 위하여 도시한 종래구조(상기 종래기술[2]에 관한 구조)의 TFT의 평면구조를 도시한 도면이다. 각 도면에 있어서, (1)은 게이트전극패턴, (2)는 반도체층 패턴, (3)은 소스전극패턴, (4)는 드레인전극패턴, (5)는 상기 TFT에 의해서 구동되는 액티브매트릭스형 액정표시의 화소전극으로서, TFT의 소스전극과 전기적으로 접속되어 있다. 상기 반도체층으로서는 a-Si : H(i)를 통상적으로 사용하나, 그 이외의 재료, 예를들면 CdSe 등을 사용할 수도 있다.
또, 상기 반도체층의 두께는 1000Å이상으로 할 수 있어, 앞선의 종래기술[2]의 경우와 같이 극단적으로 얇게 할 필요는 없다.
제 1a 도 및 제 2a 도에 있어서, 반도체층패턴(2)은 게이트전극패턴(1)영역의 내부 및 외부에 형성되어 있고, 상기 소스 및 드레인전극패턴(3) 및 (4)사이의 상기 반도체층의 패턴은 상기 게이트, 소스 및 드레인전극이 구성하는 평면영역의 내부에 형성되어 있도록 평면구성을 가진 것을 특징으로 한다.
본 발명의 TFT에 있어서의 반도체층패턴의 평면구조는 제 3 도 혹은 제 4 도에 도시한 종래기술에 관한 TFT의 반도체층패턴의 평면구조와 비교해서 다음과 같은 특징을 가진다. 즉, 본 발명의 TFT에 있어서는 반도체층으로서의 a-Si : H(i)패턴(2)에 제 3 도 및 제 4 도에 도시한 종래예의 TFT와 비교해서 적어도 그 사선영역 A,B,C,D를 제거한 패턴으로 되어 있다. 다시 말하면, 소스전극 및 드레인전극간의 a-Si : H(i)패턴이, 게이트전극, 소스전극 및 드레인전극에서 합성되는 패턴의 내부에 포함되는 평면구성으로 되어 있다. 따라서, 제 1a 도 및 제 2a 도의 X-X'선, Y-Y'선 단면도는 각각 제 1b 도 및 제 2b 도가 되며, Z-Z'선 단면도는 각각 제 1c 도 및 제 2c 도로 도시한 바와 같이 된다. 이때, 제 3 도 및 제 4 도의 a-Si : H(i)패턴(2)의 게이트전극(1)으로부터 비어져 나온 부분이 있고, 또한 소스전극(3) 및 드레인전극(4)에 포함되는 영역, 즉 사선영역 Ⅰ 및 사선영역 Ⅱ는 제거할 필요가 없다. 또 제 4 도에 있어서, 게이트전극(1) 및 소스전극(3), 드레인전극(4)의 어느 것에도 포함되어 있지 않고, 소스, 드레인 사이에 속하지 않는 a-Si : H(i)패턴(2)의 비어져 나온 부분, 즉 사선영역 E 및 사선영역 F는 제거할 필요가 없다.
이하에 본 발명에 있어서, 상술한 바와 같은 반도체층을 형성하여야 할 영역과 형성하지 않아야 할 영역(즉, 제거하여야 할 영역)을 구별함으로써 광전류에 의한 오프전류가 제어되는 이유에 대해서 설명한다.
제 3 도 및 제 4 도에 도시한 종래구조의 TFT에 있어서, 게이트전극(1)으로부터 비어져 나온 a-Si : H(i)패턴(2)중의 각 부분을 사선으로 표시한 A,B,C,D,E,F, Ⅰ 및 Ⅱ의 각 영역으로 분류한다. 각각의 영역에 단독으로 게이트전극측으로부터 스폿광을 조사해서, 소스, 드레인간 인간전압을 변화시켜 광전류에 기여하는 정도를 조사하였다. 그 결과, 소스, 드레인간의 a-Si : H(i)패턴에서 소스, 드레인, 게이트전극의 어느 것에도 포함되지 않는 사선 A,B,C 및 D로 표시한 영역이 광활성부로서 광전류에 기여하고, 그외의 사선 Ⅰ,Ⅱ,E 및 F의 영역은 광전류에 거의 기여하지 않는 (1/30~1/200 정도)것이 판명되었다.
상기 영역 A,B,C 및 D가 광전류(Iph)에 기여하는 활성영역이며, 상기 영역 Ⅰ,Ⅱ,E 및 F가 광전류(Iph)에 기여하지 않는 비활성영역인 것을 도면에 의하여 설명한다.
제 5 도는 영역 A,B,C 및 D가 광전류(Iph)에 기여하는 메카니즘의 개략을 설명하기 위한 상기 각 영역부에 있어서의 TFT의 단면도이다. 제 5 도에 있어서, 소스전극은 접지, 드레인전극에는 +10V를 인가하고, 게이트전극에는 -5~ -20V를 인가하고 있다. 이들 각 전극에 인가된 전압은 TFT를 액정표시패널로서 사용할 경우의 전형적인 전압예이다. 게이트전극(1)상의 반도체인 a-Si : H층(2)에는 정공체널(14)이 형성되어 있다. 게이트전극측으로부터 조사된 광(13)은 게이트전극으로부터 비어져 나온 a-Si : H(i)패턴의 A,B,C,D,Ⅰ 및 Ⅱ의 각 영역에서 흡수되어서, 정공-전자쌍으로 이루어진 포토캐리어를 발생한다. 이때, a-Si : H(i)층내의 기파에 평행한 방향(가로방향)의 전위분포를 고려하면, 소스 및 드레인과 겹친 a-Si : H(i)의 부분 Ⅰ 및 Ⅱ에는 가로방향의 전위기울기가 거의 없어 극히 완만하며, 소스, 드레인간의 A,B,C 및 D의 부분에는 인가한 전압 Vd=+10V의 대부분이 인가되어 전위기울기가 급경사를 이루고 있다. 따라서, Ⅰ 및 Ⅱ의 영역에서는 광흡수에 의해서 포토캐리어가 발생해도, 캐리어분리가 일어나지 않게, 그 대부분이 재결합에 의해서 소멸하여 광전류에 기어하지 않는다.
한편, A 및 D영역에서 발생한 포토캐리어는 강한 전계이기 때문에 캐리어분리가 일어나, 전자는 드레인전극에 흡수되고, 정공은 정공채널을 통해서 B 및 C 영역으로 흘러 들어가고, B 및 C영역의 포토캐리어분리에 의해서 생성한 전자와 재결합한다.
남은 B 및 C영역의 전공은 소스전극에 흡수된다. 이 경우, A,B,C 및 D영역에서 발생한 포토캐리어는 광전류에 기여한다. 또 A 및 D영역에서 발생한 포토캐리어에 의해서 캐리어분리후, 정공채널을 통과한 정공이 B 및 C영역을 경유하지 않으므로 직접 소스전극에 흡수되는 과정도 광전류에 기여한다. 즉, 제 5 도에 도시한 인가전압관계에서는 A 및 D영역이 주된 활성영역이고, B 및 C영역은 광전류를 조장하는 역할을 하고 있다. 제 5 도의 소스전극과 드레인전극의 전압관계를 역전시켰을 경우, A,D 및 Ⅰ영역의 역할이 B,C 및 Ⅱ영역의 역할과 각각 역전하여, B 및 C영역이 주된 광활성영역이 되어, 광전류는 마찬가지로 발생한다.
이에 대하여 영역 Ⅰ,Ⅱ,E 및 F는, 다음과 같은 이유에 의하여 광전류에 기여하지 않는 비활성영역이다. 제 6 도는 영역 Ⅰ,Ⅱ,E 및 F가 광전류(Igh)에 기여하지 않는 메카니즘의 개략적인 것을 설명하기 위한, 상기 각 영역에 있어서의 TFT의 단면도이다. 각 전류에의 인가전압은 앞서의 제 5 도의 예와 동일하다, 제 6 도로부터 명백한 바와 같이 영역 Ⅰ 및 Ⅱ에 있어서는 가로 방향의 전위기울기가 거의 없이 극히 완만하다. 따라서, 이들 영역에 있어서의 반도체층내에서 포토캐리어가 발생해도, 그 대부분이 캐리어분리를 일으키지 않으며, 재결합에 의하여 소멸해서 광전류에는 기여하지 않는다. 또, 영역 E 및 F에 대해서도, 상기 제 6 도에 있어서의 영역 Ⅰ 및 Ⅱ의 경우와 마찬가지로 기판과 평행방향의 전계가 거의 없으므로 광전류에 기여하지 않는다.
제 7 도는 제 1 도에 있어서의 드레인전극(4)에 Vd=+10V, 소스전극(3)에 OV, 게이트전극(1)에 Vg=-10V 및 Vg=-20V를 인가하여, 3000lx 상당의 스폿광을 A,A,+B,A+B+D,A+B+D+C의 순서로 광활성부의 면적을 증가시켜서, 광전류의 변화를 측정한 일례를 도시한 것이다. 제 7 도로부터 알 수 있는 바와 같이, Vg=-10V, VG=-20V의 경우에 있어서의 TFT의 오프시의 광전류는 광활성부의 면적의 증가에 따라서 거의 직선관계로 증가하고 있다.
이상의 결과로부터 제 3 도 및 제 4 도의 광활성부 A,B,C 및 D영역을 제거한 제 1a 도 및 제 2a 도에 도시한 TFT의 구조로 함으로써, 게이트전극측으로부터의 광조사(액정표시장치에서는 백라이트라고 부른다)에 대하여 TFT의 오프시의 광전류증가의 불량이 없는 TFT를 얻을 수 있다.
본 발명에 관한 TFT의 단면구조와 종래기술에 관한 TFT의 단면구조에 관하여, 본 발명에 있어서의 제 1a 도 및 제 2a 도의 X-X'선, Y-Y'선 단면도는 종래기술에 있어서의 제 3 도 및 제 4 도의 X-X'선 단면도와 마찬가지의 단면구조, 즉 제 1b 도 및 제 2b 도에 도시한 단면구조가 된다. 그러나, 본 발명에 있어서는 그 단면구조의 대부분은 제 1a 도 및 제 2a 도의 Z-Z'선 단면도(제 1c 도 및 제 2c 도)의 구조가 된다. 따라서, 게이트와 소스, 게이트와 드레인간의 기여용량의 증가 및 누설전류의 증가는 최소한으로 억제할 수 있어 문제는 없다.
이상 설명한 역방향 스태거구조 즉, 역스태거구조의 TFT의 광전류저감효과는, 게이트측으로부터 광조사하는 한에 있어서, 게이트와 소스, 드레인의 상하 관계를 역전시킨 순방향 스태거구조 즉 순스태거구조의 TFT에 대해서도 완전히 마찬가지로 이루어지는 것은 물론이다. 이때, 평면구성은 제 1a 도 및 제 2a 도와 마찬가지이나, X-X'선, Y-Y'선 단면도는 제 8a 도에 도시한 바와 같이 되며, Z-Z'선 단면은 제 8b 도에 도시한 바와 같이 된다.
본 발명의 TFT를 액티브 내트릭스액정표시장치의 스위칭소자로서 사용하면, 게이트전극측으로부터의 백라이트(수천 lx 정도)는 물론, 수만 lx 정도의 강한 광에 폭로되어도, TFT의 오프시의 광전류증가가 발생하지 않아, 광전류의 값으로서 드레인 전압 Vd=10V에서 10-11A이하, 오프저항치로서 10-12Ω 이상으로 유지할 수 있다. 이 전류치 혹은 저항치가 유지되면 드레인전극(신호선)측으로부터 TFT를 개재해서 각 화소전극에 기입된 휘도신호의 유지특성이 양호하게 되어 표시호면상에서의 밝기의 불균일, 콘트라스트비의 저하 등의 화질의 열화가 발생하지 않아, 양호한 화질의 액정표시를 얻을 수 있다.
다음에, 본 발명에 액정표시장치는 데이터선 구동수단에 의해서 구동되는 복수의 데이터산과, 상기 복수의 데이터선과 교차하고 게이트선 구동수단에 의해서 구동되는 복수의 게이트선을 가지고, 상기 데이터선과 상기 게이트선의 교차부에 화소전극과 상기 화소전극을 구동하는 TFT를 가지고 이루어진 제 1 기판과, 도전체를 가진 제 2 기판과, 상기 제1 및 제 2 기판사이의 액정층을 가진 액정표시장치에 있어서, 상기 TFT로서 상술한 본 발명에 관한 TFT를 사용하는 것이다.
상기 제 2 기판에 형성되는 도전체로서 투명한 재료를 사용함으로써 투과형의 액정표시장치로 할 수 있다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
제 2a 도, 제 2b 도 및 제 2c 도를 사용해서 본 발명의 TFT 및 그것을 사용한 액정표시패턴의 실시예를 설명한다.
투과성기판(10)상에 Cr막을 스퍼터링법에 의하여 막두께 1000Å의 두께로 퇴적하고, 포토에칭법에 의하여 게이트전극패턴(1)으로 한다. 다음에, 게이트배선 저항을 낮추기 위하여 게이트배선부분의 Cr상에 Al배선을 막두께 1000Å으로 형성한다. 또한, 플라즈마 CVD법에 의하여, SiN게이트 절연막(6), a-Si : H(i)막 (2) 및 a-Si : H(n+)막 (7)을 각각 3000Å, 2000Å, 400Å의 막두께로 연속적으로 퇴적하고, 포토에칭법으로 a-Si : H(i), 및 a-Si : H(n+)의 성형상의 패턴(2), (7)을 형성한다. 이때, a-Si : H(i), (n+) 패턴은 제 2a 도에 도시한 바와 같이, 그 평면구성이 게이트전극(1) 바깥쪽에 a-Si : H(i) 패턴(2), (n+)패턴(7)은 비어져 나온 부분을 적어도 가지며, 또한 소스 및 드레인전극 사이에 있는 a-Si : H(i)패턴은 게이트전극(1)의 상부측 및 소스전극(3), 드레인전극(4)의 하부안쪽에 포함되도록 형성한다.
다음에, Cr/Al 2층막을 스퍼터링법에 의하여 각각 600Å 및 3000Å의 막두께로 퇴적하고, 포토에칭법에 의하여 소스전극(3) 및 드레인전극(4) 패턴을 형성한다.
다음에, 채널부분의 a-Si : H(n+)층을 소스, 드레인전극을 마스크로 해서 제거한다(제 2b 도, 제 2c 도의 (7)). 다음에, ITO(Indium Tin Oxide) 투명전극을 스퍼터링법에 의하여 1200Å의 막두께로 퇴적하고, 포토에칭법에 의하여 화소전극패턴(5)으로 한다. 다음에, 플라즈마 CVD법에 의하여 SiN보호막(8)을 막두께 1㎛로 퇴적하고, 또 Al차광막패턴(9)을 막두께 1000Å으로 형성한다. 이때, 제 2a 도의 X-X', Y-Y'선 단면도는 제 2b 도와 같이 되어 있고, Z-Z'선 단면도는 제 2c 도와 같이 되어 있다.
상기 본 발명의 TFT에 대해서, 게이트전극측으로부터 30001x의 백라이트를 조사하고, 소스전압 Vs=OV, 드레인전압 Vd=+10V로 해서, 전달특성을 측정하면, 오프시의 광전류는 제 9 도의 곡선 a에 도시한 바와 같이 되었다. 이것은 오프전류치로서 통상 요구되는 값인 10-11A 이하를 만족하고 있다. 또, 본 발명의 광활성영역이 없는 제 9 도와 곡선 a로부터, 광활성영역을 가진 종래의 TFT의 전달특성에 있어서의 오프시의 광전류를 나타내는 제 9 도의 곡선 b와 비교해서 약 2자리수의 개선을 확인할 수 있다.
다음에, 상술한 본 발명의 TFT를 사용한 액정표시장치에 대해서 설명한다. 제 10 도는 본 발명의 액정표시장치의 회로구성의 일례를 도시한 도면이다.
동도면에 있어서, (21)은 매트릭스형상으로 배열된 액정셀, (22)는 전하측적용 콘덴서, (23)은 각 액정셀(21)마다 그 한쪽의 전극에 접속되어 있는 TFT이며, 이들에 의하여 1화소를 구성하고 있다. (24)는 액티브매트릭스의 각 열마다 TFT의 데이터전극에 공통 접속된 복수개(m개)의 데이터선(D1)~(Dm), (25)는 액티브매트릭스의 각 행마다 TFT의 게이트전극에 공통접속된 복수개(m개)의 게이트선(G1)~(Gn)이다. 또, (26)은 게이트선에 순차적으로 주사펄스를 인가하는 주사회로, (27)은 1수평주사분의 화상신호를 데이터에 병렬로 인가하는 주사회로이다. (28)은 공통전극이며, TFT를 형성한 기판과 액정을 사이에 두고 대향하는 기판상에 형성된다. 이 공통전극은 대향기판상의 전면에 1매의 전극으로서 형성되고, 액정셀(21)의 각각의 화소부와 대향하는 부분마다 이 셀의 다른쪽 전극의 역할을 한다.
본 발명의 액정표시장치는 상기 TFT로서 상술한 본 발명의 TFT를 사용하는 것이다. 본발명의 액정표시장치는 게이트전극쪽으로부터 조사되는 백라이트에 대해서 TFT의 오프시의 광전류증가가 발생하지 않아 양호한 화질의 액정표시를 얻을 수 있다.
다음에 본 발명의 TFT의 변형실시예를 설명한다. 앞서의 실시예와 마찬가지의 방법에 의해서 제 1a 도에 도시한 바와 같은 평면도의 TFT를 제작한다.
이때, 제 1a 도의 X-X'선, Y-Y'선 단면도는 제 1b 도와 같이 되고, Z-Z'선 단면도는 제 1c 도와 같이 되어 있다. 이 구성의 TFT도, 실시예 1과 마찬가지로 게이트전극측으로부터의 광조사에 대해서 TFT의 오프시의 광전류 증가가 발생하지 않는다.
또한, 본 발명의 TFT와의 변형실시예를 제 2a 도, 제 8a 도 및 제 8b 도를 사용해서 설명한다. 본 실시예는 순스태거구조의 TFT의 예이다.
투광성기판(10)상에 막두께 1000Å의 Cr차광막패턴(9)을 형성하고, 플라즈마 CVD법을 사용해서 SiO2하부막(15)을 4000Å의 막두께로 퇴적한다. 또, 스퍼터링법에 의하여, 막두께 1000Å의 ITO막을 퇴적하고, 포토에칭법에 의해서 화소전극패턴(5)으로 한다.
다음에, 스퍼터링법에 의하여 Al/Cr 2층막을 각각 1000Å 및 600Å의 막두께로 퇴적하고, 플라즈마 CVD법에 의하여 a-Si : H(n+)층을 막두께 500Å으로 퇴적한다. 그후, 포토에칭법에 의하여 a-Si : H(n+) 및 Al/Cr 2층막을 소스전극(3) 및 드레인전극(4)으로 패턴화한다. 그리고나서, 플라즈마 CVD법에 의하여, a-Si : H(i)막을 퇴적하고, 포토에칭법에 의하여 제 2a 도, 제 8a 도 및 제 8b 도를 만족하는 형상의 a-Si : H(i)(2) 및 a-Si : H(n+)(7)를 섬형상패턴으로 형성한다. 다음에, 플라즈마 CVD법에 의하여 SiN 게이트절연층(6)을 막두께 3000Å으로 퇴적한다. 그후, Cr/Al 2층막을 스퍼터링법에 의해서 각각 1000Å 및 2000Å의 막두께로 퇴적하고, 포토에칭법에 의하여 게이트전극패턴(1)으로 한다. 제 8a 도 및 제 8b 도에 도시한 단면도의 TFT는 일반적으로 순스태거구조라고 부르며, 이 단면구조의 TFT에 있어서도, 제 2a 도에 도시한 평면구성을 취하고, 또한 제 2a 도의 X-X'선, Y-Y'선 단면도가 제 8a 도와 같이 되고 Z-Z'선 단면도가 제 8b 도에 도시한 바와 같은 구조를 만족시킬 경우에는, 게이트전극측으로부터의 광조사에 대해서 TFT의 오프시의 광전류증가가 발생하지 않는다.
이상 설명한 바와 같이 본 발명의 TFT는 광조사에 의해서 광전류를 발생시키는 광활성영역이 존재하지 않아, TFT의 오프시의 광전류증가가 발생하지 않는다. 또한, 제 3 도 및 제 4 도에 도시한 구조의 TFT의 결점인 게이트와 소스, 드레인전극간의 기생용량 및 누설전류의 증가도 문제가 되지 않는다.
본 발명의 TFT를 사용해서 구성한 액티브매트릭스액정표시는 게이트전극측으로부터의 강한 백라이트에 폭로되어도 TFT의 오프시의 광전류의 증가는 발생하지 않으므로, 오프저항을 10-12Ω 이하로 유지할 수 있어, 각 화소에 기입된 휘도신호의 유지특성이 양호하게 된다. 이것에 의하여 표시화면상에 밝기의 불균일등이 발생하지 않게 되어, 양질의 표시화면을 얻을 수 있다.
Claims (20)
- 기판(10), 게이트절연층(6), 소스전극(3) 및 드레인전극(4)으로 이루어진 박막트랜지스터에 있어서, 반도체층(2)과 게이트전극(1)은 그의 평면구조에 관하여 중첩된 구조로 배치되어 있는 동시에, 상기 게이트절연층(6)을 개재해서 분리되어 있으며, 상기 반도체층은 그의 상기 평면구조에 관하여 상기 게이트전극의 면적보다 넓은 면적을 지니도록 되어 있고, 상기 중첩구조의 상기 게이트 전극은 상기 반도체층에 의해 절연적으로 중첩되고 또 상기 소스 및 드레인 전극에 의해 중첩되어 있으며, 적어도 1개의 상기 소스 및 드레인전극은, 상기 평면구조에 관하여 상기 게이트전극에 의해 중첩되지 않은 부분에 대응하는 상기 반도체층의 영역(Ⅰ,Ⅱ)을 덮도록 배치되어 있는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서, 상기 반도체층(2)이 수소화 비정질 실리콘으로 이루어진 반도체층인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서, 상기 박막트랜지스터는, 상기 기판(10)상에 상기 게이트전극(1)이 배치되고, 상기 게이트전극(1)상에 상기 게이트절연층(6)이 배치되고, 또 상기 게이트절연층(6)상에 상기 반도체층(2)이 배치된 역스테거 구조인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서, 상기 박막트랜지스터는, 상기 박막트랜지스터에 대해서 광이 입사하는 경우에 있어서도, 그의 오프전류의 강도가 10-11A 이하인 것을 특징으로 하는 박막트랜지스터.
- 기판(10), 게이트전극(1), 게이트절연층(6), 반도체층(2), 소스전극(1) 및 드레인전극(4)으로 이루어진 박막트랜지스터에 있어서, 상기 반도체층(2)과 상기 게이트전극(1)은 그의 평면구조에 관하여 중첩된 구조로 배치되어 있는 동시에, 상기 게이트절연층(6)을 개재해서 분리되어 있으며, 상기 반도체층(2)은 이 반도체층에 의해 절연적으로 중첩되어 있는 상기 게이트전극의 면적보다 넓은 면적을 지니도록 되어있고 또, 상기 반도체층(2)은 상기 기판(10)과 평행한 방향에서의 어떠한 인가전계의 영향도 없이 유효하게 유지될 수 있는 크기로 되어 있는 것을 특징으로 하는 박막트랜지스터.
- 기판(10), 게이트전극(1), 게이트절연층(6), 반도체층(2), 소스전극(3) 및 드레인전극(4)으로 이루어진 박막트랜지스터에 있어서, 상기 반도체층(2)과 상기 게이트전극(1)은 그의 평면구조에 관하여 중첩된 구조로 배치되어 있는 동시에, 상기 게이트절연층(6)을 개재해서 분리되어 있으며, 상기 반도체층(2)은 이 반도체층에 의해 절연적으로 충첩되어 있는 상기 게이트전극의 면적보다 넓은 면적을 지니도록 되어있고 또 상기 소스 및 드레인전극(3,4)에 의해 중첩되어 있으며, 상기 반도체층(2)의 면적은, 인가된 전계에 응해서 캐리어분리를 일으키는 포토캐리어를 발생하는 부분이 상기 전계와 차단된 채로 유지될 수 있는 크기로 되어 있는 것을 특징으로 하는 박막트랜지스터.
- 제 6 항에 있어서, 상기 반도체층(2)이 수소화 비정질 실리콘으로 이루어진 반도체층인 것을 특징으로 하는 박막트랜지스터.
- 제 6 항에 있어서, 상기 박막트랜지스터는, 상기 기판(10)상에 상기 게이트전극(1)이 배치되고, 상기 게이트전극(1)상에 상기 게이트절연층(6)이 배치되고, 또 상기 게이트 절연층(6)상에 상기 반도체층(2)이 배치된 역스태거 구조인 것을 특징으로 하는 박막트랜지스터.
- 제 6 항에 있어서, 상기 박막트랜지스터는, 상기 박막트랜지스터에 대해서 광이 입사할 경우에 있어서도, 그의 오프전류의 강도가 10-11A 이하인 것을 특징으로 하는 박막트랜지스터.
- 데이터선구동수단에 의해서 구동되는 복수개의 데이터선(D1~Dm)과, 상기 복수개의 데이터선과 교차하고 게이트선구동수단에 의해서 구동되는 복수개의 게이트선(G1~Gn)과, 상기 데이터선과 상기 게이트선의 각 교차부에 배치된 화소전극(5) 및 상기 화소전극을 구동하는 박막트랜지스터(23)로 이루어진 제 1 기판(10)과, 도전층을 가진 제 2 기판과, 상기 제1 및 제 2 기판사이에 배치된 액정층으로 구성된 액정표시장치에 있어서, 상기 박막트랜지스터는 소정기판(10)상에 게이트전극(1), 게이트절연층(6), 반도체층(2), 소스전극(3) 및 드레인전극(4)에 배치되어 있고, 상기 반도체층(2)과 상기 게이트전극(1)은 그의 평면구조에 관하여 중첩된 구조로 배치되어 있는 동시에, 상기 게이트절연층(6)을 개재해서 분리되어 있으며, 상기 반도체층(1)은, 상기 반도체층에 의해 절연적으로 중첩된 상기 게이트전극의 면적보다 넓은 면적을 지니도록 되어있고 또 상기 소스 및 드레인전극(3,4)에 의해 중첩되어 있으며, 상기 반도체층은, 상기 기판(10)과 평행한 방향에서의 어떠한 인가 전계의 영향도 없이 유효하게 유지될 수 있는 크기로 되어 있는 것을 특징으로 하는 액정표시장치.
- 제 10 항에 있어서, 상기 반도체층(2)이 수소화 비정질 실리콘으로 이루어진 반도체층인 것을 특징으로 하는 액정표시장치.
- 제 10 항에 있어서, 상기 박막트랜지스터는, 상기 기판(10)상에 상기 게이트전극(1)이 배치되고, 상기 게이트전극(1)상에 상기 게이트절연층(6)이 배치되고 또 상기 게이트절연층(6)상에 상기 반도체층(2)이 배치된 역스태거 구조인 것을 특징으로 하는 액정표시장치.
- 제 10 항에 있어서, 상기 박막트랜지스터는, 상기 박막트랜지스터에 대해서 광이 입사할 경우에 있어서도, 그외의 오프전류의 강도가 10-11A 이하인 것을 특징으로 하는 액정표시장치.
- 제 10 항에 있어서, 상기 기판과 평행한 방향의 상기 전계는 상기 반도체층 속에서 발생되는 포토캐리어가 캐리어분리를 일으킬 수 있는 정도의 강도를 지닌 것을 특징으로 하는 액정표시장치.
- 제 10 항에 있어서, 상기 화소전극(5)이 투명전극인 것을 특징으로 하는 액정표시장치.
- 제 10 항에 있어서, 상기 도전층이 투명도전층인 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서, 상기 소스 및 드레인전극(3,4)은 그의 평면구조에 관하여 상기 게이트 전극(1)에 의해 중첩되지 않는 반도체층의 대향부분에 대응하는 각 영역을 덮도록 배치되어 있고, 상기 부분은 상기 소스 및 드레인전극에 의해 중첩된 상기 반도체층의 부분과 결합되고, 상기 게이트전극(1)은 상기 게이트전극의 면적보다 큰 상기 반도체층의 면적에 대응하는 것을 특징으로 하는 박막트랜지스터.
- 제 17 항에 있어서, 상기 반도체층(2)은 상기 기판(10)상에 형성된 상기 게이트전극(1)의 상부에 절연적으로 배치되어 있고, 상기 기판(10)은 투명기판인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서, 상기 반도체층(2)은 상기 기판(10)상에 형성된 상기 게이트전극(1)의 상부에 절연적으로 배치되어 있고, 상기 기판(10)은 투명기판인 것을 특징으로 하는 박막트랜지스터.
- 제 2 항에 있어서, 상기 박막트랜지스터는, 상기 박막트랜지스터에 대해 광이 입사할 경우에 있어서도, 그의 오프전류의 강도가 10-11A 이하인 것을 특징으로 하는 박막트랜지스터.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1707488 | 1988-01-29 | ||
| JP17074 | 1988-01-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR890012392A KR890012392A (ko) | 1989-08-26 |
| KR930008238B1 true KR930008238B1 (ko) | 1993-08-27 |
Family
ID=11933834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890000882A KR930008238B1 (ko) | 1988-01-29 | 1989-01-27 | 박막트랜지스터 및 그것을 사용한 액정표시장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4990981A (ko) |
| JP (1) | JPH02830A (ko) |
| KR (1) | KR930008238B1 (ko) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241575A (en) * | 1989-12-21 | 1993-08-31 | Minolta Camera Kabushiki Kaisha | Solid-state image sensing device providing a logarithmically proportional output signal |
| JPH07112053B2 (ja) * | 1990-04-13 | 1995-11-29 | 富士ゼロックス株式会社 | 薄膜スイッチング素子アレイ |
| CA2061796C (en) * | 1991-03-28 | 2002-12-24 | Kalluri R. Sarma | High mobility integrated drivers for active matrix displays |
| JPH05219443A (ja) * | 1992-02-05 | 1993-08-27 | Minolta Camera Co Ltd | 固体撮像装置 |
| US5346833A (en) * | 1993-04-05 | 1994-09-13 | Industrial Technology Research Institute | Simplified method of making active matrix liquid crystal display |
| DE69424759T2 (de) * | 1993-12-28 | 2001-02-08 | Applied Materials Inc | Gasphasenabscheidungsverfahren in einer einzigen Kammer für Dünnfilmtransistoren |
| US5650636A (en) | 1994-06-02 | 1997-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US5929464A (en) * | 1995-01-20 | 1999-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-optical device |
| US5636041A (en) * | 1995-05-24 | 1997-06-03 | Dell Usa, L.P. | Technique for increasing the visibility of an LCD panel during warm-up thereof |
| JP3256110B2 (ja) * | 1995-09-28 | 2002-02-12 | シャープ株式会社 | 液晶表示装置 |
| KR100198556B1 (ko) * | 1995-11-22 | 1999-07-01 | 구자홍 | 박막트랜지스터의 구조 및 제조방법 |
| KR100495794B1 (ko) | 1997-10-17 | 2005-09-28 | 삼성전자주식회사 | 액정표시장치용박막트랜지스터 |
| JP3425851B2 (ja) * | 1997-06-30 | 2003-07-14 | 日本電気株式会社 | 液晶表示装置用薄膜トランジスタ |
| JP2001343669A (ja) * | 2000-06-02 | 2001-12-14 | Hitachi Ltd | 液晶表示装置 |
| JP5042662B2 (ja) * | 2007-02-21 | 2012-10-03 | 三菱電機株式会社 | 液晶表示装置及びその製造方法 |
| US7738050B2 (en) * | 2007-07-06 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd | Liquid crystal display device |
| TWI575293B (zh) * | 2007-07-20 | 2017-03-21 | 半導體能源研究所股份有限公司 | 液晶顯示裝置 |
| JP5518382B2 (ja) * | 2009-07-03 | 2014-06-11 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017962A (ja) * | 1983-07-11 | 1985-01-29 | Canon Inc | 薄膜トランジスタ |
| JPS613118A (ja) * | 1984-06-16 | 1986-01-09 | Canon Inc | トランジスタ基板 |
| JPS6190188A (ja) * | 1984-10-09 | 1986-05-08 | セイコーインスツルメンツ株式会社 | 薄膜表示装置 |
| JPH0758793B2 (ja) * | 1984-12-19 | 1995-06-21 | 松下電器産業株式会社 | 薄膜トランジスタの製造方法 |
| JPS62152172A (ja) * | 1985-12-25 | 1987-07-07 | Matsushita Electric Ind Co Ltd | 非晶質シリコン薄膜トランジスタ |
-
1989
- 1989-01-13 US US07/296,811 patent/US4990981A/en not_active Expired - Lifetime
- 1989-01-25 JP JP1013902A patent/JPH02830A/ja active Pending
- 1989-01-27 KR KR1019890000882A patent/KR930008238B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02830A (ja) | 1990-01-05 |
| US4990981A (en) | 1991-02-05 |
| KR890012392A (ko) | 1989-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6246453B1 (en) | Electro-optical device | |
| KR930008238B1 (ko) | 박막트랜지스터 및 그것을 사용한 액정표시장치 | |
| JP3708637B2 (ja) | 液晶表示装置 | |
| US4759610A (en) | Active matrix display with capacitive light shield | |
| US5517342A (en) | Liquid crystal display having additional capacitors formed from pixel electrodes and a method for manufacturing the same | |
| US6259200B1 (en) | Active-matrix display apparatus | |
| KR100247628B1 (ko) | 액정 표시 소자 및 그 제조방법 | |
| JP3267011B2 (ja) | 液晶表示装置 | |
| US5796448A (en) | Structure for a parasitic capacitor and a storage capacitor in a thin film transistor-liquid crystal display and a method for making the same | |
| KR100474529B1 (ko) | 반사형액정표시장치및그제조방법 | |
| US5614731A (en) | Thin-film transistor element having a structure promoting reduction of light-induced leakage current | |
| US5657101A (en) | LCD having a thin film capacitor with two lower capacitor electrodes and a pixel electrode serving as an upper electrode | |
| US5508765A (en) | Matrix-addressed type display device | |
| JP3145931B2 (ja) | 薄膜トランジスタ | |
| JPH1010581A (ja) | 表示装置 | |
| US5663575A (en) | Liquid crystal display device providing a high aperture ratio | |
| JPH06258668A (ja) | マトリクスアレイ基板とその製造方法およびそれを用いた液晶表示装置 | |
| JPH1010580A (ja) | 表示装置 | |
| KR20010016714A (ko) | 액정 표시장치 | |
| JP3287806B2 (ja) | アクティブマトリクス基板 | |
| KR0124976B1 (ko) | 개구율 향상을 위한 액정표시장치 및 그 제조방법 | |
| JP2639980B2 (ja) | 液晶表示装置 | |
| JPH0675246A (ja) | アクティブマトリックス型液晶表示素子の製造方法 | |
| JP2677248B2 (ja) | アクティブマトリクス液晶表示パネル | |
| JPH06326310A (ja) | アクティブマトリクス型表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080822 Year of fee payment: 16 |
|
| EXPY | Expiration of term |