KR100495794B1 - 액정표시장치용박막트랜지스터 - Google Patents

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Abstract

액정 표시 장치용 박막 트랜지스터에서 화소 전극과 연결되는 드레인 전극 쪽의 비정질 규소층은 드레인 전극보다 좁게 형성하여 비정질 규소층이 노출되지 않게 하고, 외부로부터 화상 신호를 전달하는 데이터선과 연결되는 소스 전극 쪽의 비정질 규소층은 소스 전극과 게이트 전극 사이에 비정질 규소층이 위치하여 절연을 보강할 수 있도록 넓게 형성한다. 소스 전극 쪽에서 노출되는 비정질 규소층에서 발생하는 광유도 전류의 영향을 줄이기 위하여는 노출된 비정질 규소층에서 드레인 전극에 이르는 비정질 규소층의 가장자리를 굴곡형으로 형성하고, 소스 전극의 한쪽을 연장하여 노출된 비정질 규소층과 드레인 전극 사이에 소스 전극이 위치하도록 형성한다. 이렇게 하면, 노출된 비정질 규소층에서 형성된 전자나 정공이 드레인 전극 쪽으로 이동하기 위한 경로가 길어지므로 광유도 전류의 영향을 줄일 수 있다. 또한 소스 전극을 드레인 전극을 둘러싸는 형태로 형성함으로써 드레인 전극과 게이트 전극의 중첩 면적을 줄일 수 있어 게이트 전극과 드레인 전극 사이의 기생 용량을 줄이는 효과도 얻을 수 있다. 또한, 드레인 전극과 게이트 전극의 오정렬 발생시 기생 용량의 변화량도 줄일 수 있다.

Description

액정 표시 장치용 박막 트랜지스터
이 발명은 액정 표시 장치의 박막 트랜지스터에 관한 것이다.
최근, 박막 트랜지스터 액정 표시 장치(TFT-LCD ; thin film transistor liquid crystal display)의 사용 영역이 확대되어, 노트북 PC 뿐 아니라 일반 모니터용으로의 응용이 증가하고 있다. 모니터용으로 사용되는 경우 노트북 PC에 비해 더욱 높은 휘도가 요구되어 박막 트랜지스터 기판에 입사되는 강한 빛에 대해 광누설 전류(photo induced leakage current)의 발생이 줄어들도록 하여야 한다.
종래 기술에 따른 비정질 규소 박막 트랜지스터의 구조를 도면을 참고로 하여 설명한다.
도 1은 종래 기술에 따른 비정질 규소 박막 트랜지스터의 구조를 나타내는 평면도이고, 도 2는 도 1의 II - II'선을 따라 도시한 단면도이다.
투명한 절연 기판(1) 위에 게이트 배선의 일부가 변형된 게이트 전극(2)이 형성되어 있고, 게이트 전극(2) 상부에는 게이트 절연막(3)이 전면적으로 형성되어 있다. 게이트 전극(2) 상부의 게이트 절연막(3) 위에는 박막 트랜지스터의 채널 역할을 하는 비정질 규소층(4)이 형성되어 있다. 비정질 규소층(4)의 상부에 양쪽으로 각각 화소 전극(도시하지 않음)과 연결되는 드레인 전극(6)과 데이터선(51)의 일부가 변형된 소스 전극(5)이 형성되어 있다.
이러한 종래 기술에 따른 박막 트랜지스터에서 비정질 규소층(4)은 게이트 전극(2)과 소스/드레인 전극(5, 6)의 중첩 부위보다 넓게 확장되어 있다.
이러한 종래 기술에 따른 박막 트랜지스터에서는 후면 광원으로부터 나온 강한 빛이 비정질 규소층이 게이트 전극에 의해 가려지지 않는 부분으로 조사되면 광유도 전류(photo induced leakage current)가 발생한다는 문제점이 있다. 즉, 도 1의 A 부분에서 빛에 의해 발생한 전자와 정공이 전기장에 의해 소스/드레인 전극 쪽으로 이동하게 되어 소스/드레인 전극간의 전류의 이동이 생기고 이에 의해 오프(off) 상태의 전류가 증가하게 된다.
위와 같은 문제점을 해결하기 위하여 비정질 규소층이 게이트 전극 상에만 존재하도록 하는 새로운 구조의 박막 트랜지스터가 고안되었다. 이러한 구조를 갖는 박막 트랜지스터의 평면도가 도 3에 나타나 있고, 도 4는 도 3의 IV - IV'선을 따라 도시한 단면도이다.
박막 트랜지스터의 다른 구조는 도 1에 나타난 종래 기술에 따른 박막 트랜지스터의 경우와 유사하지만, 비정질 규소층(4)이 게이트 전극(2) 상부에만 형성되어 있다. 그런데, 이러한 구조에서는 게이트 전극(2)과 소스/드레인 전극(5, 6)이 게이트 절연막(3)만을 사이에 두고 중첩되는 부분 B에서 게이트 전극(2)과 소스 전극(5)간 또는 게이트 전극(2)과 드레인 전극(6)간에 단락이 증가한다는 새로운 문제가 발생한다. 왜냐 하면, 비정질 규소막은 절연을 보조해주는 매우 치밀하고 우수한 막이기 때문이다. 게이트 전극(2)과 드레인 전극(6)간의 단락은 화소 결함을 유발시키고, 특히 게이트 전극(2)과 소스 전극(5)간의 단락은 배선 결함을 유발하게 되어 수율에 치명적인 악영향을 미치게 된다.
또한 게이트 전극과 드레인 전극 사이의 기생 용량으로 인해 발생하는 킥백(kick-back) 전압은 깜박거림(flicker), 잔상 등의 문제점을 일으키므로 기생 용량을 줄이는 것이 요구된다.
본 발명의 과제는 박막 트랜지스터의 광유도 전류를 감소시키고, 게이트 전극과 소스 전극간의 단락을 줄이며, 게이트 전극과 드레인 전극간의 기생 용량을 감소시키는 것이다.
위와 같은 과제를 해결하기 위하여 본 발명에서는 드레인 전극과 게이트 전극의 중첩부에서는 비정질 규소층을 드레인 전극보다 작게 형성하여 노출되는 비정질 규소층이 없도록 하고, 소스 전극과 게이트 전극의 중첩부에서는 소스 전극과 게이트 전극의 사이에 비정질 규소층이 존재하도록 비정질 규소층을 크게 형성하여 소스 전극과 게이트 전극간의 절연을 보강한다.
그리고, 소스 전극 쪽의 비정질 규소층의 모양을 굴곡형으로 형성하여 소스 전극 쪽의 노출된 비정질 규소층에서 발생한 전자나 정공이 드레인 전극까지 이르게 되는 경로를 길게 한다.
소스 전극의 한쪽을 연장하여 노출된 비정질 규소층과 드레인 전극 사이에 소스 전극의 연장 부분이 위치하여 노출된 비정질 규소층에서 생성된 전자나 정공이 드레인 전극에 이르는 경로를 늘일 수 있다.
이제 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다.
본 발명의 제1 실시예에서는 도 1에 도시된 바와 같은 종래 기술에 따른 박막 트랜지스터에서 게이트 전극과 드레인 전극의 중첩 부분에서 비정질 규소층을 드레인 전극보다 작게 형성하여 비정질 규소층이 노출되지 않도록 한다. 그리고 소스 전극 쪽에서는 소스 전극의 경계 부분과 게이트 전극의 경계 부분이 교차하는 부분에서 소스 전극과 게이트 전극 사이에 비정질 규소층이 절연을 보강할 수 있도록 넓게 형성하고, 비정질 규소층의 가장자리를 굴곡형으로 형성한다.
도 5는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 평면도이다.
도 5에 나타난 바와 같이, 투명한 절연 기판 위에 게이트 배선의 일부가 변형된 게이트 전극(20)이 형성되어 있고, 게이트 전극(20) 상부에는 게이트 절연막(도시하지 않음)이 전면적으로 형성되어 있다. 게이트 전극(20) 상부의 게이트 절연막 위에는 비정질 규소층(40)이 형성되어 있다. 비정질 규소층(40)의 상부에는 양쪽으로 각각 화소 전극(도시하지 않음)과 연결되는 드레인 전극(60)과 데이터선(510)의 일부가 변형된 소스 전극(50)이 형성되어 있다.
비정질 규소층(40)은 드레인 전극(60)과 중첩되는 부분에서는 드레인 전극(60)보다 좁게 형성되어 노출되는 비정질 규소층(40)이 없고, 소스 전극(50)과 중첩되는 부분에서는 소스 전극(50)의 폭보다 넓게 형성되어 소스 전극(50)의 경계 부분과 게이트 전극(20)의 경계 부분이 교차하는 부분에서는 소스 전극(50)과 게이트 전극(20) 사이의 모든 부분에서 비정질 규소층(40)이 존재하도록 되어 있다. 비정질 규소층(40)이 소스 전극(50)의 가장자리 부분과 중첩되는 부분 (a)는 소스 전극(50)의 모양과 같이 굴곡 형태로 형성되어 있다.
이렇게 하면, 드레인 전극(60)쪽은 비정질 규소층(40)이 드레인 전극(60) 안쪽에 위치하고 있어서 게이트 전극(20)을 벗어난 비정질 규소층(40)의 면적이 절대적으로 작아져서 전자나 정공의 생성량이 작아질 뿐 아니라 게이트 전극(20)을 벗어난 비정질 규소층(40)은 모두 드레인 전극(60)의 아래쪽에 위치하게 되어 광유도 전류가 줄어든다.
소스 전극(50)쪽은 게이트 전극(20)과 소스 전극(50)의 단락을 방지하기 위하여 비정질 규소층(40)이 소스 전극(50) 전체를 게이트 전극(20)과 절연 보강할 수 있도록 형성되어 있어 비정질 규소층(40)이 노출되는 부분 C가 생긴다. 그렇지만, 드레인 전극(60) 쪽에서 비정질 규소층(40)을 드레인 전극(60) 폭보다 좁게 형성하였으므로 C부분에서 형성된 전자나 정공이 드레인 전극(60)까지 이르게 되는 비정질 규소층(40)의 가장자리 길이가 길어진다. 게다가, 비정질 규소층(40)을 굴곡형으로 형성하였으므로 그 경로는 더욱 길어져서 길어진 경로만큼 전류량은 감소하게 된다.
본 발명의 제2 실시예는 도 3에 나타난 바와 같은 종래 기술에 따른 박막 트랜지스터의 구조를 본 발명의 제1 실시예와 유사하게 변형시킨 것이다.
본 발명의 제2 실시예에 따른 박막 트랜지스터의 구조가 도 6에 나타나 있다.
도 6에 나타난 바와 같이, 소스 전극(50) 쪽의 비정질 규소층(40)을 소스 전극(50)과 게이트 전극(20)의 경계선이 교차하는 부분에서 소스 전극(50)과 게이트 전극(20) 사이에 비정질 규소층(50)이 있어 절연을 보강해줄 수 있도록 넓게 형성하고, 드레인 전극(60) 쪽의 비정질 규소층(40)은 게이트 전극(20)에 의해 모두 가려지도록 좁게 형성하였다. 이 경우도 본 발명의 제1 실시예와 마찬가지로 우선 노출된 비정질 규소층의 면적(C)이 줄어들고, C 부분에서 드레인 전극까지의 비정질 규소층의 가장자리의 길이가 길어져 광유도 전류는 감소하게 되며, 소스 전극(50) 쪽은 비정질 규소층(40)에 의해 절연 보강되어 있으므로 소스 전극(50)과 게이트 전극(20) 간의 단락은 줄어든다.
본 발명의 제3 실시예에서는 소스 전극의 형태를 굴곡형으로 하여 노출된 비정질 규소층과 드레인 전극간의 거리를 길게 하고 게이트 전극과 드레인 전극 사이의 기생 용량을 감소시킬 수 있는 구조를 제시한다.
도 7은 본 발명의 제3 실시예에 따른 박막 트랜지스터의 구조를 나타내는 평면도이다.
도 7에 나타난 바와 같이, 소스 전극(50)의 한쪽을 드레인 전극(60) 쪽으로 연장하여 노출된 비정질 규소층(C1)과 드레인 전극(60) 사이에 소스 전극(50)의 연장 부분이 위치하도록 형성하여 노출된 비정질 규소층(C1)에서 생성된 전자나 정공이 드레인 전극(60)에 이르는 경로를 늘인다. 이렇게 하면, C1 부분에서 형성된 전자나 정공이 채널 쪽으로 가기 위해서는 ㄷ자 모양의 경로를 거쳐야 하므로 광유도 전류의 영향이 거의 없다고 할 수 있다. 반대쪽 부분 역시 이와 같이 형성한다면, 광유도 전류의 방지의 측면에서는 매우 좋은 구조가 된다. 그러나, 패턴이 복잡하게 되어 식각 과정에서나, 정렬 과정에서 문제가 발생할 수 있어 도 7에 나타난 바와 같이 소스 전극의 한쪽만을 연장하는 형태로 형성하는 것이 좋다.
또한 본 발명의 제3 실시예에 따른 박막 트랜지스터에서는 드레인 전극(60) 쪽에서 비정질 규소층(40)이 드레인 전극(60)의 폭보다 작게 형성될 뿐 아니라 드레인 전극(60)을 따라 연장되어 있다. 통상 비정질 규소층(40)은 이방성 건식 식각 방법으로 패턴이 형성되기 때문에 패턴의 각도가 거의 수직에 가깝게 형성되는데, 이는 패턴의 가장자리에서 비정질 규소층(40)의 상부 드레인 전극(60)이 끊어질 수 있다는 것을 의미한다. 즉, 도 6에 나타난 본 발명의 제2 실시예와 같이 드레인 전극(60)이 비정질 규소층(40) 패턴의 가장자리를 덮도록 형성되는 경우는 이와 같은 취약점을 가지고 있다. 따라서 본 발명의 제3 실시예에서는 비정질 규소층(40)을 드레인 전극(60)의 폭보다 작게 드레인 전극(60) 방향으로 연장시켜서 광유도 전류를 방지할 뿐 아니라 드레인 전극(60)의 단선을 막는다는 또 다른 효과를 얻을 수 있다.
또한 이와 같이 할 경우, 박막 트랜지스터의 채널이 드레인 전극을 둘러싸는 형태로 형성되므로 동일한 양의 전류를 확보하면서 드레인 전극(60)과 게이트 전극(20)의 중첩 면적을 종래의 경우보다 작게 형성할 수 있다. 뿐만 아니라, 드레인 전극(60)의 오정렬이 발생하는 경우 도 5에 나타난 본 발명의 제1 실시예의 경우에 비해 게이트 전극(20)과의 중첩 면적의 변화가 매우 작다. 따라서, 게이트 전극과 드레인 전극간의 기생 용량을 줄이는 효과도 가져올 수 있으며, 기생 용량의 변화량도 훨씬 작다. 이는 화면 내에서 깜박거림(flicker)의 편차를 작게 할 수 있는 중요한 이점이 된다.
본 발명의 제4 및 제5 실시예에서는 소스 전극의 형태를 굴곡형으로 하여 노출된 비정질 규소층과 드레인 전극간의 거리를 길게 하는 다른 구조를 제시한다.
도 8 및 도 9는 각각 본 발명의 제4 및 제5 실시예에 따른 박막 트랜지스터의 구조를 나타내는 평면도이다.
도 8에 나타난 바와 같이, 소스 전극(50)을 데이터선(510)으로부터 한쪽으로 길게 튀어나온 모양으로 형성하고, 드레인 전극(60) 역시 폭이 좁고 길게 형성하여 소스 전극(50)과 드레인 전극(60)이 가로 방향으로 평행하게 되도록 형성한다. 이렇게 하면, 본 발명의 제3 실시예에서와 같이 노출된 비정질 규소층(C1)과 드레인 전극(60) 사이에 소스 전극(50)이 위치하도록 되어 노출된 비정질 규소층(C1)에서 생성된 전자나 정공이 드레인 전극(60)에 이르는 경로가 길어진다. 즉, 이 부분은 매우 양호한 광유도 전류 방지 구조를 갖고 있다.
소스 전극(50)의 위쪽 부분은 비정질 규소층(40)이 노출된 C2 부분이 있어서 광유도 전류의 발생이 문제된다. 그러나, 드레인 전극(60)과 소스 전극(50)이 가로 방향으로 길게 형성되어 있어 박막 트랜지스터의 채널 영역의 대부분이 드레인 전극(60)의 아래쪽에 형성되므로, C2부분에서 생성된 전자나 정공이 채널까지 이르는 경로가 길어지게 되어 광유도 전류로 인한 효과를 줄일 수 있다.
드레인 전극(60)과 중복되는 부분에서 비정질 규소층(40)은 드레인 전극(60)의 안쪽에 형성되어 있지 않고, 약간 어긋나게 겹치도록 형성되어 있는데, 이는 디자인 룰(design rule)에 의한 제한 때문이다. 이 때 드레인 전극(60) 쪽에서 비정질 규소층(40)이 노출되는 부분 C3가 생기지만, 채널과의 거리가 멀기 때문에 이 영향은 무시할 만한 정도이다.
도 9에 나타난 본 발명의 제5 실시예에서와 같이, 드레인 전극(60) 왼쪽 부분의 비정질 규소층(40)이 노출되도록 형성하여 노출된 비정질 규소층 C3의 면적을 줄일 수 있다. 이 때 드레인 전극(60)의 왼쪽 부분에서 노출된 비정질 규소층 부분 C4의 경우는 드레인 전극(60)을 거치지 않고 바로 채널로 연결되는 비정질 규소층이 없으므로 광유도 전류를 거의 생성시키지 않는다.
도 10은 종래 기술에 따른 박막 트랜지스터와 본 발명의 제1 및 제3 실시예에 따른 박막 트랜지스터의 전압-전류 특성을 나타내는 그래프이다. 3800cd/m2의 후면 광원을 사용하여 측정하였다.
그래프에서 점선으로 나타난 부분은 종래 기술에 따른 박막 트랜지스터의 경우이고, 가는 실선으로 나타난 부분은 본 발명의 제1 실시예의 경우, 굵은 실선으로 나타난 부분은 본 발명의 제3 실시예의 경우이다. 도 10에 나타난 바와 같이, 오프(off) 상태의 전류는 종래 기술에 따른 박막 트랜지스터의 경우가 가장 크고, 본 발명의 제1 실시예, 제3 실시예의 순이다. 즉, 본 발명의 제3 실시예의 경우가 가장 좋은 전류 특성을 나타낸다.
상기한 바와 같이 소스/드레인 전극 및 비정질 규소층의 형태를 구성함으로써 광유도 전류를 줄이고, 드레인 전극과 게이트 전극 사이의 기생 용량을 줄이면서, 소스 전극과 게이트 전극 사이의 단락을 방지할 수 있다.
도 1 및 도 3은 종래 기술에 따른 박막 트랜지스터 기판의 평면도이고,
도 2 및 도 4는 각각 도 1의 II - II', 도 3의 IV - IV'선을 따라 도시한 단면도이고,
도 5 내지 도 9는 각각 본 발명의 제1 내지 제5 실시예에 따른 박막 트랜지스터의 구조를 나타낸 평면도이고,
도 10은 본 발명의 실시예에 따른 박막 트랜지스터의 전압-전류 특성을 나타내는 그래프이다.

Claims (9)

  1. 게이트 전극,
    상기 게이트 전극의 상부에 형성되어 있으며 상기 게이트 전극과 절연되어 있는 비정질 규소층,
    상기 비정질 규소층의 상부에 형성되어 있는 드레인 전극,
    상기 비정질 규소층의 상부에 상기 게이트 전극에 대하여 상기 드레인 전극의 반대쪽에 형성되어 있으며 외부로부터의 화상 신호를 전달하는 소스 전극을 포함하며,
    상기 비정질 규소층은 상기 드레인 전극과 중첩되는 부분에서 상기 드레인 전극의 바깥쪽으로 노출되지 않도록 상기 드레인 전극의 안쪽에만 형성되어 있고 상기 게이트 전극과 상기 소스 전극이 중첩되는 부분에서 상기 소스 전극과 상기 게이트 전극의 사이에 끼어 있는 액정 표시 장치용 박막 트랜지스터.
  2. 제1항에서,
    상기 비정질 규소층은 상기 소스 전극의 경계 부분과 상기 게이트 전극의 경계 부분이 교차하는 부분에서 상기 게이트 전극과 상기 소스 전극 사이에 비정질 규소층이 존재하도록 형성되어 있는 액정 표시 장치용 박막 트랜지스터.
  3. 제2항에서,
    상기 비정질 규소층 중 상기 소스 전극 쪽의 노출되어 있는 부분이 굴곡형으로 형성되어 있는 액정 표시 장치용 박막 트랜지스터.
  4. 제1항에서,
    상기 소스 전극의 적어도 한쪽은 상기 드레인 전극을 둘러 싸는 형태로 이루어져, 상기 소스 전극 쪽의 상기 비정질 규소층이 노출된 부분과 드레인 전극 사이에 상기 소스 전극의 한쪽이 위치하도록 형성되어 있는 액정 표시 장치용 박막 트랜지스터.
  5. 제4항에서,
    상기 소스 전극은 J자 모양으로 형성되어 있는 액정 표시 장치용 박막 트랜지스터.
  6. 게이트 전극,
    상기 게이트 전극을 덮는 게이트 절연막,
    상기 게이트 전극의 상기 게이트 절연막 상부에 형성되어 있는 비정질 규소층,
    상기 비정질 규소층의 상부에 형성되어 있는 드레인 전극,
    상기 비정질 규소층의 상부에 형성되어 있으며, 상기 게이트 전극에 대하여 상기 드레인 전극의 반대쪽에 위치하는 소스 전극을 포함하며,
    상기 게이트 전극 밖으로 연장되어 있으며, 상기 드레인 전극 하부에 위치하는 상기 비정질 규소층의 경계선은 상기 드레인 전극의 경계선 안쪽에 위치하는 액정 표시 장치용 박막 트랜지스터.
  7. 제6항에서,
    상기 소스 전극은 J자 모양으로 형성되어 있는 액정 표시 장치용 박막 트랜지스터.
  8. 게이트 전극,
    상기 게이트 전극을 덮는 게이트 절연막,
    상기 게이트 전극의 상기 게이트 절연막 상부에 형성되어 있는 비정질 규소층,
    상기 비정질 규소층의 상부에 형성되어 있는 드레인 전극,
    상기 비정질 규소층의 상부에 형성되어 있으며, 상기 게이트 전극에 대하여 상기 드레인 전극의 반대쪽에 위치하는 소스 전극을 포함하며,
    상기 게이트 전극 밖으로 연장되어 있으며, 상기 드레인 전극 하부에 위치하는 상기 비정질 규소층의 경계선은 제1부와 상기 제1부에 대응하는 제2부를 포함하며 형성되어 있으며, 상기 제1부의 일부는 적어도 상기 드레인 전극의 경계선 밖에 위치하며, 상기 드레인 전극의 경계선을 따라 형성되어 있으며, 상기 제2부는 상기 드레인 전극의 경계선 안에 위치하는 액정 표시 장치용 박막 트랜지스터.
  9. 제8항에서,
    상기 소스 전극은 J자 모양으로 형성되어 있는 액정 표시 장치용 박막 트랜지스터.
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