KR20010074459A - 사파이어상 실리콘상의 초고해상도 액정 디스플레이 - Google Patents

사파이어상 실리콘상의 초고해상도 액정 디스플레이 Download PDF

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KR20010074459A
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Abstract

액정 어래이 및 관련 구동 회로는 사파이어상 실리콘 구조 위에 모노리식으로 형성되며, 다음의 단계, 즉 a) 사파이어상 실리콘 구조를 형성하기 위하여 사파이어 기판상에 에피텍셜 실리콘층을 형성하는 단계; b) 에피텍셜 실리콘층상에 이온 주입하는 단계; c) 사파이어상 실리콘 구조를 어닐링하는 단계; d) 박막 에피텍셜 실리콘층이 남도록 에피텍셜 실리콘층의 일부로부터 실리콘 이산화물층을 형성하기 위하여 에피텍셜 실리콘층을 산화시키는 단계; e) 박막 에피텍셜 실리콘층을 노출시키도록 실리콘 이산화물층을 제거하는 단계; f) 박막 에피텍셜 실리콘층으로부터 각각 강유전성 액정 캐패시터를 포함하는 픽셀 어래이를 형성하는 단계; 및 g) 박막 에피텍셜 실리콘층으로부터 픽셀을 조절하기 위하여 결합된 집적 회로를 형성하는 단계를 포함하는 방법에 의하여 제조된다.

Description

사파이어상 실리콘상의 초고해상도 액정 디스플레이 {ULTRA-HIGH RESOLUTION LIQUID CRYSTAL DISPLAY ON SILICON-ON-SAPPHIRE}
액정 디스플레이는 휴대용(랩탑) 컴퓨터, 손목시계, 캠코더 및 대형 텔레비전을 포함하여 광범위하게 이용될 수 있다. 공간 광 변조기로서 이용되는 액정 광 밸브는 투사 시스템 및 광학 컴퓨팅 분야에 이용될 수 있다. 현재 기술이 본질적으로 가지고 있는 제약은 고품질 전자 물질이 아닌 투명 유리 또는 석영 상에 디스플레이를 제조하여야 하기 때문에 발생한다. 벌크 실리콘상의 디스플레이 제조는 높은 결정 품질에도 불구하고 불투명 기판 때문에 디스플레이를 반사 모드 방식으로 불필요하게 제한하여 투과 이용분야에 이용될 수 없다. 박막 트랜지스터(TFT)를 이용하는 구동 회로와 액정 디스플레이를 통합하는 것은 신뢰성을 개선하고 경량의 휴대용 이용분야에 이 기술을 이용할 수 있도록 한다. 그러나, 디스플레이 구동 회로의 통합은 유리 또는 설경 기판상에 증착되는 비결정질(a-Si) 또는 다결정(p-Si) 실리콘을 이용하는 박막 트랜지스터 기술에 상당한 제약을 준다. 격자 및 실리콘층과 기판사이의 열적 미스매칭과 같은 본질적인 성질 그리고 a-Si와 p-Si기술에서 이용되는 저온 증착 기술은 실리콘층에 열악한 전하 캐리어 이동성 및 결정 결함을 발생시킨다. 이러한 제약은 벌크 실리콘과 비교했을 때 열악한 전자 소자 성능 및 제약과 직접 관련된다.
통합된 디스플레이 시스템에 있어서 특히 중요한 것은 초고선명도 디스플레이와 광 밸브 이용분야에 있어서의 고밀도 회로 그리고 칩상에 디스플레이 구동 회로 및 관련 신호 처리 회로의 모노리식 통합이 요구된다는 것이다. a-Si와 p-Si 물질의 특성상 낮은 (전기적 및 결정학적) 품질은 통상적인 초대규모집적회로(VLSI) 처리와 비교하여 열악한 제조 수율을 야기한다. 열악한 품질의 비결정질 또는 다결정 물질이 본질적으로 가지는 이러한 문제점을 극복하기 위해서는 a-Si와 p-Si에서 디스플레이 기능이 완전하도록 각각의 픽셀에 여분 회로 엘리먼트를 이용할 것을 요구한다. 이러한 여분은 부수적으로 화소(픽셀) 사이즈의 증가를 요구하며, 따라서 디스플레이와 광 밸브가 초고해상도를 가질 수 없도록 한다. 추가의 회로 엘리먼트는 또한 구경, 즉 광이 투과하도록 하는 픽셀 영역 부분이 감소되도록 하여, 디스플레이 또는 광 밸브의 밝기를 감소시킨다.
또한, 낮은 캐리어 이동성, 낮은 속도, 낮은 수율의 a-Si와 p-Si 물질은 비디오 구동기, 디지털 로직 및 그 외의 컴퓨터 회로를 칩상에 쉽게 통합하여 설계자에게 많은 기능, 높은 신뢰성 및 개선된 성능을 제공하도록 하는 VLSI 설계 및 제조 기술에 비교될 수 없다. 종래 기술은 디스플레이상에 구동 회로를 구현하기 위하여 신규한 결정 실리콘 프로세스를 이용하는 a-Si와 p-Si와 관련된 물질 문제를 극복하고자 했다. 피.엠.자브라크키 등의 미국특허 5,206,749호 "단결정 트랜지스터 픽셀 및 구동 회로를 가진 액정 디스플레이"에서는 전자가 불투명한 재결정된 실리콘층상에 조립되는 방법을 개시했다. 이러한 실리콘 온 절연체(silicon-on-insulator) 물질은 소위 절연 실리콘 에피텍시(ISE) 프로세스에 의하여 제공된다. 다음에 디스플레이 회로는 상승되고 투명 기판으로 이송된다.
비.바하듀, 에디터,액정 응용 및 이용, 볼륨 1. 월드 사이언티픽, 뉴저지, 1999, 448-451쪽은 투사 디스플레이 이용을 위한 액티브 매트릭스 디스플레이에 있어서의 기술 분야를 나타낸다. 액티브 매트릭스 디스플레이는 예를 들어, TFT, 또는 다이오드와 같은 하나 이상의 비선형 회로 엘리먼트를 이용하여 각각의 픽셀에서 액정 캐패시터를 스위칭하도록 한다. 이들 이용분야를 위하여 개시된 물질중에는 사파이어상 실리콘(SOS)을 포함한다. 상기 자료에서는 450쪽에서 다음과 같이 SOS의 제약을 인정하였다. "SOS 디바이스가 구동 전류 및 속도에 있어서 우수한 성능을 가지지만, 이들은 액티브 매트릭스 디스플레이에 사용하기 너무 큰 누설 전류를 가진다." 이들 제약은 SOS TFT 디바이스에 대한 과도한 누설 전류를 보여주는 451쪽의 표 16.3 및 도면 16.9에 의하여 추가로 증명된다. 과도한 누설 전류는 액정 캐패시터사이에 전압 강하를 발생시키고, 이는 일반적으로 이용되는 네마틱 액정인 경우, 방향 레벨 및 그레이 레벨 변화를 발생시킨다. 이러한 SOS의 공지되고 인식되는 제약은 알려진 것과 대조적이라는 것을 나타내는 것이며 따라서 당업자가 디스플레이에 광 레벨의 열악한 변화를 야기하지 않고 네마틱 액정을 이용하는 액티브 매트릭스 디스플레이에 SOS를 이용할 수 있는지가 명백하지 않다.
따라서, 관련 구동 및 이미지 처리 회로와 액티브 매트릭스 디스플레이를 모노리식으로 통합하는 전기적으로 어드레스가능한 초고해상도 네마틱 액정 디스플레이 또는 광 밸브 시스템에 대한 기술 분야에서, VLSI 제조 기술을 가능하게 하고 투명 기판을 가지며 그리고 완전한 디스플레이 또는 광 밸브 시스템의 모노리식 조립을 허용하는 높은 성능, 낮은 누설 회로 엘리먼트(MOSFET)를 이용하는 아주 얇은 사파이어상 실리콘위에 형성된 네마틱 또는 강유전성 액정 캐패시터를 포함할 수 있는 전기적으로 어드레스가능한 초고해상도 액정 디스플레이의 제조 장치 및 방법이 요구된다.
본 발명은 사파이어상 실리콘상의 초고해상도 액정 디스플레이 및 전기적으로 어드레스가능한 사파이어상 실리콘 광 밸브를 제조하는 방법에 관한 것이다.
도 1은 개선된 UTSOS 웨이퍼상에 관련 회로와 함께 모노리식으로 통합된 네마틱 액정 디스플레이를 도시한다.
도 2는 단일 화소(픽셀)의 에 대한 전기적인 개략도이다.
도 3은 단일 픽셀에 대한 배치도이다.
도 4는 디스플레이를 포함하는 다수의 화소를 도시한다.
도 5a, 5b, 5c, 5d, 5e, 5f, 5g 및 5h는 네마틱 액정 디스플레이 및 그와 관련된 회로에 대한 통합된 제조 공정을 도시한다.
도 6은 단일 픽셀에 대한 선택적인 배치도이다.
도 7은 개선된 UTSOS 웨이퍼상에 관련 회로와 함께 모노리식으로 통합된 강유전성 액정 디스플레이를 도시한다.
도 8은 단일 화소(픽셀)의 에 대한 전기적인 개략도이다.
도 9는 단일 픽셀에 대한 배치도이다.
도 10은 디스플레이를 포함하는 다수의 화소를 도시한다.
도 11a, 11b, 11c, 11d, 11e, 11f, 11g 및 11h는 강유전성 액정 디스플레이 및 그와 관련된 회로에 대한 통합된 제조 공정을 도시하며, 도 11h는 전형적으로 조립된 디스플레이를 동일크기로 개략적으로 도시한다.
도 12a 및 12b는 강유전성 액정에 이용되는 비키랄성(achira) 및 키랄성(chiral) 도판트 물질의 예를 도시한다.
도 13은 개선된 UTSOS 웨이퍼상에 1000픽셀 ×1000픽셀 액티브 매트릭스 강유전성 액정 디스플레이에 대한 등가적인 회로도이다.
도 14는 강유전성 액정 디스플레이의 각각의 픽셀에서 트랜지스터 엘리먼트에 대한 측정되고 시뮬레이팅된 데이터를 도시한다.
도 15는 강유전성 액정 픽셀 회로에 대한 전압 전이를 도시한다.
본 발명은 사파이어상 실리콘 구조위에 모노리식으로 통합된 액정 어래이 디스플레이 및 제어 회로를 제조하는 방법을 제공하는데, 이는 a) 사파이어상 실리콘 구조를 형성하기 위하여 사파이어 기판상에 에피텍셜 실리콘층을 형성하는 단계; b) 에피텍셜 실리콘층상에 이온 주입하는 단계; c) 사파이어상 실리콘 구조를 어닐링하는 단계; d) 얇은 에피텍셜 실리콘층이 남도록 에피텍셜 실리콘층의 일부로부터 실리콘 이산화물층을 형성하기 위하여 에피텍셜 실리콘층을 산화시키는 단계; e) 얇은 에피텍셜 실리콘층을 노출시키도록 실리콘 이산화물층을 제거하는 단계; f) 얇은 에피텍셜 실리콘층으로부터 각각 액정 캐패시터를 포함하는 픽셀 어래이를 형성하는 단계; 및 g) 얇은 에피텍셜 실리콘층으로부터 픽셀을 조절하기 위하여 결합된 집적 회로를 형성하는 단계를 포함한다. 얇은 에피텍셜 실리콘층은 사파이어상 실리콘 구조상에 픽셀의 동작을 제어하기 위하여 사용되는 디바이스 품질 회로의 형성을 지원한다. 본 발명과 관련하여 형성될 수 있는 이러한 종류의 액정 캐패시터는 강유전성 액정 캐패시터 및 네마틱 액정 캐패시터일 수 있다.
본 발명은 또한 사파이어상 실리콘 구조를 포함하는 액정 디스플레이를 제공한다. 사파이어상 실리콘 구조는 에피텍셜 실리콘층의 일부로부터 실리콘 이산화물층을 형성하도록 에피텍셜 실리콘층을 산화시킴으로써 형성되는 에피텍셜 실리콘층을 포함한다. 실리콘 이산화물층은 산화물에 의하여 소모되지 않은 에피텍셜 실리콘층으로부터 제거되어 얇은 에피텍셜 실리콘층을 남기도록 한다. 본 발명은 얇은 사파이어상 실리콘 구조상에 형성된 액정 캐패시터 어래이 및 상기 액정 캐패시터를 조절하기 위하여 결합된 집적 회로를 포함한다. 집적 회로는 얇은 에피텍셜 실리콘층으로부터 형성된다. 얇은 에피텍셜 실리콘층은 사파이어상 실리콘 구조상에 디바이스 품질 회로를 형성하는데 있어서 중요한 특징이다.
이하 첨부된 도면을 참조로 본 발명을 설명한다.
도 1에 따르면, 본 발명은 개선된 울트라씬(ultrathin) 사파이어상 실리콘(UTSOS) 웨이퍼(11)상에 관련 구동 회로 및 이미지 처리 회로가 모노리식으로 통합된 네마틱 액정 디스플레이로된 디스플레이 시스템(10) 및 상기 통합된 구조를 제조하는 방법을 제공한다. 이하의 설명은 종래 기술이상의 본 발명의 현저한 특징과 장점을 나타낸다. 기본 형성 블록에 대한 개선부터 시작하여, 화소(픽셀) 및 개선된 완전하게 통합된 구조를 통하여, 본 발명의 장점은 단독으로 또는 결합하여 명백해질 것이다. 따라서, 본 발명에 의하여 제공된 상조적인(synergistic) 결합은 본 기술 분야에서 자명하지 않으며 상당한 진보이다. 여기에 설명된 종래 기술이상의 본 발명의 장점은 또한 명세서 및 도면으로부터 명백해진다. 여기에 설명되고 기술된 본 발명의 방법의 장점중 하나는 얇은 실리콘층(울트라씬 사파이어상 실리콘 또는 UTSOS)에 디바이스와 회로를 조립할 수 있다는 것이다. 전자 디바이스 및 회로는 완전 공핍 모드에서 동작할 수 있으며 성능 및 설계 개선을 위하여 바디 타이를 요구하지 않는다. 본 발명의 박막 결정 실리콘층은 투사 분야에서 중요한데, 얇은 실리콘은 광을 적게 흡수하고 디바이스는 낮은 광 유도 누설 전류를 가지기 때문이다. 또한, 본 발명의 울트라씬 실리콘층은 유사한 크기의 벌크 실리콘 또는 ISE 실리콘층에 비하여 캐리어 수명 및 광 유도 누설을 감소시킨다. 또한, 본 발명에 따른 사파이어의 열전도율은 종래 기술에 의하여 고려되는 유리, 석영 또는 엑폭시보다 상당히 크며 따라서 본 발명의 디바이스는 포화 영역에서 전류가 감소하지 않으며 자체 가열과 같은 현상을 나타내지 않는다. 본 발명은 강유전성 액정(FLC)을 이용함으로써 SOS 디바이스에서의 본질적인 누설 문제를 극복하는 액정 어래이 디스플레이를 제공한다. 이들 쌍안정 FLC 물질을 구동하는 회로 설계는 SOS 회로에서 상당히 낮은 누설을 요구하지 않는다. 본 발명의 다른 실시예는 디바이스 성능 및 SOS 회로 엘리먼트의 픽셀 아키텍쳐를 개선시켜 쌍안정 FLC를 이용하여야 하는 요구조건을 제거하고 통상적인 네마틱 액정이 고밀도 디스플레이에 안정되게 통합되도록 한다.
도 1은 개선된 UTSOS 웨이퍼상에 관련 회로(14, 16)와 함께 모노리식으로 통합된 네마틱 액정 디스플레이(12)를 가지는 디스플레이 시스템(10)을 도시한다. 디스플레이 또는 광 밸브 시스템(10)의 디스플레이 영역(12)은 뷰잉 또는 투사를 위한 이미지를 제공하는 화소(픽셀) 어래이를 가진다. 바람직한 실시예에서, 1000픽셀 ×1000픽셀 백라이트 디스플레이 또는 투사 광 밸브가 설명되지만, 상기 설명은 HDTV를 초과하는 초고해상도 디스플레이(예를 들어, EWS)의 조립을 가능하게 한다. 디스플레이 영역의 주변에서 픽셀 어래이에 연결된 것은 디스플레이 구동 회로(14)이며, 이는 뷰잉을 위한 이미지를 제공하는 개별 픽셀을 어드레스하기 위하여 디스플레이 픽셀의 로우 및 칼럼에 적당한 전압을 인가한다. 이러한 위치 및 상호접속은 디스플레이 또는 광 밸브의 완전한 전기적 어드레싱 및 개선된 신뢰성과 성능을 위한 모노리식 통합을 가능하게 한다.
디스플레이 구동 회로(14)는 상보 금속 산화물 반도체(CMOS) 기술을 이용하며 개선된 UTSOS 웨이퍼상에 본 발명을 이용하여 조립된다. VLSI 신호 처리이외에, 버퍼링, 데이터 디컴프레션 회로(16) 등이 인접하여 디스플레이의 주변 영역에 통합될 수 있다. 적당한 리드선, 커넥터 및 도파관(18)과 같은 오프-칩(웨이퍼) 접속부(17)로부터 모노리식으로 통합된 웨이퍼로 전달되는 데이터(이미지) 신호 전압을 위한 수단 역시 디스플레이 또는 광 밸브 시스템을 완성하기 위하여 제공된다. 필요하다면 여러 통신이 이용될 수 있다. 여러 통신은 정보의 전자기 입력 또는 출력 형태일 수 있으며, 이는 무선 주파수(RF), 마이크로파 및 광 데이터 링크 등을 포함하지만 여기에 한정되지 않는다.
도 2는 단일 화소 또는 픽셀(20)에 대한 전기 회로도이다. 본 발명에서, 픽셀은 단일 비선형 회로 엘리먼트(22)(이 경우 MOSFET) 및 단일 네마틱 액정 캐패시터(24)를 포함한다. 금속 칼럼 라인(26) 및 폴리실리사이드 로우 라인(28)은 MOSFET를 바이어스하기 위하여 적절하게 연결되어 원하는 그레이 레벨을 얻도록 캐패시터내의 네마틱 액정상의 전압을 가변시키도록 한다.
실제로, 단일 비선형 엘리먼트(TFT, MOSFET 또는 다이오드 등)는 만족스러운 제조 수율을 제공하도록 여분 회로를 가져야 하는 종래 기술의 요구조건 때문에 이용되지 않는다. 개선된 UTSOS 물질은 여분에 대한 요구 없이 상당히 신뢰성있는 MOSFET가 조립될 수 있는 단결정 실리콘 물질을 제공한다. 이러한 능력은 종래 기술에 비하여 각각의 화소의 실제 사이즈를 상당히 감소시켜서 디스플레이 밀도 및 밝기를 상당히 향상시킨다. 또한, 약간의 비선형 엘리먼트(MOSFET)가 UTSOS 실리콘층상에 조립될 수 있어 개선된 단결정 구조에 의하여 큰 TFT의 동일 출력 전류 특성을 달성하도록 하고, 이는 개선된 픽셀 치수성 및 구경비를 제공하도록 한다.
또한, 종래 기술에서는 광 밸브 또는 디스플레이 분야에서 높은 누설 때문에 네마틱 액정을 사용할 수 없었다. 디바이스 구조 및 디바이스 아키텍쳐에 대한 변형은 UTSOS 기술을 네마틱 액정에 사용하도록 하기 위해 요구된다. 본 발명에 따르면, 네마틱 액정 캐패시터에서 전압의 손실이 없거나 적게 하고 이에 따라 그레이 레벨(또는 컬러)의 손실이 없거나 적게 하도록 각각의 픽셀에서 MOSFET로부터 누설을 방지하기 위한 디바이스 변형은 두꺼운 게이트 산화물 결합, 단일 또는 이중으로 약하게 도핑된 드레인(LDD 및 DLDD)을 이용한 드레인 처리, 도핑된 에지, 에지없는 디바이스 또는 디바이스 절연을 위한 국부 실리콘 산화(LOCOS)의 이용을 포함한다. 두꺼운 산화물은 MOSFET 구동시 잠재적 전하 누설을 방지한다. 250A이상으로의 산화물 두께 증가는 누설을 감소시킬 수 있다. LDD 또는 DLDD의 이용은 드레인(들)에서 전기장을 감소시킴으로써 충돌 이온을 최소화한다. 이는 또한 누설을 감소시킬 수 있다. 도핑된 에지 및 LOCOS 분리는 디바이스 에지 주변으로부터의 누설을 방지한다. 선택적으로, 에지없는 디바이스가 누설을 만족스러운 레벨로 감소시키기 위하여 함께 이용될 수 있다. 만족스러운 레벨은 1pA/μm이하의 누설을 말한다. 예를 들어, 1μm 게이트 폭을 가진 MOSFET는 만족스러운 성능을 얻기 위하여 1pA/μm이하의 누설이어야 한다. 본 방법에 따라 UTSOS에 조립되고 1μm의 게이트 폭을 가진 MOSFET는 이러한 조건에 맞는다.
도 3은 본 발명에 따른 단일 픽셀(200)에 대한 배치도이다. 캐패시터 구조(240)는 53평방 미크론 이하의 전체 면적을 가지며, MOSFET(220)은 70평방 미크론 이하이다. 2미크론 폭의 폴리실리사이드 게이트 라인(280)은 MOSFET의 게이트 구조(226)에 전기적으로 연결되어 필요에 따라 트랜지스터를 턴온 또는 턴 오프 시킨다. 2미크론 폭의 금속 데이터 라인(260)은 MOSFET 소스(222)에 연결되고, MOSFET 드레인(224)은 네마틱 액정 캐패시터 구조(240)에 연결된다. 2미크론 콘택 홀(230)은 이들 구조를 서로 전기적으로 연결시키기 위하여 이용된다. 네마틱 액정 캐패시터 구조(240)는 층사이에 형성된 캐패시터 구조에 인가되는 전압에 따라 가변적으로 스위칭하는 네마틱 액정 물질(이 도면에는 도시안됨)을 포함한다.
일반적으로, 전체 픽셀(200)은 12미크론 ×12미크론 면적내에 형성되는 크기이며 37%의 구경비를 가진다. 치수의 예는 치수 A 및 B가 12.0미크론이고 치수 C,D 및 E는 2.0미크론이고, 치수 F 및 G는 3.6미크론이고, 치수 H는 8.8미크론이고, 치수 I는 5.8미크론이고, 치수 J는 5.2미크론이고, 그리고 치수 K와 L은 0.6미크론일 수 있다. 이러한 실제의 간단한 구조의 장점은 구조를 용이하게 조절할 수 있다는 것이다. 테이블 Ⅱ는 디스플레이 밝기 및 해상도를 선택하거나 최대화하기 위하여 요구될 수 있는 픽셀 치수를 조절함에 따른 구경비에 대한 영향을 도시한다. 0.70이사의 구경비는 투사된 이미지의 밝기를 향상시키는 투사 디스플레이 이용분야에 적합하다. 상기와 같이 큰 구경비는 본 발명의 기술에 의하여 용이하게 얻을 수 있으며, 투과 디스플레이 또는 광 밸브에 대한 종래 기술이상의 진보를 나타낸다.
테이블 Ⅱ. 픽셀 구경비의 스케일링
수평 치수 수직 치수 구경비
10.0 10.0 0.19
11.5 11.5 0.33
12.0 12.0 0.37
15.0 15.0 0.52
20.0 20.0 0.67
25.0 25.0 0.75
30.0 30.0 0.79
테이블 Ⅲ은19993년 SID 국제 심포지업 기술 논문 요약볼륨 24 383-386쪽 타카퓨지등의 논문 "A 1.9 in 1.5MPixel Driver Fully-Integrated Poly-Si TFT-LCD for HDTV Projection" 및1993년 SDI 국제 심포지업 기술 논문 요약볼륨 24 387-390쪽 오시마 등의 논문 "Full-Color LCD's with Completely Integrated Drivers Utilizing Low-Temperature Poly-Si TFTs"에서 보고된 현재 기술 분야의 폴리실리콘 TFT 기술을 이용하는 시제품 디스플레이에 대한 구경비 및 픽셀 치수를 나타낸다. UTSOS에 대한 상당히 높은 구경비는 작은 픽셀 MOSFET의 사용을 가능하게 하는 UTSOS의 높은 구동 전류 때문이다.
테이블 Ⅲ. 일반적인 폴리-SI TFT 액티브 매트릭스 디스플레이에 대한 픽셀 구경비
수평 치수 수직 치수 구경비
29.0 24.0 0.23
34.0 46.0 0.27
도 4는 디스플레이(또는 광 밸브)(120)를 구성하는 다수의 화소를 도시한다. 이 실시예에서, 백만개의 픽셀이 1000 ×1000 어래이(122)에 배열되며, 로우 구동 회로(124) 및 칼럼 구동 회로(126)는 어래이에 연결된다. 로우 및 칼럼 구동 회로는 기능적으로 종래 회로와 유사하지만, 고속 시프트 레지스터가 개선된 UTSOS에 조립될 수 있어 디스플레이 또는 광 밸브에 데이터를 빠르게 클록하도록 하는 것이 다르다. 이는 네마틱 액정 물질을 제어하기 위하여 픽셀 MOSFET로부터 누설을 완화시키도록 UTSOS 디바이스의 높은 성능을 이용할 것을 요구한다. UTSOS 디바이스의 높은 속도는 픽셀 어래이의 빠르게 리프레싱하여 적절한 크기의 디스플레이에 대한 그레이 레벨(또는 컬러) 손실을 방지하도록 한다.
고성능 UTSOS전자소자, 저 누설 UTSOS MOSFET 및 네마틱 액정의 바람직한 결합의 장점은 액정 캐패시터 온/오프 상태를 시간 멀티플렉싱할 수 있다는 것이다. 이는 중간 전압을 이용하여 표준 그레이 스케일이외에 정상적인 "온/화이트" 또는 "오프/블랙"상태 사이에서 투명 "그레이" 또는 중간 광 레벨을 발생시킨다. 모노리식으로 통합된 고성능 UTSOS 회로의 고속 동작은 TFT 또는 모노크롬 디스플레이 이용을 위한 벌크 실리콘 기술에서 달성될 수 있는 것보다 그레이 스케일 범위가더 넓다.
고성능 UTSOS 회로에 의하여 제공되는 다른 특징은 본 발명에 의하여 제공되는 고속 시간 멀티플렉싱을 이용한 다중컬러 디스플레이에 의하여 제공되는 개선이다. 일부 응용에서, 3(또는 그 이상)개의 인접 픽셀이 결합되어 적색, 녹색 및 청색 염료 또는 필터를 이용하여 컬러 이미지를 발생시키도록 할 수 있다. 고성능 UTSOS 회로에 의하여 제공되는 주요 장점은 단일 픽셀을 통하여 시간 멀티플렉싱 컬러를 제공할 수 있다는 것이다. 이는 예를 들어 화이트 광 소스사이에 산재된 적절한 필터를 가진 컬러 휠을 회전시키거나 또는 전술한 모노리식으로 통합된 디스플레이 또는 광 밸브, 즉 도 1의 디스플레이 시스템(10)의 조사를 위하여 컬러 레이저 소스를 스위칭함으로써 적색, 녹색 및 청색 광(일차 컬러에 대한 광도 표준에 따른)의 시퀀스를 제공함으로써 달성된다.
시간 멀티플렉싱 디스플레이/광 밸브와 적당한 시간 및 위상의 3 컬러 광 소스의 결합은 디스플레이/광 밸브상에 필터를 설치할 필요가 없게 하여 제조 비용을 감소시키고 밝기를 증가시킨다. 본 발명은 다중 컬러 이미지를 디스플레이하기 위하여 요구되는 픽셀 수를 (적어도) 3배 이상 감소시킨다. 개선된 UTSOS 물질에 의하여 제공되는 우수한 픽셀 배치에 의한 사이즈 감소와 함께, 디스플레이 또는 광 밸브의 실제 사이즈감소 및 간단화가 얻어질 수 있다. 이러한 집합적인 장점은 초고해상도 디스플레이를 제조할 수 있게 하고 디스플레이 또는 광 밸브의 유효 어래이 영역을 증가시킨다.
종래 기술을 능가하는 주요 개선은 여기에 개시된 UTSOS 및 설명을 이용하여달성된다. 울트라씬 실리콘층은 입사광 흡수를 위한 낮은 단면적 때문에 광 유도 누설을 방지한다. 낮은 단면은 종래 기술에 비하여 낮은 레벨의 광 발생 전하 캐리어를 형성한다. 이러한 특징은 종래 기술보다 더 밝은 광원으로 조사를 가능하게 한다. 이러한 특징 및 부수적인 특징은 투과 및 반사 모드 디스플레이/광 밸브에 적용된다. 대략적인 장점은 조사된 광에 대한 비민감성은 큰 구경비를 설계할 수 있도록 하고 필요하다면 보호광(마스킹)층을 제거할 수 있도록 한다. 울트라씬 단결정 실리콘층의 두께는 100이하이다.
도 5a, 5b, 5c, 5d, 5e, 5f, 5g 및 5h는 네마틱 액정 디스플레이 또는 광 밸브 및 그와 관련된 회로에 대한 통합된 제조 공정을 도시한다. UTSOS에서 초고해상도 디스플레이 또는 광 밸브 시스템을 제조하는 총체적인 방법은 도 1에 도시된 바와 같이 디스플레이 및 관련 전자 장치의 모노리식 동시 제조를 가능하게 한다.
명료하게 하고 증명하기 위하여, 가장 간단한 화소 또는 픽셀만이 도시되면, 이는 단일 비선형 회로 엘리먼트, 저 누설 MOSFET 및 단일 네마틱 액정 캐패시터를 포함한다. 처리 단계가 이하에 상세히 설명될 때, 다수의 또는 다중 픽셀은 적정한 설계의 포토리소그래픽 마스크를 이용하여 구동 및 이미지 처리 회로에 의하여 구성되거나 상호연결될 수 있다.
시작 물질은 웨이퍼 형태의 사파이어(AL2O3) 기판(30)이며, 이는 도 5a에 도시된 바와 같이 얇은 층의 디바이스 품질 실리콘(40)으로 상부가 덮혀있다. 이를 얻기 위한 한 방법은 실란의 열적 분해에 의한 에피텍셜 실리콘 증착, 이온 주입및 고체상 재성장 기술에 의해서이다. 이 방법은 실리콘-사파이어 인터페이스의 인접한 계면 영역으로28Si원자(185keV에서 약 1014cm-2)를 이온 주입하고 웨이퍼 온도는 -20℃로 유지한다.28Si의 질량으로 어느 종을 이온 주입하는 것은 나머지 처리 파라미터를 변경시키지 않고 이용될 수 있다. 주석(Sn), 게르마늄(Ge) 또는 카본(C)의 이온 또는 합성물과 같은 다른 질량의 종이 주입 파라미터를 적절히 변경시킴으로써 이용될 수 있다. 다음에 과도한 실리콘이 적절히 제거된다. 실리콘은 550℃에서 약 30분 동안 적시고 550 내지 900℃에서 한시간 동안 열을 받은 후에 한시간 동안 질소에서 900℃에서 열적으로 어닐링된다. 다음에 실리콘은 1000℃에서 산화되는데, 이는 실리콘층의 일부를 소모한다. 산화물은 에칭되고 실리콘층 두께가 감소된다. 산화 및 에칭 프로세스는 100nm이하의 두께(일반적으로 30 내지 100nm)를 가진 실리콘층, 즉 울트라씬 사파이어상 단결정 디바이스 품질 실리콘 필름을 얻을 때까지 반복될 수 있다. 이러한 시작 물질은 종래 기술을 능가하는 광학적, 기계적, 전기적 그리고 열적 장점의 기초가 된다. 특히, 종래기술의 두꺼운 필름(100nm이상)의 사파이어상 실리콘보다 얇은 100nm 두께의 실리콘 필름에서의 디스플레이 조립에 의한 우수한 특징은 흡수력(즉, 밝기 증가), 열 및 기생 광 여기 캐리어에 대한 저항력을 상당히 개선시킨다.
다음에, 단일 비선형 회로 엘리먼트, MOSFET는 박막 필름 실리콘층상에서 각각의 픽셀에 조립된다. 바람직한 실시예에서, 픽셀 MOSFET 폭은 네마틱 액정으로 만족할 만한 그레이 레벨을 얻기 위하여 누설이 작아지는 크기이다. 동시에, 다수의 MOSFET 및 관련 회로 엘리먼트는 적절하게 설계된 포토리소그래픽 마스크를 이용하여 관련 회로를 형성함으로써 제조된다. MOSFET에 대한 통상적인 자기 정렬된 박막 필름 트랜지스터 제조 공정의 변형인 일련의 제조 단계가 이용된다. 이러한 일련의 제조 단계는 다음과 같이, (리소그래픽 및 에칭 기술을 이용하여) 박막 필름 실리콘층의 제 1부분을 패터닝하는 단계, 상승 온도에서 산소 분위기에 웨이퍼를 노출시킴으로써 게이트 산화물을 성장시키는 단계, 화학 기상 증착(CVD)에 의하여 폴리실리콘(즉, 다결정 실리콘)을 증착시키는 단계, 증착 중에 폴리실리콘을 도핑하는 단계, 도판트 이온을 주입하거나 또는 증착된 유리로부터 고온 도판트에 의하여 확산하는 단계, (상기 유사한 리소그래픽 및 에칭 기술에 의하여) 폴리실리콘을 패터닝하는 단계, 이온 주입 및 고온 어닐링에 의하여 MOSFET의 소스와 드레인 영역을 선택적으로 도핑하는 단계 및 측벽 산화물을 형성하도록 산화물층을 증착하고 패터닝하는 단계를 포함하는데, 이에 의하여 도 5b에 도시된 자기 정렬된 구조가 형성된다. 도핑된 폴리실리콘은 게이트 전극을 형성하는 도전성 물질이다. 이러한 3 구조는 게이트 산화물(41), 소스 영역(42), 드레인 영역(44), 채널 영역(45), 게이트 전극(46) 및 측벽 산화물(47)을 포함한다.
여기서 필요하다면 실리사이데이션 기술을 이용하여 개선된 콘택이 형성될 수 있다. 이는 티타늄과 같은 적당한 금속을 증착하고, 금속이 폴리실리콘(MOSFET의 소스와 게이트 영역) 및 게이트 전극과 접촉하는 영역에서 저 저항 금속 실리사이드 콘택을 형성하는 웨이퍼의 급속 열 어닐링을 포함한다. 폴리실리콘 및 게이트 전극과 접촉하지 않는 금속은 반응하지 않으며 다음에 웨이퍼로부터 에칭된다.이 프로세스는 계속해서 CVD에 의한 패시베이션 산화물(50)을 증착하고 산화물에 (전술한 동일한 방법을 이용하여) 콘택 홀(55)을 패터닝하여 도 5c에 도시된 바와 같이 소스 영역(42), 드레인 영역(44) 및 게이트 영역(비아 게이트 전극(46))과 접촉하도록 한다.
증착 및 패터닝 상호접속 금속화는 도 5d에 도시된 구조를 형성한다. 상호접속 금속화는 다중 단계 프로세스의 산물일 수 있다. 예를 들어, 알루미늄 합금(99%Al: 1%Si)은 소스 콘택(60a), 게이트 콘택(60b) 및 실리콘 MOSFET와의 상호접속부를 포함하는 모든 콘택 및 관련 디바이스와 회로를 위하여 증착되고 패턴화된다. 인듐 주석 산화물(ITO)과 같은 투명 전도성 물질은 설명될 네마틱 액정 캐패시터를 위한 네마틱 액정 캐패시터 콘택 또는 전극(62)으로서 연장되는 투명 드레인 콘택(62a)으로서 증착되고 패턴화될 수 있다(상호접속 금속화는 MOSFET에서 픽셀 전극(62)으로 출력 전극을 형성한다). 투명 네마틱 액정 캐패시터 전극(62)은 디스플레이 시스템(10)이 투과 모드에 이용될 때 요구된다. 그러나, 반사 모드 디스플레이 또는 광 밸브 시스템에 대하여, 네마틱 액정 캐패시터 전극은 불투명 금속일 수 있는데(예를 들어 Al 또는 99%Al:1%Si), 이는 시스템에 대하여 백반사기를 형성하기 때문이다. 상기와 같은 실시예에서, 네마틱 액정 캐패시터 전극사이의 간격은 액정 매체의 적정 경로 길이를 수용하도록 적절하게 조절된다. 캐패시터 전극의 간격 조절은 액정 디스플레이 분야에서 알려져 있다.
여기에서, 각각의 픽셀에서 모노리식으로 통합된 회로 및 MOSFET는 완전하게 조립될 수 있으며 필요하다면 소정 이용에 유용한 추가의 패시베이션, 차폐 또는평탄화층으로 커버될 수 있다. 예를 들어, 사파이어, 석영 용해된 실리카 또는 유리와 같은 대응하는 투명 기판(70) 역시 투명 금속 카운터 전극(72)으로 커버되고 필요하다면 적절한 패터닝된다(도 5e 참조). 이 카운터 전극은 일반적으로 전체 픽셀 어래이에 공통이다. 도 5f에서, 컬러 디스플레이(73)의 수단은 카운터 전극(또는 선택적으로 회로를 가진 기판)상에 예를 들어 컬러 필터의 부착 또는 컬러 염료의 결합 등에 의하여 포함될 수 있다. 정렬층(80)은 필요하다면 픽셀 전극 상에 형성된다. 이는 액정 매체에 대한 바람직한 방향성을 얻도록 기계적으로 맞물린 얇은 폴리이미드층의 증착을 수반할 수 있다. 정렬층의 형성 공정은 액정 분야에 공지되었으며 변형도 가능하다.
카운터 전극(72)으로부터 각각의 픽셀 전극(62)을 적정하게 유지하는 수단은 예를 들어 파이버 글라스 스페이서 막대 또는 비드(81)와 같은 것을 이용하여 제공되는데, 이는 본 기술분야에서 일반적이며 도 5h에 도시되어 있다. 이 스페이서 수단은 일반적으로 칩의 주변에 놓여있다. 마지막 어셈블리는 캐비티(82)를 형성하는 적당한 각각의 소정 부분에서 기판(70)과 각각의 적당한 소정 부분에서 기판(40)을 결합시키고, 원하는 액정 물질(90)로 캐비티를 진공 충전시키고 그리고 평면 클로져(96)로 도시된 캐비티를 밀폐하거나 플러깅할 것을 요구하는데, 이러한 구성은 설명을 위한 것일 뿐이다(도 5g 및 5h참조). 당업자는 적당한 클로져 구성 및 이를 얻기 위한 기술을 알 것이다. 캐비티를 충전하기 위하여 이용되는 네마틱 액정 물질은 공지된 어떤 것일 수 있다. 앞면 및 뒷면에 적당한 방향을 가진 편광자를 부착함으로써 모노리식 디스플레이 시스템의 제조를 완성하는데, 디스플레이형태로 어래이된 다수의 픽셀을 도시하는 도 5h를 참조하라.
전술한 디스플레이는 캠코더상의 헤드 장착 시스템 또는 뷰파인더와 같은 직접 뷰 이용분야에 이용될 수 있다. 투사 시스템에 대하여, 이러한 어래이는 광 밸브로서 이용될 수 있다. 광을 차단하는 광차단층 또는 그 외의 수단이 스위칭 트랜지스터 위에 조립되어 대부분의 광으로부터 트랜지스터를 차폐시키고 이에 의하여 광 유도 누설 전류를 감소시킨다. 그러나, 이는 만약 앞으로 밝은 이미지가 요구되지 않을 경우 생략될 수 있다. 투과 및 반사 모드 디스플레이 또는 광 밸브 모두는 본 발명에 의하여 용이하게 조립될 수 있으며 전술한 특정 목적에 이용될 수 있다.
상기 설명은 디스플레이의 한면으로부터 오는 광(99)을 가진 백라이트 또는 투사 디스플레이로서 본 발명을 기술한다. 디스플레이 영역은 HDTV와 호환가능한 어래이에 다수의 픽셀을 이용하는 액티브 매트릭스 디스플레이 및 그 외의 초고해상도 디스플레이(1000 ×1000픽셀 이상)이다. 각각의 픽셀은 비선형 엘리먼트로서 UTSOS에 조립된 단일 MOSFET 및 MOSFET에 의하여 스위칭되는 인접 네마틱 액정 캐패시터를 이용한다. 컬러 또는 추가 그레이 스케일을 얻기 위한 시간 멀티플렉싱의 이용은 매우 큰 디스플레이를 구동하기 위하여 UTSOS 디바이스의 고속 성능을 이용하는 고속 액정을 추가로 개선할 수 있다. 본 발명에 따라 울트라씬 단결정 SOS에 조립될 수 있는 MOSFET의 작은 사이즈 및 신뢰성은 여분 비선형 엘리먼트를 필요로 하지 않으며 따라서 디스플레이 밝는 증가시키면서 픽셀 사이즈는 감소시킨다. 도 1에서, 로우 및 칼럼 구동기(14)는 디스플레이 영역(12)에 인접하게 UTSOS웨이퍼(11)에 통합되어 디스플레이 영역에서 소스 및 게이트 부분을 어드레싱하도록 한다. 이들 구동기는 적절하게 선택된 픽셀에 신호 전압을 순차적으로 클락하는 시프트 레지스터로 이루어진다. 시프트 레지스터의 설계 및 아키텍쳐는 당업자에게 공지되어 있지만, UTSOS의 장점은 디바이스에서 기판으로의 기생 캐패시턴스를 제거함으로써 고속 성능을 제공한다. 추가의 VLSI 회로는 모노리식으로 칩상에(웨이퍼상에) 포함될 수 있어 예를 들어 외부 시간 멀티플렉싱을 이용하는 컬러 방식을 이용할 때 외부 부품 구동 및 동기/타이밍을 제어하도록 한다. 이는 UTSOS와 함께 고품질 물질 및 고속 디바이스를 이용할 때만 가능하다.
본 설명이 네마틱 액정과 함께 액티브 매트릭스 동작에 적정한 벤치마크 1pA/미크론 이하의 누설을 가진 회로 및 디바이스를 제공하지만, 이들과 관련된 신호 처리 또는 액티브 어드레싱 회로를 가진 패시브 디스플레이의 통합을 위한 본 설명의 이용이 고려될 수 있다. 본 발명의 선택적인 실시예는 픽셀내에 박막 필름 캐패시터를 이용하여 전하를 저장하고 네마틱 액정 캐패시터로부터의 전하 누설을 감소시키도록 할 수 있다. 이는 당업계에서 요구되고 공지되는 추가의 증착, 패터닝 및 금속화 단계를 이용하여 상기 조립 공정으로 용이하게 통합될 수 있다. 도 6에 도시된 픽셀 배치 참조.
도 6은 본 발명에 따른 단일 픽셀(200')에 대한 배치를 상세히 도시한다. 캐패시터 구조(240')는 53평방 미크론 이하의 전체 면적을 가지는 것으로 도시되며, MOSFET(220')은 70평방 미크론 이하이다. 2미크론 폭의 폴리실리사이드 게이트 라인(280')은 MOSFET의 게이트 구조(226')에 연결되어 트랜지스터를 원하는 되로 턴온 또는 오프시킨다. 2미크론 폭 금속 데이터 라인(260')은 MOSFET 소스(222')에 연결되며, MOSFET 드레인(224')은 네마틱 액정 캐패시터 구조(240')에 연결된다. 2 미크론 콘택 홀(230')은 이들 구조를 서로 연결하기 위하여 이용된다. 네마틱 액정 캐패시터 구조(240')는 구조의 층사이에 형성된 캐패시터 구조에 인가되는 전압에 따라 가변적으로 스위칭하는 네마틱 액정 물질(이 도면에는 도시안됨)을 포함한다. 이러한 픽셀 아키텍쳐 변형은 액티브 매트릭스 어래이의 각각의 픽셀에서 추가의 박막 필름 캐패시터(290')을 이용한다. 이 박막 필름 캐패시터는 액티브 매트릭스의 비선형 회로 엘리먼트(MOSFET)의 누설 전류가 변경되더라도 네마틱 액정 캐패시터의 그레이 레벨(또는 컬러)이 유지되기에 충분하게 전하를 저장하기 위하여 이용된다. 이러한 저장 캐패시터는 높은 캐패시턴스를 가지도록 설계되지만, 디스플레이 또는 광 밸브상의 구경비상에 영향을 주는 크기는 안되도록 한다. 이 설계에서, 박막 필름 저장 캐패시터는 8.8μm ×2μm의 치수를 가진다. 저장 캐패시터는 실리콘 이산화물, 실리콘 수산화질소물, 바륨 스트론튬 티타네이트(BST)와 같은 세라믹 강유전체 등과 같은 고유전체를 이용할 수 있다. 이것의 장점은 고속 네마틱 액정 물질에 있어서 개선을 제공한다는 것이다. 도 6에 도시된 MOSFET(220')은 3μm의 폭을 가진다. 이는 도 3의 MOSFET(220)에 비하여 큰 치수이며 높은 전류 누설(디바이스 폭에 따른 크기를 가짐)을 가진다. 도 7에서 박막 필름 캐패시터(290')에 의하여 제공된 개선된 픽셀 아키텍쳐는 넓은 MOSFET에 의하여 제공된 높은 구동 전류가 요구되지만 네마틱 액정 이용분야에 대하여 누설을 감소시켜야 할 경우 디자인 개선을 가능하게 한다.
본 발명은 고밀도 회로의 조립을 위해 투명 기판 및 벌크 실리콘 같은 단결정 디바이스 품질 반도체 물질 모두를 제공한다. 비디오 드라이버, 아날로그 디지털 변환기, 디지털 로직 등을 포함하는 VLSI 회로를 모노리식으로 통합함으로써 디스플레이 시스템의 기능을 증가시킬 뿐만 아니라, 신뢰성을 증가시키는데, 이는 접소 및 와이어 결합수가 적기 때문이다. 이는 높은 제조 수율 및 낮은 시스템 비용이 되도록 한다. 여기에 설명된 CMOS 기술의 이용은 배터리 동작 디스플레이 시스템에서 중요한 낮은 파워 소모를 제공한다. 또한, UTSOS로된 고속 전자장치는 고속 스위칭을 계속 요구하고 용이하게 이용될 수 있는 액정 화학분야서 개선을 제공한다. 본 발명에 따라, 온 칩상에 수신된 전기 신호 전압은 UTSOS에 조립된 모노리식으로 인접한 저 누설 VLSI 회로에서 데이터 디컴프레션되고 이미지 처리되며 종래 디스플레이 기술 분야에서 얻을 수 없는 장점을 가지도록 결합된 기술의 상조작용에 의하여 얻은 최적 성능을 위해 네마틱 액정과 매칭된다.
도 7에 따르면, 본 발명은 개선된 울트라씬 사파이어상 실리콘(UTSOS) 웨이퍼(11')상에 관련 구동 회로 및 이미지 처리 회로가 모노리식으로 통합된 강유전성액정 디스플레이(FLC)로된 디스플레이 시스템(10') 및 상기 통합된 구조를 제조하는 방법을 제공한다. 이하의 설명은 종래 기술이상의 본 발명의 현저한 특징과 장점을 나타낸다. 기본 형성 블록에 대한 개선부터 시작하여, 화소(픽셀) 및 개선된 완전하게 통합된 구조를 통하여, 본 발명의 장점은 단독으로 또는 결합하여 명백해질 것이다. 따라서, 본 발명에 의하여 제공된 상조적인 결합은 본 기술 분야에서 자명하지 않으며 상당한 진보이다. 여기에 설명된 종래 기술이상의 본 발명의 장점은 또한 명세서 및 도면으로부터 명백해진다. 여기에 설명되고 기술된 본 발명의 방법의 장점중 하나는 얇은 실리콘층(울트라씬 사파이어상 실리콘 또는 UTSOS)에 디바이스와 회로를 조립할 수 있다는 것이다. 이와 같은 얇은 실리콘층에 조립된 전자 디바이스 및 회로는 완전 공핍 모드에서 동작할 수 있으며 성능 및 설계 개선을 위하여 바디 타이를 요구하지 않는다. 본 발명의 얇은 결정 실리콘층은 투사 분야에서 중요한데, 얇은 실리콘은 광을 적게 흡수하고 디바이스는 낮은 광 유도 누설 전류를 가지기 때문이다. 또한, 본 발명의 울트라씬 실리콘층은 유사한 크기의 벌크 실리콘 또는 ISE 실리콘층에 비하여 캐리어 수명 및 광 유도 누설을 감소시킨다. 또한, 본 발명에 따른 사파이어의 열전도율은 종래 기술에 의하여 고려되는 유리, 석영 또는 엑폭시보다 상당히 크며 따라서 본 발명의 디바이스는 포화 영역에서 전류가 감소하지 않으며 자체 가열과 같은 현상을 나타내지 않는다.
도 7은 개선된 UTSOS 웨이퍼상에 관련 회로와 함께 모노리식으로 통합된 네마틱 액정 디스플레이를 가지는 디스플레이 시스템(10')을 도시한다. 디스플레이 시스템(10')의 디스플레이 영역(12')는 뷰잉 또는 투사를 위한 이미지를 제공하는 화소(픽셀) 어래이를 가진다. 바람직한 실시예에서, 1000픽셀 ×1000픽셀 백라이트 디스플레이 또는 투사 광 밸브가 설명되지만, 상기 설명은 HDTV를 초과하는 초고해상도 디스플레이의 조립을 가능하게 한다. 디스플레이 영역의 주변에서 픽셀 어래이에 연결된 것은 디스플레이 구동 회로(14')이며, 이는 뷰잉을 위한 이미지를 제공하는 개별 픽셀을 어드레스하기 위하여 디스플레이 픽셀의 로우 및 칼럼에 적당한 전압을 인가한다.
디스플레이 구동 회로(14')는 상보 금속 산화물 반도체(CMOS) 기술을 이용하며 개선된 UTSOS 웨이퍼상에 본 발명을 이용하여 조립된다. VLSI 신호 처리이외에, 버퍼링, 데이터 디컴프레션 회로(16') 등이 인접하여 디스플레이의 주변 영역에 통합될 수 있다. 적당한 리드선, 커넥터 및 도파관(18')과 같은 오프-칩(웨이퍼) 접속부(17')로부터 모노리식으로 통합된 웨이퍼로 전달되는 데이터(이미지) 신호 전압을 위한 수단 역시 디스플레이 또는 광 밸브 시스템을 완성하기 위하여 제공된다. 필요하다면 여러 통신이 이용될 수 있다. 여러 통신은 정보의 전자기 입력 또는 출력 형태일 수 있으며, 이는 무선 주파수(RF), 마이크로파 및 광 데이터 링크 등을 포함하지만 여기에 한정되지 않는다.
도 8은 단일 화소 또는 픽셀(20')에 대한 전기 회로도이다. 본 발명에서, 픽셀은 단일 비선형 회로 엘리먼트(22')(이 경우 MOSFET) 및 단일 네마틱 액정 캐패시터(24')를 포함한다. 금속 칼럼 라인(26') 및 폴리실리사이트 로우 라인(28')은 MOSFET를 바이어스하기 위하여 적절하게 연결되어 캐패시터내의 강유전성 액정의 상태를 스위칭하도록 한다. 도 8이 종래 기술에서 도시된 것과 개략적으로 유사하지만, 실제로, 단일 비선형 엘리먼트(TFT, MOSFET 또는 다이오드 등)는 만족스러운 제조 수율을 제공하도록 여분 회로를 가져야 하는 종래 기술의 요구조건 때문에 이용되지 않는다. 개선된 UTSOS 물질은 여분에 대한 요구 없이 상당히 신뢰성있는 MOSFET가 조립될 수 있는 단결정 실리콘 물질을 제공한다. 이러한 능력은 종래 기술에 비하여 각각의 화소의 실제 사이즈를 상당히 감소시켜서 디스플레이 밀도 및 밝기를 상당히 향상시킨다.
도 9는 본 발명에 따른 단일 픽셀(200")에 대한 배치도이다. 캐패시터 구조(240")는 53평방 미크론 이하의 전체 면적을 가지며, MOSFET(220")은 70평방 미크론 이하이다. 2미크론 폭의 폴리실리사이드 게이트 라인(280")은 MOSFET의 게이트 구조(226")에 전기적으로 연결되어 필요에 따라 트랜지스터를 턴온 또는 턴 오프 시킨다. 2미크론 폭의 금속 데이터 라인(260")은 MOSFET 소스(222")에 연결되고, MOSFET 드레인(224")은 강유전성 액정 캐패시터 구조(240")에 연결된다. 2미크론 콘택 홀(230")은 이들 구조를 서로 전기적으로 연결시키기 위하여 이용된다. 강유전성 액정 캐패시터 구조(240")는 층사이에 형성된 캐패시터 구조에 인가되는 전압에 따라 가변적으로 스위칭하는 네마틱 액정 물질(이 도면에는 도시안됨)을 포함한다.
일반적으로, 전체 픽셀(200")은 12미크론 ×12미크론 면적내에 형성되는 크기이며 37%의 구경비를 가진다. 치수의 예는 치수 A" 및 B"가 12.0미크론이고 치수 C",D" 및 E"는 2.0미크론이고, 치수 F" 및 G"는 3.6미크론이고, 치수 H"는 8.8미크론이고, 치수 I"는 5.8미크론이고, 치수 J"는 5.2미크론이고, 그리고 치수 K"와 L"은 0.6미크론일 수 있다. 이러한 실제의 간단한 구조의 장점은 구조를 용이하게 조절할 수 있다는 것이다. 테이블 Ⅱ'는 디스플레이 밝기를 선택하거나 최대화하기 위하여 요구될 수 있는 픽셀 치수를 조절함에 따른 구경비에 대한 영향을 도시한다.
테이블 Ⅱ'. 픽셀 구경비의 스케일링
수평 치수 수직 치수 구경비
10.0 10.0 0.19
11.5 11.5 0.33
12.0 12.0 0.37
15.0 15.0 0.52
20.0 20.0 0.67
25.0 25.0 0.75
30.0 30.0 0.79
테이블 Ⅲ'은19993년 SID 국제 심포지업 기술 논문 요약볼륨 24 383-386쪽 타카퓨지등의 논문 "A 1.9 in 1.5MPixel Driver Fully-Integrated Poly-Si TFT-LCD for HDTV Projection" 및1993년 SDI 국제 심포지업 기술 논문 요약볼륨 24 387-390쪽 오시마 등의 논문 "Full-Color LCD's with Completely Integrated Drivers Utilizing Low-Temperature Poly-Si TFTs"에서 보고된 현재 기술 분야의 폴리실리콘 TFT 기술을 이용하는 시제품 디스플레이에 대한 구경비 및 픽셀 치수를 나타낸다. UTSOS에 대한 상당히 높은 구경비는 작은 픽셀 MOSFET의 사용을 가능하게 하는 UTSOS의 높은 구동 전류 때문이다.
테이블 Ⅲ'. 일반적인 폴리-SI TFT 액티브 매트릭스 디스플레이에 대한 픽셀 구경비
수평 치수 수직 치수 구경비
29.0 24.0 0.23
34.0 46.0 0.27
도 10은 디스플레이(120')을 구성하는 다수의 화소를 도시한다. 이 실시예에서, 백만개의 픽셀이 1000 ×1000 어래이(122')에 배열되며, 로우 구동 회로(124') 및 칼럼 구동 회로(126')는 어래이에 연결된다. 로우 및 칼럼 구동 회로는 기능적으로 종래 회로와 유사하지만, 고속 시프트 레지스터가 개선된 UTSOS 물질에 조립될 수 있어 디스플레이에 데이터를 빠르게 클록하도록 하는 것이 다르다. 이는 종래 기술에서 개시하지 않은 강유전성 액정 물질(트위스트 물질과 대조적으로)의 높은 스위칭 속도를 이용할 것을 요구한다.
고성능 UTSOS전자소자 및 강유전성 액정의 바람직한 결합의 장점은 액정 캐패시터 온/오프 상태를 시간 멀티플렉싱할 수 있다는 것이다. 이는 정상적인 쌍안정 "온/화이트" 또는 "오프/블랙"상태 사이에서 투명 "그레이" 또는 중간 광 레벨을 발생시킨다. 모노리식으로 통합된 고성능 UTSOS 회로의 고속 동작은 TFT 또는 모노크롬 디스플레이 이용을 위한 벌크 실리콘 기술에서 달성될 수 있는 것보다 그레이 스케일 범위가 더 넓다.
또한, 모노리식으로 통합된 고성능 UTSOS 회로를 이용한 FLC의 쌍안정(디지털) 스위칭은 네마틱 액정을 이용하는 액티브 매트릭스 디스플레이에 의한 문제점을 제거한다. 네마틱 액정을 이용하여, 비선형 회로 엘리먼트를 통한 오프-상태 또는 역전-바이어스 누설이 네마틱 액정을 부분적으로 회전시킬 경우, 그레이 레벨에 있어서 바람직하지 못한 변화를 발생시킨다. 디바이스 누설은 FLC에 거의 영향을 주지 않은데, 이는 완전 스위칭을 위한 임계치를 초과하는 큰 누설 레벨만이 FLC 픽셀을 통한 광 레벨에 영향을 주기 때문이다.
고속 스위칭 강유전성 액정 및 고성능 UTSOS 회로에 의하여 제공되는 다른 특징은 본 발명에 의하여 제공되는 고속 시간 멀티플렉싱을 이용한 다중컬러 디스플레이에 의하여 제공되는 개선이다. 일부 응용에서, 3(또는 그 이상)개의 인접 픽셀이 결합되어 적색, 녹색 및 청색 염료 또는 필터를 이용하여 컬러 이미지를 발생시키도록 할 수 있다. 고속 스위칭 강유전성 액정 및 고성능 UTSOS 회로에 의하여 제공되는 주요 장점은 단일 픽셀을 통하여 시간 멀티플렉싱 컬러를 제공할 수있다는 것이다. 이는 예를 들어 배면 조명을 위한 화이트 광 소스 및 모노리식으로 통합된 디스플레이, 즉 도 10의 디스플레이 시스템(10')사이에 산재된 적절한 필터를 가진 컬러 휠을 회전시킴으로써 적색, 녹색 및 청색 광(일차 컬러에 대한 광도 표준에 따른)의 시퀀스를 제공함으로써 달성된다. 본 발명 은 다중 컬러 이미지를 디스플레이하기 위하여 요구되는 픽셀 수를 (적어도) 3배 이상 감소시킨다. 개선된 UTSOS 물질에 의하여 제공되는 우수한 픽셀 배치에 의한 사이즈 감소와 함께, 디스플레이의 실제 사이즈감소 및 간단화가 얻어질 수 있다. 이러한 집합적인 장점은 초고해상도 디스플레이를 제조할 수 있게 하고 디스플레이의 유효 어래이 영역을 증가시킨다.
도 11a, 11b, 11c, 11d, 11e, 11f, 11g 및 11h는 강유전성 액정 디스플레이 또는 광 밸브 및 그와 관련된 회로에 대한 통합된 제조 공정을 도시한다. UTSOS에서 초고해상도 디스플레이 또는 광 밸브 시스템을 제조하는 총체적인 방법은 도 7에 도시된 바와 같이 디스플레이 및 관련 전자 장치의 모노리식 동시 제조를 가능하게 한다.
명료하게 하고 증명하기 위하여, 가장 간단한 화소 또는 픽셀만이 도시되면, 이는 단일 비선형 회로 엘리먼트, MOSFET 및 단일 강유전성 액정 캐패시터를 포함한다. 처리 단계가 이하에 상세히 설명될 때, 다수의 또는 다중 픽셀은 적정한 설계의 포토리소그래픽 마스크를 이용하여 구동 및 이미지 처리 회로에 의하여 구성되거나 상호연결될 수 있다.
시작 물질은 웨이퍼 형태의 사파이어(AL2O3) 기판(30')이며, 이는 도 11a에 도시된 바와 같이 얇은 층의 디바이스 품질 실리콘(40')으로 상부가 덮혀있다. 이를 얻기 위한 한 방법은 실란의 열적 분해에 의한 에피텍셜 실리콘 증착, 이온 주입 및 고체상 재성장 기술에 의해서이다. 이 방법은 실리콘-사파이어 인터페이스의 인접한 계면 영역으로28Si원자(185keV에서 약 1014cm-2)를 이온 주입하고 웨이퍼 온도는 -20℃로 유지한다. 다음에 과도한 실리콘이 적절히 제거된다. 실리콘은 550℃에서 약 30분 동안 적시고 550 내지 900℃에서 한시간 동안 열을 받은 후에 한시간 동안 질소에서 900℃에서 열적으로 어닐링된다. 다음에 실리콘은 1000℃에서 산화되는데, 이는 실리콘층의 일부를 소모한다. 산화물은 에칭되고 실리콘층 두께가 감소된다. 산화 및 에칭 프로세스는 일반적으로 30 내지 100nm두께를 가진 실리콘층, 즉 사파이어상 박막 필름 디바이스 품질 실리콘 필름을 얻을 때까지 반복될 수 있다. 이러한 시작 물질은 종래 기술을 능가하는 광학적, 기계적, 전기적 그리고 열적 장점의 기초가 된다. 특히, 종래기술의 두꺼운 필름(100nm이상)의 사파이어상 실리콘보다 얇은 30 내지 100nm 두께의 실리콘 필름에서의 디스플레이 조립에 의한 우수한 특징은 흡수력(즉, 밝기 증가), 열 및 기생 광 여기 캐리어에 대한 저항력을 상당히 개선시킨다.
다음에, 단일 비선형 회로 엘리먼트, MOSFET는 박막 필름 실리콘층상에서 각각의 픽셀에 조립된다. 동시에, 다수의 MOSFET 및 관련 회로 엘리먼트는 적절하게 설계된 포토리소그래픽 마스크를 이용하여 관련 회로를 형성함으로써 제조된다.MOSFET에 대한 통상적인 자기 정렬된 박막 필름 트랜지스터 제조 공정의 변형인 일련의 제조 단계가 이용된다. 이러한 일련의 제조 단계는 다음과 같이, (리소그래픽 및 에칭 기술을 이용하여) 박막 필름 실리콘층의 제 1부분을 패터닝하는 단계, 상승 온도에서 산소 분위기에 웨이퍼를 노출시킴으로써 게이트 산화물을 성장시키는 단계, 화학 기상 증착(CVD)에 의하여 폴리실리콘(즉, 다결정 실리콘)을 증착시키는 단계, 증착 중에 또는 도판트 이온을 이온 주입함으로써 폴리실리콘을 도핑하거나 증착된 유리로부터 고온 도판트에 의해 확산하는 단계, (상기 유사한 리소그래픽 및 에칭 기술에 의하여) 폴리실리콘을 패터닝하는 단계, 이온 주입 및 고온 어닐링에 의하여 MOSFET의 소스와 드레인 영역을 선택적으로 도핑하는 단계 및 측벽 산화물을 형성하도록 산화물층을 증착하고 패터닝하는 단계를 포함하는데, 이에 의하여 도 11b에 도시된 자기 정렬된 구조가 형성된다. 도핑된 폴리실리콘은 게이트 전극을 형성하는 도전성 물질이다. 이러한 3 구조는 게이트 산화물(41'), 소스 영역(42'), 드레인 영역(44'), 채널 영역(45'), 게이트 전극(46') 및 측벽 산화물(47')을 포함한다.
여기서 필요하다면 실리사이데이션 기술을 이용하여 개선된 콘택이 형성될 수 있다. 이는 티타늄과 같은 적당한 금속을 증착하고, 금속이 폴리실리콘(MOSFET의 소스와 게이트 영역) 및 게이트 전극과 접촉하는 영역에서 저 저항 금속 실리사이드 콘택을 형성하는 웨이퍼의 급속 열 어닐링을 포함한다. 폴리실리콘 및 게이트 전극과 접촉하지 않는 금속은 반응하지 않으며 다음에 웨이퍼로부터 에칭된다.
이 프로세스는 계속해서 CVD에 의한 패시베이션 산화물(50')을 증착하고 산화물에 (전술한 동일한 방법을 이용하여) 콘택 홀(55')을 패터닝하여 도 11c에 도시된 바와 같이 소스 영역(42'), 드레인 영역(44') 및 게이트 영역(비아 게이트 전극(46'))과 접촉하도록 한다.
증착 및 패터닝 상호접속 금속화는 도 11d에 도시된 구조를 형성한다. 상호접속 금속화는 다중 단계 프로세스의 산물일 수 있다. 예를 들어, 알루미늄 합금(99%Al: 1%Si)은 소스 콘택(60a'), 게이트 콘택(60b') 및 실리콘 MOSFET와의 상호접속부를 포함하는 모든 콘택 및 관련 디바이스와 회로를 위하여 증착되고 패턴화된다. 인듐 주석 산화물(ITO)과 같은 투명 전도성 물질은 설명될 네마틱 액정 캐패시터를 위한 네마틱 액정 캐패시터 콘택 또는 전극(62')로서 연장되는 투명 드레인 콘택(62a')로서 증착되고 패턴화될 수 있다(상호접속 금속화는 MOSFET에서 픽셀 전극(62')으로 출력 전극을 형성한다). 여기에서, 각각의 픽셀에서 모노리식으로 통합된 회로 및 MOSFET는 완전하게 조립될 수 있으며 필요하다면 소정 이용에 유용한 추가의 패시베이션, 차폐 또는 평탄화층으로 커버될 수 있다. 예를 들어, 사파이어, 석영 용해된 실리카 또는 유리와 같은 대응하는 투명 기판(70') 역시 투명 금속 카운터 전극(72')로 커버되고 필요하다면 적절한 패터닝된다(도 11e 참조). 이 카운터 전극은 일반적으로 전체 픽셀 어래이에 공통이다. 도 11f에서, 컬러 디스플레이(73')의 수단은 카운터 전극 상에 예를 들어 컬러 필터의 부착 또는 컬러 염료의 결합 등에 의하여 포함될 수 있다. 그러나, 바람직한 실시예에서, 컬러는 상당히 높은 픽셀 밀도를 얻도록 상기 디스플레이에 제공된다. 정렬층(80')은 필요하다면 픽셀 전극 상에 형성된다. 이는 바람직한 방향성을 얻도록 기계적으로 맞물린 박막 폴리이미드층의 증착을 수반할 수 있다. 정렬층의 형성 공정은 액정 분야에 공지되었으며 변형도 가능하다.
도 11h를 참조하면, 카운터 전극(72')으로부터 각각의 픽셀 전극(62')을 적정하게 유지하는 수단은 예를 들어 파이버 글라스 스페이서 막대 또는 비드(81')과 같은 것을 이용하여 제공되는데, 이는 본 기술분야에서 일반적이다. 이 스페이서 수단은 일반적으로 칩의 주변에 놓여있다. 마지막 어셈블리는 정렬층(80')의 방향을 정확하게 설정하고, 적당한 각각의 소정 부분에서 기판(70')과 각각의 적당한 소정 부분에서 기판(40')을 결합시키고, 캐비티(82')를 형성하며, 원하는 액정 물질(90')로 캐비티를 진공 충전시키고 그리고 평면 클로져(96')로 도시된 캐비티를 밀폐하거나 플러깅할 것을 요구한다. 이러한 구성은 설명을 위한 것일 뿐이다(도 11g참조). 당업자는 적당한 클로져 구성 및 이를 얻기 위한 기술을 알 것이다.
캐비티를 충전시키기 위하여 이용되는 강유전성 액정 물질은 기본 물질로서 비키랄성(즉, non chiral) 시메틱C*화합물을 이용하는 공통적인 혼합물이다. 비키랄성 물질의 예는 페닐 벤조레이트, 페닐-파이리미딘 화합물 및 그 외의 2-링 화합물을 포함한다. 싸이클로헥산 카보니트라일 파생물 및 페닐티아디아졸과 같은 3-링 화합물이 이용될 수 있다. 도 12a는 FLC 혼합물로서 종래기술에서 이용될 수 있는 비키랄성 화합물을 도시하는데, 이는 본 발명에 함께 이용될 수 있다. 도 12b는 FLC 혼합물로서 종래기술에서 이용될 수 있는 키랄성 도판트 화합물을 도시하는데, 이 역시 본 발명에 함께 이용될 수 있다. 앞면 및 뒷면에 적당한 방향을 가진편광자(95')를 부착함으로써 모노리식 디스플레이 시스템의 제조를 완성하는데, 디스플레이 형태로 어래이된 다수의 픽셀을 도시하는 도 11h를 참조하라.
도 13은 본 발명의 전기적 성능의 장점을 평가하기 위하여 이용된 개선된 UTSOS 웨이퍼상에 1000픽셀 ×1000픽셀 액티브 강유전성 액정 디스플레이를 위한 회로도(400')을 도시한다. 강유전성 액정(FLC) 캐패시터(440')의 일반적인 캐패시턴스는 4.5nF/cm2이다. 57.6평방 미크론 전극 면적을 가진 도 9에 도시된 구조에서, FLC 캐패시터는 0.0026pF의 캐패시턴스를 가진다. 디스플레이에서 MOSFET의 로우로부터의 전체 직렬 캐패시턴스(420')은 트랜지스터의 수(1000) 곱하기 게이트 폭(3.0μm) 곱하기 접합 캐패시턴스(250pF/m)이며, 이는 1.0pF를 산출한다. UTSOS에 조립된 MOSFET의 로우에 대한 전체 게이트 캐패시턴스(460')은 트랜지스터의 수(1000) 곱하기 게이트 산화물 캐패시턴스(1.4x10-3pFμm2) 곱하기 게이트 폭(3.0μm) 곱하기 게이트 길이(3.0μm)이며, 이는 13pF를 산출한다. 도 9에 도시된 폴리실리사이드 라인 및 금속 라인의 저항은 식:R=ρL/W로부터 계산되며, 여기서 ρ는 저항률이고, L은 라인 길이이고, W는 라인 폭이다. 저항률이 1.5Ω/?이고 L/W가 6.0mm/2.0μm인 폴리실리사이드 라인에 대하여, 저항(430)은 4.5kΩ이다. 유사하게, 저항률이 0.01Ω/?이고 L/W가 6.0mm/2.0μm인 금속(알루미늄) 라인에 대하여, 저항(450')은 30Ω이다. 이들 파라미터는 회로 시뮬레이션 프로그램으로 치환되어 회로(400')의 회로 성능을 평가하도록 하는데, 상기 회로는 적당하게 통합된 회로 및 도체를 통하여 웨이퍼에 통합되는 MOSFET(470') 및 전압 소스(480')을 포함한다.
도 14는 상기 파라미터를 이용하여 강유전성 액정 디스플레이의 각각의 픽셀의 트랜지스터 엘리먼트에 대한 측정된 데이터(500') 및 시뮬레이팅된 데이터(550')를 도시한다. 이 도면은 드레인 전류 대 드레인 전압에 대한 커브의 특성 그룹을 도시한다. 도 15는 강유전성 액정 픽셀 회로에 대한 시뮬레이팅된 전압 전이(600')을 도시한다. Vs(610')은 픽셀의 칼럼 전압을 높게 세팅하는 것을 시뮬레이팅하기 위하여 0 에서 14볼트로 스위칭된다. 다음에 Vin(620')은 픽셀의 로우를 액세싱하는 것을 시뮬레이팅하기 위하여 14에서 0볼트로 강하된다. Vg(630')은 병렬로 설정되어야 하는 1000개의 게이트의 유도성 로딩 및 6.0mm폴리실리사이드 라인의 저항성 로드 때문에 천천히 강하한다. Vl(640')은 픽셀 캐패시터사이의 전압이며, 이는 스위칭 트랜지스터의 임계치 이하로 Vg(640')이 강하될 때 스위칭을 시작하며 18나노초에 의하여 완전하게 스위칭된다. 이러한 시뮬레이션은 이 설계가 20나노초 이하에서 전체 1000×1000픽셀 디스플레이를 어드레싱할 수 있음을 보여준다. 이는 FLC'와 UTSOS를 이용하는 상조적 장점을 나타내는데, FLC'는 그들의 장점을 완전하게 이용하기 위하여 고속으로 어드레싱할 것을 요구하기 때문이다.
전술한 디스플레이는 캠코더상의 헤드 장착 시스템 또는 뷰파인더와 같은 직접 뷰 이용분야에 이용될 수 있다. 투사 시스템에 대하여, 이러한 어래이는 광 밸브로서 이용될 수 있다. 바람직한 실시예에서, 광차단 엘리먼트가 스위칭 트랜지스터위에 조립되어 대부분의 광으로부터 트랜지스터를 차폐시키고 이에 의하여 광 유도 누설 전류를 감소시킨다.
상기 설명은 디스플레이의 한면으로부터 오는 광(99')을 가진 백라이트 또는 투사 디스플레이로서 본 발명을 기술한다(도 11h 참조). 디스플레이 영역은 HDTV와 호환가능한 어래이에 다수의 픽셀을 이용하는 액티브 매트릭스 디스플레이 및 그 외의 초고해상도 디스플레이(1000 ×1000픽셀 이상)이다. 각각의 픽셀은 비선형 엘리먼트로서 UTSOS에 조립된 단일 MOSFET 및 MOSFET에 의하여 스위칭되는 인접 강유전성 액정 캐패시터를 이용한다. 강유전성 액정의 고속 스위칭의 이용은(트위스트형 네마틱과는 반대로) 매우 큰 디스플레이를 구동하기 위하여 고속의 UTSOS를 이용하여 디스플레이의 빠른 구동을 제공한다. 울트라씬 단결정 SOS에 조립될 수 있는 MOSFET의 작은 사이즈 및 신뢰성은 여분 비선형 엘리먼트를 필요로 하지 않으며 따라서 디스플레이 밝는 증가시키면서 픽셀 사이즈는 감소시킨다. 도 7에서, 로우 및 칼럼 구동기(14')는 디스플레이 영역(12')에 인접하게 UTSOS 웨이퍼(11')에 통합되어 디스플레이 영역에서 소스 및 게이트 부분을 어드레싱하도록 한다. 이들 구동기는 적절하게 선택된 픽셀에 신호 전압을 순차적으로 클락하는 시프트 레지스터로 이루어진다. 시프트 레지스터의 설계 및 아키텍쳐는 당업자에게 공지되어 있지만, UTSOS의 장점은 디바이스에서 기판으로의 기생 캐패시턴스를 제거함으로써 고속 성능을 제공한다. 추가의 VLSI 회로는 모노리식으로 칩상에(웨이퍼상에) 포함될 수 있어 예를 들어 외부 시간 멀티플렉싱을 이용하는 컬러 방식을 이용할 때 외부 부품 구동 및 동기/타이밍을 제어하도록 한다. 이는 UTSOS와 함께 고품질 물질 및 고속 디바이스를 이용할 때만 가능하다.
본 발명은 고밀도 회로의 조립을 위해 투명 기판 및 벌크 실리콘 같은 단결정 디바이스 품질 반도체 물질 모두를 제공한다. 비디오 드라이버, 아날로그 디지털 변환기, 디지털 로직 등을 포함하는 VLSI 회로를 모노리식으로 통합함으로써 디스플레이 시스템의 기능을 증가시킬 뿐만 아니라, 신뢰성을 증가시키는데, 이는 접소 및 와이어 결합수가 적기 때문이다. 이는 높은 제조 수율 및 낮은 시스템 비용이 되도록 한다. 여기에 설명된 CMOS 기술의 이용은 배터리 동작 디스플레이 시스템에서 중요한 낮은 파워 소모를 제공한다. 또한, UTSOS로된 고속 전자장치는 고속 스위칭을 계속 요구하고 용이하게 이용될 수 있는 액정 화학분야서 개선을 제공한다.
바람직한 실시예에서, 온 칩상에 수신된 전기 신호 전압은 최적의 성능을 위해 강유전성 액정과 매칭되는 모노리식으로 UTSOS에 인접하게 조립된 VLSI 회로에서 데이터 디컴프레션되고 이미지 처리된다. 결합된 기술의 상조작용은 종래 디스플레이 기술 분야에서 얻을 수 없는 장점을 제공한다.
명백하게, 본 발명의 수많은 변형 및 변경이 상기 설명을 기초로 가능하다. 따라서, 첨부된 청구범위 내에서 본 발명은 여기에 설명된 것과 다르게 구현될 수 있다.

Claims (44)

  1. 사파이어상 실리콘 구조위에 모노리식으로 통합된 강유전성 액정 어래이 디스플레이 및 제어 회로를 제조하는 방법에 있어서,
    a) 사파이어상 실리콘 구조를 형성하기 위하여 사파이어 기판상에 에피텍셜 실리콘층을 형성하는 단계;
    b) 에피텍셜 실리콘층상에 이온 주입하는 단계;
    c) 사파이어상 실리콘 구조를 어닐링하는 단계;
    d) 박막 에피텍셜 실리콘층이 남도록 에피텍셜 실리콘층의 일부로부터 실리콘 이산화물층을 형성하기 위하여 에피텍셜 실리콘층을 산화시키는 단계;
    e) 박막 에피텍셜 실리콘층을 노출시키도록 실리콘 이산화물층을 제거하는 단계;
    f) 박막 에피텍셜 실리콘층으로부터 각각 강유전성 액정 캐패시터를 포함하는 픽셀 어래이를 형성하는 단계; 및
    g) 박막 에피텍셜 실리콘층으로부터 픽셀을 조절하기 위하여 결합된 집적 회로를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 상기 단계(b)는 상기 에피텍셜 실리콘층으로 실리콘 이온으로 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서, 상기 박막 에피텍셜 실리콘층은 약 100나노미터이하의 균일한 두께를 가지는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서, 상기 픽셀은 각각 비선형 회로 엘리먼트를 포함하는 것을 특징으로 하는 방법.
  5. 제 1항에 있어서, 상기 각각의 픽셀은 상기 강유전성 액정 캐패시터에 결합된 트랜지스터를 포함하는 것을 특징으로 하는 방법.
  6. 제 5항에 있어서, 상기 트랜지스터는 누설 전류IL을 가지며, 여기서 IL≤1pA/w이며, 상기 w는 상기 트랜지스터의 미크론 단위의 폭인 것을 특징으로 하는 방법.
  7. 제 1항에 있어서, 상기 통합된 회로는 각각의 픽셀을 개별적으로 조절하는 것을 특징으로 하는 방법.
  8. 제 1항에 있어서, 상기 사파이어상 실리콘 구조상에 편광자를 조립하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서, 상기 사파이어상 실리콘 구조상에 광학 필터층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제 1항에 있어서, 상기 픽셀 어래이를 통하여 광을 투과시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제 2항에 있어서,
    약 185keV의 에너지 레벨에서 그리고 -20℃ 온도에서 약 1014cm-2의 실리콘 이온을 주입하는 단계;
    550℃의 온도를 가지는 질소 분위기에서 약 30분 동안 상기 사파이어상 실리콘 구조를 담그는 단계;
    상기 사파이어상 실리콘 구조가 담기는 상기 질소 분위기의 온도를 약 한시간 동안 550에서 900℃로 상승시키는 단계;
    약 한시간 동안 상기 질소 분위기에서 900℃에서 상기 사파이어상 실리콘 구조를 어닐링하는 단계; 및
    약 1000℃의 온도를 가지는 산소 분위기에서 상기 에피텍셜 실리콘층을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 사파이어상 실리콘 구조위에 모노리식으로 통합된 액정 어래이 디스플레이및 제어 회로를 제조하는 방법에 있어서,
    a) 사파이어상 실리콘 구조를 형성하기 위하여 사파이어 기판상에 에피텍셜 실리콘층을 형성하는 단계;
    b) 약 185keV의 에너지 레벨에서 그리고 -20℃ 온도에서 약 1014cm-2의 실리콘 이온을 상기 에피텍셜 실리콘층으로 이온 주입하는 단계;
    c) 550℃의 온도를 가지는 질소 분위기에서 약 30분 동안 상기 사파이어상 실리콘 구조를 담그는 단계;
    d) 상기 사파이어상 실리콘 구조가 담기는 상기 질소 분위기의 온도를 약 한시간 동안 550에서 900℃로 상승시키는 단계;
    e) 약 한시간 동안 상기 질소 분위기에서 900℃에서 상기 사파이어상 실리콘 구조를 어닐링하는 단계;
    f) 박막 에피텍셜 실리콘층이 남겨지도록 상기 에피텍셜 실리콘층의 일부로부터 실리콘 이산화물층을 형성하기 위하여 약 1000℃의 온도를 가지는 산소 분위기에서 상기 에피텍셜 실리콘층을 산화시키는 단계;
    g) 박막 에피텍셜 실리콘층을 노출시키도록 실리콘 이산화물층을 제거하는 단계;
    h) 박막 에피텍셜 실리콘층으로부터 각각 액정 캐패시터를 포함하는 픽셀 어래이를 형성하는 단계; 및
    i) 박막 에피텍셜 실리콘층으로부터 픽셀을 조절하기 위하여 결합된 집적 회로를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제 12항에 있어서, 상기 박막 에피텍셜 실리콘층은 약 100나노미터이하의 균일한 두께를 가지는 것을 특징으로 하는 방법.
  14. 제 12항에 있어서, 상기 픽셀은 각각 비선형 회로 엘리먼트를 포함하는 것을 특징으로 하는 방법.
  15. 제 12항에 있어서, 상기 각각의 픽셀은 트랜지스터를 포함하며, 상기 액정 캐패시터는 상기 트랜지스터에 결합된 강유전성 액정 캐패시터를 포함하는 것을 특징으로 하는 방법.
  16. 제 12항에 있어서, 상기 각각의 픽셀은 트랜지스터를 포함하며, 상기 액정 캐패시터는 네마틱 액정 캐패시터를 포함하는 것을 특징으로 하는 방법.
  17. 제 16항에 있어서, 상기 트랜지스터는 누설 전류IL을 가지며, 여기서 IL≤1pA/w이며, 상기 w는 상기 트랜지스터의 미크론 단위의 폭인 것을 특징으로 하는 방법.
  18. 제 12항에 있어서, 상기 통합된 회로는 각각의 픽셀을 개별적으로 조절하는 것을 특징으로 하는 방법.
  19. 제 12항에 있어서, 상기 사파이어상 실리콘 구조상에 편광자를 조립하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제 19항에 있어서, 상기 사파이어상 실리콘 구조상에 광학 필터층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  21. 제 12항에 있어서, 상기 픽셀 어래이를 통하여 광을 투과시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  22. 약 100나노미터이하의 두께를 가진 에피텍셜 실리콘층을 포함하는 사파이어상 실리콘 구조;
    상기 사파이어상 실리콘 구조 위에 형성된 액정 캐패시터 어래이; 및
    상기 에피텍셜 실리콘층으로부터 형성되며, 상기 액정 캐패시터를 조절하기 위하여 연결된 집적회로를 포함하는 것을 특징으로 하는 액정 디스플레이.
  23. 제 22항에 있어서, 상기 에피텍셜 실리콘층은 적어도 380(cm2/Vs)의 전자 이동도를 가지는 것을 특징으로 하는 액정 디스플레이.
  24. 제 22항에 있어서, 상기 각각의 액정 캐패시터는 상기 사파이어상 실리콘 구조 위에 형성된 트랜지스터에 연결되는 것을 특징으로 하는 액정 디스플레이.
  25. 제 22항에 있어서, 상기 액정 캐패시터는 네마틱 액정 캐패시터인 것을 특징으로 하는 액정 디스플레이.
  26. 제 25항에 있어서, 상기 액정 캐패시터는 반사형 픽셀 엘리먼트를 제공하는 것을 특징으로 하는 액정 디스플레이.
  27. 제 25항에 있어서, 상기 액정 캐패시터는 투과형 픽셀 엘리먼트를 제공하는 것을 특징으로 하는 액정 디스플레이.
  28. 제 25항에 있어서, 상기 트랜지스터는 누설 전류IL을 가지며, 여기서 IL≤1pA/w이며, 상기 w는 상기 트랜지스터의 미크론 단위의 폭인 것을 특징으로 하는 액정 디스플레이.
  29. 제 22항에 있어서, 상기 액정 캐패시터는 강유전성 액정 캐패시터인 것을 특징으로 하는 액정 디스플레이.
  30. 제 29항에 있어서, 상기 강유전성 액정 캐패시터는 반사형 액정 엘리먼트를 제공하는 것을 특징으로 하는 액정 디스플레이.
  31. 제 29항에 있어서, 상기 강유전성 액정 캐패시터는 투과형 액정 엘리먼트를 제공하는 것을 특징으로 하는 액정 디스플레이.
  32. 에피텍셜 실리콘층을 포함하며, 박막 에피텍셜 실리콘층이 남겨지도록 에피텍셜 실리콘층의 일부분으로부터 실리콘 이산화물층을 형성하도록 상기 에피텍셜 실리콘층을 산화시킴으로써 형성되는 사파이어상 실리콘 구조;
    상기 박막 사파이어상 실리콘 구조 위에 형성된 액정 캐패시터 어래이; 및
    상기 박막 에피텍셜 실리콘층으로부터 형성되며, 상기 액정 캐패시터를 조절하기 위하여 연결된 집적회로를 포함하는 것을 특징으로 하는 액정 디스플레이.
  33. 제 32항에 있어서, 상기 에피텍셜 층은 약 100나노미터이하의 두께를 가지는 것을 특징으로 하는 액정 디스플레이.
  34. 제 32항에 있어서, 상기 에피텍셜 실리콘층은 적어도 380(cm2/Vs)의 전자 이동도를 가지는 것을 특징으로 하는 액정 디스플레이.
  35. 제 32항에 있어서, 상기 각각의 액정 캐패시터는 상기 사파이어상 실리콘 구조 위에 형성된 트랜지스터에 연결되는 것을 특징으로 하는 액정 디스플레이.
  36. 제 32항에 있어서, 상기 액정 캐패시터는 네마틱 액정 캐패시터인 것을 특징으로 하는 액정 디스플레이.
  37. 제 36항에 있어서, 상기 액정 캐패시터는 반사형 픽셀 엘리먼트를 제공하는 것을 특징으로 하는 액정 디스플레이.
  38. 제 36항에 있어서, 상기 액정 캐패시터는 투과형 픽셀 엘리먼트를 제공하는 것을 특징으로 하는 액정 디스플레이.
  39. 제 36항에 있어서, 상기 트랜지스터는 누설 전류IL을 가지며, 여기서 IL≤1pA/w이며, 상기 w는 상기 트랜지스터의 미크론 단위의 폭인 것을 특징으로 하는 액정 디스플레이.
  40. 제 32항에 있어서, 상기 액정 캐패시터는 강유전성 액정 캐패시터인 것을 특징으로 하는 액정 디스플레이.
  41. 제 40항에 있어서, 상기 강유전성 액정 캐패시터는 반사형 액정 엘리먼트를 제공하는 것을 특징으로 하는 액정 디스플레이.
  42. 제 40항에 있어서, 상기 강유전성 액정 캐패시터는 투과형 액정 엘리먼트를 제공하는 것을 특징으로 하는 액정 디스플레이.
  43. 제 36항에 있어서, 상기 에피텍셜 실리콘층은
    a) 약 185keV의 에너지 레벨에서 그리고 -20℃ 온도에서 약 1014cm-2의 실리콘 이온을 상기 에피텍셜 실리콘층으로 이온 주입하는 단계;
    b) 550℃의 온도를 가지는 질소 분위기에서 약 30분 동안 상기 사파이어상 실리콘 구조를 담그는 단계;
    c) 상기 사파이어상 실리콘 구조가 담기는 상기 질소 분위기의 온도를 약 한시간 동안 550에서 900℃로 상승시키는 단계;
    d) 약 한시간 동안 상기 질소 분위기에서 900℃에서 상기 사파이어상 실리콘 구조를 어닐링하는 단계;
    e) 박막 에피텍셜 실리콘층이 남겨지도록 상기 에피텍셜 실리콘층의 일부로부터 실리콘 이산화물층을 형성하기 위하여 약 1000℃의 온도를 가지는 산소 분위기에서 상기 에피텍셜 실리콘층을 산화시키는 단계; 및
    f) 박막 에피텍셜 실리콘층을 노출시키도록 실리콘 이산화물층을 제거하는 단계에 의하여 형성되는 것을 특징으로 하는 액정 디스플레이.
  44. 제 43항에 있어서, 상기 에피텍셜 실리콘층은 약 100나노미터이하의 두께를 가지는 것을 특징으로 하는 액정 디스플레이.
KR10-2000-7010615A 1998-03-25 1999-03-24 사파이어상 실리콘상의 초고해상도 액정 디스플레이 KR100408324B1 (ko)

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