JP3486426B2 - 半導体装置及び液晶表示装置 - Google Patents
半導体装置及び液晶表示装置Info
- Publication number
- JP3486426B2 JP3486426B2 JP02163993A JP2163993A JP3486426B2 JP 3486426 B2 JP3486426 B2 JP 3486426B2 JP 02163993 A JP02163993 A JP 02163993A JP 2163993 A JP2163993 A JP 2163993A JP 3486426 B2 JP3486426 B2 JP 3486426B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- semiconductor device
- substrate
- data line
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 48
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims description 30
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 239000011159 matrix material Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 56
- 238000000034 method Methods 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 241000519995 Stachys sylvatica Species 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及び該半導
体装置を設けた基板と透明基板間に液晶層を挟持してな
る液晶表示装置に関するものである。
体装置を設けた基板と透明基板間に液晶層を挟持してな
る液晶表示装置に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】絶縁層
もしくは、絶縁基板上に半導体層を設け、その表面上に
受動及び能動素子を設けた半導体装置は、通称ＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｅ）デバイス
と呼ばれ、高速高集積半導体装置が実現できるため、大
きく注目を集めている。これは、以下の２つの理由によ
る。
もしくは、絶縁基板上に半導体層を設け、その表面上に
受動及び能動素子を設けた半導体装置は、通称ＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｅ）デバイス
と呼ばれ、高速高集積半導体装置が実現できるため、大
きく注目を集めている。これは、以下の２つの理由によ
る。
【０００３】（１）ＳＯＩ構造のトランジスタは微細化
が容易でかつ、電流駆動能力が高く、高速動作に優れて
いる。
が容易でかつ、電流駆動能力が高く、高速動作に優れて
いる。
【０００４】（２）絶縁基板上に配線が設けられ、従来
よりも容量が軽く、高速高集積化が図れる。
よりも容量が軽く、高速高集積化が図れる。
【０００５】ところで、高速高集積化を実現するために
は、従来の半導体装置の断面図である図１１に示す如く
多層配線が必須となるが、１０８に示す如く、配線部の
段差が大きく、段差部での配線の断線や配線層のパター
ニング不良が問題となっており、これらを解決するため
には配線工程の後に平坦化処理が要求されていた。尚、
図１１において、１０１はＳｉ基板、１０２は絶縁層
（ＳｉＯ2 ）、１０３はフィールド酸化層、１０４はｐ
ｏｌｙＳｉ配線、１０５は層間絶縁層、１０６はＡｌ配
線、１０７は絶縁層である。
は、従来の半導体装置の断面図である図１１に示す如く
多層配線が必須となるが、１０８に示す如く、配線部の
段差が大きく、段差部での配線の断線や配線層のパター
ニング不良が問題となっており、これらを解決するため
には配線工程の後に平坦化処理が要求されていた。尚、
図１１において、１０１はＳｉ基板、１０２は絶縁層
（ＳｉＯ2 ）、１０３はフィールド酸化層、１０４はｐ
ｏｌｙＳｉ配線、１０５は層間絶縁層、１０６はＡｌ配
線、１０７は絶縁層である。
【０００６】平坦化処理を行うと
（１）新たな工程が加わるので、コストアップにつなが
る。
る。
【０００７】（２）平坦化層を設けるため、配線間距離
（厚さ方向）（第ｉ配線と第ｉ＋１配線（ｉ＝１，２
…））が厚くなり、下配線と上配線とのコンタクト領域
が大きくなりチップサイズが大きくなる。 という問題点を有していた。
（厚さ方向）（第ｉ配線と第ｉ＋１配線（ｉ＝１，２
…））が厚くなり、下配線と上配線とのコンタクト領域
が大きくなりチップサイズが大きくなる。 という問題点を有していた。
【０００８】また、液晶表示装置においては、下記の問
題点を有していた。
題点を有していた。
【０００９】従来の液晶表示装置のアレイ基板の上面図
を図１に、図１の断面図を図２に示す。図２（ａ）はＡ
−Ａ’断面図、図２（ｂ）はＢ−Ｂ’断面図、図２
（ｃ）はＣ−Ｃ’断面図、図２（ｄ）はＤ−Ｄ’断面図
である。図１及び図２において、１１１はデータライ
ン、１１２はアドレスライン、１１３は画素電極、１１
４は半導体層、１１７は絶縁層、１２０は基板である。
を図１に、図１の断面図を図２に示す。図２（ａ）はＡ
−Ａ’断面図、図２（ｂ）はＢ−Ｂ’断面図、図２
（ｃ）はＣ−Ｃ’断面図、図２（ｄ）はＤ−Ｄ’断面図
である。図１及び図２において、１１１はデータライ
ン、１１２はアドレスライン、１１３は画素電極、１１
４は半導体層、１１７は絶縁層、１２０は基板である。
【００１０】従来、アレイ基板の表面は図２（ａ）〜
（ｃ）に示す様に段差の大きい（０．５〜１．０μ）構
造であり、特に図２（ｄ）に示すデータライン１１１、
アドレスライン１１２の交差点は画素内で最も突出して
いる部分である。そのため、ラビング時に突出部周辺に
配向乱れが生じ、印加電圧により透過率の変化しない白
抜け領域が生じ、コントラストを低下させていた。
（ｃ）に示す様に段差の大きい（０．５〜１．０μ）構
造であり、特に図２（ｄ）に示すデータライン１１１、
アドレスライン１１２の交差点は画素内で最も突出して
いる部分である。そのため、ラビング時に突出部周辺に
配向乱れが生じ、印加電圧により透過率の変化しない白
抜け領域が生じ、コントラストを低下させていた。
【００１１】この問題を解決するために、白抜け領域を
遮光するという方法が考えられるが、この方法によれば
遮光した分だけ明るさが減少することとなり好ましくな
い。従って、上記問題を解決する有効手段は講じられて
おらず、せいぜいデータライン１１１、アドレスライン
１１２の膜厚を薄くし、段差を誤差範囲内におさめて、
段差により発生する配向ムラを実質的に無視しているの
が現状である。
遮光するという方法が考えられるが、この方法によれば
遮光した分だけ明るさが減少することとなり好ましくな
い。従って、上記問題を解決する有効手段は講じられて
おらず、せいぜいデータライン１１１、アドレスライン
１１２の膜厚を薄くし、段差を誤差範囲内におさめて、
段差により発生する配向ムラを実質的に無視しているの
が現状である。
【００１２】
【課題を解決するための手段】本発明は、基板上にＴＦ
Ｔと該ＴＦＴに接続されるアドレスラインとデータライ
ンとを有し、該アドレスラインと該データラインのうち
の少なくともいずれか一方が該基板上の凹部に配置され
ている領域を有する半導体装置において、前記凹部は、
前記基板表面のＴＦＴ領域以外に形成された半導体領域
上であって、かつ選択酸化することによって得られた一
対のフィールド酸化膜からなる領域によって挟まれた前
記ＴＦＴ領域以外の酸化されずに残った半導体領域上に
形成されていることを特徴とする半導体装置により、平
坦化を図り、上記問題点を解決するものである。
Ｔと該ＴＦＴに接続されるアドレスラインとデータライ
ンとを有し、該アドレスラインと該データラインのうち
の少なくともいずれか一方が該基板上の凹部に配置され
ている領域を有する半導体装置において、前記凹部は、
前記基板表面のＴＦＴ領域以外に形成された半導体領域
上であって、かつ選択酸化することによって得られた一
対のフィールド酸化膜からなる領域によって挟まれた前
記ＴＦＴ領域以外の酸化されずに残った半導体領域上に
形成されていることを特徴とする半導体装置により、平
坦化を図り、上記問題点を解決するものである。
【００１３】
【実施例】
【００１４】
【００１５】
【００１６】（実施例１）
本発明の第１実施例を図３を用いて説明する。図３にお
いて、２１は基板で、例えばＳｉ，ＧａＡｓ等の半導体
基板もしくはガラス、サファイア等の絶縁基板である。
２２は基板２１上に設けられた絶縁層で、例えばＳｉＯ
２，ＳｉＮ又その化合物であるＳｉＯＮ膜等である。２
３はフィールド酸化膜、２４は半導体層で例えばＳｉ等
である。２５は配線、２６は層間絶縁層で、図示してい
ないが、その上層には、多層の配線層を設けても良い。
いて、２１は基板で、例えばＳｉ，ＧａＡｓ等の半導体
基板もしくはガラス、サファイア等の絶縁基板である。
２２は基板２１上に設けられた絶縁層で、例えばＳｉＯ
２，ＳｉＮ又その化合物であるＳｉＯＮ膜等である。２
３はフィールド酸化膜、２４は半導体層で例えばＳｉ等
である。２５は配線、２６は層間絶縁層で、図示してい
ないが、その上層には、多層の配線層を設けても良い。
【００１７】本実施例では半導体層２４を利用して凹部
を形成する。凹部は半導体層２４の一部を例えばＳｉＮ
膜などで覆い、覆われていない領域を選択的に熱酸化し
てフィールド酸化膜２３を形成する選択酸化プロセスな
どによって形成することができる。図３に示すように、
活性領域である半導体層２４上に配線２５が設けられて
いるため、配線層２５上部がつき出ることなく層間絶縁
層２６により平坦化が実現している。又、半導体層２４
の電位をフローティングにすることにより、半導体層２
４との間の寄生容量もつかず、低容量配線が実現でき
た。
を形成する。凹部は半導体層２４の一部を例えばＳｉＮ
膜などで覆い、覆われていない領域を選択的に熱酸化し
てフィールド酸化膜２３を形成する選択酸化プロセスな
どによって形成することができる。図３に示すように、
活性領域である半導体層２４上に配線２５が設けられて
いるため、配線層２５上部がつき出ることなく層間絶縁
層２６により平坦化が実現している。又、半導体層２４
の電位をフローティングにすることにより、半導体層２
４との間の寄生容量もつかず、低容量配線が実現でき
た。
【００１８】（実施例２）
本発明の第２実施例を図４を用いて説明する。第１実施
例と同様、３１は基板、３２は絶縁層、３３はフィール
ド酸化膜、３４は半導体層、３５は配線、３６は層間も
しくは上部絶縁層、３７は半導体層３４と配線３５のコ
ンタクトである。
例と同様、３１は基板、３２は絶縁層、３３はフィール
ド酸化膜、３４は半導体層、３５は配線、３６は層間も
しくは上部絶縁層、３７は半導体層３４と配線３５のコ
ンタクトである。
【００１９】本実施例では、第１実施例と同様に半導体
層３４を利用して凹部を形成する。本実施例の特徴は、
上部配線３５が一部下部半導体層３４とコンタクトし、
下部半導体層３４も配線として用いている点である。こ
のような構成により平坦化が図られるだけでなく、又配
線抵抗も下がりかつ、配線３５の冗長度も増し、歩留り
が高くなるという効果がある。又、この構造により同一
配線材でクロス配線をする場合、通常ｐｏｌｙＳｉ配線
にのりかえていたが、本方式を用いることにより、単結
晶層でジャンプでき、通常よりも配線層を増加させず
に、かつ低抵抗で平坦なクロス配線が可能になる。
層３４を利用して凹部を形成する。本実施例の特徴は、
上部配線３５が一部下部半導体層３４とコンタクトし、
下部半導体層３４も配線として用いている点である。こ
のような構成により平坦化が図られるだけでなく、又配
線抵抗も下がりかつ、配線３５の冗長度も増し、歩留り
が高くなるという効果がある。又、この構造により同一
配線材でクロス配線をする場合、通常ｐｏｌｙＳｉ配線
にのりかえていたが、本方式を用いることにより、単結
晶層でジャンプでき、通常よりも配線層を増加させず
に、かつ低抵抗で平坦なクロス配線が可能になる。
【００２０】又、上部配線３５と、十分なコンタクト３
７を実現するためには、下部半導体層３４には所望の不
純物がドープされていることは言うまでもない。
７を実現するためには、下部半導体層３４には所望の不
純物がドープされていることは言うまでもない。
【００２１】又、第１実施例のフローティング領域半導
体層上配線２５と本実施例の下部半導体層３４とコンタ
クトした配線３５とが混在したものでも有効である。こ
の場合、それぞれの半導体層は、お互いに絶縁層で分離
しておけば良い。
体層上配線２５と本実施例の下部半導体層３４とコンタ
クトした配線３５とが混在したものでも有効である。こ
の場合、それぞれの半導体層は、お互いに絶縁層で分離
しておけば良い。
【００２２】（実施例３）
図５は、本第３実施例の液晶表示装置のアレイ基板の上
面図、図６は図５の断面図であり、（ａ）はＡ−Ａ’、
（ｂ）はＢ−Ｂ’、（ｃ）はＣ−Ｃ’断面図である。図
５、図６において、４１はデータライン、４２はアドレ
スライン、４３は画素電極、４４は活性層、４６はフィ
ールド酸化膜、４７は透明性基板、４８はＴＦＴのドレ
インと画素電極４３とを接続する電極である。
面図、図６は図５の断面図であり、（ａ）はＡ−Ａ’、
（ｂ）はＢ−Ｂ’、（ｃ）はＣ−Ｃ’断面図である。図
５、図６において、４１はデータライン、４２はアドレ
スライン、４３は画素電極、４４は活性層、４６はフィ
ールド酸化膜、４７は透明性基板、４８はＴＦＴのドレ
インと画素電極４３とを接続する電極である。
【００２３】本実施例では活性層４４を利用し、データ
ライン４１下に凹部を設けている。図６（ｂ）からわか
るように、従来の方式の場合、データライン４１がこの
断面構造において、最も高いため平坦領域になるまでの
マージンがかなり必要となり、有効開口率が減少してい
たが、４９に示すごとく、データライン４１の配線層上
部は、平坦化されており、そのマージンは、従来方式よ
りもかなり狭くすることが可能になった。これにより、
有効開口率が拡大し、明るい表示が実現できるばかりで
なく、照明系のパワーも押えることができ、温度上昇に
よる液晶表示の焼き付き現象も抑制されることがわかっ
た。
ライン４１下に凹部を設けている。図６（ｂ）からわか
るように、従来の方式の場合、データライン４１がこの
断面構造において、最も高いため平坦領域になるまでの
マージンがかなり必要となり、有効開口率が減少してい
たが、４９に示すごとく、データライン４１の配線層上
部は、平坦化されており、そのマージンは、従来方式よ
りもかなり狭くすることが可能になった。これにより、
有効開口率が拡大し、明るい表示が実現できるばかりで
なく、照明系のパワーも押えることができ、温度上昇に
よる液晶表示の焼き付き現象も抑制されることがわかっ
た。
【００２４】本実施例では、活性層４４上のデータライ
ン４１は、絶縁層で分離されていたが、第２実施例で示
したように、下部半導体層とコンタクトをし、配線の冗
長性を増すとともに低抵抗化を図ることも又、有効であ
ることは言うまでもない。
ン４１は、絶縁層で分離されていたが、第２実施例で示
したように、下部半導体層とコンタクトをし、配線の冗
長性を増すとともに低抵抗化を図ることも又、有効であ
ることは言うまでもない。
【００２５】（実施例４）第４実施例
を図７及び図８を用いて説明する。図８は図
７の断面図であり、（ａ）はＡ−Ａ’、（ｂ）はＢ−
Ｂ’、（ｃ）はＣ−Ｃ’断面図である。図７、図８にお
いて５１は活性層であり、他は第３実施例と同一箇所を
同一番号で記し、説明は省略する。
７の断面図であり、（ａ）はＡ−Ａ’、（ｂ）はＢ−
Ｂ’、（ｃ）はＣ−Ｃ’断面図である。図７、図８にお
いて５１は活性層であり、他は第３実施例と同一箇所を
同一番号で記し、説明は省略する。
【００２６】本実施例では活性層４４、５１を利用し、
データライン４１及びアドレスライン４２下に凹部を設
けている。図７、図８からわかるように、本実施例の特
徴は、 （１）アドレスライン４２も活性層５１上の凹部にうめ
こまれ、アドレスライン４２近傍もより平坦化が施され
ている点にある。
データライン４１及びアドレスライン４２下に凹部を設
けている。図７、図８からわかるように、本実施例の特
徴は、 （１）アドレスライン４２も活性層５１上の凹部にうめ
こまれ、アドレスライン４２近傍もより平坦化が施され
ている点にある。
【００２７】図７に示す例では、凹部として活性層を用
いており、これらの各活性層４４，５１等は、絶縁層に
より電気的に互いに分離している。
いており、これらの各活性層４４，５１等は、絶縁層に
より電気的に互いに分離している。
【００２８】（２）各配線層（データライン４１及びア
ドレスライン４２等）は、活性層４４、５１に直接もし
くは、薄い絶縁層を介して設けられており、より平坦化
が達成できている。この時、第２実施例と同様に下部半
導体層とコンタクトした配線と下部半導体層がフローテ
ィングであるものが混在したものでも有効である。
ドレスライン４２等）は、活性層４４、５１に直接もし
くは、薄い絶縁層を介して設けられており、より平坦化
が達成できている。この時、第２実施例と同様に下部半
導体層とコンタクトした配線と下部半導体層がフローテ
ィングであるものが混在したものでも有効である。
【００２９】（実施例５） 第５実施例
について、図９、図１０を用いて説明する。
図１０は図９の断面図であり、（ａ）はＤ−Ｄ’、
（ｂ）はＥ−Ｅ’断面図である。図９、図１０において
６１はデータライン４１とアドレスライン４２とが交差
する領域の凹部であり、他は第３実施例及び第４実施例
と同一箇所を同一番号で記し、説明は省略する。
図１０は図９の断面図であり、（ａ）はＤ−Ｄ’、
（ｂ）はＥ−Ｅ’断面図である。図９、図１０において
６１はデータライン４１とアドレスライン４２とが交差
する領域の凹部であり、他は第３実施例及び第４実施例
と同一箇所を同一番号で記し、説明は省略する。
【００３０】本実施例の特徴は、凹部の深さが異なる領
域を少なくとも２箇所設け、より平坦化を図ったもので
ある。６１は、データライン４１とアドレスライン４２
とが交差する領域の凹部の深さが、凹部４４，５１の深
さよりも深くなっている点である。従来データライン４
１とアドレスライン４２とが交差すると、パネル上最も
高くなり液晶の配向特性がみだれるが、本方式の構造を
採用することによりほぼ平坦な構造が実現できた。
域を少なくとも２箇所設け、より平坦化を図ったもので
ある。６１は、データライン４１とアドレスライン４２
とが交差する領域の凹部の深さが、凹部４４，５１の深
さよりも深くなっている点である。従来データライン４
１とアドレスライン４２とが交差すると、パネル上最も
高くなり液晶の配向特性がみだれるが、本方式の構造を
採用することによりほぼ平坦な構造が実現できた。
【００３１】この深さの異なる凹部を形成する方法とし
ては、浅い凹部として活性層領域を利用し、深い凹部と
して半導体層をエッチングし、下部絶縁基板露出領域を
使用する方法がある。又、このような方法に限定され
ず、複数回のエッチングにより深さを変更することも使
用できるのは言うまでもない。また、エッチストップ層
を部分的に配置することにより深さの異なる凹部を形成
できることは言うまでもない。
ては、浅い凹部として活性層領域を利用し、深い凹部と
して半導体層をエッチングし、下部絶縁基板露出領域を
使用する方法がある。又、このような方法に限定され
ず、複数回のエッチングにより深さを変更することも使
用できるのは言うまでもない。また、エッチストップ層
を部分的に配置することにより深さの異なる凹部を形成
できることは言うまでもない。
【００３２】
【発明の効果】以上説明の様に、本発明によれば、特別
な平坦化処理を行うことなく、表面の平坦な半導体装置
を得ることができ、チップサイズの拡大化、コストアッ
プ、断線及び配線パターン不良の防止を行うことができ
る。
な平坦化処理を行うことなく、表面の平坦な半導体装置
を得ることができ、チップサイズの拡大化、コストアッ
プ、断線及び配線パターン不良の防止を行うことができ
る。
【００３３】更に、該半導体装置を設けたアレイ基板を
用いることにより、ラビングの際の配向ムラが減少し、
結果として画素部の白抜けの少ない高コントラスト比の
得られる液晶表示装置を実現することができる。
用いることにより、ラビングの際の配向ムラが減少し、
結果として画素部の白抜けの少ない高コントラスト比の
得られる液晶表示装置を実現することができる。
【図１】従来の液晶表示装置のアレイ基板を示す上面
図。
図。
【図２】図１の断面図。
【図３】本発明第１実施例の半導体装置を示す断面図。
【図４】本発明第２実施例の半導体装置を示す断面図。
【図５】本発明第３実施例の液晶表示装置のアレイ基板
を示す上面図。
を示す上面図。
【図６】図５の断面図。
【図７】本発明第４実施例の液晶表示装置のアレイ基板
を示す上面図。
を示す上面図。
【図８】図７の断面図。
【図９】本発明第５実施例の液晶表示装置のアレイ基板
を示す上面図。
を示す上面図。
【図１０】図９の断面図。
【図１１】従来の半導体装置を示す断面図。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
G02F 1/1368
H01L 21/3205
Claims (5)
- 【請求項１】 基板上にＴＦＴと該ＴＦＴに接続される
アドレスラインとデータラインとを有し、 該アドレスラインと該データラインのうちの少なくとも
いずれか一方が該基板上の凹部に配置されている領域を
有する半導体装置において、 前記凹部は、前記基板表面のＴＦＴ領域以外に形成され
た半導体領域上であって、かつ選択酸化することによっ
て得られた一対のフィールド酸化膜からなる領域によっ
て挟まれた前記ＴＦＴ領域以外の酸化されずに残った半
導体領域上に形成されていることを特徴とする半導体装
置。 - 【請求項２】 前記アドレスライン又はデータラインの
うち少なくとも一方が配置された前記凹部の下にある前
記半導体領域の電位がフローティング状態とされること
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記半導体領域と前記半導体領域上の前
記データライン又は前記アドレスラインとが一部で接続
されていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項４】 前記アドレスラインと前記データライン
が交差する位置の下方にある凹部の深さは、それ以外の
前記凹部の深さより深いことを特徴とする請求項１〜３
のいずれかに記載の半導体装置。 - 【請求項５】 複数の画素電極がマトリクス状に配置さ
れたアレイ基板と、透明電極が形成された透明対向基板
との間に液晶層を挟持した液晶表示装置において、 前記アレイ基板が請求項１〜４のいずれかに記載の半導
体装置を含むことを特徴とする液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02163993A JP3486426B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体装置及び液晶表示装置 |
| EP94300292A EP0608090B1 (en) | 1993-01-18 | 1994-01-17 | Semiconductor device which can be applied to liquid crystal display apparatus and method of manufacturing such a semiconductor device |
| DE69425165T DE69425165T2 (de) | 1993-01-18 | 1994-01-17 | Halbleitervorrichtung zur Anwendung in Flüssigkristall-Anzeigevorrichtungen und Verfahren zu ihrer Herstellung |
| US08/803,499 US5783842A (en) | 1993-01-18 | 1997-02-20 | Semiconductor device having an insulating layer having a concave section formed by oxidizing a semiconductor layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02163993A JP3486426B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体装置及び液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216158A JPH06216158A (ja) | 1994-08-05 |
| JP3486426B2 true JP3486426B2 (ja) | 2004-01-13 |
Family
ID=12060645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02163993A Expired - Fee Related JP3486426B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体装置及び液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5783842A (ja) |
| EP (1) | EP0608090B1 (ja) |
| JP (1) | JP3486426B2 (ja) |
| DE (1) | DE69425165T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008078A (en) * | 1990-07-24 | 1999-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| US6190933B1 (en) * | 1993-06-30 | 2001-02-20 | The United States Of America As Represented By The Secretary Of The Navy | Ultra-high resolution liquid crystal display on silicon-on-sapphire |
| US6867432B1 (en) | 1994-06-09 | 2005-03-15 | Semiconductor Energy Lab | Semiconductor device having SiOxNy gate insulating film |
| JP3744980B2 (ja) * | 1995-07-27 | 2006-02-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US5835177A (en) * | 1995-10-05 | 1998-11-10 | Kabushiki Kaisha Toshiba | Array substrate with bus lines takeout/terminal sections having multiple conductive layers |
| JP3786515B2 (ja) * | 1998-01-30 | 2006-06-14 | セイコーエプソン株式会社 | 液晶装置及びその製造方法並びに電子機器 |
| US6433841B1 (en) | 1997-12-19 | 2002-08-13 | Seiko Epson Corporation | Electro-optical apparatus having faces holding electro-optical material in between flattened by using concave recess, manufacturing method thereof, and electronic device using same |
| US6607984B1 (en) * | 2000-06-20 | 2003-08-19 | International Business Machines Corporation | Removable inorganic anti-reflection coating process |
| JP4232415B2 (ja) | 2002-08-30 | 2009-03-04 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、電子機器 |
| JP3575481B2 (ja) * | 2003-01-16 | 2004-10-13 | セイコーエプソン株式会社 | 液晶装置及びその製造方法並びに電子機器 |
| US20080245737A1 (en) * | 2007-04-03 | 2008-10-09 | Siemens Water Technologies Corp. | Method and system for providing ultrapure water |
| JP7434005B2 (ja) * | 2020-03-18 | 2024-02-20 | 株式会社ジャパンディスプレイ | 半導体基板及び表示装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4770498A (en) * | 1982-07-12 | 1988-09-13 | Hosiden Electronics Co., Ltd. | Dot-matrix liquid crystal display |
| US5111260A (en) * | 1983-06-17 | 1992-05-05 | Texax Instruments Incorporated | Polysilicon FETs |
| JPS6280626A (ja) * | 1985-10-04 | 1987-04-14 | Hosiden Electronics Co Ltd | 液晶表示素子 |
| JPS63246728A (ja) * | 1987-04-01 | 1988-10-13 | Ricoh Co Ltd | 液晶アクテイブマトリクスパネル |
| US5153702A (en) * | 1987-06-10 | 1992-10-06 | Hitachi, Ltd. | Thin film semiconductor device and method for fabricating the same |
| JP2682997B2 (ja) * | 1987-11-14 | 1997-11-26 | 株式会社日立製作所 | 補助容量付液晶表示装置及び補助容量付液晶表示装置の製造方法 |
| US5245452A (en) * | 1988-06-24 | 1993-09-14 | Matsushita Electronics Corporation | Active matric drive liquid crystal display device using polycrystalline silicon pixel electrodes |
| JPH0820643B2 (ja) * | 1989-08-29 | 1996-03-04 | シャープ株式会社 | アクティブマトリクス表示装置 |
| JP2979196B2 (ja) * | 1990-09-05 | 1999-11-15 | セイコーインスツルメンツ株式会社 | 光弁用半導体基板装置及びその製造方法 |
| JPH04133036A (ja) * | 1990-09-25 | 1992-05-07 | Seiko Instr Inc | 光弁基板用単結晶薄膜半導体装置 |
| US6067062A (en) * | 1990-09-05 | 2000-05-23 | Seiko Instruments Inc. | Light valve device |
| JP2939563B2 (ja) * | 1990-09-05 | 1999-08-25 | セイコーインスツルメンツ株式会社 | 光弁基板用半導体装置 |
| JP2940880B2 (ja) * | 1990-10-09 | 1999-08-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH04180268A (ja) * | 1990-11-15 | 1992-06-26 | Seiko Epson Corp | 液晶表示装置 |
| JP3019430B2 (ja) * | 1991-01-21 | 2000-03-13 | ソニー株式会社 | 半導体集積回路装置 |
| JPH04305625A (ja) * | 1991-04-03 | 1992-10-28 | Sony Corp | 液晶表示装置 |
-
1993
- 1993-01-18 JP JP02163993A patent/JP3486426B2/ja not_active Expired - Fee Related
-
1994
- 1994-01-17 EP EP94300292A patent/EP0608090B1/en not_active Expired - Lifetime
- 1994-01-17 DE DE69425165T patent/DE69425165T2/de not_active Expired - Lifetime
-
1997
- 1997-02-20 US US08/803,499 patent/US5783842A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5783842A (en) | 1998-07-21 |
| JPH06216158A (ja) | 1994-08-05 |
| EP0608090A1 (en) | 1994-07-27 |
| DE69425165T2 (de) | 2001-03-15 |
| DE69425165D1 (de) | 2000-08-17 |
| EP0608090B1 (en) | 2000-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4570278B2 (ja) | アクティブマトリクス基板 | |
| JP3708637B2 (ja) | 液晶表示装置 | |
| KR100804378B1 (ko) | 액정 표시 장치 및 그 제조 방법 | |
| US5828433A (en) | Liquid crystal display device and a method of manufacturing the same | |
| US5208690A (en) | Liquid crystal display having a plurality of pixels with switching transistors | |
| US5943105A (en) | Liquid crystal display device having specified structure for contact hole connecting pixel electrode with source/drain electrodes via a connecting electrode | |
| US6057904A (en) | Insulating layer arrangements for liquid crystal display and fabricating method thereof | |
| JP3486426B2 (ja) | 半導体装置及び液晶表示装置 | |
| KR100308367B1 (ko) | 액티브매트릭스기판 | |
| US20230098341A1 (en) | Array substrate and display panel | |
| JP5040222B2 (ja) | 表示装置 | |
| KR20000071625A (ko) | 액정디스플레이 | |
| JP3127619B2 (ja) | アクティブマトリクス基板 | |
| KR100493976B1 (ko) | 반도체장치,액티브매트릭스장치,및액티브매트릭스장치를구비한프로젝터 | |
| JPH0682826A (ja) | アクティブマトリクス基板およびその製造方法 | |
| JPH08160454A (ja) | 液晶表示装置 | |
| US6144422A (en) | Thin film transistor having a vertical structure and a method of manufacturing the same | |
| JP2002176179A (ja) | 電気光学装置および電気光学装置の製造方法、並びに半導体装置 | |
| JPS61173286A (ja) | 表示装置の製造方法 | |
| KR100903791B1 (ko) | 표시 장치와 그 제조 방법 | |
| JP4789915B2 (ja) | アクティブマトリクス基板及びその製造方法 | |
| KR100502813B1 (ko) | 박막트랜지스터의제조방법,박막트랜지스터기판및그제조방법 | |
| KR100752210B1 (ko) | 액정표시소자와 그 제조방법 | |
| JPH0568708B2 (ja) | ||
| JP4134253B2 (ja) | アクティブマトリクス基板及びその製造方法ならびに表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030204 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031007 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071024 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |