JPH06216158A - 半導体装置、液晶表示装置及びその製造方法 - Google Patents
半導体装置、液晶表示装置及びその製造方法Info
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- JPH06216158A JPH06216158A JP2163993A JP2163993A JPH06216158A JP H06216158 A JPH06216158 A JP H06216158A JP 2163993 A JP2163993 A JP 2163993A JP 2163993 A JP2163993 A JP 2163993A JP H06216158 A JPH06216158 A JP H06216158A
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】
【目的】 高コントラスト比の得られる液晶表示装置を
提供する。 【構成】 絶縁層上もしくは絶縁基板上に、薄膜半導体
層を設けた基板上に、受動素子及び能動素子を設けた半
導体装置において、該受動素子又は該能動素子を結ぶ配
線下に少なくとも一部、下部層のエッチングにより形成
した凹部を有する半導体装置。
提供する。 【構成】 絶縁層上もしくは絶縁基板上に、薄膜半導体
層を設けた基板上に、受動素子及び能動素子を設けた半
導体装置において、該受動素子又は該能動素子を結ぶ配
線下に少なくとも一部、下部層のエッチングにより形成
した凹部を有する半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁層もしくは絶縁基
板上に設けた半導体層上に受動素子及び能動素子を設け
た半導体装置及び上記半導体装置を設けた基板と透明基
板間に液晶層を挟持してなる液晶表示装置に関するもの
である。
板上に設けた半導体層上に受動素子及び能動素子を設け
た半導体装置及び上記半導体装置を設けた基板と透明基
板間に液晶層を挟持してなる液晶表示装置に関するもの
である。
【０００２】
【従来の技術及び発明が解決しようとする課題】絶縁層
もしくは、絶縁基板上に半導体層を設け、その表面上に
受動及び能動素子を設けた半導体装置は、通称ＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｅ）デバイス
と呼ばれ、高速高集積半導体装置が実現できるため、大
きく注目を集めている。これは、以下の２つの理由によ
る。
もしくは、絶縁基板上に半導体層を設け、その表面上に
受動及び能動素子を設けた半導体装置は、通称ＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｅ）デバイス
と呼ばれ、高速高集積半導体装置が実現できるため、大
きく注目を集めている。これは、以下の２つの理由によ
る。
【０００３】（１）ＳＯＩ構造のトランジスタは微細化
が容易でかつ、電流駆動能力が高く、高速動作に優れて
いる。
が容易でかつ、電流駆動能力が高く、高速動作に優れて
いる。
【０００４】（２）絶縁基板上に配線が設けられ、従来
よりも容量が軽く、高速高集積化が図れる。
よりも容量が軽く、高速高集積化が図れる。
【０００５】ところで、高速高集積化を実現するために
は、従来の半導体装置の断面図である図１１に示す如く
多層配線が必須となるが、１０８に示す如く、配線部の
段差が大きく、段差部での配線の断線や配線層のパター
ニング不良が問題となっており、これらを解決するため
には配線工程の後に平坦化処理が要求されていた。尚、
図１１において、１０１はＳｉ基板、１０２は絶縁層
（ＳｉＯ2 ）、１０３はフィールド酸化層、１０４はｐ
ｏｌｙＳｉ配線、１０５は層間絶縁層、１０６はＡｌ配
線、１０７は絶縁層である。
は、従来の半導体装置の断面図である図１１に示す如く
多層配線が必須となるが、１０８に示す如く、配線部の
段差が大きく、段差部での配線の断線や配線層のパター
ニング不良が問題となっており、これらを解決するため
には配線工程の後に平坦化処理が要求されていた。尚、
図１１において、１０１はＳｉ基板、１０２は絶縁層
（ＳｉＯ2 ）、１０３はフィールド酸化層、１０４はｐ
ｏｌｙＳｉ配線、１０５は層間絶縁層、１０６はＡｌ配
線、１０７は絶縁層である。
【０００６】平坦化処理を行うと （１）新たな工程が加わるので、コストアップにつなが
る。
る。
【０００７】（２）平坦化層を設けるため、配線間距離
（厚さ方向）（第ｉ配線と第ｉ＋１配線（ｉ＝１，２
…））が厚くなり、下配線と上配線とのコンタクト領域
が大きくなりチップサイズが大きくなる。 という問題点を有していた。
（厚さ方向）（第ｉ配線と第ｉ＋１配線（ｉ＝１，２
…））が厚くなり、下配線と上配線とのコンタクト領域
が大きくなりチップサイズが大きくなる。 という問題点を有していた。
【０００８】また、液晶表示装置においては、下記の問
題点を有していた。
題点を有していた。
【０００９】従来の液晶表示装置のアレイ基板の上面図
を図１２に、図１２の断面図を図１３に示す。図１３
（ａ）はＡ−Ａ’断面図、図１３（ｂ）はＢ−Ｂ’断面
図、図１３（ｃ）はＣ−Ｃ’断面図、図１３（ｄ）はＤ
−Ｄ’断面図である。図１２及び図１３において、１１
１はデータライン、１１２はアドレスライン、１１３は
画素電極、１１４は半導体層、１１７は絶縁層、１２０
は基板である。
を図１２に、図１２の断面図を図１３に示す。図１３
（ａ）はＡ−Ａ’断面図、図１３（ｂ）はＢ−Ｂ’断面
図、図１３（ｃ）はＣ−Ｃ’断面図、図１３（ｄ）はＤ
−Ｄ’断面図である。図１２及び図１３において、１１
１はデータライン、１１２はアドレスライン、１１３は
画素電極、１１４は半導体層、１１７は絶縁層、１２０
は基板である。
【００１０】従来、アレイ基板の表面は図１３（ａ）〜
（ｃ）に示す様に段差の大きい（０．５〜１．０μ）構
造であり、特に図１３（ｄ）に示すデータライン１１
１、アドレスライン１１２の交差点は画素内で最も突出
している部分である。そのため、ラビング時に突出部周
辺に配向乱れが生じ、印加電圧により透過率の変化しな
い白抜け領域が生じ、コントラストを低下させていた。
（ｃ）に示す様に段差の大きい（０．５〜１．０μ）構
造であり、特に図１３（ｄ）に示すデータライン１１
１、アドレスライン１１２の交差点は画素内で最も突出
している部分である。そのため、ラビング時に突出部周
辺に配向乱れが生じ、印加電圧により透過率の変化しな
い白抜け領域が生じ、コントラストを低下させていた。
【００１１】この問題を解決するために、白抜け領域を
遮光するという方法が考えられるが、この方法によれば
遮光した分だけ明るさが減少することとなり好ましくな
い。従って、上記問題を解決する有効手段は講じられて
おらず、せいぜいデータライン１１１、アドレスライン
１１２の膜厚を薄くし、段差を誤差範囲内におさめて、
段差により発生する配向ムラを実質的に無視しているの
が現状である。
遮光するという方法が考えられるが、この方法によれば
遮光した分だけ明るさが減少することとなり好ましくな
い。従って、上記問題を解決する有効手段は講じられて
おらず、せいぜいデータライン１１１、アドレスライン
１１２の膜厚を薄くし、段差を誤差範囲内におさめて、
段差により発生する配向ムラを実質的に無視しているの
が現状である。
【００１２】
【課題を解決するための手段】本発明は、絶縁層上もし
くは絶縁基板上に薄膜半導体層を設けた基板上に受動素
子及び能動素子を設けた半導体装置において、該受動素
子又は該能動素子を結ぶ配線下に少なくとも一部凹部を
設けることにより、平坦化を図り、上記問題点を解決す
るものである。
くは絶縁基板上に薄膜半導体層を設けた基板上に受動素
子及び能動素子を設けた半導体装置において、該受動素
子又は該能動素子を結ぶ配線下に少なくとも一部凹部を
設けることにより、平坦化を図り、上記問題点を解決す
るものである。
【００１３】
【実施例】（実施例１）図１に、本発明の第１実施例を
示す。又、図２にその作製方法を示す。図１、図２にお
いて、１は例えばＳｉ、ＧａＡｓ等の半導体基板もしく
はガラス、サファイア等の絶縁基板、２は例えばＳｉＯ
2 、ＳｉＮ又はその化合物であるＳｉＯＮ層等の絶縁
層、３は第１絶縁層、７は第２絶縁層、４は第３絶縁
層、５は第４絶縁層、６は配線層であり、半導体層は別
断面に存在しする。
示す。又、図２にその作製方法を示す。図１、図２にお
いて、１は例えばＳｉ、ＧａＡｓ等の半導体基板もしく
はガラス、サファイア等の絶縁基板、２は例えばＳｉＯ
2 、ＳｉＮ又はその化合物であるＳｉＯＮ層等の絶縁
層、３は第１絶縁層、７は第２絶縁層、４は第３絶縁
層、５は第４絶縁層、６は配線層であり、半導体層は別
断面に存在しする。
【００１４】本実施例では第３絶縁層４をエッチング
し、凹部を形成する。ここで、第２絶縁層７と、第３絶
縁層４とは異なる材料とし、第３絶縁層４エッチング時
に第２絶縁層７がストッパーとなるようにする。具体的
には、第３絶縁層４としてＳｉＯ2 系の膜とし、第２絶
縁層７としてはＳｉＮ系のものとすれば良い。エッチャ
ントとしてＨＦ系を用いれば良い。又、ウェットエッチ
に限らず、ドライエッチで行っても良いことは言うまで
もない。
し、凹部を形成する。ここで、第２絶縁層７と、第３絶
縁層４とは異なる材料とし、第３絶縁層４エッチング時
に第２絶縁層７がストッパーとなるようにする。具体的
には、第３絶縁層４としてＳｉＯ2 系の膜とし、第２絶
縁層７としてはＳｉＮ系のものとすれば良い。エッチャ
ントとしてＨＦ系を用いれば良い。又、ウェットエッチ
に限らず、ドライエッチで行っても良いことは言うまで
もない。
【００１５】ここで、凹部の幅Ｙと、配線幅Ｘとの関係
について説明する。図２（ｂ）、（ｃ）に示すように、 Ｙ＞Ｘ となるようにし、かつ、凹部と配線部６とのすきまｘ
は、配線工程後の第４絶縁層５の成膜条件及び、すきま
ｘの精度によって決定する。段差部にＣＶＤにより成膜
すると横方向に広がる形となる。その横方向広がりの２
倍程度にすきま量ｘを設定しておけば、図１の９に示す
如く、ほぼ平坦な絶縁層５が配線上に形成できる。又、
ｘは、ｘのばらつき量Δｘも考慮して、ｘ＋Δｘにして
おけば、安定して平坦層が形成できる。本実施例に示す
方式により、平坦化が容易に実現できた。
について説明する。図２（ｂ）、（ｃ）に示すように、 Ｙ＞Ｘ となるようにし、かつ、凹部と配線部６とのすきまｘ
は、配線工程後の第４絶縁層５の成膜条件及び、すきま
ｘの精度によって決定する。段差部にＣＶＤにより成膜
すると横方向に広がる形となる。その横方向広がりの２
倍程度にすきま量ｘを設定しておけば、図１の９に示す
如く、ほぼ平坦な絶縁層５が配線上に形成できる。又、
ｘは、ｘのばらつき量Δｘも考慮して、ｘ＋Δｘにして
おけば、安定して平坦層が形成できる。本実施例に示す
方式により、平坦化が容易に実現できた。
【００１６】（実施例２）本発明の第２実施例を図３を
用いて説明する。図３において、２１は基板で、例えば
Ｓｉ，ＧａＡｓ等の半導体基板もしくはガラス、サファ
イア等の絶縁基板である。２２は基板２１上に設けられ
た絶縁層で、例えばＳｉＯ2 ，ＳｉＮ又その化合物であ
るＳｉＯＮ膜等である。２３はフィールド酸化膜、２４
は半導体層で例えばＳｉ等である。２５は配線、２６は
層間絶縁層で、図示していないが、その上層には、多層
の配線層を設けても良い。
用いて説明する。図３において、２１は基板で、例えば
Ｓｉ，ＧａＡｓ等の半導体基板もしくはガラス、サファ
イア等の絶縁基板である。２２は基板２１上に設けられ
た絶縁層で、例えばＳｉＯ2 ，ＳｉＮ又その化合物であ
るＳｉＯＮ膜等である。２３はフィールド酸化膜、２４
は半導体層で例えばＳｉ等である。２５は配線、２６は
層間絶縁層で、図示していないが、その上層には、多層
の配線層を設けても良い。
【００１７】本実施例では半導体層２４を利用して凹部
を形成する。凹部は半導体層２４の一部を例えばＳｉＮ
膜などで覆い、覆われていない領域を選択的に熱酸化し
てフィールド酸化膜２３を形成する選択酸化プロセスな
どによって形成することができる。図３に示すように、
活性領域である半導体層２４上に配線２５が設けられて
いるため、配線層２５上部がつき出ることなく層間絶縁
層２６により平坦化が実現している。又、半導体層２４
の電位をフローティングにすることにより、半導体層２
４との間の寄生容量もつかず、低容量配線が実現でき
た。
を形成する。凹部は半導体層２４の一部を例えばＳｉＮ
膜などで覆い、覆われていない領域を選択的に熱酸化し
てフィールド酸化膜２３を形成する選択酸化プロセスな
どによって形成することができる。図３に示すように、
活性領域である半導体層２４上に配線２５が設けられて
いるため、配線層２５上部がつき出ることなく層間絶縁
層２６により平坦化が実現している。又、半導体層２４
の電位をフローティングにすることにより、半導体層２
４との間の寄生容量もつかず、低容量配線が実現でき
た。
【００１８】（実施例３）本発明の第３実施例を図４を
用いて説明する。第２実施例と同様、３１は基板、３２
は絶縁層、３３はフィールド酸化膜、３４は半導体層、
３５は配線、３６は層間もしくは上部絶縁層、３７は半
導体層３４と配線３５のコンタクトである。
用いて説明する。第２実施例と同様、３１は基板、３２
は絶縁層、３３はフィールド酸化膜、３４は半導体層、
３５は配線、３６は層間もしくは上部絶縁層、３７は半
導体層３４と配線３５のコンタクトである。
【００１９】本実施例では、第２実施例と同様に半導体
層３４を利用して凹部を形成する。本実施例の特徴は、
上部配線３５が一部下部半導体層３４とコンタクトし、
下部半導体層３４も配線として用いている点である。こ
のような構成により平坦化が図られるだけでなく、又配
線抵抗も下がりかつ、配線３５の冗長度も増し、歩留り
が高くなるという効果がある。又、この構造により同一
配線材でクロス配線をする場合、通常ｐｏｌｙＳｉ配線
にのりかえていたが、本方式を用いることにより、単結
晶層でジャンプでき、通常よりも配線層を増加させず
に、かつ低抵抗で平坦なクロス配線が可能になる。
層３４を利用して凹部を形成する。本実施例の特徴は、
上部配線３５が一部下部半導体層３４とコンタクトし、
下部半導体層３４も配線として用いている点である。こ
のような構成により平坦化が図られるだけでなく、又配
線抵抗も下がりかつ、配線３５の冗長度も増し、歩留り
が高くなるという効果がある。又、この構造により同一
配線材でクロス配線をする場合、通常ｐｏｌｙＳｉ配線
にのりかえていたが、本方式を用いることにより、単結
晶層でジャンプでき、通常よりも配線層を増加させず
に、かつ低抵抗で平坦なクロス配線が可能になる。
【００２０】又、上部配線３５と、十分なコンタクト３
７を実現するためには、下部半導体層３４には所望の不
純物がドープされていることは言うまでもない。
７を実現するためには、下部半導体層３４には所望の不
純物がドープされていることは言うまでもない。
【００２１】又、第２実施例のフローティング領域半導
体層上配線２５と本実施例の下部半導体層３４とコンタ
クトした配線３５とが混在したものでも有効である。こ
の場合、それぞれの半導体層は、お互いに絶縁層で分離
しておけば良い。
体層上配線２５と本実施例の下部半導体層３４とコンタ
クトした配線３５とが混在したものでも有効である。こ
の場合、それぞれの半導体層は、お互いに絶縁層で分離
しておけば良い。
【００２２】（実施例４）図５は、本第４実施例の液晶
表示装置のアレイ基板の上面図、図６は図５の断面図で
あり、（ａ）はＡ−Ａ’、（ｂ）はＢ−Ｂ’、（ｃ）は
Ｃ−Ｃ’断面図である。図５、図６において、４１はデ
ータライン、４２はアドレスライン、４３は画素電極、
４４は活性層、４６はフィールド酸化膜、４７は透明性
基板、４８はＴＦＴのドレインと画素電極４３とを接続
する電極である。
表示装置のアレイ基板の上面図、図６は図５の断面図で
あり、（ａ）はＡ−Ａ’、（ｂ）はＢ−Ｂ’、（ｃ）は
Ｃ−Ｃ’断面図である。図５、図６において、４１はデ
ータライン、４２はアドレスライン、４３は画素電極、
４４は活性層、４６はフィールド酸化膜、４７は透明性
基板、４８はＴＦＴのドレインと画素電極４３とを接続
する電極である。
【００２３】本実施例では活性層４４を利用し、データ
ライン４１下に凹部を設けている。図６（ｂ）からわか
るように、従来の方式の場合、データライン４１がこの
断面構造において、最も高いため平坦領域になるまでの
マージンがかなり必要となり、有効開口率が減少してい
たが、４９に示すごとく、データライン４１の配線層上
部は、平坦化されており、そのマージンは、従来方式よ
りもかなり狭くすることが可能になった。これにより、
有効開口率が拡大し、明るい表示が実現できるばかりで
なく、照明系のパワーも押えることができ、温度上昇に
よる液晶表示の焼き付き現象も抑制されることがわかっ
た。
ライン４１下に凹部を設けている。図６（ｂ）からわか
るように、従来の方式の場合、データライン４１がこの
断面構造において、最も高いため平坦領域になるまでの
マージンがかなり必要となり、有効開口率が減少してい
たが、４９に示すごとく、データライン４１の配線層上
部は、平坦化されており、そのマージンは、従来方式よ
りもかなり狭くすることが可能になった。これにより、
有効開口率が拡大し、明るい表示が実現できるばかりで
なく、照明系のパワーも押えることができ、温度上昇に
よる液晶表示の焼き付き現象も抑制されることがわかっ
た。
【００２４】本実施例では、活性層４４上のデータライ
ン４１は、絶縁層で分離されていたが、第３実施例で示
したように、下部半導体層とコンタクトをし、配線の冗
長性を増すとともに低抵抗化を図ることも又、有効であ
ることは言うまでもない。
ン４１は、絶縁層で分離されていたが、第３実施例で示
したように、下部半導体層とコンタクトをし、配線の冗
長性を増すとともに低抵抗化を図ることも又、有効であ
ることは言うまでもない。
【００２５】（実施例５）第５実施例を図７及び図８を
用いて説明する。図８は図７の断面図であり、（ａ）は
Ａ−Ａ’、（ｂ）はＢ−Ｂ’、（ｃ）はＣ−Ｃ’断面図
である。図７、図８において５１は活性層であり、他は
第４実施例と同一箇所を同一番号で記し、説明は省略す
る。
用いて説明する。図８は図７の断面図であり、（ａ）は
Ａ−Ａ’、（ｂ）はＢ−Ｂ’、（ｃ）はＣ−Ｃ’断面図
である。図７、図８において５１は活性層であり、他は
第４実施例と同一箇所を同一番号で記し、説明は省略す
る。
【００２６】本実施例では活性層４４、５１を利用し、
データライン４１及びアドレスライン４２下に凹部を設
けている。図７、図８からわかるように、本実施例の特
徴は、 （１）アドレスライン４２も活性層５１上の凹部にうめ
こまれ、アドレスライン４２近傍もより平坦化が施され
ている点にある。
データライン４１及びアドレスライン４２下に凹部を設
けている。図７、図８からわかるように、本実施例の特
徴は、 （１）アドレスライン４２も活性層５１上の凹部にうめ
こまれ、アドレスライン４２近傍もより平坦化が施され
ている点にある。
【００２７】図７に示す例では、凹部として活性層を用
いており、これらの各活性層４４，５１等は、絶縁層に
より電気的に互いに分離している。
いており、これらの各活性層４４，５１等は、絶縁層に
より電気的に互いに分離している。
【００２８】（２）各配線層（データライン４１及びア
ドレスライン４２等）は、活性層４４、５１に直接もし
くは、薄い絶縁層を介して設けられており、より平坦化
が達成できている。この時、第１、第３実施例と同様に
下部半導体層とコンタクトした配線と下部半導体層がフ
ローティングであるものが混在したものでも有効であ
る。
ドレスライン４２等）は、活性層４４、５１に直接もし
くは、薄い絶縁層を介して設けられており、より平坦化
が達成できている。この時、第１、第３実施例と同様に
下部半導体層とコンタクトした配線と下部半導体層がフ
ローティングであるものが混在したものでも有効であ
る。
【００２９】（実施例６）第６実施例について、図９、
図１０を用いて説明する。図１０は図９の断面図であ
り、（ａ）はＤ−Ｄ’、（ｂ）はＥ−Ｅ’断面図であ
る。図９、図１０において６１はデータライン４１とア
ドレスライン４２とが交差する領域の凹部であり、他は
第４実施例及び第５実施例と同一箇所を同一番号で記
し、説明は省略する。
図１０を用いて説明する。図１０は図９の断面図であ
り、（ａ）はＤ−Ｄ’、（ｂ）はＥ−Ｅ’断面図であ
る。図９、図１０において６１はデータライン４１とア
ドレスライン４２とが交差する領域の凹部であり、他は
第４実施例及び第５実施例と同一箇所を同一番号で記
し、説明は省略する。
【００３０】本実施例の特徴は、凹部の深さが異なる領
域を少なくとも２箇所設け、より平坦化を図ったもので
ある。６１は、データライン４１とアドレスライン４２
とが交差する領域の凹部の深さが、凹部４４，５１の深
さよりも深くなっている点である。従来データライン４
１とアドレスライン４２とが交差すると、パネル上最も
高くなり液晶の配向特性がみだれるが、本方式の構造を
採用することによりほぼ平坦な構造が実現できた。
域を少なくとも２箇所設け、より平坦化を図ったもので
ある。６１は、データライン４１とアドレスライン４２
とが交差する領域の凹部の深さが、凹部４４，５１の深
さよりも深くなっている点である。従来データライン４
１とアドレスライン４２とが交差すると、パネル上最も
高くなり液晶の配向特性がみだれるが、本方式の構造を
採用することによりほぼ平坦な構造が実現できた。
【００３１】この深さの異なる凹部を形成する方法とし
ては、浅い凹部として活性層領域を利用し、深い凹部と
して半導体層をエッチングし、下部絶縁基板露出領域を
使用する方法がある。又、このような方法に限定され
ず、複数回のエッチングにより深さを変更することも使
用できるのは言うまでもない。また、エッチストップ層
を部分的に配置することにより深さの異なる凹部を形成
できることは言うまでもない。
ては、浅い凹部として活性層領域を利用し、深い凹部と
して半導体層をエッチングし、下部絶縁基板露出領域を
使用する方法がある。又、このような方法に限定され
ず、複数回のエッチングにより深さを変更することも使
用できるのは言うまでもない。また、エッチストップ層
を部分的に配置することにより深さの異なる凹部を形成
できることは言うまでもない。
【００３２】
【発明の効果】以上説明の様に、本発明によれば、特別
な平坦化処理を行うことなく、表面の平坦な半導体装置
を得ることができ、チップサイズの拡大化、コストアッ
プ、断線及び配線パターン不良の防止を行うことができ
る。
な平坦化処理を行うことなく、表面の平坦な半導体装置
を得ることができ、チップサイズの拡大化、コストアッ
プ、断線及び配線パターン不良の防止を行うことができ
る。
【００３３】更に、該半導体装置を設けたアレイ基板を
用いることにより、ラビングの際の配向ムラが減少し、
結果として画素部の白抜けの少ない高コントラスト比の
得られる液晶表示装置を実現することができる。
用いることにより、ラビングの際の配向ムラが減少し、
結果として画素部の白抜けの少ない高コントラスト比の
得られる液晶表示装置を実現することができる。
【図１】本発明第１実施例の半導体装置を示す断面図。
【図２】図１の半導体装置の製造方法を示す図。
【図３】本発明第２実施例の半導体装置を示す断面図。
【図４】本発明第３実施例の半導体装置を示す断面図。
【図５】本発明第４実施例の液晶表示装置のアレイ基板
を示す上面図。
を示す上面図。
【図６】図５の断面図。
【図７】本発明第５実施例の液晶表示装置のアレイ基板
を示す上面図。
を示す上面図。
【図８】図７の断面図。
【図９】本発明第６実施例の液晶表示装置のアレイ基板
を示す上面図。
を示す上面図。
【図１０】図９の断面図。
【図１１】従来の半導体装置を示す断面図。
【図１２】従来の液晶表示装置のアレイ基板を示す上面
図。
図。
【図１３】図１２の断面図。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】追加
【補正内容】
【図１３】
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０２Ｆ 1/136 ５００ 9018−2Ｋ Ｈ０１Ｌ 21/3205 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｒ 9056−4Ｍ ３１１ Ａ
Claims (15)
- 【請求項１】 絶縁層上もしくは絶縁基板上に、薄膜半
導体層を設けた基板上に、受動素子及び能動素子を設け
た半導体装置において、 該受動素子又は該能動素子を結ぶ配線下に少なくとも一
部凹部を有することを特徴とする半導体装置。 - 【請求項２】 上記凹部に半導体層が設けられているこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 上記半導体層の電位がフローティング状
態になっている領域がすくなくとも配線直下の一部に設
けられていることを特徴とする請求項２記載の半導体装
置。 - 【請求項４】 上記半導体層と上記配線とが一部で接続
されていることを特徴とする請求項２記載の半導体装
置。 - 【請求項５】 上記凹部の幅が、凹上に設けられた配線
幅よりも広いことを特徴とする請求項１記載の半導体装
置。 - 【請求項６】 配線の厚みの少なくとも一部と凹部の段
差厚がほぼ同等であることを特徴とする請求項１記載の
半導体装置。 - 【請求項７】それぞれスイッチ素子と容量素子を備えた
複数の画素電極がマトリクス状に第一のアドレスライン
とデータラインの交点位置に配置されたアレイ基板と、
透明電極が形成された透明な対向基板との間に液晶層を
挟持して構成される液晶表示装置において、 アドレスライン若しくはデータラインの少なくとも一方
の配線下の少なくとも一部に凹部を有することを特徴と
する液晶表示装置。 - 【請求項８】前記凹部が、アドレスラインとデータライ
ンの交点の配線下の少なくとも一部に形成されることを
特徴とする請求項７記載の液晶表示装置。 - 【請求項９】前記凹部が、半導体層の選択酸化法により
形成されることを特徴とする請求項７記載の液晶表示装
置。 - 【請求項１０】前記凹部が、エッチングにより形成され
ることを特徴とする請求項７記載の液晶表示装置。 - 【請求項１１】それぞれスイッチ素子と容量素子を備え
た複数の画素電極がマトリクス状に第一のアドレスライ
ンとデータラインの交点位置に配置されたアレイ基板
と、透明電極が形成された透明な対向基板との間に液晶
層を挟持して構成される液晶表示装置において、 アドレスライン若しくはデータラインの少なくとも一方
の配線下の少なくとも一部に凹部を形成することを特徴
とする液晶表示装置の製造方法。 - 【請求項１２】前記凹部を、アドレスラインとデータラ
インの交点の配線下の少なくとも一部に形成することを
特徴とする請求項１１記載の液晶表示装置の製造方法。 - 【請求項１３】前記凹部を、半導体層の選択酸化法によ
り形成することを特徴とする請求項１１記載の液晶表示
装置の製造方法。 - 【請求項１４】前記凹部を、エッチングにより形成する
ことを特徴とする請求項１１記載の液晶表示装置の製造
方法。 - 【請求項１５】前記凹部による段差厚を、アドレスライ
ン若しくはデータラインの厚みの少なくとも一部とほぼ
同等とすることを特徴とする請求項１１記載の液晶表示
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02163993A JP3486426B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体装置及び液晶表示装置 |
| EP94300292A EP0608090B1 (en) | 1993-01-18 | 1994-01-17 | Semiconductor device which can be applied to liquid crystal display apparatus and method of manufacturing such a semiconductor device |
| DE69425165T DE69425165T2 (de) | 1993-01-18 | 1994-01-17 | Halbleitervorrichtung zur Anwendung in Flüssigkristall-Anzeigevorrichtungen und Verfahren zu ihrer Herstellung |
| US08/803,499 US5783842A (en) | 1993-01-18 | 1997-02-20 | Semiconductor device having an insulating layer having a concave section formed by oxidizing a semiconductor layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02163993A JP3486426B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体装置及び液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216158A true JPH06216158A (ja) | 1994-08-05 |
| JP3486426B2 JP3486426B2 (ja) | 2004-01-13 |
Family
ID=12060645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02163993A Expired - Fee Related JP3486426B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体装置及び液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5783842A (ja) |
| EP (1) | EP0608090B1 (ja) |
| JP (1) | JP3486426B2 (ja) |
| DE (1) | DE69425165T2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11218781A (ja) * | 1998-01-30 | 1999-08-10 | Seiko Epson Corp | 液晶装置及びその製造方法並びに電子機器 |
| US6611301B2 (en) | 1997-12-19 | 2003-08-26 | Seiko Epson Corporation | Electro-optical apparatus having faces holding electro-optical material in between flattened by using concave recess, manufacturing method thereof, and electronic device using same |
| JP2003262881A (ja) * | 2003-01-16 | 2003-09-19 | Seiko Epson Corp | 液晶装置及びその製造方法並びに電子機器 |
| KR100408324B1 (ko) * | 1998-03-25 | 2003-12-06 | 랜디 엘. 쉬마부쿠로 | 사파이어상 실리콘상의 초고해상도 액정 디스플레이 |
| US7122954B2 (en) | 2002-08-30 | 2006-10-17 | Seiko Epson Corporation | Electro-optical device, method of manufacturing the same, and electronic apparatus |
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|---|---|---|---|---|
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| US6867432B1 (en) * | 1994-06-09 | 2005-03-15 | Semiconductor Energy Lab | Semiconductor device having SiOxNy gate insulating film |
| JP3744980B2 (ja) * | 1995-07-27 | 2006-02-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US5835177A (en) * | 1995-10-05 | 1998-11-10 | Kabushiki Kaisha Toshiba | Array substrate with bus lines takeout/terminal sections having multiple conductive layers |
| US6607984B1 (en) * | 2000-06-20 | 2003-08-19 | International Business Machines Corporation | Removable inorganic anti-reflection coating process |
| US20080245737A1 (en) * | 2007-04-03 | 2008-10-09 | Siemens Water Technologies Corp. | Method and system for providing ultrapure water |
| JP7434005B2 (ja) * | 2020-03-18 | 2024-02-20 | 株式会社ジャパンディスプレイ | 半導体基板及び表示装置 |
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| JPS6280626A (ja) * | 1985-10-04 | 1987-04-14 | Hosiden Electronics Co Ltd | 液晶表示素子 |
| JPS63246728A (ja) * | 1987-04-01 | 1988-10-13 | Ricoh Co Ltd | 液晶アクテイブマトリクスパネル |
| US5153702A (en) * | 1987-06-10 | 1992-10-06 | Hitachi, Ltd. | Thin film semiconductor device and method for fabricating the same |
| JP2682997B2 (ja) * | 1987-11-14 | 1997-11-26 | 株式会社日立製作所 | 補助容量付液晶表示装置及び補助容量付液晶表示装置の製造方法 |
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| JPH0820643B2 (ja) * | 1989-08-29 | 1996-03-04 | シャープ株式会社 | アクティブマトリクス表示装置 |
| JP2939563B2 (ja) * | 1990-09-05 | 1999-08-25 | セイコーインスツルメンツ株式会社 | 光弁基板用半導体装置 |
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-
1993
- 1993-01-18 JP JP02163993A patent/JP3486426B2/ja not_active Expired - Fee Related
-
1994
- 1994-01-17 DE DE69425165T patent/DE69425165T2/de not_active Expired - Lifetime
- 1994-01-17 EP EP94300292A patent/EP0608090B1/en not_active Expired - Lifetime
-
1997
- 1997-02-20 US US08/803,499 patent/US5783842A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
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| EP0608090A1 (en) | 1994-07-27 |
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| EP0608090B1 (en) | 2000-07-12 |
| US5783842A (en) | 1998-07-21 |
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