JPS61173286A - 表示装置の製造方法 - Google Patents

表示装置の製造方法

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JPS61173286A
JPS61173286A JP60013418A JP1341885A JPS61173286A JP S61173286 A JPS61173286 A JP S61173286A JP 60013418 A JP60013418 A JP 60013418A JP 1341885 A JP1341885 A JP 1341885A JP S61173286 A JPS61173286 A JP S61173286A
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JP
Japan
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electrode
display device
insulating layer
display
thin film
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JP60013418A
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寿男 青木
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Toshiba Corp
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Toshiba Corp
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/48—Flattening arrangements

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  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、薄膜トランジスタ（ＴＰＴ）プレイを用いた
表示装置に関する。
〔発明の技術的背景とその問題点〕
近年、多結晶ま之は非晶質半導体薄膜を用いたＴＦＴア
レイを集積形成して駆動回路基板とした液晶表示装置が
注目されている。特にこの種の表示装置は、半導体薄膜
が低温で形成できることからガラス基板を用いることが
でき、従って低コスト化が可能でちゃ、また従来の露光
技術、エツチング技術等をそのまま適用して大面積化を
図ることができるといった利点を有する。
第３図に従来の駆動回路基板の一画素部分の構造を示す
。ｆａ）は平面図であゃ、（ｂ）はそのＡ−Ａ’断面図
である。（１）はガラス基板であフ、この上にゲート電
極（２）が形成され、この上にプラズマ５ｉ０２膜等に
よるゲート絶縁膜（３）を介して例えば非晶質シリコン
（ａ−８ｉ）膜（４）が形成されている。
ａ−８ｉ膜（４）には、ドレイン電極（５）、ソース電
極（６）が形成され、ソース電極（６）は透明導電膜か
らなる表示画素電極（７）に接続されている。ゲート電
極（２）は、マトリクスの行方向に配設されるアドレス
線Ｘｉと一体形成され、これによシ行方向のＴＩｉ”Ｔ
のゲート電極は全て共通接続される。′またドレイン電
極（５）は、マ）　ＩＪクスの列方向に配設されるデー
タ線Ｙｊと一体形成され、これによる列方向のＴＰＴの
ドレイン電極は全て共通接続される。
図では省略したが、実際にはこの駆動回路基板は表示画
素電極（７）の部分を除いて５ｉ０２咎の保護膜でおお
われている。そしてこの駆動回路基板と、全面に対向電
極を形成した対向基板との間に液晶を挾持してマトリク
ス形液晶表示装置が構成される。
・　ところでこの種の液晶表示装置が大面積化するに伴
って、ゲート電極段差部における絶縁膜の耐圧不良、あ
るいはピンホール等によシアドレス線とデータ線のショ
ートが増大する。
この種の原因にともない線欠陥が発生し、表示品位を著
しく低下させる。
〔発明の目的〕
本発明は上記の点に注目し、アドレス線を第１絶縁層表
面に設けられた凹部に埋設されることによシ段差部をな
くすことにより耐圧を向上し、ピンホールを減少し表示
品位の低下全防止した表示装置全提供することを目的と
する。
〔発明の概要〕
本発明は、前述の如きＴＦＴアレイを集積形成してなる
駆動回路基板のアドレス線がアドレス線膜厚と同一厚の
第１絶縁層表面に設けられた凹部に埋設されてお＃）、
ＴＦＴアレイ部、アドレス線ともに同一平面構造で作成
されており、層間ショートを少なくすること全特徴とす
る。
〔発明の効果〕
本発明によれば、アドレス線が第１絶縁層に埋設されて
いる為ゲート電極段差部が少く耐圧向上し、アドレス線
とデータ線の眉間ショートを防止し線欠陥をへらし高い
表示品位が得られる。
〔発明の実施例〕
第１図は１本発明−実施例のＴＦＴアレイ部の断面を示
すものである。第２図は第３図ｆ８）のＡ−Ａ′に対応
する断面図を示す。第３図と対応する部分には第３図と
同一符号を付しである。先ず第１図（ａ）において、（
１）はガラス基板でありこの上に第１絶縁膜Ｓ　ｉ　０
２Ｃ１１）を３００ＯＡ堆積し、レジストをコートシ露
光・エツチングを行い８ｉ０２を取シ除く。
さらにレジスト００Ｉ）をマスクにしてＡ　ｔ　（２）
　２００ＯＡ。
ＭＯ（２υ１２００Ａ連続スパツターをし、レジストＡ
４゜ＭＯをリフト・オフしくｄ）ゲート電極と第１絶縁
層が出来あがる。以下のプロセスは第２図で示す。
次ニケート絶縁膜（３）　Ｓ　ｉ０２　ｋ　２０００λ
、ａ−８ｉ膜（４）ｋ　３０００Ａ連続成膜を行い、次
にａ−８ｉ島形成エツチングを行い、表示用透明導電膜
’ｅ　１２００Ａスパツターし表示電極（７）を形成し
た。さらにソース・ドレインＡｔ′ｆ：１μｍ蒸着し、
バターニングを行い、ドレイン電極（５）、ソース電極
（６）が形成され。
ソース電極は表示電極（７）に接続されている。ここで
薄膜トランジスタと画素部の製造工程が終了した。作成
された試料のアドレス線はＭＯ／Ａｔ３００６Ａと厚く
出来ている為ライン・抵抗が低抵抗されて・おシ大面積
化に最適である。又ゲート電極の段・差が少く耐圧も向
上し、アドレ、ス線とデータ線との層間ショートが従来
法に比べ数本と少ない結果を得た。従来法のショートの
原因はゲート電極段差部での耐圧不良、あるいは段差部
でのピンホール等が考えられる。
以上のように本発明構造を用いることにより耐圧が向上
し、アドレス線とデータ線のショートの原因が減少し、
又ゲット電極を厚く出来る為ライン抵抗を下げる事が容
易であシ大面積表示装置に最適であり、なお表示品位を
著しく向上する。
【図面の簡単な説明】
第１図は本発明実施例のリフト・オフによるゲート電極
形成を示す断面図、第２図は本発明実施例のＴＦＴアレ
イ部と画素部を示す断面図、第３図は従来例の平面図及
び断面図を示す図である。 １・・・ガラス基板 ２・・・ゲート電極（Ａｔ） ２１・・・ゲート電極（ＭＯ） ３・・・ゲート絶縁膜（ｓｉｏ２） ３１・・・第１絶縁膜（８ｉ０２　） ４・・・ａ−８ｉ膜 ５．６・・・ソース・ドレイン電極（Ａｔ）７・・・表
示電極（ＩＴφ） １０１・・・レジスト 代理人　弁理士則近憲佑（外１名） 第１図

Claims (3)

    【特許請求の範囲】
  1. （１）薄膜トランジスタアレイと、この各薄膜トランジ
    スタのゲートおよびドレインをそれぞれ互いに直交する
    方向に共通接続するアドレス線およびデータ線と、前記
    各薄膜トランジスタのソースに接続される表示画素電極
    を集積形成した駆動回路基板により表示媒体を駆動する
    表示装置に於いて、前記アドレス線が絶縁層の凹部に設
    けられていることを特徴とする表示装置。
  2. （２）前記絶縁層は、二酸化ケイ素、窒化シリコン、ポ
    リイミドの少なくとも一種類を使ったことを特徴とする
    特許請求の範囲第１項記載の表示装置。
  3. （３）前記アドレス電極の小なくとも一層以上の金属層
    を積層したことを特徴とする特許請求の範囲第１項記載
    の表示装置。
JP60013418A 1985-01-29 1985-01-29 表示装置及びその製造方法 Expired - Lifetime JPH0812539B2 (ja)

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JPH0812539B2 (ja) 1996-02-07

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