KR100626134B1 - 박막 트랜지스터, 액티브 매트릭스 기판, 표시 장치 및전자 기기 - Google Patents

박막 트랜지스터, 액티브 매트릭스 기판, 표시 장치 및전자 기기 Download PDF

Info

Publication number
KR100626134B1
KR100626134B1 KR1020040051557A KR20040051557A KR100626134B1 KR 100626134 B1 KR100626134 B1 KR 100626134B1 KR 1020040051557 A KR1020040051557 A KR 1020040051557A KR 20040051557 A KR20040051557 A KR 20040051557A KR 100626134 B1 KR100626134 B1 KR 100626134B1
Authority
KR
South Korea
Prior art keywords
region
thin film
film transistor
gate electrode
semiconductor layer
Prior art date
Application number
KR1020040051557A
Other languages
English (en)
Other versions
KR20050009667A (ko
Inventor
고이데신
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20050009667A publication Critical patent/KR20050009667A/ko
Application granted granted Critical
Publication of KR100626134B1 publication Critical patent/KR100626134B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L2029/7863—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with an LDD consisting of more than one lightly doped zone or having a non-homogeneous dopant distribution, e.g. graded LDD

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

(과제) OFF 전류가 매우 낮은 레벨로 저감되고, 또한 신뢰성이 우수하여 초고정세 표시 장치의 화소 구동 소자나 주변 회로 등에 바람직하게 적용할 수 있는 박막 트랜지스터, 및 이것을 구비한 액티브 매트릭스 기판, 그리고 표시 장치를 제공한다.
(해결 수단) 기판 본체 (10a) 위에 형성된 반도체층 (42) 과, 게이트 전극 (32) 과, 드레인 전극 (17) 및 소스 전극 (16) 을 구비하고, 반도체층 (42) 이, 드레인 전극 (17) 과 접속되어 고농도로 불순물이 확산된 고농도 드레인 영역 (1e) 과, 상기 고농도 드레인 영역 (1e) 의 게이트 전극 (32) 측에 형성되어 저농도로 불순물이 확산된 저농도 드레인 영역 (1c) 과, 상기 저농도 드레인 영역 (1c) 의 게이트 전극 (32) 측에 형성되어 불순물을 미량 농도로 확산시켜 이루어지는 영역, 또는 진성 반도체 영역으로 된 오프셋 영역 (1a2) 을 갖는 것을 구성으로 하였다.
박막 트랜지스터, 드레인 영역, 소스 영역, 오프셋 영역

Description

박막 트랜지스터, 액티브 매트릭스 기판, 표시 장치 및 전자 기기{THIN FILM TRANSISTOR, ACTIVE MATRIX SUBSTRATE, DISPLAY DEVICE, AND ELECTRONIC APPARATUS}
도 1 은 박막 트랜지스터의 제 1 실시 형태를 나타내는 단면 구성도이다.
도 2 는 박막 트랜지스터의 제 2 실시 형태를 나타내는 단면 구성도이다.
도 3(a) ∼ 도 3(c) 는 실시 형태의 박막 트랜지스터의 단면 공정도이다.
도 4(a) ∼ 도 4(c) 는 도 3 에 이어지는 단면 공정도이다.
도 5(a) 는 표시 장치의 일 실시 형태인 액정 장치의 전체 구성도이고, 도 5(b) 는 도 5(a) 의 H-H 선을 따른 단면 구성도이다.
도 6 은 동 회로 구성도이다.
도 7 은 동 화소의 평면 구성도이다.
도 8 은 도 7 의 A-A' 선을 따른 단면 구성도이다.
도 9 는 동 주변 회로를 포함하는 회로 구성도이다.
도 10 은 전자 기기의 일례를 나타내는 사시 구성도이다.
도 11 은 제조 방법의 제 2 실시 형태에 관한 단면 공정도이다.
도 12 는 제조 방법의 제 2 실시 형태에 관한 단면 공정도이다.
* 도면의 주요부분에 대한 부호의 설명 *
300, 310: TFT (박막 트랜지스터),
1a: 채널 영역,
1b: 저농도 소스 영역 (저농도 불순물 영역),
1c: 저농도 드레인 영역 (저농도 불순물 영역),
1d: 고농도 소스 영역 (고농도 불순물 영역),
1e: 고농도 드레인 영역 (고농도 불순물 영역),
1a1, 1a2: 오프셋 영역,
16: 소스 전극,
17: 드레인 전극,
30: 화소 스위칭용 TFT (화소용 TFT),
32,33: 게이트 전극,
35: 윙 게이트 전극 (제 2 게이트 전극),
42: 반도체층,
SW1 ∼ SW3: 스위치 회로 (회로용 TFT)
본 발명은 박막 트랜지스터, 액티브 매트릭스 기판, 표시 장치 및 전자 기기에 관한 것이다.
액정 장치를 비롯한 표시 장치 분야에서는 고휘도화나 고정세화에 대한 요구 가 많고, 예컨대 현재 사진의 디지털화가 진행되고 있으며, 이와 함께 인쇄하지 않고 종래의 사진과 동일하게 선명한 화상을 즐길 수 있는 표시 장치의 개발이 요망되고 있다. 그러나, 그러한 초고정세도의 표시 장치는 현재 기술로는 실현할 수 없다. 그 주된 이유는 화소에 사용하는 트랜지스터의 OFF 전류의 저감이 불가능하기 때문이다.
종래부터, 액정 장치의 박막 트랜지스터의 반도체층을 비정질 규소로 만드는 방법, 저온 폴리 규소막으로 만드는 방법 또는 고온 폴리 규소막으로 만드는 방법이 있다. 저온 폴리 규소막으로 만드는 방법은 화소 주변에 화상 신호의 공급 회로를 구성할 수 있고, 또한 대형 유리 기판을 사용할 수 있다는 이점이 있으므로, 이들 중에서는 초고정세도의 액정 패널의 실현을 위해서는 가장 유망하다. 그러나, 저온 폴리 규소막은 막 중에 결함이 많이 존재하기 때문에 OFF 전류는 일반적으로는 높은 값을 나타낸다. 앞서 설명한 세 방법 중에서도 가장 높으므로 그 점에서는 초고정세도의 액정 패널에는 적합하지 않다는 문제점이 있다.
그래서, 박막 트랜지스터의 OFF 전류를 저감하기 위해 LSI 기술과 동일한 LDD 형 접합 구조, 또는 접합부를 평면에서 봤을 때 게이트 전극의 가장자리단으로부터 외측으로 돌출시킨 오프셋 구조를 채용한 것이 알려져 있다 (예컨대 일본 공개 특허 공보 평11-177097 호 참조).
상기 LDD 구조를 갖는 박막 트랜지스터에 의하면 게이트 전압에 의존하여 높아지는 OFF 전류를 저하시킬 수 있다. 그러나, 초고정세의 표시 장치에서는 화 소의 면적에 비례하여 액정 용량이 작아지고, 그럼으로써 유지 특성이 현저히 저하된다는 점에서, LDD 구조에 의한 OFF 전류 저감 효과만으로는 상기 유지 특성의 저하를 억제하기 어려워지고 있다.
또한, 오프셋 구조를 갖는 박막 트랜지스터에서는 LDD 구조를 구비한 박막 트랜지스터보다 우수한 OFF 전류 특성을 얻을 수 있지만, 핫캐리어에 의한 특성 열화가 현저하여 신뢰성 확보가 어렵다는 문제가 있다.
본 발명은 상기 종래 기술의 문제점을 감안하여 이루어진 것으로, OFF 전류가 매우 낮은 레벨로 저감되고, 또한 신뢰성이 우수하여 초고정세 표시 장치의 화소 구동 소자나 주변 회로 등에 바람직하게 적용할 수 있는 박막 트랜지스터, 및 이것을 구비한 액티브 매트릭스 기판, 그리고 표시 장치를 제공하는 것을 목적으로 하고 있다.
본 발명은 상기 과제를 해결하기 위해, 절연 기판 위에 형성된 반도체층과, 게이트 전극과, 상기 반도체층에 접속되는 드레인 전극 및 소스 전극을 구비하는 박막 트랜지스터로서, 상기 반도체층이 상기 드레인 전극과 접속되어 고농도로 불순물이 확산된 고농도 불순물 영역과, 상기 고농도 불순물 영역의 게이트 전극측에 형성되어 저농도로 불순물이 확산된 저농도 불순물 영역과, 상기 저농도 불순물 영역의 게이트 전극측에 형성되어 불순물을 미량 농도로 확산시켜 이루어지는 영역, 또는 진성 반도체 영역으로 된 오프셋 영역을 갖는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
상기 구성에 따르면 상기 오프셋 영역을 형성함으로써, 게이트 근방에서의 결함이 저감되고, 그 결과 OFF 전류의 저감이 가능하고, 또한 오프셋 영역의 외측 (전극측) 에 형성된 저농도 불순물 영역에 의해 드레인 근방의 전계 집중이 완화됨으로써, 종래 오프셋 구조의 트랜지스터의 문제점으로 알려져 있던 핫캐리어 열화가 잘 발생되지 않게 된다. 그럼으로써, 종래의 오프셋 구조의 박막 트랜지스터보다 OFF 전류가 저감되고, 또한 종래의 LDD 구조의 박막 트랜지스터보다 핫캐리어 열화가 잘 발생되지 않는 고성능, 고신뢰성의 박막 트랜지스터를 실현할 수 있다.
본 발명의 박막 트랜지스터는 N 형 불순물을 고농도로 확산시킨 고농도 불순물 영역과, N 형 불순물을 저농도로 확산시킨 저농도 불순물 영역과, P 형 불순물을 미량 농도로 확산시켜 이루어지는 영역, 또는 진성 반도체 영역으로 된 오프셋 영역을 갖고, N 채널형일 수도 있다.
또한 P 형 불순물을 고농도로 확산시킨 고농도 불순물 영역과, P 형 불순물을 저농도로 확산시킨 저농도 불순물 영역과, N 형 불순물을 미량 농도로 확산시켜 이루어지는 영역, 또는 진성 반도체 영역으로 된 오프셋 영역을 갖고, P 채널형일 수도 있다.
이들 구성에 따르면 N 형 또는 P 형 어느 유형이라도 박막 트랜지스터의 리크 전류를 저감하면서 신뢰성을 확보할 수 있다.
본 발명의 박막 트랜지스터는 상기 게이트 전극과 전기적으로 접속되고, 상기 반도체층의 오프셋 영역을 평면적으로 덮도록 형성된 제 2 게이트 전극을 구비 하는 구성으로 할 수 있다.
이러한 구성에서는 상기 제 2 게이트 전극이 상기 고농도 불순물 영역보다 내측에 형성되어 있는 구성으로 하는 것이 바람직하다.
이 구성에 따르면 상기 제 2 게이트 전극으로부터의 전계에 의해 상기 오프셋 영역, 또는 저농도 불순물 영역도 포함하는 영역을 어느 정도 활성화시킬 수 있으므로, 박막 트랜지스터의 ON 전류 특성을 향상시킬 수 있다. 그럼으로써, 예컨대 제조 편차 등으로 인해 오프셋 영역이나 저농도 불순물 영역의 TFT 동작 방향에서의 길이가 커진 경우에도 ON 전류의 저하를 잘 발생시키지 않는 박막 트랜지스터로 할 수 있다.
상기 제 2 게이트 전극은 상기 게이트 전극을 사이에 두고 상기 반도체층과 반대측에 형성되어 있는 것이 바람직하다. 이러한 구성에 있어서, 상기 제 2 게이트 전극과 상기 게이트 전극 사이에 절연막이 개재되어 있고, 상기 절연막에 관통 형성된 컨택트 홀을 통해 상기 양 게이트 전극이 도전 접속되어 있는 구성으로 할 수 있다.
본 발명의 박막 트랜지스터는 상기 게이트 전극을 복수개 구비하는 구성으로 할 수도 있다. 즉, 본 발명의 박막 트랜지스터는 멀티 게이트 구조로 할 수 있다. 이 구성에 따르면 하나의 게이트의 양측에서의 전압을 저감할 수 있으므로 한층 더 OFF 전류의 저감을 실현할 수 있다.
다음으로, 본 발명의 액티브 매트릭스 기판은 앞서 기재한 본 발명의 박막 트랜지스터를 구비하는 것을 특징으로 한다. 이러한 구성에 따르면 화소 스위 칭용 소자, 또는 주변 회로 소자로서 구비된 박막 트랜지스터를 본 발명에 관한 박막 트랜지스터에 의해 구성할 수 있으므로, 화소의 유지 특성이 양호하고, 또한 스위치 소자의 신뢰성이 우수하여 초고정세 표시 장치에 사용하기에 적합한 액티브 매트릭스 기판을 제공할 수 있다.
다음으로, 본 발명의 표시 장치는 앞서 기재한 본 발명의 액티브 매트릭스 기판을 구비한 것을 특징으로 한다. 이 구성에 따르면 화소의 유지 특성, 및 신뢰성이 우수한 초고정세 표시 장치를 제공할 수 있다.
상기 표시 장치에서, 복수의 주사선과, 복수의 데이터선과, 상기 복수의 주사선 및 상기 복수의 데이터선의 교점에 각각 배치된 박막 트랜지스터 및 화소 전극과, 상기 복수의 데이터선에 데이터를 공급하는 데이터선 구동 회로와, 상기 복수의 주사선에 주사 신호를 공급하는 주사선 구동 회로를 구비하고, 상기 데이터선 구동 회로는 셀렉트 신호에 대응하여 일 화상 신호선으로부터의 화상 신호를 복수의 데이터선에 선택 출력하는 멀티플렉서 회로를 갖고, 상기 복수의 주사선 및 상기 복수의 데이터선의 교점에 각각 배치된 박막 트랜지스터는 앞서 기재한 본 발명의 박막 트랜지스터로 할 수 있다.
이 구성에 따르면 데이터선 구동 회로부의 배선수를 줄여 초고정세 표시 장치에 대한 대응이 쉬워짐과 동시에 초고정세 표시 장치에서 문제가 되는 화소부의 박막 트랜지스터의 리크 전류의 저감 문제를 해결하고, 또한 신뢰성을 확보할 수 있다.
이 표시 장치에서, 복수의 주사선과, 복수의 데이터선과, 상기 복수의 주사 선 및 상기 복수의 데이터선의 교점에 각각 배치된 박막 트랜지스터 및 화소 전극과, 상기 복수의 데이터선에 데이터를 공급하는 데이터선 구동 회로와, 상기 복수의 주사선에 주사 신호를 공급하는 주사선 구동 회로를 구비하고, 상기 데이터선 구동 회로는 셀렉트 신호에 대응하여 일 화상 신호선으로부터의 화상 신호를 복수의 데이터선에 선택 출력하는 멀티플렉서 회로를 갖고, 상기 멀티플렉서 회로의 박막 트랜지스터는 앞서 기재한 박막 트랜지스터로 할 수 있다.
본 발명의 박막 트랜지스터는 신뢰성이 높고, 복잡한 주변 구동 회로를 형성하여도 표시 장치의 신뢰성을 확보할 수 있다. 또한, OFF 전류가 낮기 때문에 복잡한 회로를 도입하여도 소비 전력의 증가를 최소한으로 억제할 수 있다. 따라서, 예컨대 데이터선 구동 회로부에서, 셀렉트 신호에 대응하여 일 화소 신호선으로부터의 화상 신호를 복수의 데이터선에 선택 출력하는 멀티플렉서 등의 회로를 지금까지의 회로에 문제없이 추가할 수 있다. 특히 멀티플렉서는 데이터선 구동 회로부의 배선수를 줄이는 데에 유효하고, 초고정세 표시 장치로의 대응을 쉽게 할 수 있다.
다음으로, 본 발명의 전자 기기는 앞서 기재한 본 발명의 표시 장치를 구비한 것을 특징으로 한다. 이 구성에 따르면 고화질, 고정세의 표시부를 구비한 전자 기기가 제공된다.
발명을 실시하기 위한 최선의 형태
(박막 트랜지스터)
〈제 1 실시 형태〉
도 1 은 본 발명에 관한 박막 트랜지스터의 제 1 실시 형태를 나타내는 단면 구성도이다. 도 1 에 나타내는 TFT (300) 는 유리나 석영 등의 절연성 재료로 이루어지는 기판 본체 (10a) 위에, 하지 절연막 (11) 을 통해 형성된 다결정 규소로 이루어지는 반도체층 (42) 과, 이 반도체층 (42) 을 덮어 형성된 절연 박막 (2; 게이트 절연막) 과 게이트 전극 (32) 과, 소스 전극 (16) 과, 드레인 전극 (17) 을 주체로 하여 구성되어 있다.
반도체층 (42) 은 게이트 전극 (32) 과 대향하는 채널 영역 (1a) 과, 이 채널 영역 (1a) 에 이어지는 오프셋 영역 (1a1,1a2), 저농도 소스 영역 (1b) 및 저농도 드레인 영역 (1c) 과, 고농도 소스 영역 (1d) 및 고농도 드레인 영역 (1e) 을 구비하고 있다.
상기 채널 영역 (1a) 및 오프셋 영역 (1a1,1a2) 은 불순물을 주입하지 않은 진성 반도체 영역, 또는 미량의 불순물을 주입한 미량 농도 불순물 영역으로 되어 있고, 불순물을 주입하는 경우에는 Nch 트랜지스터의 경우, 5 ×1012/㎠ 이하의 도즈량으로 보론 이온을 주입함으로써 형성할 수 있다.
상기 저농도 소스 영역 (1b) 및 저농도 드레인 영역 (1c) 은 반도체층 (42) 에 있어서 상대적으로 저농도로 불순물을 확산시킨 영역이고, 예컨대 Nch 트랜지스터의 경우, 1 ×1013/㎠ 정도의 도즈량으로 인 이온을 주입함으로써 형성할 수 있다.
고농도 소스 영역 (1d) 및 고농도 드레인 영역 (1e) 은 반도체층 (42) 에서 상대적으로 고농도로 불순물을 확산시킨 영역이고, 예컨대 Nch 트랜지스터의 경우, 1 ×1015/㎠ 정도의 도즈량으로 인 이온을 주입함으로써 형성할 수 있다.
즉, 본 실시 형태의 TFT (300) 는 채널 영역 (1a) 을 사이에 두고 양측에, 저농도 불순물 영역 (1b,1c) 과, 이들에 이어지는 고농도 불순물 영역 (1d,1e) 이 형성된 LDD (Lightly Doped Drain) 구조를 갖고 있다.
또한, 도 1 에 나타내는 바와 같이, 본 발명의 TFT (300) 는 채널 영역 (1a) 과 저농도 소스 영역 (1b) 사이에, 오프셋 영역 (1a1) 을 구비하고, 채널 영역 (1a) 과 저농도 드레인 영역 (1c) 사이에, 오프셋 영역 (1a2) 을 구비한 이른바 오프셋 구조를 갖는 것으로 되어 있다.
상기 저농도 소스 영역 (1b), 저농도 드레인 영역 (1c) 의 길이 (Ldd; LDD 길이) 는 0.5 ∼ 1.5㎛ 로 하는 것이 바람직하고, 오프셋 영역 (1a1,1a2) 의 길이 (Lo; 오프셋 길이) 는 0.25 ∼ 1.5㎛ 로 하는 것이 바람직하다. 이들 LDD 길이 (Ldd), 오프셋 길이 (Lo) 를 상기 범위로 함으로써, 대략 400 ppi (25.4㎜ 길이에 포함되는 화소수) 의 초고정세 표시 장치에 있어서 양호한 전류 특성이 얻어지는 것이 확인되었다.
LDD 구조를 구비한 TFT (Nch) 에서는 게이트 전압을 마이너스로 크게 했을 때의 OFF 전류의 증가 (튀어오름) 는 저감할 수 있으나, OFF 전류의 최소치에 대해서는 오히려 셀프 얼라인형의 TFT 등에 비해 커지는 경우가 많았다. 그 이유는 저농도 불순물 영역을 형성하기 위해, 게이트 근방에 불순물을 주입함으로써 게이 트 근방에서의 결함이 증가하고, 그 결과 이러한 결함을 통해 흐르는 OFF 전류가 증가하기 때문인 것으로 생각된다. 고농도 불순물 주입과 달리, 저농도 불순물의 주입에서는 주입시에 발생한 결함이 자체 수복되기 어렵다는 성질이 있기 때문이다.
한편, 오프셋 구조의 TFT 에서는 OFF 전류는 양호하게 저감되지만, 트랜지스터의 ON 시에 오프셋 영역을 구성하는 진성 반도체 영역 (또는 미량 농도 불순물 영역) 이 활성화되고, 이 오프셋 영역과 고농도 불순물 영역 (드레인/소스 영역) 사이에 전계 집중이 일어나고, 이 전계 집중에 의한 핫캐리어의 발생에 의해 트랜지스터 특성이 열화되는 것이 문제였다.
이에 비해, 본 실시 형태의 TFT (300) 에서는 저농도 불순물 영역 (1b,1c) 과 게이트 사이에 오프셋 영역 (1a1,1a2) 을 형성함으로써, 게이트 근방의 결함을 저감하고, 그럼으로써 LDD 구조의 문제점이었던 OFF 전류 최소치를 저하시킬 수 있다. 또한 오프셋 영역 (1a1,1a2) 에 이어지는 저농도 불순물 영역 (1b,1c) 에 의해 소스/드레인 근방에서의 전계 집중을 완화할 수 있으므로, 오프셋 구조의 문제점이었던 핫캐리어에 의한 트랜지스터의 열화를 방지할 수 있다. 그리고, 이들 작용에 의해 OFF 전류에 대해서는 종래의 오프셋 구조의 박막 트랜지스터보다 저감되고, 또한 핫캐리어에 의한 열화는 종래의 LDD 구조의 박막 트랜지스터보다 작다는 우수한 특성을 얻을 수 있게 되었다.
따라서, 상기 구성을 구비한 본 실시 형태의 TFT (300) 는 OFF 전류를 매우 낮은 레벨로까지 억제하는 것이 요구되는 초고정세 표시 장치에 사용하기에 바람직 한 것이고, 이러한 TFT (300) 를 사용한다면 400 ppi 이상의 초고정세 표시 장치를 실현할 수 있다.
또 상기 실시 형태에서는 게이트 전극을 하나만 구비한 싱글 게이트 구조의 것을 도시하여 설명하였으나, 본 발명에 관한 박막 트랜지스터의 태양으로는 복수의 게이트 전극과, 이들에 대응하여 복수의 채널 영역을 형성하여, 이른바 멀티 게이트 구조로 한 구성도 바람직하게 사용할 수 있다. 이렇게 멀티 게이트화함으로써 하나의 채널 영역을 사이에 두는 소스/드레인 영역 간의 전압이 저하되므로, OFF 전류를 더욱 저감할 수 있다.
또한, 상기 실시 형태에서는 채널 영역의 양측에 오프셋 영역 (1a1,1a2), 및 저농도 불순물 영역 (1b,1c) 을 형성한 구성으로 하였는데, 상기 오프셋 영역과 저농도 불순물 영역은 적어도 드레인측에 형성되어 있으면 실시 형태의 구성보다 효과는 작아지지만 상기 OFF 전류 및 핫캐리어 열화의 저감 효과를 얻을 수 있다.
〈제 2 실시 형태〉
도 2 는 본 발명에 관한 박막 트랜지스터의 제 2 실시 형태를 나타내는 단면 구성도이다. 도 2 에 나타내는 TFT (310; 박막 트랜지스터) 는 도 1 에 나타낸 TFT (300) 에 대해 게이트 전극 (32) 과 전기적으로 접속된, 단면에서 봤을 때 대략 T 자형의 윙 게이트 전극 (35; 제 2 게이트 전극) 을 형성한 구성을 구비하고 있다. 이러한 윙 게이트 전극 (35) 은 평면에서 봤을 때 반도체층 (42) 위의 게이트 전극 (32), 및 반도체층 (42) 의 오프셋 영역 (1a1,1a2) 을 덮도록 형성되어 있고, 본 실시 형태의 경우, 윙 게이트 전극 (35) 의 도시 좌우 방향의 가장자 리단은 반도체층 (42) 의 저농도 드레인 영역 (1b), 저농도 소스 영역 (1c) 의 평면 영역내에 위치하고 있다. 그리고, 제 1 층간 절연막 (13) 을 관통하여 형성된 컨택트 홀 (49) 을 통해 윙 게이트 전극 (35) 과, 게이트 전극 (32) 이 전기적으로 접속되어 있다.
본 실시 형태의 TFT (310) 에서는 윙 게이트 전극 (35) 이 도 2 에 나타내는 바와 같이 오프셋 영역 (1a1,1a2) 위에 배치되어 있기 때문에, TFT (310) 의 ON 시에 윙 게이트 전극 (35) 으로부터의 전계가 오프셋 영역 (1a1,1a2) 및 LDD 영역 (저농도 소스 영역 (1b), 저농도 드레인 영역 (1c)) 의 일부에 대해 인가된다. 윙 게이트로부터의 약전계에 의해, 상기 오프셋 영역 및 LDD 영역이 적절하게 활성화되어 ON 전류가 흐르기 쉬워진다. 특히 오프셋 길이 (Lo) 나 LDD 길이 (Ldd) 가 제조 편차 등에 의해 길어져 ON 전류가 저하되기 쉬워진 경우에 이 윙 게이트 전극 (35) 은 유효하게 작용한다. 또한, 오프셋 영역 (1a1,1a2) 이나 LDD 영역 (1b,1c) 에 대해 고전계를 인가할 필요도 없기 때문에 높은 신뢰성을 얻을 수 있다.
따라서, 본 실시 형태의 TFT (310) 에 의하면 윙 게이트 전극 (35) 을 구비함으로써 상기 제 1 실시 형태의 TFT (300) 의 효과에 더불어 추가로 양호한 ON 전류 특성을 얻을 수 있음과 동시에 높은 신뢰성과 생산 안정성을 얻을 수 있다.
상기 윙 게이트 전극 (35) 은 소스 전극 (16) 및 드레인 전극 (17) 을 형성할 때에 동시에 형성할 수 있다. 즉, 소스 컨택트 홀 (116) 및/또는 드레인 컨택트 홀 (117) 을 개구하는 공정에 있어서, 동시에 컨택트 홀 (49) 을 개구하고, 소스 전극 (16) 및/또는 드레인 전극 (17) 을 형성하는 공정에서 동시에 상기 윙 게이트 전극 (35) 을 형성하는 공정을 채용할 수 있다. 이렇게 소스 전극 (16) 내지 드레인 전극 (17) 과 동시에 윙 게이트 전극 (35) 을 형성하면 공정수의 증가를 수반하지 않고 본 실시 형태의 박막 트랜지스터 (310) 를 제작할 수 있다.
[박막 트랜지스터의 제조 방법]
〈제 1 실시 형태〉
다음으로, 본 발명에 관한 박막 트랜지스터의 제조 방법의 제 1 실시 형태에 대해 설명한다. 본 실시 형태에서는 상기 제 1 실시 형태의 박막 트랜지스터를 제조하는 방법에 대해, 도면을 참조하여 설명한다. 도 3 및 도 4 는 상기 제 1 실시 형태의 박막 트랜지스터의 제조 공정을 나타내는 단면 공정도이다.
먼저, 도 3(a) 에 나타내는 바와 같이, 유리나 석영 등의 기판 본체 (10a) 위에 하지 절연막 (11) 으로서 산화 규소를 500㎚ 정도의 막두께로 막형성한다. 이어서, 도 3(b) 에 나타내는 바와 같이 이 하지 절연막 (11) 위에 다결정 규소로 이루어지는 섬 모양의 반도체층 (42) 을 형성한다. 이 섬 모양의 반도체층 (42) 은 하지 절연막 (11) 위에 낮은 수소 농도의 비정질 규소층을 PECVD (Plasma Enhanced Chemical Vapor Deposition) 법 등에 의해 막형성한 후, 엑시머 레이저 조사 등에 의해 상기 비정질 규소층을 다결정화하여 다결정 규소층으로 하고, 포토리소그래피법을 이용하여 패터닝함으로써 형성할 수 있다. 또한, 상기 비정질 규소의 다결정화에 앞서 비정질 규소층에 대해 이온 도핑, 이온 임플랜테이션 등의 이온 주입 수단에 의해 불순물 이온을 주입해도 되고, 이 경우에는 도즈량은 5 × 1012/㎠ 정도로 하는 것이 바람직하다. 이 불순물의 유형은 제작 트랜지스터가 N 형인 경우에는 P 형 불순물, P 형인 경우에는 N 형 분순물로 하는 것이 일반적이지만, 이에 한정되는 것은 아니다. 이것들에 한정되는 것은 아니다. 트랜지스터의 임계치를 어느 값으로 하는가에 따라 불순물의 유형을 적절히 변경할 수 있다.
다음으로, 도 3(c) 에 나타내는 바와 같이 PECVD 법 등을 이용하여 산화 규소로 이루어지는 절연 박막 (2; 게이트 절연막) 을 소정 막두께로 형성한다. 이어서, 절연 박막 (2) 위에 예컨대 Al-Nd 등의 재료로 이루어지는 게이트 전극용 박막 (32A) 을 형성한 후, 도 3(c) 에 나타내는 바와 같이 레지스트 (38) 를 패턴 형성한다.
이어서, 상기 레지스트 (38) 를 마스크로 하고, 인산, 질산, 아세트산의 혼합산을 에칭액으로 사용하여 상기 게이트 전극용 박막을 웨트 에칭함으로써, 소정 평면 영역에 게이트 전극 (32) 을 형성한다. 그 때, 도 3(d) 에 나타내는 바와 같이, 레지스트 (38) 보다 가늘게 하여 게이트 전극 (32) 을 형성한다. 구체적으로는 레지스트의 하부 가장자리단과 게이트 전극 (32) 의 가장자리단과의 거리 (Lo) 가 1㎛ 정도가 되도록 에칭한다.
이어서, 상기 레지스트 (38) 를 형성한 상태에서, 레지스트 (38) 측에서 반도체층 (42) 으로 불순물을 주입하고, 불순물이 저농도로 도입된 저농도 영역 (1B,1C; n － 영역) 을 형성한다. 이 불순물 도입에 의해 저농도 영역 (1B,1C) 간에는 진성 반도체 (또는 미량 농도의 불순물이 도입된 반도체) 로 이루어지는 반도체 영역 (1A) 이 형성되어 있다. 상기 레지스트 (38) 는 게이트 전극 (32) 의 단가장자리로부터 외측 (좌우 방향 양측) 으로 돌출되어 있으므로, 이 레지스트 (38) 에 의해 그림자가 되는 부분에 오프셋 영역 (1a1,1a2) 으로 되어야 하는 영역이 상기 거리 (Lo) 에 상당하는 길이를 갖고 형성된다.
상기 불순물의 주입에는 이온 도핑, 이온 임플랜테이션 등의 이온 주입 수단을 사용할 수 있다. 이러한 영역 (1B,1C) 을 형성할 때의 도즈량은 예컨대 Nch 트랜지스터 (인 이온) 의 경우 1 ×1013/㎠ ∼ 8 ×1013/㎠ 정도의 범위로 한다.
다음으로, 레지스트 (38) 를 박리한 후, 도 4(a) 에 나타내는 바와 같이, 다시 포토리소그래피법을 이용하여 레지스트 (39) 를 패턴 형성한다. 레지스트 (39) 는 반도체층 (42) 위의 게이트 전극 (32) 을 덮고, 상기 저농도 영역 (1B,1C) 과 부분적으로 겹치는 위치까지 형성한다. 구체적으로는 도 3(d) 에 나타내는 저농도 영역 (1B,1C) 과 도 4(a) 에 나타내는 레지스트 (39) 가 겹치는 부분의 길이 (도면에 Ldd 로 나타내는 길이) 가 0.5 ∼ 1.5㎛ 정도가 되도록 한다.
계속하여, 레지스트 (39) 측에서 반도체층 (42) 으로 불순물을 주입하고, 레지스트 (39) 로부터 외측의 반도체층 (42) 에 고농도 불순물 영역 (1d,1e; n ＋ 영역) 을 형성한다. 상기 불순물의 주입에는 이온 도핑, 이온 임플랜테이션 등의 이온 주입 수단을 사용할 수 있다. 이들 고농도 불순물 영역 (1d,1e) 을 형성할 때의 도즈량은 예컨대 Nch 트랜지스터 (인 이온) 의 경우 1 ×1015/㎠ ∼ 10 ×1015/㎠ 정도의 범위로 한다.
또한 레지스트 (39) 에 의해 마스크되어 있는 영역의 반도체층 (42) 에는 도 4(a) 에 나타내는 바와 같이, 길이 (Ldd) 를 갖는 저농도 불순물 영역 (1b,1c) 이 형성되고, 이들 저농도 불순물 영역 (1b,1c) 사이에 끼여있는 영역의 반도체층 (42) 에는 불순물이 도입되지 않은 진성 반도체 영역, 또는 미량의 불순물이 도핑된 미량 불순물 영역으로 되어 있다.
이어서, 레지스트 (39) 를 박리하고, 그 후 상기 반도체층 (42) 에 대해 엑시머 레이저를 조사하는 방법 등에 의해 반도체층 (42) 에 도입된 불순물을 활성화시켜 둔다.
다음으로, 도 4(b) 에 나타내는 바와 같이 게이트 전극 (32) 및 절연 박막 (2) 을 덮도록 산화 규소를 400㎚ 정도의 막두께로 막형성하여 층간절연막 (13) 을 형성한다. 여기서, 전술한 엑시머 레이저 조사에 의한 활성화 대신에 가열로 등의 가열 수단에 의해 기판을 300℃ 정도로 가열하고, 반도체층 (42) 에 도입된 불순물을 활성화시켜도 된다.
다음으로, 도 4(c) 에 나타내는 바와 같이 층간 절연막 (13) 을 관통하여 반도체층 (42) 의 고농도 소스 영역 (1d), 고농도 드레인 영역 (1e) 에 이르는 2 개의 컨택트 홀 (116,117) 을 포토리소그래피법에 의해 형성한다. 그 후, 층간 절연막 (13) 위에 예컨대 Ti/Al/Ti 의 적층막을 스퍼터법 등의 막형성법에 의해 형성하고, 계속하여 포토리소그래피법에 의해 상기 적층막을 패터닝하여 도 4(c) 에 나타내는 소스 전극 (16) 및 드레인 전극 (17) 을 형성한다.
이상의 도 3 및 도 4 에 나타낸 공정에 의해 반도체층 (42) 의 채널 영역 (1a) 양측에 각각 형성된 오프셋 영역 (1a1,1a2) 과, 이들 오프셋 영역 (1a1,1a2) 의 외측에 각각 형성된 저농도 소스 영역 (1b), 저농도 드레인 영역 (1c) 을 구비한 상기 실시 형태의 TFT (300) 를 제작할 수 있다.
본 실시 형태의 박막 트랜지스터의 제조 방법에서는 반도체층 (42) 으로의 불순물 주입 공정 후 또는 도중에, 수소 처리 공정을 마련하는 것이 바람직하다. 그 경우에는 예컨대 기판 온도 300℃ ∼ 350℃ 에서 RF 플라즈마 장치를 사용하여 수소 플라즈마를 조사하는 방법이나, 반도체 프로세스의 신터 처리와 동일하게 신터로에 기판을 도입하여 가열하는 방법을 적용할 수 있다.
본 발명에 관한 박막 트랜지스터는 오프셋 구조, 및 LDD 구조를 구비하고 있으므로, 제조 편차에 의한 이들 길이 (오프셋 길이 (Lo), LDD 길이 (Ldd)) 의 편차는 ON 전류의 편차의 원인이 된다. 그래서, 상기 수소 처리를 함으로써 다결정 규소의 결정 결함이 수소 원자에 의해 보상되고, 그럼으로써 ON 전류를 안정적으로 확보할 수 있기 때문에, 상기 제조 편차에 기인하는 ON 전류의 부족을 보충하고, 박막 트랜지스터의 성능을 확보할 수 있게 되어 있다.
〈제 2 실시 형태〉
다음으로, 본 발명에 관한 박막 트랜지스터의 제조 방법의 제 2 실시 형태에 대해 도 11 및 도 12 를 참조하여 설명한다. 도 11 및 도 12 는 본 실시 형태에 관한 제조 방법을 나타내는 단면 공정도이다. 본 실시 형태에서도 상기 제 1 실시 형태에 관한 박막 트랜지스터를 제조하는 방법에 대해 설명하도록 하는데, 도 11 및 도 12 에 나타내는 구성 요소 중, 도 1 내지 도 4 와 동일한 구성의 것에는 동일한 부호를 붙여 그 설명을 생략한다.
먼저, 도 11(a) 에 나타내는 바와 같이 유리나 석영 등의 기판 본체 (10a) 위에 하지 절연막 (11) 으로서, 산화 규소를 500㎚ 정도의 박막으로 막형성한다. 이어서, 도 11(b) 에 나타내는 바와 같이, 이 하지 절연막 (11) 위에 다결정 규소로 이루어지는 섬 모양의 반도체층 (42) 을 형성한다. 이 섬 모양의 반도체층 (42) 은 하지 절연막 (11) 위에 저수소 농도의 비정질 규소층을 PECVD (Plasma Enhanced Chemical Vapor Deposition) 법 등에 의해 막형성한 후, 엑시머 레이저 조사 등에 의해 상기 비정질 규소층을 다결정화하여 다결정 규소층으로 하고, 포토리소그래피법을 이용하여 패터닝함으로써 형성할 수 있다. 또한, 상기 비정질 규소의 다결정화에 앞서 비정질 규소층에 대해 이온 도핑, 이온 임플랜테이션 등의 이온 주입 수단에 의해 불순물 이온을 주입하여도 되고, 그 경우에 도즈량은 5 ×1012/㎠ 정도로 하는 것이 바람직하다. 이 불순물의 유형은 제작 트랜지스터가 N 형인 경우에는 P 형 불순물, P 형인 경우에는 N 형 불순물로 하는 것이 일반적이지만, 이에 한정되는 것은 아니다. 트랜지스터의 임계치를 어느 값으로 설정하는가에 따라 불순물의 유형을 적절히 변경할 수 있다.
다음으로, 도 11(c) 에 나타내는 바와 같이 PECVD 법 등을 이용하여 산화 규소로 이루어지는 절연 박막 (2; 게이트 절연막) 을 소정 막두께로 형성하고, 계속 하여 반도체층 (42) 위의 소정 위치에 레지스트 (38) 를 패턴 형성한다.
이어서, 상기 레지스트 (38) 를 마스크로 하여 반도체층 (42) 에 대해 불순물을 주입한다. 그럼으로써, 불순물이 저농도로 도입된 저농도 영역 (1B,1C; n － 영역) 을 반도체층 (42) 에 형성한다. 또한 이들 저농도 영역 (1B,1C) 사이에는 진성 반도체 (또는 미량 농도의 불순물이 도입된 반도체) 로 이루어지는 반도체 영역 (1A) 이 형성되어 있다. 이 불순물의 주입에는 이온 도핑, 이온 임플랜테이션 등의 이온 주입 수단을 사용할 수 있다. 이러한 영역 (1B,1C) 을 형성할 때의 도즈량은 예컨대 Nch 트랜지스터 (인 이온) 의 경우 1 ×1013/㎠ ∼ 8 ×1013/㎠ 정도의 범위로 한다.
다음으로, 레지스트 (38) 를 박리한 후, 도 12(a) 에 나타내는 바와 같이 다시 포토리소그래피법을 이용하여 레지스트 (39) 를 패턴 형성한다. 레지스트 (39) 는 반도체층 (42) 의 반도체 영역 (1A) 을 포함하고, 상기 저농도 영역 (1B,1C) 과 부분적으로 겹치는 영역에 형성한다. 구체적으로는 도 11(c) 에 나타내는 저농도 영역 (1B,1C) 과, 도 12(a) 에 나타내는 레지스트 (39) 가 겹치는 부분의 길이 (Ldd) 가 0.5 ∼ 1.5㎛ 정도가 되도록 한다.
계속하여 레지스트 (39) 측에서 반도체층 (42) 으로 불순물을 주입하고, 레지스트 (39) 로부터 외측의 반도체층 (42) 에 고농도 불순물 영역 (1d,1e; n ＋ 영역) 을 형성한다. 상기 불순물의 주입에는 이온 도핑, 이온 임플랜테이션 등의 이온 주입 수단을 사용할 수 있다. 이들 고농도 불순물 영역 (1d,1e) 을 형성 할 때의 도즈량은 예컨대 Nch 트랜지스터 (인 이온) 의 경우 1 ×1015/㎠ ∼ 10 ×1015/㎠ 정도의 범위로 한다.
또한 레지스트 (39) 에 의해 마스크되어 있는 영역의 반도체층 (42) 에는 도 12(a) 에 나타내는 길이 (Ldd) 를 갖는 저농도 불순물 영역 (1b,1c) 이 형성되고, 이들 저농도 불순물 영역 (1b,1c) 사이에 끼여있는 영역의 반도체층 (42) 에는 불순물이 도입되지 않은 진성 반도체 영역, 또는 미량의 불순물이 도핑된 미량 분순물 영역이 형성된다.
이어서, 레지스트 (39) 를 박리하고, 그 후 상기 반도체층 (42) 에 대해 엑시머 레이저를 조사하는 방법 등에 의해 반도체층 (42) 에 도입된 불순물을 활성화시켜 둔다.
다음으로, 도 12(b) 에 나타내는 바와 같이 절연막 (2) 을 통해 반도체 영역 (1A) 과 대향하는 영역에 포토리소그래피 기술 등을 이용하여 게이트 전극 (32) 을 형성한다. 이 게이트 전극 (32) 은 저농도 불순물 영역 (1b,1c) 의 반도체 영역 (1A) 측의 가장자리단으로부터 소정 거리 (Lo) 만큼 이간되어 형성된다. 그럼으로써, 반도체층 (1A) 내에 게이트 전극 (32) 과 대향하는 채널 영역 (1a) 이 형성됨과 동시에, 그 양측에 배치되어 게이트 전극 (32) 과는 대향하지 않는 오프셋 영역 (1a1,1a2) 이 형성된다.
다음으로, 도 12(c) 에 나타내는 바와 같이, 게이트 전극 (32) 및 절연 박막 (2) 을 덮도록 산화 규소를 400㎚ 정도의 막두께로 막형성하고, 층간 절연막 (13) 을 형성한다. 여기서, 전술한 엑시머 레이저 조사에 의한 활성화 대신에 가열로 등의 가열 수단에 의해 기판을 300℃ 정도로 가열하여 반도체층 (42) 에 도입된 불순물을 활성화시켜도 된다.
이어서, 층간 절연막 (13) 을 관통하여 반도체층 (42) 의 고농도 소스 영역 (1d), 고농도 드레인 영역 (1e) 에 이르는 2 개의 컨택트 홀 (116,117) 을 포토리소그래피법에 의해 형성한다. 그 후, 층간 절연막 (13) 위에 예컨대 Ti/Al/Ti 의 적층막을 스퍼터법 등의 막형성법에 의해 형성하고, 계속하여 포토리소그래피법에 의해 상기 적층막을 패터닝하고, 도 12(c) 에 나타내는 소스 전극 (16) 및 드레인 전극 (17) 을 형성한다.
이상의 도 11 및 도 12 에 나타낸 공정에 의해 반도체층 (42) 의 채널 영역 (1a) 의 양측에 각각 형성된 오프셋 영역 (1a1,1a2) 과, 이들 오프셋 영역 (1a1,1a2) 의 외측에 각각 형성된 저농도 소스 영역 (1b), 저농도 드레인 영역 (1c) 을 구비한 상기 실시 형태의 TFT (300) 를 제작할 수 있다.
본 실시 형태의 박막 트랜지스터의 제조 방법에서도 상기 실시 형태와 동일하게 반도체층 (42) 으로의 불순물 주입 공정 후 또는 도중에 수소 처리 공정을 마련하는 것이 바람직하다.
본 실시 형태의 박막 트랜지스터의 제조 방법에서는 게이트 전극 (22) 을 형성하기 이전에 불순물의 활성화를 위한 어니일 (anneal) 을 실시할 수 있다. 따라서 불순물 활성화의 어니일 온도가 게이트 전극 (32) 을 구성하는 재료의 내열 온도의 제약을 받지 않게 되어 어니일을 온도를 높여 불순물의 활성화율을 향상시 킬 수 있다. 또한 함께 불순물의 도입에 의해 열화된 반도체층 (42) 의 결정성을 회복시킬 수 있다.
(표시 장치)
다음으로, 본 발명에 관한 박막 트랜지스터를 갖는 표시 장치의 실시 형태에 대해 설명한다. 이하의 실시 형태에서는 본 발명에 관한 표시 장치의 일례로서 액정 장치를 들어 도면을 참조하여 설명한다.
도 5(a) 는 본 실시 형태의 액정 장치를 각 구성 요소와 함께 대향 기판측에서 본 평면 구성도이고, 도 5(b) 는 도 5(a) 에 나타내는 H-H 선을 따른 단면 구성도이고, 도 6 은 액정 장치의 표시 영역에 있어서 매트릭스 형상으로 배열 형성된 복수의 화소에서의 회로 구성도이다.
[액정 장치의 전체 구성]
도 5(a) 및 도 5(b) 에 나타내는 바와 같이 본 실시 형태의 액정 장치는 TFT 어레이 기판 (10; 액티브 매트릭스 기판) 과, 대향 기판 (20) 이 평면에서 봤을 때 대략 직사각형 프레임 형상의 시일재 (52) 에 의해 부착되고, 이 시일재 (52) 에 둘러싸인 영역내에 액정층 (50) 이 봉입된 구성을 구비하고 있다. 시일재 (52) 내주측을 따라 평면에서 봤을 때 직사각형 프레임 형상의 주변 분리부 (53) 가 형성되고, 이 주변 분리부의 내측의 영역이 화상 표시 영역 (54) 으로 되어 있다. 시일재 (52) 의 외측 영역에는 데이터선 구동 회로 (201) 및 외부 회로 실장 단자 (202) 가 TFT 어레이 기판 (10) 의 1 변 (도시 하변) 을 따라 형성되어 있고, 이 1 변에 인접하는 2 변을 따라 각각 주사선 구동 회로 (204,204) 가 형성되어 있다. TFT 어레이 기판 (10) 의 나머지 1 변 (도시 상변) 에는 화상 표시 영역 (54) 의 양측의 주사선 구동 회로 (204,204) 사이를 접속하는 복수의 배선 (205) 이 형성되어 있다. 또한, 대향 기판 (20) 의 각 모서리부에서는 TFT 어레이 기판 (10) 과 대향 기판 (20) 사이의 전기적 도통을 취하기 위한 각 기판간 도통재 (206) 가 배치되어 있다. 본 실시 형태의 투과형 액정 장치로서 구성되고, TFT 어레이 기판 (10) 측에 배치된 광원 (도시 생략) 으로부터의 빛을 변조하여 대향 기판 (20) 측으로부터 출사하도록 되어 있다.
또, 데이터선 구동 회로 (201) 및 주사선 회로 구동 (204,204) 을 TFT 어레이 기판 (10) 위에 형성하는 대신에, 예컨대 구동용 LSI 가 실장된 COF (Chip On Film) 기판에 TFT 어레이 기판 (10) 의 주변부에 형성된 단자군을 이방성 도전막을 통해 전기적 및 기계적으로 접속하도록 해도 된다. 또한 액정 장치에서는 사용하는 액정의 종류, 즉 TN (Twisted Nematic) 모드, STN (Super Twisted Nematic) 모드, 수직 배향 모드 등의 동작 모드나 노멀리 화이트 모드 / 노멀리 블랙 모드 별로 위상차판, 편광판 등이 소정 방향으로 배치되지만 여기서는 도시를 생략한다.
이러한 구조를 갖는 액정 장치의 화상 표시 영역에는 도 6 에 나타내는 바와 같이 복수의 화소 (41) 가 매트릭스 형상으로 배치되어 있고, 이들 화소 (41) 의 각각에는 화소 스위칭용으로서 P 형의 p-SiTFT (30) 가 형성되어 있다. 이 TFT (30) 에는 멀티 게이트 구조가 채용되어 있어 싱글 게이트 구조를 채용한 것에 비해 TFT (30) 의 하나의 TFT 에 인가되는 드레인 소스 간 전압을 저감할 수 있도록 되어 있다.
이 TFT (30) 의 복수의 게이트 전극에는 주사선 (3a) 이 전기적으로 접속되어 있고, 주사선 (3a) 으로부터 소정 타이밍으로 펄스 형상의 주사 신호 (G1,G2,…Gm) 가 이 순서대로 선 순차 방식으로 인가되도록 되어 있다. 또한, TFT (30) 의 소스부에는 데이터선 (6a) 이 전기적으로 접속되어 있고, 1 주사 기간내에 화상 신호 (S1,S2,…Sn) 가 공급되도록 되어 있다.
TFT (30) 의 드레인부에는 화소 전극 (9) 이 전기적으로 접속되어 있고, 1 주사 기간 내에 데이터선 (6a) 으로부터 공급되는 화상 신호 (S1,S2,…Sn) 가 각 화소에 소정 타이밍으로 기록되도록 되어 있다. 이렇게 하여 화소 전극 (9) 을 통해 액정에 기록된 소정 레벨의 화상 신호 (S1,S2,…Sn) 는 도 5(b) 에 나타내는 대향 기판 (20) 의 공통 전극 (21) 과의 사이에서 일정 기간 유지된다. 또한 유지된 화상 신호 (S1,S2,…Sn) 가 리크되는 것을 방지하기 위해 화소 전극 (9) 과 공통 전극 (21) 사이에 형성된 액정 용량과 병렬로 유지 용량 (70) 이 부가되고 있다.
[화소의 상세 구성]
도 7 은 본 실시 형태의 액정 장치를 구성하는 TFT 어레이 기판 (10) 위의 화소 영역을 나타내는 평면 구성도이고, 도 8 은 도 7 의 A-A' 선을 따른 단면 구성도이다.
도 7 에 나타내는 바와 같이 TFT 어레이 기판 위에는 데이터선 (6a) 과 주사선 (3a) 이 서로 교차하여 형성되고, 이들 데이터선 (6a) 과 주사선 (3a) 에 의해 구획된 대략 직사각 형상의 영역에 의해 화소 (41) 가 구성되어 있고, 이 화소 (41) 에는 평면에서 봤을 때 개략 역 L 자형의 반도체층 (42) 이 형성되어 있다. 주사선 (3a) 은 데이터선 (6a) 과 교차하는 방향으로 연장되는 주사선 본선부 (31) 와, 이 본선부 (31) 에서 화소 (41) 중앙측으로 연장된 복수개 (도 7 에서는 2 개) 의 게이트 전극 (32,33) 을 갖고 있고, 이들 게이트 전극 (32,33) 이 상기 반도체층 (42) 의 주사선 본선부 (31) 와 평행하게 연장되는 부분과 교차함으로써, 더블 게이트 구조의 TFT 를 구성하고 있다.
상기 반도체층 (42) 의 일단은 데이터선 (6a) 과의 교차부에 형성된 소스 컨택트 홀 (43) 을 통해 데이터선 (6a) 과 전기적으로 접속되고, 타단은 화소 (41) 의 대략 중앙부까지 연장되고, 평면에서 봤을 때 직사각 형상의 용량 전극 (44) 과 일체적으로 접속되어 있다. 그리고, 이 용량 전극 (44) 과, 상기 주사선 본선부 (31) 와 평행하게 연장되는 용량선 (48) 이 평면적으로 겹치는 부분에서 상기 유지 용량 (70) 을 형성하고 있다.
화소 (41) 와 거의 겹치는 평면 영역에 형성된 평면에서 봤을 때 직사각 형상의 화소 전극 (9) 은 ITO 등의 투명 도전 재료로 이루어지고, 반도체층 (42) 의 도시 상하 방향으로 연장되는 부분과, 중계 전극층 (45) 을 통해 전기적으로 접속되어 있다. 즉, 화소 컨택트 홀 (46) 을 통해 화소 전극 (9) 과 중계 도전층 (45) 이 전기적으로 접속되고, 드레인 컨택트 홀 (47) 을 통해 중계 도전층 (45) 과 TFT (30) 의 반도체층 (42) 이 전기적으로 접속됨으로써, 화소 전극 (9) 과 TFT (30) 가 전기적으로 접속되어 있다.
다음으로, 도 8 에 나타내는 단면 구조에서, TFT 어레이 기판 (10) 은 예컨 대 석영, 유리, 플라스틱 등으로 이루어지는 기판 본체 (10a) 의 일면측에 하지 절연막 (11) 이 형성되고, 이 하지 절연막 (11) 위에 TFT (30) 가 형성되어 있다. 하지 절연막 (11) 은 기판 본체 (10a) 의 표면 거칠음이나 오염 등에 의한 TFT (30) 의 특성 열화를 억제하는 작용을 나타낸다.
TFT (30) 는 상기 기술한 바와 같이 더블 게이트 구조이고, 본 실시 형태의 경우, LDD 구조, 및 오프셋 구조를 갖고 있다. 보다 상세하게는 TFT (30) 는 게이트 전극 (32,33) 과 반도체층 (42) 의 상기 게이트 전극 (32,33) 과 대향하는 영역에 형성된 2 군데의 채널 영역 (1a) 과 게이트 전극 (32,33) 과 반도체층 (42) 을 절연하여 게이트 절연막을 구성하는 절연 박막 (2) 을 주체로 하여 구성되어 있고, 상기 2 군데의 채널 영역 (1a) 의 양측에 각각 형성되어 오프셋 구조를 이루는 오프셋 영역 (1a1,1a2) 과, 이들 오프셋 영역 (1a1,1a2) 의 외측에 각각 형성되어 LDD 부를 이루는 저농도 소스 영역 (1b) 및 저농도 드레인 영역 (1c) 과, 이들 LDD 부의 양측에 형성된 고농도 소스 영역 (1d) 및 고농도 드레인 영역 (1e) 과, 채널 영역 (1a) 사이에 형성된 고농도 소스/드레인 영역 (1f) 을 구비하고 있다.
본 실시 형태에 관한 반도체층 (42) 은 다결정 규소에 의해 형성되어 있고, N 형의 TFT (30) 를 형성하기 위해 상기 각 소스/드레인 영역 (1b ∼ 1f) 에는 예컨대 인 이온이 주입되어 있다.
반도체층 (42) 의 고농도 드레인 영역 (1e) 은 화소 (41) 의 중앙부측으로 연장되어 용량 전극 (44) 을 형성하고 있다. 또한 도 7 에 나타내는 용량 전극 (44) 과 대향하여 형성된 용량선 (48) 은 주사선 (3a) 과 같은 층에 형성되고, 도 8 에 나타내는 절연 박막 (2) 을 통해 대향한 영역에서 상기 유지 용량 (70) 을 형성하고 있다.
주사선 (3a) (및 용량선 (48)) 을 덮어 제 1 층간 절연막 (13) 이 형성되어 있고, 제 1 층간 절연막 (13) 위에는 데이터선 (6a) 및 중계 도전층 (45) 이 같은 층으로 형성되어 있다.
또한, 반도체층 (42) 의 고농도 소스 영역 (1d) 위에, 제 1 층간 절연막 (13) 을 관통하는 소스 컨택트 홀 (43) 이 형성되고, 이 소스 컨택트 홀 (43) 을 통해 데이터선 (6a) 과 고농도 소스 영역 (1d) 이 전기적으로 접속되어 있다. 한편, 고농도 드레인 영역 (1e) 위에 제 1 층간 절연막 (13) 을 관통하는 드레인 컨택트 홀 (47) 이 형성되고, 이 드레인 컨택트 홀 (47) 을 통해 중계 도전층 (45) 과 고농도 드레인 영역 (1e) 이 전기적으로 접속되어 있다.
데이터선 (6a) 및 중계 도전층 (45) 을 덮도록 제 2 층간 절연막 (14) 이 형성되어 있고, 제 2 층간 절연막 (14) 위에 화소 전극 (9) 이 형성되어 있다. 화소 전극 (9) 은 ITO 등의 투명 도전 재료로 구성되어 있다. 그리고, 상기 중계 도전층 (45) 의 평면 영역에 있어서, 상기 제 2 층간 절연막 (14) 을 관통하는 화소 컨택트 홀 (46) 이 형성되고, 이 화소 컨택트 홀 (46) 을 통해 화소 전극 (9) 과 중계 도전층 (45) 이 전기적으로 접속되어 있다. 이상의 구성에 의해 중계 도전층 (45) 을 통해 반도체층 (42) 의 고농도 드레인 영역 (1e) 과 화소 전극 (9) 이 전기적으로 접속되어 있다. 또 TFT 어레이 기판 (10) 의 가장 표면에는 러빙 처리 등의 배향 처리가 실시된 폴리이미드막 등으로 이루어지는 배향막 (15) 이 형성되어 있다.
한편, 대향 기판 (20) 은 기판 본체 (20a) 의 액정층 (50) 측에 전체면에 형성된 공통 전극 (21) 과, 이 공통 전극 (21) 을 덮어 형성된 배향막 (22) 을 구비하고 있다. 공통 전극 (21) 은 ITO 등의 투명 도전 재료에 의해 형성할 수 있고, 배향막 (22) 은 상기 TFT 어레이 기판 (10) 의 배향막 (15) 과 동일한 구성으로 할 수 있다. 또한 컬러 표시를 하는 경우에는 각 화소 (41) 에 대응하여 예컨대 R (적), G (녹), B (청) 의 색재층을 구비한 컬러 필터를 기판 본체 (10a) 또는 기판 본체 (20a) 위에 형성하면 된다.
상기 구성의 본 실시 형태에 관한 액정 장치에서는 그 화소 스위칭용 TFT 소자로서 상기 실시 형태의 TFT (300) 와 동등한 구성을 구비한 TFT (30) 가 구비되어 있다. 즉, TFT (30) 는 종래의 오프셋 구조의 TFT 와 비교하여도 OFF 전류의 저감을 실현하고 있고, 또한, 종래의 LDD 구조의 TFT 에 비해도 핫캐리어에 의한 특성 열화가 발생되기 어려운 TFT 로 되어 있다. 따라서, 본 실시 형태의 액정 장치는 화소의 액정 용량이 작아진 경우에도 양호한 유지 특성을 얻을 수 있고, 또한 우수한 신뢰성을 얻을 수 있도록 되어 있고, 예컨대 400 ppi 이상의 초고정세화에도 충분히 대응할 수 있는 액정 장치로 되어 있다.
또, 상기 실시 형태에서는 TFT 를 더블 게이트 구조로 한 예를 나타내었으나 본 발명은 이에 한정되지 않고, 3 중 게이트 (트리플 게이트) 나 4 중 게이트 이상으로 해도 된다. 또한, 도시한 패턴 형상이나 단면 구조, 각 막의 구성 재료 등에 관한 기재는 극히 일례에 지나지 않으며, 적절히 변경이 가능하다.
[주변 회로]
상기 실시 형태의 박막 트랜지스터 (300,310) 는 표시 장치의 주변 회로에도 적용할 수 있다. 이하에서는 도 9 를 참조하면서 본 발명에 관한 박막 트랜지스터를 바람직하게 사용할 수 있는 주변 회로의 구성에 대해 설명한다.
도 9 는 TFT 어레이 기판 (10), 및 데이터선 구동 회로 (201), 주사선 구동 회로 (204) 의 회로 구성을 나타내는 도면이다. 도 9 에서 부호 110 은 시프트 레지스터, 120 은 제 1 래치 회로, 130 은 제 2 래치 회로, 140 은 셀렉터부, 150 은 드라이버부, 160 은 멀티플렉서 회로를 나타내고, 이들 회로에 의해 도 5 에 나타낸 데이터선 구동 회로 (201) 가 구성되어 있다. 주사선 구동 회로 (204) 는 n 개의 주사선 (Y1, Y2, …Yn) 에 의해 화상 표시 영역 (54) 과 접속되어 있다.
화상 표시 영역 (54) 에는 n 행 m 열 (n, m 은 정수) 의 화소 매트릭스가 형성되어 있고, 각 화소 (41…) 는 배선을 통해 데이터선 구동 회로 (201), 주사선 구동 회로 (204) 와 접속되어 있다. 또한, 데이터선 구동 회로 (201) 및 주사선 구동 회로 (204) 는 외부 제어 회로 (500) 와 전기적으로 접속되어 있고, 이 외부 제어 회로 (500) 로부터 공급되는 화상 데이터나 타이밍 신호 등에 기초하여 화상 표시 영역 (54) 을 구동하도록 되어 있다.
상기 외부 제어 회로 (500) 로부터는 도 9 에 나타내는 바와 같이 화상 데이터 (DATA), 래치 타이밍 신호 (LP), 시프트 레지스터의 스타트 신호 (ST), 데이터 클록 신호 (CLX), 및 선택 신호인 셀렉트 신호 (S1,S2,S3) 가 데이터선 구동 회로 (201) 에 공급된다. 또한, 주사선 구동 회로 (204) 에는 스타트 신호 (DY), 라 인의 시프트 신호 (CLY) 가 공급된다.
시프트 레지스터부 (110) 에는 클록 신호 (CLX) 와 스타트 신호 (ST) 가 입력된다. 스타트 신호 (ST) 는 클록 신호 (CLX) 에 따라 시프트 레지스터부 (110) 내를 차례로 시트프해 간다. 시프트 레지스터부 (110) 의 각 단위 레지스터로부터의 출력 신호는 제 1 래치 회로 (120) 의 각 단위 래치 회로에 입력된다. 한편, 화상 신호인 화상 데이터 (DATA) 는 동시에 모든 단위 래치 회로에 공급되고 있다. 단위 레지스터로부터의 출력 신호가 입력되면 화상 데이터 (DATA) 는 제 1 래치 회로 (120) 의 각 단위 래치 회로에 차례로 스토어되어 간다. 화상 데이터 (DATA) 는 예컨대 6 비트의 디지털 신호이다. 따라서, 1 라인분 즉 1 수평 주사선분의 m 개의 화상 데이터가 제 1 래치 회로 (120) 에 스토어되도록 구성되어 있다.
제 2 래치 회로 (130) 는 제 1 래치 회로 (120) 의 화상 데이터 (DATA) 를 그대로 래치하는 회로이다. 따라서, 제 2 래치 회로 (130) 에는 1 라인분의 데이터인 m 개의 데이터가 래치된다.
셀렉터부 (140) 는 복수의 셀렉터 회로 (140(1), 140(2), …140(k)) 로 이루어진다. 1 라인분의 화상 데이터 (DATA) 를 1 라인분의 데이터의 선두 또는 종단으로부터, 연속한 3 개씩의 데이터로 구분하여 분할함으로써, 복수의 세트를 형성하고, 각 세트의 3 개의 데이터는 대응하는 각 셀렉터 회로에 입력되어 있다. 구체적으로는 셀렉터 회로 (140(1)) 에는 화상 데이터 (DATA) 의 1, 2, 3 이 입력되고, 셀렉터 회로 (140(2)) 에는 화상 데이터 (DATA) 의 4, 5, 6 이 입력되고, 셀 렉터 회로 (140(k)) 에는 화상 데이터 (DATA) 의 m-2, m-1, m 이 입력된다.
셀렉터부 (140) 에는 셀렉트 신호 (S1,S2,S3) 가 공급되고, 각 셀렉터 회로 (140(1) ∼ 140(k)) 는 셀렉트 신호 (S1,S2,S3) 에 따라 3 개의 입력 화상 데이터 중에서 미리 결정된 1 개의 화상 데이터를 선택하여 출력 신호로서, 드라이버부 (150) 의 대응하는 드라이버 회로에 공급한다.
드라이버부 (150) 는 복수의 드라이버 회로 (150(1), 150(2), …150(k)) 로 이루어진다. 예컨대 셀렉트 신호 (S1) 가 공급되었을 때에는 셀렉터 회로 140(1) 로부터는 화상 데이터 (DATA[1]) 가 드라이버 회로 (150(1)) 에 출력되고, 셀렉터 회로 (140(2)) 로부터는 화상 데이터 (DATA[4]) 가 드라이버 회로 (150(2)) 에 출력되고, 셀렉터 회로 (140(k)) 로부터는 화상 데이터 (DATA[m-2]) 가 드라이버 회로 (150(k)) 에 출력된다. 각 드라이버 회로는 디지털 아날로그 변환기, 증폭 회로 등을 포함한다.
아날로그 신호로 변환된 각 드라이버 회로로부터의 화상 신호는 소스선군 (7) 을 통해 멀티플렉서부 (160) 의 대응하는 멀티플렉서 회로에 공급된다. 멀티플렉서부 (160) 는 복수의 멀티플렉서 회로 (160(1), 160(2), …160(k)) 로 이루어진다. 각 멀티플렉서 회로는 3 개의 스위치 회로 (SW1,SW2,SW3) 를 갖는다. 각 드라이버 회로로부터 공급된 화상 신호는 대응하는 멀티플렉서 회로의 3 개의 스위치 회로 (SW1,SW2,SW3) 의 일단에 공급된다. 출력측이 되는 각 스위치 회로의 타단은 화상 표시 영역 (54) 의 X 방향의 데이터선군 (X1 ∼ Xm) 중, 대응하는 데이터선에 접속되어 있다. 또한, 멀티플렉서부 (160) 에는 각 스위치 회로 를 ON-OFF 하는 셀렉트 신호 (S1,S2,S3) 가 공급된다. 멀티플렉서부 (160) 는 셀렉트 신호 (S1,S2,S3) 에 따라 미리 결정된 스위치 회로 (SW1 ∼ SW3) 의 1 개를 ON 으로 하여 드라이버 회로로부터 공급된 화상 신호를 소정 데이터선에 공급한다.
예컨대 셀렉트 신호 (S1) 가 공급되었을 때에는 멀티플렉서 회로 (160(1)) 의 스위치 회로 (SW1) 가 ON 으로 되어 화상 데이터 (DATA[1]) 에 대응하는 화상 신호가 데이터선 (X1) 에 출력된다. 동일하게, 멀티플렉서 회로 (160(2)) 의 스위치 회로 (SW1) 도 ON 으로 되어 화상 데이터 (DATA[4]) 에 대응하는 화상 신호가 데이터선 (X4) 에 출력된다. 동일하게, 멀티플렉서 회로 (160(k)) 의 스위치 회로 (SW1) 도 ON 으로 되어 화상 데이터 (DATA[m-2]) 에 대응하는 화상 신호가 데이터선 (Xm-2) 에 출력된다.
또한, 예컨대 셀렉트 신호 (S2) 가 공급되었을 때에는 멀티플렉서 회로 (160(1)) 의 스위치 회로 (SW2) 가 ON 으로 되어 화상 데이터 (DATA[2]) 에 대응하는 화상 신호가 데이터선 (X2) 에 출력된다. 동일하게, 멀티플렉서 회로 (160(2)) 의 스위치 회로 (SW2) 도 ON 으로 되어 화상 데이터 (DATA[5]) 에 대응하는 화상 신호가 데이터선 (X5) 에 출력된다. 동일하게, 멀티플렉서 회로 (160(k)) 의 스위치 회로 (SW2) 도 ON 으로 되어 화상 데이터 (DATA[m-1]) 에 대응하는 화상 신호가 데이터선 (Xm-1) 에 출력된다.
또한, 셀렉트 신호 (S3) 가 공급되었을 때에는 멀티플렉서 회로 (160(1)) 의 스위치 회로 (SW3) 가 ON 으로 되어 화상 데이터 DATA[3] 에 대응하는 화상 신호가 데이터선 (X3) 에 출력된다. 동일하게, 멀티플렉서 회로 (160(2)) 의 스위치 회로 (SW3) 도 ON 으로 되어 화상 데이터 (DATA[6]) 에 대응하는 화상 신호가 데이터선 (X6) 에 출력된다. 동일하게, 멀티플렉서 회로 (160(k)) 의 스위치 회로 (SW3) 도 ON 으로 되어 화상 데이터 (DATA[m]) 에 대응하는 화상 신호가 데이터선 (Xm) 에 출력된다.
이상과 같이 각 멀티플렉서 회로는 셀렉트 신호에 따라 미리 결정된 스위치 회로를 ON 하도록 전환함으로써, 각 드라이버 회로로부터의 화상 신호를 순차적으로 선택하여 대응하는 소스선에 출력한다. 이 때, 셀렉트 신호는 각 멀티플렉서 회로의 미리 결정된 스위치 회로를 동시에 ON 하도록 전환하므로, 각 멀티플렉서 회로의 출력은 각각의 대응하는 소스선에 동시에 공급된다.
또, 이상의 설명에서는 래치 회로의 3 개의 출력을 1 세트로 하고, 멀티플렉서 회로의 출력도 3 개로 하여 설명하였으나, 본 발명은 이에 한정되지 않고 래치 회로 및 멀티플렉서 회로에 있어서 2 개의 출력, 또는 보다 많은 출력을 1 세트로 해도 된다. 그 경우, 셀렉트 신호의 종류는 1 세트에 포함되는 출력의 수만큼 셀렉터부 및 멀티플렉서부에 공급된다.
상기 실시 형태의 박막 트랜지스터는 상기 멀티플렉서 회로 (160) 의 스위치 회로 (SW1 ∼ SW3) 에 바람직하게 사용할 수 있다. 본 발명에 관한 박막 트랜지스터는 상기 기재한 바와 같이 OFF 전류, 및 핫캐리어 열화가 작다는 이점을 갖고, 화상 표시 영역 (54) 의 화소 (41) 와 직접 접속되는 멀티플렉서 회로 (160) 에는 바람직하다. 가령, 제조 편차에 의해 TFT 의 ON 전류가 저하되었을 경우에도 폴리 규소 TFT 의 ON 전류는 비정질 규소 TFT 의 수배 이상이기 때문에, 도 9 에 나타내는 1 : 3 의 멀티플렉서 회로 (160) 와 같이 비율이 작은 멀티플렉서 회로에서는 그 전류 능력이 부족한 경우는 없다.
또한, 화소를 초고정세화하면 화소의 액정 용량이 피치의 2 승에 반비례하여 작아지므로, 전류 능력에 여유가 생겨 멀티플렉서 회로 (160) 의 비를 크게 하여 주변 회로의 집적도를 향상시킬 수 있게 된다. 한편, 초고정세화에서 문제가 되는 OFF 전류의 저감이라는 관점에서는 본 발명의 기술에 의해 해결할 수 있다.
(투사형 표시 장치)
다음으로, 상기 기술한 액정 장치를 구비한 전자 기기의 일 형태인 투사형 표시 장치에 대해 설명한다.
도 10 은 상기 기술한 액정 장치를 라이트 밸브로서 구비한 투사형 표시 장치의 구성을 나타내는 평면도이다. 본 투사형 액정 표시 장치 (1110) 는 상기 실시 형태의 액정 장치를 각 RGB 용 라이트 밸브 (100R,100G,100B) 로서 사용한 3 판식 프로젝터로서 구성되어 있다. 이 액정 프로젝터 (1110) 에서는 메탈 할라이드 램프 등의 백색 광원의 램프 유닛 (1112) 으로부터 빛이 출사되면 3 장의 미러 (1116) 및 2 장의 다이크로익 미러 (1118) 에 의해 R, G, B 의 3 원색에 대응하는 광 성분 (R, G, B) 으로 분리되고 (광 분리 수단), 대응하는 라이트 밸브 (100R,100G,100B) (액정 장치/액정 라이트 밸브) 에 각각 유도된다. 이 때에 광 성분 (B) 은 광로가 길기 때문에, 광 손실을 방지하기 위해 입사 렌즈 (1132), 릴레이 렌즈 (1133), 및 출사 렌즈 (1134) 로 이루어지는 릴레이 렌즈계 (1131) 를 통해 유도된다. 그리고, 라이트 밸브 (100R,100G,100B) 에 의해 각각 변조된 3 원색에 대응하는 광 성분 (R,G,B) 은 다이크로익 프리즘 (1122; 광 합성 수단) 으로 3 방향으로부터 입사되고, 다시 합성된 후, 투사 렌즈 (투사 광학계; 1124) 를 통해 스크린 (1130) 등에 컬러 화상으로서 확대 투영된다.
이 투사형 표시 장치에서는 트랜지스터 OFF 리크 전류가 매우 낮은 레벨로까지 저감된 액정 장치를 사용하므로, 400 ppi 클래스의 초고정세 표시가 가능해진다.
또, 본 발명은 상기 기술한 실시 형태에 한정되는 것은 아니고, 본 발명의 취지를 벗어나지 않는 범위에서 다양하게 변형하여 실시할 수 있다. 본 발명의 액티브 매트릭스 기판은 액정 장치에 한정되지 않고, 예컨대 일렉트로 루미네선스 (EL), 플라즈마 발광이나 전자 방출에 의한 형광 등을 사용한 표시 장치, 또는 디지털 마이크로 미러 디바이스 (DMD) 를 사용한 표시 장치, 및 이들 표시 장치를 구비한 전자 기기에 대해서도 바람직하게 사용할 수 있다.
본 발명의 박막 트랜지스터의 구성에 따르면 N 형 또는 P 형 어느 유형이라도 박막 트랜지스터의 리크 전류를 저감하면서 신뢰성을 확보할 수 있다.
다음으로, 본 발명의 액티브 매트릭스 기판의 구성에 따르면 화소 스위칭용 소자, 또는 주변 회로 소자로서 구비된 박막 트랜지스터를 본 발명에 관한 박막 트랜지스터에 의해 구성할 수 있으므로, 화소의 유지 특성이 양호하고, 또한 스위치 소자의 신뢰성이 우수하여 초고정세 표시 장치에 사용하기에 적합한 액티브 매트릭스 기판을 제공할 수 있다.
다음으로, 본 발명의 표시 장치의 구성에 따르면 화소의 유지 특성, 및 신뢰성이 우수한 초고정세 표시 장치를 제공할 수 있다.
다음으로, 본 발명의 전자 기기의 구성에 따르면 고화질, 고정세의 표시부를 구비한 전자 기기가 제공된다.

Claims (13)

  1. 절연 기판 상에 형성된 반도체층과, 게이트 절연막과, 게이트 전극과, 상기 반도체층에 접속되는 드레인 전극 및 소스 전극을 구비하는 박막 트랜지스터로서,
    상기 반도체층은, 불순물이 고농도로 확산된 고농도 불순물 영역;
    상기 고농도 불순물 영역의 게이트 전극측에 형성되어 불순물이 저농도로 확산된 저농도 불순물 영역; 및
    상기 저농도 불순물 영역의 게이트 전극측에 형성되어, 불순물이 미량 확산된 영역, 또는 불순물을 포함하지 않는 진성 반도체 영역으로 된 오프셋 영역
    을 가지고,
    상기 고농도 불순물 영역에는 소스 전극 또는 드레인 전극을 접속하고,
    상기 반도체층 상에는 상기 게이트 전극을, 상기 게이트 절연막을 통해서 상기 반도체층의 상기 고농도 불순물 영역, 저농도 불순물 영역, 및 오프셋 영역의 어느 것에도 겹치지 않도록 설치하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 고농도 불순물 영역에는 N 형 불순물이 고농도로 확산되어 있으며,
    상기 저농도 불순물 영역에는 N 형 불순물이 저농도로 확산되어 있으며,
    상기 오프셋 영역은, P 형 불순물을 미량 농도로 확산시켜 이루어지는 영역이거나, 또는 진성 반도체 영역이며,
    N 채널형인 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 고농도 불순물 영역에는 P 형 불순물이 고농도로 확산되어 있으며,
    상기 저농도 불순물 영역에는 P 형 불순물이 저농도로 확산되어 있으며,
    상기 오프셋 영역은, N 형 불순물을 미량 농도로 확산시켜 이루어지는 영역이거나, 또는 진성 반도체 영역이며,
    P 채널형인 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 게이트 전극과 전기적으로 접속되고, 상기 게이트 전극 상에 층간 절연막을 통해서 상기 반도체층의 오프셋 영역을 평면적으로 덮도록 형성된 제 2 게이트 전극을 더 구비하는 것을 특징으로 하는 박막 트랜지스터.
  5. 제 4 항에 있어서,
    상기 제 2 게이트 전극이 상기 고농도 불순물 영역보다 내측에 형성되어 있는 것을 특징으로 하는 박막 트랜지스터.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 게이트 전극을 복수개 구비하는 것을 특징으로 하는 박막 트랜지스터.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 박막 트랜지스터를 구비하는 것을 특징으로 하는 액티브 매트릭스 기판.
  8. 제 7 항에 기재된 액티브 매트릭스 기판을 구비한 것을 특징으로 하는 표시 장치.
  9. 복수의 주사선;
    복수의 데이터선;
    상기 복수의 주사선 및 상기 복수의 데이터선의 교점에 각각 배치된 박막 트랜지스터 및 화소 전극;
    상기 복수의 데이터선에 데이터를 공급하는 데이터선 구동 회로; 및
    상기 복수의 주사선에 주사 신호를 공급하는 주사선 구동 회로를 구비하고,
    상기 데이터선 구동 회로는 셀렉트 신호에 대응하여 하나의 화상 신호선으로부터의 화상 신호를 복수의 데이터선에 선택 출력하는 멀티플렉서 회로를 갖고, 상기 복수의 주사선 및 상기 복수의 데이터선의 교점에 각각 배치된 박막 트랜지스터는 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 박막 트랜지스터로 이루어지는 것을 특징으로 하는 표시 장치.
  10. 복수의 주사선;
    복수의 데이터선;
    상기 복수의 주사선 및 상기 복수의 데이터선의 교점에 각각 배치된 박막 트랜지스터 및 화소 전극;
    상기 복수의 데이터선에 데이터를 공급하는 데이터선 구동 회로; 및
    상기 복수의 주사선에 주사 신호를 공급하는 주사선 구동 회로
    를 구비하고,
    상기 데이터선 구동 회로는 셀렉트 신호에 대응하여 하나의 화상 신호선으로부터의 화상 신호를 복수의 데이터선에 선택 출력하는 멀티플렉서 회로를 갖고,
    상기 멀티플렉서 회로의 박막 트랜지스터는 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 박막 트랜지스터로 이루어지는 것을 특징으로 하는 표시 장치.
  11. 제 8 항에 기재된 표시 장치를 구비하는 것을 특징으로 하는 전자 기기.
  12. 제 9 항에 기재된 표시 장치를 구비하는 것을 특징으로 하는 전자 기기.
  13. 제 10 항에 기재된 표시 장치를 구비하는 것을 특징으로 하는 전자 기기.
KR1020040051557A 2003-07-18 2004-07-02 박막 트랜지스터, 액티브 매트릭스 기판, 표시 장치 및전자 기기 KR100626134B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003277136 2003-07-18
JPJP-P-2003-00277136 2003-07-18
JP2004127734A JP2005057242A (ja) 2003-07-18 2004-04-23 薄膜トランジスタ、アクティブマトリクス基板、表示装置、及び電子機器
JPJP-P-2004-00127734 2004-04-23

Publications (2)

Publication Number Publication Date
KR20050009667A KR20050009667A (ko) 2005-01-25
KR100626134B1 true KR100626134B1 (ko) 2006-09-21

Family

ID=34137904

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040051557A KR100626134B1 (ko) 2003-07-18 2004-07-02 박막 트랜지스터, 액티브 매트릭스 기판, 표시 장치 및전자 기기

Country Status (5)

Country Link
US (1) US20050036080A1 (ko)
JP (1) JP2005057242A (ko)
KR (1) KR100626134B1 (ko)
CN (1) CN1577893A (ko)
TW (1) TWI244213B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100595456B1 (ko) * 2003-12-29 2006-06-30 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
JP4876548B2 (ja) * 2005-11-22 2012-02-15 セイコーエプソン株式会社 電気光学装置の製造方法
JP2007226175A (ja) * 2006-01-26 2007-09-06 Epson Imaging Devices Corp 液晶装置及び電子機器
KR100978263B1 (ko) * 2006-05-12 2010-08-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
JP4225347B2 (ja) * 2006-12-15 2009-02-18 セイコーエプソン株式会社 電気光学装置及び電子機器
KR101348025B1 (ko) * 2007-04-04 2014-01-06 삼성전자주식회사 박막 트랜지스터의 제조방법
JP2011040593A (ja) * 2009-08-12 2011-02-24 Seiko Epson Corp 半導体装置ならびに半導体装置の製造方法
CN103151388B (zh) * 2013-03-05 2015-11-11 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管及其制备方法、阵列基板
KR102173707B1 (ko) 2013-05-31 2020-11-04 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치
US10133419B2 (en) * 2013-08-07 2018-11-20 Synaptics Incorporated Flexible processing module for different integrated touch and display configurations
US9704888B2 (en) 2014-01-08 2017-07-11 Apple Inc. Display circuitry with reduced metal routing resistance
CN103901690A (zh) * 2014-03-20 2014-07-02 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN105097940A (zh) * 2014-04-25 2015-11-25 上海和辉光电有限公司 薄膜晶体管阵列衬底结构及其制造方法
CN104681627B (zh) * 2015-03-10 2019-09-06 京东方科技集团股份有限公司 阵列基板、薄膜晶体管及制作方法、显示装置
US10566354B2 (en) * 2018-02-26 2020-02-18 Wuhan China Star Optoelectronics Technology Co., Ltd. Array substrate, touch display screen and manufacturing method of array substrate
KR102517126B1 (ko) * 2018-09-28 2023-04-03 삼성디스플레이 주식회사 표시 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263705A (ja) * 1994-03-24 1995-10-13 Sony Corp 薄膜トランジスタ
KR20030057074A (ko) * 2001-12-28 2003-07-04 엘지.필립스 엘시디 주식회사 다결정 박막트랜지스터 및 그 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3634061B2 (ja) * 1996-04-01 2005-03-30 株式会社半導体エネルギー研究所 液晶表示装置
SG160191A1 (en) * 2001-02-28 2010-04-29 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
KR100389715B1 (ko) * 2001-06-11 2003-07-02 엘지.필립스 엘시디 주식회사 액정 표시 장치의 구동 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263705A (ja) * 1994-03-24 1995-10-13 Sony Corp 薄膜トランジスタ
KR20030057074A (ko) * 2001-12-28 2003-07-04 엘지.필립스 엘시디 주식회사 다결정 박막트랜지스터 및 그 제조방법

Also Published As

Publication number Publication date
CN1577893A (zh) 2005-02-09
US20050036080A1 (en) 2005-02-17
JP2005057242A (ja) 2005-03-03
KR20050009667A (ko) 2005-01-25
TW200518346A (en) 2005-06-01
TWI244213B (en) 2005-11-21

Similar Documents

Publication Publication Date Title
JP3716580B2 (ja) 液晶装置及びその製造方法、並びに投写型表示装置
KR100501128B1 (ko) 각 화소에 보조 용량을 구비하는 액티브 매트릭스형 표시장치
KR100626134B1 (ko) 박막 트랜지스터, 액티브 매트릭스 기판, 표시 장치 및전자 기기
KR100514509B1 (ko) 반도체 장치, 전기 광학 장치, 및 전자 기기
US7408534B2 (en) Reflective type semiconductor display device
JP2004342923A (ja) 液晶装置、アクティブマトリクス基板、表示装置、及び電子機器
JP2007102054A (ja) 電気光学装置及びその製造方法、電子機器、並びに半導体装置
JP4211644B2 (ja) 電気光学装置の製造方法
JPH11112002A (ja) 半導体装置およびその製造方法
KR100471954B1 (ko) 캐패시터, 반도체 장치, 전기 광학 장치, 캐패시터의 제조방법, 반도체 장치의 제조 방법, 전자 기기
JP2004004553A (ja) 液晶表示パネル及びドライブ回路
KR20040025845A (ko) 반도체 장치, 전기 광학 장치, 전자 기기, 반도체 장치의제조 방법
JP3830213B2 (ja) スイッチング素子を備えた基板及び液晶表示パネル並びにそれを用いた電子機器
JP2010062173A (ja) 薄膜トランジスタとその製造方法および電気光学装置とその製造方法ならびに電子機器
JP2003338628A (ja) 薄膜半導体装置、電気光学装置、電子機器、薄膜半導体装置の製造方法、電気光学装置の製造方法
JPH08160464A (ja) 液晶表示装置
JP2006253173A (ja) 電気光学装置、その製造方法、及び電子機器
JPH10253989A (ja) 表示装置
JP3965946B2 (ja) 基板装置及びその製造方法、電気光学装置並びに電子機器
JP2001298196A (ja) トランジスタアレイ基板および電気光学装置
JP3647384B2 (ja) 薄膜半導体素子およびその製造方法並びに表示パネル
JP3570410B2 (ja) 液晶装置用基板、液晶装置及び投写型表示装置
JP3674631B2 (ja) 液晶装置及び投写型表示装置
JP2000332253A (ja) 薄膜トランジスタ、アクティブマトリクス基板、電気光学装置及び電子機器
JP2002297059A (ja) ドライバ内蔵型アクティブマトリクス表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130819

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140826

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150820

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160818

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170823

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180816

Year of fee payment: 13