JP2000332253A

JP2000332253A - 薄膜トランジスタ、アクティブマトリクス基板、電気光学装置及び電子機器

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Publication number: JP2000332253A
Application number: JP14146599A
Authority: JP
Inventors: Kiyobumi Kitawada; 清文北和田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-05-21
Filing date: 1999-05-21
Publication date: 2000-11-30
Anticipated expiration: 2019-05-21
Also published as: JP3777873B2

Abstract

(57)【要約】【課題】局部的な自己発熱やホットキャリアに起因す
るゲート電圧−ドレイン電流特性の劣化を防止すること
ができるＴＦＴおよびこのＴＦＴを用いて構成したアク
ティブマトリクス基板並びに電気光学装置を提供するこ
とにある。【解決手段】ＴＦＴ１の能動層を構成するポリシリコ
ン膜からなる半導体膜２０には、チャネル幅方向に向か
って所定の間隔をあけて複数の高濃度ソース・ドレイン
領域１２２が形成されている。高濃度ソース・ドレイン
領域１２２はいずれも、ゲート電極１５の端部からみて
チャネル長方向にずれた位置に形成されている。これら
の各高濃度ソース・ドレイン領域１２２に対応して複数
のコンタクトホール１９が形成されている。半導体膜２
０において、ゲート電極１５の端部に対峙する部分、お
よびチャネル幅方向で隣接する高濃度ソース・ドレイン
領域１２２の間は低濃度領域になっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
（以下、ＴＦＴという。）、及びそれを用いて構成した
アクティブマトリクス基板並びに電気光学装置に関する
ものである。

【０００２】

【従来の技術】液晶装置を用いた電気光学装置、あるい
はエレクトロルミネッセンスなどといった電流駆動型の
発光素子を用いた電気光学装置では、ＴＦＴを用いて駆
動回路や画素スイッチング回路などを構成することが多
い。ここに用いられるＴＦＴは、従来、図１３に示すよ
うに、下地保護膜１１の形成されたガラス基板などとい
った絶縁基板１０の表面に島状のポリシリコン膜からな
る多結晶性の半導体膜２０が形成され、この島状の半導
体膜２０には、ゲート電極１５に対してゲート絶縁膜１
３を介して対峙するチャネル領域１７、およびこのチャ
ネル領域１７に接続する高濃度ソース・ドレイン領域１
２２が形成されている。この高濃度ソース・ドレイン領
域１２２に対しては、ゲート電極１５の表面側に形成さ
れた層間絶縁膜５１のコンタクトホール１９を介してソ
ース・ドレイン電極８００が電気的に接続している。こ
こで、高濃度ソース・ドレイン領域１２２は、ＴＦＴの
製造プロセスにおいてゲート電極１５をマスクとして不
純物が導入されることにより、ゲート電極１５に対して
セルフアライン的に形成されている。すなわち、図１４
に示すように、島状の半導体膜２０のうち、ゲート電極
１５と重なるチャネル領域１７の両側にはゲート電極１
５の端部と対峙する位置からチャネル長方向（矢印Ｌで
示す方向）の両側に向けて高濃度ソース・ドレイン領域
１２２が形成されている。

【０００３】このように構成したＴＦＴ１においてオン
電流の増大を図るには、半導体膜２０（チャネル領域１
７）をチャネル幅方向（矢印Ｗで示す方向）を拡張した
構造が採用される。

【０００４】

【発明が解決しようとする課題】しかしながら、ポリシ
リコン膜などといった多結晶の半導体膜２０を用いてＴ
ＦＴ１の能動層を形成すると、半導体膜２０をチャネル
幅方向に拡張するほど、ソース・ドレイン間において結
晶粒界が偏在する可能性が高くなる。このような場合に
はソース・ドレイン電流が局部的に流れるので、そのジ
ュール熱によってＴＦＴ１が自己発熱（セルフヒーティ
ング）を起こし、ＴＦＴ１の温度が局部的に上昇する。
また、幅広の半導体膜２０では結晶粒界の偏在以外の理
由でソース・ドレイン電流が局部的に流れ、そのジュー
ル熱によってＴＦＴ１が自己発熱を起こすこともある。
ここで、図１５（Ａ）には、ＴＦＴ１が大きな自己発熱
を起こしたときのゲート電圧−ドレイン電流特性（実線
Ｌ１で示す。）を、ＴＦＴ１が正常な場合のゲート電圧
−ドレイン電流特性（実線Ｌ２で示す。）と比較して示
すように、ＴＦＴ１が自己発熱すると、しきい値電圧の
変動、オン電流の低下およびオフリーク電流の増大が発
生する。それ故、局部的な発熱であっても、ＴＦＴ１の
ゲート電圧−ドレイン電流特性は劣化することになる。

【０００５】また、セルフアライン構造のＴＦＴ１で
は、ホットキャリアに起因するオン電流の低下、および
オフリーク電流の増大という問題点がある。すなわち、
Ｎ型のＴＦＴの場合であれば、ソースからドレインに向
けて走行する電子が加速されてシリコンの格子に衝突す
ると高エネルギーの電子（ホットキャリア）が発生し、
この高エネルギーの電子はゲート絶縁膜１３に注入され
たり、界面でトラップされることがある。その結果、図
１５（Ｂ）に、ホットキャリアが発生したときのゲート
電圧−ドレイン電流特性（実線Ｌ３で示す。）を、正常
な場合のゲート電圧−ドレイン電流特性（実線Ｌ４で示
す。）と比較して示すように、しきい値電圧は変動しな
いが、オン電流の低下およびオフリーク電流の増大が発
生する。

【０００６】そこで、図１６に示すように、ポリシリコ
ンからなる半導体膜２０を、チャネル幅方向に沿って所
定の間隔をあけて並列する複数の小島領域２０１〜２０
６に分割して形成し、小島領域２０１〜２０６の各々に
対して高濃度ソース・ドレイン領域１２２をゲート電極
１５に対してセルフアライン的に形成する方法が考えら
れる。この構造によれば、各小島領域２０１〜２０６の
うちの一部の小島領域２０１〜２０６に結晶粒界が集中
する可能性が低いので、結晶粒界の偏在に起因するソー
ス・ドレイン電流の集中を防止できる。しかしながら、
この構造でも、図１５（Ａ）を参照して説明した自己発
熱に起因するゲート電圧−ドレイン電流特性の劣化を完
全に抑えることが困難であり、かつ、図１５（Ｂ）を参
照して説明したホットキャリアに起因するゲート電圧−
ドレイン電流特性の劣化を防止することができない。

【０００７】そこで、本発明の課題は、局部的な自己発
熱やホットキャリアに起因するゲート電圧−ドレイン電
流特性の劣化を防止することができるＴＦＴ、およびこ
のＴＦＴを用いて構成したアクティブマトリクス基板並
びに電気光学装置を提供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、ソース・ドレイン領域及びチャネル領
域が形成されてなる半導体膜と、前記半導体膜に形成さ
れてなるチャネル領域にゲート絶縁膜を介して対峙する
ゲート電極と、前記ゲート絶縁膜及び前記ゲート電極を
覆うように形成されてなる層間絶縁膜と、前記層間絶縁
膜に開口されたコンタクトホールを介して前記ソース・
ドレイン領域にソース・ドレイン電極が電気的に接続す
る薄膜トランジスタにおいて、前記ソース・ドレイン領
域のうち少なくとも一方の領域は、チャネル幅方向に沿
って形成された複数の前記コンタクトホールを介して前
記ソース電極もしくは前記ドレイン電極が電気的に接続
していることを特徴とする。

【０００９】本発明では、能動層としてポリシリコンを
用いたためにチャネル領域などにおいて結晶粒界が偏在
していても、このチャネル領域を挟んで対峙するコンク
タクトホール同士を結ぶ各電流経路には高抵抗（低濃度
ソース・ドレイン領域）が介挿された状態にあるので、
特定の電流経路にソース・ドレイン電流が集中すること
はない。それ故、本発明に係るＴＦＴでは、局部的な自
己発熱が発生しないので、局所的な自己発熱に起因する
ゲート電圧−ソース・ドレイン電流特性の劣化が発生し
ない。また、本発明に係るＴＦＴでは、チャネル領域を
挟んで対峙するソース側の高濃度ソース・ドレイン領域
とドレイン側の高濃度ソース・ドレイン領域との間には
高抵抗の低濃度ソース・ドレイン領域が介在するため、
この低濃度ソース・ドレイン領域において電位勾配が緩
和されている。このため、ホットキャリアに起因するゲ
ート電圧−ソース・ドレイン電流特性の劣化が発生しな
い。

【００１０】また、本発明において、前記半導体膜は、
たとえば、前記ゲート電極の端部に対して前記ゲート絶
縁膜を介して対峙する部分に前記チャネル領域と不純物
濃度が同等のオフセット領域、あるいは低濃度ソース・
ドレイン領域を備えていることを特徴とする。

【００１１】また、本発明において、前記半導体膜は、
たとえば、前記チャネル幅方向に沿って所定の間隔をあ
けて並列する複数の小島領域に分割されているととも
に、該小島領域の各々に対して前記高濃度ソース・ドレ
イン領域が形成され、前記ソース・ドレイン電極は、当
該高濃度ソース・ドレイン領域の各々に対して前記コン
タクトホールを介して電気的に接続していることを特徴
とする。

【００１２】また、本発明において、前記半導体膜に
は、たとえば、前記チャネル幅方向に向かって所定の間
隔をあけて複数の前記高濃度ソース・ドレイン領域が形
成され、前記ソース・ドレイン電極は、当該高濃度ソー
ス・ドレイン領域の各々に対して前記コンタクトホール
を介して電気的に接続していることを特徴とする。

【００１３】このようなＴＦＴは、たとえば液晶表示装
置の液晶装置（電気光学装置）に用いるアクティブマト
リクス基板、あるいはエレクトロルミネッセンス素子な
どといった電流駆動型の発光素子を用いた表示装置（電
気光学装置）を構成するのに用いられる。

【００１４】

【発明の実施の形態】図面を参照して本発明の実施の形
態を説明する。なお、以下の説明では、説明の重複を避
けるために、共通する機能を有する部分には同一の符号
を付してある。また、本発明を適用したＴＦＴは、後述
する表示装置に限らず、各種の装置を構成するのに利用
できるので、ＴＦＴ単体の特徴点を説明する。

【００１５】［実施の形態１］図１は、実施の形態１に
係るＴＦＴの断面図である。図２（Ａ）、（Ｂ）はそれ
ぞれ、このＴＦＴの平面図、および図２（Ａ）のＢ−
Ｂ′線における断面図である。なお、図１は、図２
（Ａ）のＡ−Ａ′線における断面図に相当する。

【００１６】図１および図２（Ａ）、（Ｂ）において、
本形態のＴＦＴ１は、下地保護膜１１の形成されたガラ
ス基板などといった絶縁基板１０の表面に形成されてい
る。すなわち、絶縁基板１０の表面には島状のポリシリ
コン膜からなる多結晶性の半導体膜２０が形成され、こ
の島状の半導体膜２０には、ゲート電極１５に対してゲ
ート絶縁膜１３を介して対峙するチャネル領域１７、お
よびこのチャネル領域１７に接続するソース・ドレイン
領域１２が形成されている。このソース・ドレイン領域
１２に対しては、ゲート電極１５の表面側に形成された
層間絶縁膜５１のコンタクトホール１９を介してソース
・ドレイン電極８００が電気的に接続している。

【００１７】このように構成したＴＦＴ１においてその
オン電流の増大を図ることを目的に、半導体膜２０（チ
ャネル領域１７）は、チャネル幅方向（矢印Ｗで示す方
向）に拡張された構造になっている。但し、半導体膜２
０をチャネル幅方向に拡張するほど、ソース・ドレイン
間において結晶粒界が偏在したときにソース・ドレイン
電流が局部的に流れるので、そのジュール熱によってＴ
ＦＴ１が局部的に自己発熱を起こし、ＴＦＴの温度が局
部的に上昇するおそれがある。また、セルフアライン構
造のＴＦＴでは、ホットキャリアに起因するオン電流の
低下、およびオフリーク電流の増大という問題点があ
る。

【００１８】そこで、本形態では、半導体膜２０には、
ゲート電極１５の端部に対してゲート絶縁膜１３を介し
て対峙する位置からチャネル長方向（矢印Ｌで示す方
向）にずれた位置に高濃度ソース・ドレイン領域１２２
が形成されている一方、ゲート電極１５の端部に対して
ゲート絶縁膜１３を介して対峙する部分には低濃度ソー
ス・ドレイン領域１２１が形成されている。すなわち、
ＴＦＴ１はＬＤＤ構造を有している。従って、本形態の
ＴＦＴ１では、チャネル領域１７を挟んで対峙するソー
ス側の高濃度ソース・ドレイン領域１２２とドレイン側
の高濃度ソース・ドレイン領域１２２との間には高抵抗
の低濃度ソース・ドレイン領域１２１が介在する。

【００１９】また、高濃度ソース・ドレイン領域１２２
に対応する領域において、層間絶縁膜５１には、コンタ
クトホール１９がチャネル幅方向（矢印Ｗで示す方向）
に沿って複数、形成され、これらのコンタクトホール１
９を介してソース・ドレイン電極８００が高濃度ソース
・ドレイン領域１２２に電気的に接続している。

【００２０】このように構成した本形態のＴＦＴ１で
は、能動層としてポリシリコンを用いたためにチャネル
領域１７などにおいて結晶粒界が偏在していても、この
チャネル領域１７を挟んで対峙するコンクタクトホール
１９同士を結ぶ点線で表された各電流経路Ｅ１〜Ｅ６に
は高抵抗（低濃度ソース・ドレイン領域１２１）が介挿
された状態にあるので、各電流経路Ｅ１〜Ｅ６に流れる
ソース・ドレイン電流は、低濃度ソース・ドレイン領域
１２１が有する高い抵抗によって均等化される。従っ
て、複数の電流経路Ｅ１〜Ｅ６のうち、特定の電流経路
にソース・ドレイン電流が集中することはない。よっ
て、本形態のＴＦＴ１では、局部的な自己発熱が発生し
ないので、図１５（Ａ）を参照して説明したような自己
発熱に起因するゲート電圧−ソース・ドレイン電流特性
の劣化が発生しない。

【００２１】また、本形態のＴＦＴ１では、チャネル領
域１７を挟んで対峙するソース側の高濃度ソース・ドレ
イン領域１２２とドレイン側の高濃度ソース・ドレイン
領域１２２との間には高抵抗の低濃度ソース・ドレイン
領域１２１が介在するため、この低濃度ソース・ドレイ
ン領域１２１において電位勾配が緩和される。このた
め、図１５（Ｂ）を参照して説明したようなホットキャ
リアに起因するゲート電圧−ソース・ドレイン電流特性
の劣化が発生しない。

【００２２】なお、実施の形態１では、複数のコンタク
トホールをソース及びドレイン電極に形成したが、ソー
ス・ドレイン領域のうち少なくとも一方の領域に、チャ
ネル幅方向に沿って形成された複数のコンタクトホール
を介してソース電極もしくはドレイン電極が電気的に接
続している構成とすることも可能である。望ましくはド
レイン側に複数のコンタクトホールを介してドレイン電
極を形成する。なお、この構成は以下の形態においても
同様に実施できるものである。

【００２３】［実施の形態２］図３（Ａ）、（Ｂ）はそ
れぞれ、本形態のＴＦＴの平面図、および図３（Ａ）の
Ｃ−Ｃ′線における断面図である。なお、図３（Ａ）の
Ａ−Ａ′線における断面は、実施の形態１と同様、図１
に示すように表されるので、本形態の説明でも、図１を
参照して説明する。

【００２４】図１および図３（Ａ）、（Ｂ）において、
本形態のＴＦＴ１でも、実施の形態１と同様、下地保護
膜１１の形成されたガラス基板などといった絶縁基板１
０の表面には、島状のポリシリコン膜からなる多結晶性
の半導体膜２０が形成され、この島状の半導体膜２０に
は、ゲート電極１５に対してゲート絶縁膜１３を介して
対峙するチャネル領域１７、およびこのチャネル領域１
７に接続するソース・ドレイン領域１２が形成されてい
る。このソース・ドレイン領域１２に対しては、ゲート
電極１５の表面側に形成された層間絶縁膜５１のコンタ
クトホール１９を介してソース・ドレイン電極８００が
電気的に接続している。

【００２５】このように構成したＴＦＴ１においてその
オン電流の増大を図ることを目的に、半導体膜２０（チ
ャネル領域１７）は、チャネル幅方向（矢印Ｗで示す方
向）に拡張された構造になっている。

【００２６】但し、本形態において、半導体膜２０は、
チャネル幅方向（矢印Ｗで示す方向）に沿って所定の間
隔をあけて並列する複数の小島領域２０１〜２０６に分
割されている。また、半導体膜２０では、いずれの小島
領域２０１〜２０６においても、ゲート電極１５の端部
に対してゲート絶縁膜１３を介して対峙する位置からチ
ャネル長方向（矢印Ｌで示す方向）にずれた位置に高濃
度ソース・ドレイン領域１２２が形成され、ゲート電極
１５の端部に対してゲート絶縁膜１３を介して対峙する
部分には低濃度ソース・ドレイン領域１２１が形成され
ている。すなわち、ＴＦＴ１はＬＤＤ構造を有してい
る。従って、本形態のＴＦＴ１では、チャネル領域１７
を挟んで対峙するソース側の高濃度ソース・ドレイン領
域１２２とドレイン側の高濃度ソース・ドレイン領域１
２２との間には高抵抗の低濃度ソース・ドレイン領域１
２１が介在する。

【００２７】また、半導体膜２０の小島領域２０１〜２
０６毎に形成された高濃度ソース・ドレイン領域１２２
に対応する領域では、層間絶縁膜５１に対してコンタク
トホール１９が形成されている。このため、コンタクト
ホール１９は、チャネル幅方向（矢印Ｗで示す方向）に
沿って複数、形成され、これらのコンタクトホール１９
を介してドレイン電極８００が高濃度ソース・ドレイン
領域１２２に電気的に接続している状態にある。

【００２８】このように構成した本形態のＴＦＴ１で
は、チャネル領域１７、低濃度ソース・ドレイン領域１
２１、および高濃度ソース・ドレイン領域１２２は小島
領域２０１〜２０６毎に独立し、それぞれが小さなＴＦ
Ｔとして機能する。ここで、能動層としてポリシリコン
を用いたために小島領域２０１〜２０６のいずれかのチ
ャネル領域１７などに結晶粒界が偏在したとしても、チ
ャネル領域１７を挟んで対峙するコンクタクトホール１
９同士を結ぶ点線で表された各電流経路Ｅ１〜Ｅ６には
高抵抗（低濃度ソース・ドレイン領域１２１）が介挿さ
れた状態にあるので、各電流経路Ｅ１〜Ｅ６に流れるソ
ース・ドレイン電流は、低濃度ソース・ドレイン領域１
２１が有する高い抵抗によって均等化される。従って、
複数の電流経路Ｅ１〜Ｅ６のうち、特定の電流経路にソ
ース・ドレイン電流が集中することはない。それ故、本
形態のＴＦＴ１では、局部的な自己発熱が発生しないの
で、図１５（Ａ）を参照して説明したような自己発熱に
起因するゲート電圧−ソース・ドレイン電流特性の劣化
が発生しない。

【００２９】また、本形態では、本形態のＴＦＴ１で
は、チャネル領域１７を挟んで対峙するソース側の高濃
度ソース・ドレイン領域１２２とドレイン側の高濃度ソ
ース・ドレイン領域１２２との間には高抵抗の低濃度ソ
ース・ドレイン領域１２１が介在するため、この低濃度
ソース・ドレイン領域１２１において電位勾配が緩和さ
れている。このため、図１５（Ｂ）を参照して説明した
ようなホットキャリアに起因するゲート電圧−ソース・
ドレイン電流特性の劣化が発生しない。

【００３０】［実施の形態３］図４（Ａ）、（Ｂ）はそ
れぞれ、本形態のＴＦＴの平面図、および図４（Ａ）の
Ｄ−Ｄ′線における断面図である。なお、図４（Ａ）の
Ａ−Ａ′線における断面は、実施の形態１と同様、図１
に示すように表されるので、本形態の説明でも、図１を
参照して説明する。

【００３１】図１および図４（Ａ）、（Ｂ）において、
本形態のＴＦＴ１も、実施の形態１、２と同様、下地保
護膜１１の形成されたガラス基板などといった絶縁基板
１０の表面には、島状のポリシリコン膜からなる多結晶
性の半導体膜２０が形成され、この島状の半導体膜２０
には、ゲート電極１５に対してゲート絶縁膜１３を介し
て対峙するチャネル領域１７、およびこのチャネル領域
１７に接続するソース・ドレイン領域１２が形成されて
いる。このソース・ドレイン領域１２に対しては、ゲー
ト電極１５の表面側に形成された層間絶縁膜５１のコン
タクトホール１９を介してソース・ドレイン電極８００
が電気的に接続している。

【００３２】このように構成したＴＦＴ１においてその
オン電流の増大を図ることを目的に、半導体膜２０（チ
ャネル領域１７）は、チャネル幅方向（矢印Ｗで示す方
向）に拡張された構造になっている。

【００３３】但し、本形態において、半導体膜２０に
は、チャネル幅方向（矢印Ｗで示す方向）に向かって所
定の間隔をあけて複数の高濃度ソース・ドレイン領域１
２２が形成されている。また、高濃度ソース・ドレイン
領域１２２はいずれも、ゲート電極１５の端部に対して
ゲート絶縁膜１３を介して対峙する位置からチャネル長
方向（矢印Ｌで示す方向）にずれた位置に形成され、こ
れらの高濃度ソース・ドレイン領域１２２に対応する領
域では、層間絶縁膜５１に対してコンタクトホール１９
が形成されている。このため、コンタクトホール１９
は、チャネル幅方向（矢印Ｗで示す方向）に沿って複
数、形成され、これらのコンタクトホール１９を介して
ドレイン電極８００が高濃度ソース・ドレイン領域１２
２に電気的に接続している状態にある。

【００３４】一方、ゲート電極１５の端部に対してゲー
ト絶縁膜１３を介して対峙する部分には低濃度ソース・
ドレイン領域１２１が形成され、ＴＦＴ１はＬＤＤ構造
を有している。また、半導体膜２０において、チャネル
幅方向で隣接する高濃度ソース・ドレイン領域１２２の
間には、低濃度ソース・ドレイン領域１２１と同等の不
純物濃度を有する低濃度領域１２３が形成されている。

【００３５】このように構成した本形態のＴＦＴ１で
は、能動層としてポリシリコンを用いたためにチャネル
領域１７などにおいて結晶粒界が偏在していても、この
チャネル領域１７を挟んで対峙するコンクタクトホール
１９同士を結ぶ点線で表された各電流経路Ｅ１〜Ｅ６に
は高抵抗（低濃度ソース・ドレイン領域１２１）が介挿
された状態にあるので、各電流経路Ｅ１〜Ｅ４に流れる
ソース・ドレイン電流は、低濃度ソース・ドレイン領域
１２１が有する高い抵抗によって均等化される。従っ
て、複数の電流経路Ｅ１〜Ｅ４のうち、特定の電流経路
にソース・ドレイン電流が集中することはない。それ
故、本形態のＴＦＴ１では、局部的な自己発熱が発生し
ないので、図１５（Ａ）を参照して説明したような自己
発熱に起因するゲート電圧−ソース・ドレイン電流特性
の劣化が発生しない。

【００３６】また、本形態のＴＦＴ１では、チャネル領
域１７を挟んで対峙するソース側の高濃度ソース・ドレ
イン領域１２２とドレイン側の高濃度ソース・ドレイン
領域１２２との間には高抵抗の低濃度ソース・ドレイン
領域１２１が介在するため、この低濃度ソース・ドレイ
ン領域１２１において電位勾配が緩和されている。この
ため、図１５（Ｂ）を参照して説明したようなホットキ
ャリアに起因するゲート電圧−ソース・ドレイン電流特
性の劣化が発生しない。

【００３７】［その他の形態］なお、上記形態に係るＴ
ＦＴはいずれもＬＤＤ構造とするために、ゲート電極１
５の端部に対してゲート絶縁膜１３を介して対峙する部
分には低濃度ソース・ドレイン領域１２１を形成した
が、この低濃度ソース・ドレイン領域１２１に相当する
部分への不純物の導入を省略してこの部分の不純物濃度
をチャネル領域１７と同等にすれば、上記形態に係るい
ずれのＴＦＴも、オフセットゲートＬＤＤ構造とするこ
とができる。このようにしてオフセットゲート構造を採
用する場合には、実施の形態３において、チャネル幅方
向で隣接する高濃度ソース・ドレイン領域１２２の間
は、低濃度ソース・ドレイン領域１２１に代えて、不純
物濃度がチャネル領域１７と同等の領域として形成され
ることになる。

【００３８】［アクティブマトリクス基板への適用例］
図５ないし図９を参照して、本発明を適用した上記の実
施の形態１、２、３に係るＴＦＴを液晶表示装置のアク
ティブマトリクス基板に形成した例を説明する。図５お
よび図６はそれぞれ、本形態に係る液晶表示装置に用い
た液晶装置（電気光学装置）を対向基板の側からみた平
面図、および図５のＨ−Ｈ′線で切断したときの液晶装
置の断面図である。図７は、アクティブマトリクス基板
ＡＭの構成を模式的に示すブロック図、図８は、この液
晶表示装置における画素領域の一部を抜き出して示す平
面図である。図９（Ａ）、（Ｂ）はそれぞれ、２段のＣ
ＭＯＳインバータ回路の説明図、およびＣＭＯＳインバ
ータ回路の平面構造を拡大して示す説明図である。

【００３９】図５および図６において、液晶表示装置に
用いる液晶装置ＬＰは、画素電極８がマトリクス状に形
成されたアクティブマトリクス基板ＡＭと、対向電極３
１が形成された対向基板ＯＰと、これらの基板間に封
入、挟持されている液晶３９とから概略構成されてい
る。アクティブマトリクス基板ＡＭと対向基板ＯＰと
は、対向基板ＯＰの外周縁に沿って形成されたギャップ
材含有のシール材５２によって所定の間隙を介して貼り
合わされている。また、アクティブマトリクス基板ＡＭ
と対向基板ＯＰとの間には、シール材５２によって液晶
封入領域４０が区画形成され、この液晶封入領域４０内
に液晶３９が封入されている。この液晶封入領域４０内
において、アクティブマトリクス基板ＡＭと対向基板Ｏ
Ｐと間にはスペーサ３７を介在させることもある。シー
ル材５２としては、エポキシ樹脂や各種の紫外線硬化樹
脂などを用いることができる。また、シール材５２に配
合されるギャップ材としては、約２μｍ〜約１０μｍの
無機あるいは有機質のファイバ若しくは球などが用いら
れる。

【００４０】対向基板ＯＰはアクティブマトリクス基板
ＡＭよりも小さく、アクティブマトリクス基板ＡＭの周
辺部分は、対向基板ＯＰの外周縁よりはみ出た状態に貼
り合わされる。従って、アクティブマトリクス基板ＡＭ
の駆動回路（走査線駆動回路７０やデータ線駆動回路６
０）や入出力端子４５は対向基板ＯＰから露出した状態
にある。ここで、シール材５２は部分的に途切れている
ので、この途切れ部分によって、液晶注入口２４１が構
成されている。このため、対向基板ＯＰとアクティブマ
トリクス基板ＡＭとを貼り合わせた後、シール材５２の
内側領域を減圧状態にすれば、液晶注入口２４１から液
晶３９を減圧注入でき、液晶３９を封入した後、液晶注
入口２４１を封止剤２４２で塞げばよい。なお、対向基
板ＯＰには、シール材５２の内側において画面表示領域
７を見切りするための遮光膜ＢＭ２も形成されている。
また、対向基板ＯＰのコーナー部のいずれにも、アクテ
ィブマトリクス基板ＡＭと対向基板ＯＰとの間で電気的
導通をとるための上下導通材５６が形成されている。

【００４１】ここで、走査線に供給される走査信号の遅
延が問題にならないのならば、走査線駆動回路７０は片
側だけでも良いことは言うまでもない。また、データ線
駆動回路６０を画面表示領域７の辺に沿って両側に配列
しても良い。例えば奇数列のデータ線は画面表示領域７
の一方の辺に沿って配設されたデータ線駆動回路から画
像信号を供給し、偶数列のデータ線は画面表示領域７の
反対側の辺に沿って配設されたデータ線駆動回路から画
像信号を供給するようにしても良い。このようにデータ
線を櫛歯状に駆動するようにすれば、データ線駆動回路
６０の形成面積を拡張することが出来るため、複雑な回
路を構成することが可能となる。また、アクティブマト
リクス基板ＡＭにおいて、データ線駆動回路６０と対向
する辺の側では、遮光膜ＢＭ２の下などを利用して、プ
リチャージ回路や検査回路が設けられることもある。ま
た、対向基板ＯＰおよびアクティブマトリクス基板ＡＭ
の光入射側の面あるいは光出射側には、使用する液晶３
９の種類、すなわち、ＴＮ（ツイステッドネマティッ
ク）モード、ＳＴＮ（スーパーＴＮ）モードモード等々
の動作モードや、ノーマリホワイトモード／ノーマリブ
ラックモードの別に応じて、偏光フィルム、位相差フィ
ルム、偏光板などが所定の向きに配置される。

【００４２】本形態の液晶装置ＬＰを透過型で構成した
場合には、たとえば、投射型液晶表示装置（液晶プロジ
ェクタ）において使用される。この場合、３枚の液晶装
置ＬＰがＲＧＢ用のライトバルブとして各々使用され、
各液晶装置ＬＰの各々には、ＲＧＢ色分解用のダイクロ
イックミラーを介して分解された各色の光が投射光とし
て各々入射されることになる。従って、本形態の液晶装
置ＬＰにはカラーフィルタが形成されていない。但し、
対向基板ＯＰにおいて各画素電極８に対向する領域にＲ
ＧＢのカラーフィルタをその保護膜とともに形成するこ
とにより、投射型液晶表示以外にも、カラー液晶テレビ
などといったカラー液晶表示装置を構成することができ
る。さらにまた、対向基板ＯＰに何層もの屈折率の異な
る干渉層を積層することにより、光の干渉作用を利用し
て、ＲＧＢ色をつくり出すダイクロイックフィルタを形
成してもよい。このダイクロイックフィルタ付きの対向
基板によれば、より明るいカラー表示を行うことができ
る。

【００４３】（アクティブマトリクス基板の構成）図７
は、アクティブマトリクス基板ＡＭの構成を模式的に示
すブロック図、図８は、この液晶表示装置における画素
領域の一部を抜き出して示す平面図である。

【００４４】図７に示すように、液晶表示装置用のアク
ティブマトリクス基板ＡＭ上には、データ線９０および
走査線９１に接続する画素スイッチング用のＴＦＴ１０
Ｃと、このＴＦＴ１０Ｃを介してデータ線９０から画像
信号が入力される液晶セル９４が存在する。データ線９
０に対しては、シフトレジスタ８４、レベルシフタ８
５、ビデオライン８７、アナログスイッチ８６を備える
データ線駆動回路６０が形成されている。走査線９１に
対しては、シフトレジスタ８８およびレベルシフタ８９
を備える走査線駆動回路７０が形成されている。画素領
域では、前段の走査線９１との間に保持容量４０（容量
素子）が形成され、この保持容量４０は、液晶セル９４
での電荷の保持特性を高める機能を有している。

【００４５】（画素領域の基本構成）図８に示すよう
に、画素領域では、画素用のＴＦＴ１Ｃのソース・ドレ
イン領域１２Ｃに対して、データ線９０、およびＩＴＯ
膜からなる透明な画素電極４４がソース・ドレイン電極
としてコンタクトホール１９を介してそれぞれ電気的接
続している。また、画素領域において、保持容量４は、
画素用ＴＦＴ１Ｃを形成するための半導体膜２０Ｃ（シ
リコン膜）と同時形成された半導体膜を導電化したもの
を下層側電極４１とし、この下層側電極４１に対して、
ゲート電極１５と同時形成された前段の走査線９１から
張り出した上層側電極４２が重なった状態にある。な
お、保持容量４は、走査線９１と同時形成されるのであ
れば専用の容量線との間に構成することもある。

【００４６】このように構成した画素領域において、図
８では画素用のＴＦＴ１Ｃを一般的な構造で示してある
が、この画素用のＴＦＴ１Ｃとして、図１ないし図４を
参照して説明した実施の形態１、２、３に係る構造のＴ
ＦＴを用いることが好ましい。この画素用のＴＦＴ１Ｃ
では、ソース・ドレイン電流が比較的小さいので、図１
５（Ａ）を参照して説明した自己発熱に起因するゲート
電圧−ドレイン電流特性の劣化、あるいは図１５（Ｂ）
を参照して説明したホットキャリアに起因するゲート電
圧−ドレイン電流特性の劣化の問題は少ないが、実施の
形態１、２、３に係るＬＤＤ構造のＴＦＴは、オフリー
ク電流が小さいので、表示むらなどが発生しないという
利点がある。

【００４７】（ＣＭＯＳインバータ回路の基本構成）デ
ータ側および走査側の駆動回路６０、７０では、図９
（Ａ）にたとえば２段のＣＭＯＳインバータ回路８０を
示すように、Ｎ型のＴＦＴ１ＡとＰ型のＴＦＴ１Ｂとに
よってＣＭＯＳ回路８１が構成されている。このような
ＣＭＯＳ回路８１は、１段あるいは２段以上でインバー
タ回路を構成する。

【００４８】図９（Ｂ）は、ＣＭＯＳインバータ回路の
平面構造を拡大して示す説明図である。この図に示すＣ
ＭＯＳインバータ回路８０（ＴＦＴ回路）では、各段に
おいてＣＭＯＳ回路８１を構成するいずれのＰ型のＴＦ
Ｔ１Ｂにおいても、ソース・ドレイン領域１２Ｂの一方
は、電圧Ｖddが供給されるアルミニウム層からなる配線
層８０１（ソース・ドレイン電極）にコンタクトホール
１９を介して電気的接続し、いずれのＮ型のＴＦＴ１Ａ
においても、ソース・ドレイン領域１２Ａの一方は、電
圧Ｖssが供給されるアルミニウム層からなる配線層８０
２（ソース・ドレイン電極）にコンタクトホール１９を
介して電気的接続している。

【００４９】また、各段のＮ型およびＰ型のＴＦＴ１
Ｂ、１Ｂのアルミニウム層からなるゲート電極１５Ａ、
１５Ｂは、コンタクトホール１９を介して入出力用の配
線層８０３（ゲート配線層）に電気的接続し、この配線
層８０３は、前段でＣＭＯＳ回路８１を構成するＮ型お
よびＰ型のＴＦＴ１Ｂ、１ＢにおいてＮ型ＴＦＴ１Ａの
ソース領域１２ＡとＰ型ＴＦＴ１Ｂのドレイン領域１２
Ｂにコンタクトホール１９を介して電気的接続してい
る。

【００５０】この図９（Ｂ）には、各駆動回路用のＴＦ
Ｔ１Ａ、１Ｂを一般的な構造で示してあるが、これらの
駆動回路用のＴＦＴ１Ａ、１Ｂとして、図１ないし図４
を参照して説明した実施の形態１、２、３に係る構造の
ＴＦＴを用いることが好ましい。この駆動回路用ののＴ
ＦＴ１Ａ、１Ｂでは、ソース・ドレイン電流が比較的大
きいので、実施の形態１、２、３に係るＬＤＤ構造のＴ
ＦＴを用いれば、チャネル幅を拡張してオン電流の増大
を図っても、図１５（Ａ）を参照して説明した自己発熱
に起因するゲート電圧−ドレイン電流特性の劣化、ある
いは図１５（Ｂ）を参照して説明したホットキャリアに
起因するゲート電圧−ドレイン電流特性の劣化が発生し
ない。また、駆動回路用のＴＦＴ１Ａ、１Ｂとして、実
施の形態１、２、３に係るＬＤＤ構造のＴＦＴを用いれ
ば、さらに、耐電圧が向上する分、チャネル長を短くで
きるので、寄生容量の影響などを抑えることができると
いう利点がある。

【００５１】（各ＴＦＴおよび保持容量の断面構造）こ
のようにアクティブマトリクス基板では、図１０に示す
ように、それぞれの領域にＴＦＴが構成されるが、いず
れもＴＦＴも共通の製造工程の中で作り込むことができ
る。なお、ＴＦＴ１Ａ、１Ｂ、１Ｃのうち、駆動回路用
のＮ型のＴＦＴ１Ａでは、シリコン酸化膜からなる層間
絶縁膜５１の上層側に位置する配線層８０２がソース・
ドレイン電極として層間絶縁膜５１のコンタクホール１
９を介してソース・ドレイン領域１２Ａに電気的接続し
ている構造になっている。Ｐ型のＴＦＴ１Ｂでは、層間
絶縁膜５１の上層側に位置する配線層８０１がソース・
ドレイン電極として層間絶縁膜５１のコンタクホール１
９を介してソース・ドレイン領域１２Ｂに電気的接続し
ている構造になっている。また、Ｎ型のＴＦＴ１ＡとＰ
型のＴＦＴ１Ｂとの間では、層間絶縁膜５１の上層側に
位置する配線層８０３がソース・ドレイン電極として層
間絶縁膜５１のコンタクホール１９を介してＮ型ＴＦＴ
１Ａのソース領域１２ＡとＰ型ＴＦＴ１Ｂのドレイン領
域１２Ｂの双方に電気的接続している構造になってい
る。

【００５２】また、画素用のＴＦＴ１Ｃでは、層間絶縁
膜５１の上層側に位置するデータ線９０および画素電極
４４がそれぞれ、ソース・ドレイン電極として層間絶縁
膜５１のコンタクホール１９を介してソース・ドレイン
領域１２Ｃにそれぞれ電気的接続している構造になって
いる。なお、ガラス基板１０の表面側には、シリコン酸
化膜からなる下地保護膜１１が形成されている。

【００５３】このように構成したアクティブマトリクス
基板では、駆動回路用のＮ型およびＰ型のＴＦＴ１Ｂ、
１Ｂと、画素用のＴＦＴ１Ｃとは、いずれも同じガラス
基板１０上に形成されるだけでなく、各素子を形成する
ための各工程を互いに援用していくことになる。

【００５４】（アクティブマトリクス基板の製造方法）
次に、アクティブマトリクス基板への各ＴＦＴ１Ａ、１
Ｂ、１Ｃの製造方法の一例を、図１１、図１２を参照し
て説明する。

【００５５】まず図１１（Ａ）に示すようにガラス製の
基板１０に対してＴＥＯＳ（テトラエトキシシラン）や
酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により
厚さが約２０００オングストロームのシリコン酸化膜か
らなる下地保護膜１１を形成する。次に基板１０の温度
を３５０℃に設定して、下地保護膜１１の表面にプラズ
マＣＶＤ法により厚さが約６００オングストロームのア
モルファスのシリコン膜からなる半導体膜２００を形成
する。次にアモルファスのシリコン膜からなる半導体膜
２００に対して、レーザアニールまたは固相成長法など
の結晶化工程を行い、半導体膜２００をポリシリコン膜
にまで結晶化しておく。

【００５６】レーザアニール法では、たとえば、エキシ
マレーザのビーム長が４００ｍｍのラインビームを用
い、その出力強度はたとえば２００ｍＪ／ｃｍ²であ
る。ラインビームについてはその幅方向におけるレーザ
強度のピーク値の９０％に相当する部分が各領域毎に重
なるようにラインビームを走査していく。

【００５７】次に図１１（Ｂ）に示すように、ポリシリ
コン膜となった半導体膜２００をフォトリソグラフィ技
術を用いてパターニングし、半導体膜２０Ａ、２０Ｂ、
２０Ｃを形成する。半導体膜２０Ａ、２０Ｂ、２０Ｃ
は、それぞれ駆動回路用のＮ型のＴＦＴ１Ａ、駆動回路
用のＰ型のＴＦＴ１Ｂ、画素用のＴＦＴ１Ｃを形成する
ための島状の半導体膜である。これまでの工程を行う間
に、ＴＦＴのしきい値を調整することを目的に低濃度の
不純物を導入しておくことがある（チャネルドープ工
程）。

【００５８】ここで、駆動回路用のＮ型のＴＦＴ１Ａ、
駆動回路用のＰ型のＴＦＴ１Ｂ、および画素用のＴＦＴ
１Ｃとして、実施の形態２に係る構造を採用する場合に
は、半導体膜２００を、図３（Ａ）に示すように、小島
領域２０１〜２０６からなる島状の半導体膜２０Ａ、２
０Ｂ、２０Ｃにパターニングする。

【００５９】次に図１１（Ｃ）に示すように、半導体膜
２０Ａ、２０Ｂ、２０Ｃの表面に対して、ＴＥＯＳ（テ
トラエトキシシラン）や酸素ガスなどを原料ガスとして
プラズマＣＶＤ法により厚さが約１０００オングストロ
ームのシリコン酸化膜からなるゲート絶縁膜１３を形成
する（ゲート絶縁膜形成工程）。

【００６０】次に図１１（Ｄ）に示すように、駆動回路
用のＰ型のＴＦＴ１Ｂの形成予定領域全体を覆うととも
に、駆動回路用のＮ型のＴＦＴ１Ａおよび画素用のＴＦ
Ｔ１Ｃのゲート電極形成予定領域をやや広めに覆うレジ
ストマスク９１Ａを形成し、この状態で半導体膜２０
Ａ、２０Ｃに対してリンイオン（Ｎ型不純物）を約２×
１０¹⁵ｃｍ^-2のドーズ量で導入する（高濃度Ｎ型不純物
導入工程）。その結果、半導体膜２０Ａ、２０Ｃのうち
リンイオンが打ち込まれた領域は、高濃度ソース・ドレ
イン領域１２２Ａ、１２２Ｃとなる。

【００６１】ここで、駆動回路用のＮ型のＴＦＴ１Ａお
よび画素用のＴＦＴ１Ｃとして、実施の形態３に係る構
造を採用する場合には、高濃度のリンイオンを選択的に
導入するためのレジストマスク９１Ａのパターンを図４
に示す高濃度ソース・ドレイン領域１２２に対応させて
おく。

【００６２】次に図１１（Ｅ）に示すように、駆動回路
用のＮ型のＴＦＴ１Ａ、および画素用のＴＦＴ１Ｃの形
成予定領域全体を覆うとともに、駆動回路用のＰ型のＴ
ＦＴ１Ｂのゲート電極形成予定領域をやや広めに覆うレ
ジストマスク９１Ｂを形成し、この状態で半導体膜２０
Ｂに対してボロンイオン（Ｐ型不純物）を約２×１０¹⁵
ｃｍ^-2のドーズ量で導入する（高濃度Ｐ型不純物導入工
程）。その結果、半導体膜２０Ｂのうちボロンイオンが
打ち込まれた領域は、高濃度ソース・ドレイン領域１２
２Ｂとなる。

【００６３】ここで、駆動回路用のＰ型のＴＦＴ１Ｂと
して、実施の形態３に係る構造を採用する場合には、高
濃度のボロンイオンを選択的に導入するためのレジスト
マスク９１Ｂのパターンを図４に示す高濃度ソース・ド
レイン領域１２２に対応させておく。

【００６４】次に図１１（Ｆ）に示すように、半導体膜
２０Ａ、２０Ｂ、２０Ｃにアークランプを用いた急速加
熱処理を行い、半導体膜２０Ａ、２０Ｂ、２０Ｃに導入
した不純物を活性化する（急速加熱処理工程）。

【００６５】このようにして急速加熱処理工程を終えた
後は、図１２（Ａ）に示すように、アルミニウムなどの
金属膜からなる導電膜７３をスパッタ法により形成する
（導電膜形成工程）。

【００６６】次に図１２（Ｂ）に示すように、導電膜７
３の表面にレジストマスク９２を形成した後、図１２
（Ｃ）に示すように導電膜７３をパターニングし、各Ｔ
ＦＴのゲート電極１５Ａ、１５Ｂ、１５Ｃを形成する
（ゲート電極形成工程）。

【００６７】次に図１２（Ｄ）に示すように、駆動回路
用のＰ型のＴＦＴ１Ｂの形成予定領域全体を覆うレジス
トマスク９３Ａを形成した後、基板１０の温度が３５０
℃の条件下で、水素ガスで希釈されたホスフィン（ＰＨ
₃）などを用いて低濃度のリンイオン（Ｎ型不純物）を
約１×１０¹³ｃｍ^-2のドーズ量で導入する（低濃度Ｎ型
不純物導入工程）。半導体膜２０Ａ、２０Ｃには水素イ
オンも約２×１０¹³ｃｍ^-2のドーズ量で導入される。不
純物が導入されなかった部分がチャネル領域１７Ａ、１
７Ｃとなる。その結果、同一の基板１０上に駆動回路用
のＮ型のＴＦＴ１Ａ、および画素用のＮ型のＴＦＴ１Ｃ
とが構成され、これらのＴＦＴは、ソース・ドレイン領
域１２Ａ、１２Ｃのうちゲート電極１５Ａ、１５Ｃの端
部に対峙する部分に低濃度ソース・ドレイン領域１２１
Ａ、１２１Ｃを備えるＬＤＤ構造となる。このような低
濃度Ｎ型不純物の導入工程を省略すれば、ＴＦＴ１Ａ、
１Ｃはオフセットゲート構造となる。

【００６８】次に図１２（Ｅ）に示すように、駆動回路
用のＮ型のＴＦＴ１Ａ、および画素用のＴＦＴ１Ｃを覆
うレジストマスク９３Ｂを形成した後、基板１０の温度
が３５０℃の条件下で、水素ガスで希釈されたジボラン
（Ｂ₂Ｈ₆）などを用いて低濃度のボロンイオン（Ｐ型
不純物）を約１×１０¹³ｃｍ^-2のドーズ量で導入する
（低濃度Ｐ型不純物導入工程）。半導体膜２０Ｂには水
素イオンも約２×１０¹³ｃｍ^-2のドーズ量で導入され
る。不純物が導入されなかった部分がチャネル領域１７
Ｂとなる。その結果、基板１０上に駆動回路用のＰ型の
ＴＦＴ１Ｂが構成され、このＴＦＴは、ソース・ドレイ
ン領域１２Ｂのうちゲート電極１５Ｂの端部に対峙する
部分に低濃度ソース・ドレイン領域１２１Ｂを備えるＬ
ＤＤ構造となる。このような低濃度Ｐ型不純物の導入工
程を省略すれば、ＴＦＴ１Ｂはオフセットゲート構造を
有することになる。

【００６９】次にフォーミングガス中で熱処理を行い、
低濃度ソース・ドレイン領域１２１Ａ、１２１Ｂ、１２
１Ｃに導入した低濃度の不純物を活性化した後、図１２
（Ｆ）に示すように、ＴＥＯＳ（テトラエトキシシラ
ン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法
により厚さが約５０００オングストロームのシリコン酸
化膜からなる層間絶縁膜５１を形成する。

【００７０】そして、図１０に示すように、層間絶縁膜
５１にコンタクトホール１９を形成し、しかる後に各配
線層８０１、８０２、８０３および画素電極４４を順次
形成する。ここで、コンタクトホール１９は、図１ない
し図４に示すように、高濃度ソースドレイン１２２（１
２２Ａ、１２２Ｂ、１２２Ｃ）に対応する位置に対し
て、チャネル幅方向に沿って複数形成する。

【００７１】このように、実施の形態１、２、３のいず
れの構造のＴＦＴを製造する場合でも、一般的なＬＤＤ
構造あるいはオフセットゲート構造のＴＦＴを製造する
場合と比較して、パターニング時、不純物注入時、およ
びコンタクトホールの孔開け時に用いるマスクのパター
ンを変更するだけでよく、工程数が増えることはない。

【００７２】

【発明の効果】以上説明したように、本発明に係るＴＦ
Ｔでは、能動層としてポリシリコンを用いたためにチャ
ネル領域などにおいて結晶粒界が偏在していても、この
チャネル領域を挟んで対峙するコンクタクトホール同士
を結ぶ各電流経路には高抵抗（低濃度ソース・ドレイン
領域）が介挿された状態にあるので、特定の電流経路に
ソース・ドレイン電流が集中することはない。それ故、
本発明に係るＴＦＴでは、局部的な自己発熱が発生しな
いので、局所的な自己発熱に起因するゲート電圧−ソー
ス・ドレイン電流特性の劣化が発生しない。また、本発
明に係るＴＦＴでは、チャネル領域を挟んで対峙するソ
ース側の高濃度ソース・ドレイン領域とドレイン側の高
濃度ソース・ドレイン領域との間には高抵抗の低濃度ソ
ース・ドレイン領域が介在するため、この低濃度ソース
・ドレイン領域において電位勾配が緩和されている。こ
のため、ホットキャリアに起因するゲート電圧−ソース
・ドレイン電流特性の劣化が発生しない。

【図面の簡単な説明】

【図１】本発明を適用したＴＦＴの断面図である。

【図２】（Ａ）、（Ｂ）それぞれは、本発明の実施の形
態１に係るＴＦＴの平面図、および（Ａ）のＢ−Ｂ′線
における断面図である。

【図３】（Ａ）、（Ｂ）それぞれは、本発明の実施の形
態２に係るＴＦＴの平面図、および（Ａ）のＣ−Ｃ′線
における断面図である。

【図４】（Ａ）、（Ｂ）それぞれは、本発明の実施の形
態２に係るＴＦＴの平面図、および（Ａ）のＤ−Ｄ′線
における断面図である。

【図５】本発明を適用したＴＦＴを用いた液晶表示装置
の液晶装置を対向基板の側からみた平面図である。

【図６】本発明を適用したＴＦＴを用いた液晶表示装置
の液晶装置を図５のＨ−Ｈ′線で切断したときの断面図
である。

【図７】図６に示すアクティブマトリクス基板の構成を
模式的に示すブロック図である。

【図８】図７に示すアクティブマトリクス基板の画素領
域の一部を抜き出して示す平面図である。

【図９】（Ａ）、（Ｂ）はそれぞれ、２段のＣＭＯＳイ
ンバータ回路の説明図、およびＣＭＯＳインバータ回路
の平面構造を拡大して示す説明図である。

【図１０】図７に示すアクティブマトリクス基板に形成
される３種類のＴＦＴの構成を示す断面図である。

【図１１】図１０に示すアクティブマトリクス基板の製
造方法の一例を示す工程断面図である。

【図１２】図１０に示すアクティブマトリクス基板の製
造工程のうち、図１１に示す工程に続いて行う各工程の
工程断面図である。

【図１３】従来のＴＦＴの断面図である。

【図１４】従来のＴＦＴの平面図である。

【図１５】（Ａ）、（Ｂ）はそれぞれ、ゲート電圧−ド
レイン電流特性が自己発熱に起因して劣化する様子を示
すグラフ、およびゲート電圧−ドレイン電流特性がホッ
トキャリアに起因して劣化する様子を示すグラフであ
る。

【図１６】結晶粒界の偏在に起因する局部的な自己発熱
に対する対策を施した参考例に係るＴＦＴの平面図であ
る。

【符号の説明】

１ＴＦＴ１０絶縁基板１１下地保護膜１２ソース・ドレイン領域１３ゲート絶縁膜１５ゲート電極１７チャネル領域１９コンタクトホール２０多結晶性の半導体膜５１層間絶縁膜１２１低濃度ソース・ドレイン領域１２２高濃度ソース・ドレイン領域１２３高濃度ソース・ドレイン領域の間の低濃度領域２０１〜２０６半導体膜を分割した小島領域８００ソース・ドレイン電極Ｅ１〜Ｅ６電流経路

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６１７Ａ６１８ＣＦターム(参考） 2H092 JA25 JA41 JA47 KA04 KA10 KA12 KA18 MA05 MA08 MA30 NA21 NA22 PA08 RA05 5C094 AA03 AA21 AA25 AA48 AA53 AA55 BA03 BA29 BA43 CA19 DA13 DB02 DB04 EA04 EA05 EA10 EB02 FA01 FB02 FB12 FB14 GB10 5F110 AA02 AA06 AA07 AA08 AA13 AA23 BB01 BB02 BB04 CC02 DD02 DD13 DD24 EE03 EE44 FF02 FF30 GG02 GG13 GG23 GG25 GG30 HJ01 HJ02 HJ04 HJ12 HJ13 HJ23 HL03 HL14 HL23 HM04 HM14 HM15 NN02 NN04 NN23 NN35 PP01 PP03 PP05 PP06 QQ11

Claims

【特許請求の範囲】

【請求項１】ソース・ドレイン領域及びチャネル領域
が形成されてなる半導体膜と、前記半導体膜に形成され
てなるチャネル領域にゲート絶縁膜を介して対峙するゲ
ート電極と、前記ゲート絶縁膜及び前記ゲート電極を覆
うように形成されてなる層間絶縁膜と、前記層間絶縁膜
に開口されたコンタクトホールを介して前記ソース・ド
レイン領域にソース・ドレイン電極が電気的に接続する
薄膜トランジスタにおいて、前記ソース・ドレイン領域のうち少なくとも一方の領域
は、チャネル幅方向に沿って形成された複数の前記コン
タクトホールを介して前記ソース電極もしくは前記ドレ
イン電極が電気的に接続していることを特徴とする薄膜
トランジスタ。
【請求項２】請求項１において、前記半導体膜には高
濃度ソース・ドレイン領域が形成されてなり、前記ゲー
ト電極の端部に対して前記ゲート絶縁膜を介して対峙す
る部分に前記チャネル領域と不純物濃度が同等のオフセ
ット領域、あるいは低濃度ソース・ドレイン領域を備え
ていることを特徴とする薄膜トランジスタ。
【請求項３】請求項１または２において、前記半導体
膜は、前記チャネル幅方向に沿って所定の間隔をあけて
並列する複数の小島領域に分割されているとともに、該
小島領域の各々に対して前記高濃度ソース・ドレイン領
域が形成され、前記ソース・ドレイン電極は、当該高濃度ソース・ドレ
イン領域の各々に対して前記コンタクトホールを介して
電気的に接続していることを特徴とする薄膜トランジス
タ。
【請求項４】請求項１または２において、前記半導体
膜には、前記チャネル幅方向に沿って所定の間隔をあけ
て複数の前記高濃度ソース・ドレイン領域が形成され、前記ソース・ドレイン電極は、当該高濃度ソース・ドレ
イン領域の各々に対して前記コンタクトホールを介して
電気的に接続していることを特徴とする薄膜トランジス
タ。
【請求項５】請求項１ないし４のいずれかに規定する
薄膜トランジスタを用いて構成したことを特徴とするア
クティブマトリクス基板。
【請求項６】請求項１ないし４のいずれかに規定する
薄膜トランジスタを用いて構成したことを特徴とする電
気光学装置。
【請求項７】請求項６に規定する電気光学装置を用い
て構成したことを特徴とする電子機器。