KR20040025845A - 반도체 장치, 전기 광학 장치, 전자 기기, 반도체 장치의제조 방법 - Google Patents

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KR20040025845A
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세이코 엡슨 가부시키가이샤
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Abstract

온 전류 특성 및 오프 리크 전류 특성의 쌍방에 우수한 트랜지스터를 구비한 반도체 장치, 이 반도체 장치에 의해서 전기 광학 물질을 유지한 전기 광학 장치, 이 전기 광학 장치를 이용한 전자 기기, 및 반도체 장치의 제조 방법을 제공하는 것이다.
트랜지스터(40A)에서, 소스 영역(420) 및 드레인 영역(430)은, 게이트 전극(460)에 대하여 셀프 얼라인적으로 불순물이 도입된 고농도 영역이다. 채널 형성 영역(410) 중, 드레인 영역(430) 및 소스 영역(420)에 인접하는 경계 영역(412, 413)과 중첩되는 부분의 게이트 절연막(450)의 막두께는, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)의 막두께에 비하여 두껍다.

Description

반도체 장치, 전기 광학 장치, 전자 기기, 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE, ELECTROOPTICAL DEVICE, ELECTRONIC APPARATUS, AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은, 기판 상에 MIS(Metal-Insulator-Semiconductor)형 트랜지스터, 혹은 MOS(Metal-Oxide-Semiconductor)형 트랜지스터와 같은 전계 효과형 트랜지스터가 형성된 반도체 장치, 이 반도체 장치에 의해서 전기 광학 물질을 유지한 전기 광학 장치, 이 전기 광학 장치를 이용한 전자 기기, 및 반도체 장치의 제조 방법에 관한 것이다.
액티브 매트릭스형 액정 장치나 유기 전계 발광(electroluminescence) 표시 장치 등의 전기 광학 장치에서는, 화소 스위칭용의 액티브 소자로서 복수의 박막 트랜지스터(전계 효과형 트랜지스터 / 이하, TFT(Thin Film Transistor)라고 함)가 형성된 기판이 이용되고 있다.
이러한 기판에 형성되는 TFT의 대표적인 구조로서는, 도 21(a)에 도시하는셀프 얼라인 구조와, 도 21(b)에 도시하는 LDD 구조가 있다.
이들 TFT 중, 셀프 얼라인 구조의 TFT에서는, 도 21(a)에 도시하는 바와 같이, 게이트 전극(460)의 단부에 게이트 절연막(450)을 거쳐서 대향하는 부분의 소스 영역(420), 및 드레인 영역(430)이 고농도 영역으로 되어있다. 이 때문에, 도 2 및 도 6에 점선 L2로 도시하는 바와 같이, 온 전류 레벨이 높다는 이점이 있다.
그러나, 셀프 얼라인 구조의 TFT에서는, 드레인 단(端)에서의 전계 강도가 높기 때문에, 도 2 및 도 6에 점선 L2로 도시하는 바와 같이, 오프 리크 전류 레벨이 높고, 또한, 그 전류 레벨이 급격하게 상승하고 있다는 문제점이 있다.
이것에 대하여, 도 21(b)에 도시하는 LDD 구조의 TFT에서는, 소스 영역(420) 및 드레인 영역(430)에 있어서, 게이트 전극(460)의 단부에 게이트 절연막(450)을 거쳐서 대향하는 부분이 저농도 소스 영역(421), 및 저농도 드레인 영역(431)으로 이루어져 있다. 따라서, LDD 구조의 TFT에서는, 드레인 단에서의 전계 강도가 완화되기 때문에, 도 2 및 도 6에 일점 쇄선 L3으로 도시하는 바와 같이, 오프 리크 전류 레벨이 낮고, 또한, 전류 레벨의 급격한 상승도 해소된다(예컨대, 비특허문헌1 참조).
(비특허문헌1) M. Yazaki, S. Takenaka and H. Ohshima : Jpn. J. Appl. Phys. vol.31(1992) Pt.1, No2A pp.206-209
그러나, LDD 구조의 TFT에서는, 소스 영역(420)과 드레인 영역(430) 사이에 저농도 영역이 개재하기 때문에, 도 2 및 도 6에 일점 쇄선 L3으로 도시한 바와 같이, 온 전류 레벨이 낮다는 문제점이 있다. 또한, LDD 구조의 TFT에서, 오프 리크 전류를 더 저감할 필요가 있는 경우에, 저농도 소스 영역(421) 및 저농도 드레인 영역(431)의 치수를 더 길게 하는 등의 대책을 행하면, 온 전류가 현저히 저하되어 버린다는 문제점이 있다.
이와 같이, 종래의 구조에서는, 온 전류 특성과 오프 리크 전류가 트레이드 오프(trade off)의 관계에 있어, 한쪽의 특성을 향상시키면 다른 쪽의 특성이 희생된다는 문제점이 있다.
이상의 문제점을 감안하여, 본 발명의 과제는, 온 전류 특성 및 오프 리크 전류 특성의 쌍방에 우수한 트랜지스터를 구비한 반도체 장치, 이 반도체 장치에 의해서 전기 광학 물질을 유지한 전기 광학 장치, 이 전기 광학 장치를 이용한 전자 기기, 및 반도체 장치의 제조 방법을 제공하는 것에 있다.
도 1(a) 내지 도 1(d)은 각각, 본 발명의 제 1 실시예 내지 제 4 실시예에 따른 셀프 얼라인 구조의 트랜지스터 단체(單體)(반도체 장치 단체)의 구성을 도시하는 단면도,
도 2는 도 1에 도시하는 트랜지스터의 온 전류 특성, 및 오프 리크 전류 특성을 도시하는 그래프,
도 3은 본 발명의 제 1 실시예에 따른 트랜지스터의 제조 방법을 도시하는 공정단면도,
도 4는 본 발명의 제 3 실시예에 따른 트랜지스터의 제조 방법을 도시하는 공정단면도,
도 5(a) 내지 도 5(d)는 각각, 본 발명의 제 5 실시예 내지 제 8 실시예에 따른 LDD 구조의 트랜지스터 단체(반도체 장치 단체)의 구성을 도시하는 단면도,
도 6은 도 5에 도시하는 트랜지스터의 온 전류 특성, 및 오프 리크 전류 특성을 도시하는 그래프,
도 7은 본 발명의 제 5 실시예에 따른 트랜지스터의 제조 방법을 도시하는 공정단면도,
도 8은 본 발명의 제 7 실시예에 따른 트랜지스터의 제조 방법을 도시하는 공정단면도,
도 9(a), 도 9(b)는 각각, 본 발명의 제 9 실시예에 따른 LDD 구조의 트랜지스터 단체(반도체 장치 단체)의 구성을 도시하는 단면도,
도 10은 본 발명을 적용한 전기 광학 장치를 그 위에 형성된 각 구성 요소와 함께 대향 기판의 측에서 본 평면도,
도 11은 도 10의 H-H' 단면도,
도 12는 전기 광학 장치의 화상 표시 영역에서, 매트릭스 형상으로 배치된 복수의 화소에 형성된 각종 소자, 배선 등의 등가 회로도,
도 13은 전기 광학 장치에 있어서, TFT 어레이 기판에 형성된 각 화소의 구성을 도시하는 평면도,
도 14는 도 10 및 도 11에 도시하는 전기 광학 장치의 화상 표시 영역의 일부를 도 4의 A-A' 선에 상당하는 위치로 절단했을 때의 단면도,
도 15는 도 10 및 도 11에 도시하는 전기 광학 장치의 화상 표시 영역의 주변 영역에 형성한 회로의 평면도,
도 16은 도 15에 도시하는 구동 회로용의 TFT의 단면도,
도 17은 전하 주입형의 유기 박막 전계 발광 소자를 이용한 액티브 매트릭스형 전기 광학 장치의 블럭도,
도 18(a), 도 18(b)은 각각, 도 17에 도시하는 전기 광학 장치에 형성한 화소 영역을 확대하여 도시하는 평면도, 및 그 단면도,
도 19는 본 발명에 따른 전기 광학 장치를 표시 장치로서 이용한 전자 기기의 회로 구성을 도시하는 블럭도,
도 20(a), 도 20(b)은 각각, 본 발명에 따른 전기 광학 장치를 이용한 전자 기기의 제 1 실시예에서의 모바일형의 퍼스널 컴퓨터를 도시하는 설명도, 및 휴대 전화기의 설명도,
도 21(a), 도 21(b)은 각각, 종래의 셀프 얼라인 구조의 TFT의 단면도, 및 종래의 LDD 구조의 TFT의 단면도.
도면의 주요 부분에 대한 부호의 설명
1a : 반도체막(다결정의 실리콘막)2 : 게이트 절연막
3a : 주사선3b : 용량선
4, 7 : 층간 절연막6a : 데이터선
6b : 드레인 전극9a : 화소 전극
10, 10p : TFT 어레이 기판(반도체 장치)
30, 31p, 32p, 80, 90 : TFT(반도체 소자)
40A∼40H, 40L, 40M : 트랜지스터100, 100p : 전기 광학 장치
400 : 기판410 : 채널 형성 영역
411 : 채널 형성 영역의 중앙 부분
412, 413 : 채널 형성 영역의 경계 영역
420 : 소스 영역421 : 저농도 소스 영역
422 : 고농도 소스 영역430 : 드레인 영역
431 : 저농도 드레인 영역432 : 고농도 드레인 영역
450 : 게이트 절연막451 : 하층측 게이트 절연막
452 : 상층측 게이트 절연막460 : 게이트 전극
상기 과제를 해결하기 위해서, 본 발명에서는, 소스 영역과 드레인 영역 사이에 채널을 형성할 수 있는 채널 형성 영역과, 해당 채널 형성 영역에 게이트 절연막을 거쳐서 대향하는 게이트 전극을 구비한 트랜지스터가 기판 상에 형성된 반도체 장치에 있어서, 상기 채널 형성 영역 중, 적어도 상기 드레인 영역에 인접하는 경계 영역과 중첩되는 부분의 상기 게이트 절연막의 막두께가, 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분의 상기 게이트 절연막의 막두께에 비하여 두꺼운 것을 특징으로 한다.
본 명세서에 있어서 「MIS형」 혹은 「MOS형」은 게이트 전극이 금속에 한정하지 않고, 도전성의 반도체를 게이트 전극에 이용한 것도 포함하는 의미이다.
본 발명에 따른 트랜지스터에서는, 드레인 단의 게이트 절연막이 두껍기 때문에, 드레인 단에서의 전계 강도가 완화된다. 이 때문에, 오프 리크 전류 레벨이 낮고, 또한, 전류 레벨의 급격한 상승도 해소된다. 또한, 채널 형성 영역의 중앙 부분에서는, 게이트 절연막이 얇기 때문에, 온 전류 레벨도 높다. 그 때문에, 본 발명에 의하면, 온 전류 특성, 및 오프 리크 전류 특성의 쌍방을 향상할 수 있다.
본 발명에 있어서는, 상기 채널 형성 영역 중, 상기 소스 영역에 인접하는 경계 영역과 중첩되는 부분의 상기 게이트 절연막의 막두께도, 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분의 상기 게이트 절연막의 막두께에 비하여 두껍게 하더라도 좋다.
본 발명에 있어서, 상기 소스 영역 및 상기 드레인 영역은, 상기 게이트 전극에 상기 게이트 절연막을 거쳐서 대치하는 부분에 저농도 영역 혹은 오프셋 영역을 구비하는 경우가 있다. 이러한 트랜지스터의 구조는, LDD 구조 혹은 오프셋 게이트 구조로 지칭될 수 있다. 본 명세서에 있어서, 「오프셋 영역」은, 게이트 전극의 단부에 게이트 절연막을 거쳐서 대치하는 부분에, 채널 형성 영역과 동일한 불순물 농도로 형성되어 있는 부분을 의미하고, 이러한 오프셋 영역은, 소스 및 드레인 영역을 게이트 전극의 단부로부터 채널 길이 방향에서의 양측으로 이동시키는 것에 의해 형성할 수 있다.
이러한 LDD 구조 혹은 오프셋 게이트 구조의 트랜지스터에 대하여 본 발명을 적용한 경우, 상기 채널 형성 영역 중, 적어도 상기 드레인 영역의 저농도 영역 혹은 오프셋 영역에 인접하는 경계 영역과 중첩되는 부분의 상기 게이트 절연막의 막두께가, 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분의 상기 게이트 절연막의 막두께에 비하여 두껍다.
본 발명에 따른 트랜지스터에서, 소스 영역 및 드레인 영역은, 게이트 전극에 게이트 절연막을 거쳐서 대치하는 부분에 저농도 영역 혹은 오프셋 영역을 구비하고 있기 때문에, 드레인 단에서의 전계 강도가 완화되어 있으므로, 오프 리크 전류의 레벨이 낮다. 또한, 드레인 단의 게이트 절연막이 두꺼우므로, 드레인 단에서의 전계 강도가 더 완화되어 있기 때문에, 오프 리크 전류 레벨이 낮고, 또한, 전류 레벨의 급격한 상승도 해소된다. 또한, 채널 형성 영역의 중앙 부분에서는, 게이트 절연막이 얇기 때문에, 오프 리크 전류 레벨이 낮은 것치고는, 온 전류 레벨의 레벨이 높다.
본 발명에 있어서, 상기 채널 형성 영역 중, 상기 소스 영역의 저농도 영역 혹은 오프셋 영역에 인접하는 경계 영역과 중첩되는 부분의 상기 게이트 절연막의 막두께도, 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분의 상기 게이트 절연막의 막두께에 비하여 두껍게 하더라도 좋다.
본 발명에 있어서, 상기 채널 형성 영역, 상기 소스 영역, 및 상기 드레인영역은, 예컨대, 상기 기판 표면에 형성된 반도체막에 형성되어 있다.
본 발명에 있어서는, 상기 기판이 반도체 기판이고, 당해 반도체 기판에 대하여, 상기 채널 형성 영역, 상기 소스 영역, 및 상기 드레인 영역이 형성되어 있는 경우도 있다.
본 발명에 따른 반도체 장치는, 전기 광학 물질을 유지하는 전기 광학 장치용 기판으로서 이용되는 경우가 있고, 이 경우, 당해 전기 광학 장치용 기판에는, 화소 스위칭용 트랜지스터 및 화소 전극을 구비한 화소가 매트릭스 형상으로 형성되게 된다.
이러한 전기 광학 장치에 있어서, 상기 전기 광학 물질은, 예컨대, 상기 전기 광학 장치용 기판과 대향 기판 사이에 유지된 액정이다.
또한, 상기 전기 광학 물질은, 상기 전기 광학 장치용 기판 상에서 발광 소자를 구성하는 유기 전계 발광 재료인 경우도 있다.
본 발명을 적용한 전기 광학 장치는, 휴대 전화기 혹은 모바일 컴퓨터 등의 전자 기기의 표시부로서 이용된다.
본 발명에서는, 소스 영역과 드레인 영역 사이에 채널을 형성할 수 있는 채널 형성 영역과, 해당 채널 형성 영역에 게이트 절연막을 거쳐서 대향하는 게이트 전극을 구비한 트랜지스터가 기판 상에 형성된 반도체 장치의 제조 방법에 있어서, 상기 게이트 절연막을 형성하는 공정에서는, 우선, 하층측 게이트 절연막을 형성하고, 다음에, 당해 하층측 게이트 절연막의 표면 중, 적어도 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분에 레지스트층을 형성하고 또한,적어도 당해 채널 형성 영역에서 상기 드레인 영역에 인접하는 경계 영역과 중첩되는 부분에 대해서는 상기 레지스트층의 형성을 피하고, 다음에, 상기 하층측 게이트 절연막 및 상기 레지스트층의 표면측에 상층측 게이트 절연막을 형성하고, 그런 다음, 상기 레지스트층을 당해 레지스트층을 덮는 상기 상층측 게이트 절연막과 함께 제거하는 것을 특징으로 한다.
본 발명의 별도의 실시예에서는, 소스 영역과 드레인 영역 사이에 채널을 형성할 수 있는 채널 형성 영역과, 해당 채널 형성 영역에 게이트 절연막을 거쳐서 대향하는 게이트 전극을 구비한 트랜지스터가 기판 상에 형성된 반도체 장치의 제조 방법에 있어서, 상기 게이트 절연막을 형성하는 공정에서는, 우선, 적어도 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분에 레지스트층을 형성하고 또한, 적어도 당해 채널 형성 영역에 있어서 상기 드레인 영역에 인접하는 경계 영역과 중첩되는 부분에 대해서는 상기 레지스트층의 형성을 피하고, 다음에, 상기 레지스트층의 표면측에 하층측 게이트 절연막을 형성하고, 다음에, 상기 레지스트층을 당해 레지스트층을 덮는 상기 하층측 게이트 절연막과 함께 제거하고, 그런 다음, 상기 하층측 게이트 절연막의 표면에 상층측 게이트 절연막을 형성하는 것을 특징으로 한다.
본 발명에 있어서, 상기 레지스트층에 대해서는, 상기 채널 형성 영역에 있어서 상기 소스 영역에 인접하는 경계 영역과 중첩되는 부분에 대해서도 형성을 피하더라도 좋다. 이와 같이 구성하면, 상기 채널 형성 영역 중, 상기 소스 영역에 인접하는 경계 영역과 중첩되는 부분의 상기 게이트 절연막의 막두께도, 상기 채널형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분의 상기 게이트 절연막의 막두께에 비하여 두꺼운 구조가 된다.
본 발명에 있어서, 트랜지스터가 LDD 구조 혹은 오프셋 게이트 구조를 구비하고 있는 경우, 그 제조 방법에서는, 상기 게이트 절연막을 형성하는 공정에 있어서, 우선, 하층측 게이트 절연막을 형성하고, 다음에, 당해 하층측 게이트 절연막의 표면 중, 적어도 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분에 레지스트층을 형성하고 또한, 적어도 당해 채널 형성 영역에 있어서 상기 드레인 영역의 저농도 영역 혹은 오프셋 영역에 인접하는 경계 영역과 중첩되는 부분에 대해서는 상기 레지스트층의 형성을 피하고, 다음에, 상기 하층측 게이트 절연막 및 상기 레지스트층의 표면측에 상층측 게이트 절연막을 형성하고, 그런 다음, 상기 레지스트층을 당해 레지스트층을 덮는 상기 상층측 게이트 절연막과 함께 제거하는 것을 특징으로 한다.
본 발명의 다른 실시예에서는, 상기 게이트 절연막을 형성하는 공정에 있어서, 우선, 적어도 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분에 레지스트층을 형성하고 또한, 적어도 당해 채널 형성 영역에 있어서 상기 드레인 영역의 저농도 영역 혹은 오프셋 영역에 인접하는 경계 영역과 중첩되는 부분에 대해서는 상기 레지스트층의 형성을 피하고, 다음에, 상기 레지스트층의 표면측에 하층측 게이트 절연막을 형성하고, 다음에, 상기 레지스트층을 당해 레지스트층을 덮는 상기 하층측 게이트 절연막과 함께 제거하고, 그런 다음, 상기 하층측 게이트 절연막의 표면에 상층측 게이트 절연막을 형성하는 것을 특징으로 한다.
본 발명에 있어서, 상기 레지스트층에 대해서는, 상기 채널 형성 영역에 있어서 상기 소스 영역의 저농도 영역 혹은 오프셋 영역에 인접하는 경계 영역과 중첩되는 부분에 대하여도 형성을 피하더라도 좋다. 이와 같이 구성하면, 상기 채널 형성 영역 중, 상기 소스 영역의 저농도 영역 혹은 오프셋 영역에 인접하는 경계 영역과 중첩되는 부분의 상기 게이트 절연막의 막두께도, 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분의 상기 게이트 절연막의 막두께에 비하여 두꺼운 구조가 된다.
(실시예)
전기 광학 장치에 이용되는 TFT 어레이 기판 등에 본 발명을 적용한 예를 설명하기 전에, 도 1 내지 도 9를 참조하여, 본 발명의 제 1 실시예 내지 제 9 실시예에 따른 트랜지스터 단체(單體)(반도체 장치 단체)로서의 구성, 및 효과를 설명한다.
도 1(a) 내지 도 1(d)은 각각, 본 발명의 제 1 실시예 내지 제 4 실시예에 따른 트랜지스터 단체(반도체 장치 단체)의 구성을 도시하는 단면도이다. 도 2는, 본 발명을 적용한 셀프 얼라인 구조의 트랜지스터의 온 전류 특성, 및 오프 리크 전류 특성을 도시하는 그래프이다. 도 3 및 도 4는 각각, 제 1 실시예, 제 3 실시예에 따른 트랜지스터 단체(반도체 장치 단체)의 제조 방법을 도시하는 공정단면도이다.
도 5(a) 내지 도 5(d)는 각각, 본 발명의 제 5 실시예 내지 제 8 실시예에따른 트랜지스터 단체(반도체 장치 단체)의 구성을 도시하는 단면도이다. 도 6은, 본 발명을 적용한 LDD 구조의 트랜지스터의 온 전류 특성, 및 오프 리크 전류 특성을 도시하는 그래프이다. 도 7 및 도 8은 각각, 제 5 실시예, 제 8 실시예에 따른 트랜지스터 단체(반도체 장치 단체)의 제조 방법을 도시하는 공정단면도이다.
도 9(a), 도 9(b)는 각각, 본 발명의 제 9 실시예에 따른 바텀 게이트(bottom gate) 구조의 트랜지스터 단체(반도체 장치 단체)의 구성을 도시하는 단면도이다.
[제 1 실시예]
도 1(a)에 있어서, 본 실시예의 반도체 장치에서는, 기판(400)의 위에 트랜지스터(40A)가 형성되어 있고, 이 트랜지스터(40A)는, 소스 영역(420)과 드레인 영역(430) 사이에 채널을 형성할 수 있는 채널 형성 영역(410)과, 이 채널 형성 영역(410)에 게이트 절연막(450)을 거쳐서 대향하는 게이트 전극(460)을 구비하고 있다. 소스 영역(420) 및 드레인 영역(430)에는, 층간 절연막(490), 및 게이트 절연막(450)에 형성된 콘택트 홀을 거쳐서 소스 전극(470) 및 드레인 전극(480)이 각각 전기적으로 접속하고 있다.
소스 영역(420) 및 드레인 영역(430)은, 게이트 전극(460)에 대하여 셀프 얼라인적으로 불순물이 도입된 고농도 영역이다.
본 실시예에서, 채널 형성 영역(410) 중, 드레인 영역(430)에 인접하는 경계 영역(412)과 중첩되는 부분의 게이트 절연막(450)의 막두께는, 채널 형성영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)의 막두께에 비하여 두껍다. 또한, 채널 형성 영역(410) 중, 소스 영역(420)에 인접하는 경계 영역(413)과 중첩되는 부분의 게이트 절연막(450)의 막두께도, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)의 막두께에 비하여 두껍다.
즉, 게이트 절연막(450)은, 소스 영역(420), 드레인 영역(430), 및 채널 형성 영역(410)을 구성하는 반도체막(440)의 표면측 전체에 형성된 하층측 게이트 절연막(451)과, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분을 피하도록 형성된 상층측 게이트 절연막(452)으로 구성되어 있고, 채널 형성 영역(410) 중, 드레인 영역(430) 및 소스 영역(420)에 인접하는 경계 영역(412, 413)과 중첩되는 부분의 게이트 절연막(450)은, 하층측 게이트 절연막(451)과 상층측 게이트 절연막(452)의 2층 구조로 되어 있다. 이것에 대하여, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)은, 하층측 게이트 절연막(451)만으로 구성되어 있다.
이와 같이 구성한 트랜지스터(40A)에서는, 드레인 단의 게이트 절연막(450)이 두꺼우므로, 드레인 단에서의 전계 강도가 완화되기 때문에, 도 2에 실선 L1로 도시하는 바와 같이, 오프 리크 전류 레벨이 낮고, 또한, 전류 레벨의 급격한 상승도 해소된다. 또한, 채널 형성 영역(410)의 중앙 부분(411)에서는, 게이트 절연막(450)이 얇고, 또한, LDD 구조와 달라서 저농도 영역이 없기 때문에, 온 전류 레벨도 높다. 그 때문에, 본 실시예에 의하면, 온 전류 특성, 및 오프 리크 전류 특성의 쌍방을 향상시킬 수 있다.
이러한 구성의 반도체 장치를 제조하는 데 있어서는, 우선, 도 3(a)에 도시하는 바와 같이, 기판(400)의 표면에 채널 형성 영역(410), 소스 영역(420), 및 드레인 영역(430)을 형성하기 위한 실리콘막 등의 반도체막(440)을 형성한다. 또, 도시하지 않았으나, 기판(400)에 하지 절연막을 형성하고 나서 반도체막(440)을 형성하더라도 좋다.
다음에, 게이트 절연막 형성 공정에서는, 실리콘 산화막이나 실리콘 질화막 등으로 이루어지는 하층측 게이트 절연막(451)을 형성한다.
다음에, 도 3(b)에 도시하는 바와 같이 하층측 게이트 절연막(451)의 표면 중, 적어도 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분에 레지스트층(401)을 형성하고 또한, 채널 형성 영역(410)에 있어서 드레인 영역(430) 및 소스 영역(420)에 인접하는 경계 영역(412, 413)과 중첩되는 부분에 대해서는 레지스트층(401)의 형성을 피한다.
다음에, 도 3(c)에 도시하는 바와 같이, 하층측 게이트 절연막(451) 및 레지스트층(401)의 표면측에 실리콘 산화막이나 실리콘 질화막 등으로 이루어지는 상층측 게이트 절연막(452)을 형성한다. 이 때는, 커버리지가 낮은 방법으로 상층측 게이트 절연막(452)을 형성하는 것이 바람직하다.
다음에, 도 3(d)에 도시하는 바와 같이, 레지스트층(401)을 레지스트층(401)을 덮는 상층측 게이트 절연막(452)과 함께 제거한다(리프트 오프법). 그 결과, 게이트 절연막(450)은, 하층측 게이트 절연막(451)과 상층측 게이트 절연막(452)의2층 구조의 두꺼운 부분과, 하층측 게이트 절연막(451)만으로 이루어지는 얇은 부분을 갖게 된다.
다음에, 도 3(e)에 도시하는 바와 같이, 게이트 전극(460)을 형성한 뒤, 도 3(f)에 도시하는 바와 같이, 게이트 전극(460)을 마스크로 하여 반도체막(440)에 고농도의 불순물을 도입하여, 게이트 전극(460)에 대하여 셀프 얼라인적으로 고농도 영역으로 이루어지는 소스 영역(420) 및 드레인 영역(430)을 형성한다.
[제 2 실시예]
제 1 실시예에서 설명한 반도체 장치의 제조 방법에 있어서, 도 3(b)을 참조하여 설명한 공정에서, 레지스트층(401)의 형성 범위를 일점 쇄선(401')으로 도시하는 범위까지 확대하면, 도 1(b)에 도시하는 트랜지스터(40B)가 형성된다.
이 트랜지스터(40B)에서는, 채널 형성 영역(410) 중, 드레인 영역(430)에 인접하는 경계 영역(412)과 중첩되는 부분의 게이트 절연막(450)의 막두께가, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)의 막두께에 비하여 두껍지만, 소스 영역(420)에 인접하는 경계 영역(412)과 중첩되는 부분의 게이트 절연막(450)에 있어서는, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)과 막두께가 같다.
그 밖의 구성은, 제 1 실시예와 마찬가지이기 때문에, 공통하는 부분에는 동일한 부호를 부여하여 도시하는 것으로 하여 그들의 설명을 생략하지만, 본 실시예의 트랜지스터(40B)도, 드레인 단의 게이트 절연막(450)이 두꺼우므로, 드레인 단에서의 전계 강도가 완화되기 때문에, 오프 리크 전류 레벨이 낮고, 또한, 전류 레벨의 급격한 상승도 해소되는 등, 제 1 실시예와 마찬가지의 효과를 얻는다.
[제 3 실시예]
도 1(c)에 있어서, 본 실시예의 반도체 장치에서도, 트랜지스터(40C)는, 채널 형성 영역(410) 중, 드레인 영역(430)에 인접하는 경계 영역(412)과 중첩되는 부분의 게이트 절연막(450)의 막두께는, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)의 막두께에 비하여 두껍다. 또한, 채널 형성 영역(410) 중, 소스 영역(420)에 인접하는 경계 영역(413)과 중첩되는 부분의 게이트 절연막(450)의 막두께도, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)의 막두께에 비하여 두껍다.
단, 본 실시예에서는, 제 1 실시예와는 다르게, 게이트 절연막(450)은, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분을 피하도록 형성된 하층측 게이트 절연막(451)과, 그 표면 전체에 형성된 상층측 게이트 절연막(452)으로 구성되어 있다. 이 때문에, 채널 형성 영역(410) 중, 드레인 영역(430) 및 소스 영역(420)에 인접하는 경계 영역(412, 413)과 중첩되는 부분의 게이트 절연막(450)은, 하층측 게이트 절연막(451)과 상층측 게이트 절연막(452)의 2층 구조로 되어 있는 데 대하여, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)은, 상층측 게이트 절연막(452)만으로 구성되어 있다.
이와 같이 구성한 트랜지스터(40C)에서도, 드레인 단의 게이트 절연막(450)이 두꺼우므로, 드레인 단에서의 전계 강도가 완화되기 때문에, 오프 리크 전류 레벨이 낮고, 또한, 전류 레벨의 급격한 상승도 해소된다. 또한, 채널 형성 영역(410)의 중앙 부분(411)에서는, 게이트 절연막(450)이 얇고, 또한, LDD 구조와 다르게 저농도 영역이 없기 때문에, 온 전류 레벨도 높다. 그 때문에, 본 실시예에 의하면, 온 전류 특성, 및 오프 리크 전류 특성의 쌍방을 향상시킬 수 있다.
이러한 구성의 반도체 장치를 제조하는 데 있어서는, 우선, 도 4(a)에 도시하는 바와 같이, 기판(400)의 표면에 채널 형성 영역(410), 소스 영역(420), 및 드레인 영역(430)을 형성하기 위한 반도체막(440)을 형성한다.
다음에, 게이트 절연막 형성 공정에 있어서, 반도체막(440)의 표면 중, 적어도 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분에 레지스트층(401)을 형성하고 또한, 채널 형성 영역(410)에 있어서 드레인 영역(430) 및 소스 영역(420)에 인접하는 경계 영역(412, 413)과 중첩되는 부분에 대해서는 레지스트층(401)의 형성을 피한다.
다음에, 도 4(b)에 도시하는 바와 같이, 반도체막(440) 및 레지스트층(401)의 표면측에 하층측 게이트 절연막(451)을 형성한 뒤, 도 4(c)에 도시하는 바와 같이, 리프트 오프법에 의해, 레지스트층(401)을 레지스트층(401)을 덮는 하층측 게이트 절연막(451)과 함께 제거한다. 또, 상술한 바와 같은 리프트 오프법에 의하지 않고, 반도체막(440) 상에 하층측 게이트 절연막(451)을 형성한 뒤, 레지스트층을 형성하여 패터닝하더라도 좋다.
다음에, 도 4(d)에 도시하는 바와 같이, 표면 전체에 상층측 게이트 절연막(452)을 형성한다. 그 결과, 게이트 절연막(450)은, 하층측 게이트 절연막(451)과 상층측 게이트 절연막(452)의 2층 구조의 두꺼운 부분과, 하층측 게이트 절연막(451)만으로 이루어지는 얇은 부분을 갖게 된다.
다음에, 도 4(e)에 도시하는 바와 같이, 게이트 전극(450)을 형성한 뒤, 도 4(f)에 도시하는 바와 같이, 게이트 전극(450)을 마스크로 하여 반도체막(440)에 고농도의 불순물을 도입하여, 게이트 전극(450)에 대하여 셀프 얼라인적으로 고농도 영역으로 이루어지는 소스 영역(420) 및 드레인 영역(430)을 형성한다.
[제 4 실시예]
제 3 실시예에서 설명한 반도체 장치의 제조 방법에 있어서, 도 4(a)를 참조하여 설명한 공정에서, 레지스트층(401)의 형성 범위를 일점 쇄선(401')으로 도시하는 범위까지 확대하면, 도 1(d)에 도시하는 트랜지스터(40D)가 형성된다.
이 트랜지스터(40D)에서는, 채널 형성 영역(410) 중, 드레인 영역(430)에 인접하는 경계 영역(412)과 중첩되는 부분의 게이트 절연막(450)의 막두께가, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)의 막두께에 비하여 두껍지만, 소스 영역(420)에 인접하는 경계 영역(412)과 중첩되는 부분의 게이트 절연막(450)에 대해서는, 채널 형성영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)과 막두께가 같다.
그 밖의 구성은, 제 3 실시예와 마찬가지이기 때문에, 공통하는 부분에는 동일한 부호를 부여하여 도시하는 것으로 하여 그들의 설명을 생략하지만, 본 실시예의 트랜지스터(40D)도, 드레인 단의 게이트 절연막(450)이 두꺼우므로, 드레인 단에서의 전계 강도가 완화되기 때문에, 오프 리크 전류 레벨이 낮고, 또한, 전류 레벨의 급격한 상승도 해소되는 등, 제 3 실시예와 마찬가지의 효과를 얻는다.
[제 5 실시예]
도 5(a)에 있어서, 본 실시예의 반도체 장치에서는, 기판(400)의 위에 LDD 구조의 트랜지스터(40E)가 형성되어 있고, 이 트랜지스터(40E)는, 소스 영역(420)과 드레인 영역(430) 사이에 채널을 형성할 수 있는 채널 형성 영역(410)과, 이 채널 형성 영역(410)에 게이트 절연막(450)을 거쳐서 대향하는 게이트 전극(460)을 구비하고 있다. 소스 영역(420) 및 드레인 영역(430)에는, 층간 절연막(490) 및 게이트 절연막(450)에 형성된 콘택트 홀을 거쳐서 소스 전극(470) 및 드레인 전극(480)이 각각 전기적으로 접속하고 있다.
소스 영역(420) 및 드레인 영역(430)은, 게이트 전극(460)의 단부에 대하여 게이트 절연막(450)을 거쳐서 대치하는 부분에 저농도 소스 영역(421) 및 저농도 드레인 영역(431)을 구비하고, 그 외측에 고농도 소스 영역(422) 및 고농도 드레인 영역(432)을 구비하고 있다.
본 실시예에서, 채널 형성 영역(410) 중, 저농도 드레인 영역(431)에 인접하는 경계 영역(412)과 중첩되는 부분의 게이트 절연막(450)의 막두께는, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)의 막두께에 비하여 두껍다. 또한, 채널 형성 영역(410) 중, 저농도 소스 영역(421)에 인접하는 경계 영역(413)과 중첩되는 부분의 게이트 절연막(450)의 막두께도, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)의 막두께에 비하여 두껍다.
즉, 게이트 절연막(450)은, 소스 영역(420), 드레인 영역(430), 및 채널 형성 영역(410)을 구성하는 반도체막(440)의 표면측 전체에 형성된 하층측 게이트 절연막(451)과, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분을 피하도록 형성된 상층측 게이트 절연막(452)으로 구성되어 있고, 채널 형성 영역(410) 중, 저농도 드레인 영역(431) 및 저농도 소스 영역(421)에 인접하는 경계 영역(412, 413)과 중첩되는 부분의 게이트 절연막(450)은, 하층측 게이트 절연막(451)과 상층측 게이트 절연막(452)의 2층 구조로 되어 있다. 이것에 대하여, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)은, 하층측 게이트 절연막(451)만으로 구성되어 있다.
이와 같이 구성한 트랜지스터(40E)에서는, 게이트 전극(460)에 게이트 절연막(450)을 거쳐서 대치하는 부분에 저농도 드레인 영역(431) 및 저농도 소스 영역(421)을 구비하고 있기 때문에, 도 6에 실선 L11로 도시하는 바와 같이, 드레인 단에서의 전계 강도가 완화되어 있으므로, 오프 리크 전류의 레벨이 낮다. 또한, 드레인 단의 게이트 절연막(450)이 두꺼우므로, 드레인 단에서의 전계 강도가 더 완화되어 있기 때문에, 오프 리크 전류 레벨이 낮고, 또한, 전류 레벨의 급격한 상승도 해소된다. 그래도, 채널 형성 영역(410)의 중앙 부분(411)에서는, 게이트 절연막(450)이 얇기 때문에, 오프 리크 전류 레벨이 낮은 것치고는, 온 전류 레벨의 레벨이 높다.
이러한 구성의 반도체 장치를 제조하는 데 있어서는, 우선, 도 7(a)에 도시하는 바와 같이, 기판(400)의 표면에 채널 형성 영역(410), 소스 영역(420), 및 드레인 영역(430)을 형성하기 위한 실리콘막 등의 반도체막(440)을 형성한다.
다음에, 게이트 절연막 형성 공정에 있어서, 실리콘 산화막이나 실리콘 질화막 등으로 이루어지는 하층측 게이트 절연막(451)을 형성한다.
다음에, 도 7(b)에 도시하는 바와 같이, 하층측 게이트 절연막(451)의 표면 중, 적어도 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분에 레지스트층(401)을 형성하고 또한, 채널 형성 영역(410)에 있어서 저농도 드레인 영역(431) 및 저농도 소스 영역(421)에 인접하는 경계 영역(412, 413)과 중첩되는 부분에 대해서는 레지스트층(401)의 형성을 피한다.
다음에, 도 7(c)에 도시하는 바와 같이, 하층측 게이트 절연막(451) 및 레지스트층(401)의 표면측에 실리콘 산화막이나 실리콘 질화막 등으로 이루어지는 상층측 게이트 절연막(452)을 형성한다. 이 때에는, 커버리지가 낮은 방법으로 상층측 게이트 절연막(452)을 형성하는 것이 바람직하다.
다음에, 도 7(d)에 도시하는 바와 같이, 레지스트층(401)을 레지스트층(401)을 덮는 상층측 게이트 절연막(452)과 함께 제거한다(리프트 오프법). 그 결과, 게이트 절연막(450)은, 하층측 게이트 절연막(451)과 상층측 게이트 절연막(452)의 2층 구조의 두꺼운 부분과, 하층측 게이트 절연막(451)만으로 이루어지는 얇은 부분을 갖게 된다.
다음에, 도 7(e)에 도시하는 바와 같이, 게이트 전극(460)을 형성한 뒤, 도 7(f)에 도시하는 바와 같이, 게이트 전극(460)을 마스크로 하여 반도체막(440)에 저농도의 불순물을 도입하여, 게이트 전극(460)에 대하여 셀프 얼라인적으로 저농도 소스 영역(421) 및 저농도 드레인 영역(431)을 형성한다.
그런 다음에는, 도 7(g)에 도시하는 바와 같이, 게이트 전극(460)을 넓게 덮는 레지스트 마스크(402)를 형성한 뒤, 이 레지스트 마스크(402)의 개구로부터 반도체막(440)에 고농도의 불순물을 도입하여, 게이트 전극(460)의 단부에 게이트 절연막(450)을 거쳐서 대치하는 부분으로부터 외측으로 빠져나온 부분에 고농도 소스 영역(422) 및 고농도 드레인 영역(432)을 형성한다. 그 결과, 게이트 전극(460)의 단부에 게이트 절연막(450)을 거쳐서 대치하는 부분에는, 저농도 소스 영역(421) 및 저농도 드레인 영역(431)이 남는다.
[제 6 실시예]
제 5 실시예에서 설명한 반도체 장치의 제조 방법에 있어서, 도 7(b)을 참조하여 설명한 공정에서, 레지스트층(401)의 형성 범위를 일점 쇄선(401')으로 도시하는 범위까지 확대하면, 도 5(b)에 도시하는 트랜지스터(40F)가 형성된다.
이 트랜지스터(40F)에서는, 채널 형성 영역(410) 중, 저농도 드레인 영역(431)에 인접하는 경계 영역(412)과 중첩되는 부분의 게이트 절연막(450)의 막두께가, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)의 막두께에 비하여 두껍지만, 저농도 소스 영역(421)에 인접하는 경계 영역(413)과 중첩되는 부분의 게이트 절연막(450)에 대해서는, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)과 막두께가 같다.
그 밖의 구성은, 제 5 실시예와 마찬가지이기 때문에, 공통하는 부분에는 동일한 부호를 부여하여 도시하는 것으로 하여 그들의 설명을 생략하지만, 본 실시예의 트랜지스터(40F)도, 오프 리크 전류 레벨이 낮은 것치고는, 온 전류 레벨의 레벨이 높은 등, 제 5 실시예와 마찬가지의 효과를 얻는다.
[제 7 실시예]
도 5(c)에 있어서, 본 실시예의 반도체 장치에서도, 트랜지스터(40G)는, 채널 형성 영역(410) 중, 저농도 드레인 영역(431)에 인접하는 경계 영역(412)과 중첩되는 부분의 게이트 절연막(450)의 막두께가, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)의 막두께에 비하여 두껍다. 또한, 채널 형성 영역(410) 중, 저농도 소스 영역(421)에 인접하는 경계 영역(413)과 중첩되는 부분의 게이트 절연막(450)의 막두께도, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트절연막(450)의 막두께에 비하여 두껍다.
단, 본 실시예에서는, 제 5 실시예와는 다르게, 게이트 절연막(450)은, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분을 피하도록 형성된 하층측 게이트 절연막(451)과, 그 표면 전체에 형성된 상층측 게이트 절연막(452)으로 구성되어 있다. 이 때문에, 채널 형성 영역(410) 중, 드레인 영역(430) 및 소스 영역(420)에 인접하는 경계 영역(412, 413)과 중첩되는 부분의 게이트 절연막(450)은, 하층측 게이트 절연막(451)과 상층측 게이트 절연막(452)의 2층 구조로 되어 있는데 대하여, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)은, 상층측 게이트 절연막(452)만으로 구성되어 있다.
이와 같이 구성한 트랜지스터(40G)에서도, 오프 리크 전류 레벨이 낮은 것치고는, 온 전류 레벨의 레벨이 높은 등, 제 5 실시예와 마찬가지의 효과를 얻는다.
이러한 구성의 반도체 장치를 제조하는 데 있어서는, 우선, 도 8(a)에 도시하는 바와 같이, 기판(400)의 표면에 채널 형성 영역(410), 소스 영역(420), 및 드레인 영역(430)을 형성하기 위한 반도체막(440)을 형성한다.
다음에, 게이트 절연막 형성 공정에서, 반도체막(440)의 표면 중, 적어도 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분에 레지스트층(401)을 형성하고 또한, 채널 형성 영역(410)에 있어서 저농도 드레인 영역(431) 및 저농도 소스 영역(421)에 인접하는 경계 영역(412, 413)과 중첩되는 부분에 대해서는 레지스트층(401)의 형성을 피한다.
다음에, 도 8(b)에 도시하는 바와 같이, 반도체막(440) 및 레지스트층(401)의 표면측에 하층측 게이트 절연막(451)을 형성한 뒤, 도 8(c)에 도시하는 바와 같이, 레지스트층(401)을 레지스트층(401)을 덮는 하층측 게이트 절연막(451)과 함께 제거한다.
다음에, 도 8(d)에 도시하는 바와 같이, 표면 전체에 상층측 게이트 절연막(452)을 형성한다. 그 결과, 게이트 절연막(450)은, 하층측 게이트 절연막(451)과 상층측 게이트 절연막(452)의 2층 구조의 두꺼운 부분과, 하층측 게이트 절연막(451)만으로 이루어지는 얇은 부분을 갖게 된다.
다음에, 도 8(e)에 도시하는 바와 같이, 게이트 전극(460)을 형성한 뒤, 도 8(f)에 도시하는 바와 같이, 게이트 전극(460)을 마스크로 하여 반도체막(440)에 저농도의 불순물을 도입하여, 게이트 전극(460)에 대하여 셀프 얼라인적으로 저농도 소스 영역(421) 및 저농도 드레인 영역(431)을 형성한다.
그런 다음에는, 도 8(g)에 도시하는 바와 같이, 게이트 전극(460)을 넓게 덮는 레지스트 마스크(402)를 형성한 뒤, 이 레지스트 마스크(402)의 개구로부터 반도체막(440)에 고농도의 불순물을 도입하여, 게이트 전극(460)의 단부에 게이트 절연막(450)을 거쳐서 대치하는 부분으로부터 외측으로 빠져나온 부분에 고농도 소스 영역(422) 및 고농도 드레인 영역(432)을 형성한다. 그 결과, 게이트 전극(460)의 단부에 게이트 절연막(450)을 거쳐서 대치하는 부분에는, 저농도 소스 영역(421) 및 저농도 드레인 영역(431)이 남는다.
[제 8 실시예]
제 7 실시예에서 설명한 반도체 장치의 제조 방법에 있어서, 도 8(a)을 참조하여 설명한 공정에서, 레지스트층(401)의 형성 범위를 일점 쇄선(401')으로 도시하는 범위까지 확대하면, 도 5(d)에 도시하는 트랜지스터(40H)가 형성된다.
이 트랜지스터(40H)에서는, 채널 형성 영역(410) 중, 저농도 드레인 영역(431)에 인접하는 경계 영역(412)과 중첩되는 부분의 게이트 절연막(450)의 막두께가, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)의 막두께에 비하여 두껍지만, 저농도 소스 영역(421)에 인접하는 경계 영역(413)과 중첩되는 부분의 게이트 절연막(450)에 대해서는, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분의 게이트 절연막(450)과 막두께가 같다.
그 밖의 구성은, 제 7 실시예와 마찬가지이기 때문에, 공통하는 부분에는 동일한 부호를 부여하여 도시하는 것으로 하여 그들의 설명을 생략하지만, 본 실시예의 트랜지스터(40H)도, 오프 리크 전류 레벨이 낮은 것치고는, 온 전류 레벨의 레벨이 높은 등, 제 5 실시예와 마찬가지의 효과를 얻는다.
[제 9 실시예]
제 1 실시예 내지 제 4 실시예는, 탑 게이트(top gate)형의 셀프 얼라인 구조의 트랜지스터에 본 발명을 적용했지만, 도 9(a)에 도시하는 바와 같이, 바텀 게이트형의 셀프 얼라인 구조의 트랜지스터(40L)에 본 발명을 적용하더라도 좋다.
또한, 제 5 실시예 내지 제 8 실시예는, 탑 게이트형의 LDD 구조의 트랜지스터에 본 발명을 적용했지만, 도 9(b)에 도시하는 바와 같이, 바텀 게이트형의 LDD 구조의 트랜지스터(40M)에 본 발명을 적용하더라도 좋다.
이들의 어느 쪽의 트랜지스터(40L, 40M)도, 제 1 실시예 내지 제 8 실시예와 비교하여, 게이트 절연막(450)에 대한 게이트 전극(460)과 채널 형성 영역(410)의 상하 위치가 반대로 되어 있는 것 외에, 그 기본적인 구조는, 제 1 실시예 내지 제 8 실시예와 마찬가지이다. 따라서, 공통하는 부분에 대해서는, 동일한 부호를 부여하여 도시하는 것으로 하고, 그들의 설명을 생략한다.
또한, 그 제조 방법에서는, 도 3 혹은 도 7을 참조하여 설명한 바와 같이, 게이트 절연막 형성 공정에 있어서, 하층측 게이트 절연막(451)을 형성한 뒤, 하층측 게이트 절연막(451)의 표면 중, 적어도 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분에 레지스트층을 선택적으로 형성한다.
다음에, 하층측 게이트 절연막(451) 및 레지스트층의 표면측에 상층측 게이트 절연막(452)을 형성한 뒤, 레지스트층을 이 레지스트층을 덮는 상층측 게이트 절연막(452)과 함께 제거하면 좋다.
또한, 도 4 혹은 도 8을 참조하여 설명한 바와 같이, 게이트 절연막 형성 공정에 있어서, 채널 형성 영역(410)의 채널 길이 방향에서의 중앙 부분(411)과 중첩되는 부분에 레지스트층을 선택적으로 형성한 뒤, 레지스트층의 표면측에 하층측 게이트 절연막(451)을 형성한다. 다음에, 레지스트층을 이 레지스트층을 덮는 하층측 게이트 절연막(451)과 함께 제거하고, 그런 다음, 표면 전체에 상층측 게이트 절연막(452)을 형성하면 좋다.
[그 밖의 실시예]
상기 제 1 실시예 내지 제 9 실시예에서는, 기판(400) 상에 형성한 반도체막(440)을 이용하여, 트랜지스터로서 TFT를 제조했지만, 반도체층으로서, 반도체 기판 상에 에피텍셜(epitaxial) 성장시킨 반도체층, 혹은 반도체 기판의 표면 자신을 이용하더라도 좋다. 이 경우의 구조, 및 제조 방법은, 그들의 반도체층이 반도체막(440)으로 교체될 뿐이기 때문에, 설명을 생략한다.
또한, 상기 제 5 실시예 내지 제 8 실시예는, LDD 구조의 TFT를 베이스로 본 발명을 적용한 예이지만, 오프셋 게이트 구조의 TFT를 베이스로 본 발명을 적용하더라도 좋다. 이 경우는 도 5에 있어서 저농도 소스 영역(421), 및 저농도 드레인 영역(431)이 각각, 채널 형성 영역(410)과 불순물 농도가 같은 오프셋 영역이 되는 것뿐이며, 제조 방법에 있어서, 도 7(f), 및 도 8(f)을 참조하여 설명한 저농도의 불순물의 도입 공정을 생략하는 뿐이기 때문에, 설명을 생략한다.
[전기 광학 장치에의 적용예]
다음에, 본 발명에 따른 반도체 장치를 전기 광학 물질을 유지하는 전기 광학 장치용 기판(TFT 어레이 기판)으로서 이용하는 예를 설명한다.
(전체 구성)
도 10은, 전기 광학 장치를 그 위에 형성된 각 구성 요소와 함께 대향 기판의 측에서 본 평면도이며, 도 11은, 대향 기판을 포함해서 도시한 도 1의 H-H' 단면도이다.
도 10에 있어서, 본 실시예의 전기 광학 장치(100)는, 액티브 매트릭스형의 액정 장치로서, TFT 어레이 기판(10)의 위에는, 밀봉재(107)가 대향 기판(20)의 둘레에 따르도록 마련되어 있다. 밀봉재(107)의 외측의 영역에는, 데이터선 구동 회로(101) 및 실장 단자(102)(신호 입력 단자)가 TFT 어레이 기판(10)의 한 변에 따라 마련되어 있고, 주사선 구동 회로(104)가, 이 한 변에 인접하는 두 변에 따라서 형성되어 있다. 또한 TFT 어레이 기판(10)의 남은 한 변에는, 화상 표시 영역(10a)의 양측에 마련된 주사선 구동 회로(104) 사이를 잇기 위한 복수의 배선(105)이 마련되어 있고, 또한, 프레임(108)의 아래 등을 이용하여, 프리 차지 회로나 검사 회로가 마련되는 경우도 있다. 또한, 대향 기판(20)의 모서리부의 적어도 1개소에서는, TFT 어레이 기판(10)과 대향 기판(20) 사이에서 전기적 도통을 얻기 위한 상하 도통재(106)가 형성되어 있다.
그리고, 도 11에 도시하는 바와 같이, 도 10에 나타낸 밀봉재(107)와 거의 같은 윤곽을 갖는 대향 기판(20)이 이 밀봉재(107)에 의해 TFT 어레이 기판(10)에 고착되어 있다. 또, 밀봉재(107)는, TFT 어레이 기판(10)과 대향 기판(20)을 그들의 주변에서 접합시키기 위한 광경화 수지나 열경화성 수지 등으로 이루어지는 접착제이며, 양 기판간의 거리를 소정값으로 하기 위한 유리 섬유, 혹은 유리 비드등의 갭 재료가 배합되어 있다.
자세하게는 후술하지만, TFT 어레이 기판(10)에는, 화소 전극(9a)이 매트릭스 형상으로 형성되어 있다. 이것에 대하여, 대향 기판(20)에는, 밀봉재(107)의 내측 영역에 차광성 재료로 이루어지는 프레임(108)이 형성되고, 그 내측이 화상 표시 영역(10a)으로 되어 있다. 또한, TFT 어레이 기판(10)에 형성되어 있는 화소 전극(후술함)의 종횡의 경계 영역과 대향하는 영역에 블랙 매트릭스, 혹은 블랙 스트라이프 등으로 지칭될 수 있는 차광막(23)이 형성되고, 그 상층측에는, ITO 막으로 이루어지는 대향 전극(21)이 형성되어 있다.
이와 같이 형성한 전기 광학 장치(100)는, 투사형 표시 장치(액정 프로젝터)에 사용되는 경우, 3장의 전기 광학 장치(100)가 RGB용의 라이트 밸브로서 각각사용되고, 각 전기 광학 장치(100)의 각각에는, RGB색 분해용의 다이클로익 미러를 거쳐서 분해된 각 색의 광이 투사광으로서 각각 입사되게 된다. 따라서, 상술한 각 형태의 전기 광학 장치(100)에는 컬러 필터가 형성되어 있지 않다. 단, 대향 기판(20)에 있어서 각 화소 전극(9a)에 대향하는 영역에 RGB의 컬러 필터를 그 보호막과 함께 형성함으로써, 투사형 표시 장치이외에도, 후술하는 모바일 컴퓨터, 휴대 전화기, 액정 텔레비전 등과 같은 전자 기기의 컬러 표시 장치로서 이용할 수 있다.
또한, 대향 기판(20)에 대하여, 각 화소에 대응하도록 마이크로 렌즈를 형성함으로써, 입사광의 화소 전극(9a)에 대한 집광 효율을 높일 수 있기 때문에, 밝은 표시를 행할 수 있다. 또한, 대향 기판(20)에 몇 층의 굴절율이 다른 간섭층을 적층함으로써, 광의 간섭 작용을 이용하여, RGB색을 만들어 내는 다이클로익 필터를 형성하더라도 좋다. 이 다이클로익 필터가 부착되어 있는 대향 기판에 의하면, 보다 밝은 컬러 표시를 할 수 있다.
(전기 광학 장치(100)의 구성 및 동작)
다음에, 액티브 매트릭스형의 전기 광학 장치(100)의 구성 및 동작에 대하여, 도 12 내지 도 14를 참조하여 설명한다.
도 12는, 전기 광학 장치(100)의 화상 표시 영역(10a)을 구성하기 위해서 매트릭스 형상으로 형성된 복수의 화소에 있어서의 각종 소자, 배선 등의 등가 회로도이다. 도 13은, 데이터선, 주사선, 화소 전극 등이 형성된 TFT 어레이 기판에 있어서 서로 인접하여 접하는 화소의 평면도이다. 도 14는, 도 13의 A-A'선에 상당하는 위치에서의 단면, 및 TFT 어레이 기판과 대향 기판 사이에 전기 광학 물질로서의 액정을 봉입한 상태의 단면을 도시하는 설명도이다. 또, 이들의 도면에 있어서는, 각 층이나 각부재를 도면 상에서 인식 가능한 정도의 크기로 하기 위해서, 각 층이나 각부재마다 축척을 다르게 하고 있다.
도 12에 있어서, 전기 광학 장치(100)의 화상 표시 영역(10a)에 있어서, 매트릭스 형상으로 형성된 복수의 화소의 각각에는, 화소 전극(9a), 및 화소 전극(9a)을 제어하기 위한 화소 스위칭용의 TFT(30)가 형성되어 있고, 화소 신호를 공급하는 데이터선(6a)이 당해 TFT(30)의 소스에 전기적으로 접속되어 있다.
데이터선(6a)에 기입하는 화소 신호 S1, S2···Sn은, 이 순서대로 선순차적으로 공급한다. 또한, TFT(30)의 게이트에는 주사선(3a)이 전기적으로 접속되어 있고, 소정의 타이밍으로, 주사선(3a)에 펄스식으로 주사 신호 G1, G2···Gm을,이 순서대로 선순차적으로 인가하도록 구성되어 있다. 화소 전극(9a)은, TFT(30)의 드레인에 전기적으로 접속되어 있고, 스위칭 소자인 TFT(30)를 일정 기간만 그 온 상태로 하는 것에 의해, 데이터선(6a)에서 공급되는 화소 신호 S1, S2···Sn을 각 화소에 소정의 타이밍으로 기입한다. 이렇게 하여 화소 전극(9a)을 거쳐서 액정에 기입된 소정 레벨의 화소 신호 S1, S2 ···Sn은, 대향 기판(20)에 형성된 대향 전극(21)(도 11 참조)과의 사이에서 일정 기간 유지된다.
여기서, 유지된 화소 신호가 리크하는 것을 막는 것을 목적으로, 화소 전극(9a)과 대향 전극 사이에 형성되는 액정 용량과 병렬로 축적 용량(70)(캐패시터)을 부가하는 경우가 있다. 이 축적 용량(70)에 의해서, 화소 전극(9a)의 전압은, 예컨대, 소스 전압이 인가된 시간보다도 3자리 긴 시간만큼 유지된다. 이에 따라, 전하의 유지 특성은 개선되고, 콘트라스트비가 높은 표시를 할 수 있는 전기 광학 장치를 실현할 수 있다. 또, 축적 용량(70)을 형성하는 방법으로서는, 용량을 형성하기 위한 배선인 용량선(3b)과의 사이에 형성하는 경우, 혹은 전단(前段)의 주사선(3a)과의 사이에 형성하는 경우의 어느 쪽이라도 좋다.
도 13에 있어서, 전기 광학 장치(100)의 TFT 어레이 기판(10) 상에는, 매트릭스 형상으로 복수의 투명한 화소 전극(9a)(점선으로 둘러싸인 영역)이 각 화소마다 형성되고, 화소 전극(9a)의 종횡의 경계 영역에 따라 데이터선(6a)(일점 쇄선으로 도시함), 주사선(3a)(실선으로 도시함), 및 용량선(3b)(실선으로 도시함)이 형성되어 있다.
도 14에 도시하는 바와 같이, TFT 어레이 기판(10)의 기체(基體)는, 석영 기판이나 내열성 유리판 등의 투명 기판(10b)으로 이루어지고, 대향 기판(20)의 기체는, 석영 기판이나 내열성 유리판 등의 투명 기판(20b)으로 이루어진다. TFT 어레이 기판(10)에는 화소 전극(9a)이 형성되어 있고, 그 상측에는, 연마 처리 등의 소정의 배향 처리가 실시된 폴리이미드막 등으로 이루어지는 배향막(16)이 형성되어 있다. 화소 전극(9a)은, 예를 들면 ITO(Indium Tin Oxide)막 등의 투명한 도전성막으로 이루어진다. 또한, 배향막(16)은, 예를 들면 폴리이미드막 등의 유기막에 대하여 연마 처리를 하는 것에 의해 형성된다. 또, 대향 기판(20)에 있어서, 대향 전극(21)의 상층측에도, 폴리이미드막으로 이루어지는 배향막(22)이 형성되고, 이 배향막(22)도, 폴리이미드막에 대하여 연마 처리가 실시된 막이다.
TFT 어레이 기판(10)에는, 투명 기판(10b)의 표면에 하지 보호막(12)이 형성되어 있고 또한, 그 표면측에 있어서, 각 화소 전극(9a)에 인접하는 위치에, 각 화소 전극(9a)을 스위칭 제어하는 화소 스위칭용의 TFT(30)가 형성되어 있다.
도 13 및 도 14에 도시하는 바와 같이, 화소 스위칭용의 TFT(30)는, 섬 형상의 실리콘막으로 이루어지는 반도체막(1a)에 대하여, 채널 형성 영역(1a'), 고농도 소스 영역(1d), 및 고농도 드레인 영역(1e)이 형성되어 있다. 또한, 반도체막(1a)의 상층측에는, 이 반도체막(1a)과 주사선(3a)을 절연하는 게이트 절연막(2)이 형성되어 있다.
여기서, 고농도 소스 영역(1d), 및 고농도 드레인 영역(1e)은, 게이트 전극(주사선(3a))에 대하여 셀프 얼라인적으로 형성되어 있지만, TFT(30)는, 도 1(a)을 참조하여 설명한 구조를 갖고 있고, 드레인 단의 게이트 절연막(2)이 두껍다. 따라서, TFT(30)에서는, 드레인 단에서의 전계 강도가 완화되기 때문에, 오프 리크 전류 레벨이 낮고, 또한, 전류 레벨의 급격한 상승도 해소된다. 또한, 채널 형성 영역(1a')의 중앙 부분에서는, 게이트 절연막(2)이 얇고, 또한, LDD 구조와 달라서 저농도 영역이 없으므로, 온 전류 레벨도 높다.
또, 도 14에는, TFT(30)로서, 도 1(a)을 참조하여 설명한 구조의 TFT를 도시하고 있지만, 도 1(a)에 한정하지 않고, 도 1(b) 내지 도 1(d), 도 5(a) 내지 도 5(d), 및 도 6(a), 도 6(b)에 도시된 구조를 갖는 TFT를 이용하여도 좋다.
이와 같이 구성한 TFT(30)의 표면측에는, 실리콘 산화막으로 이루어지는 층간 절연막(4, 7)이 형성되어 있다. 층간 절연막(4)의 표면에는, 데이터선(6a)이 형성되고, 이 데이터선(6a)은, 층간 절연막(4)에 형성된 콘택트 홀(5)을 거쳐서 고농도 소스 영역(1d)에 전기적으로 접속하고 있다. 층간 절연막(7)의 표면에는 ITO 막으로 이루어지는 화소 전극(9a)이 형성되어 있다. 화소 전극(9a)은, 층간 절연막(7)에 형성된 콘택트 홀(7a)을 거쳐서 드레인 전극(6b)에 전기적으로 접속하고, 이 드레인 전극(6b)은, 층간 절연막(4) 및 게이트 절연막(2)에 형성된 콘택트 홀(8)을 거쳐서 고농도 드레인 영역(1e)에 전기적으로 접속하고 있다. 이 화소 전극(9a)의 표면측에는 폴리이미드막으로 이루어지는 배향막(16)이 형성되어 있다.
또한, 고농도 드레인 영역(1e)으로부터의 연장 부분(1f)(하(下) 전극)에 대해서는, 게이트 절연막(2a)과 동시 형성된 절연막(유전체막)을 거쳐서, 주사선(3a)과 동일 층의 용량선(3b)이 상(上) 전극으로서 대향함으로써, 축적 용량(70)이 구성되어 있다.
이와 같이 구성한 TFT 어레이 기판(10)과 대향 기판(20)은, 화소 전극(9a)과 대향 전극(21)이 대면하도록 배치되고, 또한, 이들의 기판간에는, 상기 밀봉재(53)(도 10 및 도 11을 참조)에 의해 둘러싸인 공간 내에 전기 광학 물질로서의 액정(50)이 봉입되고, 협지(挾持)되어 있다. 액정(50)은, 화소 전극(9a)으로부터의 전계가 인가되어 있지 않은 상태로 배향막에 의해 소정의 배향 상태를 취한다. 액정(50)은, 예컨대 한 종류 또는 수 종류의 네마틱 액정을 혼합한 것 등으로 이루어진다.
또, 대향 기판(20) 및 TFT 어레이 기판(10)의 광 입사측의 면 혹은 광 출사측에는, 사용하는 액정(50)의 종류, 즉, TN(twisted nematic) 모드, STN(super TN) 모드 등등의 동작 모드나, 노멀리 화이트 모드/노멀리 블랙 모드별로 따라서, 편광 필름, 위상차 필름, 편광판 등이 소정의 방향으로 배치된다.
(주변 회로의 구성)
다시 도 10에 있어서, 본 실시예의 전기 광학 장치(100)에서는, TFT 어레이 기판(10)의 표면측 중, 화상 표시 영역(10a)의 주변 영역을 이용하여 데이터선 구동 회로(101) 및 주사선 구동 회로(104)가 형성되어 있다. 이러한 데이터선 구동 회로(101) 및 주사선 구동 회로(104)는, 기본적으로는, 도 15 및 도 16에 도시하는 N 채널형의 TFT와 P 채널형의 TFT에 따라서 구성되어 있다.
도 15는, 주사선 구동 회로(104) 및 데이터선 구동 회로(101) 등의 주변 회로를 구성하는 TFT의 구성을 도시하는 평면도이다. 도 16은, 이 주변 회로를 구성하는 TFT를 도 11의 B-B'선으로 절단했을 때의 단면도이다.
도 15 및 도 16에 있어서, 주변 회로를 구성하는 TFT는, P 채널형의 TFT(80)와 N 채널형의 TFT(90)로 이루어지는 상보형 TFT로서 구성되어 있다. 이들의 구동 회로용의 TFT(80, 90)를 구성하는 반도체막(60)(윤곽을 점선으로 도시함)은, 기판(10b) 상에 형성된 하지 보호막(12)을 거쳐서 섬 형상으로 형성되어 있다.
TFT(80, 90)에는, 고 전위선(71)과 저 전위선(72)이 콘택트 홀(63, 64)을 거쳐서, 반도체막(60)의 소스 영역에 전기적으로 각각 접속되어 있다. 또한, 입력 배선(66)은, 공통의 게이트 전극(65)에 각각 접속되어 있고, 출력 배선(67)은, 콘택트 홀(68, 69)을 거쳐서, 반도체막(60)의 드레인 영역에 전기적으로 각각 접속되어 있다.
이러한 주변 회로 영역도, 화상 표시 영역(10a)과 마찬가지의 프로세스를 거쳐 형성되기 때문에, 주변 회로 영역에도, 층간 절연막(4, 7) 및 게이트 절연막(2)이 형성되어 있다.
또한, 구동 회로용의 TFT(80, 90)도, 화소 스위칭용의 TFT(30)와 마찬가지로, 채널 형성 영역(81, 91)의 양측에는, 고농도 소스 영역(82, 92)과, 고농도 드레인 영역(84, 94)을 구비하고 있다. 여기서, 고농도 소스 영역(82, 92), 및 고농도 드레인 영역(84, 94)은, 게이트 전극(65)에 대하여 셀프 얼라인적으로 형성되어 있지만, TFT(80, 90)는, 도 1(a)을 참조하여 설명한 구조를 갖고 있고, 드레인 단의 게이트 절연막(2)이 두껍다. 따라서, TFT(80, 90)에서는, 드레인 단에서의 전계 강도가 완화되기 때문에, 오프 리크 전류 레벨이 낮고, 또한, 전류 레벨의 급격한 상승도 해소된다. 또한, 채널 형성 영역(81, 91)의 중앙 부분에서는, 게이트 절연막(2)이 얇고, 또한, LDD 구조와 다르게 저농도 영역이 없기 때문에, 온 전류 레벨도 높다.
또, 도 16에는, TFT(80, 90)로서, 도 1(a)을 참조하여 설명한 구조의 TFT를 나타내고 있지만, 도 1(a)에 한정하지 않고, 도 1(b) 내지 도 1(d), 도 5(a) 내지 도 5(d), 및 도 6(a) 내지 도 6(b)에 나타낸 구조를 갖는 TFT를 이용하여도 좋다.
[그 밖의 적용예]
상기 실시예에서는, 반도체 장치로서, 액티브 매트릭스형 전기 광학 장치에 이용하는 TFT 어레이 기판을 예로 설명했지만, 액정이외의 전기 광학 물질을 이용한 전기 광학 장치, 예컨대, 도 17 및 도 18을 참조하여 이하에 설명하는 유기 전계 발광 표시 장치에 이용하는 TFT 어레이 기판, 혹은 전기 광학 장치이외의 반도체 장치의 제조 등에 본 발명을 적용하더라도 좋다.
도 17은, 전하 주입형의 유기 박막 전계 발광 소자를 이용한 액티브 매트릭스형 전기 광학 장치의 블럭도이다. 도 18(a), 도 18(b)은 각각, 도 17에 도시하는 전기 광학 장치에 형성한 화소 영역을 확대하여 도시하는 평면도, 및 그 단면도이다.
도 17에 도시하는 전기 광학 장치(100p)는, 유기 반도체막에 구동 전류가 흐르는 것에 따라 발광하는 EL(electroluminescence) 소자, 또는 LED(발광 다이오드) 소자 등의 발광 소자를 TFT에서 구동 제어하는 액티브 매트릭스형의 표시 장치이며, 이 타입의 전기 광학 장치에 이용되는 발광 소자는 모두 자기 발광하기 때문에, 백 라이트를 필요로 하지 않고, 또한, 시야각 의존성이 적은 등의 이점이 있다.
여기에 도시하는 전기 광학 장치(100p)에서는, TFT 어레이 기판(10p) 상에, 복수의 주사선(3p)과, 주사선(3p)의 연장 방향에 대하여 교차하는 방향으로 연장되는 복수의 데이터선(6p)과, 이것들의 데이터선(6p)에 병렬하는 복수의 공통 급전선(23p)과, 데이터선(6p)과 주사선(3p)의 교차점에 대응하는 화소 영역(15p)이 구성되어 있다. 데이터선(6p)에 대해서는, 시프트 레지스터, 레벨 시프터, 비디오 라인, 아날로그 스위치를 구비하는 데이터측 구동 회로(101p)가 구성되어 있다. 주사선(3p)에 대해서는, 시프트 레지스터 및 레벨 시프터를 구비하는 주사측 구동 회로(104p)가 구성되어 있다.
또한, 화소 영역(15p)의 각각에는, 주사선(3p)을 거쳐서 주사 신호가 게이트 전극에 공급되는 제 1 TFT(31p)(반도체 소자)와, 이 제 1 TFT(31p)를 거쳐서 데이터선(6p)으로부터 공급되는 화상 신호를 유지하는 유지 용량(33p)(박막 캐패시터 소자)과, 이 유지 용량(33p)에 의해서 유지된 화상 신호가 게이트 전극에 공급되는 제 2 TFT(32p)(반도체 소자)와, 제 2 TFT(32p)를 거쳐서 공통 급전선(23p)에 전기적으로 접속한 때에 공통 급전선(23p)으로부터 구동 전류가 흘러 들어오는 발광 소자(40p)가 구성되어 있다.
본 실시예에서는, 도 18(a), 도 18(b)에 도시하는 바와 같이, 어느 쪽의 화소 영역(15p)에 있어서도, 유리 등으로 이루어지는 기판(10p')의 표면에 하지 보호막(11p)이 형성되어 있고 또한, 이 하지 보호막(11p)의 표면에 섬 형상으로 형성된 2개의 반도체막을 이용하여 제 1 TFT(31p) 및 제 2 TFT(32p)가 형성되어 있다. 또한, 제 2 TFT(32p)의 소스·드레인 영역의 한쪽에는, 중계 전극(35p)이 전기적으로 접속하고, 이 중계 전극(35p)에는 화소 전극(41p)이 전기적으로 접속하고 있다. 이 화소 전극(41p)의 상층측에는, 정공 주입층(42p), 유기 전계 발광 재료층으로서의 유기 반도체막(43p), 리튬 함유 알루미늄, 칼슘 등의 금속막으로 이루어지는 대향 전극(20p)이 적층되어 있다. 여기서, 대향 전극(20p)은, 데이터선(6p) 등을 넘어서 복수의 화소 영역(15p)에 걸쳐 형성되어 있다.
제 2 TFT(32p)의 소스·드레인 영역의 또 한 쪽에는, 콘택트 홀을 거쳐서 공통 급전선(23p)이 전기적으로 접속하고 있다. 이것에 대하여, 제 1 TFT(31p)에서, 그 소스·드레인 영역의 한쪽에 전기적으로 접속하는 전위 유지 전극(35p)은, 제 2 게이트 전극(72p)의 연장 부분(720p)에 전기적으로 접속하고 있다. 이 연장 부분(720p)에 대해서는, 그 하층측에 있어서 상층측 게이트 절연막(50p)을 거쳐서 반도체막(400p)이 대향하고, 이 반도체막(400p)은, 그것에 도입된 불순물에 의해서 도전화되어 있기 때문에, 연장 부분(720p) 및 상층측 게이트 절연막(50p)과 함께 유지 용량(33p)을 구성하고 있다. 여기서, 반도체막(400p)에 대해서는 층간 절연막(51p)의 콘택트 홀을 거쳐서 공통 급전선(23p)이 전기적으로 접속하고 있다.
따라서, 유지 용량(33p)은, 제 1 TFT(31p)를 거쳐서 데이터선(6p)에서 공급되는 화상 신호를 유지하기 때문에, 제 1 TFT(31p)가 오프로 되어도, 제 2 TFT(32p)의 게이트 전극(31p)은 화상 신호에 상당하는 전위로 유지된다. 그 때문에, 발광 소자(40p)에는 공통 급전선(23p)에서 구동 전류가 계속 흐르기 때문에, 발광 소자(40p)는 계속해서 발광하여, 화상을 표시한다.
이러한 TFT 어레이 기판(10p)에서도, 제 1 TFT(31p) 및 제 2 TFT(32p)에 대하여, 도 1 내지 도 9를 참조하여 설명한 구조를 적용하면, 전기적 특성의 향상이나 신뢰성의 향상을 도모할 수 있다.
[전자 기기에의 적용]
다음에, 본 발명을 적용한 전기 광학 장치(100, 100p)를 구비한 전자 기기의 일례를, 도 19, 도 20(a), 도 20(b)을 참조하여 설명한다.
도 19는, 상기 전기 광학 장치와 마찬가지로 구성된 전기 광학 장치(100)를 구비한 전자 기기의 구성을 도시하는 블럭도이다. 도 20(a), 도 20(b)은 각각, 본 발명에 따른 전기 광학 장치를 이용한 전자 기기의 일례로서의 모바일형의 퍼스널 컴퓨터의 설명도, 및 휴대 전화기의 설명도이다.
도 19에 있어서, 전자 기기는, 표시 정보 출력원(1000), 표시 정보 처리 회로(1002), 구동 회로(1004),전기 광학 장치(100, 100p), 클럭 발생 회로(1008), 및 전원 회로(1010)를 포함하여 구성된다. 표시 정보 출력원(1000)은, ROM(Read Only Memory), RAM(Random Access Memory), 광디스크 등의 메모리, 텔레비전 신호의 화신호(畵信號)를 동조하여 출력하는 동조 회로 등을 포함하여 구성되고, 클럭 발생회로(1008)로부터의 클럭에 근거하여, 소정 포맷의 화상 신호를 처리하여 표시 정보 처리 회로(1002)에 출력한다. 이 표시 정보 처리 회로(1002)는, 예를 들면 증폭·극성 반전 회로, 상전개 회로, 로테이션 회로, 감마 보정 회로, 혹은 클램프 회로 등의 주지의 각종 처리 회로를 포함하여 구성되고, 클럭 신호에 근거하여 입력된 표시 정보로부터 디지털 신호를 순차적으로 생성하고, 클럭 신호 CLK와 함께 구동 회로(1004)에 출력한다. 구동 회로(1004)는, 전기 광학 장치(100, 100p)를 구동한다. 전원 회로(1010)는, 상술의 각 회로에 소정의 전원을 공급한다. 또, 전기 광학 장치(100, 100p)를 구성하는 TFT 어레이 기판의 위에 구동 회로(1004)를 형성하더라도 좋고, 그것에 추가하여, 표시 정보 처리 회로(1002)도 TFT 어레이 기판의 위에 형성하더라도 좋다.
이러한 구성의 전자 기기로서는, 투사형 액정 표시 장치(액정 프로젝터), 멀티미디어 대응의 퍼스널 컴퓨터(PC), 및 엔지니어링·워크 스테이션(EWS), 페이져, 혹은 휴대 전화, 워드 프로세서, 텔레비전, 뷰파인더형 또는 모니터직시형의 비디오 테이프 레코더, 전자 수첩, 전자 탁상 계산기, 차량 자동 항법 장치, POS 단말, 터치 패널 등을 들 수 있다.
즉, 도 20(a)에 도시하는 바와 같이, 퍼스널 컴퓨터(180)는, 키보드(181)를 구비한 본체부(182)와, 표시 유닛(183)을 갖는다. 표시 유닛(183)은, 상술한 전기 광학 장치(100, 100p)를 포함하여 구성된다.
또한, 도 20(b)에 도시하는 바와 같이 휴대 전화기(190)는, 복수의 조작 버튼(191)과, 상술한 전기 광학 장치(100, 100p)로 이루어지는 표시부를 갖고 있다.
이상 설명한 바와 같이, 본 발명을 적용한 트랜지스터에서는, 드레인 단의 게이트 절연막이 두꺼우므로, 드레인 단에서의 전계 강도가 완화되기 때문에, 오프 리크 전류 레벨이 낮고, 또한, 전류 레벨의 급격한 상승도 해소된다. 또한, 채널 형성 영역의 중앙 부분에서는, 게이트 절연막이 얇고, 또한, LDD 구조와 다르게 저농도 영역이 없기 때문에, 온 전류 레벨도 높다. 그 때문에, 본 발명에 의하면, 온 전류 특성, 및 오프 리크 전류 특성의 쌍방을 향상시킬 수 있다.

Claims (20)

  1. 소스 영역과 드레인 영역 사이에 채널을 형성할 수 있는 채널 형성 영역과, 해당 채널 형성 영역에 게이트 절연막을 거쳐서 대향하는 게이트 전극을 구비한 트랜지스터가 기판 상에 형성된 반도체 장치에 있어서,
    상기 채널 형성 영역 중, 적어도 상기 드레인 영역에 인접하는 경계 영역과 중첩되는 부분의 상기 게이트 절연막의 막두께가, 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분의 상기 게이트 절연막의 막두께에 비하여 두꺼운 것
    을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 채널 형성 영역 중, 상기 소스 영역에 인접하는 경계 영역과 중첩되는 부분의 상기 게이트 절연막의 막두께가, 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분의 상기 게이트 절연막의 막두께에 비하여 두꺼운 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은, 상기 게이트 전극에 상기 게이트 절연막을 거쳐서 대치하는 부분에 저농도 영역 혹은 오프셋 영역을 구비하고,
    상기 채널 형성 영역 중, 적어도 상기 드레인 영역의 저농도 영역 혹은 오프셋 영역에 인접하는 경계 영역과 중첩되는 부분의 상기 게이트 절연막의 막두께가, 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분의 상기 게이트 절연막의 막두께에 비하여 두꺼운 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 채널 형성 영역 중, 상기 소스 영역의 저농도 영역 혹은 오프셋 영역에 인접하는 경계 영역과 중첩되는 부분의 상기 게이트 절연막의 막두께가, 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분의 상기 게이트 절연막의 막두께에 비하여 두꺼운 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 채널 형성 영역, 상기 소스 영역, 및 상기 드레인 영역은, 상기 기판 표면에 형성된 반도체막에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판은, 반도체 기판이며, 당해 반도체 기판에 대하여, 상기 채널 형성 영역, 상기 소스 영역, 및 상기 드레인 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 청구항 1 내지 청구항 4 중 어느 한 항에 규정하는 반도체 장치가, 전기 광학 물질을 유지하는 전기 광학 장치용 기판으로서 이용되고,
    당해 전기 광학 장치용 기판에서는, 화소 스위칭용 트랜지스터 및 화소 전극을 구비한 화소가 매트릭스 형상으로 형성되어 있는 것
    을 특징으로 하는 전기 광학 장치.
  8. 제 7 항에 있어서,
    상기 전기 광학 물질은, 상기 전기 광학 장치용 기판과 대향 기판 사이에 유지된 액정인 것을 특징으로 하는 전기 광학 장치.
  9. 제 7 항에 있어서,
    상기 전기 광학 물질은, 상기 전기 광학 장치용 기판 상에서 발광 소자를 구성하는 유기 전계 발광(electroluminescence) 재료인 것을 특징으로 하는 전기 광학 장치.
  10. 청구항 7에서 규정하는 전기 광학 장치를 이용한 것을 특징으로 하는 전자 기기.
  11. 소스 영역과 드레인 영역 사이에 채널을 형성할 수 있는 채널 형성 영역과, 해당 채널 형성 영역에 게이트 절연막을 거쳐서 대향하는 게이트 전극을 구비한 트랜지스터가 기판 상에 형성된 반도체 장치의 제조 방법에 있어서,
    상기 게이트 절연막을 형성하는 공정에서는,
    우선, 하층측 게이트 절연막을 형성하고,
    다음에, 당해 하층측 게이트 절연막의 표면 중, 적어도 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분에 레지스트층을 형성하고 또한, 적어도 당해 채널 형성 영역에 있어서 상기 드레인 영역에 인접하는 경계 영역과 중첩되는 부분에 대해서는 상기 레지스트층의 형성을 피하고,
    다음에, 상기 하층측 게이트 절연막 및 상기 레지스트층의 표면측에 상층측 게이트 절연막을 형성하고,
    그런 다음, 상기 레지스트층을 당해 레지스트층을 덮는 상기 상층측 게이트 절연막과 함께 제거하는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 레지스트층에 대해서는, 상기 채널 형성 영역에 있어서 상기 소스 영역에 인접하는 경계 영역과 중첩되는 부분에 대해서도 형성을 피하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 소스 영역과 드레인 영역 사이에 채널을 형성할 수 있는 채널 형성 영역과, 해당 채널 형성 영역에 게이트 절연막을 거쳐서 대향하는 게이트 전극을 구비한 트랜지스터가 기판 상에 형성된 반도체 장치의 제조 방법에 있어서,
    상기 게이트 절연막을 형성하는 공정에서는,
    우선, 적어도 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분에 레지스트층을 형성하고 또한, 적어도 당해 채널 형성 영역에 있어서 상기 드레인 영역에 인접하는 경계 영역과 중첩되는 부분에 대해서는 상기 레지스트층의 형성을 피하고,
    다음에, 상기 레지스트층의 표면측에 하층측 게이트 절연막을 형성하고,
    다음에, 상기 레지스트층을 당해 레지스트층을 덮는 상기 하층측 게이트 절연막과 함께 제거하고,
    그런 다음, 상기 하층측 게이트 절연막의 표면에 상층측 게이트 절연막을 형성하는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 레지스트층에 대해서는, 상기 채널 형성 영역에 있어서 상기 소스 영역에 인접하는 경계 영역과 중첩되는 부분에 대해서도 형성을 피하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 소스 영역과 드레인 영역 사이에 채널을 형성할 수 있는 채널 형성 영역과, 해당 채널 형성 영역에 게이트 절연막을 거쳐서 대향하는 게이트 전극을 갖고, 상기 소스 영역 및 상기 드레인 영역은, 상기 게이트 전극에 상기 게이트 절연막을 거쳐서 대치하는 부분에 저농도 영역 혹은 오프셋 영역을 구비한 트랜지스터가 기판 상에 형성된 반도체 장치의 제조 방법에 있어서,
    상기 게이트 절연막을 형성하는 공정에서는,
    우선, 하층측 게이트 절연막을 형성하고,
    다음에, 당해 하층측 게이트 절연막의 표면 중, 적어도 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분에 레지스트층을 형성하고, 또한, 적어도 당해 채널 형성 영역에 있어서 상기 드레인 영역의 저농도 영역 혹은 오프셋 영역에 인접하는 경계 영역과 중첩되는 부분에 대해서는 상기 레지스트층의 형성을 피하고,
    다음에, 상기 하층측 게이트 절연막 및 상기 레지스트층의 표면측에 상층측 게이트 절연막을 형성하고,
    그런 다음, 상기 레지스트층을 당해 레지스트층을 덮는 상기 상층측 게이트 절연막과 함께 제거하는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 레지스트 층에 대해서는, 상기 채널 형성 영역에 있어서 상기 소스 영역의 저농도 소스 영역 혹은 오프셋 영역에 인접하는 경계 영역과 중첩되는 부분에 대해서도 형성을 피하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 소스 영역과 드레인 영역 사이에 채널을 형성할 수 있는 채널 형성 영역과, 상기 채널 형성 영역에 게이트 절연막을 거쳐서 대향하는 게이트 전극을 갖고, 상기 소스 영역 및 상기 드레인 영역은, 상기 게이트 전극에 상기 게이트 절연막을 거쳐서 대치하는 부분에 저농도 영역 혹은 오프셋 영역을 구비한 트랜지스터가 기판 상에 형성된 반도체 장치의 제조 방법에 있어서,
    상기 게이트 절연막을 형성하는 공정에서는,
    우선, 적어도 상기 채널 형성 영역의 채널 길이 방향에서의 중앙 부분과 중첩되는 부분에 레지스트층을 형성하고, 또한, 적어도 당해 채널 형성 영역에 있어서 상기 드레인 영역의 저농도 영역 혹은 오프셋 영역에 인접하는 경계 영역과 중첩되는 부분에 대해서는 상기 레지스트층의 형성을 피하고,
    다음에, 상기 레지스트층의 표면측에 하층측 게이트 절연막을 형성하고,
    다음에, 상기 레지스트층을 당해 레지스트층을 덮는 상기 하층측 게이트 절연막과 함께 제거하고,
    그런 다음, 상기 하층측 게이트 절연막의 표면에 상층측 게이트 절연막을 형성하는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 레지스트층에 대해서는, 상기 채널 형성 영역에 있어서 상기 소스 영역의 저농도 소스 영역 혹은 오프셋 영역에 인접하는 경계 영역과 중첩되는 부분에 대해서도 형성을 피하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 11 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 반도체층은, 상기 기판 표면에 형성된 반도체막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 11 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 반도체층은, 상기 기판을 구성하는 반도체 기판의 표면인 것을 특징으로 하는 반도체 장치의 제조 방법.
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