KR100671811B1 - 박막 반도체 장치의 제조 방법, 박막 반도체 장치, 전기광학 장치, 및 전자 기기 - Google Patents

박막 반도체 장치의 제조 방법, 박막 반도체 장치, 전기광학 장치, 및 전자 기기 Download PDF

Info

Publication number
KR100671811B1
KR100671811B1 KR1020050066669A KR20050066669A KR100671811B1 KR 100671811 B1 KR100671811 B1 KR 100671811B1 KR 1020050066669 A KR1020050066669 A KR 1020050066669A KR 20050066669 A KR20050066669 A KR 20050066669A KR 100671811 B1 KR100671811 B1 KR 100671811B1
Authority
KR
South Korea
Prior art keywords
film
thin film
electro
semiconductor
insulating film
Prior art date
Application number
KR1020050066669A
Other languages
English (en)
Other versions
KR20060046582A (ko
Inventor
츠카사 에구치
히로시 세라
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20060046582A publication Critical patent/KR20060046582A/ko
Application granted granted Critical
Publication of KR100671811B1 publication Critical patent/KR100671811B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 제조 공정을 증가시키지 않고, 용량 소자의 유전체막의 막 두께를 TFT의 게이트 절연막의 막 두께보다도 얇게 할 수 있는 박막 반도체 장치의 제조 방법, 박막 반도체 장치, 이 전기 광학 장치, 및 이 전자 기기를 제공하는 것을 과제로 한다.
TFT 어레이 기판(10)에 축적 용량(70)을 구성할 때, 레지스트 마스크(401)의 개구(401a)로부터 반도체막(1a)의 연장 설치 부분(1f)에 불순물을 도입하는 동시에, 이 레지스트 마스크(401)의 개구(401a)로부터 유전체막(2c)의 표면을 에칭한다. 이 때문에, 제조 공정을 증가시키지 않고, 축적 용량(70)의 유전체막(2c)의 막 두께를 TFT(30)의 게이트 절연막(2a)의 막 두께보다도 얇게 할 수 있다.
용량 소자, 유전체막, TFT, 어레이 기판, 에칭, 막 두께

Description

박막 반도체 장치의 제조 방법, 박막 반도체 장치, 전기 광학 장치, 및 전자 기기{METHOD OF MANUFACTURING THIN FILM SEMICONDUCTOR DEVICE, THIN FILM SEMICONDUCTOR DEVICE, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}
도 1의 (a) 및 (b)는 각각 본 발명의 실시예 1에 따른 액정 장치를 그 위에 형성된 각 구성요소와 함께 대향 기판 측으로부터 본 평면도, 및 대향 기판을 포함하여 나타내는 도 1의 (a)의 H-H' 단면도.
도 2는 액정 장치의 전기적 구성을 나타내는 블록도.
도 3은 도 1에 나타낸 액정 장치의 TFT 어레이 기판에서 서로 인접하는 화소의 평면도.
도 4는 도 3의 A-A'선에 상당하는 위치에서의 단면도.
도 5는 도 1에 나타낸 액정 장치에서 주변 회로를 구성하는 TFT의 구성을 나타내는 단면도.
도 6은 본 발명의 실시예 1에 따른 TFT 어레이 기판의 제조 방법을 나타내는 공정 단면도.
도 7은 본 발명의 실시예 1에 따른 TFT 어레이 기판의 제조 방법을 나타내는 공정 단면도.
도 8은 본 발명의 실시예 2에 따른 액정 장치의 TFT 어레이 기판을 도 3의 A-A'선에 상당하는 위치에서 절단했을 때의 단면도.
도 9는 도 8에 나타낸 액정 장치에서 주변 회로를 구성하는 TFT의 구성을 나타내는 단면도.
도 10은 본 발명의 실시예 2에 따른 TFT 어레이 기판의 제조 방법을 나타내는 공정 단면도.
도 11은 본 발명의 실시예 2에 따른 TFT 어레이 기판의 제조 방법을 나타내는 공정 단면도.
도 12는 유기 EL 표시 장치의 전기적 구성을 나타내는 블록도.
도 13의 (a) 및 (b)는 각각 본 발명에 따른 전기 광학 장치를 사용한 모바일형 퍼스널 컴퓨터를 나타내는 설명도, 및 휴대 전화기의 설명도.
*도면의 주요 부분에 대한 부호의 설명*
1a, 1g, 160 : 반도체막
1f : 반도체막의 연장 설치 부분
1g : 축적 용량의 하부 전극
2a : 게이트 절연막
2c : 축적 용량의 유전체막
2g : 유전체막에 형성한 오목부(제 1 오목부)
2h, 2i, 2j, 2k : 게이트 절연막에 형성한 오목부(제 2 오목부)
3a : 주사선
3b : 용량선
3c : 축적 용량의 상부 전극
6a : 데이터선
10 : TFT 어레이 기판(박막 반도체 장치)
30 : 화소 스위칭용 TFT
70 : 축적 용량(용량 소자)
100 : 액정 장치(전기 광학 장치)
401, 402 : 레지스트 마스크
401a, 402a, 402b : 레지스트 마스크의 개구
본 발명은 박막 트랜지스터(이하, TFT라고 함)와 용량 소자를 동일한 기판 위에 구비한 박막 반도체 장치, 그 제조 방법, 상기 박막 반도체 장치를 전기 광학 장치용 기판으로서 사용한 전기 광학 장치, 및 상기 전기 광학 장치를 구비한 전자 기기에 관한 것이다. 더욱 상세하게는 정전 용량이 높은 용량 소자의 제조 기술에 관한 것이다.
TFT와 용량 소자를 동일한 기판 위에 구비한 박막 반도체 장치를 구성할 경우, TFT의 반도체막과 같은 층의 반도체막을 도전화하여 하부 전극을 형성하고, 게이트 절연막과 같은 층의 절연막을 사용하여 유전체막을 형성하며, 게이트 전극과 같은 층의 도전막을 사용하여 상부 전극을 형성하면, 적은 공정 수로 TFT와 용량 소자를 형성할 수 있다. 이러한 구조는 화소 스위칭용 비선형 소자로서 TFT를 사용한 액정 장치(전기 광학 장치)의 소자 기판이나 각종 박막 반도체 장치에서 다용(多用)되고 있다.
그러나, 용량 소자에서는 유전체막의 막 두께가 얇으면 큰 정전 용량을 얻을 수 있는 한편, TFT에서는 게이트 절연막이 얇으면 내전압이 저하된다. 그래서, 용량 소자의 측에서 게이트 절연막과 동시에 형성한 절연막을 박막화하여 유전체막을 형성한 구조가 제안되어 있다(예를 들어 특허 문헌 1 참조).
[특허 문헌 1] 일본국 공개 특허 평 6-130413호 공보
그러나, 용량 소자의 유전체막의 막 두께와 TFT의 게이트 절연막의 막 두께를 서로 다르게 할 경우에는, 용량 소자의 유전체막을 에칭하여 얇게 하기 위한 마스크를 추가해야만 한다. 그 때문에, 마스크 형성 공정 및 마스크 제거 공정을 각각 1 공정씩 증가시킬 필요가 있어, 생산성이 저하된다는 문제점이 있다.
이상의 문제점을 감안하여, 본 발명의 과제는 제조 공정을 증가시키지 않고, 용량 소자의 유전체막의 막 두께를 TFT의 게이트 절연막의 막 두께보다도 얇게 할 수 있는 박막 반도체 장치의 제조 방법, 박막 반도체 장치, 이 박막 반도체 장치를 전기 광학 장치용 기판으로서 사용한 전기 광학 장치, 및 이 전기 광학 장치를 구비한 전자 기기를 제공함에 있다.
상기 과제를 해결하기 위해, 본 발명에서는 제 1 반도체막, 게이트 절연막, 및 게이트 전극이 기판 측으로부터 이 순서로 적층된 TFT와, 상기 제 1 반도체막과 같은 층의 제 2 반도체막을 도전화하여 이루어지는 하부 전극, 상기 게이트 절연막과 같은 층의 유전체막, 및 상기 게이트 전극과 같은 층의 상부 전극이 상기 기판 측으로부터 이 순서로 적층된 용량 소자를 구비한 박막 반도체 장치의 제조 방법에 있어서, 상기 게이트 절연막 및 상기 유전체막을 동시에 형성한 이후, 상기 게이트 전극 및 상기 상부 전극을 형성하기 전에, 상기 기판의 표면 측에 형성한 상기 마스크의 제 1 개구로부터 상기 제 2 반도체막에 불순물을 도입하여 상기 하부 전극을 형성하는 하부 전극 형성용 불순물 도입 공정과, 상기 마스크의 상기 제 1 개구로부터 상기 유전체막의 표면을 에칭하는 유전체막 에칭 공정을 행하는 것을 특징으로 한다.
이러한 제조 방법에 의해 제조한 박막 반도체 장치에서는, 상기 유전체막에는 상기 유전체막의 막 두께를 상기 게이트 절연막의 막 두께보다 얇게 하는 제 1 오목부가 형성되고, 상기 제 2 반도체막에서는 상기 제 1 오목부와 평면적으로 겹치는 영역에 불순물이 도입되어 상기 하부 전극이 형성되어 있는 것을 특징으로 한다.
본 명세서에서의 같은 층은 박막의 일부 또는 전체가 기판 위의 동일한 층간(層間)에 동일하게 형성된 구조를 의미한다.
본 발명에서는 TFT 측의 제 1 반도체막과 같은 층의 제 2 반도체막을 도전화하여 이루어지는 하부 전극, TFT 측의 게이트 절연막과 같은 층의 유전체막, 및 TFT 측의 게이트 전극과 같은 층의 상부 전극이 기판 측으로부터 이 순서로 적층되 어 용량 소자가 구성되어 있고, 이러한 용량 소자의 하부 전극을 제조하기 위해서는, 게이트 절연막 및 유전체막을 동시에 형성한 이후, 게이트 전극 및 상부 전극을 형성하기 전에 마스크의 제 1 개구로부터 제 2 반도체막에 불순물을 도입하는 공정이 필요하다. 본 발명에서는 이 마스크를 이용하여, 그 제 1 개구로부터 유전체막의 표면을 에칭하기 위해, 1 매의 마스크에 의해 하부 전극 형성용 불순물 도입 공정과 유전체막 에칭 공정을 행할 수 있다. 따라서, 본 발명에 의하면, 제조 공정을 증가시키지 않고, 용량 소자의 유전체막의 막 두께를 TFT의 게이트 절연막의 막 두께보다도 얇게 할 수 있다.
본 발명에 있어서, 상기 마스크에는 상기 TFT 중 상기 불순물과 동일한 도전형의 TFT의 상기 제 1 반도체막에 소스·드레인 영역의 일부 또는 전부를 형성하기 위한 제 2 개구를 형성하며, 상기 하부 전극 형성용 불순물 도입 공정에서는, 상기 제 1 개구 및 상기 제 2 개구로부터 상기 제 2 반도체막 및 상기 제 1 반도체막에 불순물을 도입하고, 상기 유전체막 에칭 공정에서는, 상기 제 1 개구 및 상기 제 2 개구로부터 상기 유전체막의 표면 및 상기 게이트 절연막의 표면을 에칭하는 것이 바람직하다. 이러한 제조 방법에 의해 제조한 박막 반도체 장치에서는, 상기 TFT 중 상기 불순물과 동일한 도전형의 TFT에서는, 상기 게이트 절연막에 대하여 소스·드레인 영역의 일부 또는 전부와 평면적으로 겹치는 영역의 상기 게이트 절연막의 막 두께를 상기 게이트 전극과 평면적으로 겹치는 영역의 상기 게이트 절연막의 막 두께보다도 얇게 하는 제 2 오목부가 형성되어 있다.
여기서, 상기 소스·드레인 영역이 상기 게이트 전극에 자기 정합적으로 형 성된 저농도 소스·드레인 영역과, 상기 저농도 소스·드레인 영역에 인접하는 고농도 소스·드레인 영역을 구비하고 있을 경우에는, 상기 제 2 개구를 상기 고농도 소스·드레인 영역을 형성해야 할 영역에 형성한다. 이렇게 구성하면, 하부 전극 형성용 불순물 도입 공정에서 고농도 소스·드레인 영역을 형성할 수 있기 때문에, 마스크의 매수가 1 매 감소한다. 이 때문에, 마스크 형성 공정 및 마스크 제거 공정을 각각 1 공정씩 감소시킬 수 있기 때문에, 생산성이 향상된다. 이러한 제조 방법에 의해 제조한 박막 반도체 장치에서는, 상기 소스·드레인 영역은 상기 게이트 전극에 자기 정합적으로 형성된 저농도 소스·드레인 영역과, 상기 저농도 소스·드레인 영역에 인접하는 고농도 소스·드레인 영역을 구비하며, 상기 제 2 오목부는 상기 고농도 소스·드레인 영역과 평면적으로 겹치는 영역에 형성되어 있다.
본 발명에 있어서, 상기 유전체막 에칭 공정은 상기 하부 전극 형성용 불순물 도입 공정의 후, 상기 유전체막 및 상기 마스크를 에칭 제거 가능한 에칭제(etchant)를 사용하여 행하는 것이 바람직하다. 이렇게 구성하면 유전체막 에칭 공정에서 마스크의 제거도 행할 수 있기 때문에, 마스크 제거 공정을 생략할 수 있어 생산성이 더욱 향상된다.
본 발명에 따른 박막 반도체 장치는, 예를 들어 전기 광학 장치에 있어서, 전기 광학 물질을 유지하는 전기 광학 장치용 기판으로서 사용된다. 여기서, 상기 전기 광학 물질은, 예를 들어 상기 전기 광학 장치용 기판과, 상기 전기 광학 장치용 기판에 대향 배치된 대향 기판 사이에 유지된 액정이며, 상기 TFT 및 상기 용량 소자는 매트릭스 형상으로 배치된 복수의 화소 각각에 구성되어 있다. 또한, 상기 전기 광학 물질은 상기 전기 광학 장치용 기판 위에 구성된 유기 일렉트로루미네선스 재료일 수도 있고, 이 경우도 상기 TFT 및 상기 용량 소자는 매트릭스 형상으로 배치된 복수의 화소 각각에 구성된다.
본 발명에 따른 전기 광학 장치는, 휴대형 컴퓨터나 휴대 전화기 등과 같은 전자 기기에서 표시부 등을 구성하는데 사용된다.
도면을 참조하여, 대표적인 전기 광학 장치인 액정 장치에 본 발명을 적용한 예를 설명한다. 또한, 각 도면에서는 각 층이나 각 부재를 도면상에서 인식 가능한 정도의 크기로 하기 위해, 각 층이나 각 부재마다 축척을 달리한다.
[실시예 1]
(액정 장치의 전체 구성)
도 1의 (a) 및 (b)는 각각 액정 장치를 그 위에 형성된 각 구성요소와 함께 대향 기판 측으로부터 본 평면도, 및 대향 기판을 포함하여 나타내는 도 1의 (a)의 H-H' 단면도이다.
도 1의 (a) 및 (b)에 있어서, 액정 장치(100)(전기 광학 장치)에서는, TFT 어레이 기판(10)(박막 반도체 장치)과 대향 기판(20)이 대향 기판(20)의 에지를 따르도록 도포된 밀봉재(107)(도 1의 (a)의 우측 하향의 사선 영역)에 의해 접합되어 있다. 또한, TFT 어레이 기판(10)과 대향 기판(20) 사이에는 전기 광학 물질로서의 액정(50)이 유지되어 있다. TFT 어레이 기판(10)의 외주 측에는 기판 에지(111) 측에서 밀봉재(107)와 일부 겹치도록 데이터선 구동 회로(101)가 형성되고, 기판 에지(113, 114) 측에는 주사선 구동 회로(104)가 형성된다. TFT 어레이 기판 (10)에서 대향 기판(20)으로부터의 돌출 영역(10c)에는 다수의 단자(102)가 형성되어 있다. TFT 어레이 기판(10)에서 기판 에지(111)와 대향하는 기판 에지(112)에는, 화상 표시 영역(10a)의 양측에 설치된 주사선 구동 회로(104)끼리를 연결하기 위한 복수의 배선(105)이 형성되어 있다. 또한, 대향 기판(20)의 4개의 코너부에는 TFT 어레이 기판(10)과 대향 기판(20) 사이에서 전기적 도통을 취하기 위한 기판간 도통재(106)가 형성되고, 이 기판간 도통재(106)는 에폭시 수지계의 접착제 성분에 은가루나 금 도금 섬유 등의 도전 입자가 배합된 것이다. 또한, 밀봉재(107)는 광경화 수지나 열경화성 수지 등으로 이루어지는 접착제이며, 양 기판 사이의 거리를 소정값으로 하기 위한 유리 섬유 또는 유리 비즈 등의 갭재(gap material)가 배합되어 있다.
상세하게는 후술하지만, TFT 어레이 기판(10)에는 화소 전극(9a)이 매트릭스 형상으로 형성되어 있다. 이것에 대하여, 대향 기판(20)에는 밀봉재(107)의 내측 영역에 차광성 재료로 이루어지는 주변 차단용의 차광막(108)이 형성되어 있다. 또한, 대향 기판(20)에 있어서, TFT 어레이 기판(10)에 형성되어 있는 화소 전극(9a)의 종횡의 경계 영역과 대향하는 영역에는 블랙 매트릭스 또는 블랙 스트라이프 등이라고 불리는 차광막(23)이 형성되고, 그 상층 측에는 ITO막으로 이루어지는 대향 전극(21)이 형성된다.
이렇게 구성한 액정 장치(100)에 대해서는, 후술하는 바와 같이, 모바일 컴퓨터, 휴대 전화기, 액정 텔레비전 등과 같은 전자 기기의 컬러 표시 장치로서 사용할 경우에는, 대향 기판(20)에서 각 화소 전극(9a)에 대향하는 영역에 RGB의 컬 러 필터(도시 생략) 등을 형성한다.
(액정 장치(100)의 구성 및 동작)
도 2는 액정 장치의 전기적 구성을 나타내는 블록도이다. 도 2에 나타낸 바와 같이, 구동 회로 내장형의 TFT 어레이 기판(10)에서는, 서로 교차하는 복수의 데이터선(6a)과 복수의 주사선(3a)이 교차하는 부분에 대응하여 복수의 화소(100a)가 매트릭스 형상으로 구성되어 있다. 복수의 화소(100a) 각각에는 화소 전극(9a) 및 화소 전극(9a)을 제어하기 위한 화소 스위칭용 TFT(30)가 형성되어 있고, 화소 신호를 공급하는 데이터선(6a)이 상기 TFT(30)의 소스에 전기적으로 접속되어 있다. 데이터선(6a)에 기입하는 화소 신호(S1, S2, …, Sn)는 이 순서로 선순차(線順次)에 의해 공급한다. 또한, TFT(30)의 게이트에는 주사선(3a)이 전기적으로 접속되어 있고, 소정의 타이밍에서, 주사선(3a)에 펄스적으로 주사 신호(G1, G2, …, Gm)를 이 순서로 선순차에 의해 인가하도록 구성되어 있다. 화소 전극(9a)은 TFT(30)의 드레인에 전기적으로 접속되어 있고, 스위칭 소자인 TFT(30)를 일정 기간만 온(on) 상태로 함으로써, 데이터선(6a)으로부터 공급되는 화소 신호(S1, S2, …, Sn)를 각 화소에 소정의 타이밍에서 기입한다. 이렇게 하여 화소 전극(9a)을 통하여 액정에 기입된 소정 레벨의 화소 신호(S1, S2, …, Sn)는 도 1의 (b)에 나타낸 대향 기판(20)의 대향 전극(21)과의 사이에서 일정 기간 유지된다.
여기서, TFT 어레이 기판(10)에는, 유지된 화소 신호가 누설되는 것을 방지하기 위해, 화소 전극(9a)과 대향 전극(21) 사이에 형성되는 액정 용량과 병렬로 축적 용량(70)(용량 소자)이 부가되어 있다. 이 축적 용량(70)에 의해, 화소 전극 (9a)의 전압은 예를 들어 소스 전압이 인가된 시간보다도 3 자릿수나 긴 시간만큼 유지된다. 이것에 의해, 전하의 유지 특성은 개선되고, 콘트라스트비가 높은 표시를 행할 수 있는 액정 장치(100)를 실현할 수 있다. 또한, 축적 용량(70)에 대해서는, 본 실시예와 같이 용량선(3b)과의 사이에 형성하는 경우 이외에, 전단(前段)의 주사선(3a)과의 사이에 형성하는 경우도 있다.
(TFT 어레이 기판의 구성)
도 3은 TFT 어레이 기판에서 서로 인접하는 화소의 평면도이다. 도 4는 도 3의 A-A'선에 상당하는 위치에서의 단면도이다.
도 3에 있어서, TFT 어레이 기판(10) 위에는 복수의 투명한 ITO(Indium Tin Oxide)막으로 이루어지는 화소 전극(9a)이 매트릭스 형상으로 형성되고, 이들 화소 전극(9a)에 대하여 화소 스위칭용 TFT(30)가 각각 접속하고 있다. 또한, 화소 전극(9a)의 종횡의 경계를 따라 데이터선(6a), 주사선(3a), 및 용량선(3b)이 형성되고, TFT(30)는 데이터선(6a) 및 주사선(3a)에 대하여 접속하고 있다. 즉, 데이터선(6a)은 컨택트 홀을 통하여 TFT(30)의 고농도 소스 영역(1d)에 전기적으로 접속하고, 주사선(3a)은 그 돌출 부분이 TFT(30)의 게이트 전극을 구성하고 있다. 축적 용량(70)은 화소 스위칭용 TFT(30)를 형성하기 위한 반도체막(1a)의 연장 설치 부분(1f)을 도전화한 것을 하부 전극(1g)으로 하고, 이 하부 전극(1g)에 겹치는 용량선(3b)의 사각형 부분을 상부 전극(3c)으로 한다.
도 4에 나타낸 바와 같이, TFT 어레이 기판(10)에서는, 그 기체(基體)로서 투명 기판(10b)이 사용되며, 이 투명 기판(10b)의 표면에는 두께가 300㎚∼500㎚인 실리콘 산화막(절연막)으로 이루어지는 하지보호막(11)이 형성되고, 이 하지보호막(11)의 표면에는 두께가 30㎚∼100㎚인 섬 형상의 반도체막(1a)이 형성된다. 반도체막(1a)의 표면에는 두께가 약 50∼150㎚인 실리콘 산화막 등의 절연막(2)으로 이루어지는 게이트 절연막(2a)이 형성되고, 이 게이트 절연막(2a)의 표면에 두께가 300㎚∼800㎚인 주사선(3a)이 형성된다. 반도체막(1a) 중 주사선(3a)에 대하여 게이트 절연막(2a)을 통하여 대치하는 영역이 채널 영역(1a')(능동층)으로 되어 있다. 이 채널 영역(1a')에 대하여 한쪽에는 저농도 소스 영역(1b) 및 고농도 소스 영역(1d)을 구비하는 소스 영역이 형성되고, 다른쪽에는 저농도 드레인 영역(1c) 및 고농도 드레인 영역(1e)을 구비하는 드레인 영역이 형성된다.
화소 스위칭용 TFT(30)의 표면 측에는 두께가 300㎚∼800㎚인 실리콘 산화막으로 이루어지는 층간절연막(4)이 형성되고, 이 층간절연막(4)의 표면에는 두께가 100㎚∼300㎚인 실리콘 질화막으로 이루어지는 층간절연막(5)이 형성된다. 층간절연막(4)의 표면에는 두께가 300㎚∼800㎚인 데이터선(6a)이 형성되고, 이 데이터선(6a)은 층간절연막(4)에 형성된 컨택트 홀을 통하여 고농도 소스 영역(1d)에 전기적으로 접속하고 있다. 층간절연막(4)의 표면에는 데이터선(6a)과 동시 형성된 드레인 전극(6b)이 형성되고, 이 드레인 전극(6b)은 층간절연막(4)에 형성된 컨택트 홀을 통하여 고농도 드레인 영역(1e)에 전기적으로 접속하고 있다.
층간절연막(5)의 상층에는 투광성의 감광성 수지로 이루어지는 요철(凹凸) 형성층(13a)이 소정의 패턴으로 형성되어 있다. 요철 형성층(13a)의 표면에는 투광성의 감광성 수지로 이루어지는 상층 절연막(7a)이 형성되고, 이 상층 절연막 (7a)의 표면에는 알루미늄막 등에 의해 반사 모드에서의 화상 표시를 가능하게 하는 광반사막(8a)이 형성되어 있다. 광반사막(8a)의 표면에는 요철 형성층(13a)의 요철이 반영되어 요철 패턴(8g)이 형성되고, 이 요철 패턴(8g)은 에지가 없는 완만한 형상으로 되어 있다. 광반사막(8a)의 상층에는 화소 전극(9a)이 형성되어 있다. 화소 전극(9a)은 광반사막(8a)의 표면에 직접 적층될 수도 있다. 또한, 화소 전극(9a)은 상층 절연막(7a), 요철 형성층(13a), 층간절연막(5)에 형성된 컨택트 홀을 통하여 드레인 전극(6b)에 전기적으로 접속하고 있다. 화소 전극(9a)의 표면 측에는 폴리이미드막으로 이루어지는 배향막(12)이 형성되어 있다. 이 배향막(12)은 폴리이미드막에 대하여 러빙(rubbing) 처리가 실시된 막이다. 또한, 도 3에는 요철 형성층(13a)의 평면 형상에 대해서는 육각형으로 도시되어 있지만, 그 형상에 대해서는, 원형이나 팔각형 등 다양한 형상의 것을 채용할 수 있다.
광반사막(8a)에는 화소 전극(9a)과 평면적으로 겹치는 영역의 일부에 투과 모드에서의 화상 표시를 가능하게 하는 사각형의 광투과창(8d)이 형성되고, 이 광투과창(8d)에 상당하는 부분에는 ITO로 이루어지는 화소 전극(9a)은 존재하지만, 광반사막(8a)은 존재하지 않는다.
고농도 드레인 영역(1e)으로부터의 연장 설치 부분(1f)(하부 전극(1g))에 대해서는, 게이트 절연막(2a)과 동시 형성된 절연막(유전체막(2b))을 통하여 용량선(3b)의 사각형 부분이 상부 전극(3c)으로서 대향함으로써, 축적 용량(70)이 구성되어 있다.
또한, TFT(30)는 바람직하게는 상술한 바와 같이 LDD 구조를 갖지만, 저농도 소스 영역(1b), 및 저농도 드레인 영역(1c)에 상당하는 영역에 불순물 이온의 주입을 행하지 않는 오프셋(offset) 구조를 갖고 있을 수도 있다. 또한, TFT(30)는 게이트 전극(주사선(3a)의 일부)을 마스크로 하여 고농도로 불순물 이온을 주입하고, 자기 정합적으로 고농도의 소스 및 드레인 영역을 형성한 자기 정합형 TFT일 수도 있다.
또한, 본 실시예에서는 TFT(30)의 게이트 전극(주사선(3a))을 소스·드레인 영역 사이에 1개만 배치한 싱글 게이트 구조로 했지만, 이들 사이에 2개 이상의 게이트 전극을 배치할 수도 있다. 이 때, 각각의 게이트 전극에는 동일한 신호가 인가되도록 한다. 이렇게 듀얼 게이트(더블 게이트) 또는 트리플 게이트 이상으로 TFT(30)를 구성하면, 채널과 소스·드레인 영역의 접합부에서의 누설 전류를 방지할 수 있어, 오프(off) 시의 전류를 저감시킬 수 있다. 이들 게이트 전극의 적어도 1개를 LDD 구조 또는 오프셋 구조로 하면, 오프 전류를 더욱 저감시킬 수 있어, 안정된 스위칭 소자를 얻을 수 있다.
(축적 용량(70)의 상세한 구성)
도 3 및 도 4에 나타낸 바와 같이, 본 실시예에서는 축적 용량(70)의 유전체막(2c)에는 유전체막(2c)의 막 두께를 게이트 절연막(2a)의 막 두께보다 얇게 하는 오목부(2g)(제 1 오목부)가 형성되고, 반도체막의 연장 설치 부분(1f)에서는 오목부(2g)와 평면적으로 겹치는 영역에 불순물이 도입되어 하부 전극(1g)이 형성된다.
이렇게 구성한 TFT 어레이 기판(10)에서는, TFT(30)와 축적 용량(70)에서 쌍방의 구성 요소를 같은 층으로 하고 있기 때문에, 제조 방법을 후술하는 바와 같 이, TFT(30)와 축적 용량(70)을 적은 공정 수에 의해 형성할 수 있다. 여기서, 축적 용량(70)의 유전체막(2c)은 TFT(30)의 게이트 절연막(2a)과 같은 층이지만, 유전체막(2c)은 오목부(2g)의 형성에 의해 얇아지기 때문에, TFT(30)의 내전압을 저하시키지 않고, 축적 용량(70)의 정전 용량을 향상시킬 수 있다.
(대향 기판(20)의 구성)
대향 기판(20)에서는, TFT 어레이 기판(10)에 형성되어 있는 화소 전극(9a)의 종횡의 경계 영역과 대향하는 영역에 블랙 매트릭스 또는 블랙 스트라이프 등이라고 불리는 차광막(23)이 형성되고, 그 상층 측에는 ITO막으로 이루어지는 대향 전극(21)이 형성된다. 또한, 대향 전극(21)의 상층 측에는 폴리이미드막으로 이루어지는 배향막(22)이 형성되고, 이 배향막(22)은 폴리이미드막에 대하여 러빙 처리가 실시된 막이다.
(구동 회로의 구성)
다시 도 1의 (a)에 있어서, 본 실시예의 액정 장치(100)에서는, TFT 어레이 기판(10)의 표면 측 중 화상 표시 영역(10a)의 주변 영역을 이용하여 데이터선 구동 회로(101) 및 주사선 구동 회로(104) 등의 주변 회로가 형성되어 있다. 데이터선 구동 회로(101) 및 주사선 구동 회로(104)는, 기본적으로는 도 5에 나타낸 N채널형 TFT와 P채널형 TFT에 의해 구성되어 있다.
도 5는 주사선 구동 회로(104) 및 데이터선 구동 회로(101) 등의 주변 회로를 구성하는 TFT의 구성을 나타내는 단면도이다. 도 5에 있어서, 주변 회로를 구성하는 TFT는 P채널형 TFT(180)와 N채널형 TFT(190)로 이루어지는 상보형 TFT로서 구성되어 있다. 이들 구동 회로용 TFT(180, 190)를 구성하는 반도체막(160)은 투명 기판(10b)의 하지보호막(11) 표면에 섬 형상으로 형성되어 있다. TFT(180, 190)에는 고전위선(171)과 저전위선(172)이 컨택트 홀(163, 164)을 통하여 반도체막(160)의 소스 영역에 전기적으로 각각 접속되어 있다. 또한, 입력 배선(166)은 공통의 게이트 전극(165)에 각각 접속되어 있고, 출력 배선(167)은 컨택트 홀(168, 169)을 통하여 반도체막(160)의 드레인 영역에 전기적으로 각각 접속되어 있다.
이러한 주변 회로 영역도 화상 표시 영역(10a)과 동일한 프로세스를 거쳐 형성되기 때문에, 주변 회로 영역에도 층간절연막(4, 5) 및 절연막(2)(게이트 절연막)이 형성되어 있다. 또한, 구동 회로용의 N채널형 TFT(190)도 화소 스위칭용 TFT(30)와 동일하게 LDD 구조를 갖고 있으며, 채널 형성 영역(191)의 양측에는 고농도 소스 영역(192) 및 저농도 소스 영역(193)으로 이루어지는 소스 영역과 고농도 드레인 영역(194) 및 저농도 드레인 영역(195)으로 이루어지는 드레인 영역을 구비하고 있다. 구동 회로용의 P채널형 TFT(180)도 N채널형 TFT(190)와 동일하게 LDD 구조로 할 수도 있지만, 본 실시예에서는 자기 정합 구조를 갖고 있으며, 채널 형성 영역(181)의 양측에는 고농도의 소스 영역(182)과 고농도의 드레인 영역(184)을 구비하고 있다.
(TFT 어레이 기판의 제조 방법)
도 6 및 도 7은 모두 본 실시예의 TFT 어레이 기판(10)의 제조 방법을 나타내는 공정 단면도이다. 또한, 도 6 및 도 7은 모두 도 4 및 도 5에 대응하는 단면에 상당한다.
우선, 도 6의 (a)에 나타낸 바와 같이, 초음파 세정 등에 의해 청정화한 유리제 등의 투명 기판(10b)을 준비한 후, 그 표면에 하지보호막(11)을 형성하고, 이어서 섬 형상의 반도체막(1a, 160)을 형성한다. 이러한 반도체막(1a, 160)을 형성하기 위해서는, 예를 들어 기판 온도가 150℃∼450℃인 온도 조건 하에서, 하지보호막(11) 표면에 비정질의 실리콘막으로 이루어지는 반도체막을 플라즈마 CVD법에 의해 30㎚∼100㎚의 두께로 형성한 후, 반도체막에 대하여 레이저 광을 조사하여 레이저 어닐링을 실시한 후, 반도체막을 포토리소그래피 기술을 이용하여 패터닝한다.
다음으로, 도 6의 (b)에 나타낸 바와 같이, 350 ℃ 이하의 온도 조건 하에서, 투명 기판(10b)의 전면에 두께가 50 ㎚∼150 ㎚인 실리콘 산화막 등의 절연막(2)(게이트 절연막(2a) 및 유전체막(2c))을 형성한다. 이 때의 원료 가스는 예를 들어 TEOS와 산소 가스의 혼합 가스를 사용할 수 있다. 여기서 형성하는 절연막(2)은 실리콘 산화막 대신에 실리콘 질화막일 수도 있다.
다음으로, 도 6의 (c)에 나타낸 바와 같이, 절연막(2)의 표면에 레지스트 마스크(401)를 형성한 후, 이 레지스트 마스크(401)의 개구(401a)(제 1 개구)를 통하여 반도체막(1a)의 연장 설치 부분(1f)에 고농도 N채널형 불순물 이온(인 이온)을 약 0.1×1015/㎠ 내지 약 10×1015/㎠의 도스량으로 주입하여, 축적 용량(70)을 구성하기 위한 하부 전극(1g)을 형성한다(하부 전극 형성용 불순물 도입 공정).
다음으로, 도 6의 (d)에 나타낸 바와 같이, 레지스트 마스크(401)의 개구 (401a)를 통하여 유전체막(2c)의 표면을 에칭하고, 유전체막(2c)에 오목부(2g)를 형성한다(유전체막 에칭 공정). 그 후, 레지스트 마스크(401)를 제거한다. 또한, 도 6의 (c)에 나타낸 하부 전극 형성용 불순물 도입 공정과, 도 6의 (d)에 나타낸 유전체막 에칭 공정은 그 순서를 바꿀 수도 있다.
다음으로, 도 7의 (e)에 나타낸 바와 같이, 스퍼터링법 등에 의해, 투명 기판(10b)의 전면에 알루미늄막, 탄탈막, 몰리브덴막, 또는 이들 금속 중의 어느 하나를 주성분으로 하는 합금막으로 이루어지는 도전막(3)을 300㎚∼800㎚의 두께로 형성한 후, 포토리소그래피 기술을 이용하여 레지스트 마스크(403)를 형성하고, 이 레지스트 마스크(403)를 통하여 도전막(3)을 건식 에칭한다. 그 결과, 도 7의 (f)에 나타낸 바와 같이, 주사선(3a), 게이트 전극(165), 및 용량선(3b)(축적 용량(70)의 상부 전극(3c))이 형성된다. 이렇게 하여 축적 용량(70)을 형성한다. 그 후, 레지스트 마스크(403)를 제거한다.
다음으로, 도 7의 (g)에 나타낸 바와 같이, P채널형 TFT(180)를 형성하기 위한 반도체막(160)을 레지스트 마스크(411)로 덮은 상태에서, 화소 스위칭용 TFT(30)를 구성하는 반도체막(1a)과 구동 회로용의 N채널형 TFT(190)를 구성하는 반도체막(160)에 대하여, 주사선(3a)이나 게이트 전극(165)을 마스크로 하여, 약 0.1×1013/㎠ 내지 약 10×1013/㎠의 도스량으로 저농도 N채널형 불순물 이온(인 이온)을 주입하여, 주사선(3a) 및 게이트 전극(165)에 대하여 자기 정합적으로 저농도 소스 영역(1b, 193) 및 저농도 드레인 영역(1c, 195)을 형성한다. 여기서, 주 사선(3a)이나 게이트 전극(165)의 바로 아래에 위치하고 있기 때문에, 불순물 이온이 도입되지 않은 부분은 반도체막(1a, 160)의 채널 영역(1a', 191)으로 된다. 그 후, 레지스트 마스크(411)를 제거한다.
다음으로, 도 7의 (h)에 나타낸 바와 같이, 주사선(3a) 및 게이트 전극(66)보다 폭이 넓고, 또한 P채널형 TFT(180)를 형성하기 위한 반도체막(160)을 덮는 레지스트 마스크(412)를 형성하며, 이 상태에서, 고농도 N채널형 불순물 이온(인 이온)을 약 0.1×1015/㎠ 내지 약 10×1015/㎠의 도스량으로 주입하여, 고농도 소스 영역(1d, 192) 및 드레인 영역(1e, 194)을 형성한다. 그 후, 레지스트 마스크(412)를 제거한다.
다음으로, 도 7의 (i)에 나타낸 바와 같이, N채널형 TFT(30, 190)를 형성하기 위한 반도체막(1a, 160)을 레지스트 마스크(413)로 덮은 상태에서, 구동 회로용의 P채널형 TFT(180)를 구성하는 반도체막(160)에 대하여, 게이트 전극(165)을 마스크로 하여, 고농도 P채널형 불순물 이온(붕소 이온)을 약 0.1×1015/㎠ 내지 약 10×1015/㎠의 도스량으로 주입하여, 고농도 소스 영역(182) 및 드레인 영역(184)을 형성한다. 그 후, 레지스트 마스크(413)를 제거한다.
그 이후는, 도 4 및 도 5에 나타낸 바와 같이, 투명 기판(10b)의 표면 전체에 실리콘 산화막 등으로 이루어지는 층간절연막(4)을 형성한 후, 층간절연막(4)에 컨택트 홀(163, 164, 168, 169) 등을 각각 형성하고, 그 후, 알루미늄막, 탄탈막, 몰리브덴막 등의 데이터선(6a) 및 드레인 전극(6b)을 형성하는 등 복수의 공정을 행하여 도 4 및 도 5에 나타낸 구조의 TFT 어레이 기판(10)으로 하지만, 이러한 공정에 대해서는 주지의 공정을 이용할 수 있기 때문에, 그 설명을 생략한다.
이상 설명한 바와 같이, 본 실시예에서는 TFT(30) 측의 반도체막(1a)(제 1 반도체막)으로부터의 연장 설치 부분(1f)(제 2 반도체막)을 도전화하여 이루어지는 하부 전극(1g), TFT(30) 측의 게이트 절연막(2a)과 같은 층의 유전체막(2c), 및 TFT(30) 측의 게이트 전극(3a)과 같은 층의 상부 전극(3c)에 의해 축적 용량(70)을 구성하기 때문에, 축적 용량(70)의 하부 전극(1g)을 제조하기 위해서는, 게이트 절연막(2a) 및 유전체막(2c)을 동시에 형성한 이후, 게이트 전극(3a) 및 상부 전극(3c)을 형성하기 전에, 레지스트 마스크(401)의 개구(401a)로부터 반도체막(1a)의 연장 설치 부분(1f)에 불순물을 도입하는 공정이 필요하다. 본 실시예에서는, 이 레지스트 마스크(401)를 그대로 이용하여, 그 개구(401a)로부터 유전체막(2c)의 표면을 에칭하여 유전체막(2c)을 얇게 하기 때문에, 1 매의 마스크에 의해 하부 전극 형성용 불순물 도입 공정과 유전체막 에칭 공정을 행할 수 있다. 따라서, 본 실시예에 의하면, 제조 공정을 증가시키지 않고, 축적 용량(70)의 유전체막(2c)의 막 두께를 TFT(30)의 게이트 절연막(2a)의 막 두께보다도 얇게 할 수 있다.
[실시예 2]
(TFT 어레이 기판의 구성)
도 8은 본 발명의 실시예 2에 따른 전기 광학 장치의 TFT 어레이 기판을 도 3의 A-A'선에 상당하는 위치에서의 단면을 나타내는 설명도이다. 도 9는, 본 실시예의 전기 광학 장치의 TFT 어레이 기판에 있어서, 주사선 구동 회로 및 데이터선 구동 회로 등의 주변 회로를 구성하는 TFT의 구성을 나타내는 단면도이다. 또한, 본 실시예의 전기 광학 장치는 그 기본적인 구성이 실시예 1과 동일하기 때문에, 공통되는 부분에는 동일한 부호를 첨부하여 그들의 설명을 생략한다.
도 8에 나타낸 바와 같이, 본 실시예에서도, 축적 용량(70)에서는 유전체막(2c)에는 유전체막(2c)의 막 두께를 게이트 절연막(2a)의 막 두께보다 얇게 하는 오목부(2g)(제 1 오목부)가 형성되고, 반도체막의 연장 설치 부분(1f)에서는 오목부(2g)와 평면적으로 겹치는 영역에 불순물이 도입되어 하부 전극(1g)이 형성된다. 여기서, 오목부(2g)는 TFT(30)의 고농도 드레인 영역(1e)까지 연장되어 있고, TFT(30)의 고농도 드레인 영역(1e)과 하부 전극(1g)은 완전히 연결된 상태에 있다.
이렇게 구성한 TFT 어레이 기판(10)에서는, TFT(30)와 축적 용량(70)에서 쌍방의 구성요소를 같은 층으로 하고 있기 때문에, 제조 방법을 후술하는 바와 같이, TFT(30)와 축적 용량(70)을 적은 공정 수에 의해 형성할 수 있다. 또한, 축적 용량(70)의 유전체막(2c)은 TFT(30)의 게이트 절연막(2a)과 같은 층이지만, 유전체막(2c)은 오목부(2g)의 형성에 의해 얇아지기 때문에, TFT(30)의 내전압을 저하시키지 않고, 축적 용량(70)의 정전 용량을 향상시킬 수 있다.
여기서, 하부 전극(1g)에 도입된 불순물과 동일한 N채널형 TFT(30)에서는, 게이트 절연막(2a)에 대하여, 소스·드레인 영역의 일부 또는 전부와 평면적으로 겹치는 영역의 게이트 절연막(2a)의 막 두께를 게이트 전극(3a)과 평면적으로 겹치는 영역의 게이트 절연막(2a)의 막 두께보다도 얇게 하는 오목부(2h, 2i)(제 2 오목부)가 형성되어 있다. 본 실시예에 있어서, 오목부(2h, 2i)는 소스·드레인 영 역 중 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)과 평면적으로 겹치는 영역에 형성되어 있다. 따라서, 게이트 전극(3a)과 평면적으로 겹치는 게이트 절연막(2a)은 두꺼운 상태이고, 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c)과 평면적으로 겹치는 영역의 게이트 절연막(2a)도 두꺼운 상태이다.
또한, 도 9에 나타낸 바와 같이, 구동 회로 등의 주변 회로에 있어서도, 하부 전극(1g)에 도입된 불순물과 동일한 N채널형 TFT(190)에서는, 게이트 절연막(2a)에 대하여, 소스·드레인 영역의 일부 또는 전부와 평면적으로 겹치는 영역의 게이트 절연막(2a)의 막 두께를 게이트 전극(165)과 평면적으로 겹치는 영역의 게이트 절연막(2a)의 막 두께보다도 얇게 하는 오목부(2k, 2j)(제 2 오목부)가 형성되어 있다. 본 실시예에 있어서, 오목부(2k, 2j)는 소스·드레인 영역 중 고농도 소스 영역(192) 및 고농도 드레인 영역(194)과 평면적으로 겹치는 영역에 형성되어 있다. 따라서, 게이트 전극(165)과 평면적으로 겹치는 게이트 절연막(2a)은 두꺼운 상태이고, 저농도 소스 영역(193) 및 저농도 드레인 영역(195)과 평면적으로 겹치는 영역의 게이트 절연막(2a)도 두꺼운 상태이다.
(TFT 어레이 기판의 제조 방법)
도 10 및 도 11은 모두 본 실시예의 TFT 어레이 기판(10)의 제조 방법을 나타내는 공정 단면도이다. 또한, 도 10 및 도 11은 모두 도 8 및 도 9에 대응하는 단면에 상당한다.
우선, 도 10의 (a)에 나타낸 바와 같이, 초음파 세정 등에 의해 청정화한 유리제 등의 투명 기판(10b)을 준비한 후, 그 표면에 하지보호막(11)을 형성하고, 이 어서 섬 형상의 반도체막(1a, 160)을 형성한다. 이러한 반도체막(1a, 160)을 형성하기 위해서는, 예를 들어 기판 온도가 150℃∼450℃인 온도 조건 하에서, 하지보호막(11) 표면에 비정질의 실리콘막으로 이루어지는 반도체막을 플라즈마 CVD법에 의해 30㎚∼100㎚의 두께로 형성한 후, 반도체막에 대하여 레이저 광을 조사하여 레이저 어닐링을 실시한 후, 반도체막을 포토리소그래피 기술을 이용하여 패터닝한다.
다음으로, 도 10의 (b)에 나타낸 바와 같이, 350℃ 이하의 온도 조건 하에서, 투명 기판(10b)의 전면에 두께가 50㎚∼150㎚인 실리콘 산화막 등의 절연막(2)(게이트 절연막(2a) 및 유전체막(2c))을 형성한다. 이 때의 원료 가스는 예를 들어 TEOS와 산소 가스의 혼합 가스를 사용할 수 있다. 여기서 형성하는 절연막(2)은 실리콘 산화막 대신에 실리콘 질화막일 수도 있다.
다음으로, 도 10의 (c)에 나타낸 바와 같이, 절연막(2)의 표면에 레지스트 마스크(402)를 형성한 후, 이 레지스트 마스크(402)의 개구(402a)(제 1 개구)를 통하여 반도체막(1a)의 연장 설치 부분(1f)에 고농도 N채널형 불순물 이온(인 이온)을 약 0.1×1015/㎠ 내지 약 10×1015/㎠의 도스량으로 주입하여, 축적 용량(70)을 구성하기 위한 하부 전극(1g)을 형성한다(하부 전극 형성용 불순물 도입 공정).
또한, 하부 전극 형성용 불순물 도입 공정에서 사용한 레지스트 마스크(402)에는, TFT(30)의 반도체막(1a, 190)에 소스·드레인 영역의 일부 또는 전부를 형성하기 위한 개구(402b)(제 2 개구)도 형성되어 있다. 본 실시예에서는, 고농도 소 스 영역(1d) 및 고농도 드레인 영역(1e)을 형성해야 할 영역에 개구(402b)가 형성되어 있다. 또한, 고농도 소스 영역(192) 및 고농도 드레인 영역(194)을 형성해야 할 영역에도 개구(402b)가 형성되어 있다. 따라서, 하부 전극 형성용 불순물 도입 공정에서는, 레지스트 마스크(402)의 개구(402a)(제 1 개구)를 통하여 반도체막(1a, 190)에 고농도 N채널형 불순물 이온(인 이온)이 주입되는 결과, 고농도 소스 영역(1d, 192) 및 고농도 드레인 영역(1e, 194)이 형성된다.
다음으로, 도 10의 (d)에 나타낸 바와 같이, 레지스트 마스크(402)의 개구(402a)를 통하여 유전체막(2c)의 표면을 에칭하여 얇게 하고, 유전체막(2c)에 오목부(2g)(제 1 오목부)를 형성한다(유전체막 에칭 공정).
또한, 유전체막 에칭 공정에서는, 레지스트 마스크(402)의 개구(402b)를 통하여 게이트 절연막(2a)도 에칭되기 때문에, 게이트 절연막(2a)에도 오목부(2h, 2i, 2k, 2j)(제 2 오목부)가 형성된다. 다만, 오목부(2h, 2i, 2k, 2j)는 게이트 전극(3a, 165)으로부터 벗어나 있기 때문에, TFT(30, 190)의 내전압을 저하시키지 않는다.
그 후, 레지스트 마스크(402)를 제거한다. 또한, 도 10의 (c)에 나타낸 하부 전극 형성용 불순물 도입 공정과, 도 10의 (d)에 나타낸 유전체막 에칭 공정은 그 순서를 바꿀 수도 있다.
다음으로, 도 11의 (e)에 나타낸 바와 같이, 스퍼터링법 등에 의해, 투명 기판(10b)의 전면에 알루미늄막, 탄탈막, 몰리브덴막, 또는 이들 금속 중의 어느 하나를 주성분으로 하는 합금막으로 이루어지는 도전막(3)을 300㎚∼800㎚의 두께로 형성한 후, 포토리소그래피 기술을 이용하여 레지스트 마스크(403)를 형성하고, 이 레지스트 마스크(403)를 통하여 도전막(3)을 건식 에칭한다. 그 결과, 도 11의 (f)에 나타낸 바와 같이, 주사선(3a), 게이트 전극(165), 및 용량선(3b)(축적 용량(70)의 상부 전극(3c))이 형성된다. 이렇게 하여 축적 용량(70)을 형성한다.
다음으로, 도 11의 (g)에 나타낸 바와 같이, P채널형 TFT(180)를 형성하기 위한 반도체막(160)을 레지스트 마스크(411)로 덮은 상태에서, 화소 스위칭용 TFT(30)를 구성하는 반도체막(1a)과 구동 회로용의 N채널형 TFT(190)를 구성하는 반도체막(160)에 대하여, 주사선(3a)이나 게이트 전극(165)을 마스크로 하여, 약 0.1×1013/㎠ 내지 약 10×1013/㎠의 도스량으로 저농도 N채널형 불순물 이온(인 이온)을 주입하여, 주사선(3a) 및 게이트 전극(165)에 대하여 자기 정합적으로 저농도 소스 영역(1b, 193) 및 저농도 드레인 영역(1c, 195)을 형성한다. 여기서, 주사선(3a)이나 게이트 전극(165)의 바로 아래에 위치하고 있기 때문에, 불순물 이온이 도입되지 않은 부분은 반도체막(1a, 160) 상태의 채널 영역(1a', 191)으로 된다. 그 결과, TFT(30, 190)가 형성된다.
다음으로, 도 11의 (h)에 나타낸 바와 같이, N채널형 TFT(30, 190)를 형성하기 위한 반도체막(1a, 160)을 레지스트 마스크(413)로 덮은 상태에서, 구동 회로용의 P채널형 TFT(180)를 구성하는 반도체막(160)에 대하여, 게이트 전극(165)을 마스크로 하여, 고농도 P채널형 불순물 이온(붕소 이온)을 약 0.1×1015/㎠ 내지 약 10×1015/㎠의 도스량으로 주입하여, 고농도 소스 영역(182) 및 드레인 영역(184)을 형성한다. 그 결과, TFT(180)가 형성된다.
그 이후는, 도 8 및 도 9에 나타낸 바와 같이, 투명 기판(10b)의 표면 전체에, 실리콘 산화막 등으로 이루어지는 층간절연막(4)을 형성한 후, 층간절연막(4)에 컨택트 홀(163, 164, 168, 169) 등을 각각 형성하고, 그 후, 알루미늄막, 탄탈막, 몰리브덴막 등의 데이터선(6a) 및 드레인 전극(6b)을 형성하는 등 복수의 공정을 행하여 도 4 및 도 5에 나타낸 구조의 TFT 어레이 기판(10)으로 하지만, 이러한 공정에 대해서는 주지의 공정을 이용할 수 있기 때문에, 그 설명을 생략한다.
이상 설명한 바와 같이, 본 실시예에서는 TFT(30) 측의 반도체막(1a)(제 1 반도체막)으로부터의 연장 설치 부분(1f)(제 2 반도체막)을 도전화하여 이루어지는 하부 전극(1g), TFT(30) 측의 게이트 절연막(2a)과 같은 층의 유전체막(2c), 및 TFT(30) 측의 게이트 전극(3a)과 같은 층의 상부 전극(3c)에 의해 축적 용량(70)을 구성하기 때문에, 축적 용량(70)의 하부 전극(1g)을 제조하기 위해서는, 게이트 절연막(2a) 및 유전체막(2c)을 동시에 형성한 이후, 게이트 전극(3a) 및 상부 전극(3c)을 형성하기 전에, 레지스트 마스크(402)의 개구(402a)로부터 반도체막(1a)의 연장 설치 부분(1f)에 N채널형 불순물을 도입하는 공정이 필요하다. 본 실시예에서는, 이 레지스트 마스크(402)를 그대로 이용하여, 그 개구(402a)로부터 유전체막(2c)의 표면을 에칭하기 때문에, 1 매의 마스크에 의해 하부 전극 형성용 불순물 도입 공정과 유전체막 에칭 공정을 행할 수 있다. 따라서, 본 실시예에 의하면, 제조 공정을 증가시키지 않고, 축적 용량(70)의 유전체막(2c)의 막 두께를 TFT(30)의 게이트 절연막(2a)의 막 두께보다도 얇게 할 수 있다.
또한, 본 실시예에서는 하부 전극 형성용 불순물 도입 공정에서 사용한 레지스트 마스크(402)에 개구(402b)를 형성했기 때문에, 하부 전극 형성용 불순물 도입 공정에서 TFT(30, 190)의 고농도 소스 영역(1d, 192) 및 고농도 드레인 영역(1e, 194)을 형성할 수 있어, 마스크의 매수를 1 매 더 감소시킬 수 있다. 이 때문에, 마스크 형성 공정 및 마스크 제거 공정을 각각 1 공정씩 더 감소시킬 수 있기 때문에, 생산성이 향상된다.
[기타 실시예]
상기 실시예 1 및 2에서는 하부 전극 형성용 불순물 도입 공정에서 사용한 레지스트 마스크(401, 402)를 다른 공정에 의해 제거하고 있었지만, 하부 전극 형성용 불순물 도입 공정의 후, 유전체막 에칭 공정을 행할 때, 유전체막(2c) 및 레지스트 마스크(401, 402)을 에칭 제거 가능한 에칭제 예를 들어 산소 및 불소를 함유한 에칭 가스(에칭제)를 사용하여 건식 에칭을 행하면, 유전체막 에칭 공정에서 레지스트 마스크(401, 402)의 일부 또는 전부를 제거할 수 있기 때문에, 레지스트 마스크(401, 402)의 제거 공정을 간략화할 수 있어, 생산성이 더욱 향상된다.
또한, 상기 실시예 1 및 2에서는 게이트 절연막(2a) 및 유전체막(2c)을 구성하는 절연막(2)이 1층인 예이었지만, 실리콘 산화막과 실리콘 질화막의 적층막 등을 사용할 수도 있다. 이 경우, 유전체막(2c)의 일부 영역에서 2개의 절연막 중 한쪽을 완전히 제거하여, 막 두께가 얇은 제 1 영역(201c)을 형성할 수도 있다.
또한, 박막 반도체 장치로서는, 액정 장치의 전기 광학 장치용 기판 이외에, 이하에 설명하는 유기 EL 표시 장치, 더 나아가서는 전기 영동형 표시 장치 등과 같은 전기 광학 장치에 본 발명을 적용할 수도 있다.
도 12에 나타낸 유기 EL 표시 장치(500p)는, 유기 반도체막에 구동 전류가 흐름으로써 발광하는 EL 소자를 TFT에 의해 구동 제어하는 표시 장치이며, 이 타입의 표시 장치에 사용되는 발광 소자는 모두 자기 발광하기 때문에, 백라이트를 필요로 하지 않고, 또한 시야각 의존성이 적다는 등의 이점이 있다. 여기에 나타낸 전기 광학 장치(500p)에서는, 복수의 주사선(563p)과, 이 주사선(563p)의 연장 설치 방향에 대하여 교차하는 방향으로 연장 설치된 복수의 데이터선(564)과, 이들 데이터선(564)에 병렬되는 복수의 공통 급전선(505)과, 데이터선(564)과 주사선(563p)의 교차점에 대응하는 화소(515p)가 구성되고, 화소(515p)는 화상 표시 영역(100)에 매트릭스 형상으로 배치되어 있다. 데이터선(564)에 대해서는, 시프트 레지스터, 레벨 시프터, 비디오 라인, 아날로그 스위치를 구비하는 데이터선 구동 회로(551p)가 구성되어 있다. 주사선(563p)에 대해서는, 시프트 레지스터 및 레벨 시프터를 구비하는 주사선 구동 회로(554p)가 구성되어 있다. 또한, 화소(515p)의 각각에는, 주사선(563p)을 통하여 주사 신호가 게이트 전극에 공급되는 스위칭용 TFT(509)와, 이 스위칭용 TFT(509)를 통하여 데이터선(564)으로부터 공급되는 화상 신호를 유지하는 유지 용량(533p)과, 이 유지 용량(533p)에 의해 유지된 화상 신호가 게이트 전극에 공급되는 커런트(current) TFT(510)와, 커런트 TFT(510)를 통하여 공통 급전선(505)에 전기적으로 접속했을 때에 공통 급전선(505)으로부터 구동 전류가 유입되는 발광 소자(513)가 구성되어 있다. 발광 소자(513)는 화소 전극의 상층 측에는 정공 주입층, 유기 EL 재료층으로서의 유기 반도체막, 리튬 함유 알루 미늄, 칼슘 등의 금속막으로 이루어지는 대향 전극이 적층된 구성으로 되어 있고, 대향 전극은 데이터선(564) 등을 교락(bridge)하여 복수의 화소(515p)에 걸쳐 형성되어 있다.
이러한 유기 EL 표시 장치(500p)도 TFT와 용량 소자가 동일한 기판 위에 형성된 박막 반도체 장치이기 때문에, 본 발명을 적용할 수도 있다.
[액정 장치의 전자 기기로의 적용]
본 발명을 적용한 액정 장치(100) 등의 전기 광학 장치는 각종 전자 기기의 표시부로서 사용할 수 있는데, 그 일례를 도 13의 (a) 및 (b)를 참조하여 설명한다.
도 13의 (a)는 본 발명에 따른 전자 기기의 일 실시예인 모바일형 퍼스널 컴퓨터를 나타내고 있다. 여기에 나타낸 퍼스널 컴퓨터(80)는 키보드(81)를 구비한 본체부(82)와, 액정 표시 유닛(83)을 갖는다. 액정 표시 유닛(83)은 상술한 액정 장치(100)를 포함하여 구성된다.
도 13의 (b)는 본 발명에 따른 전자 기기의 다른 실시예인 휴대 전화기를 나타내고 있다. 여기에 나타낸 휴대 전화기(90)는 복수의 조작 버튼(91)과, 상술한 액정 장치(100)로 이루어지는 표시부를 갖고 있다.
이상 본 발명에 따르면 제조 공정, 즉 마스크 형성 공정 및 마스크 제거 공정을 증가시키지 않고도 용량 소자의 유전체막의 막 두께를 TFT의 게이트 절연막의 막 두께보다도 얇게 할 수 있어서 생산성이 높아지는 효과가 있다.

Claims (12)

  1. 제 1 반도체막, 게이트 절연막, 및 게이트 전극이 기판 측으로부터 이 순서로 적층된 박막 트랜지스터와, 상기 제 1 반도체막과 같은 층의 제 2 반도체막을 도전화하여 이루어지는 하부 전극, 상기 게이트 절연막과 같은 층의 유전체막, 및 상기 게이트 전극과 같은 층의 상부 전극이 상기 기판 측으로부터 이 순서로 적층된 용량 소자를 구비한 박막 반도체 장치의 제조 방법에 있어서,
    상기 게이트 절연막 및 상기 유전체막을 동시에 형성한 이후, 상기 게이트 전극 및 상기 상부 전극을 형성하기 전에,
    상기 기판의 표면 측에 형성한 마스크의 제 1 개구로부터 상기 제 2 반도체막에 불순물을 도입하여 상기 하부 전극을 형성하는 하부 전극 형성용 불순물 도입 공정과,
    상기 마스크의 상기 제 1 개구로부터 상기 유전체막의 표면을 에칭하는 유전체막 에칭 공정을 행하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 마스크에는 상기 박막 트랜지스터 중 상기 불순물과 동일한 도전형의 박막 트랜지스터의 상기 제 1 반도체막에 소스·드레인 영역의 일부 또는 전부를 형성하기 위한 제 2 개구를 형성하며,
    상기 하부 전극 형성용 불순물 도입 공정에서는 상기 제 1 개구 및 상기 제 2 개구로부터 상기 제 2 반도체막 및 상기 제 1 반도체막에 불순물을 도입하고,
    상기 유전체막 에칭 공정에서는 상기 제 1 개구 및 상기 제 2 개구로부터 상기 유전체막의 표면 및 상기 게이트 절연막의 표면을 에칭하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 소스·드레인 영역은 상기 게이트 전극에 자기 정합적(self-aligned)으로 형성된 저농도 소스·드레인 영역과, 상기 저농도 소스·드레인 영역에 인접하는 고농도 소스·드레인 영역을 구비하고,
    상기 제 2 개구는 상기 고농도 소스·드레인 영역을 형성해야 할 영역에 형성되어 있는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 유전체막 에칭 공정은 상기 하부 전극 형성용 불순물 도입 공정의 후, 상기 유전체막 및 상기 마스크를 에칭 제거 가능한 에칭제(etchant)를 사용하여 행하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  5. 제 1 항에 규정하는 방법에 의해 제조한 것을 특징으로 하는 박막 반도체 장치.
  6. 제 1 반도체막, 게이트 절연막, 및 게이트 전극이 기판 측으로부터 이 순서로 적층된 박막 트랜지스터와, 상기 제 1 반도체막과 같은 층의 제 2 반도체막을 도전화하여 이루어지는 하부 전극, 상기 게이트 절연막과 같은 층의 유전체막, 및 상기 게이트 전극과 같은 층의 상부 전극이 상기 기판 측으로부터 이 순서로 적층된 용량 소자를 구비한 박막 반도체 장치에 있어서,
    상기 유전체막에는 상기 유전체막의 막 두께를 상기 게이트 절연막의 막 두께보다 얇게 하는 제 1 오목부가 형성되고,
    상기 제 2 반도체막에서는 상기 제 1 오목부와 평면적으로 겹치는 영역에 불순물이 도입되어 상기 하부 전극이 형성되어 있는 것을 특징으로 하는 박막 반도체 장치.
  7. 제 6 항에 있어서,
    상기 박막 트랜지스터 중 상기 불순물과 동일한 도전형의 박막 트랜지스터에서는 상기 게이트 절연막에 대하여 소스·드레인 영역의 일부 또는 전부와 평면적으로 겹치는 영역의 상기 게이트 절연막의 막 두께를 상기 게이트 전극과 평면적으로 겹치는 영역의 상기 게이트 절연막의 막 두께보다도 얇게 하는 제 2 오목부가 형성되어 있는 것을 특징으로 하는 박막 반도체 장치.
  8. 제 7 항에 있어서,
    상기 소스·드레인 영역은 상기 게이트 전극에 자기 정합적으로 형성된 저농 도 소스·드레인 영역과, 상기 저농도 소스·드레인 영역에 인접하는 고농도 소스·드레인 영역을 구비하며,
    상기 제 2 오목부는 상기 고농도 소스·드레인 영역과 평면적으로 겹치는 영역에 형성되어 있는 것을 특징으로 하는 박막 반도체 장치.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 규정하는 박막 반도체 장치를 전기 광학 장치용 기판으로서 사용한 전기 광학 장치로서,
    상기 전기 광학 장치용 기판에 전기 광학 물질이 유지되어 있는 것을 특징으로 하는 전기 광학 장치.
  10. 제 9 항에 있어서,
    상기 전기 광학 물질은 상기 전기 광학 장치용 기판과, 상기 전기 광학 장치용 기판에 대향 배치된 대향 기판 사이에 유지된 액정이며,
    상기 박막 트랜지스터 및 상기 용량 소자는 매트릭스 형상으로 배치된 복수의 화소 각각에 구성되어 있는 것을 특징으로 하는 전기 광학 장치.
  11. 제 9 항에 있어서,
    상기 전기 광학 물질은 상기 전기 광학 장치용 기판 위에 구성된 유기 일렉트로루미네선스 재료이며,
    상기 박막 트랜지스터 및 상기 용량 소자는 매트릭스 형상으로 배치된 복수 의 화소 각각에 구성되어 있는 것을 특징으로 하는 전기 광학 장치.
  12. 제 9 항에 규정하는 전기 광학 장치를 사용한 것을 특징으로 하는 전자 기기.
KR1020050066669A 2004-09-30 2005-07-22 박막 반도체 장치의 제조 방법, 박막 반도체 장치, 전기광학 장치, 및 전자 기기 KR100671811B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004288677A JP4063266B2 (ja) 2004-09-30 2004-09-30 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器
JPJP-P-2004-00288677 2004-09-30

Publications (2)

Publication Number Publication Date
KR20060046582A KR20060046582A (ko) 2006-05-17
KR100671811B1 true KR100671811B1 (ko) 2007-01-19

Family

ID=36145880

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050066669A KR100671811B1 (ko) 2004-09-30 2005-07-22 박막 반도체 장치의 제조 방법, 박막 반도체 장치, 전기광학 장치, 및 전자 기기

Country Status (5)

Country Link
US (1) US7371624B2 (ko)
JP (1) JP4063266B2 (ko)
KR (1) KR100671811B1 (ko)
CN (1) CN100394295C (ko)
TW (1) TWI294688B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4063266B2 (ja) * 2004-09-30 2008-03-19 セイコーエプソン株式会社 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器
JP4720547B2 (ja) * 2006-03-07 2011-07-13 株式会社日立製作所 画像表示装置
JP4215068B2 (ja) 2006-04-26 2009-01-28 エプソンイメージングデバイス株式会社 電気光学装置および電子機器
JP4777159B2 (ja) * 2006-06-26 2011-09-21 キヤノン株式会社 デュアルゲート型センサ
US7952100B2 (en) * 2006-09-22 2011-05-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2008286953A (ja) 2007-05-16 2008-11-27 Sony Corp 表示装置及びその駆動方法と電子機器
KR100964227B1 (ko) * 2008-05-06 2010-06-17 삼성모바일디스플레이주식회사 평판 표시 장치용 박막 트랜지스터 어레이 기판, 이를포함하는 유기 발광 표시 장치, 및 이들의 제조 방법
KR101065413B1 (ko) * 2009-07-03 2011-09-16 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
JP5766481B2 (ja) * 2011-03-29 2015-08-19 株式会社Ｊｏｌｅｄ 表示装置および電子機器
JP5637629B2 (ja) 2011-07-22 2014-12-10 株式会社ジャパンディスプレイ 表示装置
JP6077280B2 (ja) * 2011-11-29 2017-02-08 株式会社半導体エネルギー研究所 表示装置及び電子機器
JP2015534219A (ja) * 2012-09-18 2015-11-26 ネダーランゼ・オルガニサティ・フォーア・トゥーゲパスト−ナトゥールヴェテンシャッペリーク・オンデルゾエク・ティーエヌオー 電気光学デバイス積層体
CN110164880B (zh) * 2015-06-09 2022-05-10 群创光电股份有限公司 显示装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3404735A (en) * 1966-11-01 1968-10-08 Halliburton Co Sand control method
US3681287A (en) * 1971-03-03 1972-08-01 Quaker Oats Co Siliceous materials bound with resin containing organosilane coupling agent
JPH06130413A (ja) * 1992-10-14 1994-05-13 Seiko Epson Corp 液晶表示装置の製造方法
US5522460A (en) * 1995-01-30 1996-06-04 Mobil Oil Corporation Water compatible chemical in situ and sand consolidation with furan resin
JP2004206134A (ja) * 1996-10-22 2004-07-22 Seiko Epson Corp 液晶パネル用基板、液晶パネル、及びそれを用いた電子機器並びに投写型表示装置
JP3520396B2 (ja) * 1997-07-02 2004-04-19 セイコーエプソン株式会社 アクティブマトリクス基板と表示装置
US6177484B1 (en) * 1997-11-03 2001-01-23 Texaco Inc. Combination catalyst/coupling agent for furan resin
EP1020920B1 (en) * 1999-01-11 2010-06-02 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a driver TFT and a pixel TFT on a common substrate
JP4514871B2 (ja) * 1999-01-29 2010-07-28 株式会社半導体エネルギー研究所 半導体装置および電子機器
US6593592B1 (en) * 1999-01-29 2003-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having thin film transistors
US7122835B1 (en) * 1999-04-07 2006-10-17 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device and a method of manufacturing the same
JP4588833B2 (ja) * 1999-04-07 2010-12-01 株式会社半導体エネルギー研究所 電気光学装置および電子機器
US6524876B1 (en) * 1999-04-08 2003-02-25 Samsung Electronics Co., Ltd. Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
TW544743B (en) * 1999-08-13 2003-08-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
TW478014B (en) * 1999-08-31 2002-03-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing thereof
CN1217417C (zh) * 1999-12-10 2005-08-31 株式会社半导体能源研究所 半导体器件及其制造方法
JP2001168343A (ja) * 1999-12-13 2001-06-22 Mitsubishi Electric Corp 半導体装置、液晶表示装置、半導体装置の製造方法、液晶表示装置の製造方法
JP4118484B2 (ja) * 2000-03-06 2008-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100646792B1 (ko) * 2000-07-27 2006-11-17 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
US6542205B2 (en) * 2000-08-04 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Display device
JP4896314B2 (ja) * 2000-08-04 2012-03-14 株式会社半導体エネルギー研究所 表示装置
KR100699987B1 (ko) * 2001-08-06 2007-03-26 삼성에스디아이 주식회사 높은 캐패시턴스를 갖는 평판표시소자 및 그의 제조방법
JP2003163221A (ja) * 2001-11-28 2003-06-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2003197631A (ja) * 2001-12-25 2003-07-11 Seiko Epson Corp 薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器
JP3964223B2 (ja) * 2002-02-15 2007-08-22 シャープ株式会社 薄膜トランジスタ装置
JP2003303770A (ja) * 2002-04-11 2003-10-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3788387B2 (ja) * 2002-05-10 2006-06-21 セイコーエプソン株式会社 電気光学装置および電気光学装置の製造方法
JP3656640B2 (ja) * 2002-08-28 2005-06-08 セイコーエプソン株式会社 樹脂絶縁層の製造方法、電気光学装置用基板、電気光学装置の製造方法、及び電気光学装置
US6705400B1 (en) * 2002-08-28 2004-03-16 Halliburton Energy Services, Inc. Methods and compositions for forming subterranean fractures containing resilient proppant packs
TW586144B (en) * 2002-11-15 2004-05-01 Toppoly Optoelectronics Corp Method of forming a liquid crystal display
TW588463B (en) * 2003-04-04 2004-05-21 Au Optronics Corp A method for forming a low temperature polysilicon complementary metal oxide semiconductor thin film transistor
JP4305192B2 (ja) * 2003-04-25 2009-07-29 セイコーエプソン株式会社 薄膜半導体装置の製造方法、電気光学装置の製造方法
JP4321486B2 (ja) * 2004-07-12 2009-08-26 セイコーエプソン株式会社 半導体装置及び半導体装置の製造方法
JP2006098641A (ja) * 2004-09-29 2006-04-13 Seiko Epson Corp 薄膜半導体装置、電気光学装置、および電子機器
JP4063266B2 (ja) * 2004-09-30 2008-03-19 セイコーエプソン株式会社 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
없음

Also Published As

Publication number Publication date
TW200614515A (en) 2006-05-01
JP2006106076A (ja) 2006-04-20
TWI294688B (en) 2008-03-11
CN100394295C (zh) 2008-06-11
JP4063266B2 (ja) 2008-03-19
CN1755469A (zh) 2006-04-05
US7371624B2 (en) 2008-05-13
US20060079035A1 (en) 2006-04-13
KR20060046582A (ko) 2006-05-17

Similar Documents

Publication Publication Date Title
KR100671811B1 (ko) 박막 반도체 장치의 제조 방법, 박막 반도체 장치, 전기광학 장치, 및 전자 기기
US10254876B2 (en) Array substrate, fabricating method thereof and display device
KR100670991B1 (ko) 반도체 장치, 반도체 장치의 제조 방법, 및 전기 광학 장치
KR100514509B1 (ko) 반도체 장치, 전기 광학 장치, 및 전자 기기
JP3964223B2 (ja) 薄膜トランジスタ装置
KR100714819B1 (ko) 박막 반도체 장치, 전기 광학 장치 및 전자 기기
US7973317B2 (en) Array substrate for liquid crystal display and method for fabricating the same
JP2002151522A (ja) アクティブマトリクス基板及びその製造方法ならびに表示装置
JP2006250985A (ja) 電気光学装置及び電子機器
KR100492713B1 (ko) 전기 광학 장치 및 전자 기기
KR100471954B1 (ko) 캐패시터, 반도체 장치, 전기 광학 장치, 캐패시터의 제조방법, 반도체 장치의 제조 방법, 전자 기기
KR20040025845A (ko) 반도체 장치, 전기 광학 장치, 전자 기기, 반도체 장치의제조 방법
KR100603098B1 (ko) 반도체 장치, 전기 광학 장치 및 전자기기
JP4905136B2 (ja) 液晶装置
JP2008177457A (ja) 半導体装置の製造方法、電気光学装置の製造方法、およびハーフトーンマスク
JP2006301476A (ja) 電気光学装置及びその製造方法、電子機器
JP2006253173A (ja) 電気光学装置、その製造方法、及び電子機器
US20070153143A1 (en) Array substrate for liquid crystal display and manufacturing method thereof
JP4631255B2 (ja) アクティブマトリクス基板、表示装置、及び電子機器
JP3460650B2 (ja) 電気光学装置
JP2004119599A (ja) 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器
JP2006126867A (ja) アクティブマトリクス基板及び電気光学装置及び電子機器
JP4411825B2 (ja) 電気光学装置の製造方法
US20080157275A1 (en) Display device and method of manufacturing the same
KR101097790B1 (ko) 액정표시소자

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131218

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141219

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170106

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180105

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190107

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20200103

Year of fee payment: 14