JP2001168343A - 半導体装置、液晶表示装置、半導体装置の製造方法、液晶表示装置の製造方法 - Google Patents

半導体装置、液晶表示装置、半導体装置の製造方法、液晶表示装置の製造方法

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JP2001168343A
JP2001168343A JP35283799A JP35283799A JP2001168343A JP 2001168343 A JP2001168343 A JP 2001168343A JP 35283799 A JP35283799 A JP 35283799A JP 35283799 A JP35283799 A JP 35283799A JP 2001168343 A JP2001168343 A JP 2001168343A
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liquid crystal
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    • H01L2029/7863—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with an LDD consisting of more than one lightly doped zone or having a non-homogeneous dopant distribution, e.g. graded LDD

Abstract

(57)【要約】 【課題】 高い信頼性を有する半導体装置、液晶表示装
置を提供する。 【解決手段】 半導体装置１９は、基板１と半導体層と
ゲート絶縁膜７ａとゲート電極８ａとを備える。半導体
層は、基板１の主表面上に形成され、チャネル領域６ａ
を介して隣接するソースおよびドレイン領域３ａ、３
ｂ、４ａ、４ｂを含む。ゲート絶縁膜７ａはチャネル領
域６ａ上に形成される。ゲート電極８ａはゲート絶縁膜
７ａ上に形成され、側壁２４ａ、２４ｂを有する。ゲー
ト絶縁膜７ａは、ゲート電極８ａの側壁より外側に位置
する側壁２３ａ、２３ｂを有する延在部３９ａ、３９ｂ
を含む。ソースおよびドレイン領域の一方は、延在部の
側壁２３ａ、２３ｂから離れた半導体層の領域に形成さ
れた高濃度不純物領域３ａ、３ｂと、高濃度不純物領域
より相対的に不純物濃度が低く、延在部下に位置する半
導体層の領域に形成された低濃度不純物領域４ａ、４ｂ
とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置、液
晶表示装置、半導体装置の製造方法、液晶表示装置の製
造方法に関し、より特定的には、ＬＤＤ構造（Lightly
Doped Drain）を有する電界効果トランジスタを含む半
導体装置、液晶表示装置、半導体装置の製造方法、液晶
表示装置の製造方法に関する。
【０００２】
【従来の技術】従来、液晶表示装置の１つとして、ガラ
ス基板上に形成された薄膜電界効果トランジスタを利用
した液晶表示装置が知られている。そのような液晶表示
装置における、薄膜電界効果トランジスタが形成された
ガラス基板を図４７に示す。図４７は、従来の液晶表示
装置を示す断面模式図である。図４７を参照して、液晶
表示装置を説明する。
【０００３】図４７を参照して、液晶表示装置におい
て、ガラス基板１０１における駆動回路領域には、ｎ型
薄膜電界効果トランジスタ１１９とｐ型薄膜電界効果ト
ランジスタ１２０とが形成されている。また、表示画素
領域では、容量１２１と画素用薄膜電界効果トランジス
タ１２２とが形成されている。
【０００４】駆動回路領域においては、ガラス基板１０
１上に下地膜１０２が形成されている。この下地膜とし
てはシリコン酸化膜を用いる。下地膜１０２上にｎ+型
不純物領域１０３ａ、１０３ｂとｎ-型不純物領域１０
４ａ、１０４ｂとチャネル領域１０６ａとが同一の半導
体膜を用いて形成されている。チャネル領域１０６ａ上
にはゲート絶縁膜１０７ａが形成されている。ゲート絶
縁膜１０７ａ上にはゲート電極１０８ａが形成されてい
る。ｎ+型不純物領域１０３ａ、１０３ｂとｎ-型不純物
領域１０４ａ、１０４ｂとにより、ソース／ドレイン領
域が構成される。このｎ+型不純物領域１０３ａ、１０
３ｂとｎ-型不純物領域１０４ａ、１０４ｂとチャネル
領域１０６ａとゲート絶縁膜１０７ａとゲート電極１０
８ａとからｎ型薄膜電界効果トランジスタ１１９が構成
されている。
【０００５】また、下地膜１０２上には、ｐ型不純物領
域１０５ａ、１０５ｂとチャネル領域１０６ｂとが同一
の半導体膜を用いて形成されている。チャネル領域１０
６ｂ上にはゲート絶縁膜１０７ｂが形成されている。ゲ
ート絶縁膜１０７ｂ上にはゲート電極１０８ｂが形成さ
れている。このｐ型不純物領域１０５ａ、１０５ｂとチ
ャネル領域１０６ｂとゲート絶縁膜１０７ｂとゲート電
極１０８ｂとからｐ型薄膜電界効果トランジスタ１２０
が形成されている。このｎ型薄膜電界効果トランジスタ
１１９とｐ型薄膜電界効果トランジスタ１２０との上に
は層間絶縁膜１１０が形成されている。ｎ+型不純物領
域１０３ａ、１０３ｂとｐ型不純物領域１０５ａ、１０
５ｂとの上に位置する領域において、層間絶縁膜１１０
にはコンタクトホール１１１ａ〜１１１ｄが形成されて
いる。コンタクトホール１１１ａ〜１１１ｄの内部から
層間絶縁膜１１０の上部表面上にまで延在するように、
メタル配線１１２ａ〜１１２ｄが形成されている。メタ
ル配線１１２ａ〜１１２ｄ上にはパッシベーション膜
（図示せず）が形成されている。パッシベーション膜上
には平坦化膜１１３が形成されている。
【０００６】表示画素領域においては、下地膜１０２上
に容量電極１０９が形成されている。容量電極１０９上
には、誘電体膜としての絶縁膜１０７ｅを介してもう１
つの容量電極１０８ｅが形成されている。この容量電極
１０９、１０８ｅと絶縁膜１０７ｅとから容量１２１が
構成されている。容量電極１０９に隣接するように、下
地膜１０２上には導電領域としてのｎ+型不純物領域１
０３ｃが形成されている。また、下地膜１０２上には、
ｎ+型不純物領域１０３ｄ〜１０３ｆとｎ-型不純物領域
１０４ｄ〜１０４ｇとチャネル領域１０６ｃ、１０６ｄ
とが同一の半導体膜を用いて形成されている。チャネル
領域１０６ｃ、１０６ｄ上には、それぞれゲート絶縁膜
１０７ｃ、１０７ｄが形成されている。ゲート絶縁膜１
０７ｃ、１０７ｄ上にはそれぞれゲート電極１０８ｃ、
１０８ｄが形成されている。このように、ｎ+型不純物
領域１０３ｄ、１０３ｅとｎ-型不純物領域１０４ｄ、
１０４ｅとチャネル領域１０６ｃとゲート絶縁膜１０７
ｃとゲート電極１０８ｃとから、１つの薄膜電界効果ト
ランジスタが構成されている。また、ｎ+型不純物領域
１０３ｅ、１０３ｆとｎ-型不純物領域１０４ｆ、１０
４ｇとチャネル領域１０６ｄとゲート絶縁膜１０７ｄと
ゲート電極１０８ｄとからもう１つの薄膜電界効果トラ
ンジスタが構成される。画素用薄膜電界効果トランジス
タ１２２は、この２つの薄膜電界効果トランジスタを含
む。
【０００７】容量１２１と画素用薄膜電界効果トランジ
スタ１２２との上には、層間絶縁膜１１０が形成されて
いる。ｎ+型不純物領域１０３ｃ、１０３ｄ、１０３ｆ
上に位置する領域においては、層間絶縁膜１１０にコン
タクトホール１１１ｅ〜１１１ｇが形成されている。コ
ンタクトホール１１１ｅ〜１１１ｇの内部から層間絶縁
膜１１０の上部表面上にまで延在するように、メタル配
線１１２ｅ、１１２ｆが形成されている。メタル配線１
１２ｅ、１１２ｆ上にはパッシベーション膜（図示せ
ず）が形成されている。パッシベーション膜上には平坦
化膜１１３が形成されている。メタル配線１１２ｅ上に
位置する領域には、平坦化膜１１３およびパッシベーシ
ョン膜にコンタクトホール１１４が形成されている。コ
ンタクトホール１１４の内部から平坦化膜１１３の上部
表面上にまで延在するようにＩＴＯなどを用いた画素電
極１１５が形成されている。
【０００８】図４８〜５１は、図４７に示した液晶表示
装置の製造方法を説明するための断面模式図である。図
４８〜５１を参照して、液晶表示装置の製造方法を説明
する。
【０００９】まず、ガラス基板１０１上にシリコン酸化
膜などの下地膜１０２を形成する。この下地膜１０２上
にアモルファスシリコン膜を形成する。このアモルファ
スシリコン膜をレーザなどを用いてアニールすることに
よりポリシリコン膜を形成する。このポリシリコン膜上
にレジスト膜を形成する。このレジスト膜に露光および
現像処理を行なうことによりチャネルパターンを形成す
る。そして、このチャネルパターンが形成されたレジス
ト膜をマスクとしてポリシリコン膜をエッチングするこ
とにより、ポリシリコン膜１２７ａ〜１２７ｃ（図４８
参照）および容量電極となるべきポリシリコン膜を形成
する。その後レジスト膜を除去する。容量電極となるべ
きポリシリコン膜に導電性不純物を注入することにより
導電体膜１２８（図４８参照）を形成する。ポリシリコ
ン膜１２７ａ〜１２７ｃと導電体膜１２８との上にゲー
ト絶縁膜となる絶縁膜を形成する。この絶縁膜上に導電
体膜を形成する。この導電体膜上にレジスト膜を形成す
る。露光現像処理を行なうことにより、レジスト膜にゲ
ートパターンを形成する。このゲートパターンが形成さ
れたレジスト膜をマスクとして、ウエットエッチングを
行なうことによりゲート電極１０８ａ〜１０８ｄ（図４
８参照）と容量電極１０８ｅ（図４８参照）とを形成す
る。その後レジスト膜を除去する。そして、ゲート電極
１０８ａ〜１０８ｄと容量電極１０８ｅとをマスクとし
て絶縁膜をエッチングすることにより、ゲート絶縁膜１
０７ａ〜１０７ｄ（図４８参照）と誘電体膜としての絶
縁膜１０７ｅ（図４８参照）とを形成する。このように
して、図４８に示すような構造を得る。
【００１０】その後、図４９に示すように、ｐ型薄膜電
界効果トランジスタ１２０（図４７参照）が形成される
べき領域を覆うようにレジスト膜１３０ｂを形成すると
同時に、ｎ+型不純物領域１０３ａ〜１０３ｆを形成す
るためのマスクとなるレジスト膜１３０ａ、１３０ｃ、
１３０ｄを形成する。そして、不純物イオンとしてのリ
ン（Ｐ）イオン１３３をポリシリコン膜１２７ａ〜１２
７ｃ（図４８参照）の所定の領域に注入する。このよう
にして、ｎ+型不純物領域１０３ａ〜１０３ｆを形成す
る。その後、レジスト膜１３０ａ〜１３０ｄを除去す
る。
【００１１】次に、図５０に示すように、レジスト膜が
存在しない状態でリンイオン１３４を所定の領域に注入
することにより、ｎ-型不純物領域１０４ａ、１０４
ｂ、１０ｄ〜１０４ｇを形成する。
【００１２】次に、図５１に示すように、ｐ型薄膜電界
効果トランジスタ１２０（図４７参照）が形成されるべ
き領域以外の領域にレジスト膜１３５ａ〜１３５ｃを形
成する。そして、ゲート電極１０８ｂをマスクとして、
ボロン（Ｂ）イオン１３６を注入することによりｐ型不
純物領域１０５ａ、１０５ｂとチャネル領域１０６ｂと
を形成する。その後レジスト膜１３５ａ〜１３５ｃを除
去する。
【００１３】この後、層間絶縁膜１１０（図４７参照）
を形成する。この層間絶縁膜１１０上にレジストパター
ンを形成する。このレジストパターンをマスクとして、
層間絶縁膜１１０を部分的にエッチングにより除去する
ことにより、コンタクトホール１１１ａ〜１１１ｇ（図
４７参照）を形成する。その後レジストパターンを除去
する。そして、洗浄工程を実施した後、メタル配線１１
２ａ〜１１２ｆとなるべきメタル層をコンタクトホール
１１１ａ〜１１１ｇの内部から層間絶縁膜１１０の上部
表面上にまで延在するように形成する。このメタル層上
にレジストパターンを形成する。このレジストパターン
をマスクとしてウエットエッチングを行なうことにより
メタル膜を部分的に除去する。このようにしてメタル配
線１１２ａ〜１１２ｆ（図４７参照）を形成する。その
後レジストパターンを除去する。メタル配線１１２ａ〜
１１２ｆ上にパッシベーション膜１１３（図４７参照）
を形成する。パッシベーション膜１１３の上表面を平坦
化した後、このパッシベーション膜１１３にコンタクト
ホール１１４（図４７参照）を形成する。コンタクトホ
ール１１４の内部からパッシベーション膜１１３の上部
表面上にまで延在するように透明性導電膜を形成する。
この透明性導電膜上に画素パターンが形成されたレジス
ト膜を形成する。このレジスト膜をマスクとしてウエッ
トエッチングにより透明性導電膜を部分的に除去するこ
とにより、画素電極１１５（図４７参照）を形成する。
その後レジスト膜を除去する。
【００１４】このようにして、図４７に示すような液晶
表示装置を得ることができる。
【００１５】
【発明が解決しようとする課題】上述したような従来の
液晶表示装置の製造方法では、以下のような問題があっ
た。すなわち、図４９に示した工程において、たとえば
ｎ型薄膜電界効果トランジスタ１１９（図４７参照）が
形成されるべき領域に注目すると、レジスト膜１３０ａ
とゲート電極１０８ａとの相対的な位置関係によって、
形成されるｎ-型不純物領域１０４ａ、１０４ｂ（図５
０参照）の位置やサイズが変化することになる。この点
を図５２および５３を参照してより詳しく説明する。
【００１６】図５２および５３は、従来の問題点を説明
するための模式図であり、図４９に示した工程における
レジスト膜１３０ａが形成された領域の部分拡大断面模
式図である。
【００１７】図５２を参照して、ゲート電極１０８ａと
レジスト膜１３０ａとの相対的な位置関係が設定よりず
れた（レジスト膜１３０ａの位置が左右のどちらかにず
れた）場合、最終的に形成されるｎ-型不純物領域１０
４ａ、１０４ｂのそれぞれの大きさは図５２に示すよう
に変化する。このように、左右のｎ-型不純物領域１０
４ａ、１０４ｂの大きさが異なる場合、形成されるｎ型
薄膜電界効果トランジスタ１１９の電気的特性が設計値
から変動するため、結果的に液晶表示装置の信頼性が低
下するという問題がある。
【００１８】また、図５３に示すように、必要なｎ-型
不純物領域１０４ａ、１０４ｂの幅Ｗ０に対して、ゲー
ト電極１０８ａの側壁とレジスト膜１３０ａの側壁との
間の距離Ｗ１が小さくなっているような場合、結果的に
形成されるｎ-型不純物領域１０４ａ、１０４ｂの幅も
設計値よりも小さくなる。この結果、ｎ型薄膜電界効果
トランジスタの電気的特性が設計値とは異なることにな
る。その結果、上述の場合と同様に形成される液晶表示
装置の信頼性が低下する場合があった。
【００１９】また、薄膜電界効果トランジスタを形成す
る際に、図５４に示すように、ゲート絶縁膜となるべき
絶縁膜１３７を除去することなく、ｎ+型不純物領域１
０３ａ、１０３ｂ上にまで延在させた状態でｎ+型不純
物領域１０３ａ、１０３ｂを形成するためのリンイオン
１３３の注入を行なう工程も考えられる。ここで、図５
４は、従来の問題点を説明するためのもう１つの模式図
である。しかし、このような工程を実施する場合も、上
述した問題と同様の問題が発生する。さらに、このよう
に絶縁膜１３７が残存した状態では、リンイオン１３３
が絶縁膜１３７を透過してｎ+型不純物領域１０３ａ、
１０３ｂが形成されるべき領域に到達する必要があるの
で、リンイオン１３３の注入エネルギーをより大きくす
る必要があるので、このリンイオンの注入よってレジス
ト膜１３０ａが変質する場合がある。このように変質し
たレジスト膜１３０ａは、このレジスト膜１３０ａの除
去工程においても除去されずに部分的に残存する場合が
ある。このようにレジスト膜１３０ａが残存した場合、
その後の製造工程において残存したレジスト膜１３０ａ
のため所定の構造を形成することができないといった不
良の原因となり、結果的に液晶表示装置の信頼性が低下
するとともに歩留りが低下することになっていた。
【００２０】この発明は、このような課題を解決するた
めになされたものであり、この発明の１つの目的は、高
い信頼性を有する半導体装置を提供することである。
【００２１】この発明のもう１つの目的は、高い信頼性
を有する液晶表示装置を提供することである。
【００２２】この発明のもう１つの目的は、高い信頼性
を有する半導体装置を製造することが可能な半導体装置
の製造方法を提供することである。
【００２３】この発明のもう１つの目的は、高い信頼性
を有する液晶表示装置を製造することが可能な液晶表示
装置の製造方法を提供することである。
【００２４】
【課題を解決するための手段】この発明の一の局面にお
ける半導体装置は、基板と、半導体膜と、ゲート絶縁膜
と、ゲート電極とを備える。半導体膜は基板の主表面上
に形成され、チャネル領域を介して隣接するソースおよ
びドレイン領域を含む。ゲート絶縁膜はチャネル領域上
に形成されている。ゲート電極は、ゲート絶縁膜上に形
成され、側壁を有する。ゲート絶縁膜は、ゲート電極の
側壁より外側に位置する側壁を有する延在部を含む。ソ
ースおよびドレイン領域の一方は、高濃度不純物領域
と、この高濃度不純物領域より相対的に不純物濃度が低
い低濃度不純物領域とを含む。高濃度不純物領域は、延
在部の側壁から離れた半導体膜の領域に形成されてい
る。低濃度不純物領域は、延在部下に位置する半導体膜
の領域に形成されている。（請求項１）。
【００２５】このようにすれば、後述する製造方法にお
いて示すように、延在部をマスクとして用いて低濃度不
純物領域の位置を決定することができる。そして、この
延在部の大きさ（幅）は、後述する製造方法において示
すようにウエットエッチングを用いてゲート電極の側壁
を部分的に除去することにより決定される。そして、こ
のウエットエッチングの位置精度は、従来低濃度不純物
領域を形成するために用いられていた写真製版加工技術
における位置精度よりも十分高いものであるため、低濃
度不純物領域の位置精度を向上させることができる。こ
のため、形成される電界効果トランジスタの低濃度不純
物領域の位置精度を向上させることができる。この結
果、電界効果トランジスタの信頼性を向上させることが
できる。
【００２６】また、ゲート電極上からソースおよびドレ
イン領域を含む半導体膜上にまで延在するように層間絶
縁膜などを形成する場合、ゲート電極およびゲート絶縁
膜の側壁と半導体膜の上部表面との接続部（コーナー
部）においては、空隙などが形成されやすい。特に、ゲ
ート電極とゲート絶縁膜との側壁がほぼ同一平面上に位
置し、ゲート電極とゲート絶縁膜とが一つの段差部を形
成している場合、この傾向が強い。しかし、本発明にお
いては、この従来であれば空隙が最も形成されやすいコ
ーナー部にゲート絶縁膜の延在部が既に形成されている
ため、上述のような空隙が形成される可能性を低減でき
る。
【００２７】また、上述のようにゲート電極およびゲー
ト絶縁膜の側壁と半導体膜の上部表面とのコーナー部に
おいて空隙の形成を防止できるので、このような空隙に
起因して層間絶縁膜などが剥離するといった問題の発生
を防止できる。この結果、このような層間絶縁膜の剥離
にともなう半導体装置の損傷や動作不良の発生を防止で
きるので、半導体装置の信頼性を向上させることができ
る。
【００２８】上記一の局面における半導体装置では、延
在部の側壁が基板の主表面に対して傾斜するように形成
されていることが好ましい（請求項２）。
【００２９】この場合、後述する製造方法において示す
ように、低濃度不純物領域における不純物濃度につい
て、延在部の側壁の傾斜に対応するような濃度分布を形
成することができる。この結果、より有効に低濃度不純
物領域における電界集中の発生を防止できる。
【００３０】また、延在部の側壁が傾斜するように形成
されることにより、ゲート電極の側壁から半導体膜の上
部表面上にまで延在するように層間絶縁膜などを形成す
る際、この層間絶縁膜などのカバレッジをより向上させ
ることができる。
【００３１】上記一の局面における半導体膜では、ゲー
ト絶縁膜は、延在部の側壁から高濃度不純物領域上にま
で延在する絶縁膜部分を含むことが好ましく、絶縁膜部
分の膜厚はゲート絶縁膜の延在部の膜厚より薄いことが
好ましい（請求項３）。
【００３２】この場合、絶縁膜部分が存在することによ
り、この絶縁膜部分が保護膜として作用するので、ソー
スおよびドレイン領域が不純物メタルなどによって汚染
されることを有効に防止できる。この結果、ソースおよ
びドレイン領域が不純物メタルなどによって汚染される
ことに起因する半導体装置の電気的特性の変化などを確
実に防止できるので、半導体装置の信頼性をより向上さ
せることができる。
【００３３】この発明の他の局面における液晶表示装置
は、上記一の局面における半導体装置を備える（請求項
４）。
【００３４】この場合、高い信頼性を有する半導体装置
を液晶表示装置の駆動回路領域や表示画素領域などにお
ける半導体装置として形成することができるため、液晶
表示装置の画面表示特性の均一性を向上させることがで
きる。この結果、液晶表示装置の表示特性を向上させる
ことができる。
【００３５】この発明の別の局面における半導体装置の
製造方法では、基板上に半導体膜を形成する。半導体膜
上に絶縁膜を形成する。絶縁膜上に導電体膜を形成す
る。導電体膜上に側壁を有するレジスト膜を形成する。
レジスト膜をマスクとして、エッチングを用いて導電体
膜を部分的に除去することにより、レジスト膜の側壁の
位置より内側に側壁を有するゲート電極を形成する。レ
ジスト膜をマスクとして、エッチングを用いて絶縁膜を
部分的に除去することにより、ゲート電極の側壁より外
側に位置する側壁を有する延在部を含むゲート絶縁膜を
形成する。レジスト膜をマスクとして、半導体膜に不純
物を注入することにより、延在部の側壁から離れた半導
体膜の領域に、ソースおよびドレイン領域の一方の高濃
度不純物領域を形成する。レジスト膜を除去する。レジ
スト膜を除去する工程の後、ゲート電極をマスクとして
半導体膜に不純物を注入することにより、延在部下に位
置する半導体膜の領域に高濃度不純物領域より相対的に
不純物の濃度が低い、ソースおよびドレイン領域の一方
の低濃度不純物領域を形成する（請求項５）。
【００３６】ここで、ゲート電極を形成する工程におい
てレジスト膜の側壁の位置からゲート電極の側壁の位置
までの距離（ゲート電極の側壁の後退量）は、ゲート絶
縁膜の延在部がゲート電極の側壁から外側へと延在する
部分の大きさ（幅）に対応する。そして、このゲート電
極の側壁の後退量は、等方性エッチングによって高い精
度で制御することができる。このため、ゲート絶縁膜の
延在部の大きさ（幅）を高い精度で決定できる。そし
て、低濃度不純物領域は、ゲート電極をマスクとして形
成されているため、この延在部の側壁とゲート電極の側
壁との間の距離（延在部の幅）が、すなわち低濃度不純
物領域が形成される領域の幅とほぼ等しくなる。その結
果、低濃度不純物領域の寸法精度を従来のレジスト膜を
マスクとして用いていた場合よりも向上させることがで
きる。そのため、形成される電界効果トランジスタの電
気的特性が、低濃度不純物領域の寸法が変動することに
起因して変動するといったことを確実に防止できる。こ
の結果、半導体装置の信頼性を向上させることができ
る。
【００３７】また、高濃度不純物領域を形成する際のマ
スクとして、ゲート電極を形成する際に用いたレジスト
膜を流用することができるので、従来この高濃度不純物
領域を形成するためにマスクとして用いるレジスト膜を
新たに形成する場合に比べて、工程を簡略化できる。
【００３８】この発明のもう１つの局面における半導体
装置の製造方法では、基板上に半導体膜を形成する。半
導体膜上に絶縁膜を形成する。絶縁膜上に導電体膜を形
成する。導電体膜上に側壁を有するレジスト膜を形成す
る。レジスト膜をマスクとして、エッチングを用いて導
電体膜を部分的に除去することにより、レジスト膜の側
壁の位置より内側に側壁を有するゲート電極を形成す
る。レジスト膜をマスクとして、エッチングを用いて絶
縁膜を部分的に除去することにより、ゲート電極の側壁
より外側に位置する側壁を有する延在部を含むゲート絶
縁膜を形成する。レジスト膜を除去する。ゲート絶縁膜
をマスクとして、半導体膜に不純物を注入することによ
り、延在部の側壁から離れた半導体膜の領域にソースお
よびドレイン領域の一方の高濃度不純物領域を形成す
る。ゲート電極をマスクとして、半導体膜に不純物を注
入することにより、延在部下に位置する半導体膜の領域
に高濃度不純物領域より相対的に不純物の濃度が低い、
ソースおよびドレイン領域の一方の低濃度不純物領域を
形成する（請求項６）。
【００３９】このようにすれば、上記別の局面における
半導体装置の製造方法と同様に、ゲート電極の側壁から
外側へと延在するゲート絶縁膜の延在部の寸法を精度よ
く決定することができる。そして、低濃度不純物領域の
幅は、ゲート電極の側壁から外側へと延在しているゲー
ト絶縁膜の延在部の幅に対応することから、低濃度不純
物領域の幅を精度よく決定することが可能となる。この
ため、この低濃度不純物領域を含む電界効果トランジス
タなどの半導体装置の電気的特性が、低濃度不純物領域
の幅が変化することに起因して変動するという問題の発
生を防止できる。この結果、半導体装置の信頼性を向上
させることができる。
【００４０】また、高濃度不純物領域を形成する際のマ
スクとしてゲート絶縁膜を用いているので、従来のよう
に高濃度不純物領域を形成する際にマスクとして用いる
ためのレジスト膜を形成する必要がない。この結果、半
導体装置の製造工程を簡略化することができる。
【００４１】また、高濃度不純物領域および低濃度不純
物領域を形成する際に、レジスト膜をマスクとして用い
ていないので、マスクとして用いられたレジスト膜が不
純物の注入を受けることによって変質することはない。
そのため、変質したレジスト膜が残存して、所定の構造
が得られず製品歩留りが低下するといった問題の発生を
防止できる。
【００４２】上記もう１つの局面における半導体装置の
製造方法では、高濃度不純物領域を形成する工程と低濃
度不純物領域を形成する工程とを同時に行なうことが好
ましい（請求項７）。
【００４３】この場合、半導体装置の製造工程をより簡
略化することができる。上記別の局面またはもう１つの
局面における半導体装置の製造方法では、ゲート絶縁膜
を形成する工程において、高濃度不純物領域となるべき
半導体膜上にゲート絶縁膜の延在部の膜厚より薄い膜厚
を有する絶縁膜部分を残存させることが好ましい（請求
項８）。
【００４４】この場合、高濃度不純物領域に不純物メタ
ルなどの不純物が侵入することを防止するための保護膜
として絶縁膜部分を利用することができる。このため、
高濃度不純物領域にこのような不純物メタルが存在する
ことに起因して半導体装置の電気的特性が変動するとい
った問題の発生を確実に防止できる。この結果、半導体
膜の信頼性をより向上させることができる。
【００４５】上記別の局面またはもう１つの局面におけ
る半導体装置の製造方法では、低濃度不純物領域と高濃
度不純物領域とに注入される不純物はｎ型導電性不純物
であることが好ましく、ゲート電極とゲート絶縁膜とソ
ースおよびドレイン領域とはｎ型薄膜電界効果トランジ
スタを構成することが好ましい。ｎ型薄膜電界効果トラ
ンジスタのゲート電極を形成する工程に先立ち実施され
るｐ型薄膜電界効果トランジスタを形成する工程をさら
に備えることが好ましい。ｐ型薄膜電界効果トランジス
タを形成する工程では、好ましくは、導電体膜上にレジ
スト膜を形成する。レジスト膜をマスクとして、導電体
膜を部分的に除去することによりｐ型薄膜電界効果トラ
ンジスタのゲート電極を形成するとともに、ｎ型薄膜電
界効果トランジスタが形成されるべき領域上に導電体膜
を残存させる。ｐ型薄膜電界効果トランジスタのゲート
電極とｎ型薄膜電界効果トランジスタが形成されるべき
領域上に残存させた導電体膜とをマスクとして、半導体
膜にｐ型導電性不純物を注入することにより、ｐ型薄膜
電界効果トランジスタのソースおよびドレイン領域の一
方を形成する（請求項９）。
【００４６】ここで、ｎ型薄膜電界効果トランジスタを
先に形成し、その後にｐ型薄膜電界効果トランジスタを
形成する場合を考えると、ｐ型薄膜電界効果トランジス
タのソースおよびドレイン領域の一方を形成する工程を
行なう際には、既に形成しているｎ型薄膜電界効果トラ
ンジスタを覆うようにレジスト膜を形成する必要があ
る。これは、注入されるｐ型導電性不純物によってｎ型
薄膜電界効果トランジスタの電気的特性が変化すること
を防止するためである。しかし、上述のようにｐ型薄膜
電界効果トランジスタを先に形成する場合には、ｐ型導
電性不純物を注入する際、ｎ型薄膜電界効果トランジス
タが形成されるべき領域上には導電体膜が残存してお
り、この残存させた導電体膜をマスクとして用いている
ので、マスクとしてのレジスト膜を形成する工程を省略
することができる。この結果、製造工程の簡略化を図る
ことができる。
【００４７】上記別の局面またはもう１つの局面におけ
る半導体装置の製造方法では、ゲート絶縁膜を形成する
工程において、延在部の側壁を基板の主表面に対して傾
斜するように形成することが好ましい（請求項１０）。
【００４８】この場合、低濃度不純物領域を形成する工
程において、ゲート絶縁膜の延在部の側壁における傾斜
に対応して、低濃度不純物領域における不純物の濃度を
変化させることができる。つまり、延在部の側壁が傾斜
することによって、延在部の膜厚が相対的に薄くなって
いる部分下に位置する半導体膜の領域では、不純物の濃
度を相対的に高くすることができる一方、延在部の膜厚
が相対的に厚くなっている部分下の半導体膜の領域にお
いては、不純物の濃度を相対的に低くできる。このよう
にして、不純物濃度の勾配を低濃度不純物領域において
形成することができるので、この低濃度不純物領域にお
ける電界強度の変化をより緩やかにすることができる。
この結果、電界集中の発生を防止することができるの
で、この電界集中に起因して半導体装置が誤動作するな
どの問題の発生を防止できる。その結果、半導体装置の
信頼性をより向上させることができる。
【００４９】上記別の局面またはもう１つの局面におけ
る半導体装置の製造方法では、ゲート絶縁膜を形成する
工程において、等方性エッチングにより絶縁膜を部分的
に除去することにより、延在部の側壁を基板の主表面に
対して傾斜させることが好ましい（請求項１１）。
【００５０】この場合、延在部の側壁を基板の主表面に
対して容易に傾斜させることができる。
【００５１】上記別の局面またはもう１つの局面におけ
る半導体装置の製造方法では、ゲート絶縁膜を形成する
工程において、レジスト後退法を用いて延在部の側壁を
基板の主表面に対して傾斜させることが好ましい（請求
項１２）。
【００５２】この場合、レジスト膜についてのエッチン
グレートを変化させるようにプロセス条件を設定すれ
ば、レジスト膜がエッチングにより除去される速度を変
更することができる。このため、レジスト膜が除去され
る速度が変わることにより絶縁膜の延在部の側壁となる
べき部分のエッチングされる時間を変更することができ
る。これにより、基板の主表面に対する側壁の傾斜角を
変更することができる。この結果、延在部の側壁と基板
の主表面とのなす角を自由に設定することが可能とな
る。
【００５３】この発明のさらに他の局面における液晶表
示装置の製造方法では、上記別の局面またはもう１つの
局面における半導体装置の製造方法を用いる（請求項１
３）。
【００５４】このようにすれば、液晶表示装置の駆動回
路や表示画素に用いる半導体装置を高い信頼性を有する
ように容易に形成することができる。この結果、安定し
た表示特性を示す液晶表示装置を得ることができる。
【００５５】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。なお、以下の図面において同一ま
たは相当する部分には同一の参照番号を付しその説明は
繰返さない。
【００５６】（実施の形態１）図１は、本発明による液
晶表示装置の実施の形態１を示す断面模式図である。図
１を参照して、液晶表示装置を説明する。
【００５７】図１を参照して、液晶表示装置は、駆動回
路領域において、ガラス基板１上に下地膜２が形成され
ている。下地膜２上には、ｎ型薄膜電界効果トランジス
タ１９とｐ型薄膜電界効果トランジスタ２０とが形成さ
れている。ｎ型薄膜電界効果トランジスタ１９は、高濃
度不純物領域としてのｎ+型不純物領域３ａ、３ｂと低
濃度不純物領域としてのｎ-型不純物領域４ａ、４ｂと
チャネル領域６ａとゲート絶縁膜７ａとゲート電極８ａ
とを備える。このｎ+型不純物領域３ａ、３ｂとｎ-型不
純物領域４ａ、４ｂとから、ＬＤＤ構造を備えるソース
およびドレイン領域が形成されている。下地膜２上に
は、同一の半導体膜を用いて形成されたｎ+型不純物領
域３ａ、３ｂとｎ-型不純物領域４ａ、４ｂとチャネル
領域６ａとが形成されている。チャネル領域６ａ上には
ゲート絶縁膜７ａが形成されている。ゲート絶縁膜７ａ
上にはゲート電極８ａが形成されている。
【００５８】また、ｐ型薄膜電界効果トランジスタ２０
は、ソースおよびドレイン領域としてのｐ型不純物領域
５ａ、５ｂとチャネル領域６ｂとゲート絶縁膜７ｂとゲ
ート電極８ｂとを備える。下地膜２上には、同一の半導
体膜を用いて形成されたｐ型不純物領域５ａ、５ｂとチ
ャネル領域６ｂとが形成されている。チャネル領域６ｂ
上にはゲート絶縁膜７ｂが、ｐ型不純物領域５ａ、５ｂ
上にまで延在するように形成されている。ゲート絶縁膜
７ｂ上にはゲート電極８ｂが形成されている。
【００５９】ゲート電極８ａ、８ｂ上には層間絶縁膜１
０が形成されている。層間絶縁膜１０には、ｎ+型不純
物領域３ａ、３ｂ上に位置する領域にコンタクトホール
１１ａ、１１ｂが、ｐ型不純物領域５ａ、５ｂ上に位置
する領域にはコンタクトホール１１ｃ、１１ｄがそれぞ
れ形成されている。コンタクトホール１１ａ〜１１ｄの
内部から層間絶縁膜１０の上部表面上にまで延在するよ
うにメタル配線１２ａ〜１２ｄが形成されている。メタ
ル配線１２ａ〜１２ｄ上には、パッシベーション膜（図
示せず）が形成されている。パッシベーション膜上には
平坦化膜１３が形成されている。
【００６０】表示画素領域においては、容量２１と画素
用薄膜電界効果トランジスタ２２とが形成されている。
容量は容量電極９、８ｅと誘電体膜として作用する絶縁
膜７ｅとを備える。下地膜２上には容量電極９が形成さ
れている。容量電極９上には絶縁膜７ｅが形成されてい
る。７ｅ上には容量電極８ｅが形成されている。容量電
極９に隣接する部分には、ｎ+型不純物領域３ｃが形成
されている。
【００６１】また、画素用薄膜電界効果トランジスタ２
２は、第１および第２の薄膜電界効果トランジスタを含
む。第１の薄膜電界効果トランジスタは、高濃度不純物
領域としてのｎ+型不純物領域３ｄ、３ｅと低濃度不純
物領域としてのｎ-型不純物領域４ｄ、４ｅとチャネル
領域６ｃとゲート絶縁膜７ｃとゲート電極８ｃとを有す
る。第２の薄膜電界効果トランジスタは、高濃度不純物
領域としてのｎ+型不純物領域３ｅ、３ｆと低濃度不純
物領域としてのｎ-型不純物領域４ｆ、４ｇとチャネル
領域６ｄとゲート絶縁膜７ｄとゲート電極８ｄとを有す
る。ガラス基板１上には下地膜２が形成されている。下
地膜２上には、同一の半導体膜を用いて形成されたｎ+
型不純物領域３ｄ〜３ｆとｎ-型不純物領域４ｄ〜４ｇ
とチャネル領域６ｃ、６ｄとが形成されている。チャネ
ル領域６ｃ、６ｄ上には、それぞれゲート絶縁膜７ｃ、
７ｄが形成されている。ゲート絶縁膜７ｃ、７ｄ上には
それぞれゲート電極８ｃ、８ｄが形成されている。
【００６２】この容量２１と画素用電界効果トランジス
タ２２との上には層間絶縁膜１０が形成されている。ｎ
+型不純物領域３ｃ、３ｄ、３ｆの上に位置する領域に
おいては、層間絶縁膜１０の一部を除去することにより
コンタクトホール１１ｅ〜１１ｇが形成されている。コ
ンタクトホール１１ｅ〜１１ｇの内部から層間絶縁膜１
０の上部表面上にまで延在するようにメタル配線１２
ｅ、１２ｆが形成されている。メタル配線１２ｅ、１２
ｆ上には、パッシベーション膜（図示せず）が形成され
ている。このパッシベーション膜上には平坦化膜１３が
形成されている。メタル配線１２ｅ上に位置する領域に
は、平坦化膜１３とパッシベーション膜との一部を除去
することによりコンタクトホール１４が形成されてい
る。コンタクトホール１４の内部から平坦化膜１３の上
部表面上にまで延在するようにＩＴＯなどの透明性導電
体膜からなる画素電極１５が形成されている。画素電極
１５上には配向膜４８ｂが形成されている。
【００６３】このようなｎ型薄膜電界効果トランジスタ
１９、ｐ型薄膜電界効果トランジスタ２０、容量２１お
よび画素用薄膜電界効果トランジスタ２２が形成された
ガラス基板１に対向するように、上ガラス基板１８が配
置されている。上ガラス基板１８のガラス基板１に対向
する面上にはカラーフィルタ４７が形成されている。カ
ラーフィルタ４７のガラス基板１に対向する面上には対
向電極１７が形成されている。対向電極１７のガラス基
板１に対向する面上には配向膜４８ａが形成されてい
る。そして、このガラス基板１と上ガラス基板１８との
間には液晶１６が封止されている。
【００６４】ここで、ガラス基板１上に形成されたｎ型
薄膜電界効果トランジスタ１９は、図２に示すように、
ゲート絶縁膜７ａがゲート電極８ａの側壁２４ａ、２４
ｂよりも外側に位置する側壁２３ａ、２３ｂを有する延
在部３９ａ、３９ｂを含む。ここで、図２は図１に示し
た液晶表示装置の部分拡大断面模式図である。図２を参
照して、ｎ+型不純物領域３ａ、３ｂは、延在部３９
ａ、３９ｂの側壁２３ａ、２３ｂよりも外側へ位置する
半導体膜の領域に形成されている。そして、ｎ+型不純
物領域３ａ、３ｂよりも相対的に不純物の濃度が低いｎ
-型不純物領域４ａ、４ｂは、延在部３９ａ、３９ｂ下
に位置する半導体膜の領域に形成されている。そして、
後述する液晶表示装置の製造方法からもわかるように、
ｎ+型不純物領域３ａ、３ｂとｎ-型不純物領域４ａ、４
ｂとのそれぞれの境界部２５ａ、２５ｂは、ほぼ延在部
３９ａ、３９ｂの側壁２３ａ、２３ｂ下に位置してい
る。そして、ｎ-型不純物領域の端部２６ａ、２６ｂ
は、ほぼゲート電極８ａの側壁２４ａ、２４ｂの下に位
置する領域に位置している。
【００６５】このような構造を備えることにより、後述
する製造方法において示すように、この延在部３９ａ、
３９ｂを含むゲート絶縁膜７ａもしくはこのゲート絶縁
膜７ａを形成するために用いたレジスト膜をマスクとし
て不純物を半導体膜に注入することによりｎ+型不純物
領域３ａ、３ｂを形成することができる。さらに、ゲー
ト電極８ａをマスクとして不純物を半導体膜に注入する
ことによりｎ-型不純物領域４ａ、４ｂを形成すること
ができる。そして、このゲート電極８ａの側壁２４ａ、
２４ｂと延在部３９ａ、３９ｂの側壁２３ａ、２３ｂと
の相対的な位置は、エッチングにより精度よく決定する
ことができるので、結果的にｎ-型不純物領域４ａ、４
ｂの寸法精度および位置精度を従来よりも向上させるこ
とができる。このため、ｎ型薄膜電界効果トランジスタ
１９において、ｎ-型不純物領域４ａ、４ｂの配置や寸
法が設定値からずれることに起因してその電気的特性が
変動するといったような問題の発生を防止できる。この
結果、ｎ型薄膜電界効果トランジスタ１９の電気的特性
を安定化することができるので、高い信頼性を有する半
導体装置としてのｎ型薄膜電界効果トランジスタ１９を
得ることができる。さらに、このような高い信頼性を有
するｎ型薄膜電界効果トランジスタ１９を用いることに
より、表示特性の安定した液晶表示装置を得ることがで
きる。
【００６６】また、ゲート絶縁膜７ａが延在部３９ａ、
３９ｂを備えているので、ゲート電極８ａおよびゲート
絶縁膜７ａとｎ+型不純物領域３ａ、３ｂの上部表面と
の交線上に形成されるコーナー部を層間絶縁膜１０で埋
込む場合に、ゲート電極８ａの側壁２４ａ、２４ｂとゲ
ート絶縁膜７ａの端部における側壁とがほぼ同一平面上
にあるように形成される場合より、容易にコーナー部を
層間絶縁膜１０で埋込むことが可能となる。つまり、上
記コーナー部には、層間絶縁膜１０を埋込む際に空隙な
どの欠陥が発生しやすい。しかし、延在部３９ａ、３９
ｂがこのコーナー部の頂点の部分に初めから形成された
状態となっているため、この延在部３９ａ、３９ｂが存
在しない場合よりも上記コーナー部をなだらかな形状と
することができる。
【００６７】また、上記のように層間絶縁膜１０を形成
する際に上記コーナー部において空隙などの欠陥の発生
を防止することができるので、このような空隙に起因す
る層間絶縁膜１０の剥離などの問題が発生することを抑
制することができる。
【００６８】なお、図１を参照して、表示画素領域にお
ける画素用薄膜電界効果トランジスタ２２においても、
ｎ型薄膜電界効果トランジスタが形成されている。そし
て、このｎ型薄膜電界効果トランジスタも図２で説明し
たｎ型薄膜電界効果トランジスタ１９と同様の構造を備
えているため、同様の効果を得ることができる。
【００６９】また、図１および２に示した液晶表示装置
においては、下地膜２として、たとえばシリコン酸化膜
を用いることができる。この下地膜２の膜厚は３００ｎ
ｍである。そして、ｎ+型不純物領域３ａ〜３ｆ、ｎ-型
不純物領域４ａ、４ｂ、４ｄ〜４ｇおよびチャネル領域
６ａ〜６ｄが形成されている半導体膜の膜厚は５５ｎｍ
である。ゲート絶縁膜７ａ〜７ｄの膜厚は８０ｎｍであ
る。ゲート電極８ａ〜８ｄの膜厚は２００ｎｍである。
層間絶縁膜１０の膜厚は６００ｎｍである。メタル配線
１２ａ、１２ｂはクロム膜上にアルミニウム膜が形成さ
れた２層膜である。そして、このクロム膜の膜厚は１０
０ｎｍ、アルミニウム膜の膜厚は３００ｎｍである。パ
ッシベーション膜は、たとえばシリコン窒化膜からな
り、その膜厚は１００ｎｍである。そして、平坦化膜１
３の膜厚は３μｍである。画素電極１５の膜厚は１５０
ｎｍである。
【００７０】図３〜８は、図１および２に示した液晶表
示装置の製造方法を説明するための断面模式図である。
図３〜８を参照して、液晶表示装置の製造方法を説明す
る。
【００７１】まず、ガラス基板１（図３参照）の表面上
に下地膜２としてシリコン酸化膜を形成する。その後、
下地膜２上にアモルファスシリコン膜を形成する。この
アモルファスシリコン膜にレーザを用いたアニール処理
を施すことにより、このアモルファスシリコン膜をポリ
シリコン膜化する。そして、このポリシリコン膜上にチ
ャネルパターンを有するレジスト膜を形成する。このレ
ジスト膜をマスクとしてポリシリコン膜をエッチングに
より部分的に除去する。
【００７２】このようにしてポリシリコン膜２７ａ〜２
７ｃ（図３参照）と、容量電極９（図１参照）となるべ
きポリシリコン膜を形成する。ポリシリコン膜２７ａ〜
２７ｃなどを形成する際のポリシリコン膜のエッチング
条件としては、たとえば雰囲気圧力２０Ｐａ、パワーを
１０００Ｗ、使用ガスをＦ１２３（０．２リットル／分
（２００ｓｃｃｍ））、ＳＦ6（０．１８リットル／分
（１８０ｓｃｃｍ））、Ｏ2（０．０３リットル／分
（３０ｓｃｃｍ））というような条件を用いることがで
きる。その後レジストパターンを除去する。この容量電
極となるべきポリシリコン膜に導電性不純物を注入する
ことにより、導電体膜２８（図３参照）を形成する。そ
して、半導体膜としてのポリシリコン膜２７ａ〜２７ｃ
と導電体膜２８との上にゲート電極となるべき絶縁膜３
７（図３参照）を形成する。絶縁膜３７の膜厚は７０〜
８０ｎｍ程度である。
【００７３】この絶縁膜３７上にゲート電極となるべき
導電体膜を形成する。この導電体膜上にゲートパターン
を有するレジスト膜３０ａ〜３０ｅ（図３参照）を形成
する。このレジスト膜３０ａ、３０ｄ、３０ｅは、それ
ぞれｎ型薄膜電界効果トランジスタのゲート電極を形成
するためのマスクとして用いる。レジスト膜３０ｃは容
量電極８ｅを形成するためのマスクとして用いる。レジ
スト膜３０ａ〜３０ｅをマスクとして、ウエットエッチ
ングにより導電体膜を部分的に除去することにより、ゲ
ート電極８ａ、８ｃ、８ｄ（図３参照）と導電体膜２９
と容量電極８ｅとを形成する。このウエットエッチング
において、オーバーエッチングすることによって、レジ
スト膜３０ａ、３０ｄ、３０ｅの側壁３８ａ、３８ｂ、
３８ｇ〜３８ｊから、ゲート電極８ａ、８Ｃ、８ｄの側
壁２４ａ〜２４ｆの側壁が０．５μｍ〜１．５μｍ程度
後退するようにウエットエッチングを行なう。この際、
同様にレジスト膜３０ｂ、３０ｃの側壁３８ｃ〜３８ｆ
の位置から、導電体膜２９および容量電極８ｅの側壁３
１ａ〜３１ｄが０．５μｍ〜１．５μｍ程度後退した状
態となる。ゲート電極８ａ、８ｃ、８ｄおよび導電体膜
２９および容量電極８ｅの材料としてクロム膜を用いた
場合には、このクロム膜のエッチング工程においては、
たとえばエッチング液として過塩素酸と硫酸セリウムア
ンモニウムとの混合溶液を用いることができ、エッチン
グ温度としては２５℃、エッチング条件としてはジャス
トエッチング×２００％というような条件を用いること
ができる。このようにして、図３に示すような構造を得
る。
【００７４】次に、レジスト膜３０ａ〜３０ｅをマスク
としてドライエッチングなどの異方性エッチングにより
絶縁膜３７を部分的に除去する。このようにして、図４
に示すように、ゲート絶縁膜７ａ〜７ｄおよび誘電体膜
としての絶縁膜７ｅを形成する。この結果、ゲート絶縁
膜７ａ、７ｃ、７ｄには、ゲート電極８ａ、８ｃ、８ｄ
の側壁２４ａ〜２４ｆよりも外側に位置する延在部が形
成されている。つまり、ゲート絶縁膜７ａ、７ｃ、７ｄ
の延在部の側壁２３ａ、２３ｂ、２３ｅ〜２３ｈは、ゲ
ート電極７ａ、７ｃ、７ｄの側壁２４ａ〜２４ｆよりも
外側に位置している。また、同様にゲート絶縁膜７ｂの
側壁２３ｃ、２３ｄも、導電体膜２９の側壁３１ａ、３
１ｂよりも外側に位置する。また、絶縁膜７ｅの側壁３
２ａ、３２ｂも、容量電極８ｅの側壁３１ｃ、３１ｄよ
り外側に位置している。
【００７５】なお、このゲート絶縁膜７ａ〜７ｄおよび
絶縁膜７ｅを形成するためのエッチングの条件として
は、たとえば雰囲気圧力を２０Ｐａ、パワーを１５００
Ｗとし、使用するガスとしてＣＨＦ3（０．１８リット
ル／分（１８０ｓｃｃｍ））、Ｏ2（０．０２リットル
／分（２０ｓｃｃｍ））、Ａｒ（０．２リットル／分
（２００ｓｃｃｍ））を用いることができる。
【００７６】次に、図５に示すように、レジスト膜３０
ａ、３０ｃ〜３０ｅをマスクとして、イオンドーピング
装置を用いてリンイオン３３をポリシリコン膜２７ａ、
２７ｃおよび導電体膜２８の所定の領域に注入すること
により、ｎ+型不純物領域３ａ〜３ｆを形成する。注入
されたリンイオン３３の注入条件としては、注入エネル
ギーを１．６×１０-15Ｊ（１０ｋｅＶ）とし、注入密
度を１〜５×１０15ｃｍ-2としたような条件を用いるこ
とができる。
【００７７】ここで、図４に示した工程において、ｎ+
型不純物領域３ａ〜３ｆ上に位置する領域から絶縁膜を
除去していたので、リンイオン３３を注入する際の注入
エネルギーを絶縁膜３７が残存していた場合よりも低減
することができる。このようにリンイオン３３の注入エ
ネルギーを低減することができたので、このリンイオン
３３の注入に伴ってレジスト膜３０ａ〜３０ｅが変質す
ることを防止できる。この結果、変質したレジスト膜３
０ａ〜３０ｅが除去されずに残存するといったような問
題の発生を防止できる。
【００７８】また図５に示したように、ｎ+型不純物領
域３ａ〜３ｆを形成する際のマスクとして、ゲート電極
８ａ、８ｃ、８ｄおよび導電体膜２９および容量電極８
ｅを形成するために用いたレジスト膜３０ａ〜３０ｅを
そのまま流用しているので、従来のように新たにレジス
ト膜を形成するという工程を実施する必要がない。この
ため、従来よりも液晶表示装置の製造工程を簡略化する
ことができる。
【００７９】次に、レジスト膜３０ａ〜３０ｅを除去す
る。そして、図６に示すように、ゲート電極８ａ、８
ｃ、８ｄをマスクとしてリンイオン３４を注入すること
により、ｎ-型不純物領域４ａ、４ｂ、４ｄ〜４ｇを形
成する。このリンイオン３４の注入条件としては、たと
えば注入エネルギーを８．０×１０-15Ｊ（５０ｋｅ
Ｖ）とし、１×１０14ｃｍ-2程度の注入密度とすること
ができる。
【００８０】図３に示した工程において、ゲート電極８
ａ、８ｃ、８ｄを形成する際に用いたウエットエッチン
グの制御性は非常に高いため、ゲート電極８ａ、８ｃ、
８ｄの側壁２４ａ〜２４ｆとレジスト膜３０ａ、３０
ｄ、３０ｅの側壁３８ａ、３８ｂ、３８ｇ〜３８ｊとの
間の距離は、ゲート電極８ａ、８ｃ、８ｄのそれぞれに
おいて、所定の値に精度よくかつ均一に設定することが
できる。そして、図４に示すように、ゲート絶縁膜７
ａ、７ｃ、７ｄは、このレジスト膜３０ａ、３０ｄ、３
０ｅをマスクとして形成されることから、レジスト膜３
０ａ、３０ｄ、３０ｅの側壁３８ａ、３８ｂ、３８ｇ〜
３８ｊとゲート絶縁膜７ａ、７ｃ、７ｄの側壁２３ａ、
２３ｂ、２３ｅ〜２３ｈとの位置はほぼ一致する。（ま
た、レジスト膜３０ｂ、３０ｃの側壁３８ｃ〜３８ｆと
ゲート絶縁膜７ｂおよび絶縁膜７ｅの側壁２３ｃ、２３
ｄ、３２ａ、３２ｂとの位置もほぼ一致する。）つま
り、ゲート電極８ａ、８ｃ、８ｄの側壁２４ａ〜２４ｆ
とゲート絶縁膜７ａ、７ｃ、７ｄの側壁２３ａ、２３
ｂ、２３ｅ〜２３ｈとの間の距離は正確にかつ均一に設
定可能である。この結果、ｎ-型不純物領域４ａ、４
ｂ、４ｄ〜４ｇの大きさおよび位置はゲート電極８ａ、
８ｃ、８ｄの側壁２４ａ〜２４ｆとゲート絶縁膜７ａ、
７ｃ、７ｄの側壁２３ａ、２３ｂ、２３ｅ〜２３ｈとに
より決定されるため、ｎ -型不純物領域４ａ、４ｂ、４
ｄ〜４ｇの寸法精度を従来よりも向上させることができ
る。このため、このｎ-型不純物領域４ａ、４ｂ、４ｄ
〜４ｇの寸法や位置が変動することによってｎ型薄膜電
界効果トランジスタ１９および画素用薄膜電界効果トラ
ンジスタ２２の電気的特性が変動するといったような問
題の発生を防止できる。この結果、高い信頼性を有する
駆動回路や画素領域における制御回路を形成することが
できるので、液晶表示装置の表示特性を均一化、安定化
することができる。
【００８１】そして、図６に示した工程の後、ｐ型薄膜
電界効果トランジスタ２０のゲート電極８ｂを形成する
ためのパターンを有するレジスト膜３５ａ〜３５ｄ（図
７参照）を形成する。そして、レジスト膜３５ａ〜３５
ｄをマスクとして、ウエットエッチングにより導電体膜
２９を部分的に除去することにより、図７に示すように
ゲート電極７ｂを形成する。その後、レジスト膜３５ａ
〜３５ｄを除去する。
【００８２】その後、図８に示すように、ｐ型薄膜電界
効果トランジスタ２０が形成される領域以外の領域にレ
ジスト膜３５ａ、３５ｃ、３５ｄを形成した後、ボロン
イオン３６をポリシリコン膜２７ｂの所定領域に注入す
ることにより、ｐ型不純物領域５ａ、５ｂを形成する。
このボロンイオン３６の注入条件としては、注入エネル
ギーを６．４×１０-15Ｊ（４０ｋｅＶ）とし、注入密
度を１〜５×１０15ｃｍ-2とする。その後、レジスト膜
３５ａ、３５ｃ、３５ｄを除去する。
【００８３】この後、従来と同様の工程を用いて、絶縁
膜１０、メタル配線１２ａ〜１２ｆ、パッシベーション
膜、平坦化膜１３、画素電極１５、配向膜４８ｂなどを
形成する。このようにして、ガラス基板１上の構造を完
成する。そして、図１に示したようなカラーフィルタ４
７、対向電極１７、配向膜４８ａを備える上ガラス基板
１８を準備し、このガラス基板１と上ガラス基板１８と
を対向するように配置し、固定する。そして、このガラ
ス基板１と上ガラス基板１８との間に液晶１６を注入、
封止することにより、図１に示すような液晶表示装置を
容易に得ることができる。
【００８４】なお、メタル配線１２ａ〜１２ｆは、上述
のようにクロム膜上にアルミニウム膜が形成された２層
膜であるが、このメタル配線１２ａ〜１２ｆを形成する
際のエッチング条件としては、以下のようなものを用い
ることができる。まず、アルミニウム膜をエッチングす
る際のエッチング条件としては、たとえばエッチング液
としてリン酸と硝酸と酢酸との混合溶液を用い、エッチ
ング温度は４０℃とし、エッチング条件としてジャスト
エッチング×１５０％というような条件を用いる。ま
た、クロム膜のエッチング条件は、基本的にゲート電極
７ａ〜７ｄを形成する際のエッチング条件と同様であ
る。また、パッシベーション膜にコンタクトホール１４
を形成するためのエッチングを行なう際の条件として
は、たとえば雰囲気圧力を５Ｐａ、パワーを１００Ｗ、
使用ガスとしてＣＦ4（０．０５リットル／分（５０ｓ
ｃｃｍ））、Ｏ2（０．０６リットル／分（６０ｓｃｃ
ｍ））というような条件を用いることができる。
【００８５】また、画素電極１５としてＩＴＯ膜を用い
る場合、この画素電極１５を形成するためのエッチング
条件としては、たとえばエッチング液として塩酸と硝酸
との混合溶液を用い、エッチング温度は４０℃、エッチ
ング条件としてジャストエッチング×１５０％、という
ような条件を用いることができる。
【００８６】（実施の形態２）図９は、本発明による液
晶表示装置の実施の形態２の製造方法を説明するための
断面模式図である。図９を参照して、液晶表示装置の製
造方法を説明する。
【００８７】まず、本発明による液晶表示装置の実施の
形態１の製造方法の図３および４に示した工程を実施し
た後、レジスト膜３０ａ〜３０ｅ（図４参照）を除去す
る。そして、図９に示すように、ゲート絶縁膜７ａ、７
ｃ、７ｄおよび絶縁膜７ｅをマスクとして、所定の領域
にイオンドーピング装置を用いてリンイオン３３を注入
する。このようにして、ｎ+型不純物領域３ａ〜３ｆを
形成する。このときのリンイオン３３の注入条件として
は、たとえば注入エネルギーを１．６×１０-1 5Ｊ（１
０ｋｅＶ）とし、注入密度を１〜５×１０15ｃｍ-2とし
たような条件を用いる。
【００８８】この後、図６〜８に示した工程と同様の工
程を実施することにより、図１に示した液晶表示装置と
実質的に同一の構造を備える液晶表示装置を得ることが
できる。
【００８９】このような製造方法によれば、本発明の実
施の形態１における液晶表示装置の製造方法によって得
られる効果と同様の効果を得られると同時に、リンイオ
ン３３を注入する際にレジスト膜が形成されていないの
で、リンイオン３３の注入に起因してレジスト膜が変質
し、その変質したレジスト膜がレジスト膜除去工程後も
残存するというような問題の発生を確実に防止できる。
【００９０】（実施の形態３）図１０〜１４は、本発明
による液晶表示装置の実施の形態３の製造方法を説明す
るための断面模式図である。図１０〜１４を参照して、
液晶表示装置の製造方法を説明する。
【００９１】まず、図３に示した工程におけるゲート電
極８ａ〜８ｄとなるべき導電体膜を形成するまでの工程
を実施する。そして、先にｐ型薄膜電界効果トランジス
タ２０（図１参照）を形成するため、この導電体膜上に
レジスト膜３０ａ〜３０ｄ（図１０参照）を形成する。
このレジスト膜をマスクとして、導電体膜をウエットエ
ッチングにより部分的に除去することにより、図１０に
示すように、ゲート電極８ｂと導電体膜２９ａ〜２９ｃ
とを形成する。
【００９２】次に、レジスト膜３０ａ〜３０ｄを除去す
る。そして、図１１に示すように、ボロンイオン３６を
ポリシリコン膜２７ｂの所定領域に注入することによ
り、ｐ型不純物領域５ａ、５ｂを形成する。ボロンイオ
ン３６の注入条件としては、たとえば注入エネルギーを
８．０×１０-15Ｊ（５０ｋｅＶ）、注入密度を１〜５
×１０15ｃｍ-2というような条件を用いることができ
る。
【００９３】次に、導電体膜２９ａ〜２９ｃとゲート電
極８ｂとの上に、レジスト膜３５ａ〜３５ｅ（図１２参
照）を形成する。そして、図３および４において示した
工程と同様の工程を用いて、ゲート電極８ａ、８ｃ、８
ｄ、容量電極８ｅとゲート絶縁膜７ａ〜７ｄ、絶縁膜７
ｅとを形成する。
【００９４】次に、図１３に示すように、リンイオン３
３を所定の領域に注入することにより、ｎ+型不純物領
域３ａ〜３ｆを形成する。このときのリンイオンの注入
条件としては、注入エネルギーを１．６×１０-15Ｊ
（１０ｋｅＶ）、注入密度を１〜５×１０15ｃｍ-2とい
うような条件を用いることができる。その後、レジスト
膜３５ａ〜３５ｅを除去する。
【００９５】次に、図１４に示すように、図６に示した
工程と同様にリンイオン３４を所定の領域に注入するこ
とにより、ｎ-型不純物領域４ａ、４ｂ、４ｄ〜４ｇを
形成する。リンイオン３４の注入条件としては、注入エ
ネルギーを６．４×１０-15Ｊ（４０ｋｅＶ）、注入密
度を１×１０14ｃｍ-2以下とするような条件を用いるこ
とができる。
【００９６】この後、図７および８に示した工程を実施
することにより、図１および２に示した本発明の実施の
形態１における液晶表示装置と同様の液晶表示装置を得
ることができる。
【００９７】また、図１０〜１４に示した液晶表示装置
の製造方法により、図３〜８に示した本発明の実施の形
態１における液晶表示装置の製造方法において得られる
効果と同様な効果を得ることができる。
【００９８】上記のような製造方法によれば、図３〜８
に示した本発明の実施の形態１における液晶表示装置の
製造方法において得られる効果と同様な効果を得ること
ができると同時に、図１０〜１４に示した工程の間にお
いてレジスト膜を形成する回数は２回となっている。こ
れは、図３〜８に示した工程におけるレジスト膜の形成
回数である３回よりも少ない回数となっている。つまり
レジスト膜の形成工程を１回削減できるので、液晶表示
装置の製造工程を簡略化することができる。これは、図
１１に示した工程において、ボロンイオン３６を注入す
る際、ｐ型薄膜電界効果トランジスタ２０が形成される
べき領域以外の領域を保護するマスクとして導電体膜２
９ａ〜２９ｃが作用していること、および図１４に示し
たｎ-型不純物領域４ａ、４ｂ、４ｄ〜４ｇを形成する
工程においては、リンイオン３４の注入エネルギーおよ
び注入密度が十分に小さいため、ｐ型薄膜電界効果トラ
ンジスタ２０の部分を保護するレジスト膜を形成する必
要がないことによる。
【００９９】（実施の形態４）図１５は、本発明による
液晶表示装置の実施の形態４を示す断面模式図である。
また、図１６は、図１５におけるｎ型薄膜電界効果トラ
ンジスタ１９が形成された領域を示す部分断面拡大模式
図である。図１５および１６を参照して、液晶表示装置
を説明する。
【０１００】図１５および１６を参照して、液晶表示装
置は、基本的には図１および２に示した液晶表示装置と
同様の構造を備える。
【０１０１】ただし、図１５および１６に示した液晶表
示装置では、ｎ型薄膜電界効果トランジスタ１９および
ｎ型である画素用薄膜電界効果トランジスタ２２におい
て、ゲート絶縁膜７ａ、７ｃ、７ｄがｎ+型不純物領域
３ａ、３ｂ、３ｄ〜３ｆ上にまで延在する絶縁膜部分を
含んでいる。
【０１０２】このため、図１５および図１６に示した液
晶表示装置が、図１および２に示した本発明の実施の形
態１における液晶表示装置により得られる効果に加え
て、このゲート絶縁膜７ａ、７ｃ、７ｄの延在部が後述
する製造方法において示すようにｎ+型不純物領域３ａ
〜３ｆの保護膜として作用する。つまり、この絶縁膜部
分が存在するために、不純物メタルなどがこのｎ+型不
純物領域３ａ〜３ｆに製造工程中に侵入するというよう
なことを防止できる。このため、このような不純物メタ
ルに起因してｎ型薄膜電界効果トランジスタ１９などの
電気的特性が変動するといった問題の発生を防止でき
る。この結果、ｎ型薄膜電界効果トランジスタ１９の信
頼性が向上するので、結果的に液晶表示装置の信頼性が
向上するとともに液晶表示装置の表示特性を安定化、均
一化できる。
【０１０３】図１７〜２１は、図１５および１６に示し
た液晶表示装置の製造方法を説明するための断面模式図
である。図１７〜２１を参照して、液晶表示装置の製造
方法を説明する。
【０１０４】まず、図３に示した工程と同様の工程を実
施する。その後、レジスト膜３０ａ〜３０ｅ（図１７参
照）をマスクとして用いて、異方性エッチングにより絶
縁膜３７を部分的に除去する。このとき、ポリシリコン
膜２７ａ〜２７ｃを覆うように絶縁膜３７が残存した状
態とする。そして、ゲート絶縁膜７ａ、７ｃ、７ｄの延
在部３９ａ、３９ｂ、３９ｇ〜３９ｊより外側に延在す
る絶縁膜３７の膜厚を４０〜６０ｎｍ程度にする。
【０１０５】その後、イオンドーピング装置を用いてリ
ンイオン３３を所定の領域に注入することにより、ｎ+
型不純物領域３ａ〜３ｆを形成する。このリンイオン３
３の注入条件としては、注入エネルギーを４．８〜６．
４×１０-15Ｊ（３０〜４０ｋｅＶ）、注入密度を１〜
５×１０15ｃｍ-2とする。このようにして、図１８に示
すような構造を得る。ここで、このようにｎ+不純物領
域３ａ〜３ｆ上に位置する領域に絶縁膜部分としての絶
縁膜３７が残存しているため、このｎ+型不純物領域３
ａ〜３ｆに不純物メタルなどの不純物が侵入することを
確実に防止できる。この結果、形成されるｎ型薄膜電界
効果トランジスタ１９などの電気的特性が侵入した不純
物などの存在により変動するといった問題の発生を防止
できる。
【０１０６】次に、レジスト膜３０ａ〜３０ｅを除去す
る。そして、図１９に示すように、ゲート電極８ａ、８
ｃ、８ｄをマスクとして、イオンドーピング装置を用い
てリンイオン３４を所定の領域に注入する。このリンイ
オン３４の注入条件としては、注入エネルギーを８．０
×１０-15Ｊ（５０ｋｅＶ）、注入密度を１×１０14ｃ
ｍ-2以下とするような条件を用いることができる。この
ようにしてｎ-型不純物領域４ａ、４ｂ、４ｄ〜４ｇを
形成する。
【０１０７】次に、レジスト膜３５ａ〜３５ｄ（図２０
参照）を形成する。そして、このレジスト膜３５ａ〜３
５ｄをマスクとしてウエットエッチングによって、導電
体膜２９を部分的に除去することによりゲート電極８ｂ
（図２０参照）を形成する。このようにして図２０に示
すような構造を得る。その後レジスト膜３５ａ〜３５ｄ
を除去する。
【０１０８】次に、図２１に示すように、ｐ型薄膜電界
効果トランジスタ２０が形成されるべき領域以外の領域
にレジスト膜３５ａ、３５ｃ、３５ｄを形成する。そし
て、ゲート電極８ｂをマスクとしてボロンイオン３６を
所定の領域に注入することにより、ｐ型不純物領域５
ａ、５ｂを形成する。このボロンイオン３６の注入条件
としては、注入エネルギーを６．４×１０-15Ｊ（４０
ｋｅＶ）、注入密度を１〜５×１０15ｃｍ-2としたよう
な条件を用いることができる。
【０１０９】この後、この発明の実施の形態１における
図８に示した工程の後行なった工程と同様の工程を行な
うことにより、図１５および１６に示した液晶表示装置
を容易に得ることができる。図１７〜２１に示した液晶
表示装置の製造方法によっても、本発明の実施の形態１
における液晶表示装置の製造方法と同様の効果を得るこ
とができる。
【０１１０】（実施の形態５）図２２は、本発明による
液晶表示装置の実施の形態５の製造方法を説明するため
の断面模式図である。図２２を参照して、液晶表示装置
の製造方法を説明する。
【０１１１】まず、図１７に示した工程を実施した後、
レジスト膜３０ａ〜３０ｅ（図１７参照）を除去する。
そして、図２２に示すように、リンイオン３３をゲート
絶縁膜７ａ、７ｃ、７ｄをマスクとして所定の領域に注
入することによりｎ+型不純物領域３ａ〜３ｆを形成す
る。このリンイオン３３の注入条件としては、注入エネ
ルギーを４．８〜６．４×１０-15Ｊ（３０〜４０ｋｅ
Ｖ）、注入密度を１〜５×１０15ｃｍ-2というような条
件を用いることができる。
【０１１２】その後、図１９〜２１に示した工程と同様
の工程を実施することにより、図１５および１６に示し
た液晶表示装置と同様の液晶表示装置を得ることができ
る。
【０１１３】図２２に示したように、ｎ+型不純物領域
３ａ〜３ｆを形成するためのリンイオン３３の注入の際
に、レジスト膜が形成されていないので、本発明の実施
の形態４における液晶表示装置の製造方法において得ら
れる効果に加えて、図４に示した本発明の実施の形態２
による液晶表示装置の製造方法によって得られる効果を
得ることができる。
【０１１４】（実施の形態６）図２３〜２５は、本発明
による液晶表示装置の実施の形態６による製造方法を説
明するための断面模式図である。図２３〜２５を参照し
て、液晶表示装置の製造方法を説明する。
【０１１５】まず、本発明の実施の形態３における液晶
表示装置の製造方法の図１０および１１に示した工程を
実施した後、レジスト膜３５ａ〜３５ｅ（図２３参照）
を形成する。そして、レジスト膜３５ａ〜３５ｅをマス
クとして図２に示した工程と同様の工程を用いてゲート
電極８ａ、８ｃ、８ｄおよび容量電極８ｅを形成する。
その後、図１７に示した工程と同様の工程を実施するこ
とにより、ゲート絶縁膜の延在部３９ａ、３９ｂ、３９
ｇ〜３９ｊ（図１７参照）とその延在部３９ａ、３９
ｂ、３９ｇ〜３９ｊよりも外側に延在する絶縁膜部分と
を形成する。そのようにして、図２３に示すような構造
を得る。
【０１１６】次に、図２４に示すように、リンイオン３
３を図１８に示した工程におけるリンイオンの注入条件
と同様の条件を用いて所定領域に注入する。このように
して、ｎ+型不純物領域３ａ〜３ｆを形成する。このあ
と、レジスト膜３５ａ〜３５ｅを除去する。
【０１１７】次に、図２５に示すように、リンイオン３
４を所定の領域にゲート電極７ａ、７ｃ、７ｄをマスク
として注入することにより、ｎ-型不純物領域４ａ、４
ｂ、４ｄ〜４ｇを形成する。このリンイオン３４の注入
条件としては、注入エネルギーを６．４×１０-15Ｊ
（４０ｋｅＶ）、注入密度を１×１０14ｃｍ-2以下とす
ることができる。その後、図１４に示した工程の後に実
施した工程と同様の工程を行なうことにより、図１５お
よび１６に示した液晶表示装置と同様の液晶表示装置を
容易に得ることができる。
【０１１８】図２３〜図２５に示した液晶表示装置の製
造方法によれば、本発明の実施の形態３における液晶表
示装置の製造方法によって得られる効果に加えて、本発
明の実施の形態４における液晶表示装置の製造方法にお
いて説明した、ｎ+型不純物領域３ａ〜３ｆ上に絶縁膜
部分としての絶縁膜３７が延在していることによる効果
を得ることができる。
【０１１９】（実施の形態７）図２６は、本発明による
液晶表示装置の実施の形態７を示す断面模式図である。
また、図２７は、図２６に示した液晶表示装置の、ｎ型
薄膜電界効果トランジスタ１９の部分を示した部分断面
拡大模式図である。図２６および２７を参照して、液晶
表示装置を説明する。図２６および２７を参照して、液
晶表示装置は基本的には図１５および１６に示した液晶
表示装置と同様の構造を備える。ただし、図２６および
２７に示した液晶表示装置においては、ゲート絶縁膜７
ａ、７ｃ、７ｄにおいてガラス基板１の主表面に対して
傾斜するように形成されている傾斜側壁４０ａ〜４０ｆ
が形成されている。そして、図２７に示すように、傾斜
側壁４０ａ、４０ｂの終端４１ａ、４１ｂの下に位置す
る領域に、ｎ+型不純物領域３ａ、３ｂとｎ-型不純物領
域４ａ、４ｂとの境界部２５ａ、２５ｂが位置してい
る。
【０１２０】このような構造を備えることにより、図２
６および２７に示した液晶表示装置では、図１５および
１６に示した本発明の実施の形態４による液晶表示装置
によって得られる効果に加えて、後述する製造方法にお
いて説明するように、ｎ-型不純物領域４ａ、４ｂを形
成する際、この傾斜側壁４０ａ、４０ｂを有する延在部
３９ａ、３９ｂを介して不純物を所定の領域へと注入し
ているので、図２７を参照して、ｎ-型不純物領域４
ａ、４ｂにおける不純物の濃度をゲート電極８ａから離
れるに従って、徐々に大きくなるような分布とすること
ができる。これは以下のような理由による。すなわち、
ゲート電極８ａに相対的に近い領域においては、延在部
３９ａ、３９ｂの膜厚は相対的に大きくなっているた
め、ｎ-型不純物領域４ａ、４ｂが形成されるべき領域
にまで到達するリンイオンの到達量を相対的に少なくす
ることができる。一方、ゲート電極８ａから相対的に離
れた領域における延在部の３９ａ、３９ｂの膜厚は相対
的に薄くなっているため、このゲート電極８ａから相対
的に離れた延在部３９ａ、３９ｂの部分下に位置するｎ
-型不純物領域４ａ、４ｂでは、注入されるリンイオン
の到達量を相対的に多くできるためである。このような
リンイオンの濃度分布を形成することができるので、ｎ
-型不純物領域４ａ、４ｂにおける電界集中を確実に防
止できる。この結果、ｎ型薄膜電界効果トランジスタ１
９の信頼性を向上させることができる。そのため、この
ような信頼性の高いｎ型薄膜電界効果トランジスタ１９
を液晶表示装置の駆動回路や表示画素領域のスイッチン
グ回路などに適用することにより、液晶表示装置の表示
特性の安定化、均一化を確実に図ることができる。
【０１２１】図２８〜３２は、図２６および２７に示し
た液晶表示装置の製造方法を説明するための断面模式図
である。図２８〜３２を参照して、液晶表示装置の製造
方法を説明する。
【０１２２】図２８を参照して、まず図１７に示した工
程とほぼ同様の工程を実施する。ただし、この場合、絶
縁膜３７を部分的に除去する際のエッチングとしては、
たとえばバッファードフッ酸を用いた等方性エッチング
を行なう。この結果、図２８に示すように、傾斜側壁４
０ａ〜４０ｊを形成することができる。
【０１２３】次に、図２９に示すように、リンイオン３
３を注入することにより、ｎ+型不純物領域３ａ〜３ｆ
を形成する。このとき、図３３および３４を参照して、
レジスト膜３０ａをマスクとして用いているので、この
レジスト膜３０ａの側壁３８ａよりも外側に位置するポ
リシリコン膜２７ａの領域に高濃度のリンイオンが注入
されることになる。ここで、図３３は、図２９に示した
工程を説明するための部分断面拡大模式図であって、図
２９におけるｎ型薄膜電界効果トランジスタ１９が形成
される領域の部分断面拡大模式図である。図３４は、リ
ンイオンの注入によって形成されるｎ+型不純物領域３
ａとｎ-型不純物領域４ａとの不純物濃度と注入された
領域の位置との関係を示す模式的なグラフである。
【０１２４】なお、図２９におけるリンイオンの注入条
件としては、注入エネルギーを４．８〜６．４×１０
-15Ｊ（３０〜４０ｋｅＶ）とし、注入密度を１〜５×
１０15ｃｍ-2というような条件を用いることができる。
【０１２５】その後、レジスト膜３０ａ〜３０ｅを除去
する。そして、図３０に示すように、リンイオン３４を
注入することにより、延在部３９ａ、３９ｂ、３９ｇ〜
３９ｊ下に位置する領域にｎ-型不純物領域４ａ、４
ｂ、４ｄ〜４ｇを形成する。このときの注入条件として
は、たとえば注入エネルギーを８．０×１０-15Ｊ（５
０ｋｅＶ）とし、注入密度を１×１０14ｃｍ-2以下とす
るような条件を用いることができる。
【０１２６】そして、この際、延在部３９ａ、３９ｂ、
３９ｇ〜３９ｊには、傾斜側壁４０ａ〜４０ｆが形成さ
れているため、図３４に示すように、たとえばｎ-型不
純物領域４ａにおける不純物濃度は、ゲート電極８ａの
側壁２４ａ（図３３参照）下に位置する領域が最も小さ
く、側壁２４ａから離れて、傾斜側壁４０ａの終端４１
ａの位置に近づくに従って、不純物濃度が徐々に大きく
なるようにすることができる。このように、傾斜側壁４
０ａ〜４０ｆを利用することにより、ゲート電極から離
れるに従って不純物濃度が徐々に高くなっていくような
ｎ-型不純物領域４ａ、４ｂ、４ｄ〜４ｇを容易に形成
することができる。
【０１２７】また、このような濃度分布を有するｎ-型
不純物領域４ａ、４ｂ、４ｄ〜４ｇを形成すれば、図２
６および２７において説明したように、このｎ-型不純
物領域における電界集中を有効に防止することができ
る。
【０１２８】次に、図３１に示すように、レジスト膜３
５ａ〜３５ｄを形成する。この図３１に示した工程で
は、基本的に図２０に示した工程と同様の工程を実施す
る。このようにして、ゲート電極８ｂを形成する。この
後、レジスト膜３５ａ〜３５ｄを除去する。
【０１２９】その後、図３２に示すように、ｐ型電界効
果トランジスタ２０が形成された領域以外の領域にレジ
スト膜３５ａ、３５ｃ、３５ｄを形成する。その後、図
２１に示した工程と同様に、ボロンイオン３６を注入す
ることにより、ｐ型不純物領域５ａ、５ｂを形成する。
【０１３０】その後、本発明の実施の形態４における図
２１に示した工程の後に実施した工程と同様の工程を行
なうことにより、図２６および２７に示した液晶表示装
置を容易に得ることができる。
【０１３１】図２８〜３２に示した工程によれば、上述
した効果に加えて、本発明の実施の形態４における液晶
表示装置の製造方法によって得られる効果と同様の効果
を得ることもできる。
【０１３２】なお、図２８に示した工程において、絶縁
膜３７をエッチングする際のエッチング条件を調整する
ことにより、図３５に示すように、延在部３９ａが絶縁
膜上部表面４４と傾斜側壁４０ａとを備えるように形成
することも可能である。図３５は、本発明の実施の形態
７における液晶表示装置の製造方法の変形例を説明する
ための部分断面拡大模式図であり、図２８に示した工程
の変形例を示す。図３５を参照して、傾斜側壁４０ａと
絶縁膜上部表面４４とは傾斜側壁上端４３において接続
している。そして、傾斜側壁４０ａは、ｎ+型不純物領
域３ａ（図２７参照）になるべきポリシリコン膜２７ａ
の領域上に位置する絶縁膜３７の部分の上部表面と傾斜
側壁終端４１ａにおいて接続されている。
【０１３３】図３５において示したような構造を得るよ
うなエッチング工程を行なうことにより、図３６に示す
ような液晶表示装置を得ることができる。図３６は、図
３５に示した工程を用いて形成された液晶表示装置の部
分断面拡大模式図であり、図２７に対応する。図３６を
参照して、液晶表示装置は、基本的には図２７に示した
液晶表示装置と同様の構造を備えるが、ゲート絶縁膜７
ａの延在部３９ａ、３９ｂは、絶縁膜上部表面４４ａ、
４４ｂと傾斜側壁４０ａ、４０ｂとをそれぞれ備えてい
る。そして、傾斜側壁４０ａ、４０ｂは、それぞれ絶縁
膜上部表面４４ａ、４４ｂと傾斜側壁上端４３ａ、４３
ｂにおいて接続されている。また、傾斜側壁４０ａ、４
０ｂは、ｎ+型不純物領域３ａ、３ｂ上に位置する絶縁
膜部分の上部表面と傾斜側壁終端４１ａ、４１ｂにおい
て接続されている。そして、この傾斜側壁終端４１ａ、
４１ｂの下に位置する領域に、ｎ+型不純物領域３ａ、
３ｂとｎ-型不純物領域４ａ、４ｂとの境界部２５ａ、
２５ｂが位置している。
【０１３４】図３６に示したような構造の液晶表示装置
によっても、図２６および２７に示した液晶表示装置に
よって得られる効果と同様の効果を得ることができる。
【０１３５】（実施の形態８）図３７は、本発明の液晶
表示装置の実施の形態８の製造方法を説明するための断
面模式図である。図３７を参照して、液晶表示装置の製
造方法を説明する。
【０１３６】図３７は、本発明の実施の形態７における
液晶表示装置の製造方法の図２８に示した工程に対応し
ている。そして、ゲート電極８ａ、８ｃ、８ｄ、容量電
極８ｅ、導電体膜２９を形成するまでの工程は図２８に
示した工程と同様であるが、傾斜側壁４０ａ〜４０ｆを
形成する工程が異なる。つまり、図２８に示した工程に
おいては、この傾斜側壁４０ａ〜４０ｆを形成するため
に等方性エッチングを用いていたのに対し、図３７に示
した工程では、レジスト後退法を用いる。ここで、レジ
スト後退法とは、以下のような手法である。つまり、絶
縁膜３７を異方性エッチングする際に、レジスト膜３０
ａ〜３０ｅも同時にエッチングできるようにたとえばＯ
2ガスを混入したエッチングガスを用いることによっ
て、絶縁膜３７をエッチングすると同時にレジスト膜３
０ａ〜３０ｅも徐々にエッチングする。この結果、絶縁
膜３７のエッチングに際して、徐々にレジスト膜３０ａ
〜３０ｅが小さくなる。そして、このレジスト膜３０ａ
〜３０ｅが小さくなるのに従って、絶縁膜３７において
エッチングされる領域が徐々に広くなっていく。そし
て、絶縁膜３７において、エッチングを受ける時間が連
続的に変化する部分を形成することができるので、この
結果傾斜側壁４０ａ〜４０ｆを形成することができる。
【０１３７】このレジスト後退法について、図３８およ
び３９を参照して説明する。図３８および３９は、図３
７に示した工程を説明するための液晶表示装置の部分断
面拡大模式図である。図３８は絶縁膜３７がレジスト後
退法を用いたエッチングを受ける前の状態を示してい
る。図３９はレジスト後退法を用いたエッチングによっ
て絶縁膜３７が部分的に除去された後の状態を示してい
る。図３８を参照して、まず、予めレジスト膜３０ａに
対する露光、現像処理後にベーク処理を行うことによ
り、レジスト膜３０ａの側壁３８ａにある程度傾斜を付
けておく。そして、上述のように絶縁膜３７を除去する
ためのエッチングにおいて、レジスト膜３０ａもある程
度除去されるような条件でエッチングを行なう。この結
果、図３９に示すように、レジスト膜３０ａがエッチン
グにより部分的に除去されることによりそのサイズが小
さくなる。その結果、このレジスト膜３０ａが小さくな
る（後退する）に従って、絶縁膜３７のエッチングを受
ける領域もゲート電極８ａ側へと徐々に広がっていくこ
とになる。そして、絶縁膜３７において、エッチングを
受ける時間が連続的に変化する領域ができる。このエッ
チングされる時間が連続的に変化した領域がすなわち傾
斜側壁４０ａとなる。傾斜側壁４０ａの終端４１ａは、
エッチング開始前の図３８に示したレジスト膜３０ａの
端部の位置に対応し、傾斜側壁の上端４３ａの位置は、
図３９に示したエッチングにより後退したレジスト膜３
０ａの終端の位置に対応する。
【０１３８】このように、図３７に示したような工程の
後、図２９〜３２に示した工程と同様の工程を実施する
ことにより、図３６に示した液晶表示装置と同様の構造
を備える液晶表示装置を得ることができる。
【０１３９】そして、図３７に示した本発明の実施の形
態８における液晶表示装置の製造方法では、本発明の実
施の形態７における液晶表示装置の製造方法によって得
られる効果に加えて、レジスト後退法におけるエッチン
グ条件を種々変更することによって、傾斜側壁４０ａ〜
４０ｆの傾斜角や、この傾斜側壁４０ａ〜４０ｆの大き
さなど、延在部３９ａ〜３９ｆの形状を任意に調整する
ことが可能である。
【０１４０】また、図３７に示した本発明の実施の形態
８における液晶表示装置の製造方法の変形例として、図
４０〜４２に示したような方法を用いることもできる。
図４０〜４２は、図３７に示した本発明の実施の形態８
による液晶表示装置の製造方法の変形例を示す断面模式
図である。図４０〜４２を参照して、液晶表示装置の製
造方法を説明する。
【０１４１】図４０は、基本的には図３７に示した工程
と同様の工程である。ただし、図４０に示した工程にお
いては、ｎ+型不純物領域３ａ〜３ｆとなるべきポリシ
リコン膜２７ａ、２７ｃの領域上から絶縁膜３７（図３
７参照）をほとんど除去している。これは、図４３に示
すように、レジスト後退法において、レジスト膜３０ａ
が除去されるエッチングレートを大きくすることによ
り、レジスト膜３０ａの終端とゲート電極８ａの側壁２
４ａとの位置がほぼ一致するまで、レジスト膜３０ａの
エッチングを行なうことにより実現できる。このように
すれば、ポリシリコン膜２７ａの上部表面４５ａを露出
させることができる。なお、図４３は、図４０に示した
液晶表示装置の部分断面拡大模式図である。
【０１４２】図４０に示した工程の後、レジスト膜３０
ａ〜３０ｅを除去する。そして、図４１に示すように、
リンイオン３３をゲート絶縁膜７ａ、７ｃ、７ｄをマス
クとして注入することにより、ｎ+型不純物領域３ａ〜
３ｆを形成する。この図４１に示した工程は、基本的に
は図９に示した工程に対応する。そして、図４１におけ
るリンイオン３３の注入条件は、基本的には図９におけ
るリンイオン３３の注入条件と同様である。
【０１４３】その後、図４２に示すように、電極８ａ、
８ｃ、８ｄをマスクとしてリンイオン３４を注入するこ
とによりｎ-型不純物領域４ａ、４ｂ、４ｄ〜４ｇを形
成する。この図４２に示した工程は、基本的には図６に
示した工程に対応し、このリンイオン３４を注入する際
の条件としては図６に示した工程におけるリンイオン３
４を注入する注入条件を用いることができる。
【０１４４】その後、図７および８に示した工程を実施
することにより、図２６および２７に示した液晶表示装
置とほぼ同様の構造を備える液晶表示装置を得ることが
できる。ただし、この図４０〜４２に示した製造方法を
用いて形成される液晶表示装置においては、ｎ+型不純
物領域３ａ〜３ｆ上にはゲート絶縁膜７ａ、７ｃ、７ｄ
の一部である絶縁膜部分は延在していない。
【０１４５】そして、図４０〜４２に示した液晶表示装
置の製造方法によれば、本発明の実施の形態２による液
晶表示装置の製造方法によって得られる効果に加えて、
図３７に示した液晶表示装置の製造方法において説明し
たレジスト後退法を用いることによる効果も同時に得る
ことができる。
【０１４６】（実施の形態９）図４４は、本発明による
液晶表示装置の実施の形態９の製造方法を説明するため
の断面模式図である。図４４を参照して、液晶表示装置
の製造方法を説明する。
【０１４７】まず、本発明の実施の形態４における液晶
表示装置の製造方法の図１７に示した工程を実施した
後、レジスト膜３０ａ〜３０ｅ（図１７参照）を除去す
る。その後、図４４に示すように、リンイオン４６を注
入することにより、ｎ+型不純物領域３ａ〜３ｆとｎ-型
不純物領域４ａ、４ｂ、４ｄ〜４ｇとを同時に形成す
る。これは、延在部３９ａ、３９ｂ、３９ｇ〜３９ｊの
膜厚と、ｎ+型不純物領域３ａ〜３ｆ上に位置する絶縁
膜部分との膜厚が異なることを利用している。この点を
図４５を参照して説明する。図４５は、絶縁膜を介して
一定条件で不純物イオンを注入した場合の、絶縁膜の膜
厚と、不純物の注入を受けた領域のシート抵抗との関係
を示す模式的なグラフである。図４５を参照して、横軸
は絶縁膜の膜厚を示し、縦軸は不純物イオンが注入され
た領域のシート抵抗値を示している。図４５からもわか
るように、同一エネルギーの不純物イオンを注入する場
合、その注入される領域上に形成されている絶縁膜の膜
厚を変えることにより、不純物イオンが注入された領域
のシート抵抗値が変化することがわかる。これは、絶縁
膜の膜厚によって、不純物イオンが注入されるべき領域
にまで到達するその不純物イオンの到達量が変化するた
めである。そして、ｎ+型不純物領域として必要なシー
ト抵抗値の範囲を領域Ｂとし、ｎ-型不純物領域として
必要なシート抵抗値の範囲を領域Ａで表わすと、絶縁膜
の膜厚と注入する不純物イオンの条件を調整することに
より、単一の不純物イオンの注入エネルギーにより、同
時にｎ+型不純物領域とｎ-型不純物領域とを形成するこ
とができる。たとえば、ｎ+型不純物領域３ａ〜３ｆ上
に位置する絶縁膜部分の膜厚を図４５に示すｔ１とし、
延在部３９ａ、３９ｂ、３９ｇ〜３９ｊの膜厚を図４５
におけるｔ２と設定した場合、不純物イオンの注入エネ
ルギーを適当に選択すればｎ+型不純物領域のシート抵
抗値をＲ１、ｎ-型不純物領域のシート抵抗値をＲ２と
することができる。
【０１４８】つまり、図４４におけるリンイオン６の注
入エネルギーおよび注入密度と、延在部３９ａ、３９
ｂ、３９ｇ〜３９ｊの膜厚およびｎ+型不純物領域３ａ
〜３ｆとなるべき領域上に位置する絶縁膜部分の膜厚と
を調整することにより、ｎ+型不純物領域３ａ〜３ｆと
ｎ-型不純物領域４ａ、４ｂ、４ｄ〜４ｇとを同時に形
成することが可能である。たとえば、延在部３９ａ、３
９ｂ、３９ｇ〜３９ｊの膜厚（ゲート絶縁膜７ａ、７
ｃ、７ｄの膜厚）を８０ｎｍ、ｎ+型不純物領域３ａ〜
３ｆ上に位置する絶縁膜部分の膜厚を４０ｎｍとした場
合、リンイオン４６の注入エネルギーを４．８×１０
-15Ｊ（３０ｋｅＶ）、注入密度を５×１０15ｃｍ-2と
すれば、所定のシート抵抗値を有するｎ+型不純物領域
３ａ〜３ｆとｎ-型不純物領域４ａ、４ｂ、４ｄ〜４ｇ
を同時に形成することができる。
【０１４９】なお、このリンイオン４６の注入条件は、
ゲート絶縁膜６ａ、６ｃ、６ｄなどの膜厚との関係で調
整可能であるが、たとえば４．８〜６．４×１０-15Ｊ
（３０〜４０ｋｅＶ）という範囲での注入エネルギーお
よび１〜５×１０15ｃｍ-2という範囲の注入密度から選
択することができる。
【０１５０】そして、図４４に示した工程の後、図２０
および２１に示した工程を実施することにより図１５お
よび１６に示した液晶表示装置と同様の構造を備える液
晶表示装置を容易に得ることができる。
【０１５１】そして、図４４に示した液晶表示装置の製
造方法によれば、図２２に示した液晶表示装置の製造方
法の実施の形態５による効果と同様の効果を得ることが
できると同時に、図１〜８に示した液晶表示装置の製造
方法よりもさらにリンイオンの注入工程を１回省略する
ことができるため、液晶表示装置の製造工程をより簡略
化することができる。その結果、液晶表示装置の製造コ
ストを低減できる。
【０１５２】（実施の形態１０）図４６は、本発明によ
る液晶表示装置の実施の形態１０の製造方法を説明する
ための断面模式図である。図４６を参照して、液晶表示
装置の製造方法を説明する。
【０１５３】まず、図３７に示した工程と同様の工程を
実施することにより、レジスト後退法を用いて傾斜側壁
４０ａ〜４０ｆを有する延在部３９ａ、３９ｂ、３９ｇ
〜３９ｊを形成する。なお、レジスト後退法のエッチン
グ条件を調整することにより、傾斜側壁４０ａ〜４０ｆ
の上端がゲート電極８ａ、８ｃ、８ｄの側壁と直接接続
されたような構造とする。その後、レジスト膜３０ａ〜
３０ｅ（図３７参照）を除去する。そして、図４６に示
すように、リンイオン４６を注入することにより、ｎ+
型不純物領域３ａ〜３ｆとｎ-型不純物領域４ａ、４
ｂ、４ｄ〜４ｇとを同時に形成する。この図４６に示し
た工程は、図４４に示した工程に対応する。
【０１５４】その後、図３１および３２に示した工程と
同様の工程を実施することにより、図２６および２７に
示した液晶表示装置と同様の構造を備える液晶表示装置
を容易に得ることができる。そして、図４６に示した液
晶表示装置の製造方法によれば、本発明の実施の形態９
において説明した液晶表示装置の製造方法における効果
と同様の効果を得られると同時に、図２８〜３２におい
て示した本発明の実施の形態７による液晶表示装置の製
造方法によって得られる効果と同様の効果を得ることが
できる。
【０１５５】なお、本発明の実施の形態９および実施の
形態１０に示した工程は、本発明の実施の形態１〜８に
示した液晶表示装置の製造方法に適用することができ
る。
【０１５６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【０１５７】
【発明の効果】このように、本発明によれば、高い位置
精度を有するソースおよびドレイン領域を備える薄膜電
界効果トランジスタを得ることができるので、半導体装
置の信頼性を向上させることができる。また、このよう
な半導体装置を液晶表示装置に適用することにより、均
一かつ良好な表示特性を有する液晶表示装置を得ること
ができる。
【図面の簡単な説明】
【図１】 本発明による液晶表示装置の実施の形態１を
示す断面模式図である。
【図２】 図１に示した液晶表示装置の部分断面拡大模
式図である。
【図３】 図１および２に示した液晶表示装置の製造方
法の第１工程を説明するための断面模式図である。
【図４】 図１および２に示した液晶表示装置の製造方
法の第２工程を説明するための断面模式図である。
【図５】 図１および２に示した液晶表示装置の製造方
法の第３工程を説明するための断面模式図である。
【図６】 図１および２に示した液晶表示装置の製造方
法の第４工程を説明するための断面模式図である。
【図７】 図１および２に示した液晶表示装置の製造方
法の第５工程を説明するための断面模式図である。
【図８】 図１および２に示した液晶表示装置の製造方
法の第６工程を説明するための断面模式図である。
【図９】 本発明による液晶表示装置の実施の形態２の
製造方法を説明するための断面模式図である。
【図１０】 本発明による液晶表示装置の実施の形態３
の製造方法の第１工程を説明するための断面模式図であ
る。
【図１１】 本発明による液晶表示装置の実施の形態３
の製造方法の第２工程を説明するための断面模式図であ
る。
【図１２】 本発明による液晶表示装置の実施の形態３
の製造方法の第３工程を説明するための断面模式図であ
る。
【図１３】 本発明による液晶表示装置の実施の形態３
の製造方法の第４工程を説明するための断面模式図であ
る。
【図１４】 本発明による液晶表示装置の実施の形態３
の製造方法の第５工程を説明するための断面模式図であ
る。
【図１５】 本発明による液晶表示装置の実施の形態４
を示す断面模式図である。
【図１６】 図１５に示した液晶表示装置の部分断面拡
大模式図である。
【図１７】 図１５および１６に示した液晶表示装置の
製造方法の第１工程を説明するための断面模式図であ
る。
【図１８】 図１５および１６に示した液晶表示装置の
製造方法の第２工程を説明するための断面模式図であ
る。
【図１９】 図１５および１６に示した液晶表示装置の
製造方法の第３工程を説明するための断面模式図であ
る。
【図２０】 図１５および１６に示した液晶表示装置の
製造方法の第４工程を説明するための断面模式図であ
る。
【図２１】 図１５および１６に示した液晶表示装置の
製造方法の第５工程を説明するための断面模式図であ
る。
【図２２】 本発明による液晶表示装置の実施の形態５
の製造方法を説明するための断面模式図である。
【図２３】 本発明による液晶表示装置の実施の形態６
の製造方法の第１工程を説明するための断面模式図であ
る。
【図２４】 本発明による液晶表示装置の実施の形態６
の製造方法の第２工程を説明するための断面模式図であ
る。
【図２５】 本発明による液晶表示装置の実施の形態６
の製造方法の第３工程を説明するための断面模式図であ
る。
【図２６】 本発明による液晶表示装置の実施の形態７
を示す断面模式図である。
【図２７】 図２６に示した液晶表示装置の部分断面拡
大模式図である。
【図２８】 図２６および２７に示した液晶表示装置の
製造方法の第１工程を説明するための断面模式図であ
る。
【図２９】 図２６および２７に示した液晶表示装置の
製造方法の第２工程を説明するための断面模式図であ
る。
【図３０】 図２６および２７に示した液晶表示装置の
製造方法の第３工程を説明するための断面模式図であ
る。
【図３１】 図２６および２７に示した液晶表示装置の
製造方法の第４工程を説明するための断面模式図であ
る。
【図３２】 図２６および２７に示した液晶表示装置の
製造方法の第５工程を説明するための断面模式図であ
る。
【図３３】 図２９に示した工程を説明するための部分
断面拡大模式図である。
【図３４】 ｎ+型不純物領域３ａとｎ-型不純物領域４
ａとの不純物濃度と注入された領域の位置との関係を示
す模式的なグラフである。
【図３５】 本発明の実施の形態７における液晶表示装
置の製造方法の変形例を説明するための部分断面拡大模
式図である。
【図３６】 図３５に示した工程を用いて形成された液
晶表示装置の部分断面拡大模式図である。
【図３７】 本発明による液晶表示装置の実施の形態８
の製造方法を説明するための断面模式図である。
【図３８】 図３７に示した工程を説明するための液晶
表示装置の部分断面拡大模式図である。
【図３９】 図３７に示した工程を説明するための液晶
表示装置の部分断面拡大模式図である。
【図４０】 図３７に示した液晶表示装置の製造方法の
変形例の第１工程を説明するための断面模式図である。
【図４１】 図３７に示した液晶表示装置の製造方法の
変形例の第２工程を説明するための断面模式図である。
【図４２】 図３７に示した液晶表示装置の製造方法の
変形例の第３工程を説明するための断面模式図である。
【図４３】 図４０に示した液晶表示装置の部分断面拡
大模式図である。
【図４４】 本発明による液晶表示装置の実施の形態９
の製造方法を説明するための断面模式図である。
【図４５】 絶縁膜を介して一定条件で不純物イオンを
注入した場合の、絶縁膜の膜厚と、不純物の注入を受け
た領域のシート抵抗との関係を示す模式的なグラフであ
る。
【図４６】 本発明による液晶表示装置の実施の形態１
０の製造方法を説明するための断面模式図である。
【図４７】 従来の液晶表示装置を示す断面模式図であ
る。
【図４８】 図４７に示した従来の液晶表示装置の製造
方法の第１工程を説明するための断面模式図である。
【図４９】 図４７に示した従来の液晶表示装置の製造
方法の第２工程を説明するための断面模式図である。
【図５０】 図４７に示した従来の液晶表示装置の製造
方法の第３工程を説明するための断面模式図である。
【図５１】 図４７に示した従来の液晶表示装置の製造
方法の第４工程を説明するための断面模式図である。
【図５２】 従来の問題点を説明するための模式図であ
る。
【図５３】 従来の問題点を説明するための模式図であ
る。
【図５４】 従来の問題点を説明するためのもう１つの
模式図である。
【符号の説明】
１ ガラス基板、２ 下地膜、３ａ〜３ｆ ｎ+型不純
物領域、４ａ，４ｂ，４ｄ〜４ｇ ｎ-型不純物領域、
５ａ，５ｂ ｐ型不純物領域、６ａ〜６ｄ チャネル領
域、７ａ〜７ｄ ゲート絶縁膜、７ｅ，３７ 絶縁膜、
８ａ〜８ｄ ゲート電極、８ｅ，９ 容量電極、１０
層間絶縁膜、１１ａ〜１１ｇ，１４ コンタクトホー
ル、１２ａ〜１２ｆ メタル配線、１３ 平坦化膜、１
５ 画素電極、１６ 液晶、１７ 対向電極、１８ 上
ガラス基板、１９ ｎ型薄膜電界効果トランジスタ、２
０ ｐ型薄膜電界効果トランジスタ、２１ 容量、２２
画素用薄膜電界効果トランジスタ、２３ａ〜２３ｈ
延在部の側壁、２４ａ〜２４ｆ ゲート電極の側壁、２
５ａ，２５ｂ ｎ+型不純物領域とｎ-型不純物領域との
境界部、２６ａ，２６ｂ ｎ-型不純物領域の端部、２
７ａ〜２７ｃ ポリシリコン膜、２８，２９，２９ａ〜
２９ｃ 導電体膜、３０ａ〜３０ｅ，３５ａ〜３５ｅ
レジスト膜、３１ａ〜３１ｄ，３２ａ，３２ｂ，３８ａ
〜３８ｊ 側壁、３３，３４，４６ リンイオン、３６
ボロンイオン、３９ａ〜３９ｊ 延在部、４０ａ〜４
０ｊ 傾斜側壁、４１ａ、４１ｂ 傾斜側壁の終端部、
４２ ポリシリコン膜の端部、４３，４３ａ，４３ｂ
傾斜側壁の上端部、４４，４４ａ，４４ｂ 絶縁膜の上
部表面、４５ａ ポリシリコン膜の上部表面、４７ カ
ラーフィルタ、４８ａ，４８ｂ 配向膜。
フロントページの続き (72)発明者 村井 一郎 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 2H092 GA59 JA25 JA29 JA33 JA38 JA39 JA42 JA43 JA46 JB13 JB23 JB32 JB33 JB38 KA04 KA07 MA05 MA07 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA30 MA35 MA37 MA41 NA11 NA22 NA25 5F110 AA16 AA26 BB02 CC02 DD02 DD13 EE04 GG02 GG13 GG25 HJ01 HJ13 HL03 HL04 HL11 HM15 NN04 NN24 NN73 PP03 QQ04 QQ05 QQ11

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 基板と、 前記基板の主表面上に形成され、チャネル領域を介して
    隣接するソースおよびドレイン領域を含む半導体膜と、 前記チャネル領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、側壁を有するゲート電
    極とを備え、 前記ゲート絶縁膜は、前記ゲート電極の側壁より外側に
    位置する側壁を有する延在部を含み、 前記ソースおよびドレイン領域の一方は、前記延在部の
    側壁から離れた前記半導体膜の領域に形成された高濃度
    不純物領域と、前記高濃度不純物領域より相対的に不純
    物の濃度が低く、前記延在部下に位置する前記半導体膜
    の領域に形成された低濃度不純物領域とを含む、半導体
    装置。
  2. 【請求項２】 前記延在部の側壁は前記基板の主表面に
    対して傾斜するように形成されている、請求項１に記載
    の半導体装置。
  3. 【請求項３】 前記ゲート絶縁膜は、前記延在部の側壁
    から前記高濃度不純物領域上にまで延在する絶縁膜部分
    を含み、 前記絶縁膜部分の膜厚は前記ゲート絶縁膜の延在部の膜
    厚より薄い、請求項１または２に記載の半導体装置。
  4. 【請求項４】 請求項１〜３のいずれか１項に記載の半
    導体装置を備える液晶表示装置。
  5. 【請求項５】 基板上に半導体膜を形成する工程と、 前記半導体膜上に絶縁膜を形成する工程と、 前記絶縁膜上に導電体膜を形成する工程と、 前記導電体膜上に側壁を有するレジスト膜を形成する工
    程と、 前記レジスト膜をマスクとして、エッチングを用いて前
    記導電体膜を部分的に除去することにより、前記レジス
    ト膜の側壁の位置より内側に側壁を有するゲート電極を
    形成する工程と、 前記レジスト膜をマスクとして、エッチングを用いて前
    記絶縁膜を部分的に除去することにより、前記ゲート電
    極の側壁より外側に位置する側壁を有する延在部を含む
    ゲート絶縁膜を形成する工程と、 前記レジスト膜をマスクとして、前記半導体膜に不純物
    を注入することにより、前記延在部の側壁から離れた前
    記半導体膜の領域に、ソースおよびドレイン領域の一方
    の高濃度不純物領域を形成する工程と、 前記レジスト膜を除去する工程と、 前記レジスト膜を除去する工程の後、前記ゲート電極を
    マスクとして前記半導体膜に不純物を注入することによ
    り、前記延在部下に位置する前記半導体膜の領域に前記
    高濃度不純物領域より相対的に不純物の濃度が低い、ソ
    ースおよびドレイン領域の一方の低濃度不純物領域を形
    成する工程とを備える、半導体装置の製造方法。
  6. 【請求項６】 基板上に半導体膜を形成する工程と、 前記半導体膜上に絶縁膜を形成する工程と、 前記絶縁膜上に導電体膜を形成する工程と、 前記導電体膜上に側壁を有するレジスト膜を形成する工
    程と、 前記レジスト膜をマスクとして、エッチングを用いて前
    記導電体膜を部分的に除去することにより、前記レジス
    ト膜の側壁の位置より内側に側壁を有するゲート電極を
    形成する工程と、 前記レジスト膜をマスクとして、エッチングを用いて前
    記絶縁膜を部分的に除去することにより、前記ゲート電
    極の側壁より外側に位置する側壁を有する延在部を含む
    ゲート絶縁膜を形成する工程と、 前記レジスト膜を除去する工程と、 前記ゲート絶縁膜をマスクとして、前記半導体膜に不純
    物を注入することにより、前記延在部の側壁から離れた
    前記半導体膜の領域にソースおよびドレイン領域の一方
    の高濃度不純物領域を形成する工程と、 前記ゲート電極をマスクとして、前記半導体膜に不純物
    を注入することにより、前記延在部下に位置する前記半
    導体膜の領域に前記高濃度不純物領域より相対的に不純
    物の濃度が低い、ソースおよびドレイン領域の一方の低
    濃度不純物領域を形成する工程とを備える、半導体装置
    の製造方法。
  7. 【請求項７】 前記高濃度不純物領域を形成する工程と
    前記低濃度不純物領域を形成する工程とを同時に行な
    う、請求項６に記載の半導体装置の製造方法。
  8. 【請求項８】 前記ゲート絶縁膜を形成する工程では、
    前記高濃度不純物領域となるべき半導体膜上に前記ゲー
    ト絶縁膜の延在部の膜厚より薄い膜厚を有する絶縁膜部
    分を残存させる、請求項５〜７のいずれか１項に記載の
    半導体装置の製造方法。
  9. 【請求項９】 前記低濃度不純物領域と前記高濃度不純
    物領域とに注入される不純物はｎ型導電性不純物であ
    り、 前記ゲート電極と前記ゲート絶縁膜と前記ソースおよび
    ドレイン領域とはｎ型薄膜電界効果トランジスタを構成
    し、 前記ｎ型薄膜電界効果トランジスタのゲート電極を形成
    する工程に先立ち実施されるｐ型薄膜電界効果トランジ
    スタを形成する工程をさらに備え、 前記ｐ型薄膜電界効果トランジスタを形成する工程は、 前記導電体膜上にレジスト膜を形成する工程と、 前記レジスト膜をマスクとして、前記導電体膜を部分的
    に除去することにより、前記ｐ型薄膜電界効果トランジ
    スタのゲート電極を形成するとともに、前記ｎ型薄膜電
    界効果トランジスタが形成されるべき領域上に前記導電
    体膜を残存させる工程と、 前記ｐ型薄膜電界効果トランジスタのゲート電極と前記
    ｎ型薄膜電界効果トランジスタが形成されるべき領域上
    に残存させた前記導電体膜とをマスクとして、前記半導
    体膜にｐ型導電性不純物を注入することにより、前記ｐ
    型薄膜電界効果トランジスタのソースおよびドレイン領
    域の一方を形成する工程とを含む、請求項５〜８のいず
    れか１項に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記ゲート絶縁膜を形成する工程で
    は、前記延在部の側壁を前記基板の主表面に対して傾斜
    するように形成する、請求項５〜９のいずれか１項に記
    載の半導体装置の製造方法。
  11. 【請求項１１】 前記ゲート絶縁膜を形成する工程で
    は、等方性エッチングにより前記絶縁膜を部分的に除去
    することにより、前記延在部の側壁を前記基板の主表面
    に対して傾斜させる、請求項１０に記載の半導体装置の
    製造方法。
  12. 【請求項１２】 前記ゲート絶縁膜を形成する工程で
    は、レジスト後退法を用いて前記延在部の側壁を前記基
    板の主表面に対して傾斜させる、請求項１０に記載の半
    導体装置の製造方法。
  13. 【請求項１３】 請求項５〜１２のいずれか１項に記載
    の半導体装置の製造方法を用いた液晶表示装置の製造方
    法。
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KR10-2000-0075516A KR100390664B1 (ko) 1999-12-13 2000-12-12 반도체 장치 및 그의 제조 방법
TW089126553A TW499618B (en) 1999-12-13 2000-12-13 Semiconductor device, liquid crystal display device, and manufacturing method thereof
CNB001355686A CN1168148C (zh) 1999-12-13 2000-12-13 制造半导体装置和液晶显示装置的方法
US09/730,006 US20030034492A1 (en) 1999-12-13 2001-04-10 Semiconductor device and liquid crystal display device
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1469340A1 (en) * 2001-09-28 2004-10-20 Koninklijke Philips Electronics N.V. Reflecting electrode forming method and liquid crystal display
KR101131135B1 (ko) * 2005-11-14 2012-04-03 삼성전자주식회사 박막 트랜지스터 및 그 제조방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168343A (ja) * 1999-12-13 2001-06-22 Mitsubishi Electric Corp 半導体装置、液晶表示装置、半導体装置の製造方法、液晶表示装置の製造方法
US6897477B2 (en) 2001-06-01 2005-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device
TWI366218B (en) * 2004-06-01 2012-06-11 Semiconductor Energy Lab Method for manufacturing semiconductor device
JP4063266B2 (ja) * 2004-09-30 2008-03-19 セイコーエプソン株式会社 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器
JP2006332172A (ja) * 2005-05-24 2006-12-07 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
WO2007142163A1 (en) 2006-06-09 2007-12-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2008112136A (ja) * 2006-10-04 2008-05-15 Mitsubishi Electric Corp 表示装置及びその製造方法
US7591076B2 (en) * 2007-10-04 2009-09-22 William Frank Varnedoe Multifunctional squaring jig
KR101256708B1 (ko) * 2009-06-29 2013-04-19 엘지디스플레이 주식회사 액정표시장치의 제조방법
JP5539029B2 (ja) * 2010-05-28 2014-07-02 キヤノン株式会社 固体撮像装置の製造方法
US20190214503A1 (en) * 2018-01-08 2019-07-11 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. A p-type thin-film transistor and manufacturing method for the same
CN208422916U (zh) 2018-08-07 2019-01-22 京东方科技集团股份有限公司 阵列基板及显示装置
CN111312724B (zh) * 2020-02-24 2023-04-07 合肥鑫晟光电科技有限公司 一种阵列基板、其制作方法及显示装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01125866A (ja) * 1987-11-10 1989-05-18 Citizen Watch Co Ltd 半導体集積回路の製造方法
JPH02181963A (ja) * 1989-01-09 1990-07-16 Nec Corp 半導体装置の製造方法
JPH04260336A (ja) * 1991-02-15 1992-09-16 Matsushita Electron Corp 薄膜トランジスタの製造方法と液晶表示装置の製造方法
KR960001611B1 (ko) 1991-03-06 1996-02-02 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법
JP2564725B2 (ja) * 1991-12-24 1996-12-18 株式会社半導体エネルギー研究所 Ｍｏｓ型トランジスタの作製方法
US5668019A (en) * 1992-01-30 1997-09-16 Mitsubishi Denki Kabushiki Kaisha Method of fabricating thin film transistor
JPH0675247A (ja) * 1992-06-25 1994-03-18 Sony Corp 液晶ディスプレイ駆動用ｔｆｔ基板
JP2990233B2 (ja) * 1992-07-03 1999-12-13 株式会社半導体エネルギー研究所 液晶電気光学装置
JP2935083B2 (ja) * 1992-10-22 1999-08-16 カシオ計算機株式会社 薄膜トランジスタの製造方法
JPH06169086A (ja) * 1992-11-30 1994-06-14 Sanyo Electric Co Ltd 多結晶シリコン薄膜トランジスタ
JPH06301056A (ja) * 1993-04-15 1994-10-28 Seiko Epson Corp 薄膜半導体装置の製造方法
JPH07211912A (ja) * 1994-01-21 1995-08-11 Fuji Xerox Co Ltd 薄膜トランジスタ及びその製造方法
JPH07211913A (ja) 1994-01-27 1995-08-11 Hitachi Ltd 半導体装置及びその製造方法
DE19500380C2 (de) * 1994-05-20 2001-05-17 Mitsubishi Electric Corp Aktivmatrix-Flüssigkristallanzeige und Herstellungsverfahren dafür
US5741732A (en) * 1995-05-03 1998-04-21 Sony Corporation Method for detecting implantation mask misalignment
US6037195A (en) * 1997-09-25 2000-03-14 Kabushiki Kaisha Toshiba Process of producing thin film transistor
TW418539B (en) * 1998-05-29 2001-01-11 Samsung Electronics Co Ltd A method for forming TFT in liquid crystal display
KR100425858B1 (ko) * 1998-07-30 2004-08-09 엘지.필립스 엘시디 주식회사 박막트랜지스터및그제조방법
JP2000174282A (ja) * 1998-12-03 2000-06-23 Semiconductor Energy Lab Co Ltd 半導体装置
JP3483484B2 (ja) * 1998-12-28 2004-01-06 富士通ディスプレイテクノロジーズ株式会社 半導体装置、画像表示装置、半導体装置の製造方法、及び画像表示装置の製造方法
US6207995B1 (en) 1999-02-23 2001-03-27 Advanced Micro Devices, Inc. High K integration of gate dielectric with integrated spacer formation for high speed CMOS
JP5020428B2 (ja) * 1999-08-30 2012-09-05 三星電子株式会社 トップゲート形ポリシリコン薄膜トランジスター製造方法
JP2001168343A (ja) * 1999-12-13 2001-06-22 Mitsubishi Electric Corp 半導体装置、液晶表示装置、半導体装置の製造方法、液晶表示装置の製造方法
JP2001250955A (ja) * 2000-03-07 2001-09-14 Seiko Epson Corp 半導体装置の製造方法、アクティブマトリクス基板の製造方法及び電気光学装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1469340A1 (en) * 2001-09-28 2004-10-20 Koninklijke Philips Electronics N.V. Reflecting electrode forming method and liquid crystal display
EP1469340A4 (en) * 2001-09-28 2005-06-08 Koninkl Philips Electronics Nv REFLECTION ELECTRODE FORMATION METHOD AND LIQUID CRYSTAL DISPLAY
KR101131135B1 (ko) * 2005-11-14 2012-04-03 삼성전자주식회사 박막 트랜지스터 및 그 제조방법

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