JP2001250955A - 半導体装置の製造方法、アクティブマトリクス基板の製造方法及び電気光学装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＴＦＴのＬＤＤ長のばらつきを抑え、ゲート
電極とＬＤＤ構造との位置ずれを無くし、その結果、特
性の経時劣化を招くおそれの無い半導体装置の製造方
法、アクティブマトリクス基板の製造方法及び電気光学
装置を提供する。 【解決手段】 本発明の半導体装置の製造方法は、レジ
スト膜２０４ａをマスクにしてマスク用絶縁膜をパター
ニングしてハードマスク２０３ａとし、ハードマスク２
０３ａのパターンをマスクにしてゲート電極形成用導電
膜をパターニングし、ハードマスク２０３ａのパターン
より小さいゲート電極５を形成するゲート電極形成工程
と、ハードマスク２０３ａ及びゲート電極５をマスクに
してシリコン膜３に高濃度の不純物を導入する高濃度不
純物導入工程と、ハードマスク２０３ａを除去し、ゲー
ト電極５をマスクにしてシリコン膜３に低濃度の不純物
を導入する低濃度不純物導入工程とを有することを特徴
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ：thin film transistor）を備えた半導体装置
の製造方法、アクティブマトリクス基板の製造方法及び
電気光学装置に関し、特に、ＬＤＤ（Lightly Doped Dr
ain）構造のＴＦＴを形成するための技術に関するもの
である。

【０００２】

【従来の技術】従来、各種の半導体装置のうち、アクテ
ィブマトリクス型表示デバイスである液晶表示装置等の
電気光学装置の駆動回路内蔵型のアクティブマトリクス
基板、あるいは電流駆動制御型表示装置用のアクティブ
マトリクス基板などにおいては、画素スイッチング素
子、あるいは駆動回路を構成するスイッチング素子とし
てＴＦＴが用いられている。また、アクティブマトリク
ス基板においてＴＦＴの耐電圧の向上あるいはオフリー
ク電流の低減を図るために、ＴＦＴをＬＤＤ構造あるい
はオフセットゲート構造とする技術が多用されている。
特に、液晶表示装置においては、能動素子であるＴＦＴ
は特性の経時劣化を防止する必要があるためにＬＤＤ構
造とされている。

【０００３】このＬＤＤ構造のＮ型のＴＦＴは、従来、
以下の方法で製造される。まず、図８（ａ）に示す基板
１０１１の上に、図８（ｂ）に示すように、下地保護膜
（図示せず）、シリコン膜１０１２（半導体膜）を順次
形成した後、図８（ｃ）に示すように、シリコン膜１０
１２をパターニングし、島状のシリコン膜１０１２とす
る。次に、図８（ｄ）に示すように、島状のシリコン膜
１０１２及び基板１０１１の表面にゲート絶縁膜１０１
３を形成した後、シリコン膜１０１２に対峙するゲート
絶縁膜１０１３の表面に導電膜を形成し、それをパター
ニングしてゲート電極１０１４とする。次に、図８
（ｅ）に示すように、ゲート電極１０１４をマスクとし
てリン（³¹Ｐ）イオンなどのＮ型の不純物を低濃度にシ
リコン膜１０１２に導入する。その結果、シリコン膜１
０１２には、ゲート電極１０１４に対してセルフアライ
ン的に低濃度Ｎ型領域１１５１が形成される。一方、シ
リコン膜１０１２のうち不純物が導入されなかった部分
はチャネル形成領域１０１７となる。

【０００４】次に、図８（ｆ）に示すように、ゲート電
極１０１４をやや広めに覆うレジストマスク１０５５を
形成した後、図８（ｇ）に示すように、リン（³¹Ｐ）イ
オンなどのＮ型の不純物を低濃度にシリコン膜１０１２
に導入する。その結果、低濃度Ｎ型領域１１５１の一部
である内側の所定領域を除く部分は高濃度Ｎ型領域１１
５２となる。次に、図８（ｈ）に示すように、レジスト
マスク１０５５を除去した後、ゲート電極１０１４の表
面側に層間絶縁膜１０１８を形成し、この層間絶縁膜１
０１８に高濃度Ｎ型領域１１５２に達するコンタクトホ
ール１０１９を形成し、層間絶縁膜１０１８のコンタク
トホール１０１９を介して高濃度Ｎ型領域１１５２に電
気的に接続するソース電極１０５１およびドレイン電極
１０５２を形成する。

【０００５】このように構成したＴＦＴ１０１０は、ソ
ース・ドレイン領域１０１５のうち、ソース電極１０５
１およびドレイン電極１０５２が電気的に接続する部分
が高濃度Ｎ型領域１１５２で、ゲート電極１０１４の端
部にゲート絶縁膜１０１３を介して対峙する部分が低濃
度領域１１５１であるＬＤＤ構造を有することになる。
なお、オフセットゲート構造のＮ型のＴＦＴを製造する
には、図８（ｅ）に示す低濃度Ｎ型不純物の導入工程を
省略すればよい。この時、ＴＦＴ１０１０は、前記の低
濃度Ｎ型領域１１５１に相当する部分がチャネル形成領
域１０１７と不純物濃度が同一のオフセットゲート構造
を有することとなる。また、ＬＤＤ構造あるいはオフセ
ットゲート構造のＰ型のＴＦＴを製造するには、導入す
る不純物をホウ素（¹¹Ｂ）イオンなどのＰ型の不純物と
すればよい。

【０００６】

【発明が解決しようとする課題】ところで、上述したＬ
ＤＤ構造のＴＦＴは、ドレイン端に掛かる高電界を緩和
して信頼性を上げるために、抵抗の高い低濃度領域１１
５１の幅を安定させる必要がある。また、製造コストを
低減するために、出来るだけ工程を簡略化する必要があ
り、特に、低濃度領域１１５１の形成、高濃度領域１１
５２の形成、ゲート電極１０１４のパターニングを簡略
化できれば、大幅な製造コストの削減が可能である。し
かしながら、従来のＬＤＤ構造のＴＦＴ１０１０の製造
方法では、レジストマスク１０５５の端部とゲート電極
１０１４の端部との距離がＬＤＤ長やオフセット長を規
定するため、レジストマスク１０５５の形成位置がゲー
ト電極１０１４に対して面方向にわずかにずれた場合、
このずれがそのままＬＤＤ長あるいはオフセット長のば
らつきを招くという問題点がある。

【０００７】そこで、どのようにして、ＬＤＤ長やオフ
セット長をばらつかせることなくＴＦＴを製造するかに
ついて種々検討されている。しかしながら、同一の基板
上には、一般に、前記のＮ型のＴＦＴ１０１０とともに
Ｐ型のＴＦＴも形成されることが多く、これら導電型の
異なるＴＦＴを形成していくこと自体、かなり多くの工
程数を行う必要があるので、ＬＤＤ長やオフセット長の
ばらつきを抑えることが目的であっても、製造工程をこ
れ以上複雑化することは好ましくない。また、同一の基
板上には、ＴＦＴに加えて容量素子を形成することもあ
る。この容量素子は、一般に、ＴＦＴのソース・ドレイ
ン領域と同時形成された半導体領域を一方の電極とし、
他方の電極をＴＦＴのゲート電極と同時に形成する方法
により得られる。しかしながら、この方法では、ゲート
電極を形成する前に、その下層側に位置する半導体膜に
不純物を導入しておかなけばならないという制約がある
ため、このような制約がある中で製造工程を複雑化する
ことなく、ＬＤＤ長やオフセット長のばらつきを抑える
ことはかなり困難であった。

【０００８】それ故、導電型の異なるＴＦＴが同一基板
上に形成された半導体装置の製造方法、あるいはこれら
のＴＦＴとともに容量素子が同一基板上に形成された半
導体装置の製造方法においては、ＴＦＴのＬＤＤ長やオ
フセット長のばらつきを十分に抑えることができていな
いというのが現状である。この現状を打開するために、
上述した従来のＬＤＤ構造のＮ型のＴＦＴの製造方法で
は、次の様な方法が検討されている。図８（ｄ）に示す
ゲート絶縁膜１０１３の表面に導電膜を形成し、該導電
膜の表面にレジストマスクを形成し、該レジストマスク
を用いて前記導電膜をパターニングし、前記レジストマ
スクの幅より狭い幅のゲート電極１０１４とする。次
に、このレジストマスク及びゲート電極１０１４をマス
クとしてリン（³¹Ｐ）イオンなどのＮ型の不純物を高濃
度にシリコン膜１０１２に導入し、その後前記レジスト
マスクを除去してゲート電極１０１４のみをマスクとし
てリン（³¹Ｐ）イオンなどのＮ型の不純物を低濃度にシ
リコン膜１０１２に導入する。

【０００９】この方法によれば、レジストマスクはゲー
ト電極１０１４に対して位置ずれを起こすおそれが無
く、ＬＤＤ長のばらつきの無いＮ型のＴＦＴを得ること
ができるものの、ＴＦＴの特性が劣化して高電界の緩和
が不十分なものとなり、その結果、低濃度Ｎ型領域１１
５１と高濃度Ｎ型領域１１５２の接合が破壊し、漏れ電
流が発生するという新たな問題点が生じる。この問題点
は、特に、導入する際の不純物濃度が３×１０¹⁵ｃｍ^-2
程度またはそれ以上の高濃度になった場合に大きくな
る。その理由は、高濃度の不純物をシリコン膜１０１２
に導入する際、不純物濃度が３×１０¹⁵ｃｍ^-2程度また
はそれ以上の高濃度になると、レジストマスクの端部が
だれて厚みが薄くなっているために、この高濃度の不純
物がレジストマスクの端部を突き抜けて低濃度Ｎ型領域
１１５１に侵入し、該低濃度Ｎ型領域１１５１を高濃度
Ｎ型領域にしてしまうためである。低濃度Ｎ型領域１１
５１が高濃度Ｎ型領域になってしまうと、良好なＬＤＤ
構造が得られなくなってしまうために、得られたＴＦＴ
の特性も不十分なものとなる。

【００１０】本発明は上記の課題に鑑みてなされたもの
であって、ＬＤＤ構造のＴＦＴを基板上に形成するにあ
たり、少ない工程数でＴＦＴのＬＤＤ長のばらつきを抑
え、ゲート電極とＬＤＤ構造との位置ずれを無くすこと
ができ、かつ、配線領域等においてパターン残による欠
陥を減らすことができ、その結果、特性の経時劣化を招
くおそれの無い安定したＬＤＤ構造の半導体装置の製造
方法、アクティブマトリクス基板の製造方法、及びこの
アクティブマトリクス基板を用いた電気光学装置を提供
することを目的とする。

【００１１】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、基板上に薄膜トランジスタを形成する半導体
装置の製造方法において、前記薄膜トランジスタを構成
する半導体膜の表面にゲート絶縁膜を形成するゲート絶
縁膜形成工程と、前記ゲート絶縁膜の表面にゲート電極
形成用導電膜、マスク用絶縁膜及びマスク用有機薄膜を
順次形成する多層膜形成工程と、前記マスク用有機薄膜
をマスクにして前記マスク用絶縁膜をパターニングし、
該マスク用絶縁膜のパターンをマスクにして前記ゲート
電極形成用導電膜をパターニングし、前記マスク用絶縁
膜のパターンより小さい前記薄膜トランジスタのゲート
電極を形成するゲート電極形成工程と、前記マスク用絶
縁膜及び前記ゲート電極をマスクにして前記半導体膜に
高濃度の不純物を導入する高濃度不純物導入工程と、前
記マスク用絶縁膜を除去し、前記ゲート電極をマスクに
して前記半導体膜に低濃度の不純物を導入する低濃度不
純物導入工程とを有することを特徴とする。

【００１２】この半導体装置の製造方法は、ＬＤＤ構造
のＴＦＴを製造するための方法であり、ゲート絶縁膜形
成工程で半導体膜の表面にゲート絶縁膜を形成した後、
多層膜形成工程でゲート絶縁膜の表面にゲート電極形成
用導電膜、マスク用絶縁膜及びマスク用有機薄膜を順次
形成し、ゲート電極形成工程でマスク用有機薄膜をマス
クにして前記マスク用絶縁膜をパターニングし、該マス
ク用絶縁膜のパターンをマスクにして前記ゲート電極形
成用導電膜をパターニングし、前記マスク用絶縁膜のパ
ターンより小さい前記薄膜トランジスタのゲート電極を
形成する。このゲート電極形成用導電膜をパターニング
する際に、サイドエッチングが生じるため、得られたゲ
ート電極は、マスク用絶縁膜のパターンよりも幅方向及
び長さ方向のいずれにおいても小さくなる。したがっ
て、高濃度不純物導入工程において、前記マスク用絶縁
膜及び前記ゲート電極をマスクにして前記半導体膜に高
濃度の不純物を導入すると、前記半導体膜にマスク用絶
縁膜に対してセルフアライン的に不純物が導入され、該
半導体膜にソース領域及びドレイン領域が形成される。

【００１３】ここで、前記半導体膜のうち、高濃度の不
純物が導入されない領域は、前記マスク用絶縁膜とほぼ
同等の大きさの領域であるから、前記ゲート電極で覆わ
れていた領域よりも広くなる。したがって、この半導体
膜のうち、ゲート電極で覆われていた領域はそのままチ
ャネル形成領域となり、このチャネル形成領域とソース
・ドレイン領域との間は、低濃度の不純物が導入された
高電界緩和領域となる。この領域の長さ寸法は、ゲート
電極形成用導電膜をパターニングする際に起こるサイド
エッチング量と常に等しいので、マスクの位置ずれに起
因してＬＤＤ長がばらつくことはない。さらに、マスク
用絶縁膜及びゲート電極をマスクにして高濃度不純物導
入工程を行い、次いで、マスク用絶縁膜を除去し、次い
で、ゲート電極をマスクにして低濃度不純物導入工程を
行うので、マスク用絶縁膜を除去するだけの簡単な動作
により、半導体膜中に高電界の緩和層となる低濃度領域
と、ソース及びドレイン領域となる高濃度領域を、少な
い工程でしかも明瞭に形成することができる。また、パ
ターン残によって、配線領域に欠陥が発生するのを防止
することもできる。

【００１４】従来の製造方法では、マスク用有機薄膜を
パターニングと不純物導入に２度用いると、膜の周縁部
が劣化してダレてくるために、高濃度領域に導入される
不純物が低濃度領域に導入されてしまい、低濃度領域に
おける不純物の濃度が高くなり、経時劣化し易くなると
いう不具合が生じていたが、本発明の製造方法では、高
濃度不純物導入工程のマスクとしてマスク用絶縁膜及び
ゲート電極を用い、低濃度不純物導入工程のマスクとし
てゲート電極を用いることにより、高濃度領域に導入さ
れる不純物が低濃度領域に導入されるおそれが無くな
り、低濃度領域における不純物の濃度が高くなることは
無い。したがって、高濃度領域と低濃度領域との区分が
明瞭になり、低濃度領域の不純物濃度が高くなることに
起因する経時劣化を避けることが可能な安定したＬＤＤ
構造とすることができる。また、不純物導入工程用のマ
スクとして、マスク用有機薄膜に比べて耐性に優れたマ
スク用絶縁膜及びゲート電極を用いるので、導入の際の
不純物のエネルギーやドーズ量を所望の製品に合わせて
任意に設定することが可能になる。

【００１５】本発明の半導体装置の製造方法において
は、高濃度不純物導入工程を行った以降、前記マスク用
絶縁膜及び前記ゲート電極をマスクにして前記半導体膜
に低濃度の不純物を、前記半導体膜の垂線に対して傾斜
した方向から導入する低濃度不純物導入工程を有するこ
ととしてもよい。低濃度の不純物を、前記半導体膜の垂
線に対して傾斜した方向から導入することにより、前記
マスク用絶縁膜を除去せずとも、前記半導体膜のチャネ
ル形成領域とソース・ドレイン領域との間に、低濃度の
不純物を導入することができる。本発明の半導体装置の
製造方法においては、前記マスク用有機薄膜を、前記マ
スク用絶縁膜をパターニングした後、前記ゲート電極を
形成した後、または前記半導体膜に高濃度の不純物を導
入した後に除去することとしてもよい。

【００１６】本発明の半導体装置の製造方法において
は、前記高濃度不純物導入工程では、不純物を１×１０
¹⁴ｃｍ^-2以上のドーズ量で前記半導体膜に導入し、前記
低濃度不純物導入工程では、不純物を１×１０¹⁴ｃｍ^-2
未満のドーズ量で前記半導体膜に導入することとしても
よい。本発明の半導体装置の製造方法においては、前記
薄膜トランジスタは、Ｎ型またはＰ型の薄膜トランジス
タである。

【００１７】本発明のアクティブマトリクス基板の製造
方法は、請求項１ないし５のいずれか１項記載の半導体
装置の製造方法を用いて、前記薄膜トランジスタからな
る画素スイッチング用薄膜トランジスタ及び駆動回路用
薄膜トランジスタと、前記薄膜トランジスタと異なる導
電型の薄膜トランジスタからなる駆動回路用薄膜トラン
ジスタとを、同一基板上に形成することを特徴とする。
この場合、Ｎ型の薄膜トランジスタからなる画素スイッ
チング用薄膜トランジスタ及び駆動回路用薄膜トランジ
スタと、Ｐ型の薄膜トランジスタからなる駆動回路用薄
膜トランジスタとを同一基板上に形成する。また、Ｐ型
の薄膜トランジスタからなる画素スイッチング用薄膜ト
ランジスタ及び駆動回路用薄膜トランジスタと、Ｎ型の
薄膜トランジスタからなる駆動回路用薄膜トランジスタ
とを同一基板上に形成してもよい。

【００１８】本発明の電気光学装置は、請求項６記載の
アクティブマトリクス基板の製造方法を用いて製造した
アクティブマトリクス基板と対向基板との間に電気光学
物質を挟持することを特徴とする。前記電気光学物質を
液晶とし、前記電気光学装置を液晶表示装置とした構成
としてもよい。

【００１９】

【発明の実施の形態】本発明の半導体装置の製造方法、
アクティブマトリクス基板の製造方法及び電気光学装置
の一実施の形態について図面に基づき説明する。図１
は、本発明の一実施の形態の半導体装置の製造方法によ
り得られた半導体装置を示す断面図である。図２および
図３は、この半導体装置の製造方法を示す過程図であ
る。ここに示す半導体装置は、後述する電気光学装置に
用いるＬＤＤ構造を有するＮ型の画素スイッチング用Ｔ
ＦＴであり、ＬＤＤ構造を有するＮ型の駆動回路用ＴＦ
Ｔ及びセルフアライン構造を有するＰ型の駆動回路用Ｔ
ＦＴと共に駆動回路内蔵型のアクティブマトリクス基板
を構成している。

【００２０】図１において、ガラス基板１上に、二酸化
ケイ素（ＳｉＯ₂）、窒化ケイ素／二酸化ケイ素（ Ｓｉ
₃Ｎ₄／ＳｉＯ₂）の２層膜等からなる絶縁膜２、Ｎ型の
画素用ＴＦＴを構成する島状のシリコン膜（半導体膜）
３が順次形成され、シリコン膜３の表面にＳｉＯ₂から
なるゲート絶縁膜４が形成され、シリコン膜３に対峙す
るゲート絶縁膜４の表面にタンタル（Ｔａ）、クロム
（Ｃｒ）、アルミニウム（Ａｌ）等の金属からなるゲー
ト電極５が形成されている。ガラス基板１は、絶縁性を
有しかつ平坦性に優れた基板であればよく、例えば石英
基板等に置き換えることもできる。

【００２１】シリコン膜３は、ソース・ドレイン領域１
１、１２と、これらソース・ドレイン領域１１、１２の
間にチャネルを形成するためのチャネル形成領域１３と
を有している。ソース・ドレイン領域１１、１２は、後
述するソース・ドレイン電極６、７が電気的に接続する
部分が高濃度Ｎ型領域１１１、１２１であり、ゲート電
極５の端部にゲート絶縁膜４を介して対峙する部分が低
濃度Ｎ型領域１１２、１２２である。そして、高濃度Ｎ
型領域１１１、１２１、低濃度Ｎ型領域１１２、１２
２、チャネル形成領域１３によりＬＤＤ構造を有するＮ
型の画素用ＴＦＴ１０とされている。

【００２２】このソース・ドレイン領域１１、１２で
は、高濃度Ｎ型領域１１１、１２１の不純物濃度は約１
×１０²⁰ｃｍ^-3、低濃度Ｎ型領域１１２、１２２の不純
物濃度は約１×１０¹⁸ｃｍ^-3である。したがって、この
ＴＦＴ１０では、低濃度Ｎ型領域１１２、１２２により
ドレイン端における電界強度が緩和された状態にあるの
で、オフリーク電流が著しく小さくなる。また、このＴ
ＦＴ１０はＬＤＤ構造であるから、セルフアライン構造
のＴＦＴに比較して、ソース・ドレイン間の耐電圧を高
くすることができ、チャネル長を短くすることができ
る。

【００２３】また、チャネル形成領域１３は、シリコン
膜３のうち不純物が導入されなかった部分であるが、例
えば、低濃度のボロン（Ｂ）イオンによりチャネルドー
プしてある場合、不純物濃度が約１×１０¹⁶ｃｍ^-3〜１
×１０¹⁷ｃｍ^-3の低濃度Ｐ型領域などとされる。駆動回
路内蔵型のアクティブマトリクス基板において、このよ
うなチャネルドープを行うと、Ｎ型の駆動回路用ＴＦＴ
及びＰ型の駆動回路用ＴＦＴのスレッショルド電圧を所
定の値に設定することができる。一般に、正孔の移動度
は電子の移動度に比して小さいから、Ｐ型の駆動回路用
ＴＦＴのオン電流はＮ型の駆動回路用ＴＦＴのオン電流
に比して著しく小さい傾向にあるが、このオン電流の大
きさの違いは、チャネルドープによってスレッショルド
電圧を調整することにより、ほぼ解決することができ
る。これにより、この駆動回路内蔵型のアクティブマト
リクス基板では、相補型トランジスタ回路を構成するＮ
型の駆動回路用ＴＦＴとＰ型の駆動回路用ＴＦＴとの間
におけるオン電流のバランスがよくなる。

【００２４】また、ゲート電極５の表面側には、下層側
層間絶縁膜２１が形成され、この下層側層間絶縁膜２１
には高濃度Ｎ型領域１１１、１２１に達するコンタクト
ホール２２、２３が形成され、下層側層間絶縁膜２１の
コンタクトホール２２、２３を介して高濃度Ｎ型領域１
１１、１２１に電気的に接続するソース・ドレイン電極
６、７が形成されている。ソース・ドレイン電極６、７
及び下層側層間絶縁膜２１の表面側には上層側層間絶縁
膜２４が形成され、上層側層間絶縁膜２４にはソース・
ドレイン電極７に達するコンタクトホール２５が形成さ
れ、上層側層間絶縁膜２４のコンタクトホール２５を介
してソース・ドレイン電極７に電気的に接続する画素電
極８が形成されている。

【００２５】次に、本実施形態に係る半導体装置の製造
方法について、ＬＤＤ構造を有するＮ型の画素スイッチ
ング用ＴＦＴを例に採り説明する。まず、図２（ａ）に
示すように、化学気相反応法（ＣＶＤ法）等を用いてガ
ラス基板１の表面に絶縁膜２を形成する（下地絶縁膜形
成工程）。ここで、この絶縁膜２がＳｉＯ₂１層の場合
には、プラズマＣＶＤ法（マイクロ波プラズマＣＶＤ
法、光ＣＶＤ法等）あるいは通常のＣＶＤ法等を用いて
ＳｉＯ₂を堆積することで成膜がなされるが、この絶縁
膜２がＳｉ₃Ｎ₄／ＳｉＯ₂の２層の場合には、プラズマ
ＣＶＤ法等を用いてＳｉ₃Ｎ₄を堆積した後、プラズマＣ
ＶＤ法あるいは通常のＣＶＤ法等を用いてＳｉＯ₂を堆
積することで成膜がなされる。

【００２６】次いで、プラズマＣＶＤ法等を用いて絶縁
膜２上にアモルファスシリコン膜（amorphous silico
n）を形成した後、レーザアニール法または急速加熱法
により結晶粒を成長させてポリシリコン膜（polysilico
n）２０１とし、このポリシリコン膜をフォトリソグラ
フィ法を用いてパターニングし、Ｎ型の画素用ＴＦＴ１
０の形成領域にポリシリコン膜を残し、島状のシリコン
膜３とする。なお、ポリシリコン膜は、減圧ＣＶＤ法等
を用いて絶縁膜２上に直接形成してもよい。

【００２７】次いで、ＴＥＯＳ−ＣＶＤ法、プラズマＣ
ＶＤ法、熱酸化法等を用いてシリコン膜３の表面に厚さ
が約３０ｎｍ〜約２００ｎｍのＳｉＯ₂からなるゲート
絶縁膜４を形成する。なお、熱酸化法を用いてゲート絶
縁膜４を形成する際には、シリコン膜３の結晶化も同時
に行うことで、このシリコン膜をポリシリコン膜とする
ことができる。また、シリコン膜３のチャネル形成領域
にチャネルドープを行う場合、例えば、このタイミング
で約５×１０¹¹ｃｍ^-2〜５×１０¹²ｃｍ^-2のドーズ量で
ボロン（Ｂ）イオンを打ち込む。この結果、シリコン膜
３は、不純物濃度が約１×１０ ¹⁶ｃｍ^-3〜１×１０¹⁷ｃ
ｍ^-3の低濃度Ｐ型のシリコン膜となる。

【００２８】次いで、図２（ｂ）に示すように、ゲート
絶縁膜４の表面に、厚さが約２００ｎｍ〜約６００ｎｍ
のＴａ、Ｃｒ、Ａｌ等の金属膜からなるゲート電極形成
用導電膜２０２を形成する。次いで、プラズマＣＶＤ法
あるいは通常のＣＶＤ法等を用いてゲート電極形成用導
電膜２０２の表面に、厚さが約２００ｎｍ〜約１０００
ｎｍのＳｉＯ₂からなるハードマスク用絶縁膜２０３を
形成し、このハードマスク用絶縁膜２０３の表面にレジ
スト膜（マスク用有機薄膜）２０４を形成する（多層膜
形成工程）。なお、ゲート電極形成用導電膜２０２の表
面にプラズマＣＶＤ法等を用いてＳｉ ₃Ｎ₄を堆積し、こ
のＳｉ₃Ｎ₄膜をハードマスク用絶縁膜２０３としてもよ
い。

【００２９】次いで、図２（ｃ）に示すように、通常の
微細加工技術を用いてレジスト膜２０４をパターニング
してマスク２０４ａとし、このマスク２０４ａを用いて
ハードマスク用絶縁膜２０３の幅が必要なＮ^-領域を含
めたゲート長になるようにパターニングし、ハードマス
ク２０３ａとする。次いで、図２（ｄ）に示すように、
マスク２０４ａを除去した後、ウエットエッチング法に
よりハードマスク２０３ａを用いてゲート電極形成用導
電膜２０２をゲート電極として必要な幅にエッチング
し、ゲート電極５とする（ゲート電極形成工程）。この
際、ゲート電極形成用導電膜２０２は等方的にオーバー
エッチングがなされるので、得られたゲート電極５の幅
すなわちゲート長Ｌgはハードマスク２０３ａのパター
ンの幅すなわち必要なＮ^-領域を含めたゲート長Ｌaより
狭いものとなる。したがって、ハードマスク２０３ａの
ゲート長Ｌaより小さいゲート長Ｌgを有するＴＦＴのゲ
ート電極５を形成することができる。なお、ウエットエ
ッチング法の他、プラズマエッチング法等の等方性エッ
チング法を用いてもハードマスク２０３ａより小さいゲ
ート長Ｌgのゲート電極５を形成することができる。

【００３０】次いで、図３（ａ）に示すように、ハード
マスク２０３ａ及びゲート電極５をマスクとして、シリ
コン膜３にリン（Ｐ）イオン（Ｎ型）を３０〜８０ｋｅ
Ｖで１〜５×１０¹⁵ｃｍ^-2のドーズ量（高濃度）でイオ
ン注入する（高濃度不純物導入工程）。この結果、不純
物濃度が約１×１０²⁰ｃｍ^-3の高濃度Ｎ型領域１１１、
１２１がシリコン膜３にハードマスク２０３ａに対して
セルフアライン的に形成される。なお、シリコン膜３の
うちハードマスク２０３ａに覆われていた領域はイオン
注入がなされないので、ノンドープ領域２０５となる。

【００３１】その後、ドライエッチング法を用いてハー
ドマスク２０３ａのみを除去する。ドライエッチング法
としては、ハードマスク２０３ａを構成するＳｉＯ₂等
のような選択比が得られ難い材料のエッチングを実用的
な選択比で行うことが可能、異方性エッチングを行うこ
とが可能等の特徴を有する反応性イオンエッチング（Ｒ
ＩＥ）が好適に用いられる。エッチングガスとしては、
ゲート電極５を構成するＴａ、Ａｌ、Ｃｒ等の金属を残
す選択比を有するガス、例えば、（１）ＣＨＦ₃／ＳＦ₆
／Ｈｅ （２）ＣＦ ₄／Ｈ₂ 等の混合ガスが用いられ
る。これらのエッチングガスは、選択比１０以上が可能
である。

【００３２】次いで、図３（ｂ）に示すように、ゲート
電極５をマスクとして、シリコン膜３のノンドープ領域
２０５にリン（Ｐ）イオン（Ｎ型）を１０〜８０ｋｅＶ
で１〜５×１０¹³ｃｍ^-2のドーズ量（低濃度）でイオン
注入する（低濃度不純物導入工程）。この結果、ノンド
ープ領域２０５に、不純物濃度が約１×１０¹⁸ｃｍ^-3−
３の低濃度Ｎ型領域１１２、１２２がゲート電極５に対
してセルフアライン的に形成される。なお、この際、高
濃度Ｎ型領域１１１、１２１に対しても上記のドーズ量
（低濃度）でイオン注入がなされるが、高濃度Ｎ型領域
１１１、１２１の不純物濃度は低濃度Ｎ型領域１１２、
１２２の不純物濃度と比較して２桁以上も高いので、高
濃度Ｎ型領域１１１、１２１の不純物濃度に対してはほ
とんど影響を与えない。また、このノンドープ領域２０
５のうちゲート電極５と重なる領域にはイオン注入がな
されないので、低濃度Ｎ型領域１１２、１２２に挟まれ
たノンドープの領域にはチャネル形成領域１３が形成さ
れる。

【００３３】次いで、図１に示すように、ゲート電極５
の表面側に下層側層間絶縁膜２１を形成し、この下層側
層間絶縁膜２１に高濃度Ｎ型領域１１１、１２１に達す
るコンタクトホール２２、２３を形成する。次に、コン
タクトホール２２、２３に導電材料を充填しソース・ド
レイン電極６、７を形成する。次いで、下層側層間絶縁
膜２１の表面に上層側層間絶縁膜２４を形成し、この上
層側層間絶縁膜２４にソース・ドレイン電極７に達する
コンタクトホール２５を形成し、上層側層間絶縁膜２４
の表面にコンタクトホール２５を介してソース・ドレイ
ン電極７に電気的に接続する画素電極８を形成する。

【００３４】本実施形態の半導体装置の製造方法におい
て、マスク２０４ａを残したままの状態で、ゲート電極
形成用導電膜２０２をオーバーエッチングしてゲート電
極５を形成し、その後マスク２０４ａを除去してもよ
い。また、マスク２０４ａを残したままの状態で、マス
ク２０４ａ、ハードマスク２０３ａ及びゲート電極５を
マスクとして、シリコン膜３にリン（Ｐ）をイオン注入
し、その後マスク２０４ａを除去してもよい。

【００３５】また、図３（ａ）において、シリコン膜３
にイオン注入した後、ハードマスク２０３ａを残した状
態とし、図４に示すように、ハードマスク２０３ａ及び
ゲート電極５をマスクとして、リン（Ｐ）イオン（Ｎ
型）の注入方向と該シリコン膜３の垂線との成す角度
（θ）が３０〜６０度となるようにリン（Ｐ）イオンの
注入方向を傾斜させてステップまたは回転注入を行って
もよい。このようにすることで、ノンドープ領域２０５
に低濃度Ｎ型領域１１２、１２２を形成するとともに、
オフセットを防ぐことができる。また、マスク２０４ａ
は、リン（Ｐ）イオンのステップまたは回転注入を行っ
た後に除去してもよい。

【００３６】このように、本実施形態の半導体装置の製
造方法では、ハードマスク２０３ａ及びゲート電極５を
マスクとして、シリコン膜３にリン（Ｐ）イオンをイオ
ン注入し、その後、ハードマスク２０３ａを除去し、ゲ
ート電極５をマスクとして、シリコン膜３にリン（Ｐ）
イオンをイオン注入するので、シリコン膜３には、高濃
度Ｎ型領域１１１、１２１がハードマスク２０３ａに対
してセルフアライン的に形成され、不純物濃度が高濃度
Ｎ型領域１１１、１２１より低濃度の低濃度Ｎ型領域１
１２、１２２がゲート電極５に対してセルフアライン的
に形成される。ここで、低濃度Ｎ型領域１１２、１２２
のＬＤＤ長は、ゲート電極５をオーバーエッチングした
際に起こるサイドエッチング量と常に等しく一定であ
る。したがって、製造工程におけるＬＤＤ長のばらつき
は極めて小さなものとなり、従来、問題とされたマスク
の位置ずれに起因するＬＤＤ長のばらつきを抑制するこ
とができる。

【００３７】また、ハードマスク２０３ａ及びゲート電
極５をマスクとして、シリコン膜３にリン（Ｐ）イオン
をイオン注入し、ゲート電極５をマスクとしてシリコン
膜３のノンドープ領域２０５にリン（Ｐ）イオンをイオ
ン注入するので、高濃度Ｎ型領域１１１、１２１に導入
される不純物が低濃度Ｎ型領域１１２、１２２に導入さ
れるおそれが無く、低濃度Ｎ型領域１１２、１２２にお
ける不純物の濃度が高くなることは無い。したがって、
低濃度Ｎ型領域１１２、１２２は高濃度Ｎ型領域１１
１、１２１と明確に区分されることとなり、安定したＬ
ＤＤ構造となり、信頼性が向上する。これにより、従来
問題とされた低濃度Ｎ型領域１１２、１２２の不純物濃
度が高くなることに起因する経時劣化を避けることがで
きる。

【００３８】また、不純物導入工程用のマスクとして、
レジストに比べて耐性に優れたハードマスク２０３ａ及
びゲート電極５を用いるので、導入の際の不純物のエネ
ルギーやドーズ量を所望の製品に合わせて任意に設定す
ることができる。また、低濃度不純物導入工程において
は、ゲート電極５をマスクとして、シリコン膜３にリン
（Ｐ）イオンを注入するために、低ドーズ量のリン
（Ｐ）イオンはノンドープ領域２０５のみならず高濃度
Ｎ型領域１１１、１２１にも注入されるが、この高濃度
Ｎ型領域１１１、１２１は高濃度であるから、低濃度の
リン（Ｐ）イオンが導入されても、高濃度Ｎ型領域１１
１、１２１の不純物濃度はほとんど影響を受けない。し
たがって、この低濃度不純物導入工程においては、低濃
度不純物導入用のマスクを別途形成する等の作業が不必
要となるので、マスク形成のための工程を省くことがで
き、製造コストを削減することができる。また、マスク
の位置ずれに起因するばらつきが無くなるので、パター
ン残により配線領域に欠陥が発生するのを防止すること
ができる。

【００３９】図５は、電気光学装置の構成を模式的に示
すブロック図である。この電気光学装置は、上述した半
導体装置の製造方法により、同一基板上にＮ型の画素用
ＴＦＴ１０及び駆動回路用ＴＦＴとＰ型の駆動回路用Ｔ
ＦＴとを形成したアクティブマトリクス基板を用いてい
る。図５に示すように、電気光学装置用のアクティブマ
トリクス基板３０１上には、データ線９０および走査線
９１が互いに直交するように形成されている。この走査
線９１には、各画素において画素電極に接続する画素用
ＴＦＴ１０のゲートが接続され、データ線９０には画素
用ＴＦＴ１０のソースが接続されている。

【００４０】各画素には、画素用ＴＦＴ１０を介して画
像信号が入力される液晶セル９４が存在している。ま
た、データ線９０に対しては、シフトレジスタ８４、レ
ベルシフタ８５、ビデオライン８７、アナログスイッチ
８６を備えたデータ線駆動回路６０がアクティブマトリ
クス基板３０１上に形成されている。また、走査線９１
に対しては、シフトレジスタ８８およびレベルシフタ８
９を備えた走査線駆動回路７０がアクティブマトリクス
基板３０１上に形成されている。なお、８１は、アクテ
ィブマトリクス基板３０１の入出力端子である。

【００４１】このような走査線駆動回路７０およびデー
タ線駆動回路６０は、Ｎ型の駆動回路用ＴＦＴ及びＰ型
の駆動回路用ＴＦＴにより構成されている。各画素に
は、容量線９８との間に保持容量４０（容量素子）が形
成される場合があり、この保持容量４０は、液晶セル９
４での電荷の保持特性を高める機能を有する。なお、保
持容量４０は前段の走査線９１との間に形成される場合
もある。このように構成されたアクティブマトリクス基
板３０１は、図６及び図７に示すようにして電気光学装
置を構成する。

【００４２】図６は電気光学装置の平面図であり、図７
は図６のＨ−Ｈ′線に沿う断面図である。これらの図に
おいて、電気光学装置４０１は、上述したアクティブマ
トリクス基板３０１と、石英基板や高耐熱ガラス基板な
どの透明な絶縁基板５００に対向電極７１およびマトリ
クス状の遮光膜５０１が形成された対向基板３０２と、
これらの基板３０１、３０２間に封入、挟持されている
液晶３０３とから概略構成されている。アクティブマト
リクス基板３０１と対向基板３０２とは、ギャップ材含
有のシール材を用いたシール層８０により所定の間隙を
介して貼り合わされ、これらの基板３０１、３０２間に
液晶３０３が封入されている。シール層８０としては、
エポキシ樹脂、各種の紫外線硬化樹脂等の高分子材料を
用いることができる。また、ギャップ材としては、約２
μｍ〜約１０μｍの径の無機あるいは有機質のファイバ
若しくは球を用いることができる。

【００４３】対向基板３０２はアクティブマトリクス基
板３０１よりも小さく、アクティブマトリクス基板３０
１の周辺部分は、対向基板３０２の外周縁より外方へは
み出た状態に貼り合わされている。したがって、アクテ
ィブマトリクス基板３０１の走査線駆動回路６０及びデ
ータ線駆動回路７０は、対向基板３０２の外側に位置し
ている。また、アクティブマトリクス基板３０１の入出
力端子８１も対向基板３０２の外側に位置しているの
で、入出力端子８１にはフレキシブルプリント配線基板
４０２を配線接続することができる。

【００４４】ここで、シール層８０は部分的に途切れて
おり、この途切れた部分が液晶注入口８３を構成してい
る。このため、アクティブマトリクス基板３０１と対向
基板３０２とを貼り合わせた後、シール層８０の内側領
域を減圧状態にすれば、液晶３０３を液晶注入口８３か
らシール層８０の内側領域に減圧注入することができ
る。液晶３０３を密封状態にするには、シール層８０の
内側領域に液晶３０３を封入した後、液晶注入口８３を
封止剤８２で塞げばよい。なお、対向基板３０２には、
シール層８０の内側に表示領域を見切りするための遮光
膜８８が形成されている。

【００４５】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、半導体膜に形成されたＬＤＤ構
造の長さ寸法は、ゲート電極形成用導電膜をパターニン
グする際に起こるサイドエッチング量と常に等しく、マ
スクの位置ずれに起因してＬＤＤ長がばらつくおそれが
無い。

【００４６】また、半導体膜中に、高電界の緩和層とな
る低濃度領域と、ソース及びドレイン領域となる高濃度
領域を、少ない工程でしかも明瞭に形成することができ
る。これにより、得られた半導体装置のＬＤＤ構造を安
定した構造とすることができ、半導体装置の信頼性を向
上させることができる。また、パターン残により配線領
域に欠陥が発生するのを防止することができる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態の半導体装置の製造方
法により得られた半導体装置を示す断面図である。

【図２】 本発明の一実施の形態に係る半導体装置の製
造方法を示す過程図である。

【図３】 本発明の一実施の形態に係る半導体装置の製
造方法を示す過程図であり、図２に示す工程に続いて行
う各工程を示す過程図である。

【図４】 本発明の一実施の形態に係る半導体装置の製
造方法の他の一例を示す過程図である。

【図５】 本発明を適用した電気光学装置用のアクティ
ブマトリクス基板の構成を示すブロック図である。

【図６】 アクティブマトリクス基板の使用例を示す電
気光学装置の平面図である。

【図７】 図６に示す電気光学装置のＨ−Ｈ′線に沿う
断面図である。

【図８】 従来のＬＤＤ構造のＴＦＴの製造方法を示す
過程図である。

【符号の説明】

１ ガラス基板 ２ 絶縁膜 ３ シリコン膜（半導体膜） ４ ゲート絶縁膜 ５ ゲート電極 ６、７ ソース・ドレイン電極 ８ 画素電極 １０ 画素用ＴＦＴ １１、１２ ソース・ドレイン領域 １３ チャネル形成領域 ２１ 下層側層間絶縁膜 ２２、２３ コンタクトホール ２４ 上層側層間絶縁膜 ２５ コンタクトホール １１１、１２１ 高濃度Ｎ型領域 １１２、１２２ 低濃度Ｎ型領域 ２０１ ポリシリコン膜 ２０２ ゲート電極形成用導電膜 ２０３ ハードマスク用絶縁膜 ２０３ａ ハードマスク ２０４ レジスト膜（マスク用有機薄膜） ２０４ａ マスク ２０５ ノンドープ領域 ３０１ アクティブマトリクス基板 ３０２ 対向基板 ３０３ 液晶 ４０１ 電気光学装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹口 徹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2H092 GA59 HA28 JA25 JA35 KA05 KA10 KA12 KA17 MA07 MA08 MA18 MA20 MA27 MA29 MA30 MA37 MA41 NA22 NA24 NA27 PA03 PA04 PA06 5C094 AA02 AA42 BA03 BA44 CA19 EA04 EA07 EB05 GB01 5F110 AA14 AA16 AA26 BB02 BB04 CC02 DD02 DD03 DD13 DD14 DD17 EE03 EE04 FF02 FF23 FF29 FF30 GG02 GG13 GG32 GG34 GG45 GG47 GG52 HJ01 HJ04 HJ13 HJ14 HM15 NN02 NN03 NN04 NN23 NN24 NN35 NN72 PP02 PP03 QQ11 5G435 AA14 AA17 BB12 CC09 KK03 KK05 KK09 KK10

Claims (7)

【特許請求の範囲】
1. 【請求項１】 基板上に薄膜トランジスタを形成する半
   導体装置の製造方法において、 前記薄膜トランジスタを構成する半導体膜の表面にゲー
   ト絶縁膜を形成するゲート絶縁膜形成工程と、 前記ゲート絶縁膜の表面にゲート電極形成用導電膜、マ
   スク用絶縁膜及びマスク用有機薄膜を順次形成する多層
   膜形成工程と、 前記マスク用有機薄膜をマスクにして前記マスク用絶縁
   膜をパターニングし、該マスク用絶縁膜のパターンをマ
   スクにして前記ゲート電極形成用導電膜をパターニング
   し、前記マスク用絶縁膜のパターンより小さい前記薄膜
   トランジスタのゲート電極を形成するゲート電極形成工
   程と、 前記マスク用絶縁膜及び前記ゲート電極をマスクにして
   前記半導体膜に高濃度の不純物を導入する高濃度不純物
   導入工程と、 前記マスク用絶縁膜を除去し、前記ゲート電極をマスク
   にして前記半導体膜に低濃度の不純物を導入する低濃度
   不純物導入工程とを有することを特徴とする半導体装置
   の製造方法。
2. 【請求項２】 高濃度不純物導入工程を行った以降、 前記マスク用絶縁膜及び前記ゲート電極をマスクにして
   前記半導体膜に低濃度の不純物を、前記半導体膜の垂線
   に対して傾斜した方向から導入する低濃度不純物導入工
   程を有することを特徴とする請求項１記載の半導体装置
   の製造方法。
3. 【請求項３】 前記マスク用有機薄膜を、前記マスク用
   絶縁膜をパターニングした後、前記ゲート電極を形成し
   た後、または前記半導体膜に高濃度の不純物を導入した
   後に除去することを特徴とする請求項１または２記載の
   半導体装置の製造方法。
4. 【請求項４】 前記高濃度不純物導入工程では、不純物
   を１×１０¹⁴ｃｍ^-2以上のドーズ量で前記半導体膜に導
   入し、前記低濃度不純物導入工程では、不純物を１×１
   ０¹⁴ｃｍ^-2未満のドーズ量で前記半導体膜に導入するこ
   とを特徴とする請求項１、２または３記載の半導体装置
   の製造方法。
5. 【請求項５】 前記薄膜トランジスタは、Ｎ型またはＰ
   型の薄膜トランジスタであることを特徴とする請求項１
   ないし４のいずれか１項記載の半導体装置の製造方法。
6. 【請求項６】 請求項１ないし５のいずれか１項記載の
   半導体装置の製造方法を用いて、前記薄膜トランジスタ
   からなる画素スイッチング用薄膜トランジスタ及び駆動
   回路用薄膜トランジスタと、前記薄膜トランジスタと異
   なる導電型の薄膜トランジスタからなる駆動回路用薄膜
   トランジスタとを、同一基板上に形成することを特徴と
   するアクティブマトリクス基板の製造方法。
7. 【請求項７】 請求項６記載のアクティブマトリクス基
   板の製造方法を用いて製造したアクティブマトリクス基
   板と対向基板との間に電気光学物質を挟持することを特
   徴とする電気光学装置。