KR100390664B1 - 반도체 장치 및 그의 제조 방법 - Google Patents

반도체 장치 및 그의 제조 방법 Download PDF

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KR100390664B1
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미쓰비시덴키 가부시키가이샤
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Abstract

높은 신뢰성을 갖는 반도체 장치, 액정 표시 장치가 얻어진다. 반도체 장치(19)는 유리 기판(1)과 반도체 층과 게이트 절연막(7a)과 게이트 전극(8a)을 구비한다. 반도체 층은 유리 기판(1)의 주표면 상에 형성되고, 채널 영역(6a)을 거쳐 인접하는 소스 및 드레인 영역(3a,3b,4a,4b)을 포함한다. 게이트 절연막(7a)은 채널 영역(6a) 상에 형성된다. 게이트 전극(8a)은 게이트 절연막(7a) 상에 형성되고, 측벽(24a,24b)을 갖는다. 게이트 절연막(7a)은 게이트 전극(8a)의 측벽보다 외측에 위치하는 측벽(23a,23b)을 갖는 연장부(39a,39b)를 포함한다. 소스 및 드레인 영역은 연장부의 측벽(23a,23b)으로부터 떨어진 반도체 층의 영역에 형성된 고농도 불순물 영역(3a,3b)과, 고농도 불순물 영역보다 상대적으로 불순물 농도가 낮고, 연장부 아래에 위치하는 반도체 층의 영역에 형성된 저농도 불순물 영역(4a,4b)을 포함한다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치, 액정 표시 장치, 반도체 장치의 제조 방법, 액정 표시 장치의 제조 방법에 관한 것으로, 보다 특정적으로는, LDD 구조(Lightly Doped Drain)를 갖는 전계 효과 트랜지스터를 포함하는 반도체 장치, 액정 표시 장치, 반도체 장치의 제조 방법, 액정 표시 장치의 제조 방법에 관한 것이다.
종래, 액정 표시 장치의 하나로서, 유리 기판 상에 형성된 박막 전계 효과 트랜지스터를 이용한 액정 표시 장치가 알려져 있다. 그와 같은 액정 표시 장치에 있어서의 박막 전계 효과 트랜지스터가 형성된 유리 기판을 도 47에 나타낸다. 도 47은 종래의 액정 표시 장치를 나타내는 단면 모식도이다. 도 47을 참조하여, 액정 표시 장치를 설명한다.
도 47을 참조하여, 액정 표시 장치에 있어서, 유리 기판(101)에 있어서의 구동 회로 영역에는, n형 박막 전계 효과 트랜지스터(119)와 p형 박막 전계 효과 트랜지스터(120)가 형성되어 있다. 또한, 표시 화소 영역에서는 용량 소자(121)와 화소용 박막 전계 효과 트랜지스터(122)가 형성되어 있다.
구동 회로 영역에 있어서는, 유리 기판(101) 상에 하지막(下地膜)(102)이 형성되어 있다. 이 하지막으로는 실리콘 산화막을 이용한다. 하지막(102) 상에 n+형 불순물 영역(103a),(103b)과 n-형 불순물 영역(104a),(104b)과 채널 영역(106a)이동일 반도체 막을 이용하여 형성되어 있다. 채널 영역(106a) 상에는 게이트 절연막(107a)이 형성되어 있다. 게이트 절연막(107a) 상에는 게이트 전극(108a)이 형성되어 있다. n+형 불순물 영역(103a),(103b)과 n-형 불순물 영역(104a),(104b)에 의해, 소스/드레인 영역이 구성된다. 이 n+형 불순물 영역(103a),(103b)과 n-형 불순물 영역(104a),(104b)과 채널 영역(106a)과 게이트 절연막(107a)과 게이트 전극(108a)으로 n형 박막 전계 효과 트랜지스터(119)가 구성되어 있다.
또한, 하지막(102) 상에는, p형 불순물 영역(105a),(105b)과 채널 영역(106b)이 동일 반도체 막을 이용하여 형성되어 있다. 채널 영역(106b) 상에는 게이트 절연막(107b)이 형성되어 있다. 게이트 절연막(107b) 상에는 게이트 전극(108b)이 형성되어 있다. 이 p형 불순물 영역(105a),(105b)과 채널 영역(106b)과 게이트 절연막(107b)과 게이트 전극(108b)으로 p형 박막 전계 효과 트랜지스터(120)가 형성되어 있다. 이 n형 박막 전계 효과 트랜지스터(119)와 p형 박막 전계 효과 트랜지스터(120) 상에는 층간 절연막(110)이 형성되어 있다. n+형 불순물 영역(103a),(103b)과 p형 불순물 영역(105a),(105b) 상에 위치하는 영역에 있어서, 층간 절연막(110)에는 콘택트 홀(111a~111d)이 형성되어 있다. 콘택트 홀(111a~111d)의 내부로부터 층간 절연막(110) 상부 표면상에까지 연장되도록, 금속 배선(112a~112d)이 형성되어 있다. 금속 배선(112a~112d) 상에는 패시베이션 막(도시하지 않음)이 형성되어 있다. 패시베이션 막 상에는 평탄화 막(113)이 형성되어 있다.
표시 화소 영역에 있어서는, 하지막(102) 상에 용량 전극(109)이 형성되어 있다. 용량 전극(109) 상에는, 유전체 막으로서의 절연막(107e)을 거쳐 또 하나의 용량 전극(108e)이 형성되어 있다. 이 용량 전극(109),(108e)과 절연막(107e)으로 용량 소자(121)가 구성되어 있다. 용량 전극(109)에 인접하도록, 하지막(102) 상에는 도전 영역으로서의 n+형 불순물 영역(103c)이 형성되어 있다. 또한, 하지막(102) 상에는, n+형 불순물 영역(103d~103f)과 n-형 불순물 영역(104d~104g)과 채널 영역(106c),(106d)이 동일한 반도체 막을 이용하여 형성되어 있다. 채널 영역(106c),(106d) 상에는, 각각 게이트 절연막(107c),(107d)이 형성되어 있다. 게이트 절연막(107c),(107d) 상에는 각각 게이트 전극(108c),(108d)이 형성되어 있다. 이와 같이, n+형 불순물 영역(103d),(103e)과 n-형 불순물 영역(104d),(104e)과 채널 영역(106c)과 게이트 절연막(107c)과 게이트 전극(108c)으로 하나의 박막 전계 효과 트랜지스터가 구성되어 있다. 또한, n+형 불순물 영역(103e),(103f)과 n-형 불순물 영역(104f),(104g)과 채널 영역(106d)과 게이트 절연막(107d)과 게이트 전극(108d)으로 또 하나의 박막 전계 효과 트랜지스터가 구성된다. 화소용 박막 전계 효과 트랜지스터(122)는 이 2개의 박막 전계 효과 트랜지스터를 포함한다.
용량 소자(121)와 화소용 박막 전계 효과 트랜지스터(122) 상에는, 층간 절연막(110)이 형성되어 있다. n+형 불순물 영역(103c),(103d),(103f) 상에 위치하는영역에 있어서는, 층간 절연막(110)에 콘택트 홀(111e~111g)이 형성되어 있다. 콘택트 홀(111e~111g)의 내부로부터 층간 절연막(110) 상부 표면상에까지 연장하도록, 금속 배선(112e),(112f)이 형성되어 있다. 금속 배선(112e),(112f) 상에는 패시베이션 막(도시하지 않음)이 형성되어 있다. 패시베이션 막 상에는 평탄화 막(113)이 형성되어 있다. 금속 배선(112e) 상에 위치하는 영역에는, 평탄화 막(113) 및 패시베이션 막에 콘택트 홀(114)이 형성되어 있다. 콘택트 홀(114)의 내부로부터 평탄화 막(113)의 상부 표면상에까지 연장되도록 ITO 등을 이용한 화소 전극(115)이 형성되어 있다.
도 48 내지 도 51은, 도 47에 나타낸 액정 표시 장치의 제조 방법을 설명하기 위한 단면 모식도이다. 도 48 내지 도 51을 참조하여, 액정 표시 장치의 제조 방법을 설명한다.
먼저, 유리 기판(101) 상에 실리콘 산화막 등의 하지막(102)을 형성한다. 이 하지막(102) 상에 아몰퍼스 실리콘 막을 형성한다. 이 아몰퍼스 실리콘 막을 레이저 등을 이용하여 어닐링하는 것에 의해 폴리 실리콘 막을 형성한다. 이 폴리 실리콘 막 상에 레지스트 막을 형성한다. 이 레지스트 막에 노광 및 현상 처리를 행하는 것에 의해 채널 패턴을 형성한다. 그리고, 이 채널 패턴이 형성된 레지스트 막을 마스크로서 폴리 실리콘 막을 에칭함으로써, 폴리 실리콘 막(127a~127c)(도 48 참조) 및 용량 전극으로 될 실리콘 막을 형성한다. 그 후 레지스트 막을 제거한다. 용량 전극으로 될 폴리 실리콘 막에 도전성 불순물을 주입하는 것에 의해 도전체 막(128)(도 48 참조)을 형성한다. 폴리 실리콘 막(127a~127c)과 도전체막(128)의 위에 게이트 절연막으로 되는 절연막을 형성한다. 이 절연막 상에 도전체 막을 형성한다. 이 도전체 막 상에 레지스트 막을 형성한다. 노광 현상 처리를 행하는 것에 의해, 레지스트 막에 게이트 패턴을 형성한다. 이 게이트 패턴이 형성된 레지스트 막을 마스크로서, 습식 에칭을 행하는 것에 의해 게이트 전극(108a~108d)(도 48 참조)과 용량 전극(108e)을 형성한다. 그 후 레지스트 막을 제거한다. 그리고, 게이트 전극(108a~108d)과 용량 전극(108e)을 마스크로서 절연막을 에칭하는 것에 의해, 게이트 절연막(107a~107d)(도 48 참조)과 유전체 막으로서의 절연막(107e)(도 48 참조)을 형성한다. 이와 같이 하여, 도 48에 도시하는 바와 같은 구조를 얻는다.
그 후, 도 49에 도시하는 바와 같이, p형 박막 전계 효과 트랜지스터(120)(도 47 참조)가 형성되어야 할 영역을 덮도록 레지스트 막(130b)을 형성함과 동시에, n+형 불순물 영역(103a~103f)을 형성하기 위한 마스크로 되는 레지스트 막(130a),(130c),(130d)을 형성한다. 그리고, 불순물 이온으로서의 인(P) 이온(133)을 폴리 실리콘 막(127a~127c)(도 48 참조)의 소정 영역에 주입한다. 이와 같이 하여, n+형 불순물 영역(103a~103f)을 형성한다. 그 후, 레지스트 막(130a~130d)을 제거한다.
다음에, 도 50에 도시하는 바와 같이, 레지스트 막이 존재하지 않는 상태에서 인 이온(134)을 소정 영역에 주입하는 것에 의해, n-형 불순물 영역(104a),(104b),(104d~104g)를 형성한다.
다음에, 도 51에 도시하는 바와 같이, p형 박막 전계 효과 트랜지스터(120)(도 47 참조)가 형성되어야 할 영역 이외의 영역에 레지스트 막(135a~135c)을 형성한다. 그리고, 게이트 전극(108b)을 마스크로서, 보론(B) 이온(136)을 주입함으로써 p형 불순물 영역(105a),(105b)과 채널 영역(106b)을 형성한다. 그 후 레지스트 막(135a~135c)을 제거한다.
그 후 층간 절연막(110)(도 47 참조)을 형성한다. 층간 절연막(110) 상에 레지스트 패턴을 형성한다. 이 레지스트 패턴을 마스크로 하여, 층간 절연막(110)을 부분적으로 에칭함으로써 제거하는 것에 의해, 콘택트 홀(111a~111g)(도 47 참조)을 형성한다. 그 후 레지스트 패턴을 제거한다. 그리고, 세정 공정을 실시한 후, 금속 배선(112a~112f)으로 될 금속층을 콘택트 홀(111a~111g)의 내부로부터 층간 절연막(110)의 상부 표면상에까지 연장되도록 형성한다. 이 금속층 상에 레지스트 패턴을 형성한다. 이 레지스트 패턴을 마스크로서 습식 에칭을 행함으로써 금속막을 부분적으로 제거한다. 이와 같이 하여 금속 배선(112a~112f)(도 47 참조)을 형성한다. 그 후 레지스트 패턴을 제거한다. 금속 배선(112a~112f) 상에 패시베이션 막(113)(도 47 참조)을 형성한다. 패시베이션 막(113) 위 표면을 평탄화한 후, 이 패시베이션 막(113)에 콘택트 홀(114)(도 47 참조)을 형성한다. 콘택트 홀(114)의 내부로부터 패시베이션 막(113)의 상부 표면상에까지 연장하도록 투명성 도전막을 형성한다. 이 투명성 도전막 상에 화소 패턴이 형성된 레지스트 막을 형성한다. 이 레지스트 막을 마스크로서 습식 에칭에 의해 투명성 도전막을 부분적으로 제거함으로써, 화소 전극(115)(도 47 참조)을 형성한다. 그 후 레지스트막을 제거한다.
이와 같이 하여, 도 47에 도시하는 바와 같은 액정 표시 장치를 얻을 수 있다.
상술한 바와 같은 종래의 액정 표시 장치의 제조 방법에서는, 이하와 같은 문제가 있었다. 즉, 도 49에 도시한 공정에 있어서, 예컨대 n형 박막 전계 효과 트랜지스터(119)(도 47 참조)가 형성될 영역에 주목하면, 레지스트 막(130a)과 게이트 전극(108a)의 상대적인 위치 관계에 의해, 형성되는 n-형 불순물 영역(104a),(104b)(도 50 참조)의 위치나 크기가 변화하게 된다. 이 점을 도 52 및 도 53을 참조하여 상세하게 설명한다.
도 52 및 도 53은 종래의 문제점을 설명하기 위한 모식도이고, 도 49에 도시한 공정에 있어서의 레지스트 막(130a)이 형성된 영역의 부분 확대 단면 모식도이다.
도 52를 참조하여, 게이트 전극(108a)과 레지스트 막(130a)의 상대적인 위치 관계가 설정보다 어긋난(레지스트 막(130a)의 위치가 좌우의 어느 쪽인가로 어긋난) 경우, 최종적으로 형성되는 n-형 불순물 영역(104a),(104b) 각각의 크기는 도 52에 도시하는 바와 같이 변화한다. 이와 같이, 좌우의 n-형 불순물 영역(104a),(104b)의 크기가 다른 경우, 형성되는 n형 박막 전계 효과 트랜지스터(119)의 전기적 특성이 설계값에서 변동되기 때문에, 결과적으로 액정 표시 장치의 신뢰성이 저하된다는 문제가 있다.
또한, 도 53에 도시하는 바와 같이, 필요한 n-형 불순물 영역(104a),(104b)의 폭 W0에 대하여, 게이트 전극(108a)의 측벽과 레지스트 막(130a)의 측벽 사이의 거리 W1이 작게 되어 있는 경우, 결과적으로 형성되는 n-형 불순물 영역(104a),(104b)의 폭도 설계값보다 작게 된다. 이 결과, n형 박막 전계 효과 트랜지스터의 전기적 특성이 설계값과 다르게 된다. 그 결과, 상술한 경우와 마찬가지로 형성되는 액정 표시 장치의 신뢰성이 저하하는 경우가 있었다.
또한, 박막 전계 효과 트랜지스터를 형성할 때에, 도 54에 도시하는 바와 같이, 게이트 절연막으로 될 절연막(137)을 제거하지 않고, n+형 불순물 영역(103a),(103b) 상에까지 연장된 상태로 n+형 불순물 영역(103a),(103b)을 형성하기 위한 인 이온(133)의 주입을 행하는 공정도 고려된다. 여기서, 도 54는 종래의 문제점을 설명하기 위한 또 하나의 모식도이다. 그러나, 이와 같은 공정을 실시하는 경우도, 상술한 문제와 마찬가지의 문제가 발생한다. 또한, 이와 같이 절연막(137)이 잔재한 상태에서는, 인 이온(133)이 절연막(137)을 투과하여 n+형 불순물 영역(103a),(103b)이 형성될 영역에 도달할 필요가 있으므로, 인 이온(133)의 주입 에너지를 보다 크게 할 필요가 있기 때문에, 이 인 이온의 주입에 의해 레지스트 막(130a)이 변질되는 경우가 있다. 이와 같이 변질된 레지스트 막(130a)은 이 레지스트 막(130a)의 제거 공정에 있어서도 제거되지 않고 부분적으로 잔존하는 경우가 있다. 이와 같이 레지스트 막(130a)이 잔존한 경우, 그 후의 제조 공정에 있어서 잔존한 레지스트 막(130a) 때문에 소정 구조를 형성할 수 없다고 하는 불량의 원인으로 되고, 결과적으로 액정 표시 장치의 신뢰성이 저하함과 동시에 원료에 대한 생산 비율이 저하하는 것으로 되어 있었다.
본 발명은 이와 같은 과제를 해결하기 위해 된 것으로, 본 발명의 제 1 목적은 높은 신뢰성을 갖는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 제 2 목적은 높은 신뢰성을 갖는 액정 표시 장치 및 그 제조 방법을 제공하는 것이다.
도 1은 본 발명에 따른 액정 표시 장치의 실시예 1을 나타내는 단면 모식도,
도 2는 도 1에 도시한 액정 표시 장치의 부분 단면 확대 모식도,
도 3 내지 도 8은 도 1 및 도 2에 도시한 액정 표시 장치의 제조 방법의 제 1 내지 제 6 공정을 설명하기 위한 단면 모식도,
도 9는 본 발명에 따른 액정 표시 장치의 실시예 2의 제조 방법을 설명하기 위한 단면 모식도,
도 10 내지 도 14는 본 발명에 따른 액정 표시 장치의 실시예 3의 제조 방법의 제 1 내지 제 5 공정을 설명하기 위한 단면 모식도,
도 15는 본 발명에 따른 액정 표시 장치의 실시예 4를 나타내는 단면 모식도,
도 16은 도 15에 도시한 액정 표시 장치의 부분 단면 확대 모식도,
도 17 내지 도 21은 도 15 및 도 16에 도시한 액정 표시 장치의 제조 방법의 제 1 내지 제 4 공정을 설명하기 위한 단면 모식도,
도 22는 본 발명에 따른 액정 표시 장치의 실시예 5의 제조 방법을 설명하기위한 단면 모식도,
도 23 내지 도 25는 본 발명에 따른 액정 표시 장치의 실시예 6의 제조 방법의 제 1 내지 제 3 공정을 설명하기 위한 단면 모식도,
도 26은 본 발명에 따른 액정 표시 장치의 실시예 7을 나타내는 단면 모식도,
도 27은 도 26에 도시한 액정 표시 장치의 부분 단면 확대 모식도,
도 28 내지 도 32는 도 26 및 도 27에 도시한 액정 표시 장치의 제조 방법의 제 1 내지 제 5 공정을 설명하기 위한 단면 모식도,
도 33은 도 29에 도시한 공정을 설명하기 위한 부분 단면 확대 모식도,
도 34는 n+형 불순물 영역(3a)과 n-형 불순물 영역(4a)의 불순물 농도와 주입된 영역의 위치와의 관계를 나타내는 모식적인 그래프,
도 35는 본 발명의 실시예 7에 있어서의 액정 표시 장치의 제조 방법의 변형예를 설명하기 위한 부분 단면 확대 모식도,
도 36은 도 35에 도시한 공정을 이용하여 형성된 액정 표시 장치의 부분 단면 확대 모식도,
도 37은 본 발명에 따른 액정 표시 장치의 실시예 8의 제조 방법을 설명하기 위한 단면 모식도,
도 38은 도 37에 도시한 공정을 설명하기 위한 액정 표시 장치의 부분 단면 확대 모식도,
도 39는 도 37에 도시한 공정을 설명하기 위한 액정 표시 장치의 부분 단면 확대 모식도,
도 40 내지 도 42는 도 37에 도시한 액정 표시 장치의 제조 방법의 변형예의 제 1 내지 제 3 공정을 설명하기 위한 단면 모식도,
도 43은 도 40에 도시한 액정 표시 장치의 부분 단면 확대 모식도,
도 44는 본 발명에 따른 액정 표시 장치의 실시예 9의 제조 방법을 설명하기 위한 단면 모식도,
도 45는 절연막을 거쳐 일정 조건으로 불순물 이온을 주입한 경우의, 절연막의 막 두께와, 불순물의 주입을 받은 영역의 시트 저항의 관계를 나타내는 모식적인 그래프,
도 46은 본 발명에 따른 액정 표시 장치의 실시예 10의 제조 방법을 설명하기 위한 단면 모식도,
도 47은 종래의 액정 표시 장치를 나타내는 단면 모식도,
도 48 내지 도 51은 도 47에 도시한 종래의 액정 표시 장치의 제조 방법의 제 1 내지 제 4 공정을 설명하기 위한 단면 모식도,
도 52는 종래의 문제점을 설명하기 위한 모식도,
도 53은 종래의 문제점을 설명하기 위한 모식도,
도 54는 종래의 문제점을 설명하기 위한 또 하나의 모식도.
본 발명의 일 국면에 있어서의 반도체 장치는 기판과, 반도체 막과, 게이트 절연막과, 게이트 전극을 구비한다. 반도체 막은 기판의 주표면 상에 형성되고, 채널 영역을 거쳐 인접하는 소스 및 드레인 영역을 포함한다. 게이트 절연막은 채널 영역 상에 형성되어 있다. 게이트 전극은 게이트 절연막 상에 형성되어, 측벽을 갖는다. 게이트 절연막은 게이트 전극의 측벽보다 외측에 위치하는 측벽을 갖는 연장부를 포함한다. 소스 및 드레인 영역의 한쪽은 고농도 불순물 영역과, 이 고농도 불순물 영역보다 상대적으로 불순물 농도가 낮은 저농도 불순물 영역을 포함한다. 고농도 불순물 영역은 연장부의 측벽으로부터 떨어진 반도체 막의 영역에 형성되어 있다. 저농도 불순물 영역은 연장부 아래에 위치하는 반도체 막의 영역에 형성되어 있다.
또한, 본 발명의 일 국면에 있어서의 반도체 장치에서는 소스 및 드레인 영역의 양쪽이 각각 고농도 불순물 영역과 저농도 불순물 영역을 포함하는 것이 바람직하다.
이와 같이 하면, 후술하는 제조 방법에서 나타내는 바와 같이, 연장부를 마스크로서 이용하여 저농도 불순물 영역의 위치를 결정할 수 있다. 그리고, 이 연장부의 크기(폭)는 후술하는 제조 방법에서 나타내는 바와 같이 습식 에칭을 이용하여 게이트 전극의 측벽을 부분적으로 제거하는 것에 의해 결정된다. 그리고, 이 습식 에칭의 위치 정밀도는 종래 저농도 불순물 영역을 형성하기 위해 이용되고 있던 사진 제판 가공 기술에 있어서의 위치 정밀도보다도 충분히 높기 때문에, 저농도 불순물 영역의 위치 정밀도를 향상시킬 수 있다. 이 때문에, 형성되는 전계 효과 트랜지스터의 저농도 불순물 영역의 위치 정밀도를 향상시킬 수 있다. 이 결과, 전계 효과 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 게이트 전극 상으로부터 소스 및 드레인 영역을 포함하는 반도체 막 상에까지 연장하도록 층간 절연막 등을 형성하는 경우, 게이트 전극 및 게이트 절연막의 측벽과 반도체 막의 상부 표면의 접속부(코너부)에 있어서는, 공간 등이 형성되기 쉽다. 특히, 게이트 전극과 게이트 절연막의 측벽이 거의 동일 평면상에 위치하고, 게이트 전극과 게이트 절연막이 하나의 단차부(段差部)를 형성하는 경우, 이러한 경향이 강하다. 그러나, 본 발명에 있어서는, 이것이 종래라면, 공간이 가장 형성되기 쉬운 코너부에 게이트 절연막의 연장부가 이미 형성되어 있기 때문에, 상술한 바와 같은 공간이 형성될 가능성을 감소시킬 수 있다.
또한, 상술한 바와 같이 게이트 전극 및 게이트 절연막의 측벽과 반도체 막의 상부 표면의 코너부에 있어서 공간의 형성을 방지할 수 있으므로, 이와 같은 공간에 기인하여 층간 절연막 등이 박리되고 있었던 문제의 발생을 방지할 수 있다. 이 결과, 그와 같은 층간 절연막의 박리에 수반하는 반도체 장치의 손상이나 동작 불량의 발생을 방지할 수 있기 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
상기한 일 국면에 있어서의 반도체 장치에서는, 연장부의 측벽이 기판의 주표면에 대하여 경사지도록 형성되어 있는 것이 바람직하다.
이 경우, 후술하는 제조 방법에서 나타내는 바와 같이, 저농도 불순물 영역에 있어서의 불순물 농도에 대하여, 연장부의 측벽의 경사에 대응하는 농도 분포를 형성할 수 있다. 이 결과, 보다 효과적으로 저농도 불순물 영역에 있어서의 전계 집중의 발생을 방지할 수 있다.
또한, 연장부의 측벽이 경사되도록 형성되는 것에 의해, 게이트 전극의 측벽으로부터 반도체 막의 상부 표면상에까지 연장하도록 층간 절연막 등을 형성할 때, 이 층간 절연막 등의 적용 범위를 보다 향상시킬 수 있다.
상기 일 국면에 있어서의 반도체 막에서는, 게이트 절연막은 연장부의 측벽으로부터 고농도 불순물 영역 상에까지 연장하는 절연막 부분을 포함하는 것이 바람직하고, 절연막 부분의 막 두께는 게이트 절연막의 연장부의 막 두께보다 얇은 것이 바람직하다.
이 경우, 절연막 부분이 존재하는 것에 의해, 이 절연막 부분이 보호막으로서 작용하므로, 소스 및 드레인 영역이 불순물 금속 등에 의해 오염되는 것을 유효하게 방지할 수 있다. 이 결과, 소스 및 드레인 영역이 불순물 금속 등에 의해 오염되는 것에 기인하는 반도체 장치의 전기적 특성의 변화 등을 확실하게 방지할 수 있으므로, 반도체 장치의 신뢰성을 보다 향상시킬 수 있다.
본 발명의 다른 국면에 있어서의 액정 표시 장치는 상기 일 국면에 있어서의 반도체 장치를 구비한다.
이 경우, 높은 신뢰성을 갖는 반도체 장치를 액정 표시 장치의 구동 회로 영역이나 표시 화소 영역 등에 있어서의 반도체 장치로서 형성할 수 있기 때문에, 액정 표시 장치의 화면 표시 특성의 균일성을 향상시킬 수 있다. 이 결과, 액정 표시 장치의 표시 특성을 향상시킬 수 있다.
본 발명의 다른 국면에 있어서의 반도체 장치의 제조 방법에서는, 기판 상에 반도체 막을 형성한다. 반도체 막 상에 절연막을 형성한다. 절연막 상에 도전체 막을 형성한다. 도전체 막 상에 측벽을 갖는 레지스트 막을 형성한다. 레지스트 막을 마스크로 하여 에칭을 이용하여 도전체 막을 부분적으로 제거함으로써, 레지스트 막의 측벽 위치보다 내측에 측벽을 갖는 게이트 전극을 형성한다. 레지스트 막을 마스크로 하여, 에칭을 이용하여 절연막을 부분적으로 제거함으로써, 게이트 전극의 측벽보다 외측에 위치하는 측벽을 갖는 연장부를 포함하는 게이트 절연막을 형성한다. 레지스트 막을 마스크로 하여, 반도체 막에 불순물을 주입함으로써, 연장부의 측벽으로부터 떨어진 반도체 막의 영역에, 소스 및 드레인 영역 한쪽의 고농도 불순물 영역을 형성한다. 이 때, 소스 및 드레인 영역의 각각에 있어서 고농도 불순물 영역을 형성하여도 좋다. 그리고, 레지스트 막을 제거한다. 레지스트 막을 제거하는 공정 후, 게이트 전극을 마스크로서 반도체 막에 불순물을 주입함으로써, 연장부 아래에 위치하는 반도체 막의 영역에 고농도 불순물 영역보다 상대적으로 불순물의 농도가 낮은, 소스 및 드레인 영역 한쪽의 저농도 불순물 영역을 형성한다. 이 때, 소스 및 드레인 영역의 각각에 있어서 저농도 불순물 영역을 형성하여도 좋다.
여기서, 게이트 전극을 형성하는 공정에 있어서 레지스트 막 측벽의 위치로부터 게이트 전극의 측벽 위치까지의 거리(게이트 전극의 측벽 후퇴량)는 게이트 절연막의 연장부가 게이트 전극의 측벽으로부터 외측으로 연장하는 부분의 크기(폭)에 대응한다. 그리고, 이 게이트 전극 측벽의 후퇴량은 등방성 에칭에 의해 높은 정밀도로 제어할 수 있다. 이 때문에, 게이트 절연막 연장부의 크기(폭)를 고정밀도로 결정할 수 있다. 그리고, 저농도 불순물 영역은 게이트 전극을 마스크로서 형성하고 있기 때문에, 이 연장부의 측벽과 게이트 전극의 측벽 사이의 거리(연장부의 폭)가, 즉 저농도 불순물 영역이 형성되는 영역의 폭과 거의 같게 된다. 그 결과, 저농도 불순물 영역의 치수 정밀도를 종래의 레지스트 막을 마스크로서 이용한 경우보다도 향상시킬 수 있다. 이 때문에, 형성되는 전계 효과 트랜지스터의 전기적 특성이 저농도 불순물 영역의 치수가 변동되는 것에 기인하여 변동된다고 했던 것을 확실하게 방지할 수 있다. 그 결과, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 고농도 불순물 영역을 형성할 때의 마스크로서, 게이트 전극을 형성할때에 이용한 레지스트 막을 유용할 수 있으므로, 종래 이 고농도 불순물 영역을 형성하기 위해 마스크로서 이용하는 레지스트 막을 새롭게 형성하는 경우에 비하여 공정을 간략화할 수 있다.
본 발명의 다른 일 국면에 있어서의 반도체 장치의 제조 방법에서는, 기판 상에 반도체 막을 형성한다. 반도체 막 상에 절연막을 형성한다. 절연막 상에 도전체 막을 형성한다. 도전체 막 상에 측벽을 갖는 레지스트 막을 형성한다. 레지스트 막을 마스크로 하여, 에칭을 이용하여 도전체 막을 부분적으로 제거하는 것에 의해, 레지스트 막의 측벽의 위치보다 내측에 측벽을 갖는 게이트 전극을 형성한다. 레지스트 막을 마스크로서, 에칭을 이용하여 절연막을 부분적으로 제거하는 것에 의해, 게이트 전극의 측벽보다 외측에 위치하는 측벽을 갖는 연장부를 포함하는 게이트 절연막을 형성한다. 레지스트 막을 제거한다. 게이트 절연막을 마스크로 하여, 반도체 막에 불순물을 주입하는 것에 의해, 연장부의 측벽으로부터 분리된 반도체 막의 영역에 소스 및 드레인 영역 한쪽의 고농도 불순물 영역을 형성한다. 이 때, 소스 및 드레인 영역의 각각에 고농도 불순물 영역을 형성하여도 좋다. 그리고, 게이트 전극을 마스크로 하여, 반도체 막에 불순물을 주입하는 것에 의해, 연장부 아래에 위치하는 반도체 막의 영역에 고농도 불순물 영역보다 상대적으로 불순물의 농도가 낮은, 소스 및 드레인 영역 한쪽의 저농도 불순물 영역을 형성한다. 이 때, 소스 및 드레인 영역의 각각에 있어서 저농도 불순물 영역을 형성하여도 좋다.
이와 같이 하면, 상기 다른 국면에 있어서의 반도체 장치의 제조 방법과 마찬가지로, 게이트 전극의 측벽으로부터 외측으로 연장하는 게이트 절연막의 연장부의 치수를 정밀도 양호하게 결정할 수 있다. 그리고, 저농도 불순물 영역의 폭은 게이트 전극의 측벽으로부터 외측으로 연장하고 있는 게이트 절연막의 연장부의 폭에 대응하는 것이기 때문에, 저농도 불순물 영역의 폭을 정밀도 양호하게 결정하는 것이 가능하게 된다. 이 때문에, 이 저농도 불순물 영역을 포함하는 전계 효과 트랜지스터 등의 반도체 장치의 전기적 특성이 저농도 불순물 영역의 폭이 변화하는 것에 기인하여 변동한다는 문제의 발생을 방지할 수 있다. 이 결과, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 고농도 불순물 영역을 형성할 때의 마스크로서 게이트 절연막을 이용하므로, 종래와 같이 고농도 불순물 영역을 형성할 때에 마스크로서 이용하기 위한 레지스트 막을 형성할 필요가 없다. 이 결과, 반도체 장치의 제조 공정을 간략화할 수 있다.
또한, 고농도 불순물 영역 및 저농도 불순물 영역을 형성할 때에, 레지스트 막을 마스크로서 이용하지 않으므로, 마스크로서 이용된 레지스트 막이 불순물을 주입받는 것에 의해 변질되는 것은 아니다. 그 때문에, 변질된 레지스트 막이 잔존하여, 소정 구조가 얻어지지 않아 제품 생산율이 저하한다는 문제의 발생을 방지할 수 있다.
상기 또 다른 일 국면에 있어서의 반도체 장치의 제조 방법에서는, 고농도 불순물 영역을 형성하는 공정과 저농도 불순물 영역을 형성하는 공정을 동시에 행하는 것이 바람직하다.
이 경우, 반도체 장치의 제조 공정을 보다 간략화할 수 있다.
상기 다른 국면 또는 또 하나의 국면에 있어서의 반도체 장치의 제조 방법에서는 게이트 절연막을 형성하는 공정에 있어서, 고농도 불순물 영역으로 될 반도체 막 상에 게이트 절연막 연장부의 막 두께보다 얇은 막 두께를 갖는 절연막 부분을 잔존시키는 것이 바람직하다.
이 경우, 고농도 불순물 영역에 불순물 금속 등의 불순물이 침입하는 것을 방지하기 위한 보호막으로서 절연막 부분을 이용할 수 있다. 이 때문에, 고농도 불순물 영역에 이와 같은 불순물 금속이 존재하는 것에 기인하여 반도체 장치의 전기적 특성이 변동한다고 한 문제의 발생을 확실하게 방지할 수 있다. 이 결과, 반도체 막의 신뢰성을 보다 향상시킬 수 있다.
상기 다른 국면 또는 또 하나의 국면에 있어서의 반도체 장치의 제조 방법에서는, 저농도 불순물 영역과 고농도 불순물 영역에 주입되는 불순물은 n형 반도체 불순물인 것이 바람직하고, 게이트 전극과 게이트 절연막과 소스 및 드레인 영역은 n형 박막 전계 효과 트랜지스터를 구성하는 것이 바람직하다. n형 박막 전계 효과 트랜지스터의 게이트 전극을 형성하는 공정에 앞서 실시되는 p형 박막 전계 효과 트랜지스터를 형성하는 공정을 더욱 구비하는 것이 바람직하다. p형 박막 전계 효과 트랜지스터를 형성하는 공정에서는, 바람직하게는, 도전체 막 상에 레지스트 막을 형성한다. 레지스트 막을 마스크로 하여, 도전체 막을 부분적으로 제거하는 것에 의해 p형 박막 전계 효과 트랜지스터의 게이트 전극을 형성함과 동시에, n형 박막 전계 효과 트랜지스터가 형성될 영역 상에 도전체 막을 잔존시킨다. p형 박막전계 효과 트랜지스터의 게이트 전극과 n형 박막 전계 효과 트랜지스터가 형성될 영역 상에 잔존시킨 도전체 막을 마스크로서, 반도체 막에 p형 도전성 불순물을 주입하는 것에 의해, p형 박막 전계 효과 트랜지스터의 소스 및 드레인 영역의 한쪽을 형성한다. 이 때, 소스 및 드레인 영역의 양쪽을 형성하여도 좋다.
여기서, n형 박막 전계 효과 트랜지스터를 먼저 형성하고, 그 후에 p형 박막 전계 효과 트랜지스터를 형성하는 경우를 고려하면, p형 박막 전계 효과 트랜지스터의 소스 및 드레인 영역의 한쪽을 형성하는 공정을 행할 때에는, 이미 형성되어 있는 n형 박막 전계 효과 트랜지스터를 덮도록 레지스트 막을 형성할 필요가 있다. 이것은 주입되는 p형 도전성 불순물에 의해 n형 박막 전계 효과 트랜지스터의 전기적 특성이 변화하는 것을 방지하기 위함이다. 그러나, 상술한 바와 같이, p형 박막 전계 효과 트랜지스터를 먼저 형성하는 경우에는, p형 도전성 불순물을 주입할 때, n형 박막 전계 효과 트랜지스터가 형성될 영역 상에는 도전체 막이 잔존하고 있고, 이 잔존시킨 도전체 막을 마스크로서 이용하므로, 마스크로서의 레지스트 막을 형성하는 공정을 생략할 수 있다. 이 결과, 제조 공정의 간략화를 도모할 수 있다.
상기 다른 국면 또는 또 하나의 국면에 있어서의 반도체 장치의 제조 방법에서는, 게이트 절연막을 형성하는 공정에 있어서, 연장부의 측벽을 기판의 주표면에 대하여 경사하도록 형성하는 것이 바람직하다.
이 경우, 저농도 불순물 영역을 형성하는 공정에 있어서, 게이트 절연막의 연장부의 측벽에 있어서의 경사에 대응하여, 저농도 불순물 영역에 있어서의 불순물의 농도를 변화시킬 수 있다. 결국, 연장부의 측벽이 경사하는 것에 의해, 연장부의 막 두께가 상대적으로 얇게 되어 있는 부분 아래에 위치하는 반도체 막의 영역에서는, 불순물의 농도를 상대적으로 높게 할 수 있는 한편, 연장부의 막 두께가 상대적으로 두껍게 되어 있는 부분 아래의 반도체 막의 영역에 있어서는, 불순물의 농도를 상대적으로 낮게 할 수 있다. 이와 같이 하여, 불순물 농도의 구배를 저농도 불순물 영역에 있어서 형성할 수 있으므로, 이 저농도 불순물 영역에 있어서의 전계 강도의 변화를 보다 완만하게 할 수 있다. 이 결과, 전계 집중의 발생을 방지할 수 있으므로, 이 전계 집중에 기인하여 반도체 장치가 오동작하는 등의 문제의 발생을 방지할 수 있다. 그 결과, 반도체 장치의 신뢰성을 보다 향상시킬 수 있다.
상기 다른 국면 또는 또 하나의 국면에 있어서의 반도체 장치의 제조 방법에서는, 게이트 절연막을 형성하는 공정에 있어서, 등방성 에칭에 의해 절연막을 부분적으로 제거하는 것에 의해, 연장부의 측벽을 기판의 주표면에 대하여 경사시키는 것이 바람직하다.
이 경우, 연장부의 측벽을 기판의 주표면에 대하여 용이하게 경사시킬 수 있다.
상기 다른 국면 또는 또 하나의 국면에 있어서의 반도체 장치의 제조 방법에서는, 게이트 절연막을 형성하는 공정에 있어서, 레지스트 후퇴법을 이용하여 연장부의 측벽을 기판의 주표면에 대하여 경사시키는 것이 바람직하다.
이 경우, 레지스트 막에 대한 에칭율을 변화시키도록 프로세스 조건을 설정하면, 레지스트 막이 에칭에 의해 제거되는 속도를 변경할 수 있다. 이 때문에, 레지스트 막이 제거되는 속도가 변하는 것에 의해 절연막의 연장부의 측벽으로 될 부분의 에칭되는 시간을 변경할 수 있다. 이에 따라, 기판의 주표면에 대한 측벽의 경사각을 변경할 수 있다. 이 결과, 연장부의 측벽과 기판의 주표면이 이루는 각을 자유롭게 설정하는 것이 가능하게 된다.
본 발명의 더욱 다른 국면에 있어서의 액정 표시 장치의 제조 방법에서는, 상기 다른 국면 또는 또 하나의 국면에 있어서의 반도체 장치의 제조 방법을 이용한다.
이와 같이 하면, 액정 표시 장치의 구동 회로나 표시 화소로 이용하는 반도체 장치를 높은 신뢰성을 갖도록 용이하게 형성할 수 있다. 이 결과, 안정한 표시 특성을 나타내는 액정 표시 장치를 얻을 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 도면에 근거하여 본 발명의 실시예를 설명한다. 또, 이하의 도면에 있어서 동일 또는 상당하는 부분에는 동일 참조 부호를 붙여 그 설명은 반복하지 않는다.
(실시예 1)
도 1을 참조하여 본 발명에 따른 액정 표시 장치의 실시예 1을 설명한다.
도 1을 참조하여, 액정 표시 장치는 구동 회로 영역에 있어서, 유리 기판(1)상에 하지막(2)이 형성되어 있다. 하지막(2) 상에는, n형 박막 전계 효과 트랜지스터(19)와 p형 박막 전계 효과 트랜지스터(20)가 형성되어 있다. n형 박막 전계 효과 트랜지스터(19)는 고농도 불순물 영역으로서의 n+형 불순물 영역(3a),(3b)과 저농도 불순물 영역으로서의 n-형 불순물 영역(4a),(4b)과 채널 영역(6a)과 게이트 절연막(7a)과 게이트 전극(8a)을 구비한다. 이 n+형 불순물 영역(3a),(3b)과 n-형 불순물 영역(4a),(4b)으로부터 LDD 구조를 구비하는 소스 및 드레인 영역이 형성되어 있다. 하지막(2) 상에는, 동일한 반도체 막을 이용하여 형성된 n+형 불순물 영역(3a),(3b)과 n-형 불순물 영역(4a),(4b)과 채널 영역(6a)이 형성되어 있다. 채널 영역(6a) 상에는 게이트 절연막(7a)이 형성되어 있다. 게이트 절연막(7a) 상에는 게이트 전극(8a)이 형성되어 있다.
또한, p형 박막 전계 효과 트랜지스터(20)는 소스 및 드레인 영역으로서의 p형 불순물 영역(5a),(5b)과 채널 영역(6b)과 게이트 절연막(7b)과 게이트 전극(8b)을 구비한다. 하지막(2) 상에는, 동일한 반도체 막을 이용하여 형성된 p형 불순물 영역(5a),(5b)과 채널 영역(6b)이 형성되어 있다. 채널 영역(6b) 상에는 게이트 절연막(7b)이, p형 불순물 영역(5a),(5b) 상에까지 연장되도록 형성되어 있다. 게이트 절연막(7b) 상에는 게이트 전극(8b)이 형성되어 있다.
게이트 전극(8a),(8b) 상에는 층간 절연막(10)이 형성되어 있다. 층간 절연막(10)에는 n+형 불순물 영역(3a),(3b) 상에 위치하는 영역에 콘택트 홀(11a),(11b)이, p형 불순물 영역(5a),(5b) 상에 위치하는 영역에는 콘택트 홀(11c),(11d)이 각각 형성되어 있다. 콘택트 홀(11a~11d)의 내부로부터 층간 절연막(10)의 상부 표면상에까지 연장되도록 금속 배선(12a~12d)이 형성되어 있다. 금속 배선(12a~12d) 상에는 패시베이션 막(도시하지 않음)이 형성되어 잇다. 패시베이션 막 상에는 평탄화 막(13)이 형성되어 있다.
표시 화소 영역에 있어서는, 용량 소자(21)와 화소용 박막 전계 효과 트랜지스터(22)가 형성되어 있다. 용량 소자는 용량 전극(9),(8e)과 유전체 막으로서 작용하는 절연막(7e)을 구비한다. 하지막(2) 상에는 용량 전극(9)이 형성되어 있다. 용량 전극(9) 상에는 절연막(7e)이 형성되어 있다. 절연막(7e) 상에는 용량 전극(8e)이 형성되어 있다. 용량 전극(9)에 인접하는 부분에는 n+형 불순물 영역(3c)이 형성되어 있다.
또한, 화소용 박막 전계 효과 트랜지스터(22)는 제 1 및 제 2 박막 전계 효과 트랜지스터를 포함한다. 제 1 박막 전계 효과 트랜지스터는 고농도 불순물 영역으로서의 n+형 불순물 영역(3d),(3e)과 저농도 불순물 영역으로서의 n-형 불순물 영역(4d),(4e)과 채널 영역(6c)과 게이트 절연막(7c)과 게이트 전극(8c)을 갖는다. 제 2 박막 전계 효과 트랜지스터는 고농도 불순물 영역으로서의 n+형 불순물 영역(3e),(3f)과 저농도 불순물 영역으로서의 n-형 불순물 영역(4f),(4g)과 채널 영역(6d)과 게이트 절연막(7d)과 게이트 전극(8d)을 갖는다. 유리 기판(1) 상에는 하지막(2)이 형성되어 있다. 하지막(2) 상에는 동일한 반도체 막을 이용하여 형성된 n+형 불순물 영역(3d~3f)과 n-형 불순물 영역(4d~4g)과 채널 영역(6c),(6d)이 형성되어 있다. 채널 영역(6c),(6d) 상에는 각각 게이트 절연막(7c),(7d)이 형성되어 있다. 게이트 절연막(7c),(7d) 상에는 각각 게이트 전극(8c),(8d)이 형성되어 있다.
이 용량 소자(21)와 화소용 박막 전계 효과 트랜지스터(22) 상에는 층간 절연막(10)이 형성되어 있다. n+형 불순물 영역(3c),(3d),(3f) 상에 위치하는 영역에 있어서는, 층간 절연막(10)의 일부를 제거함으로써 콘택트 홀(11e~11g)이 형성되어 있다. 콘택트 홀(11e~11g)의 내부로부터 층간 절연막(10)의 상부 표면상에까지 연장되도록 금속 배선(12e),(12f)이 형성되어 있다. 금속 배선(12e),(12f) 상에는, 패시베이션 막(도시하지 않음)이 형성되어 있다. 이 패시베이션 막 상에는 평탄화 막(13)이 형성되어 있다. 금속 배선(12e) 상에 위치하는 영역에는, 평탄화 막(13)과 패시베이션 막의 일부를 제거함으로써 콘택트 홀(14)이 형성되어 있다. 콘택트 홀(14)의 내부로부터 평탄화 막(13)의 상부 표면상에까지 연장하도록 ITO 등의 투명성 도전체 막으로 이루어진 화소 전극(15)이 형성되어 있다. 화소 전극(15) 상에는 배향막(48b)이 형성되어 있다.
이와 같은 n형 박막 전계 효과 트랜지스터(19), p형 박막 전계 효과 트랜지스터(20), 용량 소자(21) 및 화소용 박막 전계 효과 트랜지스터(22)가 형성된 유리기판(1)에 대향하도록, 상부 유리 기판(18)이 배치되어 있다. 상부 유리 기판(18)의 유리 기판(1)에 대향하는 면상에는 컬러 필터(47)가 형성되어 있다. 컬러 필터(47)의 유리 기판(1)에 대향하는 면상에는 대향 전극(17)이 형성되어 있다. 대향 전극(17)의 유리 기판(1)에 대향하는 면상에는 배향막(48a)이 형성되어 있다. 그리고, 이 유리 기판(1)과 상부 유리 기판(18) 사이에는 액정(16)이 밀봉되어 있다.
여기에서, 유리 기판(1) 상에 형성된 n형 박막 전계 효과 트랜지스터(19)는, 도 2에 도시하는 바와 같이, 게이트 절연막(7a)이 게이트 전극(8a)의 측벽(24a),(24b)보다도 외측에 위치하는 측벽(23a),(23b)을 갖는 연장부(39a),(39b)를 포함한다. 도 2를 참조하여, n+형 불순물 영역(3a),(3b)은 연장부(39a),(39b)의 측벽(23a),(23b)보다도 외측에 위치하는 반도체 막의 영역에 형성되어 있다. 그리고, n+형 불순물 영역(3a),(3b)보다도 상대적으로 불순물의 농도가 낮은 n-형 불순물 영역(4a),(4b)은 연장부(39a),(39b) 아래에 위치하는 반도체 막의 영역에 형성되어 있다. 그리고, 후술하는 액정 표시 장치의 제조 방법으로부터도 알 수 있듯이, n+형 불순물 영역(3a),(3b)과 n-형 불순물 영역(4a),(4b) 각각의 경계부(25a),(25b)는 거의 연장부(39a),(39b)의 측벽(23a),(23b) 아래에 위치되어 있다. 그리고, n-형 불순물 영역(26a),(26b)은 거의 게이트 전극(8a)의 측벽(24a),(24b) 아래에 위치하는 영역에 위치하고 있다.
이와 같은 구조를 갖는 것에 의해, 후술하는 제조 방법에 있어서 나타내는 바와 같이, 이 연장부(39a),(39b)를 포함하는 게이트 절연막(7a) 혹은 이 게이트 절연막(7a)을 형성하기 위해 이용한 레지스트 막을 마스크로서 불순물을 반도체 막에 주입하는 것에 의해 n+형 불순물 영역(3a),(3b)을 형성할 수 있다. 또한, 게이트 전극(8a)을 마스크로서 불순물을 반도체 막에 주입함으로써 n-형 불순물 영역(4a),(4b)을 형성할 수 있다. 그리고, 이 게이트 전극(8a)의 측벽(24a),(24b)과 연장부(39a),(39b)의 측벽(23a),(23b)과의 상대적인 위치는 에칭에 의해 정밀도 양호하게 결정할 수 있으므로, 결과적으로 n-형 불순물 영역(4a),(4b)의 치수 정밀도 및 위치 정밀도를 종래보다도 향상시킬 수 있다. 이 때문에, n형 박막 전계 효과 트랜지스터(19)에 있어서, n-형 불순물 영역(4a),(4b)의 배치나 치수가 설정값으로부터 어긋나는 것에 기인하여 그 전기적 특성이 변동한다는 문제의 발생을 방지할 수 있다. 이 결과, n형 박막 전계 효과 트랜지스터(19)의 전기적 특성을 안정화할 수 있으므로, 높은 신뢰성을 갖는 반도체 장치로서의 n형 박막 전계 효과 트랜지스터(19)를 얻을 수 있다. 또한, 이와 같은 높은 신뢰성을 갖는 n형 박막 전계 효과 트랜지스터(19)를 이용하는 것에 의해, 표시 특성이 안정한 액정 표시 장치를 얻을 수 있다.
또한, 게이트 절연막(7a)이 연장부(39a),(39b)를 구비하고 있으므로, 게이트 전극(8a) 및 게이트 절연막(7a)과 n+형 불순물 영역(3a),(3b)의 상부 표면의 교선상에 형성되는 코너부를 층간 절연막(10)으로 매립한 경우에, 게이트 전극(8a)의 측벽(24a),(24b)과 게이트 절연막(7a)의 단부에 있어서의 측벽이 거의 동일 평면상에 있도록 형성되어 있는 경우보다, 용이하게 코너부를 층간 절연막(10)으로 매립하는 것이 가능하게 된다. 결국, 상기 코너부에는, 층간 절연막(10)을 매립할 때에 공간 등의 결함이 발생하기 쉽다. 그러나, 연장부(39a),(39b)가 이 코너부의 정점 부분에 처음부터 형성된 상태로 되어 있기 때문에, 이 연장부(39a),(39b)가 존재하지 않는 경우보다도 상기 코너부를 완만한 형상으로 할 수 있다.
또한, 상기와 같이 층간 절연막(10)을 형성할 때에 상기 코너부에 있어서 공간 등의 결함의 발생을 방지할 수 있으므로, 이와 같은 공간에 기인하는 층간 절연막(10)의 박리 등의 문제가 발생하는 것을 억제할 수 있다.
또, 도 1을 참조하여, 표시 화소 영역에 있어서의 화소용 박막 전계 효과 트랜지스터(22)에 있어서도, n형 박막 전계 효과 트랜지스터가 형성되어 있다. 그리고, 이 n형 박막 전계 효과 트랜지스터도 도 2에서 설명한 n형 박막 전계 효과 트랜지스터(19)와 마찬가지의 구조를 구비하고 있기 때문에, 마찬가지의 효과를 얻을 수 있다.
또한, 도 1 및 도 2에 도시한 액정 표시 장치에 있어서는, 하지막(2)으로서, 예컨대, 실리콘 산화막을 이용할 수 있다. 이 하지막(2)의 막 두께는 300㎚이다. 그리고 n+형 불순물 영역(3a~3f), n-형 불순물 영역(4a),(4b),(4d~4g) 및 채널 영역(6a~6d)이 형성되어 있는 반도체 장치의 막 두께는 55㎚이다. 게이트절연막(7a~7d)의 막 두께는 80㎚이다. 게이트 전극(8a~8d)의 막 두께는 200㎚이다. 층간 절연막(10)의 막 두께는 600㎚이다. 금속 배선(12a),(12b)은 크롬 막 상에 알루미늄 막이 형성된 2층 막이다. 그리고, 이 크롬 막의 막 두께는 100㎚, 알루미늄 막의 막 두께는 300㎚이다. 패시베이션 막은, 예컨대 실리콘 질화막으로 이루어지고, 그 막 두께는 100㎚이다. 그리고, 평탄화 막(13)의 막 두께는 3㎛이다. 화소 전극(15)의 막 두께는 150㎚이다.
도 3 내지 도 8을 참조하여, 도 1 및 도 2에 도시한 액정 표시 장치의 제조 방법을 설명한다.
먼저, 유리 기판(1)(도 3 참조)의 표면상에 하지막(2)으로서 실리콘 산화막을 형성한다. 그 후, 하지막(2) 상에 아몰퍼스 실리콘 막을 형성한다. 이 아몰퍼스 실리콘 막에 레이저를 이용한 어닐링 처리를 실시하는 것에 의해, 이 아몰퍼스 실리콘 막을 폴리실리콘 막화한다. 그리고, 이 폴리실리콘 막 상에 채널 패턴을 갖는 레지스트 막을 형성한다. 이 레지스트 막을 마스크로서 폴리실리콘 막을 에칭하여 부분적으로 제거한다.
이와 같이 하여 폴리실리콘 막(27a~27c)(도 3 참조)과, 용량 전극(9)(도 1 참조)으로 이루어질 폴리실리콘 막을 형성한다. 폴리실리콘 막(27a~27c) 등을 형성할 때의 폴리 실리콘 막의 에칭 조건으로서는, 예컨대 영 상태 압력 20Pa, 전력을 1000W, 사용 가스를 F123(0.2L/mit(200sccm)), SF6(0.18L/min(180sccm)), O2(0.03L/min(30sccm))와 같은 조건을 이용할 수 있다. 그 후 레지스트 패턴을 제거한다. 이 용량 전극으로 될 폴리 실리콘 막에 도전성 불순물을 주입함으로서, 도전체 막(28)(도 3 참조)을 형성한다. 그리고, 반도체 막으로서의 폴리실리콘 막(27a~27c)과 도전체 막(28) 상에 게이트 전극으로 될 절연막(37)(도 3 참조)을 형성한다. 절연막(37)의 막 두께는 70~80㎚ 정도이다.
이 절연막(37) 상에 게이트 전극으로 될 도전체 막을 형성한다. 이 도전체 막 상에 게이트 패턴을 갖는 레지스트 막(30a~30e)(도 3 참조)을 형성한다. 이 레지스트 막(30a),(30d),(30e)은 각각 n형 박막 전계 효과 트랜지스터의 게이트 전극을 형성하기 위한 마스크로서 이용한다. 레지스트 막(30c)은 용량 전극(8e)을 형성하기 위한 마스크로서 이용한다. 레지스트 막(30a~30e)을 마스크로서, 습식 에칭에 의해 도전체 막을 부분적으로 제거함으로써, 게이트 전극(8a),(8c),(8d)(도 3 참조)과 도전체 막(29)과 용량 전극(8e)을 형성한다. 이 습식 에칭에 있어서, 오버 에칭하는 것에 의해, 레지스트 막(30a),(30d),(30e)의 측벽(38a),(38b),(38g~38j)로부터 게이트 전극(8a),(8c),(8d)의 측벽(24a~24f)의 측벽이 0.5㎛~1.5㎛ 정도 후퇴하도록 습식 에칭을 행한다. 이 때, 마찬가지로 레지스트 막(30b),(30c)의 측벽(38c~38f)의 위치로부터, 도전체 막(29) 및 용량 전극(8e)의 측벽(31a~31d)이 0.5㎛~1.5㎛ 정도 후퇴한 상태로 된다. 게이트 전극(8a),(8c),(8d) 및 도전체 막(29) 및 용량 전극(8e)의 재료로서 크롬 막을 이용한 경우에는, 이 크롬 막의 에칭 공정에 있어서는, 예컨대 에칭액으로서 과염소산과 황산 셀륨 암모늄의 혼합 용액을 이용할 수 있고, 에칭 온도로서는 25℃, 에칭 조건으로서는 저스트 에칭×200%라는 조건을 이용할 수 있다. 이와 같이 하여,도 3에 도시하는 바와 같은 구조를 얻는다.
다음에, 레지스트 막(30a~30e)을 마스크로서 건식 에칭 등의 이방성 에칭에 의해 절연막(37)을 부분적으로 제거한다. 이와 같이 하여, 도 4에 도시하는 바와 같이, 게이트 절연막(7a~7d) 및 유전체 막으로서의 절연막(7e)을 형성한다. 이 결과, 게이트 절연막(7a),(7c),(7d)에는 게이트 전극(8a),(8c),(8d)의 측벽(24a~24f)보다도 외측에 위치하는 연장부가 형성되어 있다. 결국, 게이트 절연막(7a),(7c),(7d)의 연장부의 측벽(23a),(23b),(23e~23h)은 게이트 전극(8a),(8c),(8d)의 측벽(24a~24f)보다도 외측에 위치하고 있다. 또한, 마찬가지로 게이트 절연막(7b)의 측벽(23c),(23d)도, 도전체 막(29)의 측벽(31a),(31b)보다도 외측에 위치되어 있다. 또한, 절연막(7e)의 측벽(32a),(32b)도 용량 전극(8e)의 측벽(31c),(31d)보다 외측에 위치되어 있다.
또, 이 게이트 절연막(7a~7d) 및 절연막(7e)을 형성하기 위한 에칭의 조건으로서는, 예컨대 영 상태 압력을 20Pa, 전력을 1500W로 하고, 사용하는 가스로서 CHF3(0.18L/min(180sccm)), O2(0.02L/min(20sccm)), Ar(0.2L/min(200sccm))을 이용할 수 있다.
다음에, 도 5에 도시하는 바와 같이, 레지스트 막(30a),(30c~30e)을 마스크로 하여, 이온 도핑 장치를 이용하여 인 이온(33)을 폴리실리콘 막(27a),(27c) 및 도전체 막(28)의 소정 영역에 주입하는 것에 의해, n+형 불순물 영역(3a~3f)을 형성한다. 주입된 인 이온(33)의 주입 조건으로서는, 주입 에너지를 1.6×10-15J(10keV)로 하고, 주입 밀도를 1~5×1015㎝-2으로 하는 조건을 이용할 수 있다.
여기서, 도 4에 도시한 공정에 있어서, n+형 불순물 영역(3a~3f) 상에 위치하는 영역으로부터 절연막을 제거하고 있으므로, 인 이온(33)을 주입할 때의 주입 에너지를 절연막(37)이 잔존하고 있던 경우보다도 저감할 수 있다. 이와 같이 인 이온(33)의 주입 에너지를 저감할 수 있으므로, 이 인 이온(33)의 주입에 따라서 레지스트 막(30a~30e)이 변질되는 것을 방지할 수 있다. 그 결과, 변질 레지스트 막(30a~30e)이 제거되지 않고 잔존한다는 문제의 발생을 방지할 수 있다.
또한, 도 5에 도시한 바와 같이, n+형 불순물 영역(3a~3f)을 형성할 때의 마스크로서, 게이트 전극(8a),(8c),(8d) 및 도전체 막(29) 및 용량 전극(8e)을 형성하기 위해 이용한 레지스트 막(30a~30e)을 그대로 유용하고 있으므로, 종래와 같이 새롭게 레지스트 막을 형성한다는 공정을 실시할 필요가 없다. 이 때문에, 종래보다도 액정 표시 장치의 제조 공정을 간략화할 수 있다.
다음에, 레지스트 막(30a~30e)을 제거한다. 그리고, 도 6에 도시하는 바와 같이, 게이트 전극(8a),(8c),(8d)을 마스크로서 인 이온(34)을 주입함으로써, n-형 불순물 영역(4a),(4b),(4d~4g)을 형성한다. 이 인 이온(34)의 주입 조건으로서는, 예컨대 주입 에너지를 8.0×10-15J(50keV)로 하고, 1×1014㎝-2정도의 주입 밀도로 할 수 있다.
도 3에 도시한 공정에 있어서, 게이트 전극(8a),(8c),(8d)을 형성할 때에 이용한 습식 에칭의 제어성은 매우 높기 때문에, 게이트 전극(8a),(8c),(8d)의 측벽(24a~24f)과 레지스트 막(30a),(30d),(30e)의 측벽(38a),(38b),(38g~38j) 사이의 거리는 게이트 전극(8a),(8c),(8d)의 각각에 있어서, 소정값으로 정밀도 양호하게 또한 균일하게 설정할 수 있다. 그리고, 도 4에 도시하는 바와 같이, 게이트 절연막(7a),(7c),(7d)은 이 레지스트 막(30a),(30d),(30e)의 측벽(38a),(38b), (38g~38j)과 게이트 절연막(7a),(7c),(7d)의 측벽(23a),(23b),(23e~23h)의 위치는 거의 일치한다. (또한, 레지스트 막(30b),(30c)의 측벽(38c~38f)과 게이트 절연막(7b) 및 절연막(7e)의 측벽(23c),(23d),(23a),(23b)의 위치도 거의 일치한다.) 결국, 게이트 전극(8a),(8c),(8d)의 측벽(24a~24f)과 게이트 절연막(7a),(7c),(7d)의 측벽(23a),(23b),(23e~23h) 사이의 거리는 정확하게 또한 균일하게 설정 가능하다. 이 결과, n-형 불순물 영역(4a),(4b),(4d~4g)의 크기 및 위치는 게이트 전극(8a),(8c),(8d)의 측벽(24a~24f)과 게이트 절연막(7a),(7c),(7d)의 측벽(23a),(23b),(23e~23h)에 의해 결정되기 때문에, n-형 불순물 영역(4a),(4b),(4d~4g)의 치수 정밀도를 종래보다도 향상시킬 수 있다. 이 때문에, 이 n-형 불순물 영역(4a),(4b),(4d~4g)의 치수나 위치가 변동되는 것에 의해 n형 박막 전계 효과 트랜지스터(19) 및 화소용 박막 전계 효과 트랜지스터(22)의 전기적 특성이 변동한다는 문제의 발생을 방지할 수 있다. 그 결과, 높은 신뢰성을 갖는 구동 회로나 화소 영역에 있어서의 제어 회로를 구성할 수 있으므로, 액정 표시 장치의 표시 특성을 균일화, 안정화할 수 있다.
그리고, 도 6에 도시한 공정 후, p형 박막 전계 효과 트랜지스터(20)의 게이트 전극(8b)을 형성하기 위한 패턴을 갖는 레지스트 막(35a~35d)(도 7 참조)을 형성한다. 그리고, 레지스트 막(35a~35d)을 마스크로 하여, 습식 에칭에 의해 도전체 막(29)을 부분적으로 제거하는 것에 의해, 도 7에 도시하는 바와 같이, 게이트 전극(8b)을 형성한다. 그 후, 레지스트 막(35a~35d)을 제거한다.
그 후, 도 8에 도시하는 바와 같이, p형 박막 전계 효과 트랜지스터(20)가 형성되는 영역 이외의 영역에 레지스트 막(35a),(35c),(35d)을 형성한 후, 보론 이온(36)을 폴리실리콘 막(27b)의 소정 영역에 주입함으로써, p형 불순물 영역(5a),(5b)을 형성한다. 이 보론 이온(36)의 주입 조건으로서는, 주입 에너지를 6.4×10-15J(40keV)로 하고, 주입 밀도를 1~5×1015㎝-2로 한다. 그 후, 레지스트 막(35a),(35c),(35d)을 제거한다.
그 후, 종래와 마찬가지의 공정을 이용하여, 층간 절연막(10), 금속 배선(12a~12f), 패시베이션 막, 평탄화 막(13), 화소 전극(15), 배향막(48b) 등을 형성한다. 이와 같이 하여, 유리 기판(1) 상의 구조를 완성한다. 그리고, 도 1에 도시하는 바와 같은 컬러 필터(47), 대향 전극(17), 배향막(48a)을 구비한 후 상부 유리 기판(18)을 준비하고, 이 유리 기판(1)과 상부 유리 기판(18)을 대향하도록 배치하여 고정한다. 그리고, 이 유리 기판(1)과 상부 유리 기판(18)의 사이에 액정(16)을 주입, 밀봉함으로써, 도 1에 도시하는 바와 같은 액정 표시 장치를 용이하게 얻을 수 있다.
또, 금속 배선(12a~12f)은 상술한 바와 같이 크롬 막 상에 알루미늄 막이 형성된 2층막이지만, 이 금속 배선(12a~12f)을 형성할 때의 에칭 조건으로서는, 이하와 같은 것을 이용할 수 있다. 먼저, 알루미늄 막을 에칭할 때의 에칭 조건으로서는, 예컨대 에칭액으로서 인산과 초산(硝酸)과 초산(酢酸)의 혼합 용액을 이용하고, 에칭 온도는 40℃로 하고, 에칭 조건으로서 저스트 에칭×150%로 한다는 조건을 이용한다. 또한, 크롬 막의 에칭 조건은 기본적으로 게이트 전극(7a~7d)을 형성할 때의 에칭 조건과 마찬가지이다. 또한, 패시베이션 막에 콘택트 홀(14)을 형성하기 위한 에칭을 행할 때의 조건으로서는, 예컨대 영상태 압력을 5Pa, 전력을 100W, 사용 가스로서 CF4(0.05L/min(50sccm)), O2(0.06L/min(60sccm))라는 조건을 이용할 수 있다.
또한, 화소 전극(15)으로서 ITO 막을 이용하는 경우, 이 화소 전극(15)을 형성하기 위한 에칭 조건으로서는, 예컨대 에칭액으로서 염산과 초산(硝酸)의 혼합 용액을 이용하는, 에칭 온도는 40℃, 에칭 조건으로서 저스트 에칭×150%라는 조건을 이용할 수 있다.
(실시예 2)
도 9를 참조하여, 본 발명에 따른 액정 표시 장치의 실시예 2의 제조 방법을 설명한다.
먼저, 본 발명에 따른 액정 표시 장치의 실시예 1의 제조 방법의 도 3 및 도4에 도시한 공정을 실시한 후, 레지스트 막(30a~30e)(도 4 참조)을 제거한다. 그리고, 도 9에 도시하는 바와 같이, 게이트 절연막(7a),(7c),(7d) 및 절연막(7e)을 마스크로서, 소정의 영역에 이온 도핑 장치를 이용하여 인 이온(33)을 주입한다. 이와 같이 하여, n+형 불순물 영역(3a~3f)을 형성한다. 이 때의 인 이온(33)의 주입 조건으로서는, 예컨대, 주입 에너지를 1.6×10-15J(10keV)로 하고, 주입 밀도를 1~5×1015㎝-2으로 한 조건을 이용한다.
이 후, 도 6 내지 도 8에 도시한 공정과 마찬가지의 공정을 실시하는 것에 의해, 도 1에 도시한 액정 표시 장치와 실질적으로 동일한 구조를 구비하는 액정 표시 장치를 얻을 수 있다.
이와 같은 제조 방법에 의하면, 본 발명의 실시예 1에 있어서의 액정 표시 장치의 제조 방법에 의해 얻어지는 효과와 마찬가지의 효과를 얻을 수 있음과 동시에, 인 이온(33)을 주입할 때에 레지스트 막이 형성되어 있지 않으므로, 인 이온(33)의 주입에 기인하여 레지스트 막이 변질되고, 그 변질된 레지스트 막이 레지스트 제거 공정 후에도 잔존한다는 문제의 발생을 방지할 수 있다.
(실시예 3)
도 10 내지 도 14를 참조하여, 본 발명에 따른 액정 표시 장치의 실시예 3의 제조 방법을 설명한다.
먼저, 도 3에 도시한 공정에 있어서의 게이트 전극(8a~8d)으로 될 반도체 막을 형성하기까지의 공정을 실시한다. 그리고, 먼저 p형 박막 전계 효과 트랜지스터(20)(도 1 참조)를 형성하기 때문에, 이 도전체 막 상에 레지스트 막(30a~30d)(도 10 참조)을 형성한다. 이 레지스트 막을 마스크로서, 도전체 막을 습식 에칭함으로써 부분적으로 제거하는 것에 의해, 도 10에 도시하는 바와 같이, 게이트 전극(8b)과 도전체 막(29a~29c)을 형성한다.
다음에, 레지스트 막(30a~30d)을 제거한다. 그리고, 도 11에 도시하는 바와 같이, 보론 이온(36)을 폴리실리콘막(27b)의 소정 영역에 주입하는 것에 의해, p형 불순물 영역(5a),(5b)을 형성한다. 보론 이온(36)의 주입 조건으로서는, 예컨대 주입 에너지를 8.0×10-15J(50keV), 주입 밀도를 1~5×1015㎝-2로 한 조건을 이용할 수 있다.
다음에, 도전체 막(29a~29c)과 게이트 전극(8b) 상에, 레지스트 막(35a~35e)(도 12 참조)을 형성한다. 그리고, 도 3 및 도 4에 있어서 도시한 공정과 마찬가지의 공정을 이용하여, 게이트 전극(8a),(8c),(8d), 용량 전극(8e)과 게이트 절연막(7a~7d), 절연막(7e)을 형성한다.
다음에, 도 13에 도시하는 바와 같이, 인 이온(33)을 소정 영역에 주입하는 것에 의해, n+형 불순물 영역(3a~3f)을 형성한다. 이 때의 인 이온의 주입 조건으로서는, 주입 에너지를 1.6×10-15J(10keV), 주입 밀도를 1~5×1015㎝-2으로 한 조건을 이용할 수 있다. 그 후, 레지스트 막(35a~35e)을 제거한다.
다음에 도 14에 도시하는 바와 같이, 도 6에 도시한 공정과 마찬가지로 인이온(34)을 소정 영역에 주입하는 것에 의해, n-형 불순물 영역(4a),(4b),(4d~4g)을 형성한다. 인 이온(34)의 주입 조건으로서는 주입 에너지를 6.4×10-15J(40keV), 주입 밀도를 1×1014㎝-2이하로 한 조건을 이용할 수 있다.
이와 같이 하여, 도 1 및 도 2에 도시한 본 발명의 실시예 1에 있어서의 액정 표시 장치와 마찬가지의 액정 표시 장치를 얻을 수 있다.
상기와 같은 제조 방법에 의하면, 도 3 내지 도 8에 도시한 본 발명의 실시예 1에 있어서의 액정 표시 장치의 제조 방법에 있어서 얻어지는 효과와 마찬가지의 효과를 얻을 수 있음과 동시에, 도 10 내지 도 14에 도시한 공정의 사이에 있어서 레지스트 막을 형성하는 회수는 2회로 되어 있다. 이것은 도 3 내지 도 8에 도시한 공정에 있어서의 레지스트 막의 형성 회수인 3회보다도 적은 회수로 되어 있다. 결국 레지스트 막의 형성 공정을 1회 삭감할 수 있으므로, 액정 표시 장치의 제조 공정을 간략화할 수 있다. 이 것은, 도 11에 도시한 공정에 있어서, 보론 이온(36)을 주입할 때, p형 박막 전계 효과 트랜지스터(20)가 형성될 영역 이외의 영역을 보호하는 마스크로서 도전체 막(29a~29c)이 작용하고 있는 것, 및 도 14에 도시한 n-형 불순물 영역(4a),(4b),(4d~4g)을 형성하는 공정에 있어서는, 인 이온(34)의 주입 에너지 및 주입 밀도가 충분히 작기 때문에, p형 박막 전계 효과 트랜지스터(20)의 부분을 보호하는 레지스트 막을 형성할 필요가 없게 된다.
또, 도 13에 도시한 공정에 있어서, 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법과 마찬가지로, 도 9에 도시한 공정을 적용하여도 좋다. 이 경우, 본 발명의 실시예 2와 마찬가지의 효과를 얻을 수 있다.
(실시예 4)
도 15 및 도 16을 참조하여, 본 발명에 따른 액정 표시 장치의 실시예 4를 설명한다.
도 15 및 도 16을 참조하여, 액정 표시 장치는 기본적으로는 도 1 및 도 2에 도시한 액정 표시 장치와 마찬가지의 구조를 갖는다.
다만, 도 15 및 도 16에 도시한 액정 표시 장치에서는, n형 박막 전계 효과 트랜지스터(19) 및 n형인 화소용 박막 전계 효과 트랜지스터(22)에 있어서, 게이트 절연막(7a),(7c),(7d)이 n+형 불순물 영역(3a),(3b),(3d~3f) 상에까지 연장하는 절연막 부분을 포함하고 있다.
이 때문에, 도 15 및 도 16에 도시한 액정 표시 장치가, 도 1 및 도 2에 도시한 본 발명의 실시예 1에 있어서의 액정 표시 장치에 의해 얻어지는 효과에 더하여, 이 게이트 절연막(7a),(7c),(7d)의 연장부가 후술하는 제조 방법에 있어서 나타내도록 n+형 불순물 영역(3a~3f)의 보호막으로서 작용한다. 결국, 이 절연막 부분이 존재하기 때문에, 불순물 금속 등이 이 n+형 불순물 영역(3a~3f)에 제조 공정 중에 침입하는 것을 방지할 수 있다. 이 때문에, 이와 같은 불순물 금속에 기인하여 n형 박막 전계 효과 트랜지스터(19) 등의 전기적 특성이 변동한다고 했던 문제를 방지할 수 있다. 이 결과, n형 박막 전계 효과 트랜지스터(19)의 신뢰성이 향상하므로 결과적으로 액정 표시 장치의 신뢰성이 향상함과 함께 액정 표시 장치의 표시 특성을 안정화, 균일화할 수 있다.
도 17 내지 도 21은 도 15 및 도 16에 도시한 액정 표시 장치의 제조 방법을 설명하기 위한 단면 모식도이다. 도 17 내지 도 21을 참조하여, 액정 표시 장치의 제조 방법을 설명한다.
먼저, 도 3에 도시한 공정과 마찬가지의 공정을 실시한다. 그 후, 레지스트 막(30a~30e)(도 17 참조)을 마스크로서 이용하여, 이방성 에칭에 의해 절연막(37)을 부분적으로 제거한다. 이 때, 폴리실리콘 막(27a~27c)을 덮도록 절연막(37)이 잔존한 상태라고 한다. 그리고, 게이트 절연막(7a),(7c),(7d)의 연장부(39a),(39b),(39g~39j)보다 외측으로 연장하는 절연막(37)의 막 두께를 40~60㎚ 정도로 한다.
그 후, 이온 도핑 장치를 이용하여 인 이온(33)을 소정 영역에 주입함으로써, n+형 불순물 영역(3a~3f)을 형성한다. 이 인 이온(33)의 주입 조건으로는, 주입 에너지를 4.8~6.4×10-15J(30~40keV), 주입 밀도를 1~5×1015㎝-2로 한다. 이와 같이 하여, 도 18에 도시하는 바와 같은 구조를 얻는다. 여기서, 이와 같이 n+형 불순물 영역(3a~3f) 상에 위치하는 영역에 절연막 부분으로서의 절연막(37)이 잔존하고 있기 때문에, 이 n+형 불순물 영역(3a~3f)에 불순물 금속 등의 불순물이 침입하는 것을 확실하게 방지할 수 있다. 이 결과, 형성되는 n형 박막 전계 효과 트랜지스터(19) 등의 전기적 특성이 침입한 불순물 등의 존재에 의해 변동한다고 했던 문제의 발생을 방지할 수 있다.
다음에, 레지스트 막(30a~30e)을 제거한다. 그리고, 도 19에 도시하는 바와 같이, 게이트 전극(8a),(8c),(8d)을 마스크로서, 이온 도핑 장치를 이용하여 인 이온(34)을 소정 영역에 주입한다. 이 인 이온(34)의 주입 조건으로서는, 주입 에너지를 8.0×10-15J(50keV), 주입 밀도를 1×1014㎝-2이하로 하는 조건을 이용할 수 있다. 이와 같이 하여 n-형 불순물 영역(4a),(4b),(4d~4g)를 형성한다.
다음에, 레지스트 막(35a~35d)(도 20 참조)을 형성한다. 그리고, 이 레지스트 막(35a~35d)을 마스크로서 습식 에칭에 의해, 도전체 막(29)을 부분적으로 제거하는 것에 의해 게이트 전극(8b)(도 20 참조)을 형성한다. 이와 같이 하여 도 20에 도시하는 바와 같은 구조를 얻는다. 그 후 레지스트 막(35a~35d)을 제거한다.
다음에, 도 21에 도시하는 바와 같이, p형 박막 전계 효과 트랜지스터(20)가 형성될 영역 이외의 영역에 레지스트 막(35a),(35c),(35d)을 형성한다. 그리고,게이트 전극(8b)을 마스크로서 보론 이온(36)을 소정 영역에 주입함으로써, p형 불순물 영역(5a),(5b)을 형성한다. 이 보론 이온(36)의 주입 조건으로서는 주입 에너지를 6.4×10-15J(40keV), 주입 밀도를 1~5×1015㎝-2로 한 조건을 이용할 수 있다.
그 후, 본 발명의 실시예 1에 있어서의 도 8에 도시한 공정 이후의 공정과 마찬가지의 공정을 행하는 것에 의해, 도 15 및 도 16에 도시한 액정 표시 장치를 용이하게 얻을 수 있다. 도 17 내지 도 21에 도시한 액정 표시 장치의 제조 방법에 의하여도, 본 발명의 실시예 1에 있어서의 액정 표시 장치의 제조 방법과 마찬가지의 효과를 얻을 수 있다.
(실시예 5)
도 22를 참조하여, 본 발명에 따른 액정 표시 장치의 실시예 5의 제조 방법을 설명한다.
먼저, 도 17에 도시한 공정을 실시한 후, 레지스트 막(30a~30e)(도 17 참조)을 제거한다. 그리고, 도 22에 도시한 바와 같이, 인 이온(33)을 게이트 절연막(7a),(7c),(7d)을 마스크로서 소정 영역에 주입하는 것에 의해 n+형 불순물 영역(3a~3f)을 형성한다. 이 인 이온(33)의 주입 조건으로서는, 4.8~6.4×10-15J(30~40keV), 주입 밀도를 1~5×1015㎝-2로 한다는 조건을 이용할 수 있다.
그 후, 도 19 내지 도 21에 도시한 공정과 마찬가지의 공정을 실시하는 것에의해, 도 15 및 도 16에 나타낸 액정 표시 장치와 마찬가지의 액정 표시 장치를 얻을 수 있다.
도 22에 도시하는 바와 같이, n+형 불순물 영역(3a~3f)을 형성하기 위한 인 이온(33)의 주입 시에, 레지스트 막이 형성되어 있지 않으므로, 본 발명의 실시예 4에 있어서의 액정 표시 장치의 제조 방법에 있어서 얻어지는 효과에 더하여, 도 9에 도시한 본 발명의 실시예 2에 따른 액정 표시 장치의 제조 방법에 의해 얻어지는 효과를 얻을 수 있다.
(실시예 6)
도 23 내지 도 25를 참조하여, 본 발명에 따른 액정 표시 장치의 실시예 6의 제조 방법을 설명한다.
먼저, 본 발명의 실시예 3에 있어서의 액정 표시 장치의 제조 방법의 도 10 및 도 11에 도시한 공정을 실시한 후, 레지스트 막(35a~35e)(도 23 참조)을 형성한다. 그리고, 레지스트 막(35a~35e)을 마스크로서 도 3에 도시한 공정과 마찬가지의 공정을 이용하여 게이트 전극(8a),(8c),(8d) 및 용량 전극(8e)을 형성한다. 그 후, 도 17에 도시한 공정과 마찬가지의 공정을 실시하는 것에 의해, 게이트 절연막의 연장부(39a),(39b),(39g~39j)(도 17 참조)와 그 연장부(39a),(39b),(39g~39j)보다도 외측에 연장하는 절연막 부분을 형성한다. 그와 같이 하여, 도 23에 도시하는 바와 같은 구조를 얻는다.
다음에, 도 24에 도시하는 바와 같이, 인 이온(33)을 도 18에 도시한 공정에 있어서의 인 이온의 주입 조건과 마찬가지의 조건을 이용하여 소정 영역에 주입한다. 그와 같이 하여, n+형 불순물 영역(3a~3f)을 형성한다. 그 후, 레지스트 막(35a~35e)을 제거한다.
다음에, 도 25에 도시하는 바와 같이, 인 이온(34)을 소정 영역에 게이트 절연막(7a),(7c),(7d)을 마스크로서 주입하는 것에 의해, n-형 불순물 영역(4a),(4b),(4d~4g)을 형성한다. 이 인 이온(34)의 주입 조건으로서는, 주입 에너지를 6.4×10-15J(40keV), 주입 밀도를 1×1014㎝-2이하로 할 수 있다. 그 후, 도 14에 도시한 공정의 뒤에 실시한 공정과 마찬가지의 공정을 행하는 것에 의해, 도 15 및 도 16에 도시한 액정 표시 장치와 마찬가지의 액정 표시 장치를 용이하게 얻을 수 있다.
도 23 내지 도 25에 도시한 액정 표시 장치의 제조 방법에 의하면, 본 발명의 실시예 3에 있어서의 액정 표시 장치의 제조 방법에 의해 얻어지는 효과에 더하여, 본 발명의 실시예 4에 있어서의 액정 표시 장치의 제조 방법에 있어서 설명한, n+형 불순물 영역(3a~3f) 상에 절연막 부분으로서의 절연막(37)이 연장되고 있는 것에 의한 효과를 얻을 수 있다.
(실시예 7)
도 26 및 도 27을 참조하여, 본 발명에 따른 액정 표시 장치의 실시예 7을 설명한다. 도 26 및 도 27을 참조하여, 액정 표시 장치는 기본적으로는 도 15 및 도 16에 도시한 액정 표시 장치와 마찬가지의 구조를 갖는다. 다만, 도 26 및 도 27에 도시한 액정 표시 장치에 있어서는, 게이트 절연막(7a),(7c),(7d)에 있어서, 유리 기판(1)의 주표면에 대하여 경사하도록 형성되어 있는 경사 측벽(40a~40f)이 형성되어 있다. 그리고, 도 27에 도시하는 바와 같이, 경사 측벽(40a),(40b)의 종단(41a),(41b)의 아래에 위치하는 영역에, n+형 불순물 영역(3a),(3b)과 n-형 불순물 영역(4a),(4b)의 경계부(25a),(25b)가 위치하고 있다.
이와 같은 구조를 구비하는 것에 의해, 도 26 및 도 27에 도시한 액정 표시 장치에서는, 도 15 및 도 16에 도시한 본 발명의 실시예 4에 따른 액정 표시 장치에 의해 얻어지는 효과에 더하여, 후술하는 제조 방법에 있어서 설명하는 바와 같이, n-형 불순물 영역(4a),(4b)을 형성할 때, 이 경사 측벽(40a),(40b)을 갖는 연장부(39a),(39b)를 거쳐 불순물을 소정 영역에 주입하고 있으므로, 도 27을 참조하여, n-형 불순물 영역(4a),(4b)에 있어서의 불순물의 농도를 게이트 전극(8a)으로부터 분리하는 것에 따라서, 서서히 크게 되는 분포로 할 수 있다. 이것은 이하와 같은 이유에 의한다. 즉, 게이트 전극(8a)에 상대적으로 가까운 영역에 있어서는, 연장부(39a),(39b)의 막 두께는 상대적으로 크게 되어 있기 때문에, n-형 불순물 영역(4a),(4b)이 형성될 영역에까지 도달하는 인 이온의 도달량을 상대적으로 적게 할 수 있다. 한편, 게이트 전극(8a)으로부터 상대적으로 떨어진 영역에 있어서의 연장부(39a),(39b)의 막 두께는 상대적으로 얇게 되어 있기 때문에, 이 게이트 전극(8a)으로부터 상대적으로 떨어진 연장부(39a),(39b)의 부분 아래에 위치하는 n-형 불순물 영역(4a),(4b)에서는, 주입되는 인 이온의 도달량을 상대적으로 많게 할 수 있기 때문이다. 이와 같은 인 이온의 농도 분포를 형성할 수 있으므로, n-형 불순물 영역(4a),(4b)에 있어서의 전계 집중을 확실하게 방지할 수 있다. 이 결과, n형 박막 전계 효과 트랜지스터(19)의 신뢰성을 향상시킬 수 있다. 그 때문에, 이와 같은 신뢰성이 높은 n형 박막 전계 효과 트랜지스터(19)를 액정 표시 장치의 구동 회로나 표시 화소 영역의 스위칭 회로 등에 적용하는 것에 의해, 액정 표시 장치의 표시 특성의 안정화, 균일화를 확실하게 도모할 수 있다.
도 28 내지 도 32는, 도 26 및 도 27에 도시한 액정 표시 장치의 제조 방법을 설명하기 위한 단면 모식도이다. 도 28 내지 도 32를 참조하여, 액정 표시 장치의 제조 방법을 설명한다.
도 28을 참조하여, 먼저 도 17에 도시한 공정과 거의 마찬가지인 공정을 실시한다. 다만, 이 경우, 절연막(37)을 부분적으로 제거할 때의 에칭으로서는, 예컨대 버퍼링된 불산을 이용한 등방성 에칭을 행한다. 이 결과, 도 28에 도시한 바와 같이, 경사 측벽(40a~40j)을 형성할 수 있다.
다음에, 도 29에 도시하는 바와 같이, 인 이온(33)을 주입하는 것에 의해,n+형 불순물 영역(3a~3f)을 형성한다. 이 때, 도 33 및 도 34를 참조하여, 레지스트 막(30a)을 마스크로서 이용하므로, 이 레지스트 막(30a)의 측벽(38a)보다도 외측에 위치하는 폴리실리콘 막(27a)의 영역에 고농도의 인 이온이 주입되는 것으로 된다. 여기에서, 도 33은 도 29에 도시한 공정을 설명하기 위한 부분 단면 확대 모식도로서, 도 29에 있어서의 n형 박막 전계 효과 트랜지스터(19)가 형성되는 영역의 부분 단면 확대 모식도이다.
또, 도 29에 있어서의 인 이온의 주입 조건으로서는, 주입 에너지를 4.8~6.4×10-15J(30~40keV)로 하고, 주입 밀도를 1~5×1015㎝-2로 한다는 조건을 이용할 수 있다.
그 후, 레지스트 막(30a~30e)을 제거한다. 그리고, 도 30에 도시하는 바와 같이, 인 이온(34)을 주입하는 것에 의해, 연장부(39a),(39b),(39g~39j) 아래에 위치하는 영역에 n-형 불순물 영역(4a),(4b),(4d~4g)을 형성한다. 이 때의 주입 조건으로서는, 예컨대 주입 에너지를 8.0×10-15J(50keV)로 하고, 주입 밀도를 1×1014㎝-2이하로 하는 조건을 이용할 수 있다.
그리고, 이 때, 연장부(39a),(39b),(39g~39j)에는, 경사 측벽(40a~40f)이 형성되어 있기 때문에, 도 34에 도시하는 바와 같이, 예컨대 n-형 불순물 영역(4a)에 있어서의 불순물 농도는, 게이트 전극(8a)의 측벽(24a)(도 33 참조) 아래에 위치하는 영역이 가장 작고, 측벽(24a)으로부터 떨어져, 경사 측벽(40a)의 종단(41a)의 위치에 가까워짐에 따라서, 불순물 농도가 서서히 크게 되도록 할 수 있다. 이와 같이, 경사 측벽(40a~40f)을 이용하는 것에 의해, 게이트 전극으로부터 멀어짐에 따라서 불순물 농도가 서서히 높게 되어 있는 n-형 불순물 영역(4a),(4b),(4d~4g)을 용이하게 형성할 수 있다.
또한, 이와 같은 농도 분포를 갖는 n-형 불순물 영역(4a),(4b),(4d~4g)을 형성하면, 도 26 및 도 27에 있어서 설명한 바와 같이, 이 n-형 불순물 영역에 있어서의 전계 집중을 유효하게 방지할 수 있다.
다음에, 도 31에 도시하는 바와 같이, 레지스트 막(35a~35d)을 형성한다. 이 도 31에 도시한 공정에서는, 기본적으로 도 20에 도시한 공정과 마찬가지의 공정을 실시한다. 이와 같이 하여, 게이트 전극(8b)을 형성한다. 그 후, 레지스트 막(35a~35d)을 제거한다.
그 후, 도 32에 도시하는 바와 같이, p형 박막 전계 효과 트랜지스터(20)가 형성된 영역 이외의 영역에 레지스트 막(35a),(35c),(35d)을 형성한다. 그 후, 도 21에 도시한 공정과 마찬가지로, 보론 이온(36)을 주입하는 것에 의해, p형 불순물 영역(5a),(5b)을 형성한다.
그 후, 본 발명의 실시예 4에 있어서의 도 21에 도시한 공정의 뒤에 실시한 공정과 마찬가지의 공정을 행하는 것에 의해, 도 26 및 도 27에 도시한 액정 표시 장치를 용이하게 얻을 수 있다.
도 28 내지 도 32에 도시한 공정에 의하면, 상술한 효과에 더하여, 본 발명의 실시예 4에 있어서의 액정 표시 장치의 제조 방법에 의해 얻어지는 효과와 마찬가지의 효과를 얻을 수 있다.
또, 도 28에 도시한 공정에 있어서, 절연막(37)을 에칭할 때의 에칭 조건을 조정하는 것에 의해, 도 35에 도시하는 바와 같이, 연장부(39a)가 절연막 상부 표면(44)과 경사 측벽(40a)을 구비하도록 형성하는 것도 가능하다. 도 35는 본 발명의 실시예 7에 있어서의 액정 표시 장치의 제조 방법의 변형예를 설명하기 위한 부분 단면 확대 모식도이고, 도 28에 도시한 공정의 변형예를 나타낸다. 도 35를 참조하여, 경사 측벽(40a)과 절연막 상부 표면(44)은 경사 측벽 상단(43)에 있어서 접속되어 있다. 그리고, 경사 측벽(40a)은 n+형 불순물 영역(3a)(도 27 참조)으로 될 폴리실리콘 막(27a)의 영역 상에 위치하는 절연막(37) 부분의 상부 표면과 경사 측벽 종단(41a)에 있어서 접속되어 있다.
도 35에 있어서 도시한 바와 같은 구조를 얻는 에칭 공정을 행하는 것에 의해, 도 36에 도시하는 액정 표시 장치를 얻을 수 있다. 도 36은 도 35에 도시한 공정을 이용하여 형성된 액정 표시 장치의 부분 단면 확대 모식도이고, 도 27에 대응한다. 도 36을 참조하여, 액정 표시 장치는 기본적으로는 도 27에 도시한 액정 표시 장치와 마찬가지의 구조를 구비하지만, 게이트 절연막(7a)의 연장부(39a),(39b)는 절연막 상부 표면(44a),(44b)과 경사 측벽(40a),(40b)을 각각 구비하고 있다. 그리고, 경사 측벽(40a),(40b)은 각각 절연막 상부표면(44a),(44b)과 경사 측벽 상단(43a),(43b)에 있어서 접속되어 있다. 또한, 경사 측벽(40a),(40b)은 n+형 불순물 영역(3a),(3b) 상에 위치하는 절연막 부분의 상부 표면과 경사 측벽 종단(41a),(41b)에 있어서 접속되어 있다. 그리고 이 경사 측벽 종단(41a),(41b)의 아래에 위치하는 영역에, n+형 불순물 영역(3a),(3b)과 n-형 불순물 영역(4a),(4b)의 경계부(25a),(25b)가 위치하고 있다.
도 36에 도시하는 바와 같은 구조의 액정 표시 장치에 의하여도, 도 26 및 도 27에 나타낸 액정 표시 장치에 의해 얻어지는 효과와 마찬가지의 효과를 얻을 수 있다.
(실시예 8)
도 37을 참조하여, 본 발명의 액정 표시 장치의 실시예 8의 제조 방법을 설명한다.
도 37은 본 발명의 실시예 7에 있어서의 액정 표시 장치의 제조 방법이 도 28에 도시한 공정에 대응하고 있다. 그리고, 게이트 전극(8a),(8c),(8d), 용량 전극(8e), 도전체 막(29)을 형성할 때까지의 공정은 도 28에 도시한 공정과 마찬가지이지만, 경사 측벽(40a~40f)을 형성하는 공정이 다르다. 결국, 도 28에 도시한 공정에 있어서는, 이 경사 측벽(40a~40f)을 형성하기 위해 등방성 에칭을 이용하고 있던 것에 대하여, 도 37에 도시한 공정에서는, 레지스트 후퇴법을 이용한다. 여기에서, 레지스트 후퇴법으로는 이하와 같은 수법이 있다. 결국, 절연막(37)을 이방성 에칭할 때에, 레지스트 막(30a~30e)도 동시에 에칭할 수 있도록, 예컨대 02가스를 혼입한 에칭 가스를 이용하는 것에 의해, 절연막(37)을 에칭하면 동시에 레지스트 막(30a~30e)도 서서히 에칭한다. 이 결과, 절연막(37)의 에칭 시에, 서서히 레지스트 막(30a~30e)이 작게 된다. 그리고, 이 레지스트 막(30a~30e)이 작게 되는 것에 따라서, 절연막(37)에 있어서 에칭되는 영역이 서서히 넓게 되고 있다. 그리고, 절연막(37)에 있어서, 에칭하는 시간이 연속적으로 변화하는 부분을 형성할 수 있으므로, 이 결과 경사 측벽(40a~40f)을 형성할 수 있다.
이 레지스트 후퇴법에 대하여, 도 38 및 도 39를 참조하여 설명한다. 도 38 및 도 39는, 도 37에 참조한 공정을 설명하기 위한 액정 표시 장치의 부분 단면 확대 모식도이다. 도 38은 절연막(37)이 레지스트 후퇴법을 이용한 에칭을 하기 전의 상태를 나타내고 있다. 도 39는 레지스트 후퇴법을 이용한 에칭에 의해 절연막(37)이 부분적으로 제거된 후의 상태를 나타내고 있다. 도 38을 참조하여, 먼저, 미리 레지스트 막(30a)에 대한 노광, 현상 처리 후에 베이크(bake) 처리를 행하는 것에 의해, 레지스트 막(30a)의 측벽(38a)에 어느 정도 경사를 준다. 그리고, 상술한 바와 같이 절연막(37)을 제거하기 위한 에칭을 행한다. 이 결과, 도 39에 도시하는 바와 같이, 레지스트 막(30a)이 에칭에 의해 부분적으로 제거되는 것에 의해 그 크기가 작게 된다. 그 결과, 이 레지스트 막(30a)이 작게 됨(후퇴됨)에 따라, 절연막(37)의 에칭이 되는 영역도 게이트 전극(8a) 측으로 서서히 넓어져 가는 것으로 된다. 그리고, 절연막(37)에 있어서, 에칭을 하는 시간이 연속적으로 변화하는 영역이 될 수 있다. 이 에칭된 시간이 연속적으로 변화한 영역이 즉, 경사 측벽(40a)으로 된다. 경사 측벽(40a)의 종단(41a)은 에칭 개시 전의 도 38에 도시한 레지스트 막(30a)의 단부의 위치에 대응하고, 경사 측벽의 상단(43a)의 위치는 도 39에 도시한 에칭에 의해 후퇴한 레지스트 막(30a)의 종단의 위치에 대응한다.
이와 같이, 도 37에 도시한 바와 같은 공정 후, 도 29 내지 도 32에 도시한 공정과 마찬가지의 공정을 실시하는 것에 의해, 도 36에 도시한 액정 표시 장치와 마찬가지의 구조를 구비하는 액정 표시 장치를 얻을 수 있다.
그리고, 도 37에 도시한 본 발명의 실시예 8에 있어서의 액정 표시 장치의 제조 방법에서는, 본 발명의 실시예 7에 있어서의 액정 표시 장치의 제조 방법에 의해 얻어지는 효과에 더하여, 레지스트 후퇴법에 있어서의 에칭 조건을 다양하게 변경하는 것에 의해, 경사 측벽(40a~40f)의 경사각이나, 이 경사 측벽(40a~40f)의 크기 등, 연장부(39a~39f)의 형상을 임의로 조정하는 것이 가능하다.
또한, 도 37에 도시한 본 발명의 실시예 8에 있어서의 액정 표시 장치의 제조 방법의 변형예로서, 도 40 내지 도 42에 도시한 바와 같은 방법을 이용하는 것도 가능하다. 도 40 내지 도 42는, 도 37에 도시한 본 발명의 실시예 8에 따른 액정 표시 장치의 제조 방법의 변형예를 나타내는 단면 모식도이다. 도 40 내지 도 42를 참조하여, 액정 표시 장치의 제조 방법을 설명한다.
도 40은 기본적으로는 도 37에 도시한 공정과 마찬가지의 공정이다. 다만,도 40에 도시한 공정에 있어서는, n+형 불순물 영역(3a~3f)으로 될 폴리실리콘 막(27a),(27c)의 영역 상으로부터 절연막(37)(도 37 참조)을 대부분 제거하고 있다. 이것은, 도 43에 도시하는 바와 같이, 레지스트 후퇴법에 있어서, 레지스트 막(30a)의 종단과 게이트 전극(8a)의 측벽(24a) 위치가 거의 일치할 때까지, 레지스트 막(30a)의 에칭을 행하는 것에 의해 실현할 수 있다. 이와 같이 하면, 폴리실리콘 막(27a)의 상부 표면(45a)을 노출시킬 수 있다. 또, 도 43은 도 40에 도시한 액정 표시 장치의 부분 단면 확대 모식도이다.
도 40에 도시한 공정 후, 레지스트 막(30a~30e)을 제거한다. 그리고, 도 41에 도시한 바와 같이, 인 이온(33)을 게이트 절연막(7a),(7c),(7d)을 마스크로서 주입하는 것에 의해, n+형 불순물 영역(3a~3f)을 형성한다. 이 도 41에 도시한 공정은 기본적으로는 도 9에 도시한 공정에 대응한다. 그리고 도 41에 있어서의 인 이온(33)의 주입 조건은 기본적으로는 도 9에 있어서의 인 이온(33)의 주입 조건과 마찬가지이다.
그 후, 도 42에 도시하는 바와 같이, 게이트 전극(8a),(8c),(8d)을 마스크로서 인 이온(34)을 주입하는 것에 의해 n-형 불순물 영역(4a),(4b),(4d~4g)을 형성한다. 이 도 42에 도시한 공정은 기본적으로는 도 6에 도시한 공정에 대응하고, 이 인 이온(34)을 주입할 때의 조건으로서는 도 6에 도시한 공정에 있어서의 인 이온(34)을 주입하는 주입 조건을 이용할 수 있다.
그 후, 도 7 및 도 8에 도시한 공정을 실시하는 것에 의해, 도 26 및 도 27에 도시한 액정 표시 장치와 거의 마찬가지의 구조를 구비하는 액정 표시 장치를 얻을 수 있다. 다만, 이 도 40 내지 도 42에 도시한 제조 방법을 이용하여 형성되는 액정 표시 장치에 있어서는, n+형 불순물 영역(3a~3f) 상에는 게이트 절연막(7a),(7c),(7d)의 일부인 절연막 부분은 연장되어 있지 않다.
그리고, 도 40 내지 도 42에 도시한 액정 표시 장치의 제조 방법에 의하면, 본 발명의 실시예 2에 따른 액정 표시 장치의 제조 방법에 의해 얻어지는 효과에 더하여, 도 37에 도시한 액정 표시 장치의 제조 방법에 있어서 설명한 레지스트 후퇴법을 이용하는 것에 의한 효과도 동시에 얻을 수 있다.
(실시예 9)
도 44를 참조하여, 본 발명에 따른 액정 표시 장치의 실시예 9의 제조 방법을 설명한다.
먼저, 본 발명의 실시에 4에 있어서의 액정 표시 장치의 제조 방법의 도 17에 나타낸 공정을 실시한 후, 레지스트 막(30a~30e)(도 17 참조)을 제거한다. 그 후, 도 44에 도시하는 바와 같이, 인 이온(46)을 주입하는 것에 의해, n+형 불순물 영역(3a~3f)과 n-형 불순물 영역(4a),(4b),(4d~4g)를 동시에 형성한다. 이것은 연장부(39a),(39b),(39g~39j)의 막 두께와, n+형 불순물 영역(3a~3f) 상에 위치하는 절연막 부분의 막 두께가 다른 것을 이용하고 있다. 이 점을 도 45를 참조하여 설명한다. 도 45는 절연막을 거쳐 일정 조건으로 불순물 이온을 주입한 경우의, 절연막의 막 두께와 불순물의 주입을 받은 영역의 시트 저항의 관계를 나타내는 모식적인 그래프이다. 도 45를 참조하여, 횡축은 절연막의 막 두께를 나타내고, 종축은 불순물 이온이 주입된 영역의 시트 저항값을 나타내고 있다. 도 45로부터도 알 수 있듯이, 동일 에너지의 불순물 이온을 주입하는 경우, 그 주입되는 영역 상에 형성되어 있는 절연막의 막 두께를 변경하는 것에 의해, 불순물 이온이 주입된 영역의 시트 저항값이 변화하는 것을 명백하다. 이것은 절연막의 막 두께에 의해, 불순물 이온이 주입될 영역에까지 도달하는 그 불순물 이온의 도달량이 변환하기 때문이다. 그리고, n+형 불순물 영역으로서 필요한 시트 저항값의 범위를 영역 B로 하고, n-형 불순물 영역으로서 필요한 시트 저항값의 범위를 영역 A로 나타내면, 절연막의 막 두께와 주입하는 불순물 이온의 조건을 조정하는 것에 의해, 단일의 불순물 이온의 주입 에너지에 의해, 동시에 n+형 불순물 영역과 n-형 불순물 영역을 형성할 수 있다. 예컨대, n+형 불순물 영역(3a~3f) 상에 위치하는 절연막 부분의 막 두께를 도 45에 나타내는 t1로 하고, 연장부(39a),(39b),(39g~39j)의 막 두께를 도 45에 있어서의 t2라고 설정한 경우, 불순물 이온의 주입 에너지를 적당히 선택하면 n+형 불순물 영역의 시트 저항값을 R1, n-형 불순물 영역의 시트 저항값을 R2라고 할 수 있다.
결국, 도 44에 있어서의 인 이온(6)의 주입 에너지 및 주입 밀도와,연장부(39a),(39b),(39g~39j)의 막 두께 및 n+형 불순물 영역(3a~3f)으로 될 영역 상에 위치하는 절연막 부분의 막 두께를 조정하는 것에 의해, n+형 불순물 영역(3a~3f)과 n-형 불순물 영역(4a),(4b),(4d~4g)을 동시에 형성하는 것이 가능하다. 예컨대, 연장부(39a),(39b),(39g~39j)의 막 두께(게이트 절연막(7a),(7c),(7d)의 막 두께)를 80㎚, n+형 불순물 영역(3a~3f) 상에 위치하는 절연막 부분의 막 두께를 40㎚로 한 경우, 인 이온(46)의 주입 에너지를 4.8×10-15J(30keV), 주입 밀도를 5×1015㎝-2로 하면, 소정 시트 저항값을 갖는 n+형 불순물 영역(3a~3f)과 n-형 불순물 영역(4a),(4b),(4d~4g)을 동시에 형성할 수 있다.
또, 이 인 이온(46)의 주입 조건은 게이트 절연막(7a),(7c),(7d) 등의 막 두께와의 관계로 조정 가능하지만, 예컨대 4.8~6.4×10-15J(30~40keV)이라는 범위에서의 주입 에너지 및 1~5×1015㎝-2라는 범위의 주입 밀도로부터 선택할 수 있다.
그리고, 도 44에 도시한 공정 후, 도 20 및 도 21에 도시한 공정을 실시하는 것에 의해 도 15 및 도 16에 도시한 액정 표시 장치와 마찬가지의 구조를 구비하는 액정 표시 장치를 용이하게 얻을 수 있다.
그리고, 도 44에 도시한 액정 표시 장치의 제조 방법에 의하면, 도 22에 도시한 액정 표시 장치의 제조 방법의 실시예 5에 따른 효과와 마찬가지의 효과를 얻을 수 있음과 동시에, 도 1 내지 도 8에 도시한 액정 표시 장치의 제조 방법보다도 더욱 인 이온의 주입 공정을 1회 생략할 수 있기 때문에, 액정 표시 장치의 제조 공정을 보다 간략화할 수 있다. 그 결과, 액정 표시 장치의 제조 비용을 저감할 수 있다.
(실시예 10)
도 46을 참조하여, 본 발명에 따른 액정 표시 장치의 실시예 10의 제조 방법을 설명한다.
먼저, 도 37에 도시한 공정과 마찬가지의 공정을 실시하는 것에 의해, 레지스트 후퇴법을 이용하여 경사 측벽(40a~40f)을 갖는 연장부(39a),(39b),(39g~39j)를 형성한다. 또, 레지스트 후퇴법의 에칭 조건을 조정하는 것에 의해, 경사 측벽(40a~40f)의 상단이 게이트 전극(8a),(8c),(8d)의 측벽과 직접 접속된 구조로 한다. 또, 이 경사 측벽(40a~40f)을 갖는 연장부(39a),(39b),(39g~39j)를 형성할 때, 본 발명의 실시예 7과 마찬가지로 등방성 에칭을 이용하여도 된다.
이 후, 레지스트 막(30a~30e)(도 37 참조)을 제거한다. 그리고, 도 46에 도시하는 바와 같이, 인 이온(46)을 주입하는 것에 의해, n+형 불순물 영역(3a~3f)과 n-형 불순물 영역(4a),(4b),(4d~4g)을 동시에 형성한다. 이 도 46에 도시한 공정은 도 44에 도시한 공정에 대응한다.
그 후, 도 31 및 도 32에 도시한 공정과 마찬가지의 공정을 실시하는 것에의해, 도 26 및 도 27에 도시한 액정 표시 장치와 마찬가지의 구조를 구비하는 액정 표시 장치를 용이하게 얻을 수 있다. 그리고, 도 46에 도시한 액정 표시 장치의 제조 방법에 의하면, 본 발명의 실시예 9에 있어서 설명한 액정 표시 장치의 제조 방법에 있어서의 효과와 마찬가지의 효과를 얻음과 동시에, 도 28 내지 도 32에 있어서 나타낸 본 발명의 실시예 7에 따른 액정 표시 장치의 제조 방법에 의해 얻어지는 효과와 마찬가지의 효과를 얻을 수 있다.
또, 본 발명의 실시예 9 및 실시예 10에 나타낸 공정은 본 발명의 실시예 1 내지 8에 나타낸 액정 표시 장치의 제조 방법에 적용할 수 있다.
상기한 본 발명에 따르면, 소스 및 드레인 영역이 불순물 금속 등에 의해 오염되는 것에 기인하는 반도체 장치의 전기적 특성의 변화 등을 확실하게 방지할 수 있어, 반도체 장치의 신뢰성을 보다 향상시킬 수 있으며, 또한 고농도 불순물 영역을 형성할 때의 마스크로서, 게이트 전극을 형성할 때에 이용한 레지스트 막을 유용할 수 있으므로 종래 이 고농도 불순물 영역을 형성하기 위해 마스크로서 이용하는 레지스트 막을 새롭게 형성하는 경우에 비하여 공정을 간략화할 수 있는 등의 효과가 있다.
상기에 있어서, 본 발명의 실시예에 대하여 설명했지만, 상기에 개시된 본 발명의 실시예는, 어디까지나 예시로써, 본 발명의 범위는 이들 발명의 실시예에 한정되는 것은 아니다. 본 발명의 범위는, 특허 청구 범위의 기재에 의해 표시되고, 또한 특허 청구 범위의 기재와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것을 의도한다.

Claims (3)

  1. 기판과,
    상기 기판의 주표면 상에 형성되고, 채널 영역을 거쳐 인접하는 소스 및 드레인 영역을 포함하는 반도체 막과,
    상기 채널 영역 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성되고, 측벽을 갖는 게이트 전극을 구비하되,
    상기 게이트 절연막은 상기 게이트 전극의 측벽보다 외측에 위치하는 측벽을 갖는 연장부를 포함하고,
    상기 소스 및 드레인 영역은 상기 연장부의 측벽으로부터 떨어진 상기 반도체 막의 영역에 형성된 고농도 불순물 영역과, 상기 고농도 불순물 영역보다 상대적으로 불순물의 농도가 낮고, 상기 연장부 아래에 위치하는 상기 반도체 막의 영역에 형성된 저농도 불순물 영역을 포함하며,
    상기 게이트 절연막의 연장부에 있어서, 상기 소스 및 드레인 영역의 저농도 불순물 영역 상에 위치하는 부분의 측벽이 상기 기판의 주표면에 대해 경사져 있는
    반도체 장치.
  2. 기판 상에 반도체 막을 형성하는 공정과,
    상기 반도체 막 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 도전체 막을 형성하는 공정과,
    상기 도전체 막 상에 측벽을 갖는 레지스트 막을 형성하는 공정과,
    상기 레지스트 막을 마스크로 하여, 에칭을 이용하여 상기 도전체 막을 부분적으로 제거하는 것에 의해, 상기 레지스트 막의 측벽의 위치보다 내측에 측벽을 갖는 게이트 전극을 형성하는 공정과,
    상기 레지스트 막을 마스크로 하여, 에칭을 이용하여 상기 절연막을 부분적으로 제거하는 것에 의해, 상기 게이트 전극의 측벽보다 외측에 위치하는 측벽을 갖는 연장부를 포함하는 게이트 절연막을 형성하는 공정과,
    상기 레지스트 막을 마스크로 하여, 상기 반도체 막에 불순물을 주입하는 것에 의해, 상기 연장부의 측벽으로부터 떨어진 상기 반도체 막의 영역에, 소스 및 드레인 영역의 고농도 불순물 영역을 형성하는 공정과,
    상기 레지스트 막을 제거하는 공정과,
    상기 레지스트 막을 제거하는 공정 후, 상기 게이트 전극을 마스크로 하여 상기 반도체 막에 불순물을 주입하는 것에 의해, 상기 연장부 아래에 위치하는 상기 반도체 막의 영역에 상기 고농도 불순물 영역보다 상대적으로 불순물의 농도가 낮은, 소스 및 드레인 영역의 저농도 불순물 영역을 형성하는 공정
    을 포함하되,
    상기 게이트 절연막을 형성하는 공정에서는, 상기 연장부의 측벽을 상기 기판의 주표면에 대해 경사지도록 형성하는
    반도체 장치의 제조 방법.
  3. 기판 상에 반도체 막을 형성하는 공정과,
    상기 반도체 막 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 도전체 막을 형성하는 공정과,
    상기 도전체 막 상에 측벽을 갖는 레지스트 막을 형성하는 공정과,
    상기 레지스트 막을 마스크로 하여, 에칭을 이용하여 상기 도전체 막을 부분적으로 제거하는 것에 의해, 상기 레지스트 막의 측벽의 위치보다 내측에 측벽을 갖는 게이트 전극을 형성하는 공정과,
    상기 레지스트 막을 마스크로 하여, 에칭을 이용하여 상기 절연막을 부분적으로 제거하는 것에 의해, 상기 게이트 전극의 측벽보다 외측에 위치하는 측벽을 갖는 연장부를 포함하는 게이트 절연막을 형성하는 공정과,
    상기 레지스트 막을 제거하는 공정과,
    상기 게이트 절연막을 마스크로 하여, 상기 반도체 막에 불순물을 주입하는 것에 의해, 상기 연장부의 측벽으로부터 떨어진 상기 반도체 막의 영역에 소스 및 드레인 영역의 고농도 불순물 영역을 형성하는 공정과,
    상기 게이트 전극을 마스크로 하여, 상기 반도체 막에 불순물을 주입하는 것에 의해, 상기 연장부 아래에 위치하는 상기 반도체 막의 영역에 상기 고농도 불순물 영역보다 상대적으로 불순물의 농도가 낮은, 소스 및 드레인 영역의 저농도 불순물 영역을 형성하는 공정
    을 포함하되,
    상기 게이트 절연막을 형성하는 공정에서는, 상기 연장부의 측벽을 상기 기판의 주표면에 대해 경사지도록 형성하는
    반도체 장치의 제조 방법.
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