JP4850057B2 - 液晶表示装置及びその製造方法 - Google Patents

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Description

本発明は、液晶表示装置に係り、特に、液晶表示装置及びその製造方法に関する。
最近、液晶表示装置は、消費電力が低く、携帯性が良好な技術集約的で付加価値の高い次世代の先端ディスプレー装置として脚光を浴びている。
液晶表示装置は、薄膜トランジスタ（ＴＦＴ）を含むアレイ基板とカラーフィルター基板との間に液晶を注入して、液晶の異方性による光の屈折率の差を利用して映像効果を得る非発光画像表示装置に当たる。
現在は、薄膜トランジスタと画素電極が行列方式に配列された能動行列液晶表示装置ＡＭ−ＬＣＤが解像度及び動画の具現能力が優れて最も注目を浴びている。薄膜トランジスタ素子としては、水素化された非晶質シリコンａ-Ｓｉ：Ｈが主に利用されるが、これは、低温工程が可能で、低価の絶縁基板が使用できるからである。
ところが、水素化された非晶質シリコンａ-Ｓｉ：Ｈは、原子配列が無秩序であるために、弱い結合(weak Si-Si bond)及びダングリングボンド(dangling bond)が存在して、光の照射や電場の印加時、準安定状態に変化され薄膜トランジスタ素子として安全性が問題になって、電気的特性(低い電界効果移動度：０.１〜１.０cm2/Ｖｓ)が悪くて駆動回路として使用し難い。
従って、一般的には、別途に製作された駆動素子を液晶パネルに連結して使用している。代表的な例として、駆動素子をＴＣＰで製作して液晶パネルに付着して使用する。この時、ＴＣＰは、ＰＣＢと液晶パネル間に付着して、ＰＣＴ基板から入力される信号を受けて液晶パネルに伝達する。
ところが、駆動ＩＣの実装費用が液晶表示装置の原価の殆どであって、液晶パネルの解像度が高くなって、アレイ基板のゲート配線及びデータ配線をＴＣＰに連結する基板外部のパッドピッチが小さくなり、ＴＣＰボンディング自体が難しくなっている。
従って、最近は、非晶質シリコンを利用した薄膜トランジスタより電界効果移動度等の優れた駆動素子として動作できるポリシリコンを半導体層とするポリシリコン薄膜トランジスタを備える液晶表示装置が提案されている。
ポリシリコンは、非晶質シリコンａ-Ｓｉに比べて電界効果移動度等の電気的特性が優れている。従って、ポリシリコンを利用してアレイ基板に直接駆動回路を形成することによって別途の駆動ＩＣを付着しなくても良いために、費用が減少して実装も簡単になる。
図１と図２は、各々従来のポリシリコンを使用した薄膜トランジスタを有する液晶表示装置用アレイ基板をチャンネル部の長手方向と幅手方向に沿って切断した断面図である。
図１と図２に示したように、基板１５上にバッファ層１８が形成されており、その上に、ポリシリコンで形成された半導体層２３がスイッチング領域ＴｒＡに形成される。この時、スイッチング領域ＴｒＡの半導体層２３は、一定な厚さを有して、中央の純粋ポリシリコンで構成されるチャンネル部２３ａと、チャンネル部２３ａの両側に不純物がドーピングされたオーミックコンタクト部２３ｂを含む。オーミックコンタクト部２３ｂがｎ型の不純物でドーピングされたｎ型のオーミックコンタクト部２３ｂである場合、チャンネル部２３ａとｎ型のオーミックコンタクト部２３ｂとの間に、低濃度不純物がドーピングされたＬＤＤ(lightly dopped drain)部２３ｃが形成される。
半導体層２３上にゲート絶縁膜２８が全面に形成されており、ゲート絶縁膜２８上に、半導体層２３の中央のチャンネル部２３ａに対応するゲート電極３５が形成される。
ゲート電極３５が形成されたゲート絶縁膜２８上に、ゲート絶縁膜２８より厚く形成されて、オーミックコンタクト部２３ｂを各々露出させる半導体層コンタクトホール４５ａ、４５ｂを有する層間絶縁膜４３が全面に形成される。層間絶縁膜４３上に半導体層２３、さらに正確には、半導体層２３のうち、不純物がドーピングされ形成されたオーミックコンタクト部２３ｂと各々接触して、相互に離隔するソース電極４８及びドレイン電極５３が形成される。
ソース電極４８及びドレイン電極５３と露出された層間絶縁膜４３上に、ドレイン電極５３を露出させるドレインコンタクトホール６３を有する保護層６０が全面に形成される。保護層６０上にドレインコンタクトホール６３を通じてドレイン電極５３と接触する画素電極６５が形成される。
前述した従来のアレイ基板において、半導体層２３及びその上部に形成されたゲート絶縁膜２８とゲート電極３５の構造をより詳しく説明する。半導体層２３は、純粋ポリシリコンで構成されたチャンネル部２３ａと不純物がドーピングされ形成されたオーミックコンタクト部２３ｂ及びＬＤＤ部２３ｃが同一な厚さで形成される。さらに、半導体層２３の端側、すなわち、エッジ部Ａの側面がバッファ層１８の表面に対して８０°以上の高いテーパー角θ１を有して、基板１５に対して実質的に、垂直な状態で形成される。
このような半導体層２３の構造によって、その上部に比較的に薄い厚さのゲート絶縁膜２８は、半導体層２３のエッジ部Ａの上部では、蒸着特性上、ステップカバレッジが悪い。従って、半導体層２３のエッジ部Ａに近接したゲート絶縁膜２８は、半導体層２３の段差を反映して、半導体層２３の中央部Ｂに近接したゲート絶縁膜２８の厚さｔ１より薄い厚さｔ２で形成される。
このような構造に影響を受けて金属物質のスパッタリングによって形成されるゲート電極３５また半導体層２３のエッジ部Ａに対応する部分での厚さｔ３が他の部分での厚さｔ４に比べて、薄く形成される。
半導体層２３のエッジ部Ａで、その上部のゲート絶縁膜２８とゲート電極３５が他の部分に比べて薄い厚さｔ２、ｔ３で形成されるので、フリンジ効果によって半導体層２３のエッジ部Ａで電界が強く形成され、これにより、チャンネル部２３ａの幅手方向に沿って強いサイド電流が流れる。従って、電界が歪曲される現象が発生する。
これに関連して、ゲート電圧の変化によるドレイン電流の変化を示したトランスファーカーブ(ＬＤＤ部の幅は、１μｍ、チャンネル比(Ｗ/Ｌ)、すなわち、チャンネル部の幅と長さは、各々４μｍ、４μｍで形成される)の特性を示した図３を参照する。ゲート電圧が０Ｖから３Ｖになる区間、すなわち、線形領域では、ドレイン電流が線形的に増加しなければならないが、前述したフリンジ効果によって半導体層のエッジ部に強い電界が形成されサイド電流が流れる。サイド電流は、ドレイン電流の流れを邪魔するので、ドレイン電流の変化量が急激に落ちて線形的に変化しない部分、すなわち、ハンプ(hump)が発生する。
ハンプが発生すると、薄膜トランジスタのオン/オフ時間の遅延が長引いて、スイッチング素子としての特性低下が発生する。
本発明は、前述したような問題を解決するために、薄膜トランジスタの特性を向上させる液晶表示装置及びその製造方法を提供することを目的とする。
本発明は、前述したような目的を達成するために、基板上に、チャンネル部と、チャンネル部の両側のオーミックコンタクト部を有して、エッジ部の側面は、テーパー状である半導体層と；半導体層を覆うゲート絶縁膜と；ゲート絶縁膜上に位置して、前記チャンネル部に対応するゲート電極と；前記半導体層と接触するソース電極及びドレイン電極と；前記ドレイン電極と接触する画素電極とを含むことを特徴とする液晶表示装置を提供する。
ここで、前記エッジ部の側面は、前記基板面と３０°ないし６０°を成して、前記エッジ部の周辺の前記ゲート絶縁膜の段差部は、前記ゲート絶縁膜の他の部分と実質的に同一な厚さであって、前記エッジ部の周辺の前記ゲート電極の段差部は、前記ゲート電極の他の部分と実質的に同一な厚さである。
前記半導体層は、ポリシリコンを含み、また、前記半導体層は、前記チャンネル部と前記オーミックコンタクト部間に位置するＬＤＤ部をさらに含む。
また、本発明は、基板上に、チャンネル部と、チャンネル部の両側のオーミックコンタクト部を有して、エッジ部の側面は、少なくとも二つの階段を有する半導体層と；半導体層を覆うゲート絶縁膜と；ゲート絶縁膜上に位置して、前記チャンネル部に対応するゲート電極と；前記半導体層と接触するソース電極及びドレイン電極と；前記ドレイン電極と接触する画素電極とを含むことを特徴とする液晶表示装置を提供する。
ここで、前記エッジ部の周辺の前記ゲート絶縁膜の段差部は、前記ゲート絶縁膜の他の部分と実質的に同一な厚さであって、前記エッジ部の周辺の前記ゲート電極の段差部は、前記ゲート電極の他の部分と実質的に同一な厚さである。
前記半導体層は、ポリシリコンを含み、また、前記半導体層は、前記チャンネル部と前記オーミックコンタクト部間に位置するＬＤＤ部をさらに含む。
一方、本発明は、基板上に、チャンネル部と、チャンネル部の両側のオーミックコンタクト部を有して、エッジ部の側面は、テーパー状である半導体層を形成する段階と；半導体層を覆うゲート絶縁膜を形成する段階と；ゲート絶縁膜上に位置して、前記チャンネル部に対応するゲート電極を形成する段階と；前記半導体層と接触するソース電極及びドレイン電極を形成する段階と；前記ドレイン電極と接触する画素電極を形成する段階とを含むことを特徴とする液晶表示装置の製造方法を提供する。
ここで、前記エッジ部の側面は、前記基板面と３０°ないし６０°を成す。
前記テーパー状の側面部を形成する段階は、ポリシリコン層を形成する段階と；前記ポリシリコン層上にフォトレジストパターンを形成する段階と；前記ポリシリコン層に対するドライエッチングと前記フォトレジストパターンに対するアッシングを同時に行う段階とを含む。
前記オーミックコンタクト部を形成する段階は、前記テーパー状の側面部を形成した後、前記ゲート電極をドーピングマスクとして使用して、ｎ＋またはｐ＋に前記半導体層をドーピングする段階を含む。
前記エッジ部の周辺の前記ゲート絶縁膜の段差部は、前記ゲート絶縁膜の他の部分と実質的に同一な厚さであって、前記エッジ部の周辺の前記ゲート電極の段差部は、前記ゲート電極の他の部分と実質的に同一な厚さである。
前記半導体層を形成する段階は、前記チャンネル部と前記オーミックコンタクト部間にＬＤＤ部を形成する段階をさらに含む。
さらに、本発明は、基板上に、チャンネル部と、チャンネル部の両側のオーミックコンタクト部を有して、エッジ部の側面は、少なくとも二つの階段を有する半導体層を形成する段階と；半導体層を覆うゲート絶縁膜を形成する段階と；ゲート絶縁膜上に位置して、前記チャンネル部に対応するゲート電極を形成する段階と；前記半導体層と接触するソース電極及びドレイン電極を形成する段階と；前記ドレイン電極と接触する画素電極を形成する段階とを含むことを特徴とする液晶表示装置の製造方法を提供する。
ここで、前記少なくとも二つの階段を形成する段階は、ポリシリコン層を形成する段階と；前記ポリシリコン層上にフォトレジストパターンを形成する段階と；前記フォトレジストパターンを使用して、前記ポリシリコン層に対して第１ドライエッチングを行う段階と；前記フォトレジストパターンをアッシングする段階と；前記アッシングされたフォトレジストパターンを使用して、前記第１ドライエッチングされたポリシリコン層に対して第２ドライエッチングを行う段階とを含み、前記第１ドライエッチング、アッシング、第２ドライエッチングは、少なくとも一度繰り返す液晶表示装置の製造方法を提供する。
ここで、前記オーミックコンタクト部を形成する段階は、前記少なくとも二つの階段を形成した後、前記ゲート電極をドーピングマスクとして使用して、ｎ＋またはｐ＋に前記半導体層をドーピングする段階を含む。
前記エッジ部の周辺の前記ゲート絶縁膜の段差部は、前記ゲート絶縁膜の他の部分と同一な厚さであって、前記エッジ部の周辺の前記ゲート電極の段差部は、前記ゲート電極の他の部分と実質的に同一な厚さである。
前記半導体層を形成する段階は、前記チャンネル部と前記オーミックコンタクト部間にＬＤＤ部を形成する段階をさらに含む。
また、本発明は、基板上に、チャンネル部と、チャンネル部の両側のオーミックコンタクト部を有して、エッジ部の側面は、外側の方向に厚さが減少する半導体層と；半導体層を覆うゲート絶縁膜と；ゲート絶縁膜上に位置して、前記チャンネル部に対応するゲート電極と；前記半導体層と接触するソース電極及びドレイン電極と；前記ドレイン電極と接触する画素電極とを含むことを特徴とする液晶表示装置を提供する。
ここで、前記エッジ部は、少なくとも二つの階段を有したり、側面がテーパー状であったりする。
以下、添付された図を参照して、本発明の実施例を説明する。
本発明によるポリシリコンを利用した液晶表示装置は、ポリシリコンの半導体層を、そのエッジ部が基板面に対して緩やかなテーパー角になるように形成したり、または多段構造で形成したりして、半導体層のエッジ部でゲート絶縁膜の厚さの減少を防ぐ。これによって、フリンジ効果を減少させハンプの発生を抑制して、薄膜トランジスタの特性が向上する。
図４と図５は、各々本発明の実施例１によるポリシリコンを使用した薄膜トランジスタを有する液晶表示装置用アレイ基板をチャンネル部の長手方向と幅手方向に沿って切断した断面図である。ここで、チャンネル部の長手方向は、ソース電極とドレイン電極との間の方向であって、チャンネル部の幅手方向は、長手方向に垂直な方向であって、ゲート電極の延長方向に当たる。
図４と図５に示したように、基板１０１上の全面にバッファ層１０５が形成されている。バッファ層１０５上に各画素領域Ｐ内のスイッチング領域ＴｒＡにおいて、その中央部Ｂは、一定な厚さｔ５であって、エッジ部Ａは、バッファ層１０５と成す角θ２が従来の８０°よりは小さい値、例えば、３０°以上６０°以下の値であって、厚さは、外側の方向に行くほど緩やかに減少するテーパー状で半導体層１１５が形成される。
半導体層１１５は、高濃度の不純物がドーピングされたポリシリコンで構成されたオーミックコンタクト部１１５ｂと純粋ポリシリコンで構成されたチャンネル部１１５ａを含む。また、チャンネル部１１５ａとオーミックコンタクト部１１５ｂとの間には、低濃度の不純物がドーピングされたポリシリコンで構成されたＬＤＤ部１１５ｃが形成される。これは、ｎ型の不純物をドーピングしてｎ型のオーミックコンタクト部を有するｎ型の薄膜トランジスタを形成したものである。
ｐ型の不純物をドーピングしてｐ型のオーミックコンタクト部を形成する場合、ＬＤＤ部を形成しなくても良い。このような形態の半導体層１１５を形成する方法は、以下に示す製造方法を説明する時、具体的にする。
前述したように、エッジ部Ａで所定の角θ２に緩やかに厚さが減少するテーパー状の半導体層１１５上にゲート絶縁膜１２０が形成される。ゲート絶縁膜１２０上にチャンネル部１１５ａに対応してゲート電極１３５が形成される。ゲート電極１３５は、幅手方向に沿ってチャンネル部１１５ａを完全に覆う。但し、ゲート絶縁膜１２０は、ゲート電極１３５の下部のみ形成される。
ゲート絶縁膜１２０は、半導体層１１５のエッジ部Ａが、最外角から緩やかに中央部Ｂに向って徐々に厚くなる形態であって、急激な段差が生成されないことによって半導体層１１５が形成された部分と、半導体層１１５の外部に露出されたバッファ層１０５に対して同一な厚さｔ６をで形成される。
ゲート絶縁膜１２０の上部に形成されたゲート電極１３５も、ゲート絶縁膜１２０が半導体層１１５に対して緩やかな段差を有して形成されるために、これを反映して比較的均一な厚さｔ７で形成される。ゲート電極１３５は、幅手方向に沿ってチャンネル部１１５ａを完全に覆う。尚、実施例１でのゲート絶縁膜１２０は、半導体層１１５全面に形成されて、オーミックコンタクト部１１５ｂの一部を露出させる半導体層コンタクトホール１４５ａ、１４５ｂを有して形成されているが、ゲート電極１３５が形成された部分のみに形成される場合もある。
ゲート電極１３５及び外部に露出されたゲート絶縁膜１２０上に、半導体層１１５のうち、チャンネル部１１５ａの両側に各々位置したオーミックコンタクト部１１５ｂの一部を各々露出させる半導体層コンタクトホール１４５ａ、１４５ｂを有する層間絶縁膜１４０が形成される。ゲート絶縁膜１２０は、層間絶縁膜１４０と半導体層コンタクトホール１４５ａ、１４５ｂを共通に有する。
層間絶縁膜１４０上に、半導体層コンタクトホール１４５ａ、１４５ｂを通じて露出されたオーミックコンタクト部１１５ｂと各々接触して、相互に離隔するソース電極１５０及びドレイン電極１５３が形成される。下部のポリシリコンの半導体層１１５からソース電極１５０及びドレイン電極１５３まで形成されることによって、この間に形成されたゲート絶縁膜１２０とゲート電極１３５と、さらにスイッチング素子である薄膜トランジスタを構成する。
相互に離隔したソース電極１５０及びドレイン電極１５３上に、全面にドレイン電極１５３の一部を露出させるドレインコンタクトホール１６３を有する保護層１６０が形成される。保護層１６０上に、ドレインコンタクトホール１６３を通じてドレイン電極１５３と接触する画素電極１７０が画素領域Ｐに形成される。
前述した断面構造においては、ゲート配線とデータ配線は、図面には示してないが、ゲート配線は、ゲート電極１３５と同一層に同一物質で形成され、データ配線は、ゲート配線と交差して画素領域Ｐを定義し、ソース電極１５０及びドレイン電極１５３と同一層に同一物質で形成されて、ソース電極１５０に連結される。
実施例１によるポリシリコン半導体層１１５を有する薄膜トランジスタを備える液晶表示装置用アレイ基板は、半導体層１１５において、角θ２が充分に小さいエッジ部Ａを構成する。これによって、その上部に形成されるゲート絶縁膜１２０とゲート電極１３５が半導体層１１５の中央部Ｂとエッジ部Ａで各々一定な厚さｔ６、ｔ７になる。すなわち、ゲート絶縁膜１２０とゲート電極１３５の段差部の厚さは各々、他の部分の厚さと実質的に同一になる。
このように、半導体層１１５のエッジ部Ａでのゲート絶縁膜１２０の厚さの減少によってフリンジ効果に基づいた電界の集中を防いで、チャンネル部の幅手方向に沿うサイド電流が減少する。さらに、半導体層１１５のエッジ部Ａが中央部Ｂに比べて薄く形成されることによって半導体層１１５の内部で移動する正孔または電子等のキャリア数が減少して、サイド電流が減少する。従って、ドレイン電流は正常に流れて、ハンプの発生が抑制される。結局、薄膜トランジスタの信頼性が向上する。
図６と図７は、各々本発明の実施例２によるポリシリコンを使用した薄膜トランジスタを有する液晶表示装置用アレイ基板をチャンネル部の長手方向と幅手方向に沿って切断した断面図である。
この時、半導体層、ゲート絶縁膜とゲート電極を除いた他の構成要素は、実施例１と類似であるので、半導体層、ゲート絶縁膜とゲート電極の構成要素の構造を主に説明する。
図６と図７に示したように、基板２０１上にバッファ層２０５が形成されている。バッファ層２０５上に、各画素領域Ｐ内のスイッチング領域ＴｒＡには、エッジ部Ａを除いた部分の厚さｔ１１が実質的に同一なポリシリコンの半導体層２１５が形成される。半導体層２１５のエッジ部Ａは、多段構造であって、外側の方向に厚さが減少する。例えば、エッジ部Ａは、少なくとも二つの階段を有している。このうち、下部の階段の厚さｔ１２は、中央部Ｂの厚さｔ１１の１/２に当たり、上部の階段の厚さは、中央部Ｂの厚さｔ１１の１/２に当たる。尚、下部の階段の厚さｔ１２は、上部の階段の厚さと異なる場合がある。
このような構成の半導体層２１５上にゲート絶縁膜２２０を形成する時、半導体層２１５のエッジ部Ａでバッファ層２０５との段差が減少されることによって実質的にゲート絶縁膜２２０のステップカバレッジが向上する。すなわち、半導体層２１５のエッジ部Ａに対応する領域を含み、基板の全領域において、比較的同一な厚さｔ１３をでゲート絶縁膜２２０を構成することができる。
このように、半導体層２１５のエッジ部Ａでのゲート絶縁膜２２０の厚さの減少によってフリンジ効果に基づいた電界の集中を防いで、チャンネル部の幅手方向に沿うサイド電流が減少する。さらに、半導体層２１５のエッジ部Ａが中央部Ｂに比べて薄く形成されることによって半導体層２１５の内部で移動する正孔または電子等のキャリア数が減少して、サイド電流が減少する。従って、ドレイン電流は、正常に流れて、ハンプの発生が抑制される。結局、薄膜トランジスタの信頼性が向上する。
図８は、本発明の実施例２による構造の半導体層を基板上に形成した後、拡大して撮ったＳＥＭ(scanning electron microscope)写真であって、図９は、本発明の実施例２による液晶表示装置用アレイ基板において、ゲート電圧の変化によるドレイン電流の変化を示したトランスファーカーブ(ＬＤＤ部の幅は、１μｍ、チャンネル比(Ｗ/Ｌ)、すなわち、チャンネルの幅と長さは、各々４μｍ、４μｍで形成される)の特性を示したグラフである。
図８と図９に示したように、中央部Ｂに比べてエッジ部Ａが薄い厚さで基板上に半導体層を形成して薄膜トランジスタを完成した場合、ゲート電圧が０Ｖから２Ｖの区間、すなわち、線形領域でドレイン電流は線形的に増加して、ハンプは発生しない。
さらに、従来のように同一な厚さまたはエッジ部の角が８０°以上のポリシリコンの半導体層を形成したアレイ基板のトランスファーカーブ特性のグラフにおいては、ハンプの発生領域を含む線形領域は、ゲート電圧が０Ｖから３Ｖの間の領域(Ｖｄｓ＝９Ｖの場合)になる(図３参照)。
ところが、エッジ部Ａと中央部Ｂの厚さを異なるようにした半導体層を有する本発明によるアレイ基板のトランスファーカーブ特性のグラフ(図８参照)では、線形領域は、ゲート電圧が０Ｖから１.５Ｖの間の領域(Ｖｄｓ＝９Ｖの場合)になる。すなわち、線形領域のゲート電圧の変化の幅がさらに減少することによってスイッチング素子としての特性がさらに向上する。
スイッチング素子としての動作は、薄膜トランジスタのオン/オフ動作をさらに速く行うので、線形領域で傾きが急激になるほど有利であって、このような速いスイッチングは、ゲート配線の信号の遅延を防ぐ効果がさらにあるために、液晶表示装置用アレイ基板の特性を向上させる。
図１０は、実施例２に提示した半導体層の変形例であって、本発明の実施例３によるポリシリコンを使用した薄膜トランジスタを有する液晶表示装置用アレイ基板をチャンネル部の長手方向に沿って切断した断面図である。
図１０に示したように、半導体層３１５のエッジ部Ａを３段以上の多段構造で形成することもできる。この場合、半導体層３１５のエッジ部Ａは、実施例２(図６参照)に提示した半導体層よりさらに多い多段形態の段差で構成される。例えば、半導体層３１５のエッジ部Ａで三つの階段が形成された場合、各階段の厚さｔ１４、ｔ１６、ｔ１７は、中央部Ｂの厚さｔ１５の１/３になる。尚、各階段の厚さｔ１４、ｔ１６、ｔ１７は、相互に異なってもよい。このように、階段の数が増加することによって、各階段の厚さは、ゲート絶縁膜３２０の厚さｔ１３に比べてさらに水準が薄くなるので、ゲート絶縁膜３２０は、エッジ部Ａでさらに均一な厚さで形成される。
以後、本発明の実施例１ないし３によるポリシリコンの半導体層を有する液晶表示装置用アレイ基板の製造方法を説明する。
実施例１ないし３の場合、半導体層の形成方法だけに一部の差があって、それ以外の構成要素に対する製造方法は、類似に行われるため、実施例２を基準にその製造方法を説明する。また、実施例１及び実施例３については、構造が異なる半導体層の形成段階において、差異のある部分を主に説明する。
図１１Ａないし図１１Ｌは、本発明の実施例２によるポリシリコンの半導体層を有する液晶表示装置用アレイ基板を製造する方法を示した断面図である。
図１１Ａに示したように、透明な絶縁基板２０１上に無機絶縁物質である窒化シリコンＳｉＮＸまたは酸化シリコンＳｉＯ２を蒸着してバッファ層２０５を形成する。非晶質シリコンａ-Ｓｉをポリシリコンに結晶化する場合、レーザーの照射または熱処理時に発生する熱によって基板２０１の内部に存在するアルカリイオン、例えば、カリウムイオンＫ＋、ナトリウムイオンＮａ＋等が発生する。バッファ層２０５は、このようなアルカリイオンによってポリシリコンで構成された半導体層の膜の特性の低下を防ぐためのものである。尚、バッファ層２０５が省略される構造とする場合もある。
バッファ層２０５上に非晶質シリコンａ-Ｓｉを蒸着して非晶質シリコン層を全面に形成して、エキシマーレーザーを利用したＥＬＡ(Excimer Laser Annealing)法またはＳＬＳ(Sequential lateral Solidification) 結晶化法または熱処理法またはＭＩＬＣ(metal induced lateral crystallization)法等の結晶化工程を行って非晶質シリコン層をポリシリコン層２１２に結晶化する。
次いで、ポリシリコン層２１２上にフォトレジストを全面に塗布してフォトレジスト層を形成する。フォトレジスト層(図示せず)にマスクを利用して露光を実施した後、露光されたフォトレジスト層(図示せず)を現像することによって各画素領域Ｐのスイッチング領域ＴｒＡに対応して第３厚さｔ２１及び第１幅ｗ２１を有する第１フォトレジストパターン２８１を形成する。
図１１Ｂに示したように、第３厚さｔ２１及び第１幅ｗ２１を有する第１フォトレジストパターン２８１をエッチングマスクとして利用して、第１ドライエッチングを実施する。これによって、第１フォトレジストパターン２８１の外部に露出されたポリシリコン層(図１１Ａの２１２)を除去して、第１フォトレジストパターン２８１と同一な第１幅ｗ２１を有するポリシリコンの半導体層２１５を形成する。この時、半導体層２１５は、全体的に同一な第１厚さｔ１１を有して形成される。
ポリシリコン層のドライエッチングは、ＨＢｒ、Ｃｌ２、ＳＦ６、Ｂｒ２ガスまたはこれらガスが２種またはそれ以上を混合した混合ガスで満たされた真空のチェンバー内でプラズマ処理することによって行われる。この場合、ポリシリコン層と反応するガスは、第１フォトレジストパターン２８１とは反応しないので、第１ドライエッチングの前後においてその形態にほとんど変化がない。第１ドライエッチングは、異方性を有する。
図１１Ｃに示したように、前述したガス及びプラズマ処理による第１ドライエッチングを実施した基板２０１を、同一なチェンバー内でガスをＯ２に変えた後、プラズマ処理してアッシングする。これによって、第３厚さｔ２１及び第１幅ｗ２１を有する第１フォトレジストパターン２８１で、その厚さ及び幅が減少した第４厚さｔ２２及び第２幅ｗ２２を有する第２フォトレジストパターン２８２を形成する。
この時、アッシングは、等方性を有して行われることによって第３厚さｔ２１及び第１幅ｗ２１を有する第１フォトレジストパターン２８１の上部及び側面を同時に除去する。Ｏ２ガスの濃度を一定にした状態でアッシングの時間を調節することによって、その除去される量(幅の大きさ)を決める。
また、アッシングによって第１フォトレジストパターン２８１の幅と厚さが減少した第４厚さｔ２２及び第２幅ｗ２２を有する第２フォトレジストパターン２８２が形成されるために、第１フォトレジストパターン２８１が覆っていた半導体層２１５のエッジ部Ａが第２フォトレジストパターン２８２の外部に露出される。
図１１Ｄに示したように、第４厚さｔ２２及び第２幅ｗ２２を有する第２フォトレジストパターン２８２の外部に露出された半導体層２１５のエッジ部Ａをチェンバー内のガスをＯ２から、ＨＢｒ、Ｃｌ２、ＳＦ６、Ｂｒ２ガスまたはこれらガスの混合ガスにまた変えて、所定時間、例えば、第１ドライエッチングの進行時間よりは短い時間の間、第２ドライエッチングを実施する。これによって、露出された半導体層２１５のエッジ部Ａを部分的に除去して、第１厚さｔ１１より薄い第２厚さｔ１２になる。この時、第２ドライエッチングの時間を適切に調節することによって、例えば、第２厚さｔ１２を第１厚さｔ１１の１/２程度にすることができる。
この時、半導体層２１５のエッジ部Ａの厚さを減少させるために行う第２ドライエッチングは、異方性特性を有するドライエッチングである。
図１１Ｅに示したように、半導体層２１５上に残っている第２フォトレジストパターン(図１１Ｄの２８２)をアッシングまたはストリップを行って除去する。これによって、本発明の実施例２によるエッジ部Ａに二つの階段を有する半導体層２１５が形成される。
この場合、第２フォトレジストパターンを除去する前に、アッシングとドライエッチングをもう一度行うと、実施例３のように、エッジ部Ａに三つの階段を有する半導体層を形成することができる。これと類似な方法として、アッシングとドライエッチングをさらに行うと、エッジ部Ａにさらに多い数の多段構造を有する半導体層を形成することができる。
実施例１で提示した、エッジ部の側面がテーパー状である半導体層の形成方法を図１２Ａないし図１２Ｃを参照して説明する。
図１２Ａに示したように、ポリシリコン層１１２上に第５厚さｔ３１及び第３幅ｗ３１を有するフォトレジストパターン１８１を形成する。
図１２Ｂと図１２Ｃに示したように、フォトレジストパターン１８１及びその外部に露出されたポリシリコン層１１２が形成された基板１０１を真空のチェンバーに移動させた後、チェンバー内にポリシリコンと反応するガス、すなわち、ＨＢｒ、Ｃｌ２、ＳＦ６、Ｂｒ２ガスまたはこれらガスの２種以上を混合した混合ガスとフォトレジストパターン１８１と反応するＯ２を少量注入した後、プラズマ処理を行ってドライエッチングを実施する。
この時、チェンバーの内部は、ポリシリコン層１１２と反応するガスと、フォトレジストパターン１８１と反応する酸素Ｏ２が少量混合された雰囲気で形成することによって、実際には、ドライエッチングだけが行われるのではなく、アッシングまで行われる。従って、フォトレジストパターン１８１の外部に露出されたポリシリコン層１１２が除去されると同時に、フォトレジストパターン１８１の厚さと幅が、所定程度に除去される。(ｔ３１→ｔ３２→ｔ３３とｗ３１→ｗ３２→ｗ３３)
フォトレジストパターン１８１がアッシングによって徐々に除去されると同時に、半導体層は、アッシングされているフォトレジストパターン１８１をエッチングマスクとして利用してドライエッチングが徐々に行われる。従って、最初のフォトレジストパターン(図１２Ａの１８１)の外郭線の下部からアッシングが完了されたフォトレジストパターン(図１２Ｃの１８１)の外郭線の下部までの半導体層１１２のエッチングの時間とエッチングの程度は、連続的に減少する。エッチングが完了する時点は、最初のフォトレジストパターンの外郭線の下部の半導体層１１２が完全に除去される時点である。このように、半導体層１１５のエッジ部Ａがドライエッチングの時間の差があることによって最外角部から中央部Ｂに行くほど徐々に厚い厚さの形態で、すなわち、バッファ層１０５の表面に対して所定の角θ２を有して形成される。
例えば、半導体層１１５のエッジ部Ａがバッファ層１０５の表面と成す角θ２は、３０°以上６０°以下になる。半導体層１１５のエッジ部Ａの所定の角θ２の大きさは、ポリシリコン層１１２と反応するガスと混合される酸素Ｏ２の量によって調節される。
次いで、図１１Ｆないし図１１Ｌをさらに参照して、半導体層及びそれ以外の構成要素の形成方法を説明する。
前述した方法のように、エッジ部Ａが多段構造の半導体層(図１１Ｅの２１５)または緩やかな角(図１２Ｃのθ２)を有するエッジ部Ａを含む半導体層(図１２Ｃの１１５)を形成した後、図１１Ｆに示したように、半導体層２１５上に、全面に無機絶縁物質、例えば、酸化シリコンＳｉＯ２または窒化シリコンＳｉＮＸを蒸着することによってゲート絶縁膜２２０を形成する。
ゲート絶縁膜２２０は、蒸着の特性上、従来においては、バッファ層と半導体層が比較的に大きい段差を有することによって、段差を有する半導体層のエッジ部Ａの上部では他の領域に比べてその厚さが薄くなっていた。
ところが、本発明の実施例のように、多段構造(またはテーパー状)によって半導体層２１５のエッジ部Ａの厚さが外側の方向に減少されゲート絶縁膜２２０は、実質的に同一な厚さｔ１３を有する。
尚、ゲート絶縁膜２２０を構成する物質、すなわち、酸化シリコンＳｉＯ２または窒化シリコンＳｉＮＸのステップカバレッジ特性が充分にカバーできる程度になって、ゲート絶縁膜の厚さは、わずかな誤差範囲、例えば、ゲート絶縁膜の厚さの１０-１５％以内で形成される。
半導体層２１５との段差を克服して全体的に、適正誤差範囲内の一定な厚さｔ１３のゲート絶縁膜２２０上に、金属物質を蒸着して金属層(図示せず)を形成する。この時、金属層(図示せず)は、ゲート絶縁膜２２０の上部で比較的に一定な厚さで形成される。これは、ゲート絶縁膜２２０がその下部の半導体層２１５から影響を受けて、それ自体がエッジ部Ａで緩やかな角を有して形成されることによって、その上部に形成される金属層もゲート絶縁膜２２０に形成された緩やかな段差を克服して、比較的に同一な厚さで形成される。
さらに、金属物質の場合、無機絶縁物質より段差に対するステップカバレッジが優れていて、より段差部での厚さの減少なしに均一な厚さで形成される。
図１１Ｇに示したように、全体的に、比較的均一な厚さで形成された金属層(図示せず)に対してマスク工程によってパターニングし、ゲート絶縁膜２２０上に一方向に延長するゲート配線(図示せず)を形成すると同時に、スイッチング領域ＴｒＡにゲート配線(図示せず)から分岐したゲート電極２３５を形成する。
この時、図１１Ｇでは、ゲート電極２３５が半導体層２１５のエッジ部Ａに形成されないように示しているが、図７では、半導体層２１５のエッジ部Ａに対応してゲート絶縁膜２２０の上部に形成されるゲート電極２３５を示している。
この場合、ゲート絶縁膜２２０が半導体層２１５のエッジ部Ａと中央部Ｂで実質的に同一な厚さで形成されたように、ゲート電極２３５も実質的に同一な厚さで形成される。
図１１Ｈに示したように、ゲート電極２３５をドーピングマスクとして利用して、半導体層２１５に高ドーズ量を有するイオン注入によってｎ＋型またはｐ＋型へのドーピングをしてオーミックコンタクト部２１５ｂを形成する。この時、ゲート電極２３５によってドーピングされてない半導体層領域には、チャンネル部２１５ａが形成される。
ここで、ｎ＋型へドーピングすることによってｎ型のオーミックコンタクト部２１５ｂを形成した場合、ゲート電極２３５の下部のチャンネル部２１５ａとオーミックコンタクト部２１５ｂとの間に、低ドーズ量でドーピングされたＬＤＤ部２１５ｃをさらに形成することができる。
このようなＬＤＤ部２１５ｃの形成は、ゲート電極２３５を形成する際に、ゲート電極２３５よりさらに幅の広いゲートパターンを形成した後、ゲートパターンの上部にフォトレジストパターンが残っている状態で、ゲートパターン及びその上部のフォトレジストパターンをドーピングマスクとして利用して、高濃度でｎ＋型へのドーピングを実施してｎ型のオーミックコンタクト部２１５ｂを形成する。次いで、等方性のアッシングを行ってフォトレジストパターンの側面を所定幅除去してゲートパターンの両端の一部を露出させて、アッシングされたフォトレジストパターンの外部に露出されたゲートパターンをエッチングしてゲート電極２３５を形成する。この状態で、低濃度でｎ-型へのドーピングを実施することによってチャンネル部２１５ａとオーミックコンタクト部２１５ｂとの間に、ＬＤＤ部２１５ｃを形成することができる。
また、図面には示してないが、多数の画素領域Ｐで構成され画像を表示する表示領域以外の非表示装置に構成される駆動回路部において、ＣＭＯＳタイプのインバーターを構成する場合、ｎ＋及びｐ＋ドーピングを両方実施する。この時、ｎ＋ドーピングを実施する場合、ｐ＋ドーピングされたｐ型のオーミックコンタクト部を有するｐ型の薄膜トランジスタが形成される部分には、フォトレジスト等でドーピングマスクを形成した後、ｎ＋ドーピングを実施する。逆に、ｐ＋ドーピングを実施する場合、ｎ型の薄膜トランジスタが形成される部分には、フォトレジスト等でドーピングマスクを形成した後、ｐ＋ドーピングを実施することによってｎ型及びｐ型のオーミックコンタクト部を形成する。
図１１Ｉに示したように、ゲート電極２３５とゲート配線(図示せず)上に、全面に無機絶縁物質である酸化シリコンＳｉＯ２または窒化シリコンＳｉＮＸを蒸着したり、または有機絶縁物質であるベンゾシクロブテンＢＣＢまたはアクリル系樹脂を塗布したりして層間絶縁膜２４０を形成する。また、層間絶縁膜２４０をパターニングすることによって両側のオーミックコンタクト部２１５ｂを各々露出させる半導体層コンタクトホール２４５ａ、２４５ｂを形成する。この時、層間絶縁膜２４０のエッチング時、その下部のゲート絶縁膜２２０まで同時にエッチングすることによって半導体層コンタクトホール２４５ａ、２４５ｂは、オーミックコンタクト部２１５ｂを露出させる。
図１１Ｊに示したように、半導体層コンタクトホール２４５ａ、２４５ｂを備えた層間絶縁膜２４０上に、全面に金属物質を蒸着して、マスク工程によってパターニングして、層間絶縁膜２４０上に下部のゲート配線(図示せず)と交差して画素領域Ｐを定義するデータ配線(図示せず)を形成すると同時に、スイッチング領域ＴｒＡには、データ配線(図示せず)から分岐して半導体層コンタクトホール２４５ａを通じてオーミックコンタクト部２１５ｂと接触するソース電極２５０と、ソース電極２５０と離隔して他の半導体層コンタクトホール２４５ｂを通じてオーミックコンタクト部２１５ｂと接触するドレイン電極２５３を形成する。
図１１Ｋに示したように、データ配線(図示せず)とソース電極２５０及びドレイン電極２５３上に、全面に無機絶縁物質である窒化シリコンＳｉＮＸまたは酸化シリコンＳｉＯ２を蒸着したり、または有機絶縁物質であるベンゾシクロブテンＢＣＢまたはアクリル系樹脂を塗布したりして保護層２６０を形成する。保護層２６０をマスク工程によってパターニングして、スイッチング領域ＴｒＡにドレイン電極２５３を露出させるドレインコンタクトホール２６３を形成する。
図１１Ｌに示したように、ドレインコンタクトホール２６３が形成された保護層２６０上に、透明導電性物質であるインジウムースズーオキサイドＩＴＯまたはインジウムージンクーオキサイドＩＺＯを全面に蒸着する。透明導電性物質をマスク工程によってパターニングして、ドレインコンタクトホール２６３を通じてドレイン電極２５３と接触する画素電極２７０を形成する。
前述したような工程を行って、本発明の実施例による液晶表示装置用アレイ基板を完成する。
従来のポリシリコンを使用した薄膜トランジスタを有する液晶表示装置用アレイ基板をチャンネル部の長手方向に沿って切断した断面図である。 従来のポリシリコンを使用した薄膜トランジスタを有する液晶表示装置用アレイ基板をチャンネル部の幅手方向に沿って切断した断面図である。 従来のポリシリコン薄膜トランジスタのゲート電圧の変化によるドレイン電流の変化を説明するためのグラフである。 本発明の実施例１によるポリシリコンを使用した薄膜トランジスタを有する液晶表示装置用アレイ基板をチャンネル部の長手方向に沿って切断した断面図である。 本発明の実施例１によるポリシリコンを使用した薄膜トランジスタを有する液晶表示装置用アレイ基板をチャンネル部の幅手方向に沿って切断した断面図である。 本発明の実施例２によるポリシリコンを使用した薄膜トランジスタを有する液晶表示装置用アレイ基板をチャンネル部の長手方向に沿って切断した断面図である。 本発明の実施例２によるポリシリコンを使用した薄膜トランジスタを有する液晶表示装置用アレイ基板をチャンネル部の幅手方向に沿って切断した断面図である。 本発明の実施例２による構造の半導体層を基板上に形成した後、拡大して撮ったＳＥＭ写真である。 本発明の実施例２による液晶表示装置用アレイ基板において、ゲート電圧の変化によるドレイン電流の変化を説明するためのグラフである。 本発明の実施例３によるポリシリコンを使用した薄膜トランジスタを有する液晶表示装置用アレイ基板をチャンネル部の長手方向に沿って切断した断面図である。 本発明の実施例２によるポリシリコンの半導体層を有する液晶表示装置用アレイ基板を製造する方法を説明するための断面図である。 図１１Ａに続く製造工程を示す断面図である。 図１１Ｂに続く製造工程を示す断面図である。 図１１Ｃに続く製造工程を示す断面図である。 図１１Ｄに続く製造工程を示す断面図である。 図１１Ｅに続く製造工程を示す断面図である。 図１１Ｆに続く製造工程を示す断面図である。 図１１Ｇに続く製造工程を示す断面図である。 図１１Ｈに続く製造工程を示す断面図である。 図１１Ｉに続く製造工程を示す断面図である。 図１１Ｊに続く製造工程を示す断面図である。 図１１Ｋに続く製造工程を示す断面図である。 本発明の実施例１によるテーパー状の半導体層を形成する方法を説明するための断面図である。 図１２Ａに続く製造工程を示す断面図である。 図１２Ｂに続く製造工程を示す断面図である。
符号の説明
２０１：基板
２０５：バッファ層
２１５：半導体層
２１５ａ：チャンネル部
２１５ｂ：オーミックコンタクト部
２１５ｃ：ＬＤＤ部
２２０：ゲート絶縁膜

２３５：ゲート電極
２４０：層間絶縁膜

２４５ａ、２４５ｂ：半導体層コンタクトホール
２５０：ソース電極
２５３：ドレイン電極
２６０：保護層
２６３：ドレインコンタクトホール
２７０：画素電極

Claims (6)

  1. 基板上に、チャンネル部と、チャンネル部の両側のオーミックコンタクト部を有して、エッジ部の側面は、少なくとも二つの階段形状を有する、ポリシリコンからなる半導体層と、
    半導体層を覆うゲート絶縁膜と、
    ゲート絶縁膜上に位置して、前記チャンネル部に対応するゲート電極と、
    前記半導体層と接触するソース電極及びドレイン電極と、
    前記ドレイン電極と接触する画素電極とを含み、
    前記エッジ部の周辺の前記ゲート絶縁膜の段差部は、前記ゲート絶縁膜の他の部分と実質的に同一な厚さであって、前記エッジ部の周辺の前記ゲート電極の段差部は、前記ゲート電極の他の部分と実質的に同一な厚さであることを特徴とする液晶表示装置。
  2. 前記半導体層は、前記チャンネル部と前記オーミックコンタクト部との間に位置するＬＤＤ部をさらに含むことを特徴とする請求項１に記載の液晶表示装置。
  3. 基板上に、チャンネル部と、チャンネル部の両側のオーミックコンタクト部を有して、エッジ部の側面は、少なくとも二つの階段形状を有する、ポリシリコンからなる半導体層を形成する段階と、
    半導体層を覆うゲート絶縁膜を形成する段階と、
    ゲート絶縁膜上に位置して、前記チャンネル部に対応するゲート電極を形成する段階と、
    前記半導体層と接触するソース電極及びドレイン電極を形成する段階と、
    前記ドレイン電極と接触する画素電極を形成する段階とを含み、
    前記エッジ部の周辺の前記ゲート絶縁膜の段差部は、前記ゲート絶縁膜の他の部分と同一な厚さであって、前記エッジ部の周辺の前記ゲート電極の段差部は、前記ゲート電極の他の部分と実質的に同一な厚さであることを特徴とする液晶表示装置の製造方法。
  4. 前記少なくとも二つの階段形状を形成する段階は、
    前記ポリシリコン層上にフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンを使用して、前記ポリシリコン層に対して第１ドライエッチングを行う段階と、
    前記フォトレジストパターンをアッシングする段階と、
    前記アッシングされたフォトレジストパターンを使用して、前記第１ドライエッチングされたポリシリコン層に対して第２ドライエッチングを行う段階とを含み、
    前記第１ドライエッチング、アッシング、第２ドライエッチングは、少なくとも一度は繰り返すことを特徴とする請求項３に記載の液晶表示装置の製造方法。
  5. 前記オーミックコンタクト部を形成する段階は、前記少なくとも二つの階段を形成した後、前記ゲート電極をドーピングマスクとして使用して、ｎ＋又はｐ＋に前記半導体層をドーピングする段階を含むことを特徴とする請求項４に記載の液晶表示装置の製造方法。
  6. 前記半導体層を形成する段階は、前記チャンネル部と前記オーミックコンタクト部との間にＬＤＤ部を形成する段階をさらに含むことを特徴とする請求項３に記載の液晶表示装置の製造方法。
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