CN100538483C - 液晶显示装置及其制造方法 - Google Patents

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Abstract

本发明提供液晶显示装置及其制造方法。所述液晶显示装置可以包括：位于基板上的半导体层，该半导体层包括沟道部分和位于所述沟道部分的两侧的欧姆接触部分，其中所述半导体层的边沿部分具有呈大致锥形的侧面；覆盖所述半导体层的栅绝缘层；位于所述栅绝缘层上并与所述沟道部分大致对应的栅极；与所述半导体层相接触的源极和漏极；以及与所述漏极相接触的像素电极。

Description

液晶显示装置及其制造方法
技术领域
本发明涉及一种液晶显示装置，更具体地说，涉及一种液晶显示(LCD)装置以及该LCD装置的制造方法。
背景技术
平板显示装置已开始取代阴极射线管(CRT)来用于信息显示应用。已开发出各种类型的平板显示器(如液晶显示(LCD)装置、等离子显示板(PDP)、场发射显示器(FED)以及电致发光显示器(ELD))来取代CRT。在这些类型的平板显示器中，LCD装置具有许多优势，如分辨率高、重量轻、外形薄、尺寸小以及电源电压要求低。
通常，LCD装置包括隔开并彼此相对的两块基板，在这两块基板之间插入有液晶材料。这两块基板包括彼此面对的多个电极，从而施加在这些电极之间的电压会诱发跨过液晶材料的电场。液晶材料中的液晶分子的配向在诱发电场的方向上与诱发电场的强度成比例地变化，从而改变LCD装置的透光率。由此，LCD装置通过改变诱发电场的强度来显示图像。
最近，通常使用有源矩阵型LCD装置，其包括按矩阵形式排列的多个薄膜晶体管(TFT)和多个像素电极。由于氢化非晶硅(a-Si:H)的低温应用并且由于它廉价，因此已经使用氢化非晶硅作为TFT的有源层。然而，由于氢化非晶硅中的原子是随机排列的，因此硅原子之间的键很弱并且是悬挂的。因此，当照射光或者诱发了电场时，硅原子处于准稳态，从而使得TFT不稳定。弱键还导致电特性较差。例如，场效应迁移率值低至0.1到1.0cm2/V·sec。因此，不能可靠地使用具有非晶硅的TFT作为开关元件。
与之对照的是，可以将多晶硅用于驱动电路，因为多晶硅比非晶硅具有更高的场效应迁移率。
图1和2分别是沿沟道部分的长度方向和宽度方向所截取的剖面图，例示了根据现有技术的具有使用多晶硅的薄膜晶体管的LCD装置。
如图1和2所例示的，在基板15上形成有缓冲层18。在开关区TrA中的缓冲层18上形成有多晶硅的半导体层23。整个半导体层23具有相同的厚度。半导体层23在其中央处具有本征多晶硅的沟道部分23a、并且在其两侧处具有掺杂多晶硅的欧姆接触部分23b。当杂质是n+离子时，半导体层23在欧姆接触层23b与沟道部分23a之间还具有轻掺杂漏极(LDD)部分23c，该LDD部分23c比欧姆接触部分23b具有更低的杂质浓度。
在具有半导体层23的基板15上形成有栅绝缘层28。在栅绝缘层28上形成有栅极35，该栅极35对应于沟道部分23a。
在具有栅极35的基板15上形成有层间绝缘膜43。该层间绝缘膜43和栅绝缘层28具有暴露出欧姆接触部分23b的半导体接触孔45a和45b。在层间绝缘膜43上形成有源极48和漏极53。源极48和漏极53穿过半导体接触孔45a和45b接触欧姆接触部分23b。
在具有源极48和漏极53的基板15上形成有钝化层60。钝化层60具有漏接触孔63。在像素区P中的钝化层60上形成有像素电极65。像素电极65穿过漏接触孔63接触漏极53。
如上所述，半导体层23的整个部分都具有相同的厚度。半导体层23的边沿部分A的侧面相对于基板15的平面具有等于或大于80度的角度θ1。
由于半导体层23的结构，栅绝缘层28的台阶覆盖性劣化了。栅绝缘层28的靠近半导体层23的边沿部分A的台阶部分具有比栅绝缘层28的其他部分的厚度t1薄的厚度t2。因此，参照图2，栅极35的靠近半导体层23的边沿部分A的台阶部分具有比栅极35的其他部分的厚度t4薄的厚度t3。
由于栅绝缘层28和栅极35的与半导体层23的边沿部分A对应的台阶部分具有比栅绝缘层28和栅极35的其他部分的厚度t1和t4薄的厚度t2和t3，因此由于边缘场效应而在边沿部分A处诱发强电场，并沿沟道部分23a的宽度产生很强的侧电流。该侧电流干扰了正常流动的漏电流。
图3是例示了在根据现有技术的LCD装置中选通电压到漏电流的传递曲线的曲线图。在图3中，LDD部分的宽度为1μm，沟道部分的宽度和长度为4μm和4μm。
当施加0V到3V的范围内的选通电压时，为了使薄膜晶体管正常工作，漏电流应当线性地增大。然而，参照图3，由于边缘场效应而产生的侧电流会干扰流动的漏电流。因此，产生了传递曲线的凸峰(即，非线性部分)。
该凸峰会导致薄膜晶体管的导通/截止时间延迟，由此使薄膜晶体管的可靠性劣化。
发明内容
因此，本发明旨在提供一种LCD装置及其制造方法，其本质上克服了由于现有技术的局限和缺点而导致的一个或更多个问题。
本发明的优点是提供了一种改进了薄膜晶体管可靠性的LCD装置及其制造方法。
本发明的其他特征和优点将在随后的说明中进行阐述，这些特征和优点将部分地根据说明书而变得清楚，或者可以通过实施本发明而获知。本发明的上述目的和其他优点可以由在说明书及其权利要求书以及附图中具体指出的结构而实现并获得。
为实现这些和其他优点并且根据本发明的目的，如在此所具体实现和广泛描述的，一种液晶显示装置包括：位于基板上的半导体层，该半导体层包括沟道部分和位于所述沟道部分的两侧的欧姆接触部分；覆盖所述半导体层的栅绝缘层；位于所述栅绝缘层上并与所述沟道部分大致对应的栅极；与所述半导体层相接触的源极和漏极；以及与所述漏极相接触的像素电极；其中所述半导体层的边沿部分具有至少两个台阶，使得所述栅绝缘层和所述栅极的靠近所述边沿部分的台阶部分具有与其他部分大致相同的厚度。
在另一方面中，一种液晶显示装置的制造方法包括以下步骤：形成位于基板上的半导体层，该半导体层包括沟道部分和位于所述沟道部分的两侧的欧姆接触部分；形成覆盖所述半导体层的栅绝缘层；形成位于所述栅绝缘层上并与所述沟道部分大致对应的栅极；形成与所述半导体层相接触的源极和漏极；以及形成与所述漏极相接触的像素电极；其中所述半导体层的边沿部分具有至少两个台阶，使得所述栅绝缘层和所述栅极的靠近所述边沿部分的台阶部分具有与其他部分大致相同的厚度；其中，形成所述至少两个台阶的步骤包括以下步骤：形成多晶硅层；在所述多晶硅层上形成光刻胶图案；使用所述光刻胶图案并利用干法刻蚀气体对所述多晶硅层进行第一次干法刻蚀，所述干法刻蚀气体包括溴化氢(HBr)气体、氯气(Cl2)、六氟化硫(SF6)气体以及溴气(Br2)中的至少两种；将所述干法刻蚀气体替换为氧气(O2)，并利用该氧气对所述光刻胶图案进行灰化；以及将所述氧气替换为第二干法刻蚀气体，使用经灰化的光刻胶图案并利用该第二干法刻蚀气体对经第一次干法刻蚀的多晶硅层进行第二次干法刻蚀，该第二干法刻蚀气体包括溴化氢(HBr)气体、氯气(Cl2)、六氟化硫(SF6)气体以及溴气(Br2)中的至少两种；其中，所述用于第一次干法刻蚀和第二次干法刻蚀的干法刻蚀气体不与所述光刻胶图案发生反应，并将第一次干法刻蚀处理、灰化处理以及第二次干法刻蚀处理重复至少一次。
应当理解，上文对本发明的概述与下文对本发明的详述都是示例性和解释性的，旨在提供对如权利要求所述发明的进一步解释。
附图说明
附图被包括进来以提供对本发明的进一步的理解并被并入且构成说明书的一部分，附图示出了本发明多个实施例，并且与以上说明一起用于解释本发明的原理。
在附图中：
图1和2分别是沿沟道部分的长度方向和宽度方向所截取的剖面图，例示了根据现有技术的具有使用多晶硅的薄膜晶体管的LCD装置；
图3是例示了在根据现有技术的LCD装置中选通电压到漏电流的传递曲线的曲线图；
图4和5分别是沿沟道部分的长度方向和宽度方向所截取的剖面图，例示了根据本发明第一实施例的具有使用多晶硅的薄膜晶体管的LCD装置；
图6和7分别是沿沟道部分的长度方向和宽度方向所截取的剖面图，例示了根据本发明第二实施例的具有使用多晶硅的薄膜晶体管的LCD装置；
图8是例示了根据本发明第二实施例的半导体层的SEM(扫描电子显微镜)图片；
图9是例示了在根据本发明第二实施例的LCD装置中选通电压到漏电流的传递曲线的曲线图；
图10是沿沟道部分的长度方向所截取的剖面图，例示了根据本发明第三实施例的具有使用多晶硅的薄膜晶体管的LCD装置；
图11A到11L是例示了根据第二实施例的LCD装置的制造方法的剖面图；以及
图12A到12C是例示了根据本发明第一实施例的在边沿部分处具有锥形侧面的半导体层的形成方法的剖面图。
具体实施方式
下面详细描述本发明的实施例，其示例示出在附图中。
图4和5分别是沿沟道部分的长度方向和宽度方向所截取的剖面图，例示了根据本发明第一实施例的具有使用多晶硅的薄膜晶体管的LCD装置。沟道部分的长度方向是从源极到漏极的方向，沟道部分的宽度方向是与沟道部分的长度方向相垂直的栅极的延伸方向。
如图4和5所例示的，在基板101上形成有缓冲层105。在开关区TrA中的缓冲层105上形成有多晶硅的半导体层115。
半导体层115的除边沿部分A以外的部分具有大致相同的厚度t5。边沿部分A大致呈锥形，从而边沿部分A的厚度可以向外逐渐减小。边沿部分A的侧面相对于基板101的平面可以具有约30度到约60度的角度θ2。
半导体层115在其中央处具有本征多晶硅的沟道部分115a、并在其两侧具有掺杂多晶硅的欧姆接触部分115b。当杂质是n+离子时，半导体层115还具有大致位于欧姆接触层115b与沟道部分115a之间的轻掺杂漏极(LDD)部分115c。此外，当杂质是n+离子时，该轻掺杂漏极(LDD)部分可以具有比欧姆接触部分115b的杂质浓度低很多的杂质浓度。当杂质是p+离子时，可以不形成轻掺杂漏极(LDD)部分115c。
在具有半导体层115的基板101上形成有栅绝缘层120。在栅绝缘层120上形成有栅极135，该栅极135大致对应于沟道部分115a。栅极135在宽度方向完全覆盖沟道部分115a，在长度方向与沟道部分115a大致对应。栅绝缘层120可以直接形成在栅极135的下方。
由于具有约30到约60度的角度θ2的边沿部分A呈大致锥形，所以栅绝缘层120和栅极135在半导体层115上方的台阶覆盖得到了改进。栅绝缘层120的靠近边沿部分A的台阶部分具有与栅绝缘层120的其他部分大致相同的厚度t6。栅极135的靠近边沿部分A的台阶部分具有与栅极135的其他部分大致相同的厚度t7。
在具有栅极135的基板101上形成有层间绝缘膜140。该层间绝缘膜140和栅绝缘层120具有基本上暴露欧姆接触部分115b的半导体接触孔145a和145b。
在层间绝缘膜140上形成有源极150和漏极153。源极150和漏极153穿过半导体接触孔145a和145b接触欧姆接触部分115b。
半导体层115、栅极135、源极150以及漏极153限定了作为开关元件的薄膜晶体管。
在具有源极150和漏极153的基板101上形成有钝化层160。钝化层160具有漏接触孔163。在像素区P中的钝化层160上形成有像素电极170。像素电极170穿过漏接触孔163接触漏极153。
尽管图中未示出，但是与栅极135一起形成有选通线，与源极150和漏极153一起形成有数据线。选通线与数据线彼此交叉以限定像素区P。
在第一实施例中，由于具有约30到约60度的角度θ2的边沿部分呈大致锥形，所以栅绝缘层120和栅极135的靠近边沿部分的台阶部分具有与其他部分大致相同的厚度。结果，可以减轻边缘效应，并且还可以在边沿部分处减小由于该边缘效应而诱发的强电场。因此，可以防止沿沟道部分的宽度方向的侧电流。此外，尽管在边沿部分处可能诱发强电场，但是由于边沿部分具有比半导体层的其他部分小很多的厚度，因此诸如电子和空穴的载流子在边沿部分处减少，由此可以防止侧电流。因此，在侧电流导致的干扰减小的情况下，漏电流正常地流动，并且可以防止凸峰。由此，可以实现薄膜晶体管的可靠性。
图6和7分别是沿沟道部分的长度方向和宽度方向所截取的剖面图，例示了根据本发明第二实施例的具有使用多晶硅的薄膜晶体管的LCD装置。除半导体层的边沿部分的形状以外，第二实施例的LCD装置类似于第一实施例的LCD装置。略去对与第一实施例的部分类似的部分的详细说明。
如图6和7所例示的，在基板201上形成有缓冲层205。在开关区TrA中的缓冲层205上形成有多晶硅的半导体层215。
半导体层215的除边沿部分A以外的部分具有大致相同的厚度t11。边沿部分A呈多台阶形状，使得边沿部分A的厚度可以向外减小。边沿部分A例如具有至少两个台阶。较低台阶的厚度t12可以是半导体层215的除边沿部分A以外的部分的厚度t11的约一半。较高台阶的厚度可以是半导体层215的除边沿部分A以外的部分的厚度t11的约一半。作为另一种选择，较低台阶的厚度t12可以与较高台阶的厚度不同。
半导体层215在其中央处具有本征多晶硅的沟道部分215a、并在其两侧具有掺杂多晶硅的欧姆接触部分215b。当杂质是n+离子时，半导体层215还具有大致位于欧姆接触部分215b与沟道部分215a之间的轻掺杂漏极(LDD)部分215c。此外，当杂质是n+离子时，该轻掺杂漏极(LDD)部分可以具有比欧姆接触部分的杂质浓度更低的杂质浓度。当杂质是p+离子时，可以不形成轻掺杂漏极(LDD)部分215c。
在具有半导体层215的基板201上形成有栅绝缘层220。在栅绝缘层220上形成有栅极235，该栅极235大致对应于沟道部分215a。栅绝缘层220可以直接形成在栅极235的下方。
由于边沿部分A的多台阶形状，栅绝缘层220和栅极235在半导体层215上方的台阶覆盖可以得到改进。栅绝缘层220的靠近边沿部分A的台阶部分具有与栅绝缘层220的其他部分大致相同的厚度t13。栅极235的靠近边沿部分A的台阶部分具有与栅极235的其他部分大致相同的厚度。
在具有栅极235的基板201上形成有层间绝缘膜240。该层间绝缘膜240和栅绝缘层220具有基本上暴露欧姆接触部分215b的半导体接触孔245a和245b。
在层间绝缘膜240上形成有源极250和漏极253。源极250和漏极253穿过半导体接触孔245a和245b接触欧姆接触部分215b。
半导体层215、栅极235、源极250以及漏极253限定了作为开关元件的薄膜晶体管。
在具有源极250和漏极253的基板201上形成有钝化层260。钝化层260具有漏接触孔263。在像素区P中的钝化层260上形成有像素电极270。像素电极270穿过漏接触孔263接触漏极253。
尽管图中未示出，但是与栅极235一起形成有选通线，与源极250和漏极253一起形成有数据线。选通线与数据线彼此相交叉以限定像素区P。
在第二实施例中，由于边沿部分的多台阶形状，栅绝缘层220和栅极235的靠近边沿部分的台阶部分具有与其他部分大致相同的厚度。可以减轻边缘效应，并且还可以在边沿部分处减小由于该边缘效应而诱发的强电场。因此，可以防止沿沟道部分的宽度方向的侧电流。此外，尽管在边沿部分处可能诱发强电场，但是由于边沿部分的厚度比半导体层的其他部分的厚度小很多，因此诸如电子和空穴的载流子会在边沿部分处减少，由此可以防止侧电流。因此，在由侧电流导致的干扰减小的情况下，漏电流正常地流动，并且可以防止凸峰。由此，可以实现薄膜晶体管的可靠性。
图8是例示了根据本发明第二实施例的半导体层的SEM(扫描电子显微镜)图片，图9是例示了在根据本发明第二实施例的LCD装置中选通电压到漏电流的传递曲线的曲线图。在图9中，LDD部分的宽度为1μm，沟道部分的宽度和长度分别为4μm和4μm。
当施加0V到2V的范围内的选通电压时，漏电流线性地增大并且薄膜晶体管正常工作。因此，可以防止传递曲线的凸峰(即，非线性部分)。防止了薄膜晶体管的导通/截止时间延迟，由此可以实现薄膜晶体管的可靠性。
当在Vds＝9V时将图9与图3的曲线图进行比较时，在图3的现有技术中在0V到3V的选通电压范围内产生了凸峰，而在图9中在0V到2V的选通电压范围内几乎不会产生凸峰。
图10是沿沟道部分的长度方向所截取的剖面图，例示了根据本发明第三实施例的具有使用多晶硅的薄膜晶体管的LCD装置。第三实施例的LCD装置类似于第二实施例的LCD装置。略去对与第二实施例的部分类似的部分的详细说明。
第三实施例的边沿部分A具有至少3个台阶。较低台阶、中间台阶以及较高台阶的厚度为t14、t16以及t17。较低台阶的厚度t14可以是半导体层315的除边沿部分A以外的部分的厚度t15的约三分之一。中间台阶的厚度t16可以是半导体层315的除边沿部分A以外的部分的厚度t15的约三分之一。较高台阶的厚度t17可以是半导体层315的除边沿部分A以外的部分的厚度t15的约三分之一。作为另一种选择，较低、中间以及较高台阶的厚度t14、t16以及t17可以互不相同。随着边沿部分A的台阶数量的增加，台阶的厚度减小，由此栅绝缘层320的厚度变得更均匀。
在基板301上形成有缓冲层305。在开关区TrA中的缓冲层305上形成有多晶硅的半导体层315。
半导体层315在其中央处具有本征多晶硅的沟道部分315a、并在其两侧具有掺杂多晶硅的欧姆接触部分315b。当杂质是n+离子时，半导体层315还具有位于欧姆接触部分315b与沟道部分315a之间的轻掺杂漏极(LDD)部分315c(其具有比欧姆接触部分315b的杂质浓度更低的杂质浓度)。当杂质是p+离子时，可以不形成轻掺杂漏极(LDD)部分315c。
在栅绝缘层320上形成有栅极335，该栅极335大致对应于沟道部分315a。栅绝缘层320可以直接形成在栅极335的下方。
由于边沿部分A的多台阶形状，可以改进栅绝缘层320和栅极335在半导体层315上方的台阶覆盖。栅绝缘层320的靠近边沿部分A的台阶部分具有与栅绝缘层320的其他部分大致相同的厚度t13。栅极335的靠近边沿部分A的台阶部分具有与栅极335的其他部分大致相同的厚度。
在具有栅极335的基板301上形成有层间绝缘膜340。该层间绝缘膜340和栅绝缘层320具有基本上暴露欧姆接触部分315b的半导体接触孔345a和345b。
在层间绝缘膜340上形成有源极350和漏极353。源极350和漏极353穿过半导体接触孔345a和345b接触欧姆接触部分315b。
半导体层315、栅极335、源极350以及漏极353限定了作为开关元件的薄膜晶体管。
在具有源极350和漏极353的基板301上形成有钝化层360。钝化层360具有漏接触孔363。在像素区P中的钝化层360上形成有像素电极370。像素电极370穿过漏接触孔363接触漏极353。
尽管图中未示出，但是与栅极335一起形成有选通线，与源极350和漏极353一起形成有数据线。选通线与数据线彼此交叉以限定像素区P。
在第三实施例中，由于边沿部分的多台阶形状，栅绝缘层和栅极的靠近边沿部分的台阶部分具有与其他部分大致相同的厚度。可以减轻边缘效应，并且还可以在边沿部分处减小由于该边缘效应而诱发的强电场。因此，可以防止沿沟道部分的宽度方向的侧电流。此外，尽管在边沿部分处可能诱发强电场，但是由于边沿部分的厚度比半导体层的其他部分的厚度小很多，因此诸如电子和空穴的载流子会在边沿部分处减少，由此可以防止侧电流。因此，在侧电流的干扰减小的情况下，漏电流正常地流动，并且可以防止凸峰。由此，可以实现薄膜晶体管的可靠性。
参照图11A到11L和12A到12C对根据本发明实施例的LCD装置的制造方法进行说明。除形成半导体层的处理以外，第一到第三实施例的LCD装置的制造方法是相似的。因此，参照图11A到11L对除半导体层形成处理以外的那些元件形成处理进行共同的说明，而对半导体层的形成处理单独进行说明。
图11A到11L是例示了根据第二实施例的LCD装置的制造方法的剖面图。
如图11A所例示的，通过对包括氧化硅(SiO2)和氮化硅(SiNx)的无机材料进行淀积来在基板201上形成缓冲层205。
在缓冲层205上淀积非晶硅，并执行结晶处理以形成多晶硅层212。例如，可以使用ELA(准分子激光退火)方法、SLS(序列横向凝固)方法、热处理方法或MILC(金属诱导横向结晶)方法来执行该结晶处理。多晶硅层212具有例如约500到约1000埃的厚度t11。
在多晶硅层212上涂敷光刻胶。针对该光刻胶执行使用掩模的曝光处理和显影处理，以在像素区P的开关区TrA中形成光刻胶图案281。该光刻胶图案281具有厚度t21和宽度w21。
如图11B所例示的，使用光刻胶图案281作为刻蚀掩模对多晶硅层(图11A的212)进行第一次干法刻蚀，以形成半导体层215。半导体层215具有与光刻胶图案281的宽度大致相同的宽度。当对多晶硅层进行第一次干法刻蚀时，在真空室中充入包括溴化氢(HBr)气体、氯(Cl2)气、六氟化硫(SF6)气体以及溴(Br2)气中的至少两种的干法刻蚀气体，并执行等离子处理。干法刻蚀气体与多晶硅层发生反应而不与光刻胶图案281发生反应。因此，光刻胶图案281的形状不会由于第一次干法刻蚀而发生变化。该第一次干法刻蚀可以具有各向异性。
如图11C所例示的，将干法刻蚀气体替换为作为灰化气体的氧(O2)气，在用于第一次干法刻蚀的室中对基板201执行灰化处理。通过该灰化处理，减小了光刻胶图案(图11B的281)的厚度t21和宽度w21，并形成了具有厚度t22和宽度w22的灰化光刻胶图案282。该灰化处理是各向同性的，并去除了光刻胶图案的侧部和上部。可以通过使氧(O2)气浓度保持恒定并调节灰化时间来调节所去除的量。通过该灰化处理，由灰化光刻胶图案282暴露出半导体层215的边沿部分A。
如图11D所例示的，使用灰化光刻胶图案282作为刻蚀掩模对半导体层215进行第二次干法刻蚀，以部分地去除所暴露的边沿部分A。当对多晶硅层212进行第二次干法刻蚀时，在室中将氧(O2)气替换为与用于第一次干法刻蚀的干法刻蚀气体类似的包括溴化氢(HBr)气体、氯(Cl2)气、六氟化硫(SF6)气体以及溴(Br2)气中的至少两种的干法刻蚀气体，并执行等离子处理。因此，在边沿部分A处大致形成了具有比位于灰化光刻胶图案282下方的半导体层215的厚度t11薄的厚度t12的台阶。第二次干法刻蚀时间可以比第一次干法刻蚀时间短。通过调节第二次干法刻蚀时间，可以使该台阶的厚度t12为厚度t11的约一半。第二次干法刻蚀可以具有各向异性，以减小边沿部分A的厚度而不减小边沿部分A的宽度。
如图11E所例示的，通过灰化处理或剥离处理完全去除灰化光刻胶图案(图11D的282)。
通过以上处理，形成了根据第二实施例的在边沿部分A处具有两个台阶的半导体层215。
通过在第二次干法刻蚀处理之后再增加一个灰化处理和再增加一个干法刻蚀处理，可以形成根据第三实施例的在边沿部分处具有三个台阶的半导体层。按类似的方式，可以形成在边沿部分处具有多个台阶的半导体层。
通过图12A到12C，对根据第一实施例的在边沿部分处具有锥形侧面的半导体层的形成方法进行说明。
如图12A所例示的，在多晶硅层112上形成光刻胶图案181。光刻胶图案181具有厚度t31和宽度w31。
如图12B和12C所例示的，同时执行干法刻蚀处理和灰化处理。在真空室中充入包括溴化氢(HBr)气体、氯(Cl2)气、六氟化硫(SF6)气体和溴(Br2)气中的至少两种的干法刻蚀气体以及作为灰化气体的氧(O2)气，并执行等离子处理。因此，同时执行针对多晶硅层112的干法刻蚀和针对光刻胶图案181的灰化处理。
随着时间的流逝，光刻胶图案181被不断灰化，光刻胶图案的厚度和宽度变小(t31->t32->t33并且w31->w32->w33)。同时，使用正在被灰化的光刻胶图案181作为刻蚀掩模不断地对多晶硅层112进行干法刻蚀。因此，从光刻胶图案(图12A的181)的轮廓到最终灰化光刻胶图案(图12C的181)的轮廓下方的多晶硅层112的刻蚀时间不断缩短，并且刻蚀率也不断减小。当完成了干法刻蚀时，形成了包括具有约30度到约60度的角度θ2的锥形侧面的边沿部分A的半导体层115。可以通过调节氧(O2)气浓度来调节该侧面的角度θ2。
通过图12A到12C中的以上处理，形成了根据第一实施例的在边沿部分A处具有锥形侧面的半导体层115。
如图11F所例示的，通过对包括氧化硅(SiO2)和氮化硅(SiNx)的无机材料进行淀积来在半导体层215(或图12C的115)上形成栅绝缘层220。
由于可以通过例如PECVD(等离子体增强化学汽相淀积)方法的淀积方法来形成栅绝缘层220，因此栅绝缘层220的台阶部分往往具有比其他部分更薄的厚度。由于具有多台阶(或锥形)，半导体层215(或图12C的115)的边沿部分A的厚度向外逐渐减小。因此，栅绝缘层220具有大致相同的厚度t13。第一实施例的栅绝缘层220可以具有在约10％到约15％的误差容限之内的厚度。
在栅绝缘层220上淀积金属层。如图5和7所例示的，由于栅绝缘层220具有大致均匀的厚度，因此该金属层也具有大致均匀的厚度。此外，由于金属具有比无机材料更好的台阶覆盖性，因此该金属层具有大致相同的厚度。
如图11G所例示的，可以通过掩模处理对金属层进行构图，以形成选通线(未示出)和从该选通线突出的栅极235。
如图11H所例示的，通过使用栅极235作为掺杂掩模，在半导体层215中掺入诸如n+或p+离子的杂质，以在不被栅极235覆盖的两侧形成欧姆接触部分215b。将半导体层215的被栅极235覆盖的部分定义为沟道部分215a。
当执行n+离子掺杂时，可以形成位于欧姆接触部分215b与沟道部分215a之间的LDD部分215c。LDD部分215c可以具有比欧姆接触部分215b更低的用量。
为了形成LDD部分215c，使用光刻胶图案形成选通图案。选通图案具有比栅极235更宽的宽度。使用该选通图案来执行n+掺杂，以形成n+掺杂的欧姆接触部分215b。对该选通图案上的光刻胶图案执行灰化处理，然后由灰化后的光刻胶图案暴露该选通图案的侧部。使用灰化后的光刻胶图案来执行刻蚀，以去除选通图案的侧部并形成栅极235。执行用量比n+离子更低的n-掺杂，以形成位于欧姆接触部分215b与沟道部分215a之间的LDD部分215c。
如图11I所例示的，通过对包括氧化硅(SiO2)和氮化硅(SiNx)的无机材料进行淀积或对包括苯并环丁烯(BCB)和光丙烯酸的有机材料进行涂敷，在具有栅极235的基板201上形成层间绝缘膜240。对该层间绝缘膜240和栅绝缘层220进行构图，以形成暴露两个欧姆接触部分215b的半导体接触孔245a和245b。
如图11J所例示的，在层间绝缘膜240上淀积金属，并对该金属进行构图以形成数据线(未示出)、从该数据线突出的源极250以及与该源极250隔开的漏极253。该数据线与选通线交叉以限定像素区P。
如图11K所例示的，通过对包括氧化硅(SiO2)和氮化硅(SiNx)的无机材料进行淀积或对包括苯并环丁烯(BCB)和光丙烯酸的有机材料进行涂敷，在具有源极250和漏极253的基板201上形成钝化层260。对该钝化层260进行构图，以形成暴露漏极253的漏接触孔263。
如图11L所例示的，在钝化层260上淀积包括例如氧化铟锡(ITO)和氧化铟锌(IZO)的透明导电材料，并对该透明导电材料进行构图以在像素区P中形成像素电极270。像素电极270穿过漏接触孔263接触漏极253。
通过以上处理，制成了根据本发明实施例的LCD装置。
在本发明的实施例中，由于边沿部分呈多台阶或大致锥形，所以栅绝缘层和栅极的靠近边沿部分的台阶部分具有与其他部分大致相同的厚度。可以减轻边缘效应并且还可以减小在边沿部分处由于边缘效应而诱发的强电场。因此，可以防止沿沟道部分的宽度方向的侧电流。此外，尽管在边沿部分处可能诱发强电场，但是由于边沿部分的厚度比半导体层的其他部分的厚度小很多，因此诸如电子和空穴的载流子会在边沿部分处减少，由此可以防止侧电流。因此，减小了侧电流导致的干扰，漏电流正常地流动，并且可以防止凸峰。由此，可以实现薄膜晶体管的可靠性。
对于本领域的技术人员，很明显，可以在不脱离本发明的精神或范围的情况下对根据本发明的LCD装置及其制造方法进行各种修改和变型。由此，如果这些修改和变型落入所附权利要求及其等同物的范围内，则本发明亦涵盖这些修改和变型。

Claims (5)

1、一种液晶显示装置，该液晶显示装置包括：
位于基板上的半导体层，该半导体层包括沟道部分和位于所述沟道部分的两侧的欧姆接触部分；
覆盖所述半导体层的栅绝缘层；
位于所述栅绝缘层上并与所述沟道部分大致对应的栅极；
与所述半导体层接触的源极和漏极；以及
与所述漏极接触的像素电极；
其中，所述半导体层的边沿部分具有至少两个台阶，所述栅绝缘层的靠近所述边沿部分的台阶部分的厚度与所述栅绝缘层的其他部分的厚度大致相同，并且所述栅极的靠近所述边沿部分的台阶部分的厚度与所述栅极的其他部分的厚度大致相同。
2、根据权利要求1所述的液晶显示装置，其中，所述半导体层包括多晶硅。
3、根据权利要求1所述的液晶显示装置，其中，所述半导体层还包括大致位于所述沟道部分与所述欧姆接触部分之间的轻掺杂漏极部分。
4、一种液晶显示装置的制造方法，该制造方法包括以下步骤：
形成位于基板上的半导体层，该半导体层包括沟道部分和位于所述沟道部分的两侧的欧姆接触部分；
形成覆盖所述半导体层的栅绝缘层；
形成位于所述栅绝缘层上并与所述沟道部分大致对应的栅极；
形成与所述半导体层接触的源极和漏极；以及
形成与所述漏极接触的像素电极；
其中，所述半导体层的边沿部分具有至少两个台阶，所述栅绝缘层的靠近所述边沿部分的台阶部分的厚度与所述栅绝缘层的其他部分的厚度大致相同，并且所述栅极的靠近所述边沿部分的台阶部分的厚度与所述栅极的其他部分的厚度大致相同；
其中，形成所述至少两个台阶的步骤包括以下步骤：
形成多晶硅层；
在所述多晶硅层上形成光刻胶图案；
使用所述光刻胶图案并利用干法刻蚀气体对所述多晶硅层进行第一次干法刻蚀，所述干法刻蚀气体包括溴化氢(HBr)气体、氯气(Cl2)、六氟化硫(SF6)气体以及溴气(Br2)中的至少两种；
将所述干法刻蚀气体替换为氧气(O2)，并利用该氧气对所述光刻胶图案进行灰化；以及
将所述氧气替换为第二干法刻蚀气体，使用经灰化的光刻胶图案并利用该第二干法刻蚀气体对经第一次干法刻蚀的多晶硅层进行第二次干法刻蚀，该第二干法刻蚀气体包括溴化氢(HBr)气体、氯气(Cl2)、六氟化硫(SF6)气体以及溴气(Br2)中的至少两种；
其中，所述用于第一次干法刻蚀和第二次干法刻蚀的干法刻蚀气体不与所述光刻胶图案发生反应，并将第一次干法刻蚀处理、灰化处理以及第二次干法刻蚀处理重复至少一次。
5、根据权利要求4所述的制造方法，其中，形成所述欧姆接触部分的步骤包括以下步骤：在形成了所述至少两个台阶之后，使用所述栅极作为掺杂掩模，用n+或p+离子来掺杂所述半导体层。6、根据权利要求4所述的制造方法，其中，形成所述半导体层的步骤包括以下步骤：形成大致位于所述沟道部分与所述欧姆接触部分之间的轻掺杂漏极部分。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673020B1 (ko) * 2005-12-20 2007-01-24 삼성전자주식회사 전계효과 소오스/드레인 영역을 가지는 반도체 장치
JP2008147516A (ja) * 2006-12-12 2008-06-26 Mitsubishi Electric Corp 薄膜トランジスタ及びその製造方法
KR101294235B1 (ko) * 2008-02-15 2013-08-07 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
KR101282897B1 (ko) * 2008-07-08 2013-07-05 엘지디스플레이 주식회사 폴리실리콘 박막트랜지스터 및 그 제조방법
RU2011124916A (ru) * 2008-11-20 2012-12-27 Шарп Кабусики Кайся Полупроводниковый слой и способ его формирования
JP5182176B2 (ja) * 2009-03-18 2013-04-10 セイコーエプソン株式会社 表示装置および電子機器
WO2011007675A1 (en) * 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8837526B2 (en) * 2010-01-11 2014-09-16 Htc Corporation Carrier indication method for wireless communication system and related communication device
KR101636998B1 (ko) * 2010-02-12 2016-07-08 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
US9190522B2 (en) * 2010-04-02 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor
US9035315B2 (en) * 2010-04-30 2015-05-19 Sharp Kabushiki Kaisha Semiconductor device, display device, and method for manufacturing semiconductor device
US8853796B2 (en) * 2011-05-19 2014-10-07 GLOBALFOUNDIERS Singapore Pte. Ltd. High-K metal gate device
TWI445181B (zh) 2012-02-08 2014-07-11 E Ink Holdings Inc 薄膜電晶體
KR102086626B1 (ko) * 2012-11-23 2020-03-11 한국전자통신연구원 자기 정렬 박막 트랜지스터 및 그 제조 방법
CN103887165B (zh) * 2014-03-07 2016-09-07 京东方科技集团股份有限公司 一种膜层的干法刻蚀方法
KR101559055B1 (ko) * 2014-07-22 2015-10-12 엘지디스플레이 주식회사 유기발광 표시패널 및 그 제조방법
KR102300039B1 (ko) * 2014-08-04 2021-09-10 삼성디스플레이 주식회사 표시 장치의 제조 장치 및 표시 장치의 제조 방법
CN105789052A (zh) * 2015-12-28 2016-07-20 昆山国显光电有限公司 一种低温多晶硅薄膜晶体管的制备方法及产品
CN105702687A (zh) * 2016-04-13 2016-06-22 武汉华星光电技术有限公司 Tft基板及其制作方法
JP6677114B2 (ja) * 2016-07-19 2020-04-08 豊田合成株式会社 半導体装置およびその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3474286B2 (ja) * 1994-10-26 2003-12-08 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
KR100257080B1 (ko) * 1997-09-26 2000-05-15 김영환 반도체소자의제조방법
JPH11238887A (ja) 1998-02-20 1999-08-31 Toshiba Corp 薄膜トランジスタ
JP2000031493A (ja) * 1998-07-16 2000-01-28 Fujitsu Ltd 薄膜トランジスタ及びその製造方法
JP2000077665A (ja) * 1998-08-27 2000-03-14 Toshiba Corp 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
US6284637B1 (en) * 1999-03-29 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Method to fabricate a floating gate with a sloping sidewall for a flash memory
JP4575621B2 (ja) * 2001-05-21 2010-11-04 シャープ株式会社 薄膜トランジスタ
EP1306890A2 (en) * 2001-10-25 2003-05-02 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate and device comprising SiC and method for fabricating the same
JP2003174036A (ja) * 2001-12-07 2003-06-20 Seiko Epson Corp 薄膜トランジスタの製造方法及び薄膜トランジスタ
JP4017886B2 (ja) 2002-02-28 2007-12-05 シャープ株式会社 薄膜トランジスタ装置及びその製造方法
JP2003298059A (ja) * 2002-03-29 2003-10-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ
US7303945B2 (en) * 2002-06-06 2007-12-04 Nec Corporation Method for forming pattern of stacked film and thin film transistor
JP4932133B2 (ja) * 2002-06-06 2012-05-16 日本電気株式会社 積層膜パターンの形成方法
JP3904512B2 (ja) * 2002-12-24 2007-04-11 シャープ株式会社 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器
JP2005057042A (ja) * 2003-08-04 2005-03-03 Mitsubishi Electric Corp 薄膜トランジスタおよびその製造方法ならびに液晶表示装置およびその製造方法
KR20050047755A (ko) * 2003-11-18 2005-05-23 삼성전자주식회사 박막 트랜지스터 표시판
KR100900404B1 (ko) * 2003-12-22 2009-06-02 엘지디스플레이 주식회사 액정표시소자의 제조 방법

Also Published As

Publication number Publication date
JP2007298947A (ja) 2007-11-15
KR20070107493A (ko) 2007-11-07
US20070257289A1 (en) 2007-11-08
TW200743217A (en) 2007-11-16
TWI330890B (en) 2010-09-21
GB2439586B (en) 2008-12-10
JP4850057B2 (ja) 2012-01-11
US7927931B2 (en) 2011-04-19
US7727824B2 (en) 2010-06-01
KR101226974B1 (ko) 2013-01-28
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