KR20030062592A - 액정표시장치용 박막 트랜지스터 기판 및 그 제조방법 - Google Patents

액정표시장치용 박막 트랜지스터 기판 및 그 제조방법 Download PDF

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KR20030062592A
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서희상
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Abstract

데이터 전위의 증가에 따라 충분한 저장용량을 확보할 수 있는 캐패시터 구조를 갖는 액정표시장치용 박막 트랜지스터 기판이 개시된다. 이 박막 트랜지스터 기판은, 투광성 절연기판 상의 인접한 단위 화소 사이에 형성되어, 단위 화소사이의 광 누설을 방지하는 블랙 매트릭스, 블랙 매트릭스를 포함하는 결과적인 기판 상에 형성된 제1 산화막, 제1 산화막 위에 형성된 고농도의 불순물이 도핑된 다결정 실리콘 층 패턴, 다결정 실리콘 층 패턴의 노출된 표면 위에 형성되고, 도핑된 다결정 실리콘 층 패턴의 소정 부분을 노출하는 제1 콘택홀을 갖는 제2 산화막, 제2 산화막과 제1 산화막 위의 활성영역에 형성된 활성 다결정 실리콘 층 패턴, 활성 다결정 실리콘 층 패턴의 노출된 표면 상에 형성된 제3 산화막 및 다결정 실리콘층 패턴과 대응하도록 제1 콘택홀을 포함하는 제2 산화막과 제3 산화막의 소정 부분에 각각 형성되며, 하부의 도핑된 다결정 실리콘 층 패턴과 전기적으로 연결된 게이트 폴리 패턴을 포함한다. 게이트 폴리 패턴은 도핑된 다결정 실리콘 층 패턴과 동일한 마스크를 이용하여 형성할 수 있다. 또한, 게이트 폴리 패턴의 스토리지 상부전극은 제1 콘택홀을 통하여 다결정 실리콘 층 패턴과 연결되므로, 증가된 데이터 전위를 충분히 저장할 수 있다.

Description

액정표시장치용 박막 트랜지스터 기판 및 그 제조방법{Thin film transistor substrate for liquid crystal display (LCD) and Method of manufacturing the same}
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 박막 트랜지스터 기판에 형성된 블랙 매트릭스 층의 상부에 고농도의 불순물을 함유한 다결정 실리콘을 형성하여 전하저장용량(Storage capacitance)을 향상시킨 액정표시장치용 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
오늘날과 같은 정보화 사회에 있어서 전자 디스플레이 장치(electronicdisplay device)의 역할은 갈수록 중요해지며, 각종 전자 디스플레이 장치가 다양한 산업 분야에 광범위하게 사용되고 있다.
일반적으로 전자 디스플레이 장치란 다양한 정보를 시각을 통해 인간에게 전달하는 장치를 말한다. 즉, 전자 디스플레이 장치란 각종 전자 기기로부터 출력되는 전기적 정보 신호를 인간의 시각으로 인식 가능한 광 정보 신호로 변환하는 전자 장치라고 정의할 수 있으며, 인간과 전자 기기를 연결하는 가교적 역할을 담당하는 장치로 정의될 수도 있다.
이러한 전자 디스플레이 장치에 있어서, 광 정보 신호가 발광 현상에 의해 표시되는 경우에는 발광형 표시(emissive display) 장치로 불려지며, 반사, 산란, 간섭 현상 등에 의한 광 변조를 이용하여 정보를 표시하는 경우에는 수광형 표시(non-emissive display) 장치로 일컬어진다.
능동형 표시 장치라고도 불리는 발광형 표시 장치로는 음극선관(cathode ray tube; CRT), 플라즈마 디스플레이 패널(plasma display panel; PDP), 발광 다이오드(light emitting diode; LED) 및 일렉트로 루미네슨트 디스플레이(electroluminescent display; ELD) 등을 들 수 있다. 또한, 수동형 표시 장치인 수광형 표시 장치에는 액정표시장치(liquid crystal display; LCD), 전기화학 표시장치(electrochemical display; ECD) 및 전기 영동 표시장치(electrophoretic image display; EPID) 등이 이에 해당된다.
텔레비전이나 컴퓨터용 모니터 등과 같은 화상표시장치에 사용되는 음극선관(CRT)은 표시 품질 및 경제성 등의 면에서 가장 높은 점유율을 차지하고있으나, 무거운 중량, 큰 용적, 및 높은 소비 전력 등과 같은 많은 단점을 가지고 있다.
그러나, 반도체 기술의 급속한 진보에 의해 각종 전자 장치의 고체화, 저 전압 및 저 전력화와 함께 전자 기기의 소형 및 경량화에 따라 새로운 환경에 적합한 전자 디스플레이 장치, 즉 얇고 가벼우면서도 낮은 구동 전압 및 낮은 소비 전력의 특징을 갖춘 평판 패널(flat panel)형 디스플레이 장치에 대한 요구가 급격히 증대하고 있다.
현재 개발된 여러 가지 평판 디스플레이 장치 중에서 액정표시장치는 다른 디스플레이 장치에 비해 얇고 가벼우며, 낮은 소비 전력 및 낮은 구동 전압을 갖추고 있을 뿐만 아니라, 음극선관에 가까운 화상 표시가 가능하기 때문에 다양한 전자 장치에 광범위하게 사용되고 있다.
액정표시장치는 전극이 형성되어 있는 두 장의 기판과 그 사이에 개재되어 있는 액정층으로 이루어지며, 상기 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시켜 투과되는 빛의 양을 조절하는 디스플레이 장치이다.
액정표시장치 중에서도 현재 주로 사용되는 것은 두 장의 기판에 각각 전극이 형성되어 있고 각 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 구비하는 장치이며, 상기 박막 트랜지스터는 두 장의 기판 중 하나에 형성되는 것이 일반적이다.
기술의 발달에 따라 액정표시패널의 해상도가 높아짐에 따라 박막 트랜지스터 기판의 데이터 라인을 통하여 인가되는 데이터 전위도 아울러 높아진다.
그러나 종래의 커패시터 구조로는 증가된 데이터 전위를 충분히 저장할 수 없다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 도출된 것으로서, 본 발명의 목적은 증가된 데이터 전위를 충분히 저장할 수 있는 커패시터 구조를 갖는 액정표시소자용 박막트랜지스터 기판을 제공하는데 있다.
본 발명의 다른 목적은 스토리지 캐패시터의 하부 전극으로 사용되는 도핑된 폴리실리콘 층 패턴과 후속 공정인 게이트 폴리 패턴을 동일한 마스크를 이용하여 형성가능하도록 하는데 있다.
도 1은 본 발명의 실시예에 따르는 액정표시장치용 박막 트랜지스터 기판의 단면도이다.
도 2는 본 발명의 실시예에 따르는 액정표시장치용 박막 트랜지스터 기판의 단면도이다.
상기 목적을 달성하기 위하여 본 발명의 박막 트랜지스터 기판은, 투광성 절연기판 상의 인접한 단위 화소 사이에 형성되어, 단위 화소사이의 광 누설을 방지하는 블랙 매트릭스; 블랙 매트릭스를 포함하는 결과적인 기판 상에 형성된 제1 산화막; 제1 산화막 위에 형성된 고농도의 불순물이 도핑된 다결정 실리콘 층 패턴; 다결정 실리콘 층 패턴의 노출된 표면 위에 형성되고, 도핑된 다결정 실리콘 층 패턴의 소정 부분을 노출하는 제1 콘택홀을 갖는 제2 산화막; 제2 산화막과 제1 산화막 위의 활성영역에 형성된 활성 다결정 실리콘 층 패턴; 활성 다결정 실리콘 층 패턴의 노출된 표면 상에 형성된 제3 산화막; 다결정 실리콘 층 패턴과 대응하도록제1 콘택홀을 포함하는 제2 산화막과, 제3 산화막의 소정 부분에 각각 형성된 게이트 폴리 패턴; 게이트 폴리 패턴을 포함하는 결과적인 기판 상에 형성되고, 활성 다결정 실리콘 층 패턴의 소오스 영역을 노출하도록 그 하부의 제3 산화막에 함께 형성된 제2 콘택홀을 갖는 제4 산화막; 제2 콘택홀을 포함하는 상기 제4 산화막의 소정 부분에 형성된 데이터 라인; 데이터 라인을 포함하는 제4 산화막 위에 형성된 평탄화막; 및 평탄화 막 위에 형성된 화소전극을 포함한다.
바람직하게는, 게이트 폴리 패턴은 박막 트랜지스터를 구성하는 게이트 전극 패턴과, 스토리지 캐패시터를 구성하는 스토리지 상부 전극 패턴을 포함한다.
게이트 전극패턴은 채널형성 영역 아래에 존재하는 도핑된 다결정 실리콘층에 전기적으로 연결되어 있으며, 또한, 게이트 폴리 패턴의 스토리지 상부 전극 패턴은 그 하부의 도핑된 다결정 실리콘 층 패턴과 전기적으로 연결되어 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 액정표시장치용 박막 트랜지스터 기판의 제조방법이 제공된다. 이 방법은, 투광성 절연기판 상의 인접한 단위 화소 사이에 형성되어, 단위 화소사이의 광 누설을 방지하는 블랙 매트릭스를 형성하는 단계: 블랙 매트릭스 상에 제1 산화막을 형성하는 단계; 제1 산화막 위에 고농도의 불순물이 도핑된 다결정 실리콘 층 패턴을 형성하는 단계; 다결정 실리콘 층 패턴의 노출된 표면 위에 다결정 실리콘 층 패턴의 소정 부분을 노출하는 제1 콘택홀을 갖는 제2 산화막을 형성하는 단계; 제2 산화막과 제1 산화막 위의 활성영역에 활성 다결정 실리콘 층 패턴을 형성하는 단계; 활성 다결정 실리콘 층 패턴의 노출된 표면 상에 제3 산화막을 형성하는 단계; 제3 산화막의 소정부분에 게이트 폴리 패턴을 형성하는 단계; 게이트 폴리 패턴을 포함하는 결과적인 기판 상에 제4 산화막을 형성하는 단계; 제4 산화막과 그 하부의 제3 산화막의 소정 부분에 활성 다결정 실리콘 층 패턴의 소정 부분을 노출하는 제2 콘택홀을 형성하는 단계; 제2 콘택홀과 제4 산화막의 소정 부분에 데이터 라인을 형성하는 단계; 데이터 라인을 포함하는 제4 산화막 위에 평탄화막을 형성하는 단계; 및 평탄화 막 위에 화소전극을 형성하는 단계를 포함한다.
본 발명에 따르면, 블랙 매트릭스 패턴과 활성 폴리실리콘 패턴 사이에 불순물이 고농도로 도핑된 폴리실리콘 층 패턴이 형성되고, 블랙 매트릭스 층과 도핑된 폴리실리콘 층 패턴 사이 및 도핑된 폴리 실리콘 층 패턴과 활성 폴리실리콘 패턴 사이에 산화막이 각각 개재되어, 적층 구조의 캐패시터들이 형성되므로, 증가된 데이터 전위를 충분히 저장할 수 있다.
또한, 스토리지 캐패시터의 하부 전극으로 사용되는 도핑된 폴리실리콘 층 패턴과 게이트 폴리 패턴을 동일한 마스크를 이용하여 형성하므로써, 캐패시터의 추가적인 형성에 필수적으로 뒤 따르는 마스크의 추가가 불필요하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 바람직한 실시예에 따르는 액정표시장치용 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도로서, 데이터 라인을 따라서 절단된 단면도이다. 도 2는 여러 개의 단위 화소 영역들을 데이터 라인과 직교하는 방향으로절단하여 도시한 단면도이다.
도 1과 도 2를 참조하면, 석영(SiO2) 또는 유리와 같은 투광성 절연기판(100) 위에 단위 화소영역의 경계선을 따라서 교차하는 블랙 매트릭스 패턴(102)이 통상의 사진식각공정을 통하여 형성된다.(제1 마스크)
블랙 매트릭스 패턴(102)은 단위 화소 영역마다 분리되지 않고 연속적으로 형성된다.
블랙 매트릭스 패턴을 포함하는 기판(100)의 전면에, 제 1 산화막(104)으로서, 고온산화막(High temperature oxide: HTO)이 형성된다.
제1 산화막(104)의 상면에 한 쌍의 도핑된 다결정 실리콘 막 패턴(106, 106')이 형성된다. 즉, 단위 화소영역의 두 변을 따라서 블랙 매트릭스 패턴(102)과 부분적으로 오버랩되도록 서로 이격된 도핑된 다결정 실리콘(Heavily doped polysilicon) 패턴(106, 106')이 통상의 사진식각공정을 통하여 형성된다. (제2 마스크)
다결정 실리콘 층 패턴(106, 106')은 단위 화소 영역마다 형성되고, 이들은 서로 분리되어 형성된다.
그런 다음, 다결정 실리콘 층 패턴(106, 106')을 포함하는 결과적인 기판의 표면에 제2 산화막(108, 108')인 실리콘산화막이 형성된다.
다음으로, 다결정 실리콘 층 패턴 중, 스토리지 캐패시터로 사용될 부분의 이온주입을 위한 패턴 형성공정이 실시된다.(제3 마스크)
그 후, 다결정 실리콘 층 패턴(106')을 부분적으로 노출하는 제1 콘택홀(H1)이 형성된다.(제4 마스크)
다음으로, 소오스 영역, 드레인 영역 및 채널층을 포함하는 활성층(110)이 제2 산화막 패턴(108)의 전면과 인접한 제2 산화막 패턴(108')의 상부 소정 부분을 덮도록 형성된다. 즉, 제1 콘택홀(H1)을 덮지 않도록 형성된다. (제5 마스크)
활성층(110)으로는 실리콘 단결정이나 바람직하게는 실리콘 다결정이 사용된다.
선택적으로 상기 활성층(110)은 엘디디(LDD: Lightly Doped Drain) 구조를 가질 수도 있다.
활성층(110)의 표면에 제3 산화막(112)이 소정 두께로 형성된다. 제3 산화막(112)은 활성층(110)의 습식 산화나 건식 산화 방법에 의하여 형성된다. 제3 산화막(112) 또한 제1 콘택홀을 여전히 노출시키는 상태로 형성된다.
제3 산화막(112)을 포함하는 결과적인 기판의 전면에 게이트 패턴용 다결정 실리콘 막이 증착된다. 이 다결정 실리콘 막은 도핑된 다결정 실리콘 층 패턴(106, 106')을 형성하기 위하여 사용되었던 제2 마스크를 사용하는 통상의 사진식각공정에 의하여 패터닝된다. 그 결과 도핑된 다결정 실리콘 층 패턴(106, 106')과 대응하는 부분에 게이트 패턴(114, 114')이 형성된다.
게이트 패턴(114, 114')은 활성층(110)의 채널 영역과 오버랩되는 게이트 전극(114)과, 스토리지 캐패시터의 상부전극으로 기능하는 스토리지 상부 전극 패턴(114')을 포함한다. 스토리지 상부 전극 패턴(114')은 제1 콘택홀(H1)을 통하여 다결정 실리콘 층 패턴(106')과 전기적으로 콘택된다.
다음으로, 게이트 패턴(114, 114')을 이온주입마스크로 사용하여 소오스 영역, 드레인 영역에 이온주입법이나 도핑법에 의하여 5가나 3가의 불순물 이온을 주입한다.(제6, 제7 마스크)
다음으로, 게이트 패턴(114, 114')을 포함하는 결과적인 기판의 전면에 제4 산화막(116)이 형성된다. 그런 다음, 활성층(110)의 소오스 영역을 노출하도록, 제4 산화막(116)과 그 하부의 제3 산화막의 소정 부분을 통상의 사진식각공정을 이용하여 식각하여 제2 콘택홀(H2)을 형성한다. 제2 콘택홀(H2)의 형성으로 활성층(110)의 소오스 영역이 노출된다. (제8 마스크)
다음으로, 제2 콘택홀(H2)을 포함하는 제4 산화막(116)의 전면에 데이터 라인용 금속막이 소정 두께로 증착된다. 이 데이터 라인용 금속막은 통상의 사진 식각 공정에 의하여 패터닝되고, 그 결과, 데이터 라인(118)이 형성된다. (제9 마스크)
다음으로, 데이터 라인(118)을 포함하는 제4 산화막(116) 위에 평탄화막(120)이 형성된다. 평탄화막(120)은 통상의 사진 식각공정을 통하여 패터닝되고, 그 결과, 드레인 전극(미도시)을 노출하는 제3 콘택홀(미도시)이 평탄화막(120)에 형성된다. (제10 마스크)
한편, 앞서 언급한 게이트 라인과 데이터 라인(118)의 형성에 의하여 화소 영역이 정의된다. 정의된 화소영역에 화소전극을 형성하기 위하여, 제3 콘택홀을 포함하는 평탄화막의 전면에 인듐주석산화물(Indium Tin Oxide:ITO) 또는 인듐구리산화물(IZO: Indium Zinc Oxide: IZO)과 같은 투명한 도전성 막이 소정 두께로 증착된다.
증착된 도전성 막을 패터닝하여 제3 콘택홀을 통하여 드레인 전극과 콘택되는 화소전극(122)을 형성한다.
상기한 공정을 통하여 형성된 박막 트랜지스터 기판에서, 고농도로 도핑된 다결정실리콘 패턴(106, 106'), 활성층(110) 및 화소전극(122)은 데이터 라인(118)을 통하여 입력되는 데이터 전위를 갖게 되며, 블랙 매트릭스 패턴(102), 스토리지 게이트 패턴(114')은 모두 공통전위를 갖게 되므로, 각 층 사이의 모든 절연층을 캐패시터의 유전층으로 사용할 수 있으며, 그 결과 데이터 전위를 저장할 수 있을 정도의 충분한 저장 용량을 확보할 수 있다.
상술한 바와 같이 본 발명에 의하면, 박막 트랜지스터 기판의 활성층 하부에 고농도로 도핑된 다결정 실리콘 층 패턴을 형성하고, 다결정 실리콘 층 패턴의 하부에 산화막을 개재하여 블랙 매트릭스 패턴을 형성하여, 이들을 캐패시터로 이용하므로써, 데이터 전위의 증가에 대응할 수 있는 충분한 저장 용량을 확보할 수 있다.
아울러, 스토리지 캐패시터의 하부 전극으로 사용되는 도핑된 다결정 실리콘 층 패턴과 게이트 패턴을 동일한 마스크를 이용하여 형성하므로써, 캐패시터의 추가적인 형성에 필수적으로 뒤따르는 마스크의 추가가 불필요하다.
또한, 도핑된 실리콘 막과 게이트 패턴이 콘택홀을 통하여 전기적으로 연결되므로, 게이트 라인 내의 크랙 등에 의하여 게이트 라인이 오픈되더라도 뒤따라 지나가는 게이트 라인으로 인하여 리던던시(Redundancy)가 가능하므로, 불량화소의 발생을 줄일 수가 있다.
상술한 바와 같이, 본 발명은 바람직한 실시예를 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 투광성 절연기판 상의 인접한 단위 화소 사이에 형성되어, 상기 단위 화소사이의 광 누설을 방지하는 블랙 매트릭스;
    상기 블랙 매트릭스를 포함하는 결과적인 기판 상에 형성된 제1 산화막;
    상기 제1 산화막 위에 형성된 고농도의 불순물이 도핑된 다결정 실리콘 층 패턴;
    상기 다결정 실리콘 층 패턴의 노출된 표면 위에 형성되고, 상기 도핑된 다결정 실리콘 층 패턴의 소정 부분을 노출하는 제1 콘택홀을 갖는 제2 산화막;
    상기 제2 산화막과 상기 제1 산화막 위의 활성영역에 형성된 활성 다결정 실리콘 층 패턴;
    상기 활성 다결정 실리콘 층 패턴의 노출된 표면 상에 형성된 제3 산화막;
    상기 다결정 실리콘 층 패턴과 대응하도록 상기 제1 콘택홀을 포함하는 제2 산화막과, 제3 산화막의 소정 부분에 각각 형성되며, 상기 하부의 도핑된 다결정 실리콘 층 패턴과 전기적으로 연결된 게이트 폴리 패턴;
    상기 게이트 폴리 패턴을 포함하는 결과적인 기판 상에 형성되고, 상기 활성 다결정 실리콘 층 패턴의 소오스 영역을 노출하도록 그 하부의 제3 산화막에 함께 형성된 제2 콘택홀을 갖는 제4 산화막;
    상기 제2 콘택홀을 포함하는 상기 제4 산화막의 소정 부분에 형성된 데이터 라인;
    상기 데이터 라인을 포함하는 상기 제4 산화막 위에 형성된 평탄화막; 및
    상기 평탄화 막 위에 형성된 화소전극을 포함하는 액정표시장치용 박막 트랜지스터 기판.
  2. 제 1 항에 있어서, 상기 게이트 폴리 패턴은 박막 트랜지스터를 구성하는 게이트 전극 패턴과, 스토리지 캐패시터를 구성하는 스토리지 상부 전극 패턴을 포함하는 것을 특징으로 하는 액정표시장치용 박막트랜지스터 기판.
  3. 제 2 항에 있어서, 상기 스토리지 상부 전극 패턴은 그 하부의 도핑된 다결정 실리콘 층 패턴과 상기 제1 콘택홀을 통하여 서로 전기적으로 연결되어 있는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터 기판.
  4. 제 2 항에 있어서, 상기 게이트 전극패턴은 채널영역 하부의 도핑된 다결정 실리콘층 패턴과 전기적으로 연결되어 있는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터 기판.
  5. 투광성 절연기판 상의 인접한 단위 화소 사이에 형성되어, 상기 단위 화소사이의 광 누설을 방지하는 블랙 매트릭스를 형성하는 단계:
    상기 블랙 매트릭스 상에 제1 산화막을 형성하는 단계;
    상기 제1 산화막 위에 고농도의 불순물이 도핑된 다결정 실리콘 층 패턴을 형성하는 단계;
    상기 다결정 실리콘 층 패턴의 노출된 표면 위에 상기 다결정 실리콘 층 패턴의 소정 부분을 노출하는 제1 콘택홀을 갖는 제2 산화막을 형성하는 단계;
    상기 제2 산화막과 상기 제1 산화막 위의 활성영역에 활성 다결정 실리콘 층 패턴을 형성하는 단계;
    상기 활성 다결정 실리콘 층 패턴의 노출된 표면 상에 제3 산화막을 형성하는 단계;
    상기 제3 산화막의 소정 부분에 게이트 폴리 패턴을 형성하는 단계;
    상기 게이트 폴리 패턴을 포함하는 결과적인 기판 상에 제4 산화막을 형성하는 단계;
    상기 제4 산화막과 그 하부의 제3 산화막의 소정 부분에 상기 활성 다결정 실리콘 층 패턴의 소정 부분을 노출하는 제2 콘택홀을 형성하는 단계;
    상기 제2 콘택홀과 상기 제4 산화막의 소정 부분에 데이터 라인을 형성하는 단계;
    상기 데이터 라인을 포함하는 상기 제4 산화막 위에 평탄화막을 형성하는 단계; 및
    상기 평탄화 막 위에 화소전극을 형성하는 단계를 포함하는 액정표시장치용 박막 트랜지스터 기판의 제조방법.
  6. 제 5 항에 있어서, 상기 도핑된 다결정 실리콘 층 패턴과 상기 게이트 폴리 패턴은 동일한 마스크를 이용하여 형성되는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터 기판의 제조방법.
  7. 제 5 항에 있어서, 상기 활성 다결정 실리콘 층 패턴은 소오스 영역, 드레인 영역 및 채널 영역을 포함하고, 상기 소오스 영역 및 상기 드레인 영역은 상기 게이트 폴리 패턴의 게이트 전극을 이온주입마스크로 하여 5가 또는 3가의 불순물 이온을 주입하여 형성하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터 기판의 제조방법.
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