JP2003303770A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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Abstract

(57)【要約】 【課題】「エッチングストッパーとして、エッチングに
十分耐え、半導体膜をエッチャントから保護するこ
と」、「ゲッタリングのための加熱処理の際に、酸化膜
中を不純物が移動できること」、「再現性がよいこと」
の要求を満たすバリア層を形成し、そのバリア層を用い
て半導体膜に含まれる不純物のゲッタリングを行うこと
を課題とする。 【解決手段】バリア層は酸化シリコン膜であって、前記
バリア層に含まれるサブオキサイドの割合は、１８％以
上である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体膜中に含まれ
る不純物元素をゲッタリングする方法に関する。また、
本発明を用いて形成された結晶質半導体膜を用いて、信
頼性及び特性が優れた半導体装置を作製する技術に関す
る。
【０００２】
【従来技術】半導体特性を利用した素子、例えば、薄膜
トランジスタ（Thin Film Transistor：ＴＦＴ）のよう
なデバイスを作製する際の歩留まりの向上やデバイスの
微細化、高度化の点から、半導体膜中の重金属不純物元
素濃度を下げるためのゲッタリング技術（ゲッタリング
領域を形成し加熱処理を行って半導体膜中の不純物元素
を拡散によりゲッタリング領域に移動させる技術であ
る）を開発していくことは重要である。デバイスは日
々、小型化、高性能化のための研究開発が続けられてお
り、小型化、軽量化が進むにつれ、少量でも重金属不純
物元素の影響が大きくなり、例えば、重金属不純物元素
が欠陥を形成し、リーク電流等を発生させる原因とな
り、デバイスの特性を悪化させてしまったり、デバイス
のライフタイムを縮めてしまったりと問題が顕著化する
からである。
【０００３】したがって、歩留まり向上のため、また高
性能デバイスの実現のためにも、半導体中の不純物元素
濃度を低減するためのゲッタリング技術に関する技術開
発がさかんに進められている。
【０００４】ところで、本出願人らは、特開平７−１６
１６３４号公報等において、良好な結晶質半導体膜を得
るために、非晶質半導体膜（代表的には非晶質シリコン
膜）に金属元素として、Ｎｉ、Ｃｕ、Ｐｄといった金属
元素を添加して加熱処理を行い、結晶粒径が大きい良好
な結晶質シリコン膜を得る方法を開示している。なお、
非晶質シリコン膜に添加している金属元素は、結晶化を
促進する役割を果たしているため、結晶化を促進する元
素もしくは触媒元素とも称している。ここで、触媒元素
（結晶化を促進する元素）として例にあげられたＮｉ
は、上記した半導体において特性を悪化させる原因とな
る重金属不純物元素でもある。
【０００５】そこで、結晶化工程後に結晶質半導体膜
（結晶質シリコン膜）から速やかに除去する（もしく
は、結晶質シリコン膜に含まれる触媒元素（結晶化を促
進する元素）の濃度を低減する）ことが望ましく、この
ための処理として様々なゲッタリング技術が考案されて
いる。
【０００６】不純物元素（結晶化を促進する元素）のゲ
ッタリング技術をゲッタリングのメカニズムによって分
類すると（１）加熱により不純物元素を後のチャネル形
成領域となる領域からゲッタリング作用を有する元素
（例えば、周期表の１５族に属する元素）を高濃度に含
むソース領域またはドレイン領域に拡散させる方法、
（２）加熱により不純物元素を後の活性層（特にチャネ
ル形成領域となる領域）領域からゲッタリング作用を有
する元素（例えば、周期表の１５族に属する元素）を高
濃度に含み、かつ活性層となる領域の外側に形成された
ゲッタリング領域に拡散させる方法、（３）第１の半導
体膜（活性層を形成するための半導体膜）上に、ゲッタ
リング領域となる第２の半導体膜（例えば、シリコン
膜）を形成し、加熱処理することにより第１の半導体膜
から第２の半導体膜に不純物元素を拡散させる方法、と
３つの方法があげられる。
【０００７】このなかでも（３）のゲッタリング方法
は、不純物元素を基板と概略垂直方向に移動させるゲッ
タリング（以下、縦方向ゲッタリングという）は、不純
物元素の移動距離が短くてすむため半導体膜中の不純物
元素濃度を十分に低減でき、不純物元素濃度が低い良好
な半導体膜を得るための方法として有望視されている。
【０００８】また、特開平１０−０２２２８９号公報に
は、半導体膜上に膜厚１ｎｍ〜５ｎｍ酸化膜を形成し、
酸化膜上にシリコンを含む膜を形成し、加熱処理するこ
とにより、半導体膜中に含まれる不純物元素をゲッタリ
ングする方法が開示されている。
【０００９】
【発明が解決しようとする課題】半導体膜上の酸化膜
は、ゲッタリングのための加熱処理後に、ゲッタリング
領域をエッチングして除去する際のエッチングストッパ
ー（エッチングブロック）膜として機能する。そのた
め、酸化膜には、「エッチングストッパーとして、エッ
チングに十分耐え、半導体膜をエッチャントから保護す
ること」、「ゲッタリングのための加熱処理の際に、酸
化膜中を不純物が移動できること」、「再現性がよいこ
と」等が求められる。
【００１０】しかしながら、上記特開平１０−０２２２
８９号公報には効果的にゲッタリングを行うことができ
る酸化膜として、膜厚が１〜５ｎｍとの記載はなされて
いるが、上記した要求を満たすような酸化膜の作製方法
については言及されていない。
【００１１】そこで、本発明では「エッチングストッパ
ーとして、エッチングに十分耐え、半導体膜をエッチャ
ントから保護すること」、「ゲッタリングのための加熱
処理の際に、酸化膜中を不純物が移動できること」、
「再現性がよいこと」の要求を満たすバリア層を形成す
る方法を提供し、このようなバリア層を用いて半導体膜
に含まれる不純物元素をゲッタリングすることにより、
含有不純物元素の少ない良好な半導体膜を作製する方法
を提供することを課題とする。
【００１２】
【課題を解決するための手段】上記の課題を鑑み、本発
明は、絶縁体上に第１の非晶質半導体膜を形成し、前記
第１の非晶質半導体膜に結晶化を促進する元素を添加し
第１の加熱処理をして結晶質半導体膜を形成し、前記結
晶質半導体膜上にバリア層を形成し、前記バリア層上に
第２の非晶質半導体膜を形成し、第２の加熱処理をして
前記結晶質半導体膜に含まれる結晶化を促進する元素を
ゲッタリングし、前記バリア層はサブオキサイドを含む
膜であることを特徴とする。
【００１３】また他の発明は、絶縁体上に第２の非晶質
半導体膜を形成し、前記第１の非晶質半導体膜上にマス
ク絶縁膜を形成し、選択的に結晶化を促進する元素を添
加し、第１の加熱処理をして結晶質半導体膜を形成し、
前記結晶質半導体膜上にバリア層を形成し、前記バリア
層上に第２の非晶質半導体膜を形成し、第２の加熱処理
をして前記結晶質半導体膜に含まれる結晶化を促進する
元素をゲッタリングし、 前記バリア層はサブオキサイ
ドを含む膜であることを特徴とする。
【００１４】また他の発明は、絶縁体上に第１の非晶質
半導体膜を形成し、前記第１の非晶質半導体膜に結晶化
を促進する元素を添加し第１の加熱処理して結晶質半導
体膜を形成し、前記結晶質半導体膜上にバリア層を形成
し、前記バリア層上に第２の非晶質半導体膜を形成し、
第２の加熱処理をして前記結晶質半導体膜に含まれる結
晶化を促進する元素をゲッタリングし、前記バリア層は
サブオキサイドを含む酸化膜であり、前記第２の非晶質
半導体膜にはゲッタリング作用を有する元素が含まれて
いることを特徴とする。
【００１５】また他の発明は、絶縁体上に第２の非晶質
半導体膜を形成し、前記第１の非晶質半導体膜上にマス
ク絶縁膜を形成し、選択的に結晶化を促進する元素を添
加し、第１の加熱処理をして結晶質半導体膜を形成し、
前記結晶質半導体膜上にバリア層を形成し、前記バリア
層上に第２の非晶質半導体膜を形成し、第２の加熱処理
をして前記結晶質半導体膜に含まれる結晶化を促進する
元素をゲッタリングし、前記バリア層はサブオキサイド
を含む酸化膜であり、前記第２の非晶質半導体膜にはゲ
ッタリング作用を有する元素が含まれていることを特徴
とする。
【００１６】また上記発明において、前記バリア層は酸
化シリコン膜であって、前記バリア層に含まれるサブオ
キサイドの割合は、１８％以上であることを特徴とす
る。
【００１７】また上記発明において、前記バリア層に含
まれるサブオキサイドの割合は、ＥＳＣＡ（Electron S
pectroscopy for Chemical Analysis）分析により測定
されたものであることを特徴とする。
【００１８】また上記発明において、前記バリア層は結
晶質半導体膜の表面をオゾンを含む水溶液に曝して酸化
することにより形成されることを特徴とする。
【００１９】また上記発明において、前記バリア層はＳ
ｉＨ4ガスおよびＮ2Ｏガスを材料ガスとしてプラズマＣ
ＶＤ法で形成されることを特徴とする。
【００２０】また上記発明において、前記ゲッタリング
作用を有する元素は、アルゴン、キセノン、クリプトン
またはネオンのいずれかの希ガス元素であることを特徴
とする。
【００２１】また上記発明において、前記ゲッタリング
作用を有する元素は、周期表の１５族に属する元素であ
ることを特徴とする。
【００２２】また上記発明において、前記ゲッタリング
作用を有する元素は、周期表の１５族に属する元素およ
び周期表の１３族に属する元素であることを特徴とす
る。
【００２３】また上記発明において、前記第１の加熱処
理の後、前記結晶質半導体膜にレーザ光を照射する工程
を含むことを特徴とする。
【００２４】また上記発明において、前記第２の加熱処
理後、前記第２の半導体膜をエッチングにより除去した
後に前記バリア層を除去することを特徴とする。
【００２５】また上記発明において、前記結晶化を促進
する元素はＮｉ、Ｆｅ、Ｃｏ、Ｓｎ、Ｐｂ、Ｒｕ、Ｒ
ｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕのいずれか一
種または複数種の元素であることを特徴とする。
【００２６】また本発明は、絶縁表面上に形成された半
導体層、ゲート絶縁膜およびゲート電極を含む半導体装
置であって、前記半導体層中において、前記半導体層の
膜厚方向で結晶化を促進する元素の濃度勾配を有してい
ることを特徴とする。
【００２７】また本発明は、絶縁表面上に形成された半
導体層、ゲート絶縁膜およびゲート電極を含む半導体装
置であって、前記半導体層中において、前記半導体層の
膜厚方向で結晶化を促進する元素の濃度勾配を有し、前
記半導体層の表面側が前記半導体層の基板側より前記結
晶化を促進する元素の濃度が高くなっていることを特徴
とする。
【００２８】また上記発明において、前記結晶化を促進
する元素はＮｉ、Ｆｅ、Ｃｏ、Ｓｎ、Ｐｂ、Ｒｕ、Ｒ
ｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕのいずれか一
種または複数種の元素であることを特徴とする。
【００２９】また上記発明において、前記半導体層の表
面における平均面粗さＲａが４．７〜８．３ｎｍである
ことを特徴とする。
【００３０】上記したようなサブオキサイドの割合が１
８％以上の酸化膜を用いることにより、「エッチングス
トッパーとして、エッチングに十分耐え、半導体膜をエ
ッチャントから保護すること」、「ゲッタリングのため
の加熱処理の際に、酸化膜中を不純物が移動できるこ
と」を満たすバリア層を実現することができる。また、
上記したようなサブオキサイドの割合が１８％以上のバ
リア層の作製方法は、結晶化を促進する元素を添加して
加熱処理して得られた結晶質半導体膜（代表的には結晶
質シリコン膜）の表面に形成された自然酸化膜を除去し
た後、「オゾンを含む水の塗布」や「ＴＥＯＳ−ＣＶＤ
法」によって簡便に形成され、半導体装置の作製工程に
おいて、「再現性がよいこと」を満たすことができる。
【００３１】
【発明の実施の形態】（実施形態１）本発明を適用して
半導体膜から結晶化に用いた金属元素（以下、触媒元素
または結晶化を促進する元素という）を除去する方法に
ついて説明する。
【００３２】ガラス基板１０上に膜厚１００ｎｍの窒化
シリコン膜からなる下地絶縁膜１１を形成し、続けて膜
厚２０〜１００ｎｍの非晶質シリコン膜１２を形成す
る。なお、下地絶縁膜１１は積層構造としてもよい。
【００３３】続いて、非晶質シリコン膜１２に結晶化を
促進する元素（触媒元素）を添加し、触媒元素含有層１
３を形成して加熱処理を行う。ここでは、非晶質シリコ
ン膜１２に対して、重量換算で１０ｐｐｍの結晶化を促
進する元素（本実施形態ではニッケル）を含む水溶液
（酢酸ニッケル水溶液）をスピンコート法で塗布して、
触媒元素含有層１３を形成する。ここで、結晶化を促進
するために使用可能な元素としては、鉄（Ｆｅ）、ニッ
ケル（Ｎｉ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛
（Ｐｂ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パ
ラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム
（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から
選ばれた一種または複数種の元素である（図４
（Ａ））。なお、スピンコート法でニッケルを添加する
方法以外に、蒸着法やスパッタ法などにより結晶化を促
進する元素でなる薄膜（ここではニッケル膜）を非晶質
シリコン膜１２上に形成する手段をとっても良い。
【００３４】次いで、結晶化の工程に先立って４００〜
５００℃で１時間程度の加熱処理工程を行い、水素を膜
中から脱離させた後、５００〜６５０℃（好ましくは５
５０〜５７０℃）で４〜１２時間（好ましくは４〜６時
間）の第１の加熱処理を行う。本実施形態では、５５０
℃で４時間の加熱処理を行い、結晶質半導体膜（本実施
形態では結晶質シリコン膜）１４を形成する。なお、こ
こでは炉を用いた加熱処理により結晶化を行ったが、ラ
ンプ等を熱源として用いるＲＴＡ（Rapid Thermal Anne
aling）装置で結晶化を行ってもよい。なお、加熱処理
後に結晶質シリコン膜１４にレーザ光を照射して、結晶
性を向上させた結晶質シリコン膜を形成してもよい。こ
のレーザ光照射により結晶質シリコン膜の結晶性は大幅
に改善される。レーザ光は、パルス発振型のＫｒＦエキ
シマレーザ（波長２４８ｎｍ）を適応すればよい。
【００３５】続いて、結晶質シリコン膜１４上にバリア
層１５を形成する。本実施形態では、６種類のバリア層
１５を形成している。ここで、６種のバリア層につい
て、その成膜方法を表１に示す。
【００３６】
【表１】
【００３７】なおのヒドロ酸化膜とは、具体的には、
結晶質シリコン膜（第１の半導体膜）表面に自然に形成
されてしまった自然酸化膜を除去した後、ヒドロキシラ
ジカルを含むオゾン水（ヒドロ濃度１４mg/l）に６０秒
程度曝すことにより、結晶質シリコン膜１４表面に酸化
シリコン膜を形成するものである。また、同じ材料ガス
を用いて成膜しても成膜条件（具体的には、流量比や成
膜速度）が異なると、膜質（例えば、膜密度や成分比）
に差がでるため、ＴＥＯＳ（ａ）、ＴＥＯＳ（ｂ）
およびＯ2プラズマ処理膜（ａ）、Ｏ2プラズマ処理
膜（ｂ）を用意している。
【００３８】これらのバリア層１５を形成した後、バリ
ア層１５上にゲッタリング領域として第２の半導体膜１
６を形成する。第２の半導体膜１６は、スパッタ法によ
り形成された非晶質シリコン膜を用い、希ガス元素とし
てアルゴンを１×１０19〜１×１０22／ｃｍ3の濃度で
含んでいる。
【００３９】続いて、第２の加熱処理を行い、第１の半
導体膜１４中に含まれる結晶化を促進する元素を第２の
半導体膜１６へ拡散させ、ゲッタリングを行った。な
お、加熱処理は、５５０℃で４時間、炉を用いた加熱処
理を行っているが、その他、熱源に光（光源としては、
赤外光を用いればよい）の輻射熱を用い、瞬間的に加熱
処理する方法や、熱源に加熱された不活性ガス（窒素、
希ガス等）を用い、瞬間的に加熱処理を行う方法を用い
れば、ゲッタリングのための加熱処理にかかる時間を短
縮することができる。
【００４０】ここで、バリア層１５の種類によるゲッタ
リングに関する評価を行った。なお、結晶質シリコン膜
（第１の半導体膜）１４から第２の半導体膜１６に不純
物元素（ここでは、結晶化を促進する元素）が移動した
のかというゲッタリングに関する評価は、ゲッタリング
工程後に結晶質シリコン膜（第１の半導体膜）１４に残
留する結晶化を促進する元素の濃度を測定することによ
り行う。具体的には、加熱処理による拡散を行った後、
結晶質シリコン膜（第１の半導体膜）１４に残留してい
る結晶化を促進する元素の濃度を全反射蛍光Ｘ線により
測定し、面内の６点を測定することによりその平均値を
とっている。なお、全反射蛍光Ｘ線のＮｉの測定加減
は、２．０×１０9／ｃｍ2である。その結果を図１に示
す。
【００４１】図１の結果から、（１）のバリア層、
（２）のバリア層において、結晶化を促進する元素の濃
度が１×１０10ａｔｏｍｓ／ｃｍ2以下と十分に低減さ
れていることがわかる。（１）および（２）のバリア層
には、「ゲッタリングのための加熱処理の際に、酸化膜
中を不純物が移動できる」能力があることがわかる。
【００４２】ここで、本発明者らは、上記６種類のバリ
ア層（すべてシリコンを含む絶縁膜）にどのような差が
あるのかを調べるため、それぞれの膜に対してＥＳＣＡ
（Electron Spectroscopy for Chemical Analysis）分
析を行った。なお、ＥＳＣＡ分析とは、励起に軟Ｘ線を
用いた光電子分光法であり、試料に軟Ｘ線を照射したと
きに放出される光電子の運動エネルギーを測定すること
により、原子に固有の結合エネルギーを測定して、この
わずかな変化により電子状態を解明している。
【００４３】上記６種類のバリア層のＥＳＣＡ分析した
結果を図２、３に示す。また、図２、３の結果を数値で
まとめたものを表２に示す。
【００４４】
【表２】
【００４５】この結果から、本発明者らは、ゲッタリン
グ評価が高かった膜（第１の結晶質半導体膜の残留触媒
元素濃度が低かった膜）は、ゲッタリング評価が低かっ
た膜（第１の結晶質半導体膜の残留触媒元素濃度が高か
った膜）より、サブオキサイドの割合が高いことを見出
した。なお、酸化シリコンにおいて、シリコンが最も合
理的な結合状態である酸素４個と結合したものをＳｉ4+
とし、４個の結合のうち１つがシリコンと結合している
ものをＳｉ1+、４個の結合のうち２つがシリコンと結合
しているものをＳｉ2+、４個の結合のうち３つがシリコ
ンと結合しているものをＳｉ3+、と言い、Ｓｉ4+以外の
Ｓｉn+をサブオキサイドという。また、本発明では特
に、ＥＳＣＡ分析において測定されたバリア層におい
て、Ｓｉ4+以外のＳｉn+をサブオキサイドという。
【００４６】以上の結果より、サブオキサイドの割合が
高い酸化膜（例えば、上記した（１）ヒドロ酸化膜、
（２）酸化シリコン膜等）をバリア層に適用することに
より、「ゲッタリングのための加熱処理の際に、酸化膜
中を不純物が移動できる」ことがわかった。
【００４７】ゲッタリングの際に、結晶質半導体膜上に
サブオキサイドを高い割合で含む酸化膜を用いてバリア
層にして、その上にゲッタリング領域となる第２の半導
体膜を形成すると、ゲッタリングが十分にでき、ゲッタ
リング工程後にゲッタリング領域を除去する際のエッチ
ングストッパーの機能も果たすバリア層を実現すること
ができる。
【００４８】また本発明で示すようなサブオキサイドの
割合の高いバリア層を用いてゲッタリングした後のシリ
コン膜中にどのように結晶化を促進する元素（ここでは
ニッケル）が分布しているか、ＳＩＭＳ分析によって測
定した結果を図１５に示す。グラフの縦軸・左はニッケ
ルの濃度を示し、横軸は測定基板の深さを示しており、
０〜１４０ｎｍ付近までが非晶質シリコンからなるゲッ
タリング領域、１４０〜１５０ｎｍ付近までがバリア
層、１５０〜１９０ｎｍ付近までが結晶質半導体膜、１
９０ｎｍ付近からは下地絶縁膜である。
【００４９】図１５によると結晶化を促進する元素とし
て用いたニッケルの濃度がシリコンの表面側（ここでは
基板とは反対側、ゲート絶縁膜を形成する側を指す）で
高くなっており、シリコン膜中に均一に分布していた結
晶化を促進する元素がゲッタリング処理によりシリコン
膜上に形成されたゲッタリング領域に移動しており、そ
れによりシリコン表面のニッケル濃度が高くなっている
ことがわかる。
【００５０】以上のように、本発明で開示したようなバ
リア層を用いてゲッタリング処理を行うことにより、半
導体（シリコン）膜中から結晶化を促進する元素を移動
でき、結晶化を促進する元素の濃度が低減された良好な
結晶質シリコン膜を作製することができる。
【００５１】（実施形態２）本発明を適用して、半導体
装置を作製する方法について、図４〜７を用いて説明す
る。
【００５２】基板１０には低アルカリガラス基板や石英
基板を用いることができる。本実施形態では低アルカリ
ガラス基板を用いた。この場合、ガラス歪み点よりも１
０〜２０℃程度低い温度であらかじめ熱処理しておいて
も良い。この基板１０のＴＦＴを形成する表面には、基
板１０からの不純物拡散を防ぐために、酸化シリコン
膜、窒化シリコン膜または酸化窒化シリコン膜などの下
地絶縁膜１１を形成する。例えば、プラズマＣＶＤ法で
ＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコ
ン膜を下地絶縁膜１１ａとして１００ｎｍ、同様にＳｉ
Ｈ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を下地絶
縁膜１１ｂとして膜厚２００ｎｍの厚さに積層形成す
る。
【００５３】次に、２０〜１５０ｎｍ（好ましくは３０
〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜（非
晶質半導体膜、代表的には非晶質シリコン膜）１２を、
プラズマＣＶＤ法やスパッタ法などの公知の方法で形成
する。本実施形態では、プラズマＣＶＤ法で非晶質シリ
コン膜１２を５５ｎｍの厚さに形成した。非晶質構造を
有する半導体膜としては、非晶質半導体膜や微結晶半導
体膜がある。また、下地絶縁膜１１と非晶質シリコン膜
１２とは同じ成膜法で形成することが可能であるので、
両者を連続形成しても良い。下地絶縁膜１１を形成した
後、一旦大気雰囲気に晒さないことでその表面の汚染を
防ぐことが可能となり、作製するＴＦＴの特性バラツキ
やしきい値電圧の変動を低減させることができる（図４
（Ａ））。
【００５４】そして、結晶構造を含む半導体膜（本実施
形態では、結晶性シリコン膜）を形成する。非晶質シリ
コン膜１２の結晶化に際して、結晶化を促進する元素
（触媒元素）（Ｎｉ、Ｃｏ、Ｓｕ、Ｐｂ、Ｐｄ、Ｆｅ、
Ｃｕから選ばれた一種または複数種の元素、代表的には
Ｎｉ）を用い、加熱処理を行って結晶質シリコン膜１４
を形成する結晶化手段である。
【００５５】具体的には、非晶質シリコン膜１２の表面
に触媒元素含有層１３を形成し、この状態で加熱処理を
行い、非晶質シリコン膜１２を結晶性シリコン膜１４に
変化させるものである。なお、結晶性シリコン膜１４に
はいわゆる単結晶シリコン膜もポリシリコン膜も含まれ
るが、本実施形態で形成される結晶性シリコン膜１４は
結晶粒界を有するシリコン膜である。
【００５６】また、結晶化を促進する元素をアモルファ
スシリコン膜に添加する方法としては、プラズマドーピ
ング法、蒸着法もしくはスパッタ法等の気相法、もしく
は結晶化を促進する元素を含有する溶液を塗布する方法
が採用できる。溶液を用いる方法は、結晶化を促進する
元素の添加量の制御が容易であり、ごく微量な添加を行
うのも容易である。
【００５７】また、上述した結晶化法とレーザ結晶化法
とを組み合わせることにより、結晶質半導体膜の結晶性
をさらに高めることができる。この時使用するレーザと
しては、パルス発振型または連続発光型のＫｒＦエキシ
マレーザ、ＸｅＣｌエキシマレーザ、ＹＡＧレーザまた
はＹＶＯ4レーザを用いることができる。これらのレー
ザを用いる場合には、レーザ発振器から放出されたレー
ザ光を光学系で線状に集光し、半導体膜に照射する方法
を用いるとよい。結晶化の条件は、実施者が適宜選択す
ればよい。
【００５８】なお、レーザ光を照射すると、その表面に
は凹凸が形成される。この凹凸の様子を原子間力顕微鏡
(ＡＦＭ:Atomic Force Microscope)を用いてスキャンエ
リアを５０μｍ×５０μｍとして観察すると、その表面
粗さＲａは、４．７〜８．３ｎｍであった。
【００５９】なお、非晶質シリコン膜１２を結晶化させ
ると原子の再配列が起こり緻密化するので、作製される
結晶質シリコン膜１４の厚さは当初の非晶質シリコン膜
の厚さ（本実施形態では５５ｎｍ）よりも１〜１５％程
度減少した。
【００６０】次いで、結晶質シリコン膜１４上にバリア
層１５を形成する。本実施形態では、成膜温度４００
℃、ガス流量ＳｉＨ4：Ｎ2Ｏを４／８００ｓｃｃｍ、圧
力０．３９９×１０2Ｐａ、ＲＦパワー密度１０／６０
０Ｗ／ｃｍ2として、酸化シリコン膜を形成した。
【００６１】続いて、バリア層１５上にゲッタリング領
域となる第２の半導体膜１６を形成する。第２の半導体
膜１６には、シリコン膜を用いればよい。また、ゲッタ
リングが十分に行われるように、第２の半導体膜１６に
は希ガス元素が添加される。なお、希ガス元素を含む半
導体膜の形成方法の一例としては、希ガス元素を含む雰
囲気でシリコンからなるターゲットを用い、非晶質シリ
コン膜からなるゲッタリング領域１６を形成すればよ
い。また、希ガス元素としてはヘリウム（Ｈｅ）、ネオ
ン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、
キセノン（Ｘｅ）から選ばれた一種または複数種を用
い、中でも安価なガスであるアルゴン（Ａｒ）が好まし
い。
【００６２】また、ゲッタリング作用を有する周期表第
１５族に属する元素（代表的にはリン、ヒ素等）または
周期表第１３族に属する元素（代表的にはボロン等）を
含むターゲットを用いてゲッタリング領域を形成してゲ
ッタリングを行うことも可能である。さらに、ゲッタリ
ング領域に周期表第１５族に属する元素（代表的にはリ
ン、ヒ素等）および周期表第１３族に属する元素（代表
的にはボロン等）が含まれていてもよい。
【００６３】さらに、第２の半導体膜（ゲッタリング領
域）１６は、ゲッタリング工程後、エッチングにより除
去するため、除去しやすい、例えば、第１の半導体膜
（結晶質シリコン膜１４とエッチングの選択比が大きい
膜として非晶質半導体膜を用いるとよい。
【００６４】加熱処理を行い、結晶質シリコン膜１４中
に残留する結晶化を促進する元素（ニッケル）をゲッタ
リング領域１６に移動させ、濃度を低減、あるいは除去
するゲッタリングを行う。ゲッタリングを行う加熱処理
としては、強光を照射する処理または加熱処理を行い、
結晶質シリコン膜１４に含まれるニッケルがほとんど存
在しない、即ち膜中のニッケル濃度が１×１０18／ｃｍ
3以下、望ましくは１×１０17／ｃｍ3以下になるように
十分ゲッタリングする。
【００６５】次いで、バリア層１５をエッチングストッ
パーとして、ゲッタリング領域１６のみをエッチングし
て選択的に除去した後、フッ酸等を用いてバリア層１５
を除去する。
【００６６】以上のようにして触媒元素濃度が低減され
た結晶質シリコン膜を所定の形状に分割して、半導体層
１０２〜１０５を形成する。
【００６７】ここで、ｎチャネル型ＴＦＴを形成する半
導体層１０２〜１０５の全面にしきい値電圧を制御する
目的で１×１０16〜５×１０17／ｃｍ3程度の濃度でｐ
型を付与する不純物元素としてボロン（Ｂ）を添加して
もよい。ボロン（Ｂ）の添加はイオンドープ法で実施し
ても良いし、非晶質シリコン膜を成膜するときに同時に
添加しておくこともできる。ここでのボロン（Ｂ）添加
は必ずしも必要でないが、ボロン（Ｂ）を添加した半導
体層１０２〜１０５はｎチャネル型ＴＦＴのしきい値電
圧を所定の範囲内に収めるために形成することが好まし
かった。
【００６８】次いで、ゲート絶縁膜１０６をプラズマＣ
ＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚
さでシリコンを含む絶縁膜で形成する。例えば、１２０
ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶
縁膜１０６には、他のシリコンを含む絶縁膜を単層また
は積層構造として用いても良い。
【００６９】次に、ゲート電極を形成するために導電膜
（Ａ）１０７および導電膜（Ｂ）１０８を成膜する。本
実施形態では、導電性の窒化物金属膜から成る導電層
（Ａ）１０７と金属膜から成る導電層（Ｂ）１０８とを
積層させた。導電層（Ｂ）１０８はタンタル（Ｔａ）、
チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン
（Ｗ）から選ばれた元素、または前記元素を主成分とす
る合金か、前記元素を組み合わせた合金膜（代表的には
Ｍｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良
く、導電層（Ａ）１０７は窒化タンタル（ＴａＮ）、窒
化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒
化モリブデン（ＭｏＮ）で形成する。また、導電層
（Ａ）１０７は代替材料として、タングステンシリサイ
ド、チタンシリサイド、モリブデンシリサイドを適用し
ても良い。導電層（Ｂ）は低抵抗化を図るために含有す
る不純物濃度を低減させると良く、特に酸素濃度に関し
ては３０ｐｐｍ以下とすると良かった。例えば、タング
ステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで
２０μΩｃｍ以下の比抵抗値を実現することができた。
【００７０】導電層（Ａ）１０７は１０〜５０ｎｍ（好
ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１０８は
２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）
とすれば良い。本実施形態では、導電層（Ａ）１０７に
３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）１０
８には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法
で形成した。このスパッタ法による成膜では、スパッタ
用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形
成する膜の内部応力を緩和して膜の剥離を防止すること
ができる（図５（Ａ））。
【００７１】次いで、レジストからなるマスク１０９〜
１１３を形成し、それぞれのＴＦＴのゲート電極および
容量配線を形成するための第１のエッチング処理を行
う。本実施形態では第１のエッチング条件として、ＩＣ
Ｐ（Inductively Coupled Plasma:誘導結合型プラズ
マ）エッチング法を用い、エッチング用ガスにＣＦ4と
Ｃｌ 2とＯ2とを用い、それぞれのガス流量比を２５／２
５／１０ｓｃｃｍとし、１Ｐａの圧力でコイル型の電極
に５００WのＲＦ（１３．５６ＭＨｚ）電力を投入して
プラズマを生成してエッチングを行った。基板側（試料
ステージ）にも１５０WのＲＦ（１３．５６ＭＨｚ）電
力を投入し、実質的に負の自己バイアス電圧を印加す
る。この第１のエッチング条件によりＷ膜をエッチング
して第１の導電層の端部をテーパ状とする。
【００７２】この後、マスク１０９〜１１３を除去せず
に第２のエッチング条件に変え、エッチング用ガスにＣ
Ｆ4とＣｌ2とを用い、それぞれのガス流量比を３０／３
０ｓｃｃｍとし、１Ｐａの圧力でコイル型の電極に５０
０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズ
マを生成して約３０秒程度のエッチングを行った。基板
側にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し
て、実質的に負の自己バイアス電圧を印加する。ＣＦ4
とＣｌ2とを混合した第２のエッチング条件ではＷ膜お
よびＴａＮ膜とも同程度にエッチングされる。ここまで
の工程で、端部がテーパ状の導電膜（Ａ）および導電膜
（Ｂ）からなる第１の形状のゲート電極１１４〜１１
６、容量配線１１７、ソース線１１８が形成される。
【００７３】さらに、マスク１０９〜１１３を除去せず
に第２のエッチング処理を行う。ここでは、エッチング
用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス
流量比を２０／２０／２０ｓｃｃｍとし、１Ｐａの圧力
でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨ
ｚ）電力を投入して、実質的に負の自己バイアス電圧を
印加する。第２のエッチング条件によると、Ｗ膜が選択
的にエッチングされる。
【００７４】この第２のエッチング処理により、導電膜
（Ａ）１１４ａ〜１１８ａおよび導電膜（Ｂ）１１４ｂ
〜１１８ｂがエッチングされ、第２の形状のゲート電極
１１９〜１２１、容量配線１２２、ソース線１２３が形
成される。
【００７５】次いで、レジストマスク１０９〜１１３を
除去し、半導体層にｎ型不純物元素を添加する処理を行
う。第２のエッチング処理により形成されたゲート電極
１１９〜１２２をマスクとして用い、ｎ型不純物領域１
２４〜１２７が形成される。このとき形成される不純物
領域１２４〜１２７の不純物元素（リン）の濃度は、１
×１０16〜１×１０17／ｃｍ3となるようにすればよ
い。（図６（Ａ））。
【００７６】次いで、半導体層１０３、１０５の全体を
覆う第１のマスク１２８、１３０と半導体層１０４上の
第２の形状の導電層１２１と半導体層１０４の一部の領
域を覆う第２のマスク１２９を形成し、第２のドーピン
グ処理を行う。第２のドーピング処理では、半導体層１
０２上の第２の形状の導電層１１９ａを通して半導体層
１０２に第２の濃度のｎ型不純物元素を含むｎ型不純物
領域１３２、第３の濃度のｎ型不純物元素を含むｎ型不
純物領域１３１、半導体層１０４に第３の濃度のｎ型不
純物元素を含むｎ型不純物領域１３３を形成する。この
ドーピングにより形成する第２の濃度のｎ型不純物元素
を含むｎ型不純物領域１３２のリン濃度は１×１０17〜
１×１０19／ｃｍ3、第３の濃度のｎ型不純物元素を含
むｎ型不純物領域１３１、１３３のリン濃度は１×１０
20〜１×１０21／ｃｍ3となるようにする（図６
（Ｂ））。
【００７７】なお、本実施形態では、以上のように１回
のドーピング工程で、第２の濃度のｎ型不純物元素を含
むｎ型不純物領域および第３の濃度のｎ型不純物元素を
含むｎ型不純物領域を形成しているが、ドーピング工程
を２回にわけて不純物元素を添加してもよい。
【００７８】次いで、半導体層１０２、１０４の全体を
覆うマスク１３４、１３５を形成し第３のドーピング処
理を行う。ドーピングは水素希釈のジボラン（Ｂ2Ｈ6）
ガスまたは希ガスで希釈したジボランガスを用い、半導
体層１０３、１０５に第１の濃度のｐ型不純物元素を含
むｐ型不純物領域１３６、１３８及び第２の濃度のｐ型
不純物元素を含むｐ型不純物領域１３７、１３９を形成
する。第１の濃度のｐ型不純物元素を含むｐ型不純物領
域１３６、１３８は２×１０20〜３×１０21／ｃｍ3の
濃度範囲でボロンが含まれ、第２の濃度のｐ型不純物元
素を含むｐ型不純物領域１３７、１３９は、第２のテー
パ形状の導電層１２０ａ、１２２ａと重なる領域に形成
されるものであり、１×１０18〜１×１０20／ｃｍ3の
濃度範囲でボロンを含む。
【００７９】ここまでの工程により、それぞれの半導体
領域にｎ型不純物領域およびｐ型不純物領域が形成され
る（図４（Ｄ））。
【００８０】次いで、マスク１３４、１３５を除去し
て、無機層間絶縁膜１４０を形成する。窒化シリコン
膜、酸化シリコン膜、または窒化酸化シリコン膜を５０
〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さ
で形成する。本実施形態では、プラズマＣＶＤ法により
膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。もち
ろん、無機層間絶縁膜としては、酸化窒化シリコン膜に
限定されるものではなく、他のシリコンを含む絶縁膜を
単層または積層構造としてよい。
【００８１】次いで、半導体層に添加された不純物元素
を活性化する工程を行う。この活性化工程は、ファーネ
スアニール炉を用いて行う。熱アニール法としては、４
００〜７００℃、代表的には５００〜５５０℃で行えば
よく、本実施形態では、５５０℃、４時間の熱処理で活
性化処理を行った。なお、熱アニール法の他にも、レー
ザアニール法、またはラピッドサーマルアニール（ＲＴ
Ａ）法を適用することができる。
【００８２】また、無機絶縁膜１４０を形成する前に活
性化処理を行ってもよい。ただし、ゲート電極に用いた
材料が熱に弱い場合には、本実施形態のように配線等を
保護する目的で層間絶縁膜（シリコンを主成分とする絶
縁膜、例えば窒化珪素膜）を形成した後で活性化処理を
行うことが望ましい。
【００８３】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜５５０℃で１〜１２時間の熱処理を行
い、半導体層を水素化する工程を行う。本実施形態で
は、水素を約３％含む窒素雰囲気下で４１０℃、１時間
の熱処理を行う。この工程は、層間絶縁膜に含まれる水
素により半導体層のダングリングボンドを終端する工程
である。水素化の他の手段として、プラズマ水素化（プ
ラズマにより励起された水素を用いる）を行ってもよ
い。
【００８４】また、活性化処理としてレーザアニール法
を用いる場合には、上記水素化を行った後、エキシマレ
ーザやＹＡＧレーザ等のレーザ光を照射することが望ま
しい。
【００８５】次いで、無機層間絶縁膜１４０上に、有機
絶縁物材料からなる有機層間絶縁膜１４１を形成する。
本実施形態では、膜厚１．６μｍのアクリル樹脂膜を形
成した。次いで、各不純物領域に達するコンタクトホー
ルを形成するためのパターニングを行う。
【００８６】この後、透明導電膜を８０〜１２０ｎｍの
厚さで形成し、パターニングすることによって画素電極
１４２を形成する。透明導電膜には、酸化インジウム酸
化亜鉛合金（Ｉｎ2Ｏ3−ＺｎＯ）、酸化亜鉛（ＺｎＯ）
も適した材料であり、さらに可視光の透過率や導電率を
高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（Ｚ
ｎＯ：Ｇａ）等を適用することもできる。
【００８７】そして、駆動回路部２０５において、不純
物領域と電気的に接続する配線１４３〜１４６を形成す
る。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と膜
厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積
層膜をパターニングして形成する。
【００８８】また、画素部２０６においては、不純物領
域と接する配線１４６〜１５０を形成する。
【００８９】画素電極１４２は、配線１４９により半導
体層１０５と電気的に接続されている（図７（Ｂ））。
【００９０】なお、本実施形態では画素電極１４２とし
て、透明導電膜を用いた例を示したが、反射性を有する
導電性材料を用いて画素電極を形成すれば、反射型の表
示装置を作製することができる。その場合、電極を作製
する工程で画素電極を同時に形成でき、その画素電極の
材料としては、ＡｌまたはＡｇを主成分とする膜、また
はそれらの積層膜等の反射性がすぐれた材料を用いるこ
とが望ましい。
【００９１】こうして同一基板上に、駆動回路のＴＦＴ
と画素部の画素ＴＦＴとを有した基板を完成させること
ができた。駆動回路にはｎチャネル型ＴＦＴ２０１、ｐ
チャネル型ＴＦＴ２０２、画素部には画素ＴＦＴ２０
３、保持容量２０４を形成した。なお、本明細書では便
宜上このような基板をアクティブマトリクス基板と呼
ぶ。
【００９２】ここまでの工程により作製されたアクティ
ブマトリクス基板の上面図を図９に示す。なお、図９の
Ａ−Ａ'線が、図７（Ｂ）のＡ−Ａ'線に対応し、半導体
層１０４、ゲート電極１２１、配線１４７、ゲート線１
４９、ソース線１２３が形成されている。同様に図９の
Ｂ−Ｂ'線は、図７（Ｂ）のＢ−Ｂ'線に対応し、半導体
層１０５、画素電極１４２、配線１５０が形成されてい
る。
【００９３】駆動回路のｎチャネル型ＴＦＴ２０１は、
島状半導体層１０２にチャネル形成領域、ソース領域ま
たはドレイン領域１３１、第２の形状のゲート電極１１
９と重なる低濃度不純物領域１３２（このような不純物
領域をＬovともいう）を有している。このＬov領域のチ
ャネル長方向の長さは０．５〜３．０μｍ、好ましくは
１．０〜１．５μｍとしている。また、導電膜（Ａ）１
１９ａおよび導電膜（Ｂ）１１９ｂの積層からなるゲー
ト電極１１９を有している。
【００９４】駆動回路のｐチャネル型ＴＦＴ２０２は、
島状半導体層１０３にチャネル形成領域、ソース領域ま
たはドレイン領域１３６、不純物領域１３７を有してい
る。また、導電膜（Ａ）１２０ａおよび導電膜（Ｂ）１
２０ｂの積層からなるゲート電極１２０を有している。
【００９５】画素部の画素ＴＦＴ２０３には、島状半導
体層１０４にチャネル形成領域、ソース領域またはドレ
イン領域１３３、不純物領域１２６を有している。ま
た、導電膜（Ａ）１２１ａおよび導電膜（Ｂ）１２１ｂ
の積層からなるゲート電極１２１を有している。
【００９６】さらに、容量配線１２２と、ゲート絶縁膜
と同じ材料から成る絶縁膜と、ｐ型不純物元素が添加さ
れた半導体層１０５とから保持容量２０５が形成されて
いる。図７では画素ＴＦＴ２０４をダブルゲート構造と
したが、シングルゲート構造でも良いし、複数のゲート
電極を設けたマルチゲート構造としても差し支えない。
【００９７】以上の様に本発明は、画素ＴＦＴおよび駆
動回路が要求する仕様に応じて各回路を構成するＴＦＴ
の構造を最適化し、半導体装置の動作性能と信頼性を向
上させることを可能とすることができる。
【００９８】（実施形態３）本実施形態では、実施形態
２で作製したアクティブマトリクス基板から、アクティ
ブマトリクス型液晶表示装置（液晶表示パネルともい
う）を作製する工程を以下に説明する。説明には図８を
用いる。
【００９９】まず、実施形態２に従い、図７（Ｂ）の状
態のアクティブマトリクス基板を得た後、図７（Ｂ）の
アクティブマトリクス基板上に配向膜１８０を形成しラ
ビング処理を行う。なお、本実施形態では配向膜１８０
を形成する前に、アクリル樹脂膜等の有機樹脂膜をパタ
ーニングすることによって基板間隔を保持するための柱
状のスペーサ１８１を所定の位置に形成した。また、柱
状のスペーサに代えて、球状のスペーサを基板全面に散
布してもよい。
【０１００】次いで、対向基板１８２を用意する。この
対向基板には、着色層１８３、１８４、平坦化膜１８５
を形成する。赤色の着色層１８３と青色の着色層１８４
とを一部重ねて、第２遮光部を形成する。なお、図８で
は図示しないが、赤色の着色層と緑色の着色層とを一部
重ねて第１遮光部を形成する。
【０１０１】ついで、対向電極１８６を画素部に形成
し、対向基板の全面に配向膜１８７を形成し、ラビング
処理を施した。
【０１０２】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材１８８
で貼り合わせる。シール材１８８にはフィラーが混入さ
れていて、このフィラーと柱状スペーサによって均一な
間隔を持って２枚の基板が貼り合わせられる。その後、
両基板の間に液晶材料１８９を注入し、封止剤（図示せ
ず）によって完全に封止する。液晶材料１８９には公知
の液晶材料を用いれば良い。このようにして図６に示す
アクティブマトリクス型液晶表示装置が完成する。そし
て、必要があれば、アクティブマトリクス基板または対
向基板を所定の形状に分断する。さらに、公知の技術を
用いて偏光板等を適宜設けた。そして、公知の技術を用
いてＦＰＣを貼りつければよい。
【０１０３】以上のようにして作製される液晶表示パネ
ルは各種電気器具の表示部として用いることができる。
【０１０４】（実施形態４）本実施形態では、ボトムゲ
ート型ＴＦＴの作製工程に本発明を適応することも可能
である。図１０〜１１を用いてボトムゲート型ＴＦＴの
作製工程について簡単に説明する。
【０１０５】基板５０上に、酸化シリコン膜、窒化シリ
コン膜、酸化窒化シリコン膜等の絶縁膜を形成し（図示
せず）、ゲート電極を形成するために導電膜を形成し、
パターニングしてゲート電極５１を得る。導電膜には、
Ｔａ、Ｔｉ、Ｗ、Ｍｏ、ＣｒまたはＡｌから選ばれた元
素またはいずれかの元素を主成分とする導電膜を用いれ
ばよい（図１０（ａ））。
【０１０６】次いで、ゲート絶縁膜５２を形成する。ゲ
ート絶縁膜は、酸化シリコン膜、窒化シリコン膜または
酸化窒化シリコン膜の単層、もしくはいずれかの膜の積
層構造にしてもよい（図１０（ｂ））。
【０１０７】次いで、非晶質半導体膜としてアモルファ
スシリコン膜５３を熱ＣＶＤ法、プラズマＣＶＤ法、減
圧ＣＶＤ法、蒸着法またはスパッタリング法により１０
〜１１５０ｎｍ厚に形成する。なお、ゲート絶縁膜５２
とアモルファスシリコン膜５３とは、同じ成膜法で形成
することが可能であるため、両者を連続形成してもよ
い。連続形成することで、一旦大気に曝すことがなくな
り、表面の汚染を防ぐことができ、作製するＴＦＴの特
性バラツキやしきい値電圧の変動を低減することができ
る（図１０（ｃ））。
【０１０８】次いで、アモルファスシリコン膜５３に結
晶化を促進する結晶化を促進する元素を塗布して、触媒
元素含有層５４を形成する。続いて、加熱処理を行い、
結晶質シリコン膜５５を形成する。
【０１０９】結晶化工程が終わったら、結晶質シリコン
膜５５上にバリア層５６を形成する。バリア層５６は、
結晶質シリコン膜５５表面に形成されてしまった自然酸
化膜を除去した後、ヒドロキシラジカルを含むオゾン水
に曝すことで形成することができる。ここでは、室温で
ヒドロ濃度が１４ｍｇ／ｌのオゾン水に６０秒間基板を
曝すことにより、サブオキサイドを１８％以上の割合で
含む酸化シリコン膜からなるバリア層５６を形成する。
【０１１０】次いで、ゲッタリング領域となる希ガス元
素を含む第２の半導体膜５７を形成する。本実施形態で
は、Ａｒの流量を５０ｓｃｃｍ、成膜圧力を０．２Ｐ
ａ、パワー３ｋＷ、基板温度１５０℃として希ガス元素
を１×１０19〜１×１０22／ｃｍ3、好ましくは１×１
０20〜１×１０21／ｃｍ3、より好ましくは５×１０20
／ｃｍ3の濃度で含む半導体膜５７を成膜する。
【０１１１】次いで、結晶性半導体膜５５から結晶化を
促進する元素をゲッタリングサイト５７に移動させる
（ゲッタリングする）ための加熱処理を行う。加熱処理
は、ＲＴＡ法、ファーネスアニール法のいずれを用いて
もよい。この加熱処理により、結晶質半導体膜５５の触
媒元素濃度を１×１０17／ｃｍ3以下にまで減少させる
ことができる（図１０（ｄ））。そして、ゲッタリング
工程終了したら、ゲッタリング領域（第２の半導体膜）
５７をエッチングにより除去し、その後、バリア層５６
をフッ酸等で除去する。
【０１１２】次いで、後の不純物添加工程において後の
チャネル形成領域となる領域に不純物元素が添加されな
いように、絶縁膜からなるマスク５８を形成する。この
絶縁膜は、酸化シリコンで形成すればよい。続いて、結
晶質シリコン膜を保護し、添加される不純物の濃度を制
御するための絶縁膜５９を１００〜４００ｎｍ厚で形成
する。この絶縁膜は、不純物元素を添加する時に結晶質
シリコン膜が直接プラズマに曝されないようにするため
と、さらに、微妙な濃度制御を可能にするという役割を
果たしている。
【０１１３】次いで、レジストからなるマスクを用い
て、後のｎチャネル型ＴＦＴの活性層となる結晶質シリ
コン膜にｎ型を付与する不純物元素、後のｐチャネル型
ＴＦＴの活性層となる結晶質シリコン膜にｐ型不純物元
素を添加して、ソース領域、ドレイン領域、ＬＤＤ領域
を形成する（図１０（ｅ））。
【０１１４】次いで、結晶質シリコン膜に添加された不
純物元素を活性化する工程を行う（図１１（ａ））。続
いて、結晶質シリコン膜上のマスク５８および絶縁膜５
９を除去し、結晶質シリコン膜を例えば、図９で示す半
導体層（１０４）のような形状にパターニングした後、
層間絶縁膜６０を形成する。層間絶縁膜は、酸化シリコ
ン膜、窒化シリコン膜、酸化窒化シリコン膜等の絶縁膜
から５００〜１５００ｎｍ厚で形成する（図１１
（ｂ））。
【０１１５】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールを形成し
て、各ＴＦＴを電気的に接続するための配線６１〜６６
を形成する（図１１（ｃ））。
【０１１６】以上のように本発明を適用して、同一基板
上にｎチャネル型ＴＦＴ８０（ゲート５１、ゲート絶縁
膜５２、チャネル形成領域６９、ＬＤＤ領域６８、ソー
ス領域又はドレイン領域６７、配線６１〜６３を有す
る）およびｐチャネル型ＴＦＴ８１（ゲート５１、ゲー
ト絶縁膜５２、チャネル形成領域７１、ソース領域又は
ドレイン領域７０、配線６４〜６６を有する）を形成す
ることができる。本発明は、ＴＦＴの形状に関わること
なく適応することができる。
【０１１７】（実施形態５）本発明を実施して形成され
たＣＭＯＳ回路や画素部はアクティブマトリクス型液晶
ディスプレイ（液晶表示装置）に用いることができる。
即ち、それら液晶表示装置を表示部に組み込んだ電気器
具全てに本発明を実施できる。
【０１１８】その様な電気器具としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、パーソナルコンピュータ、携帯情報端
末（モバイルコンピュータ、携帯電話または電子書籍
等）などが挙げられる。それらの一例を図１２、図１３
及び図１４に示す。
【０１１９】図１２（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。
【０１２０】図１２（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。
【０１２１】図１２（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。
【０１２２】図１２（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。
【０１２３】図１２（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。
【０１２４】図１２（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。
【０１２５】図１３（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。
【０１２６】図１３（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。
【０１２７】なお、図１３（Ｃ）は、図１３（Ａ）及び
図１３（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
形態は三板式の例を示したが、特に限定されず、例えば
単板式であってもよい。また、図１３（Ｃ）中において
矢印で示した光路に実施者が適宜、光学レンズや、偏光
機能を有するフィルムや、位相差を調節するためのフィ
ルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２８】また、図１３（Ｄ）は、図１３（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施形態では、光源光学系２８０１は、リフレク
ター２８１１、光源２８１２、レンズアレイ２８１３、
２８１４、偏光変換素子２８１５、集光レンズ２８１６
で構成される。なお、図１３（Ｄ）に示した光源光学系
は一例であって特に限定されない。例えば、光源光学系
に実施者が適宜、光学レンズや、偏光機能を有するフィ
ルムや、位相差を調節するフィルム、ＩＲフィルム等の
光学系を設けてもよい。
【０１２９】ただし、図１３に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の液晶表示装置の適用例は図示していな
い。
【０１３０】図１４（Ａ）は携帯電話であり、３００１
は表示用パネル、３００２は操作用パネルである。表示
用パネル３００１と操作用パネル３００２とは接続部３
００３において接続されている。接続部３００３におけ
る、表示用パネル３００１の表示部３００４が設けられ
ている面と操作用パネル３００２の操作キー３００６が
設けられている面との角度θは、任意に変えることがで
きる。さらに、音声出力部３００５、操作キー３００
６、電源スイッチ３００７、音声入力部３００８を有し
ている。
【０１３１】図１４（Ｂ）は携帯書籍（電子書籍）であ
り、本体３１０１、表示部３１０２、３１０３、記憶媒
体３１０４、操作スイッチ３１０５、アンテナ３１０６
等を含む。
【０１３２】図１４（Ｃ）はディスプレイであり、本体
３２０１、支持台３２０２、表示部３２０３等を含む。
【０１３３】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電気器具に適用することが可能であ
る。
【０１３４】
【発明の効果】本発明を適用することにより、「エッチ
ングストッパーとして、エッチングに十分耐え、半導体
膜をエッチャントから保護すること」、「ゲッタリング
のための加熱処理の際に、酸化膜中を不純物が移動でき
ること」、「再現性がよいこと」を満たすバリア層を形
成する方法を実現することができ、このようなバリア層
を用いて半導体膜に含まれる不純物元素をゲッタリング
することにより、含有不純物元素の少ない良好な半導体
膜を作製することができる。また、このような良好な半
導体膜を用いて、半導体装置を作製することにより、信
頼性や特性の高い半導体装置を実現することができる。
【図面の簡単な説明】
【図１】 ６種のバリア層を用いてゲッタリングの可否
を比較した結果を示す図。
【図２】 バリア層をＥＳＣＡ分析した結果を示す図。
【図３】 バリア層に含まれるサブオキサイドの割合を
示す図。
【図４】 本発明の実施の一形態である工程を示す図
（その１）。
【図５】 本発明の実施の一形態である工程を示す図
（その２）。
【図６】 本発明の実施の一形態である工程を示す図
（その３）。
【図７】 本発明の実施の一形態である工程を示す図
（その４）。
【図８】 本発明の実施の一形態である工程を示す図
（その５）。
【図９】 本発明を適用して形成した表示装置画素部の
上面図。
【図１０】 本発明の実施の一形態を示す図（その
１）。
【図１１】 本発明の実施の一形態を示す図（その
２）。
【図１２】 本発明を用いて作製された表示装置を表示
部に用いた電気器具の一例を示す図。
【図１３】 本発明を用いて作製された表示装置を表示
部に用いた電気器具の一例を示す図。
【図１４】 本発明を用いて作製された表示装置を表示
部に用いた電気器具の一例を示す図。
【図１５】 本発明を用いて作製された半導体装置の半
導体層をＳＩＭＳで測定した結果を示す図。
【符号の説明】
１２ 非晶質シリコン膜 １３ 触媒元素含有層 １４ 結晶性シリコン膜 １５ バリア層 １６ 第２の半導体膜（ゲッタリング領域）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浜谷 敏次 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 大沼 英人 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 牧田 直樹 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F052 AA02 AA11 AA17 AA24 BA07 BB07 DA02 DB02 DB03 DB04 DB07 EA12 EA16 FA06 FA19 JA01 JA04 5F110 AA01 BB01 BB04 CC02 CC08 DD02 DD03 DD13 DD14 DD15 DD17 EE03 EE04 EE05 EE06 EE14 EE23 EE28 EE44 FF02 FF03 FF04 FF09 FF28 FF30 GG02 GG13 GG25 GG28 GG32 GG42 GG43 GG45 GG47 GG51 HJ01 HJ04 HJ23 HL04 HL06 HL07 HL11 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN35 NN72 PP01 PP02 PP03 PP04 PP10 PP29 PP34 PP35 QQ04 QQ09 QQ11 QQ23 QQ24 QQ25 QQ28 QQ30

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】絶縁体上に第１の非晶質半導体膜を形成
    し、 前記第１の非晶質半導体膜に結晶化を促進する元素を添
    加し第１の加熱処理をして結晶質半導体膜を形成し、 前記結晶質半導体膜上にバリア層を形成し、 前記バリア層上に第２の非晶質半導体膜を形成し、 第２の加熱処理をして前記結晶質半導体膜に含まれる結
    晶化を促進する元素をゲッタリングし、 前記バリア層はサブオキサイドを含む膜であることを特
    徴とする半導体装置の作製方法。
  2. 【請求項２】絶縁体上に第２の非晶質半導体膜を形成
    し、 前記第１の非晶質半導体膜上にマスク絶縁膜を形成し、
    選択的に結晶化を促進する元素を添加し、第１の加熱処
    理をして結晶質半導体膜を形成し、 前記結晶質半導体膜上にバリア層を形成し、 前記バリア層上に第２の非晶質半導体膜を形成し、 第２の加熱処理をして前記結晶質半導体膜に含まれる結
    晶化を促進する元素をゲッタリングし、 前記バリア層はサブオキサイドを含む膜であることを特
    徴とする半導体装置の作製方法。
  3. 【請求項３】絶縁体上に第１の非晶質半導体膜を形成
    し、 前記第１の非晶質半導体膜に結晶化を促進する元素を添
    加し第１の加熱処理して結晶質半導体膜を形成し、 前記結晶質半導体膜上にバリア層を形成し、 前記バリア層上に第２の非晶質半導体膜を形成し、 第２の加熱処理をして前記結晶質半導体膜に含まれる結
    晶化を促進する元素をゲッタリングし、 前記バリア層はサブオキサイドを含む酸化膜であり、 前記第２の非晶質半導体膜にはゲッタリング作用を有す
    る元素が含まれていることを特徴とする半導体装置の作
    製方法。
  4. 【請求項４】絶縁体上に第２の非晶質半導体膜を形成
    し、 前記第１の非晶質半導体膜上にマスク絶縁膜を形成し、
    選択的に結晶化を促進する元素を添加し、第１の加熱処
    理をして結晶質半導体膜を形成し、 前記結晶質半導体膜上にバリア層を形成し、 前記バリア層上に第２の非晶質半導体膜を形成し、 第２の加熱処理をして前記結晶質半導体膜に含まれる結
    晶化を促進する元素をゲッタリングし、 前記バリア層はサブオキサイドを含む酸化膜であり、 前記第２の非晶質半導体膜にはゲッタリング作用を有す
    る元素が含まれていることを特徴とする半導体装置の作
    製方法。
  5. 【請求項５】請求項１乃至請求項４のいずれか一におい
    て、前記バリア層は酸化シリコン膜であって、前記バリ
    ア層に含まれるサブオキサイドの割合は、１８％以上で
    あることを特徴とする半導体装置の作製方法。
  6. 【請求項６】請求項１乃至請求項４のいずれか一におい
    て、前記バリア層に含まれるサブオキサイドの割合は、
    ＥＳＣＡ（Electron Spectroscopy for Chemical Analy
    sis）分析により測定されたものであることを特徴とす
    る半導体装置の作製方法。
  7. 【請求項７】請求項１乃至請求項４のいずれか一におい
    て、前記バリア層は結晶質半導体膜の表面をオゾンを含
    む水溶液に曝して酸化することにより形成されることを
    特徴とする半導体装置の作製方法。
  8. 【請求項８】請求項１乃至請求項４のいずれか一におい
    て、前記バリア層はＳｉＨ4ガスおよびＮ2Ｏガスを材料
    ガスとしてプラズマＣＶＤ法で形成されることを特徴と
    する半導体装置の作製方法。
  9. 【請求項９】請求項３または請求項４において、前記ゲ
    ッタリング作用を有する元素は、アルゴン、キセノン、
    クリプトンまたはネオンのいずれかの希ガス元素である
    ことを特徴とする半導体装置の作製方法。
  10. 【請求項１０】請求項３または請求項４において、前記
    ゲッタリング作用を有する元素は、周期表の１５族に属
    する元素であることを特徴とする半導体装置の作製方
    法。
  11. 【請求項１１】請求項３または請求項４において、前記
    ゲッタリング作用を有する元素は、周期表の１５族に属
    する元素および周期表の１３族に属する元素であること
    を特徴とする半導体装置の作製方法。
  12. 【請求項１２】請求項１乃至請求項４のいずれか一にお
    いて、前記第１の加熱処理の後、前記結晶質半導体膜に
    レーザ光を照射するむことを特徴とする半導体装置の作
    製方法。
  13. 【請求項１３】請求項１乃至請求項４のいずれか一にお
    いて、前記第２の加熱処理後、前記第２の半導体膜をエ
    ッチングにより除去した後に前記バリア層を除去するこ
    とを特徴とする半導体装置の作製方法。
  14. 【請求項１４】請求項１乃至請求項４のいずれか一にお
    いて、前記結晶化を促進する元素はＮｉ、Ｆｅ、Ｃｏ、
    Ｓｎ、Ｐｂ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃ
    ｕ、Ａｕのいずれか一種または複数種の元素であること
    を特徴とする半導体装置の作製方法。
  15. 【請求項１５】請求項１乃至請求項１４に記載された作
    製方法により作製されたことを特徴とする半導体装置。
  16. 【請求項１６】絶縁表面上に形成された半導体層、ゲー
    ト絶縁膜およびゲート電極を含む半導体装置であって、 前記半導体層中において、前記半導体層の膜厚方向で結
    晶化を促進する元素の濃度勾配を有していることを特徴
    とする半導体装置。
  17. 【請求項１７】絶縁表面上に形成された半導体層、ゲー
    ト絶縁膜およびゲート電極を含む半導体装置であって、 前記半導体層中において、前記半導体層の膜厚方向で結
    晶化を促進する元素の濃度勾配を有し、前記半導体層の
    表面側が前記半導体層の基板側より前記結晶化を促進す
    る元素の濃度が高くなっていることを特徴とする半導体
    装置。
  18. 【請求項１８】請求項１６または請求項１７において、
    前記結晶化を促進する元素はＮｉ、Ｆｅ、Ｃｏ、Ｓｎ、
    Ｐｂ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａ
    ｕのいずれか一種または複数種の元素であることを特徴
    とする半導体装置。
  19. 【請求項１９】請求項１６または請求項１７において、
    前記半導体層の表面における平均面粗さＲａが４．７〜
    ８．３ｎｍであることを特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021106217A (ja) * 2019-12-26 2021-07-26 東京エレクトロン株式会社 膜形成方法及び膜形成装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6306694B1 (en) * 1999-03-12 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device
US6512504B1 (en) 1999-04-27 2003-01-28 Semiconductor Energy Laborayory Co., Ltd. Electronic device and electronic apparatus
US7503975B2 (en) * 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
US7507617B2 (en) * 2003-12-25 2009-03-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR100640213B1 (ko) * 2003-12-29 2006-10-31 엘지.필립스 엘시디 주식회사 폴리실리콘 액정표시소자 제조방법
JP4063266B2 (ja) * 2004-09-30 2008-03-19 セイコーエプソン株式会社 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器
US7527976B2 (en) * 2005-02-18 2009-05-05 Freescale Semiconductor, Inc. Processes for testing a region for an analyte and a process for forming an electronic device
CN102443769B (zh) * 2010-10-11 2013-11-27 北大方正集团有限公司 Pvd假片的回收方法
WO2020074999A1 (ja) 2018-10-12 2020-04-16 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN115498071B (zh) * 2022-09-20 2024-05-14 通威太阳能（成都）有限公司 电池的制备方法、电池和电子产品

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612250A (en) * 1993-12-01 1997-03-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a catalyst
JP3562590B2 (ja) 1993-12-01 2004-09-08 株式会社半導体エネルギー研究所 半導体装置作製方法
TW279275B (ja) * 1993-12-27 1996-06-21 Sharp Kk
TW273639B (en) * 1994-07-01 1996-04-01 Handotai Energy Kenkyusho Kk Method for producing semiconductor device
JPH08139021A (ja) * 1994-09-15 1996-05-31 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3645378B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100440083B1 (ko) * 1996-01-23 2004-10-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체박막제작방법
JPH1022289A (ja) 1996-07-08 1998-01-23 Toshiba Corp 半導体装置およびその製造方法
US5981974A (en) * 1996-09-30 1999-11-09 Sharp Kabushiki Kaisha Semiconductor device and method for fabricating the same
US6743700B2 (en) * 2001-06-01 2004-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device and method of their production

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021106217A (ja) * 2019-12-26 2021-07-26 東京エレクトロン株式会社 膜形成方法及び膜形成装置
JP7341052B2 (ja) 2019-12-26 2023-09-08 東京エレクトロン株式会社 膜形成方法及び膜形成装置

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