WO2020074999A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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WO2020074999A1
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oxide
conductor
transistor
hydrogen
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山崎舜平
小松良寛
大野敏和
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株式会社半導体エネルギー研究所
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device. Further, one embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor circuit such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one mode of a semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a storage device, a semiconductor circuit, an imaging device, an electronic device, or the like can be said to have a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method. Further, one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • CMOS complementary metal-oxide-semiconductor
  • IC integrated circuit
  • image display device also simply referred to as a display device
  • Silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are drawing attention as other materials.
  • CAAC c-axis aligned crystalline
  • nc nanocrystalline
  • Non-Patent Document 1 and Non-Patent Document 2 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • One object of one embodiment of the present invention is to provide a highly reliable semiconductor device. Another object of one embodiment of the present invention is to provide a semiconductor device having favorable electric characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device with high on-state current. Another object of one embodiment of the present invention is to provide a semiconductor device which can be miniaturized or highly integrated. Another object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
  • One embodiment of the present invention is a semiconductor device including a transistor and an insulator provided so as to surround the transistor, the insulator having a barrier property against hydrogen, and the transistor including an oxide.
  • a conductor the conductor has nitrogen and a metal, the conductor has a property of extracting hydrogen, and the conductor has a hydrogen concentration of 2.0 ⁇ 10 19 atoms. / Cm 3 or more and 1.0 ⁇ 10 21 atoms / cm 3 or less, and at least part of hydrogen atoms contained in the region is bonded to nitrogen atoms.
  • Another embodiment of the present invention is a semiconductor device including a transistor and an insulator provided so as to surround the transistor, the insulator having a barrier property against hydrogen, and the transistor being oxidized. And a conductor, the oxide has a channel formation region, the conductor has nitrogen and a metal, and the conductor has a property of extracting hydrogen and has a conductivity.
  • the body has a region in which the hydrogen concentration is higher than that in the channel formation region, and at least part of hydrogen atoms contained in the region is bonded to nitrogen atoms.
  • Another embodiment of the present invention is a semiconductor device including a transistor, a conductor, and an insulator provided so as to surround the transistor and the conductor, and the insulator has a barrier property against hydrogen.
  • the transistor has an oxide
  • the conductor has nitrogen and a metal
  • the conductor has a property of extracting hydrogen
  • the conductor has a hydrogen concentration of 2.0 ⁇ . It has a region of 10 19 atoms / cm 3 or more and 1.0 ⁇ 10 21 atoms / cm 3 or less, and at least part of hydrogen atoms contained in the region is bonded to a nitrogen atom.
  • Another embodiment of the present invention is a semiconductor device including a plurality of transistors and an insulator provided so as to surround the plurality of transistors, the insulator having a barrier property against hydrogen.
  • the transistor has an oxide and a conductor, the conductor has nitrogen and a metal, the conductor has a property of extracting hydrogen, and the conductor has a hydrogen concentration of 2 It has a region of 0.0 ⁇ 10 19 atoms / cm 3 or more and 1.0 ⁇ 10 21 atoms / cm 3 or less, and at least part of hydrogen atoms contained in the region is bonded to a nitrogen atom.
  • heat treatment is performed at 350 ° C to 700 ° C inclusive so that hydrogen in the oxide is absorbed by the insulator.
  • the metal is preferably tantalum.
  • the insulator preferably contains nitrogen and silicon.
  • the oxide contains indium, an element M (M is aluminum, gallium, yttrium, or tin) and zinc.
  • another embodiment of the present invention is to provide a first insulator, a first oxide over the first insulator, a second oxide over the first oxide, and a second oxide over the first oxide.
  • Each has a first region in contact with the body, each of the second conductor and the third conductor has nitrogen and a metal, and each of the second conductor and the third conductor has , extracting the hydrogen has a physical property, each of the second conductor and the third conductor, the hydrogen concentration of 2.0 ⁇ 10 19 atoms / cm 3 or more 1.0 ⁇ 10 21 atoms / c 3 is below a second region, at least part of the hydrogen atoms contained in the second region is attached to the nitrogen atom.
  • the metal is preferably tantalum.
  • each of the first insulator and the third insulator preferably contains nitrogen and silicon.
  • the first oxide preferably contains indium, an element M (M is aluminum, gallium, yttrium, or tin), and zinc.
  • a semiconductor device with favorable reliability can be provided. Further, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided. According to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. Further, according to one embodiment of the present invention, a semiconductor device which can be miniaturized or highly integrated can be provided. Further, according to one embodiment of the present invention, a low power consumption semiconductor device can be provided.
  • FIG. 1A to 1C are schematic views illustrating a semiconductor device according to the present invention.
  • FIG. 2A is a top view of a semiconductor device according to one embodiment of the present invention.
  • 2B to 2D are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • 3A and 3B are cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIG. 4A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4B and 4C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 5A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 5B and 5C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 6A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 6B and 6C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7B and 7C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 8A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 8B and 8C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 9A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 9B and 9C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 10A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 10B and 10C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 11A is a top view illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 11B and 11C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 12A to 12C are cross-sectional views illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 13 is a cross-sectional view illustrating the structure of the memory device according to one embodiment of the present invention.
  • FIG. 14 is a cross-sectional view illustrating the structure of the memory device according to one embodiment of the present invention.
  • FIG. 15A is a block diagram illustrating a structural example of a memory device according to one embodiment of the present invention.
  • FIG. 15B is a schematic diagram illustrating a configuration example of a memory device according to one embodiment of the present invention.
  • FIG. 16A to 16H are circuit diagrams illustrating a structural example of a memory device according to one embodiment of the present invention.
  • FIG. 17A is a block diagram of a semiconductor device according to one embodiment of the present invention.
  • FIG. 17B is a schematic view of a semiconductor device according to one embodiment of the present invention.
  • 18A to 18E are schematic views of a memory device according to one embodiment of the present invention.
  • 19A to 19H are diagrams illustrating an electronic device according to one embodiment of the present invention.
  • 20A to 20E are diagrams illustrating the measurement results of the XRD spectrum of the sample according to the example.
  • 21A to 21E are views for explaining cross-sectional STEM images of samples according to the example.
  • FIG. 17A is a block diagram of a semiconductor device according to one embodiment of the present invention.
  • FIG. 17B is a schematic view of a semiconductor device according to one embodiment of the present invention.
  • 18A to 18E are schematic views of a memory device according to one embodiment of the present
  • FIG. 22 is a diagram for explaining the calculation results of the film thickness of the oxide film and the layer and the resistivity of the sample according to the example.
  • 23A and 23B are diagrams showing the results of SIMS analysis of Examples.
  • FIG. 24A is a deuterium D concentration profile in the tantalum nitride of this example.
  • FIG. 24B is a concentration profile obtained by adding the hydrogen H concentration and the deuterium D concentration in the tantalum nitride of this example.
  • FIG. 25 is a profile of oxygen ( 18 O) concentration in tantalum nitride of this example.
  • the size, the layer thickness, or the region is exaggerated for clarity in some cases. Therefore, it is not necessarily limited to that scale.
  • the drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings.
  • a layer, a resist mask, or the like may be unintentionally reduced due to a process such as etching, but this may not be reflected in the drawing for easy understanding.
  • the same reference numerals are commonly used in different drawings for the same portions or portions having similar functions, and repeated description thereof may be omitted.
  • the hatch pattern may be the same and may not be given a reference numeral.
  • top views also referred to as “plan views”
  • perspective views description of some components may be omitted.
  • hidden lines and the like may be omitted.
  • ordinal numbers given as first, second, and the like are used for convenience, and do not indicate the order of steps or the order of lamination. Therefore, for example, “first” can be replaced with “second” or “third” as appropriate.
  • ordinal numbers described in this specification and the like may be different from the ordinal numbers used to specify one embodiment of the present invention.
  • X and Y are connected, the case where X and Y are electrically connected, and the case where X and Y function
  • X and Y function
  • X and Y are objects (for example, an apparatus, an element, a circuit, a wiring, an electrode, a terminal, a conductive film, a layer, and the like).
  • a transistor is an element having at least three terminals including a gate, a drain, and a source. And a region (hereinafter, also referred to as a channel formation region) in which a channel is formed between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), A current can flow between the source and the drain via the channel formation region.
  • a channel formation region refers to a region through which current mainly flows.
  • the functions of the source and the drain may be switched when transistors having different polarities are used or when the direction of current changes in circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” can be interchanged in some cases.
  • the channel length means, for example, in a top view of a transistor, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other or a source in a channel formation region.
  • the channel length does not always have the same value in all regions. That is, the channel length of one transistor may not be set to one value. Therefore, in this specification, the channel length is any one value, the maximum value, the minimum value, or the average value in the channel formation region.
  • the channel width is, for example, in a top view of a transistor, a region in which a semiconductor (or a portion of a semiconductor in which a current flows) and a gate electrode overlap with each other in a top view of a transistor, or a channel formation region in a channel length direction Is the length of the channel formation region in the vertical direction.
  • the channel width does not always have the same value in all regions. That is, the channel width of one transistor may not be set to one value. Therefore, in this specification, the channel width is any one value, the maximum value, the minimum value, or the average value in the channel formation region.
  • a channel width in a region where a channel is actually formed (hereinafter also referred to as an “effective channel width”) and a channel width shown in a top view of the transistor. (Hereinafter, also referred to as “apparent channel width”).
  • the effective channel width becomes larger than the apparent channel width, and the effect thereof may not be negligible.
  • the proportion of a channel formation region formed on the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
  • a simple term “channel width” may refer to an apparent channel width.
  • a simple term “channel width” may refer to an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • an impurity in a semiconductor refers to, for example, elements other than the main components of the semiconductor.
  • an element having a concentration of less than 0.1 atomic% can be regarded as an impurity. Due to the inclusion of impurities, for example, the defect level density of the semiconductor may increase and the crystallinity may decrease.
  • examples of impurities that change the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • transition metals other than the main component such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen. Water may also function as an impurity. Further, oxygen vacancies may be formed in the oxide semiconductor due to the mixture of impurities, for example.
  • silicon oxynitride has a higher oxygen content than nitrogen as its composition. Further, silicon oxynitride has a composition containing more nitrogen than oxygen.
  • the term “insulator” can be replaced with an insulating film or an insulating layer.
  • the term “conductor” can be referred to as a conductive film or a conductive layer.
  • the term “semiconductor” can be restated as a semiconductor film or a semiconductor layer.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° or more and 10 ° or less. Therefore, the case where the angle is ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel refers to a state in which two straight lines are arranged at an angle of ⁇ 30 ° or more and 30 ° or less.
  • “Vertical” means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, a case where the angle is 85 ° or more and 95 ° or less is also included.
  • substantially perpendicular refers to a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (Oxide Semiconductor or simply OS), and the like. For example, when a metal oxide is used for a semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, the term “OS transistor” can be rephrased as a transistor including a metal oxide or an oxide semiconductor.
  • normally-off means that when a potential is not applied to the gate or a ground potential is applied to the gate, the drain current per channel width of 1 ⁇ m flowing in the transistor is 1 ⁇ 10 ⁇ at room temperature. It is 20 A or less, 1 ⁇ 10 ⁇ 18 A or less at 85 ° C., or 1 ⁇ 10 ⁇ 16 A or less at 125 ° C.
  • the semiconductor device of one embodiment of the present invention includes the transistor 200 and the insulator 20 which is provided so as to surround the transistor 200.
  • the insulator 20 surrounds the transistor 200 means that the insulator 20 is provided so as to be located on at least part of the upper surface, at least part of the side surface, and at least part of the lower surface of the transistor 200. Point In particular, it is more preferable that the insulators 20 are provided so as to face each other with the transistor 200 interposed therebetween. For example, it is preferable that the insulator 20 be arranged vertically above and below the transistor 200, or that the insulator 20 be horizontally arranged around the transistor 200.
  • FIG. 1A illustrates the structure in which the insulator 20 entirely surrounds the outer periphery of the transistor 200, but the structure is not limited to this.
  • the insulator 20 may have a region which does not overlap with part of the transistor 200.
  • another component may be located between the insulator 20 and the transistor 200. Examples of the other components include a conductor connected to the transistor 200, an insulator that protects the transistor 200, and the like.
  • the transistor 200 includes the oxide 30, the conductor 42 (the conductor 42a, and the conductor 42b) in contact with part of the oxide 30, and the conductor 60 having a region overlapping with the oxide 30.
  • the oxide 30 has a channel formation region of the transistor 200.
  • the conductor 60 functions as a gate electrode of the transistor 200, and the conductor 42 functions as a source electrode or a drain electrode of the transistor 200.
  • a metal oxide functioning as a semiconductor (hereinafter also referred to as an oxide semiconductor) be used for the oxide 30 having a channel formation region.
  • an oxide semiconductor a metal oxide functioning as a semiconductor
  • a transistor including the above metal oxide in a channel formation region has an extremely small leakage current (off current) in a non-conduction state, so that a semiconductor device with low power consumption can be provided.
  • the metal oxide can be formed by a sputtering method or the like, it can be used for a transistor included in a highly integrated semiconductor device. The details of the metal oxide (oxide semiconductor) will be described later.
  • V 2 O 3 oxygen deficiency
  • the above defect levels may include trap levels.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear and may behave like a fixed charge. Therefore, a transistor including a metal oxide with a high trap level density in a channel formation region might have unstable electrical characteristics.
  • Impurities of metal oxides include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to be water, which may cause oxygen vacancies in the metal oxide. If the channel formation region in the metal oxide contains oxygen vacancies, the transistor might have normally-on characteristics. Furthermore, (sometimes referred to as V O H.) Oxygen defects containing the hydrogen deficiency functions as a donor, sometimes electrons serving as carriers are generated. In addition, part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including a metal oxide containing high concentration of hydrogen is likely to have normally-on characteristics.
  • the conductor 42 (the conductor 42a and the conductor 42b) is preferably made of a conductive material having a characteristic that hydrogen easily diffuses into the conductor 42, and hydrogen in the oxide 30 is the conductor 42. More preferably, it is made of a conductive material having a property of easily diffusing into.
  • the hydrogen of the oxide 30 diffuses into the conductor 42, so that the hydrogen concentration of the oxide 30 is reduced and stable electrical characteristics can be given to the transistor 200. Note that in this specification and the like, the ease with which hydrogen in an oxide diffuses to a conductor is referred to as that the conductor can easily extract (absorb) hydrogen in the oxide.
  • a conductive metal nitride as the conductor of the conductive material.
  • the metal nitride include nitride containing tantalum, nitride containing titanium, nitride containing molybdenum, nitride containing tungsten, nitride containing tantalum and aluminum, nitride containing titanium and aluminum, and the like. Can be mentioned.
  • a nitride containing tantalum is particularly preferable.
  • the compositional formula of the nitride containing tantalum preferably satisfies TaNx (x is a real number greater than 0 and not greater than 1.67).
  • a nitride containing tantalum may have oxygen. Therefore, a nitride containing tantalum includes metal tantalum, tantalum nitride, tantalum nitride oxide, tantalum oxynitride, and the like.
  • hydrogen in the oxide 30 diffuses to the conductor 42 in the heat treatment in the steps after the formation of the conductive film to be the conductor 42, and hydrogen in the oxide 30 is diffused.
  • the concentration can be reduced.
  • hydrogen diffused into the metal nitride may remain in the metal nitride.
  • a part of hydrogen diffused in the metal nitride is bonded to a nitrogen atom in the metal nitride as a hydrogen atom.
  • the hydrogen atoms combine with the nitrogen atoms to make it difficult for them to diffuse and easily stay in the metal nitride. In other words, hydrogen may be absorbed by the metal nitride (gettering).
  • the conductor 42 since hydrogen in the oxide 30 is absorbed by the conductor 42 by performing the heat treatment, the conductor 42 has a region with a higher hydrogen concentration than before the heat treatment. Specifically, in the case where heat treatment in a step after formation of a conductive film to be the conductor 42 is performed at higher than or equal to 350 ° C and lower than or equal to 700 ° C, the conductor 42 has a hydrogen concentration of 1 x 10 19 atoms / cm 3 or more and 1 ⁇ 10 22 atoms / cm 3 or less, 1.5 ⁇ 10 19 atoms / cm 3 or more, 5 ⁇ 10 21 atoms / cm 3 or less, or 2 ⁇ 10 19 atoms / cm 3 or more, 1 ⁇ 10 21 atoms / cm 3 or more It has a region of 3 cm 3 or less.
  • the conductor that can use the metal nitride is not limited to the conductor 42.
  • the above metal nitride may be used for the conductor 60.
  • the metal nitride may be used for both the conductor 42 and the conductor 60. Note that when the transistor 200 has a structure in which the metal nitride is used for the conductor 60 and the low resistance region is formed in the oxide 30, the transistor 200 may not necessarily include the conductor 42.
  • the transistor 200 be surrounded by an insulator having a function of suppressing diffusion of hydrogen (eg, at least one of hydrogen atoms and hydrogen molecules). That is, it is preferable to use the insulator for the insulator 20.
  • an insulator having a function of suppressing diffusion of hydrogen eg, at least one of hydrogen atoms and hydrogen molecules.
  • the insulator 20 has a low hydrogen concentration. By lowering the hydrogen concentration of the insulator 20, it is possible to prevent hydrogen from being mixed into the oxide 30.
  • the insulating material used for the insulator 20 preferably has a function of suppressing diffusion of oxygen in addition to a function of suppressing diffusion of hydrogen.
  • oxygen contained in the components of the transistor 200 is prevented from being released to the outside of the insulator 20 and provided to the outside of the insulator 20.
  • Hydrogen contained in the structure can be prevented from being mixed into the oxide 30. Therefore, it is possible to provide a transistor in which variation in electrical characteristics is suppressed, stable electrical characteristics are obtained, and reliability is improved.
  • the insulator 20 it is preferable to use silicon nitride as the insulator 20. Silicon nitride is preferable because it has a function of suppressing diffusion of hydrogen.
  • the insulator 20 is preferably formed by a sputtering method. Specifically, a silicon target is used for forming the insulator 20, and a mixed gas of argon and nitrogen is used as a sputtering gas. Since hydrogen is not used for forming the insulator 20, the hydrogen concentration in the insulator 20 can be reduced. Further, as the insulator 20, an insulator containing an oxide of one or both of aluminum and hafnium may be used.
  • the insulator 20 is illustrated as a single layer in FIG. 1A, it may have a laminated structure, and an insulating material capable of supplying oxygen to the oxide 30 and an insulating material having a function of suppressing diffusion of hydrogen. It may be laminated with a material. By providing the insulator 20 with the stacked structure, oxygen can be supplied to the oxide 30 to reduce oxygen vacancies in the oxide 30, and hydrogen contained in the structure provided outside the insulator 20 can be reduced. However, it is possible to prevent the oxide 30 from being mixed.
  • the insulator 20 may be a stack of an insulating material having a function of suppressing oxygen diffusion and an insulating material having a function of suppressing hydrogen diffusion.
  • the insulator 20 By forming the insulator 20 into the stacked structure, oxygen contained in the components of the transistor 200 is prevented from being released to the outside of the insulator 20 and is provided outside the insulator 20. Hydrogen contained in the structure can be prevented from being mixed into the oxide 30. Therefore, it is possible to provide a transistor in which variation in electrical characteristics is suppressed, stable electrical characteristics are obtained, and reliability is improved.
  • the insulating material capable of supplying oxygen to the oxide 30 or having a function of suppressing diffusion of oxygen for example, aluminum oxide is preferably used, and aluminum oxide formed by a sputtering method is used. It is more preferable to use.
  • a method for manufacturing the insulator 20 having a stacked structure for example, aluminum oxide is formed by a sputtering method so as to surround the transistor 200, and silicon nitride is formed by a sputtering method so as to surround the aluminum oxide. Good.
  • the semiconductor device of one embodiment of the present invention may include an insulator 20, a transistor 200, and a conductor 40 (a conductor 40a and a conductor 40b).
  • the conductor 40 is electrically connected to the transistor 200 and functions as a plug.
  • the metal nitride may be provided in a region surrounded by the insulator 20 and near the transistor 200.
  • the metal nitride may be used for the conductor 40.
  • hydrogen in the oxide 30 diffuses into the conductor 40, and the hydrogen concentration of the oxide 30 can be reduced.
  • the hydrogen diffused in the conductor 40 may be released to the outside of the insulator 20.
  • the hydrogen in the oxide 30 diffuses into the metal nitride through a component located between the oxide 30 and the metal nitride, the hydrogen is contained in the region surrounded by the insulator 20 and the transistor is formed.
  • the metal nitride provided in the vicinity of 200 does not have to be in contact with the oxide 30 or the transistor 200.
  • FIG. 1A and 1B show a structure in which the insulator 20 surrounds one transistor 200, the present invention is not limited to this. As illustrated in FIG. 1C, the insulator 20 may surround the plurality of transistors 200.
  • the insulator 20 may be composed of a plurality of insulators.
  • the insulator 20 may be composed of an insulator 20a and an insulator 20b.
  • an insulating material that can be used for the insulator 20 can be used.
  • the insulator 20a and the insulator 20b may be made of the same material or different materials.
  • an insulator 20a may be formed, a plurality of transistors 200 may be formed over the insulator 20a, and an insulator 20b may be formed over the plurality of transistors 200.
  • FIG. 2A to 2D are a top view and a cross-sectional view of a semiconductor device including the transistor 200 according to one embodiment of the present invention.
  • FIG. 2A is a top view of the semiconductor device.
  • 2B, 2C, and 2D are cross-sectional views of the semiconductor device.
  • FIG. 2B is a cross-sectional view of a portion indicated by dashed-dotted line A1-A2 in FIG. 2A and also a cross-sectional view of the transistor 200 in the channel length direction.
  • 2C is a cross-sectional view of a portion indicated by dashed-dotted line A3-A4 in FIG. 2A and is also a cross-sectional view of the transistor 200 in the channel width direction.
  • FIG. 2D is a cross-sectional view of a portion indicated by dashed-dotted line A5-A6 in FIG. 2A. Note that in the top view of FIG. 2A, some elements are omitted for clarity of the drawing.
  • a semiconductor device of one embodiment of the present invention includes a transistor 200, an insulator 212 which functions as an interlayer film, an insulator 214, an insulator 216, an insulator 280, an insulator 282, an insulator 283, and an insulator 274.
  • a conductor 240 (a conductor 240a and a conductor 240b) which is electrically connected to the transistor 200 and serves as a plug is included.
  • the insulator 241 (the insulator 241a and the insulator 241b) is provided in contact with the side surface of the conductor 240 which functions as a plug.
  • the insulator 241a is provided in contact with the inner walls of the openings of the insulator 280, the insulator 282, the insulator 283, the insulator 274, and the like, and the first conductor of the conductor 240a is provided in contact with the side surface thereof.
  • the second conductor of the conductor 240a is provided inside.
  • the insulator 241b is provided in contact with the inner walls of the openings of the insulator 280, the insulator 282, the insulator 283, the insulator 274, and the like, and the first conductor of the conductor 240b is provided in contact with the side surface thereof. Further, the second conductor of the conductor 240b is provided inside.
  • the height of the upper surface of the conductor 240 and the height of the upper surface of the insulator 274 can be approximately the same.
  • the transistor 200 has a structure in which the first conductor of the conductor 240 and the second conductor of the conductor 240 are stacked, the present invention is not limited to this.
  • a structure in which the conductor 240 is provided as a single layer or a stacked structure of three or more layers may be employed.
  • an ordinal number may be given in the order of formation to distinguish them.
  • the transistor 200 is provided over a substrate (not shown) and over the insulator 216 and the conductor 205 which is provided so as to be embedded in the insulator 216. And an insulator 222 provided over the conductor 205, an insulator 224 provided over the insulator 222, and an oxide 230 provided over the insulator 224 (oxide 230a, oxide 230b, And the oxide 230c), the insulator 250 disposed on the oxide 230c, the conductor 260 (the conductor 260a and the conductor 260b) disposed on the insulator 250, and the upper surface of the oxide 230b.
  • the conductor 242a and the conductor 242b which are in contact with a part, a part of the upper surface of the insulator 224, the side surface of the oxide 230a, the side surface of the oxide 230b, the side surface and the upper surface of the conductor 242a, and To have an insulator 254 arranged in contact with the side surface and the upper surface of the conductor 242b, a.
  • the oxide 230 shown in FIGS. 2A to 2D corresponds to the oxide 30 shown in FIGS. 1A and 1B.
  • the conductors 242a and 242b shown in FIGS. 2A, 2B, and 2D correspond to the conductors 42a and 42b shown in FIGS. 1A and 1B, respectively.
  • the conductor 260 shown in FIGS. 2A to 2C corresponds to the conductor 60 shown in FIGS. 1A and 1B.
  • the conductors 240a and 240b shown in FIGS. 2A and 2B correspond to the conductors 40a and 40b shown in FIG. 1B, respectively.
  • the oxide 230 is disposed over the insulator 224, the oxide 230a, the oxide 230b, the oxide 230b, and the oxide 230b. And an oxide 230c in contact with the top surface.
  • the oxide 230a below the oxide 230b, diffusion of impurities from the structure formed below the oxide 230a into the oxide 230b can be suppressed.
  • the oxide 230c over the oxide 230b, diffusion of impurities into the oxide 230b from a structure formed above the oxide 230c can be suppressed.
  • the oxide 230 has a structure in which three layers of the oxide 230a, the oxide 230b, and the oxide 230c are stacked; however, the present invention is not limited to this.
  • a single layer of the oxide 230b, a two-layer structure of the oxide 230a and the oxide 230b, a two-layer structure of the oxide 230b and the oxide 230c, or a stacked structure of four or more layers may be provided, or oxidation may be performed.
  • Each of the object 230a, the oxide 230b, and the oxide 230c may have a laminated structure.
  • an In-M-Zn oxide containing indium (In), an element M, and zinc (Zn) the element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium. It is preferable to use a metal oxide such as iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, or magnesium).
  • the element M is preferably aluminum, gallium, yttrium, or tin.
  • an In-M oxide, an In-Zn oxide, or an M-Zn oxide may be used as the oxide 230.
  • the conductor 242 (the conductor 242a and the conductor 242b) is provided over the oxide 230b.
  • the thickness of the conductor 242 may be, for example, 1 nm to 50 nm inclusive, preferably 2 nm to 25 nm inclusive.
  • the conductor 260 functions as a first gate (also referred to as a top gate) electrode of the transistor 200, and the conductors 242a and 242b function as a source electrode or a drain electrode of the transistor 200, respectively.
  • the metal nitride described in the above embodiment is preferably used for the conductor 242 (the conductor 242a and the conductor 242b), and a nitride containing tantalum is particularly preferably used.
  • a nitride containing tantalum is particularly preferably used.
  • FIG. 3A An enlarged view of the area surrounded by the alternate long and short dash line in FIG. 2B is shown in FIG. 3A.
  • the oxide 230 has a region 234 which functions as a channel formation region of the transistor 200 and a region 231 (a region 231a and a region 231b) which functions as a source region or a drain region.
  • the region 231 and the region 234 may include the oxide 230a and the oxide 230a. It may be formed on the oxide 230b, may be formed on the oxide 230b and the oxide 230c, or may be formed on the oxide 230a, the oxide 230b, and the oxide 230c.
  • the boundary between the region 231 and the region 234 is displayed substantially perpendicular to the lower surface of the oxide 230b, but the present embodiment is not limited to this.
  • the region 234 may advance to the conductor 240 side in the vicinity of the surface of the oxide 230b and have a narrowed shape in the vicinity of the lower surface of the oxide 230b.
  • the conductor 242 (the conductor 242a and the conductor 242b) and the oxide 230 are in contact with each other, whereby oxygen in the oxide 230 is diffused into the conductor 242, 242 may oxidize. Oxidation of the conductor 242 is likely to reduce the conductivity of the conductor 242. Note that diffusion of oxygen in the oxide 230 to the conductor 242 can be restated as absorption of oxygen in the oxide 230 by the conductor 242.
  • Oxygen in the oxide 230 diffuses into the conductor 242 (the conductor 242a and the conductor 242b), so that the conductor 242a and the oxide 230b are separated from each other and the conductor 242b and the oxide 230b are separated from each other. A layer may be formed between them. Since the layer contains more oxygen than the conductor 242, it is presumed that the layer has an insulating property. At this time, the three-layer structure including the conductor 242, the layer, and the oxide 230b can be regarded as a three-layer structure including a metal-insulator-semiconductor and is referred to as a MIS (Metal-Insulator-Semiconductor) structure. , Or a diode junction structure mainly composed of the MIS structure.
  • MIS Metal-Insulator-Semiconductor
  • the layer is not limited to being formed between the conductor 242 and the oxide 230b; for example, when the layer is formed between the conductor 242 and the oxide 230c, or the conductor is formed. It may be formed between 242 and the oxide 230b and between the conductor 242 and the oxide 230c.
  • oxygen in the oxide 230 may diffuse into the conductor 242, so that an oxygen-deficient region may be formed between the layer and the oxide 230b or in the vicinity of the layer of the oxide 230b.
  • the region is a region containing a large amount of oxygen deficiency.
  • an impurity hydrogen or the like
  • the carrier concentration is increased, and a low-resistance region is partially formed in some cases.
  • the areas 231a and 231b each include at least a part of the above areas. Therefore, the region 231 is a region with high carrier concentration and low resistance.
  • the region 234 is a region having a lower carrier concentration than the region 231.
  • the larger the film thickness of the above layer the higher the probability that carrier movement between the conductor 242 and the oxide 230 is suppressed.
  • the larger the thickness of the above layer the larger the region in the oxygen-deficient state. Therefore, there is a high probability of causing variations in the electrical characteristics of the transistors and deterioration of the reliability of the transistors.
  • the metal nitride described in the above embodiment, particularly a nitride containing tantalum is a conductive material that has a property of easily diffusing hydrogen and a property of not easily diffusing oxygen, and thus is suitable for the conductor 242.
  • a nitride containing tantalum for the conductor 242
  • hydrogen in the oxide 230 diffuses into the conductor 242 in heat treatment in a step after formation of the conductive film to be the conductor 242, and
  • the hydrogen concentration can be reduced.
  • a layer can be prevented from being formed between the conductor 242 and the oxide 230, or the thickness of the layer can be prevented from increasing.
  • the difficulty of diffusion of oxygen in the oxide into the conductor is referred to as being difficult to oxidize the conductor, having the oxidation resistance of the conductor, or the like.
  • hydrogen in the oxide 230 diffuses from the region 231 of the oxide 230 to the conductor 242 in the region 101 illustrated in FIG. Will be reduced.
  • hydrogen in the region 234 diffuses into the region 231. Therefore, the hydrogen concentration in the region 234 can be reduced.
  • hydrogen in the region 234 may diffuse into the conductor 242 through the oxide 230c. Thereby, the hydrogen concentration in the region 234 can be reduced.
  • the above-mentioned oxygen-deficient region is a region containing a large amount of oxygen deficiency.
  • the oxide 230 including a metal oxide hydrogen in oxygen vacancies tends to be less likely to diffuse than hydrogen that is bonded to an oxygen atom or hydrogen that exists between lattices. Therefore, the region 231 including the region in the oxygen-deficient state has more hydrogen that is less likely to diffuse than the region 234. That is, the hydrogen in the region 234 is more likely to diffuse into the conductor 242 than the hydrogen in the region 231. Therefore, the hydrogen concentration in the region 234 may be lower than the hydrogen concentration in the region 231.
  • a thin layer can be formed between the conductor 242 and the oxide 230b.
  • the thickness of the layer can be 0.1 nm or more and 4 nm or less, more preferably 0.5 nm or more and 3 nm or less. Accordingly, hydrogen in the oxide 230 diffuses into the conductor 242 through the layer and the hydrogen concentration in the region 234 can be reduced.
  • the hydrogen concentration of the oxide 230 can be reduced. Therefore, the transistor 200 can have favorable electrical characteristics and reliability.
  • the above layer contains tantalum and oxygen, it may have an insulating property.
  • the conductor 242, the layer, and the oxide 230 form a MIS structure. With such a structure, the conductor 242 and the oxide 230 are not in contact with each other and the interface between the conductor 242 and the oxide 230 can be prevented from being deteriorated by heat treatment.
  • the thickness of the above layer is small, a current easily flows between the conductor 242 and the oxide 230, so that reliability of the transistor can be improved.
  • the conductor 242 (conductor 242a and conductor 242b) preferably has a laminated structure of two or more layers.
  • the conductor 242a1 and the conductor 242b1 are arranged on the side which is in contact with the oxide 230b, and the conductor 242a2 is provided on the conductor 242a1 and the conductor 242a2 is provided on the conductor 242a1.
  • a conductor 242b2 are preferably arranged to form a two-layer laminated structure.
  • the lower layer of the conductor 242 (the conductor 242a1 and the conductor 242b1) is preferably made of, for example, a conductive material having a characteristic that hydrogen is easily absorbed (is easily extracted) and is hard to be oxidized. Further, the hydrogen in the oxide 230 is likely to diffuse to the lower layer of the conductor 242, and the oxygen in the oxide 230 is less likely to diffuse to the lower layer of the conductor 242. More preferable. Accordingly, hydrogen in the oxide 230 diffuses into the lower layer of the conductor 242, whereby the hydrogen concentration in the oxide 230 is reduced and stable electrical characteristics can be given to the transistor 200. Further, it is possible to prevent the lower layer of the conductor 242 from being oxidized and reducing the conductivity of the conductor 242.
  • the upper layer of the conductor 242 may be formed of a conductive material having higher conductivity than the lower layer of the conductor 242 (the conductor 242a1 and the conductor 242b1). preferable.
  • the upper layer of the conductor 242 is preferably formed of a conductive material having lower resistivity than the lower layer of the conductor 242.
  • the upper layer of the conductor 242 may have a property of easily absorbing hydrogen. As a result, hydrogen absorbed in the lower layer of the conductor 242 also diffuses into the upper layer of the conductor 242, and the hydrogen concentration in the oxide 230 can be further reduced. Therefore, stable electrical characteristics can be given to the transistor 200.
  • the lower layer of the conductor 242 (the conductor 242a1 and the conductor 242b1) and the upper layer of the conductor 242 (the conductor 242a2 and the conductor 242b2) have the same constituent elements and a chemical composition. It is preferable to use different conductive materials.
  • the lower layer of the conductor 242 and the upper layer of the conductor 242 can be continuously formed without being exposed to the atmospheric environment. By forming the film without exposing to the atmosphere, it is possible to prevent impurities or moisture from the atmospheric environment from adhering to the lower layer surface of the conductor 242, and the vicinity of the interface between the lower layer of the conductor 242 and the upper layer of the conductor 242. Can be kept clean.
  • a nitride containing tantalum having a high atomic ratio of nitrogen to tantalum is used as a lower layer of the conductor 242
  • a nitride containing tantalum having a low atomic ratio of nitrogen to tantalum is used as an upper layer of the conductor 242. It is preferable to use.
  • a nitride containing tantalum by increasing the atomic ratio of nitrogen to tantalum, the oxidation of the nitride containing tantalum can be suppressed. In addition, the oxidation resistance of the nitride containing tantalum can be improved. Further, it is possible to suppress the diffusion of oxygen into the nitride containing tantalum. Therefore, it is preferable to use a nitride containing tantalum, which has a high atomic ratio of nitrogen to tantalum, as a lower layer of the conductor 242. Accordingly, a layer can be prevented from being formed between the lower layer of the conductor 242 and the oxide 230, or the thickness of the layer can be reduced. The oxidation resistance of the nitride containing tantalum will be described later.
  • a nitride containing tantalum the resistivity of the nitride can be lowered by lowering the atomic ratio of nitrogen to tantalum. Therefore, it is preferable to use a nitride containing tantalum, which has a low atomic ratio of nitrogen to tantalum, as the upper layer of the conductor 242. As a result, a semiconductor device with suppressed wiring delay can be manufactured.
  • the tantalum and nitrogen concentrations detected in each layer are not limited to stepwise changes in each layer, but continuously change in the region between the upper layer and the lower layer ( Also called gradation). That is, the closer the region of the conductor 242 to the region 231, the higher the atomic ratio of nitrogen to tantalum. Therefore, the atomic ratio of nitrogen to tantalum in a region located below the conductor 242 is preferably higher than the atomic ratio of nitrogen to tantalum in a region located above the conductor 242.
  • the lower layer of the conductor 242 (the conductor 242a1 and the conductor 242b1) and the upper layer of the conductor 242 (the conductor 242a2 and the conductor 242b2) have the same elements and have the same chemical composition.
  • the present invention is not limited to this, and the lower layer of the conductor 242 and the upper layer of the conductor 242 may be formed using different conductive materials.
  • a semiconductor device with good reliability.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device which can be miniaturized or highly integrated can be provided.
  • a semiconductor device with low power consumption can be provided.
  • the insulator 212, the insulator 214, the insulator 254, the insulator 282, and the insulator 283 are insulating barriers which suppress impurities such as water and hydrogen from diffusing into the transistor 200 from the substrate side or from above. It preferably functions as a membrane. Therefore, the insulator 212, the insulator 214, the insulator 254, the insulator 282, and the insulator 283 have hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, and nitric oxide molecules (N 2 O, NO, NO, and NO). 2 )), and an insulating material having a function of suppressing diffusion of impurities such as copper atoms is preferably used. Alternatively, an insulating material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) is preferably used.
  • the function of suppressing the diffusion of impurities or oxygen means the function of suppressing the diffusion of any one or all of the impurities or oxygen.
  • a film having a function of suppressing diffusion of hydrogen or oxygen may be a film that hardly permeates hydrogen or oxygen, a film that has low hydrogen or oxygen permeability, a film that has a barrier property against hydrogen or oxygen, or hydrogen or oxygen. May be called a barrier film or the like.
  • the barrier film may be referred to as a conductive barrier film.
  • FIG. 12A shows a cross-sectional view of a semiconductor device having the transistor 200.
  • an opening is formed in the insulator 214, the insulator 216, the insulator 222, the insulator 224, the insulator 254, the insulator 280, and the insulator 282, and the insulator 212 and the insulator 283 are formed.
  • the insulator 283 is preferably formed by a CVD method or an ALD method. Since the CVD method and the ALD method are film forming methods with good coverage, it is possible to prevent step breaks and the like from being formed due to unevenness.
  • the insulator 212 and the insulator 283 and aluminum oxide or the like for the insulator 214, the insulator 254, and the insulator 282. That is, as the insulator 212 and the insulator 283, the insulator which can be used for the insulator 20 described in the above embodiment may be applied. Accordingly, impurities such as water and hydrogen can be suppressed from diffusing from the substrate side to the transistor 200 side with respect to the insulator 212. Alternatively, oxygen contained in the insulator 224 and the like can be suppressed from diffusing toward the substrate side of the insulator 212.
  • impurities such as water and hydrogen can be suppressed from diffusing from the insulator 280 or the like which is provided above the insulator 254 to the transistor 200 side through the insulator 254.
  • the transistor 200 is surrounded by the insulator 212, the insulator 214, the insulator 254, the insulator 282, and the insulator 283 which has a function of suppressing diffusion of impurities such as water and hydrogen, and oxygen. It is preferable.
  • the resistivity of the insulator 212 and the insulator 283 may be preferable to reduce the resistivity of the insulator 212 and the insulator 283.
  • the resistivity of the insulator 212 and the insulator 283 is preferably 1 ⁇ 10 10 ⁇ cm or more and 1 ⁇ 10 15 ⁇ cm or less.
  • the insulator 216, the insulator 280, and the insulator 274 preferably have a lower dielectric constant than the insulator 214.
  • a material having a low dielectric constant as the interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide containing fluorine, silicon oxide containing carbon, carbon, or nitrogen is added. Silicon oxide, silicon oxide having holes, or the like may be used as appropriate.
  • the insulator 216 and the insulator 280 each have a low hydrogen concentration and a region where oxygen is present in excess of the stoichiometric composition (hereinafter also referred to as an excess oxygen region) or oxygen which is released by heating (hereinafter, referred to as an oxygen excess region). Also referred to as excess oxygen).
  • the insulator 216 and the insulator 280 are preferably formed using silicon oxide formed by a sputtering method. Accordingly, hydrogen can be prevented from entering the oxide 230, or oxygen can be supplied to the oxide 230 and oxygen vacancies in the oxide 230 can be reduced. Therefore, it is possible to provide a transistor in which variations in electrical characteristics are suppressed, stable electrical characteristics are obtained, and reliability is improved.
  • the insulator 216 may have a laminated structure.
  • the insulator 216 may be provided with an insulator similar to the insulator 214 at least in a portion in contact with the side surface of the conductor 205.
  • oxidation of the conductor 205 due to oxygen contained in the insulator 216 can be suppressed.
  • the conductor 205 can suppress a decrease in the amount of oxygen contained in the insulator 216.
  • the conductor 205 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage (Vth) of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260, without changing the potential.
  • Vth of the transistor 200 can be further increased and off-state current can be reduced. Therefore, applying a negative potential to the conductor 205 can reduce the drain current when the potential applied to the conductor 260 is 0 V, as compared to the case where no potential is applied.
  • the conductor 205 is arranged so as to overlap with the oxide 230 and the conductor 260. Further, the conductor 205 is preferably embedded in the insulator 214 or the insulator 216 and provided.
  • the conductor 205 is preferably provided larger than a channel formation region in the oxide 230 as illustrated in FIG. 2B.
  • the conductor 205 is preferably extended also in a region outside the end portion of the oxide 230 which intersects with the channel width direction. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other with the insulator provided outside the side surface of the oxide 230 in the channel width direction.
  • by providing the conductor 205 large local charging (called charge-up) can be alleviated in a treatment using plasma in a manufacturing process after the formation of the conductor 205.
  • charge-up local charging
  • the conductor 205 may overlap with at least the oxide 230 located between the conductor 242a and the conductor 242b.
  • the channel formation region of the oxide 230 is electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode.
  • the side surface and the periphery of the oxide 230b in contact with the conductors 242a and 242b functioning as a source electrode and a drain electrode are in contact with the insulator 254.
  • oxygen in the insulator 254 may be supplied to the side surface and the periphery.
  • oxygen on the side surface and the periphery may be prevented from diffusing into the insulator 254.
  • the side surface and the periphery can be I-type like the channel formation region. Note that in this specification and the like, the I-form can be treated as the same as the above-described high-purity intrinsic.
  • electric fields of the first gate electrode and the second gate electrode electrically surround the channel formation region and are in contact with the conductors 242a and 242b functioning as a source electrode and a drain electrode.
  • a structure of a transistor in which the side surface and the periphery of the oxide 230 are I-type like the channel formation region is referred to as a surrounded channel (S-channel) structure.
  • S-channel structure disclosed in this specification and the like is different from the Fin-type structure and the planar-type structure.
  • the conductor 205 is extended so that it also functions as a wiring.
  • the invention is not limited to this, and a conductor functioning as a wiring may be provided below the conductor 205. Further, it is not always necessary to provide one conductor 205 for each transistor. For example, the conductor 205 may be shared by a plurality of transistors.
  • the transistor 200 has a structure in which the first conductor of the conductor 205 and the second conductor of the conductor 205 are stacked, but the present invention is not limited to this.
  • the conductor 205 may have a single-layer structure or a stacked structure including three or more layers.
  • an ordinal number may be given in the order of formation to distinguish them.
  • the first conductor of the conductor 205 is an impurity such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitric oxide molecule (N 2 O, NO, NO 2, or the like), a copper atom, or the like. It is preferable to use a conductive material having a function of suppressing diffusion. Alternatively, a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) is preferably used.
  • the first conductor of the conductor 205 may be a single layer or a stacked layer of the above conductive material.
  • the first conductor of the conductor 205 may be a stack of tantalum, tantalum nitride, ruthenium, or ruthenium oxide and titanium or titanium nitride.
  • the second conductor of the conductor 205 is illustrated as a single layer, it may have a stacked structure, for example, a stack of titanium or titanium nitride and the conductive material.
  • the insulator 222 and the insulator 224 function as a gate insulator.
  • the insulator 222 preferably functions as a barrier insulating film that suppresses diffusion of impurities such as water and hydrogen from the substrate side to the transistor 200.
  • the insulator 222 preferably has lower hydrogen permeability than the insulator 224.
  • the insulator 222 has a function of suppressing diffusion of hydrogen
  • openings are formed in the insulator 224, the insulator 254, the insulator 280, and the insulator 282, and the insulator 222 and You may make it the structure which contacts with the insulator 283.
  • the oxide 230 can be surrounded by the insulator 222 and the insulator 283.
  • impurities such as water and hydrogen are introduced from the substrate side with respect to the insulator 222 and the insulator 283. Diffusion into the oxide 230 can be suppressed.
  • the insulator 283 is preferably formed by a CVD method or an ALD method. Since the CVD method and the ALD method are film forming methods having good coverage, it is possible to prevent disconnection due to unevenness.
  • the insulator 222 have a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) (the above-described oxygen is hardly transmitted).
  • the insulator 222 preferably has lower oxygen permeability than the insulator 224. It is preferable that the insulator 222 have a function of suppressing diffusion of oxygen and impurities because diffusion of oxygen included in the oxide 230 to a lower side than the insulator 222 can be reduced.
  • the conductor 205 can be prevented from reacting with oxygen included in the insulator 224 and the oxide 230.
  • an insulator containing an oxide of one or both of aluminum and hafnium, which are insulating materials may be used.
  • the insulator it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the insulator 222 releases oxygen from the oxide 230 to the substrate side and diffuses impurities such as hydrogen from the peripheral portion of the transistor 200 to the oxide 230. Functions as a layer that suppresses
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to the above insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be formed by stacking silicon oxide, silicon oxynitride, or silicon nitride on these insulators.
  • the insulator 222 is made of, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST).
  • An insulator including a so-called high-k material may be used in a single layer or a stacked layer. As transistors become finer and more highly integrated, thinning of the gate insulator may cause problems such as leakage current. By using a high-k material for the insulator functioning as a gate insulator, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • the insulator 224 in contact with the oxide 230 desorb oxygen by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • the insulator 224 may be formed using silicon oxide, silicon oxynitride, or the like as appropriate.
  • an oxide material from which part of oxygen is released by heating is preferably used.
  • An oxide film that desorbs oxygen by heating means that the amount of desorbed oxygen molecules is 1.0 ⁇ 10 18 molecules / cm 3 or more, preferably 1.0 ⁇ 10 19 molecules, in TDS (Thermal Desorption Spectroscopy) analysis. / Cm 3 or more, more preferably 2.0 ⁇ 10 19 molecules / cm 3 or more, or 3.0 ⁇ 10 20 molecules / cm 3 or more.
  • the surface temperature of the film during the TDS analysis is preferably 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator 222 and the insulator 224 may have a stacked structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the oxide 230 has a laminated structure due to oxides having different atomic ratios of respective metal atoms.
  • the atomic ratio of the element M to the metal element forming the metal oxide is such that the metal element forming the metal oxide in the metal oxide used for the oxide 230b. It is preferably larger than the atomic number ratio of the element M with respect to.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic ratio of In to the element M is preferably higher than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a.
  • a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.
  • the above atomic ratio is not limited to the atomic ratio of the formed metal oxide, and the atomic ratio of a sputtering target used for forming the metal oxide is not limited. May be
  • the oxide 230b preferably has crystallinity.
  • a CAAC-OS c-axis / aligned / crystalline / oxide / semiconductor
  • An oxide having crystallinity such as CAAC-OS has a dense structure with few impurities and defects (such as oxygen vacancies) and high crystallinity.
  • extraction of oxygen from the oxide 230b by the source electrode or the drain electrode can be suppressed. Accordingly, even if heat treatment is performed, oxygen extraction from the oxide 230b can be reduced, so that the transistor 200 is stable against a high temperature (so-called thermal budget) in a manufacturing process.
  • the bottoms of the conduction bands of the oxides 230a and 230c are preferably closer to the vacuum level than the bottoms of the conduction bands of the oxide 230b.
  • the electron affinity of the oxide 230a and the oxide 230c is preferably smaller than that of the oxide 230b.
  • the main path of carriers is the oxide 230b.
  • the electron affinity or the bottom of the conduction band can be obtained from the ionization potential, which is the difference between the vacuum level and the energy at the top of the valence band, and the energy gap.
  • the ionization potential can be measured using, for example, an ultraviolet photoelectron spectroscopic (UPS) device (UPS: Ultraviolet Photoelectron Spectroscopy).
  • UPS ultraviolet photoelectron spectroscopic
  • the energy gap can be measured using, for example, a spectroscopic ellipsometer.
  • the bottom of the conduction band changes gently.
  • the bottom of the conduction band at the junction of the oxide 230a, the oxide 230b, and the oxide 230c is continuously changed or continuously joined.
  • the oxide 230a and the oxide 230b and the oxide 230b and the oxide 230c have a common element other than oxygen as a main component, whereby a mixed layer with low defect level density can be formed.
  • the oxide 230b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, gallium oxide, or the like may be used as the oxide 230a and the oxide 230c.
  • the defect level density at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 200 can have high on-state current and high frequency characteristics.
  • the oxide 230c may have a laminated structure of two or more layers. For example, it may have a first oxide of the oxide 230c and a second oxide of the oxide 230c disposed on the first oxide of the oxide 230c.
  • the first oxide of the oxide 230c preferably contains at least one of the metal elements forming the metal oxide used for the oxide 230b, and more preferably contains all the metal elements.
  • an In—Ga—Zn oxide is used as the first oxide of the oxide 230c
  • an In—Ga—Zn oxide, a Ga—Zn oxide, or an oxide is used as the second oxide of the oxide 230c. It is preferable to use gallium. Accordingly, the defect level density at the interface between the oxide 230b and the first oxide of the oxide 230c can be reduced.
  • the second oxide of the oxide 230c is preferably a metal oxide which suppresses diffusion or permeation of oxygen more than the first oxide of the oxide 230c.
  • the atomic ratio of In to the main metal element is the main component in the metal oxide used for the first oxide of the oxide 230c. It is possible to suppress In from diffusing to the insulator 250 side by making the atomic number ratio of In to the metal element that is.
  • the insulator 250 functions as a gate insulator; therefore, when In is mixed in the insulator 250 or the like, the characteristics of the transistor are deteriorated. Therefore, a stacked-layer structure of the oxide 230c makes it possible to provide a highly reliable semiconductor device.
  • An oxide having a function of suppressing permeation of oxygen may be provided between the conductor 242 (the conductor 242a and the conductor 242b) and the oxide 230b.
  • the oxide By disposing the oxide between the conductor 242 functioning as a source electrode or a drain electrode and the oxide 230b, a structure in which the conductor 242 and the oxide 230 are not in contact with each other can be obtained.
  • the absorption of oxygen in the object 230 can be suppressed. Therefore, electric resistance between the conductor 242 and the oxide 230b can be reduced. With such a structure, electrical characteristics of the transistor 200 and reliability of the transistor 200 can be improved.
  • a metal oxide containing the element M may be used as the oxide.
  • the element M is preferably aluminum, gallium, yttrium, or tin.
  • the above oxide preferably has a higher concentration of the element M than the oxide 230b.
  • gallium oxide may be used as the above oxide.
  • a metal oxide such as an In-M-Zn oxide may be used as the above oxide.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the thickness of the oxide is preferably 0.5 nm or more and 5 nm or less, more preferably 1 nm or more and 3 nm or less, and further preferably 1 nm or more and 2 nm or less.
  • the above oxide preferably has crystallinity. When the above oxide has crystallinity, release of oxygen in the oxide 230 can be preferably suppressed. For example, when the above oxide has a crystal structure such as a hexagonal crystal, release of oxygen in the oxide 230 can be suppressed in some cases.
  • the insulator 254 is in contact with the top surface and the side surface of the conductor 242a, the top surface and the side surface of the conductor 242b, the side surfaces of the oxide 230a and the oxide 230b, and part of the top surface of the insulator 224. Is preferred. With such a structure, the insulator 280 is separated from the insulator 224, the oxide 230a, and the oxide 230b by the insulator 254.
  • the insulator 254 preferably has a function of suppressing diffusion of one or both of hydrogen and oxygen, like the insulator 222.
  • the insulator 254 preferably has a function of suppressing diffusion of one or both of hydrogen and oxygen as compared with the insulator 224 and the insulator 280. Accordingly, hydrogen contained in the insulator 280 can be suppressed from diffusing into the oxide 230a and the oxide 230b.
  • diffusion of impurities such as water and hydrogen from the outside into the insulator 224 and the oxide 230 is suppressed. can do. Therefore, the transistor 200 can have favorable electric characteristics and reliability.
  • the insulator 254 is preferably formed by a sputtering method.
  • oxygen can be added in the vicinity of a region of the insulator 224 which is in contact with the insulator 254. Accordingly, oxygen can be supplied to the oxide 230 from the region through the insulator 224.
  • the insulator 254 has a function of suppressing upward diffusion of oxygen, whereby oxygen can be prevented from diffusing from the oxide 230 to the insulator 280.
  • the insulator 222 has a function of suppressing downward diffusion of oxygen, whereby oxygen can be prevented from diffusing from the oxide 230 to the substrate side. In this manner, oxygen is supplied to the channel formation region of the oxide 230. Accordingly, oxygen vacancies in the oxide 230 can be reduced and the normally-on state of the transistor can be suppressed.
  • the insulator 254 for example, an insulator containing an oxide of one or both of aluminum and hafnium may be formed.
  • the insulator 254 is preferably formed by using an atomic layer deposition (ALD: Atomic Layer Deposition) method. Since the ALD method is a film forming method with favorable coverage, it is possible to prevent step breakage due to unevenness of the insulator 254.
  • ALD Atomic Layer Deposition
  • an insulator containing aluminum nitride may be used. Accordingly, a film having excellent insulating properties and excellent thermal conductivity can be obtained, so that heat dissipation of heat generated when the transistor 200 is driven can be improved.
  • silicon nitride, silicon nitride oxide, or the like can be used.
  • an oxide containing gallium may be used as the insulator 254.
  • An oxide containing gallium is preferable because it may have a function of suppressing diffusion of one or both of hydrogen and oxygen.
  • gallium oxide, gallium zinc oxide, indium gallium zinc oxide, or the like can be used as the oxide containing gallium.
  • indium gallium zinc oxide is used for the insulator 254, a higher atomic ratio of gallium to indium is preferable. By increasing the atomic ratio, the insulating property of the oxide can be increased.
  • the insulator 254 can have a multi-layer structure of two or more layers.
  • the lower layer and the upper layer of the insulator 254 can be formed by the above method, and the lower layer and the upper layer of the insulator 254 can be formed by the above method.
  • the same method may be used or different methods may be used.
  • a lower layer of the insulator 254 may be formed by a sputtering method in an atmosphere containing oxygen, and then an upper layer of the insulator 254 may be formed by an ALD method. Since the ALD method is a film forming method with good coverage, it is possible to prevent step breakage due to the unevenness of the first layer.
  • the above materials can be used for the lower layer and the upper layer of the insulator 254, and the lower layer and the upper layer of the insulator 254 may be the same material or different materials.
  • a stacked-layer structure of silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride and an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be employed.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen an insulator containing an oxide of one or both of aluminum and hafnium can be used, for example.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably provided in contact with the upper surface of the oxide 230c.
  • the insulator 250 is formed of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon-nitrogen-added silicon oxide, vacant silicon oxide, or the like. Can be used. In particular, silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 250 is preferably formed using an insulator from which oxygen is released by heating.
  • an insulator from which oxygen is released by heating As the insulator 250 in contact with the top surface of the oxide 230c, oxygen is effectively supplied to the channel formation region of the oxide 230b and the channel of the oxide 230b is formed. Oxygen deficiency in the region can be reduced. Therefore, it is possible to provide a transistor in which variations in electrical characteristics are suppressed, stable electrical characteristics are obtained, and reliability is improved.
  • the concentration of impurities such as water and hydrogen in the insulator 250 be reduced.
  • the thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 250 and the conductor 260.
  • the metal oxide preferably suppresses diffusion of oxygen from the insulator 250 to the conductor 260.
  • diffusion of oxygen from the insulator 250 to the conductor 260 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 230 can be suppressed.
  • oxidation of the conductor 260 due to oxygen in the insulator 250 can be suppressed.
  • the above metal oxide may have a function as a part of the gate insulator. Therefore, when silicon oxide, silicon oxynitride, or the like is used for the insulator 250, the metal oxide is preferably a high-k material having a high relative dielectric constant.
  • the gate insulator has a stacked structure of the insulator 250 and the above metal oxide, a stacked structure having high heat stability and a high relative dielectric constant can be obtained. Therefore, it is possible to reduce the gate potential applied during the operation of the transistor while maintaining the physical film thickness of the gate insulator. Further, it is possible to reduce the equivalent oxide film thickness (EOT) of the insulator functioning as the gate insulator.
  • EOT equivalent oxide film thickness
  • a metal oxide containing one kind or two or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like can be used.
  • an insulator containing an oxide of one or both of aluminum and hafnium it is preferable to use an insulator containing an oxide of one or both of aluminum and hafnium.
  • the metal oxide may have a function as a part of the first gate electrode.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed is preferably used.
  • a conductive material containing the above metal element and nitrogen may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • the conductor 260 preferably has a conductor 260a and a conductor 260b arranged on the conductor 260a.
  • the conductor 260a is preferably arranged so as to surround the bottom surface and the side surface of the conductor 260b.
  • a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules, and copper atoms.
  • a conductive material having a function of suppressing diffusion of oxygen eg, at least one of oxygen atoms and oxygen molecules is preferably used.
  • the conductor 260a has a function of suppressing diffusion of oxygen, it is possible to prevent the conductor 260b from being oxidized by the oxygen contained in the insulator 250 and lowering the conductivity.
  • a conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductor 260 also functions as a wiring, it is preferable to use a conductor having high conductivity.
  • the conductor 260b can be formed using a conductive material containing tungsten, copper, or aluminum as its main component.
  • the conductor 260b may have a stacked structure, for example, a stacked structure of titanium or titanium nitride and the above conductive material.
  • metal nitride described in the above embodiment may be used for the conductor 260.
  • the conductor 260 is shown as a two-layer structure of the conductor 260a and the conductor 260b, but may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 260 is formed in a self-aligned manner so as to fill the opening formed in the insulator 280 or the like.
  • the conductor 260 can be reliably arranged in the region between the conductor 242a and the conductor 242b without alignment.
  • the upper surface of the conductor 260 is substantially aligned with the upper surface of the insulator 250 and the upper surface of the oxide 230c.
  • a bottom surface of a region of the conductor 260 where the conductor 260 and the oxide 230b do not overlap is preferably lower than a bottom surface of the oxide 230b.
  • the conductor 260 functioning as a gate electrode covers the side surface and the upper surface of the channel formation region of the oxide 230b with the insulator 250 or the like interposed therebetween, so that the electric field of the conductor 260 is applied to the channel formation region of the oxide 230b. It becomes easy to act on the whole. Therefore, the on-state current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • Is T1 and T1 is 0 nm or more and 100 nm or less, preferably 3 nm or more and 50 nm or less, and more preferably 5 nm or more and 20 nm or less.
  • the insulator 280 is provided over the insulator 224, the oxide 230, and the conductor 242 through the insulator 254. Further, the upper surface of the insulator 280 may be flattened.
  • the insulator 280 functioning as an interlayer film preferably has a low dielectric constant.
  • a material having a low dielectric constant as the interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the insulator 280 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or silicon oxide having holes is used. It is preferable to have.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • a material such as silicon oxide, silicon oxynitride, or silicon oxide having pores is preferable because a region containing oxygen which is released by heating can be easily formed.
  • the concentration of impurities such as water and hydrogen in the insulator 280 is reduced.
  • the insulator 280 preferably has a low hydrogen concentration and has an excess oxygen region or excess oxygen; for example, a material similar to that of the insulator 216 may be used.
  • the insulator 280 may have a stacked structure including two or more layers.
  • the insulator 282 is preferably in contact with the top surfaces of the conductor 260, the insulator 250, and the oxide 230c, and the insulator 283 is preferably in contact with the top surface of the insulator 282. Accordingly, impurities such as hydrogen contained in the insulator 274 and the like can be prevented from entering the insulator 250. Therefore, adverse effects on the electrical characteristics of the transistor and the reliability of the transistor can be suppressed.
  • the insulator 274 preferably has a low dielectric constant, like the insulator 216 and the like.
  • the insulator 274 preferably has a reduced concentration of impurities such as water and hydrogen in the film, like the insulator 224.
  • the conductor 240a and the conductor 240b are arranged in the openings formed in the insulator 274, the insulator 283, the insulator 282, the insulator 280, and the insulator 254.
  • the conductor 240a and the conductor 240b are provided to face each other with the conductor 260 interposed therebetween. Note that the top surfaces of the conductors 240a and 240b may be flush with the top surface of the insulator 274.
  • the insulator 241a is provided in contact with the sidewalls of the openings of the insulator 274, the insulator 283, the insulator 282, the insulator 280, and the insulator 254, and the conductor 240a is formed in contact with the side surface thereof.
  • the conductor 242a is located at least at part of the bottom of the opening, and the conductor 240a is in contact with the conductor 242a.
  • an insulator 241b is provided in contact with the sidewalls of the openings of the insulator 274, the insulator 283, the insulator 282, the insulator 280, and the insulator 254, and a conductor 240b is formed in contact with the side surface thereof.
  • the conductor 242b is located on at least a part of the bottom of the opening, and the conductor 240b is in contact with the conductor 242b.
  • the conductor 240a and the conductor 240b be formed using a conductive material mainly containing tungsten, copper, or aluminum.
  • the conductors 240a and 240b may have a laminated structure. Note that although the transistor 200 has a structure in which the conductor 240a and the conductor 240b are provided as a stacked structure of two layers, the present invention is not limited to this. For example, a structure in which the conductor 240 is provided as a single layer or a stacked structure of three or more layers may be employed.
  • the conductor 242 is in contact with the conductor 242, and the insulator 254, the insulator 280, the insulator 282, the insulator 283, and the insulator 274, and the insulator 241.
  • a conductive material having a function of suppressing permeation of impurities such as water and hydrogen for the conductor which is in contact with via.
  • the conductive material having a function of suppressing permeation of impurities such as water and hydrogen may be used as a single layer or a stacked layer.
  • oxygen added to the insulator 280 can be prevented from being absorbed by the conductors 240a and 240b.
  • impurities such as water and hydrogen contained in a layer above the insulator 274 can be suppressed from diffusing into the oxide 230 through the conductors 240a and 240b.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride oxide may be used. Since the insulator 241a and the insulator 241b are provided in contact with the insulator 254, impurities such as water and hydrogen contained in the insulator 280 and the like are prevented from diffusing into the oxide 230 through the conductor 240a and the conductor 240b. Can be suppressed.
  • silicon nitride is preferable because it has a high blocking property against hydrogen.
  • oxygen contained in the insulator 280 can be prevented from being absorbed by the conductor 240a and the conductor 240b.
  • the insulator disperses charges accumulated between wirings of the transistor 200, the conductor, and the like while maintaining insulating property. This is preferable because it can suppress characteristic defects and electrostatic breakdown of the transistor and the electronic device including the transistor due to the charge.
  • conductors functioning as wirings may be arranged in contact with the top surface of the conductor 240a and the top surface of the conductor 240b.
  • a conductive material containing tungsten, copper, or aluminum as its main component is preferably used.
  • the conductor may have a laminated structure, for example, a laminate of titanium or titanium nitride and the above conductive material. Note that the conductor may be formed so as to be embedded in the opening provided in the insulator.
  • the insulator 284 may be provided on the insulator 274 and the insulator 275 may be provided on the insulator 284.
  • the insulator 284 includes an insulator 214, an insulator 216, an insulator 222, an insulator 224, an insulator 254, an insulator 280, an insulator 282, an insulator 283, and an opening formed in the insulator 274, and an insulator. It is preferable that the insulator 212 and the insulator 284 be provided over the H.274 and be in contact with each other. With such a structure, the transistor 200 can be surrounded by the insulator 212 and the insulator 284.
  • the insulator 284 is preferably formed by a CVD method or an ALD method. Since the CVD method and the ALD method are film forming methods having good coverage, it is possible to prevent disconnection due to unevenness.
  • an insulating material that can be used for the insulator 274 can be used. Note that in the case of the structure illustrated in FIG. 12C, the insulator 283 may not be provided in some cases.
  • the insulator 284 is provided over the conductor and in the opening reaching the insulator 212.
  • the insulator 284 and the insulator 212 may be in contact with each other.
  • ⁇ substrate As a substrate for forming the transistor 200, for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria-stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon and germanium, a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • a semiconductor substrate having an insulator region inside the above-mentioned semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate including a metal nitride, a substrate including a metal oxide, or the like can be given.
  • a substrate in which a conductor or a semiconductor is provided on an insulator substrate a substrate in which a conductor or an insulator is provided in a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used.
  • Elements provided on the substrate include a capacitive element, a resistive element, a switch element, a light emitting element, a memory element, and the like.
  • insulator examples include an insulating oxide, a nitride, an oxynitride, a nitrided oxide, a metal oxide, a metal oxynitride, and a metal nitride oxide.
  • gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, an oxide containing silicon and hafnium, and silicon and hafnium are given. And the like, or a nitride containing silicon and hafnium.
  • the insulator having a low relative dielectric constant includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and holes. Silicon oxide, resin, or the like is given.
  • a transistor including an oxide semiconductor can have stable electrical characteristics by being surrounded by an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen.
  • the insulator having a function of suppressing the penetration of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. Insulators containing lanthanum, lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or stacked layers.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, a metal nitride such as aluminum nitride, silicon nitride oxide, or silicon nitride can be used.
  • the insulator functioning as a gate insulator is preferably an insulator having a region containing oxygen which is released by heating.
  • the structure in which silicon oxide or silicon oxynitride having a region containing oxygen which is released by heating is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated.
  • ⁇ conductor aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above metal element as a component, an alloy in which the above metal elements are combined, or the like.
  • tantalum nitride titanium nitride, tungsten nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, etc. It is preferable to use.
  • tantalum nitride titanium nitride, tungsten nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, It is preferable because it is a conductive material that is difficult to oxidize or a material that maintains conductivity even when absorbing oxygen.
  • a semiconductor having high electric conductivity represented by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be laminated and used.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are combined may be used.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be used.
  • a stacked structure in which the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined may be used.
  • a stacked-layer structure in which the above-described material containing a metal element and a conductive material containing oxygen are combined is used for a conductor functioning as a gate electrode.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode.
  • a conductive material containing the above metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • ⁇ metal oxide As the oxide 230, a metal oxide which functions as a semiconductor is preferably used. The metal oxide applicable to the oxide 230 according to the present invention will be described below.
  • the metal oxide having a band gap of 2 eV or more is preferably used, and more preferably 2.5 eV or more.
  • a metal oxide having a wide band gap for the oxide 230 By using a metal oxide having a wide band gap for the oxide 230, off-state current of the transistor can be reduced. By using such a transistor, a semiconductor device with low power consumption can be provided.
  • the metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, and the like are contained. Further, one or more selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like may be contained.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, or tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten and magnesium.
  • a combination of a plurality of the aforementioned elements may be used as the element M.
  • a metal oxide containing nitrogen may be collectively referred to as a metal oxide. Further, a metal oxide containing nitrogen may be referred to as metal oxynitride.
  • Oxide semiconductors are classified into single crystal oxide semiconductors and non-single crystal oxide semiconductors other than those.
  • the non-single-crystal oxide semiconductor for example, a CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS (nanocrystal oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), And amorphous oxide semiconductors.
  • CAAC-OS has a crystal structure having a c-axis orientation and a plurality of nanocrystals connected in the ab plane direction and having a strain.
  • the strain refers to a portion in which the orientation of the lattice arrangement is changed between a region where the lattice arrangement is uniform and another region where the lattice arrangement is uniform in the region where a plurality of nanocrystals are connected.
  • Nanocrystals are basically hexagonal, but are not limited to regular hexagons, and may be non-regular hexagons.
  • the strain may have a lattice arrangement such as a pentagon and a heptagon.
  • the CAAC-OS it is difficult to confirm a clear crystal grain boundary (grain boundary) even in the vicinity of strain. That is, it is understood that the distortion of the lattice arrangement suppresses the formation of crystal grain boundaries. This is because the CAAC-OS can tolerate strain due to a non-dense arrangement of oxygen atoms in the ab plane direction, a change in bond distance between atoms due to substitution with a metal element, or the like. This is because.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, a (M, Zn) layer) are stacked. It tends to have a structure (also called a layered structure).
  • indium and the element M can be replaced with each other, and when the element M of the (M, Zn) layer is replaced with indium, it can be expressed as an (In, M, Zn) layer.
  • the indium in the In layer is replaced with the element M, it can be expressed as an (In, M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • the CAAC-OS since it is difficult to confirm a clear crystal grain boundary, it can be said that a decrease in electron mobility due to the crystal grain boundary is unlikely to occur.
  • the crystallinity of a metal oxide might be lowered due to the inclusion of impurities, the generation of defects, or the like; therefore, the CAAC-OS can be referred to as a metal oxide with few impurities and defects (such as oxygen vacancies). Therefore, the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide having CAAC-OS is highly heat resistant and highly reliable.
  • Nc-OS has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). Moreover, in the nc-OS, no regularity is found in the crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film. Therefore, the nc-OS may not be distinguished from an a-like @ OS or an amorphous oxide semiconductor depending on an analysis method.
  • indium-gallium-zinc oxide which is a kind of metal oxide including indium, gallium, and zinc
  • IGZO indium-gallium-zinc oxide
  • a smaller crystal for example, the above-described nanocrystal
  • a large crystal here, a crystal of several mm or a crystal of several cm.
  • it may be structurally stable.
  • ⁇ A-like ⁇ OS is a metal oxide having a structure between an nc-OS and an amorphous oxide semiconductor.
  • a-like @ OS has voids or low density regions. That is, the crystallinity of the a-like OS is lower than that of the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like @ OS, an nc-OS, and a CAAC-OS.
  • the transistor When impurities are mixed in the oxide semiconductor, defect levels or oxygen vacancies may be formed. Therefore, when impurities are mixed in the channel formation region of the oxide semiconductor, the electrical characteristics of the transistor including the oxide semiconductor are likely to change and reliability may be deteriorated. If the channel formation region contains oxygen vacancies, the transistor is likely to have normally-on characteristics.
  • the crystallinity of the channel formation region may be lowered, and the crystallinity of the oxide provided in contact with the channel formation region may be lowered.
  • the stability or reliability of the transistor tends to be deteriorated.
  • the crystallinity of the oxide provided in contact with the channel formation region is low, an interface state is formed, which might deteriorate the stability or reliability of the transistor.
  • a metal oxide having a low carrier concentration for the transistor it is preferable to use a metal oxide having a low carrier concentration for the transistor.
  • the concentration of impurities in the metal oxide may be lowered and the density of defect states may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • the trap level density may be low.
  • the metal oxide may be evaluated by the carrier concentration instead of the donor concentration. Therefore, in this specification and the like, the carrier concentration which is assumed to be a state where no electric field is applied may be used as the parameter of the metal oxide, instead of the donor concentration. That is, the “carrier concentration” described in this specification and the like can be called the “donor concentration” in some cases.
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm 3. It is less than 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , further preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • a metal oxide in which impurities such as hydrogen are sufficiently reduced is used for a channel formation region of a transistor, stable electric characteristics can be provided.
  • the carrier concentration of the metal oxide functioning as a channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or lower, and less than 1 ⁇ 10 17 cm ⁇ 3 . Is more preferable, it is more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , further preferably less than 1 ⁇ 10 13 cm ⁇ 3 , and further preferably less than 1 ⁇ 10 12 cm ⁇ 3. .
  • the lower limit of the carrier concentration of the metal oxide functioning as a channel formation region is not particularly limited, but can be, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • FIGS. 4A, 5A, 6A, 7A, 8A, 9A, 10A, and 11A show top views.
  • FIG. 5B, FIG. 6B, FIG. 7B, FIG. 8B, FIG. 9B, FIG. 10B, and FIG. 11B are FIG. 4A, FIG. 5A, FIG. 6A, FIG. 7A, FIG. 8A, FIG. 9A, and FIG. 11B is a cross-sectional view corresponding to a portion indicated by a dashed-dotted line A1-A2 in FIG. 11A, which is also a cross-sectional view in the channel length direction of the transistor 200.
  • FIGS. 4C, 5C, 6C, 7C, 8C, 9C, 10C, and 11C are shown in FIGS.
  • 11B is a cross-sectional view corresponding to a portion indicated by dashed-dotted line A3-A4 in FIG. 11A, which is also a cross-sectional view in the channel width direction of the transistor 200.
  • dashed-dotted line A3-A4 in FIG. 11A, which is also a cross-sectional view in the channel width direction of the transistor 200.
  • FIGS. 4A, 5A, 6A, 7A, 8A, 9A, 10A, and 11A some elements are omitted for clarity of the drawings.
  • a substrate (not shown) is prepared, and an insulator 212 is formed on the substrate.
  • the insulator 212 is formed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, a pulsed laser deposition (PLD) method, or the like. And the like.
  • the CVD method can be classified into a plasma CVD (Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (Photo CVD) method using light, and the like. Further, the method can be classified into a metal CVD (MCVD: Metal CVD) method and an organic metal CVD (MOCVD: Metal Organic CVD) method depending on a used raw material gas.
  • a plasma CVD Pullasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the thermal CVD method is a film forming method that does not cause plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in a semiconductor device might be charged up by receiving electric charge from plasma. At this time, the accumulated charges may destroy wirings, electrodes, elements, and the like included in the semiconductor device.
  • the thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of semiconductor devices can be increased.
  • plasma damage does not occur during film formation, so that a film with few defects can be obtained.
  • the ALD method utilizes the self-controllability, which is a property of atoms, and allows atoms to be deposited one by one. Therefore, it is possible to form an extremely thin film and to form a film with a high aspect ratio. It is possible to form a film with few defects such as holes, form a film with excellent coverage, and form a film at a low temperature.
  • the ALD method also includes a PEALD (Plasma Enhanced ALD) method, which is a film forming method using plasma. By using plasma, film formation at a lower temperature becomes possible, which may be preferable. Note that some precursors used in the ALD method include impurities such as carbon.
  • a film formed by the ALD method may contain a large amount of impurities such as carbon as compared with a film formed by another film formation method.
  • the impurities can be quantified by using X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the CVD method and the ALD method are different from the film formation method in which particles emitted from a target or the like are deposited, and are film formation methods in which a film is formed by a reaction on the surface of a processing object. Therefore, the film forming method is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for coating the surface of the opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film forming speed, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming speed.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gas.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gas.
  • a film having a continuously changed composition can be formed by changing the flow rate ratio of the source gas during film formation.
  • silicon nitride is formed as the insulator 212 by a CVD method.
  • an insulator such as silicon nitride in which copper does not easily permeate as the insulator 212, even if a metal such as copper that easily diffuses is used as a conductor in a layer (not shown) below the insulator 212.
  • the metal can be suppressed from diffusing into the upper layer through the insulator 212.
  • an insulator in which impurities such as water and hydrogen do not easily pass it is possible to suppress diffusion of impurities such as water and hydrogen from a layer below the insulator 212.
  • an insulator 214 is formed over the insulator 212.
  • the insulator 214 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • aluminum oxide is used for the insulator 214.
  • an insulator 216 is formed over the insulator 214.
  • the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxynitride is formed by a CVD method.
  • an opening reaching the insulator 214 is formed in the insulator 216.
  • the openings include, for example, grooves and slits.
  • the area where the opening is formed may be referred to as an opening.
  • the opening may be formed by wet etching, but dry etching is preferable for fine processing.
  • an insulator which functions as an etching stopper film when the insulator 216 is etched to form a groove is preferably selected. For example, when silicon oxynitride is used for the insulator 216 which forms the groove, silicon nitride, aluminum oxide, or hafnium oxide is preferably used for the insulator 214.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used.
  • the capacitively coupled plasma etching apparatus having the parallel plate electrodes may be configured to apply a high frequency voltage to one of the parallel plate electrodes.
  • a plurality of different high frequency voltages may be applied to one of the parallel plate electrodes.
  • the high frequency voltage of the same frequency may be applied to each of the parallel plate electrodes.
  • a configuration may be adopted in which high frequency voltages having different frequencies are applied to the parallel plate electrodes.
  • a dry etching device having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP) etching apparatus or the like can be used.
  • a conductive film to be the first conductor of the conductor 205 is formed.
  • the conductive film preferably contains a conductor having a function of suppressing permeation of oxygen.
  • a conductor having a function of suppressing permeation of oxygen for example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used.
  • a stacked film of a conductor having a function of suppressing permeation of oxygen and tantalum, tungsten, titanium, molybdenum, aluminum, copper, or a molybdenum-tungsten alloy can be used.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a tantalum nitride film is formed by a sputtering method as a conductive film to be the first conductor of the conductor 205, and a titanium nitride film is formed over tantalum nitride.
  • a conductive film to be the second conductor of the conductor 205 is formed over the conductive film to be the first conductor of the conductor 205.
  • the conductive film can be formed by a plating method, a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a tungsten film is formed as the conductive film.
  • a CMP (Chemical Mechanical Polishing) process is performed to remove a part of the conductive film to be the first conductor of the conductor 205 and the conductive film to be the second conductor of the conductor 205.
  • the insulator 216 is exposed.
  • the conductive film that serves as the first conductor of the conductor 205 and the conductive film that serves as the second conductor of the conductor 205 remain only in the opening. Accordingly, the conductor 205 including the first conductor of the conductor 205 and the second conductor of the conductor 205 whose top surface is flat can be formed (see FIGS. 4A to 4C).
  • the conductor 205 is formed, part of the second conductor of the conductor 205 is removed, a groove is formed in the second conductor of the conductor 205, and the conductor is formed so as to fill the groove.
  • a step of forming a conductive film over the 205 and the insulator 216 and performing CMP treatment may be performed. By the CMP treatment, part of the conductive film is removed and the insulator 216 is exposed. Note that part of the second conductor of the conductor 205 may be removed by a dry etching method or the like.
  • the conductor 205 including the conductive film having a flat upper surface can be formed.
  • crystallinity of the oxide 230a, the oxide 230b, and the oxide 230c can be improved.
  • the conductive film may be formed using the same material as the first conductor of the conductor 205 or the second conductor of the conductor 205.
  • the conductor 205 is formed so as to be embedded in the opening of the insulator 216; however, the present embodiment is not limited to this.
  • the conductor 205 is formed over the insulator 214, the insulator 216 is formed over the conductor 205, and the insulator 216 is subjected to CMP treatment so that part of the insulator 216 is removed and the conductor 216 is removed.
  • the surface of 205 may be exposed.
  • an insulator 222 is formed over the insulator 216 and the conductor 205.
  • the insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • hafnium oxide or aluminum oxide is formed by an ALD method.
  • the heat treatment may be performed at 250 ° C to 650 ° C inclusive, preferably 300 ° C to 500 ° C inclusive, and more preferably 320 ° C to 450 ° C inclusive.
  • the heat treatment is performed in an atmosphere of a nitrogen gas or an inert gas, or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment may be performed under reduced pressure.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, and then is performed in an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more in order to supplement desorbed oxygen. May be.
  • the treatment is performed in a nitrogen atmosphere at a temperature of 400 ° C. for one hour, and then continuously in an oxygen atmosphere at a temperature of 400 ° C. for one hour. Perform processing.
  • impurities such as water and hydrogen contained in the insulator 222 can be removed. Further, the heat treatment can be performed at a timing after the insulator 224 is formed.
  • the insulator 224 is formed over the insulator 222.
  • the insulator 224 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxynitride is formed by a CVD method.
  • plasma treatment containing oxygen may be performed under reduced pressure.
  • the plasma treatment containing oxygen it is preferable to use an apparatus having a power source for generating high-density plasma using microwaves, for example.
  • the substrate may have a power source for applying a high frequency such as RF (Radio Frequency).
  • RF Radio Frequency
  • high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, oxygen radicals generated by high-density plasma can be efficiently introduced into the insulator 224. it can.
  • plasma treatment containing oxygen may be performed to supplement desorbed oxygen. Note that impurities such as water and hydrogen contained in the insulator 224 can be removed by appropriately selecting the conditions of the plasma treatment. In that case, heat treatment may not be performed.
  • CMP treatment may be performed until the insulator 224 is reached.
  • the surface of the insulator 224 can be planarized and smoothed.
  • the end point of the CMP process can be easily detected.
  • the insulator 224 may be partially polished by the CMP treatment to reduce the thickness of the insulator 224, the thickness may be adjusted when the insulator 224 is formed.
  • oxygen can be added to the insulator 224 by depositing aluminum oxide over the insulator 224 by a sputtering method, which is preferable.
  • an oxide film 230A and an oxide film 230B are sequentially formed over the insulator 224 (see FIGS. 4B and 4C).
  • the oxide film 230A and the oxide film 230B are preferably formed continuously without being exposed to the atmospheric environment. By forming the film without exposing to the atmosphere, it is possible to prevent impurities or moisture from the atmospheric environment from adhering to the oxide film 230A and the oxide film 230B, and to prevent the vicinity of the interface between the oxide film 230A and the oxide film 230B. Can be kept clean.
  • the oxide film 230A and the oxide film 230B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide films 230A and 230B are formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • excess oxygen in the oxide film to be formed can be increased.
  • the above oxide film is formed by the sputtering method, the above In-M-Zn oxide target or the like can be used.
  • part of oxygen contained in the sputtering gas may be supplied to the insulator 224 when the oxide film 230A is formed. Therefore, the proportion of oxygen contained in the sputtering gas may be 70% or higher, preferably 80% or higher, more preferably 100%.
  • the oxide film 230B is formed by a sputtering method
  • the ratio of oxygen contained in the sputtering gas is greater than 30% and 100% or less, preferably 70% or more and 100% or less
  • the oxygen excess type oxidation is performed.
  • a physical semiconductor is formed.
  • a transistor using an oxygen-excess oxide semiconductor for a channel formation region has relatively high reliability.
  • one embodiment of the present invention is not limited to this.
  • the oxide film 230B is formed by a sputtering method, if the proportion of oxygen contained in the sputtering gas is 1% to 30% inclusive, preferably 5% to 20% inclusive, an oxygen-deficient oxide semiconductor is formed. It A transistor including an oxygen-deficient oxide semiconductor in a channel formation region can have relatively high field-effect mobility. Further, by forming the film while heating the substrate, the crystallinity of the oxide film can be improved.
  • the insulator 222, the insulator 224, the oxide film 230A, and the oxide film 230B are preferably formed without being exposed to the air.
  • a multi-chamber deposition apparatus may be used.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • impurities such as water and hydrogen in the oxide film 230A and the oxide film 230B can be removed.
  • a treatment at a temperature of 400 ° C. for 1 hour is continuously performed in an oxygen atmosphere.
  • a conductive film 242A is formed on the oxide film 230B.
  • the conductive film 242A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIGS. 4B and 4C).
  • heat treatment may be performed before the formation of the conductive film 242A.
  • the heat treatment may be performed under reduced pressure, and the conductive film 242A may be continuously formed without being exposed to the air.
  • moisture and hydrogen adsorbed on the surface of the oxide film 230B or the like can be removed, and the moisture concentration and the hydrogen concentration in the oxide film 230A and the oxide film 230B can be further reduced.
  • the temperature of the heat treatment is preferably 100 ° C or higher and 400 ° C or lower. In this embodiment mode, the temperature of the heat treatment is 200 ° C.
  • the oxide film 230A, the oxide film 230B, and the conductive film 242A are processed into an island shape by a lithography method to form the oxide 230a, the oxide 230b, and the conductive layer 242B (FIGS. 5A to 5C). reference.). Further, a dry etching method or a wet etching method can be used for the processing. Processing by the dry etching method is suitable for fine processing.
  • the oxide film 230A, the oxide film 230B, and the conductive film 242A may be processed under different conditions. Note that in this step, the thickness of a region of the insulator 224 which does not overlap with the oxide 230a may be thin.
  • a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used instead of the above-described light.
  • the resist mask can be removed by performing dry etching treatment such as ashing, performing wet etching treatment, performing wet etching treatment after dry etching treatment, or performing dry etching treatment after wet etching treatment.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • a hard mask an insulating film or a conductive film serving as a hard mask material is formed over a conductive film serving as the conductor 242, a resist mask is formed thereover, and the hard mask material is etched to have a desired shape.
  • a hard mask can be formed.
  • the conductive film to be the conductor 242 may be etched after removing the resist mask, or may be etched with the resist mask left. In the latter case, the resist mask may disappear during etching. After etching the conductive film to be the conductor 242, the hard mask may be removed by etching.
  • the material of the hard mask does not affect the post-process or can be used in the post-process, it is not always necessary to remove the hard mask.
  • the oxide 230a, the oxide 230b, and the conductive layer 242B are formed so that at least part of them overlaps with the conductor 205.
  • the side surfaces of the oxide 230a, the oxide 230b, and the conductive layer 242B are preferably substantially perpendicular to the top surface of the insulator 222. Since the side surfaces of the oxide 230a, the oxide 230b, and the conductive layer 242B are substantially perpendicular to the upper surface of the insulator 222, a small area and high density can be achieved when a plurality of transistors 200 is provided. Become.
  • the angle between the side surface of the oxide 230a, the oxide 230b, and the conductive layer 242B and the top surface of the insulator 222 may be low.
  • the angle formed by the side surfaces of the oxide 230a, the oxide 230b, and the conductive layer 242B and the top surface of the insulator 222 is preferably greater than or equal to 60 ° and less than 70 °.
  • a curved surface is provided between the side surface of the conductive layer 242B and the upper surface of the conductive layer 242B. That is, it is preferable that the end of the side surface and the end of the upper surface are curved.
  • the curved surface has, for example, a radius of curvature of 3 nm or more and 10 nm or less, preferably 5 nm or more and 6 nm or less at the end portion of the conductive layer 242B.
  • an insulating film 254A is formed over the insulator 224, the oxide 230a, the oxide 230b, and the conductive layer 242B (see FIGS. 6B and 6C).
  • the insulating film 254A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film having a function of suppressing permeation of oxygen is preferably used.
  • an aluminum oxide film, a silicon nitride film, a silicon oxide film, or a gallium oxide film is formed by a sputtering method or an ALD method.
  • an aluminum oxide film may be formed by a sputtering method, and an aluminum oxide film may be formed by an ALD method over the aluminum oxide film.
  • an insulating film to be the insulator 280 is formed on the insulating film 254A.
  • the insulating film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxide film is formed as the insulating film by a CVD method or a sputtering method.
  • the insulating film serving as the insulator 280 may have a multi-layer structure.
  • a silicon oxide film may be formed by a sputtering method, and a silicon oxide film may be formed over the silicon oxide film by a CVD method, a PEALD method, or a thermal ALD method.
  • heat treatment may be performed before forming an insulating film to be the insulator 280.
  • the heat treatment may be performed under reduced pressure, and the insulating film may be continuously formed without being exposed to the air.
  • moisture and hydrogen adsorbed on the surface of the insulating film 254A or the like are removed, and moisture concentration and hydrogen concentration in the oxide 230a, the oxide 230b, and the insulating film 254A are further reduced. be able to.
  • the heat treatment conditions described above can be used.
  • the insulating film to be the insulator 280 is subjected to CMP treatment to form the insulator 280 having a flat upper surface (see FIGS. 6B and 6C).
  • microwave processing may be performed.
  • the microwave treatment is preferably performed in an atmosphere containing oxygen and under reduced pressure.
  • the electric field insulator 280 by microwave, oxides 230b, and given to the oxide 230a, the insulator 280, oxide 230b, and an oxygen deficient V O H in the oxide 230a ( It can be divided into V O ) and hydrogen (H).
  • a part of the hydrogen separated may be combined with oxygen contained in the insulator 280 to be removed as a water molecule.
  • part of hydrogen may be gettered to the conductor 242 through the insulator 254.
  • the heat treatment may be performed while maintaining the reduced pressure state after the microwave treatment.
  • hydrogen in the insulator 280, the oxide 230b, and the oxide 230a can be efficiently removed.
  • the heat treatment temperature is preferably higher than or equal to 300 ° C and lower than or equal to 500 ° C.
  • the film quality of the insulator 280 is modified, so that diffusion of hydrogen, water, impurities, and the like can be suppressed. Therefore, hydrogen, water, impurities, or the like can be prevented from diffusing into the oxide 230 through the insulator 280 by a post-process after the insulator 280 is formed, a heat treatment, or the like.
  • part of the insulator 280, part of the insulating film 254A, and part of the conductive layer 242B are processed to form an opening reaching the oxide 230b (see FIGS. 7A to 7C). It is preferable that the opening be formed so as to overlap with the conductor 205. By forming the opening, the conductor 242a, the conductor 242b, and the insulator 254 are formed. At this time, the thickness of a region of the oxide 230b which overlaps with the opening may be thin.
  • part of the insulator 280, part of the insulating film 254A, and part of the conductive layer 242B may be processed under different conditions.
  • part of the insulator 280 may be processed by dry etching
  • part of the insulating film 254A may be processed by wet etching
  • part of the conductive layer 242B may be processed by dry etching.
  • impurities caused by the etching gas or the like may adhere to the surface of the oxide 230a and the oxide 230b or diffuse into the surface.
  • the impurities include, for example, fluorine or chlorine.
  • the cleaning method include wet cleaning using a cleaning liquid, plasma treatment using plasma, cleaning by heat treatment, and the like, and the above cleaning may be performed in appropriate combination.
  • cleaning treatment may be performed using an aqueous solution of ammonia water, oxalic acid, phosphoric acid, hydrofluoric acid, etc. diluted with carbonated water or pure water, pure water, carbonated water, or the like. Further, ultrasonic cleaning using these aqueous solution, pure water, or carbonated water may be performed. In addition, these washings may be combined appropriately.
  • Heat treatment may be performed after the etching or the cleaning.
  • the heat treatment may be performed at 100 ° C to 400 ° C inclusive, for example.
  • the heat treatment is performed in an atmosphere of a nitrogen gas or an inert gas, or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment may be performed in an oxygen atmosphere. Accordingly, oxygen can be supplied to the oxide 230a and the oxide 230b, so that oxygen vacancies can be reduced.
  • the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing an oxidizing gas in an amount of 10 ppm or higher, 1% or higher, or 10% or higher in order to supplement desorbed oxygen after the heat treatment is performed in a nitrogen gas or inert gas atmosphere. Good.
  • heat treatment may be performed, and the heat treatment may be performed under reduced pressure and the oxide film 230C may be continuously formed without being exposed to the air (see FIGS. 8A to 8C).
  • the temperature of the heat treatment is preferably 100 ° C or higher and 400 ° C or lower. In this embodiment mode, the temperature of the heat treatment is 200 ° C.
  • the oxide film 230C can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230C the atomic ratio of Ga to In is preferably larger than the atomic ratio of Ga to In in the oxide film 230B.
  • the oxide film 230C may be a stacked layer.
  • [Number ratio] In-Ga-Zn oxide target may be used for film formation.
  • part of oxygen contained in the sputtering gas may be supplied to the oxides 230a and 230b.
  • part of oxygen contained in a sputtering gas may be supplied to the insulator 280 when the oxide film 230C is formed. Therefore, the proportion of oxygen contained in the sputtering gas of the oxide film 230C may be 70% or higher, preferably 80% or higher, more preferably 100%.
  • heat treatment may be performed.
  • the heat treatment may be performed under reduced pressure, and the insulating film 250A may be continuously formed without being exposed to the air (see FIGS. 9A to 9C).
  • the temperature of the heat treatment is preferably 100 ° C or higher and 400 ° C or lower.
  • the insulating film 250A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a silicon oxynitride film is formed by a CVD method.
  • the film forming temperature for forming the insulating film 250A is preferably 350 ° C. or higher and lower than 450 ° C., and more preferably around 400 ° C. By forming the insulating film 250A at 400 ° C., an insulating film containing few impurities can be formed.
  • Microwave treatment may be performed after forming the insulating film 250A.
  • the microwave processing conditions described above can be used.
  • the film quality of the insulating film 250A is modified, so that diffusion of hydrogen, water, impurities, and the like can be suppressed. Therefore, diffusion of hydrogen, water, impurities, or the like into the oxide 230 through the insulator 250 is suppressed by a post-process such as the formation of a conductive film to be the conductor 260 or a post-process such as heat treatment. be able to.
  • the conductive films 260A and 260B are sequentially formed.
  • the conductive films 260A and 260B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film 260A is formed by an ALD method and the conductive film 260B is formed by a CVD method (see FIGS. 10A to 10C).
  • the oxide film 230C, the insulating film 250A, the conductive film 260A, and the conductive film 260B are polished by CMP treatment until the insulator 280 is exposed.
  • the body 260a and the conductor 260b) are formed (see FIGS. 11A to 11C).
  • the oxide 230c is arranged so as to cover the inner wall (side wall and bottom surface) of the opening reaching the oxide 230b.
  • the insulator 250 is arranged so as to cover the inner wall of the opening via the oxide 230c.
  • the conductor 260 is arranged so as to fill the opening with the oxide 230c and the insulator 250 interposed therebetween.
  • heat treatment may be performed.
  • the treatment is performed at a temperature of 400 ° C. for one hour in a nitrogen atmosphere.
  • moisture concentration and hydrogen concentration in the insulator 250 and the insulator 280 can be reduced.
  • an insulator 282 is formed over the oxide 230c, the insulator 250, the conductor 260, and the insulator 280.
  • the insulator 282 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an aluminum oxide film is preferably formed by a sputtering method.
  • oxygen can be added to the insulator 280 during film formation. At this time, it is preferable to form the insulator 282 while heating the substrate. Further, by forming the insulator 282 in contact with the upper surface of the conductor 260, oxygen in the insulator 280 can be prevented from being absorbed by the conductor 260 in a heat treatment performed later, which is preferable. .
  • an insulator 283 is formed over the insulator 282.
  • the insulator 283 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIGS. 11B and 11C).
  • a film of silicon nitride or silicon nitride oxide is preferably used.
  • heat treatment may be performed.
  • the treatment is performed at a temperature of 400 ° C. for one hour in a nitrogen atmosphere.
  • oxygen added to the insulator 280 by the film formation of the insulator 282 can be diffused and further supplied to the oxide 230a and the oxide 230b through the oxide 230c.
  • the heat treatment is not limited to after the formation of the insulator 283 and may be performed after the formation of the insulator 282.
  • the insulator 274 may be formed over the insulator 283.
  • the insulator 274 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIGS. 11B and 11C).
  • openings are formed in the insulator 254, the insulator 280, the insulator 282, the insulator 283, and the insulator 274 to reach the conductor 242a and the conductor 242b.
  • the opening may be formed by using a lithography method.
  • an insulating film to be the insulator 241 is formed, and the insulating film is anisotropically etched to form the insulator 241.
  • the insulating film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • As the insulating film it is preferable to use an insulating film having a function of suppressing permeation of oxygen.
  • silicon nitride is preferable because it has a high blocking property against hydrogen.
  • a dry etching method may be used as the anisotropic etching of the insulating film.
  • a dry etching method may be used as the anisotropic etching of the insulating film.
  • a conductive film to be the conductor 240a and the conductor 240b is formed. It is preferable that the conductive film have a stacked-layer structure including a conductor having a function of suppressing diffusion of impurities such as water and hydrogen.
  • a stack of tantalum nitride, titanium nitride, or the like and tungsten, molybdenum, copper, or the like can be used.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • CMP treatment is performed to remove part of the conductive films to be the conductors 240a and 240b and expose the insulator 274.
  • the conductor 240a and the conductor 240b having flat top surfaces can be formed by leaving the conductive film only in the openings (see FIGS. 2A and 2B). Note that part of the insulator 274 may be removed by the CMP treatment.
  • a semiconductor device including the transistor 200 illustrated in FIGS. 2A to 2D can be manufactured.
  • the transistor 200 can be manufactured by using the method for manufacturing the semiconductor device described in this embodiment.
  • a semiconductor device with favorable reliability can be provided. Further, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided. Further, according to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. Further, according to one embodiment of the present invention, a semiconductor device which can be miniaturized or highly integrated can be provided. Further, according to one embodiment of the present invention, a low power consumption semiconductor device can be provided.
  • FIG. 13 illustrates an example of a semiconductor device (memory device) including the semiconductor device of one embodiment of the present invention.
  • the transistor 200 is provided above the transistor 300, and the capacitor 100 is provided above the transistor 200. At least part of the capacitor 100 or the transistor 300 preferably overlaps with the transistor 200. Accordingly, the occupied area of the capacitor 100, the transistor 200, and the transistor 300 in top view can be reduced, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • the semiconductor device is, for example, a logic circuit represented by a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit), or a DRAM (Dynamic Random Access Memory) or an NVM (Non-Voltage Memory). Can be applied to the memory circuit represented by.
  • a logic circuit represented by a CPU Central Processing Unit
  • a GPU Graphics Processing Unit
  • DRAM Dynamic Random Access Memory
  • NVM Non-Voltage Memory
  • the transistor 200 described in any of the above embodiments can be used as the transistor 200. Therefore, for the transistor 200 and the layer including the transistor 200, the description in the above embodiment can be referred to.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the off-state current of the transistor 200 is small, the memory content can be held for a long time by using the transistor 200 in a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the memory device can be sufficiently reduced.
  • the transistor 200 has favorable electric characteristics at high temperature as compared with a transistor including silicon for a semiconductor layer. For example, the transistor 200 exhibits favorable electric characteristics even in the temperature range of 125 ° C to 150 ° C. In the temperature range of 125 ° C. to 150 ° C., the transistor 200 has a transistor on / off ratio of 10 digits or more. In other words, as compared with a transistor using silicon for a semiconductor layer, the transistor 200 has better characteristics as the on-state current, frequency characteristics, and the like which are examples of transistor characteristics, become higher.
  • the wiring 1001 is electrically connected to the source of the transistor 300
  • the wiring 1002 is electrically connected to the drain of the transistor 300
  • the wiring 1007 is electrically connected to the gate of the transistor 300.
  • the wiring 1003 is electrically connected to one of a source and a drain of the transistor 200
  • the wiring 1004 is electrically connected to a first gate of the transistor 200
  • the wiring 1006 is electrically connected to a second gate of the transistor 200. It is connected to the.
  • the other of the source and the drain of the transistor 200 is electrically connected to one of the electrodes of the capacitor 100 and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100.
  • the semiconductor device illustrated in FIG. 13 can write, hold, and read data because the semiconductor device illustrated in FIG. 13 has a characteristic of being able to hold charge stored in one of the electrodes of the capacitor 100 by switching the transistor 200.
  • the transistor 200 is an element provided with a back gate in addition to a source, a gate (top gate), and a drain. That is, since it is a 4-terminal element, MRAM (Magnetoresistive Random Access Memory), ReRAM (Resistive Memory Random Memory 2) and other phase change that utilizes MTJ (Magnetic Tunnel Junction) characteristics are used. Compared with the terminal element, it has a feature that input / output independent control can be easily performed.
  • the structure may change at the atomic level when rewriting information.
  • the semiconductor device illustrated in FIGS. 13A and 13B has characteristics that it is excellent in repeated rewriting resistance and has little structural change because it operates by charge or discharge of electrons using a transistor and a capacitor when rewriting information.
  • the semiconductor device shown in FIG. 13 can be arranged in a matrix to form a memory cell array.
  • the transistor 300 can be used as a reading circuit connected to the memory cell array, a driver circuit, or the like.
  • an operating frequency of 200 MHz or higher can be realized in a range where the driving voltage is 2.5 V and the evaluation environment temperature is ⁇ 40 ° C. to 85 ° C.
  • the transistor 300 is provided over the substrate 311 and serves as a conductor 316 serving as a gate electrode, an insulator 315 serving as a gate insulator, a semiconductor region 313 formed by part of the substrate 311, and a source region or a drain region.
  • the low resistance region 314a and the low resistance region 314b are included.
  • the insulator 315 is arranged on the semiconductor region 313, and the conductor 316 is arranged on the insulator 315.
  • the transistors 300 formed in the same layer are electrically separated by an insulator 312 which functions as an element isolation insulating layer.
  • an insulator similar to the insulator 326 described later and the like can be used as the insulator 312, an insulator similar to the insulator 326 described later and the like can be used.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the substrate 311 includes a semiconductor such as a silicon-based semiconductor in a region where a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, or the like.
  • a semiconductor such as a silicon-based semiconductor in a region where a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, or the like.
  • a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. It is also possible to adopt a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 300 may be a HEMT (High Electron
  • the low-resistance region 314a and the low-resistance region 314b impart an n-type conductivity imparting element such as arsenic or phosphorus, or a p-type conductivity imparting boron, in addition to the semiconductor material applied to the semiconductor region 313. Including the element to do.
  • the conductor 316 functioning as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron. Materials or conductive materials such as metal oxide materials can be used.
  • the work function is determined by the material of the conductor, so the threshold voltage can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding properties, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • a semiconductor region 313 (a part of the substrate 311) where a channel is formed has a convex shape. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to cover the conductor 316 with the insulator 315 interposed therebetween.
  • Such a transistor 300 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate. Note that an insulator which functions as a mask for forming the protrusion may be provided in contact with the top of the protrusion.
  • an SOI substrate may be processed to form a semiconductor film having a convex shape.
  • transistor 300 illustrated in FIG. 13 is an example, and the structure thereof is not limited, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the semiconductor device includes a transistor 300 and a transistor 200 that are stacked.
  • the transistor 300 can be formed using a silicon-based semiconductor material and the transistor 200 can be formed using an oxide semiconductor.
  • the semiconductor device illustrated in FIG. 13 can be formed by mixing the silicon-based semiconductor material and the oxide semiconductor in different layers.
  • the semiconductor device illustrated in FIG. 13 can be manufactured by a process similar to a process using a manufacturing apparatus of a semiconductor device using a silicon-based semiconductor material, and high integration can be achieved.
  • the capacitive element 100 includes an insulator 114 on an insulator 160, an insulator 140 on the insulator 114, a conductor 110 arranged in an insulator 114 and an opening formed in the insulator 140, and a conductor.
  • An insulator 130 over the insulator 110 and the insulator 140, a conductor 120 over the insulator 130, and an insulator 150 over the conductor 120 and the insulator 130.
  • at least a part of the conductor 110, the insulator 130, and the conductor 120 is arranged in the openings formed in the insulator 114 and the insulator 140.
  • the conductor 110 functions as a lower electrode of the capacitor 100
  • the conductor 120 functions as an upper electrode of the capacitor 100
  • the insulator 130 functions as a dielectric of the capacitor 100.
  • the upper electrode and the lower electrode face each other across the dielectric not only on the bottom surface but also on the side surface.
  • the capacity can be increased. Therefore, the capacitance of the capacitive element 100 can be increased as the depth of the opening is increased. By thus increasing the capacitance per unit area of the capacitive element 100, miniaturization or high integration of the semiconductor device can be promoted.
  • an insulator that can be used for the insulator 280 may be used.
  • the insulator 140 preferably functions as an etching stopper when the opening of the insulator 114 is formed, and an insulator that can be used for the insulator 214 may be used.
  • the shape of the openings formed in the insulator 114 and the insulator 140 as viewed from above may be a quadrangle, a polygonal shape other than the quadrangle, or a shape in which the corners of the polygonal shape are curved.
  • the shape may be circular including an ellipse.
  • it is preferable that the area where the opening and the transistor 200 overlap with each other in the top view is large. With such a structure, the area occupied by the semiconductor device including the capacitor 100 and the transistor 200 can be reduced.
  • the conductor 110 is arranged in contact with the openings formed in the insulator 140 and the insulator 114. It is preferable that the top surface of the conductor 110 substantially coincides with the top surface of the insulator 140. Further, the lower surface of the conductor 110 is in contact with the conductor 152 provided over the insulator 160.
  • the conductor 110 is preferably formed by an ALD method, a CVD method, or the like. For example, a conductor that can be used for the conductor 205 may be used.
  • the insulator 130 is arranged so as to cover the conductor 110 and the insulator 140.
  • the insulator 130 is, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, zirconium oxide, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, or nitride.
  • Hafnium or the like may be used and can be provided as a stacked layer or a single layer.
  • an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are stacked in this order can be used.
  • a material having a high dielectric strength such as silicon oxynitride or a material having a high dielectric constant (high-k) for the insulator 130.
  • a stacked structure of a material having high dielectric strength and a high dielectric constant (high-k) material may be used.
  • examples of the high dielectric constant (high-k) material include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, silicon, and There are oxides having hafnium, oxynitrides having silicon and hafnium, nitrides having silicon and hafnium, and the like.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and holes are used as materials having high dielectric strength.
  • silicon oxide, resin, and the like there are silicon oxide, resin, and the like.
  • an insulating film formed by stacking silicon nitride formed by an ALD method, silicon oxide formed by a PEALD method, and silicon nitride formed by an ALD method in this order can be used.
  • an insulator having a large dielectric strength the dielectric strength can be improved and electrostatic breakdown of the capacitor 100 can be suppressed.
  • the conductor 120 is arranged so as to fill the openings formed in the insulator 140 and the insulator 114.
  • the conductor 120 is electrically connected to the wiring 1005 through the conductor 112 and the conductor 153.
  • the conductor 120 is preferably formed by an ALD method, a CVD method, or the like.
  • a conductor that can be used as the conductor 205 may be used.
  • the transistor 200 since the transistor 200 is configured to use an oxide semiconductor, it has excellent compatibility with the capacitor 100. Specifically, since the off-state current of the transistor 200 including an oxide semiconductor is small, the memory content can be held for a long time by using the transistor 200 in combination with the capacitor 100.
  • a wiring layer provided with an interlayer film, a wiring, a plug, and the like may be provided between the structures. Further, a plurality of wiring layers can be provided depending on the design.
  • the conductor functioning as a plug or a wiring may have a plurality of structures collectively given the same reference numeral. Further, in this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, part of the conductor may function as a wiring, and part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked as interlayer films. Further, in the insulator 320, the insulator 322, the insulator 324, and the insulator 326, a conductor 328 electrically connected to the conductor 153 functioning as a terminal, a conductor 330, and the like are embedded. Note that the conductor 328 and the conductor 330 function as a plug or a wiring.
  • the insulator functioning as an interlayer film may function as a flattening film that covers the uneven shape below the insulator.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked and provided.
  • a conductor 356 is formed over the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring.
  • An insulator 208, an insulator 210, an insulator 212, an insulator 214, and an insulator 216 are sequentially stacked on the insulator 354 and the conductor 356. Further, a conductor 218, a conductor (conductor 205) included in the transistor 200, and the like are embedded in the insulator 208, the insulator 210, the insulator 212, the insulator 214, and the insulator 216. Note that the conductor 218 functions as a plug or a wiring which is electrically connected to the transistor 300.
  • the conductor 112 functions as a plug or a wiring which electrically connects the capacitor 100, the transistor 200, or the transistor 300 to the conductor 153 functioning as a terminal.
  • the conductor 153 is provided on the insulator 154, and the conductor 153 is covered with the insulator 156.
  • the conductor 153 is in contact with the top surface of the conductor 112 and functions as a terminal of the capacitor 100, the transistor 200, or the transistor 300.
  • examples of insulators that can be used as the interlayer film include oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides having an insulating property.
  • the material may be selected depending on the function of the insulator.
  • the insulator 320, the insulator 322, the insulator 326, the insulator 352, the insulator 354, the insulator 210, the insulator 114, the insulator 150, the insulator 156, and the like have insulators with low relative permittivity.
  • the insulator is silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide having holes. , Resin or the like is preferable.
  • the insulator is silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide containing fluorine, silicon oxide containing carbon, silicon oxide containing carbon and nitrogen, or silicon oxide having holes. It is preferable to have a laminated structure of a resin. Since silicon oxide and silicon oxynitride are thermally stable, by combining with a resin, a laminated structure having thermal stability and a low relative dielectric constant can be obtained. Examples of the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic and the like.
  • the resistivity of the insulator provided over or below the conductor 152 or the conductor 153 is 1.0 ⁇ 10 12 ⁇ cm or more and 1.0 ⁇ 10 15 ⁇ cm or less, preferably 5.0 ⁇ 10 12 ⁇ cm or more 1. It is preferably 0.0 ⁇ 10 14 ⁇ cm or less, more preferably 1.0 ⁇ 10 13 ⁇ cm or more and 5.0 ⁇ 10 13 ⁇ cm or less.
  • the insulator maintains the insulating property and the transistor 200, the transistor 300, the capacitor 100, Further, charges accumulated between wirings of the conductor 152 and the like can be dispersed, and characteristic defects and electrostatic breakdown of a transistor and a semiconductor device including the transistor due to the charges can be suppressed, which is preferable.
  • silicon nitride or silicon nitride oxide can be used as such an insulator.
  • the resistivity of the insulator 160 or the insulator 154 may be set within the above range.
  • a transistor including an oxide semiconductor can have stable electrical characteristics by being surrounded by an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen. Therefore, as the insulator 324, the insulator 350, the insulator 208, and the like, an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen can be used.
  • Examples of the insulator having a function of suppressing the transmission of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. , Lanthanum, neodymium, hafnium, or an insulator containing tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, and indium.
  • a material containing at least one metal element selected from ruthenium and the like can be used.
  • a semiconductor having high electric conductivity which is typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a metal material, an alloy material, a metal nitride material formed of any of the above materials can be used as the conductor 328, the conductor 330, the conductor 356, the conductor 218, the conductor 112, the conductor 152, the conductor 153, and the like.
  • a conductive material such as a metal oxide material can be used as a single layer or a stacked layer. It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is preferable to use tungsten.
  • it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low-resistance conductive material.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor.
  • an insulator having a barrier property is preferably provided between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • an insulator 241 may be provided between the insulator 280 having excess oxygen and the conductor 240.
  • the conductor 240 and the transistor 200 can be sealed with an insulator having a barrier property.
  • the excess oxygen contained in the insulator 280 can be suppressed from being absorbed by the conductor 240. Further, with the insulator 241, hydrogen, which is an impurity, can be prevented from diffusing into the transistor 200 through the conductor 240.
  • the conductor 240 has a function as a plug or a wiring which is electrically connected to the transistor 200 or the transistor 300.
  • a semiconductor device including a transistor including an oxide semiconductor can be miniaturized or highly integrated.
  • variation in electric characteristics can be suppressed and reliability can be improved.
  • a transistor including an oxide semiconductor with high on-state current can be provided.
  • a transistor including an oxide semiconductor with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • FIG. 14 illustrates an example of a memory device including the semiconductor device which is one embodiment of the present invention.
  • the memory device illustrated in FIG. 14 includes a transistor 400 in addition to the semiconductor device including the transistor 200, the transistor 300, and the capacitor 100 illustrated in FIG.
  • the memory device illustrated in FIG. 14 is different from the memory device illustrated in FIG. 13 in that the capacitor 100 is a planar type and the transistors 200 and 300 are electrically connected to each other.
  • the transistor 200 is provided above the transistor 300 and the capacitor 100 is provided above the transistor 300 and the transistor 200. At least part of the capacitor 100 or the transistor 300 preferably overlaps with the transistor 200. Accordingly, the area occupied by the capacitor 100, the transistor 200, and the transistor 300 in top view can be reduced, so that the memory device of this embodiment can be miniaturized or highly integrated.
  • the transistor 400 can control the second gate voltage of the transistor 200.
  • the first gate and the second gate of the transistor 400 are diode-connected to the source, and the source of the transistor 400 is connected to the second gate of the transistor 200.
  • the negative potential of the second gate of the transistor 200 is held in this structure, the first gate-source voltage and the second gate-source voltage of the transistor 400 are 0V.
  • the drain current when the second gate voltage and the first gate voltage are 0 V is extremely small; therefore, without supplying power to the transistor 200 and the transistor 400, the second gate of the transistor 200 A negative potential can be maintained for a long time.
  • the memory device including the transistor 200 and the transistor 400 can hold stored data for a long time.
  • the wiring 1001 is electrically connected to the source of the transistor 300 and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 1004 is electrically connected to a first gate of the transistor 200, and the wiring 1006 is electrically connected to a second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100 and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the wiring 1007 is electrically connected to the source of the transistor 400
  • the wiring 1008 is electrically connected to the first gate of the transistor 400
  • the wiring 1009 is electrically connected to the second gate of the transistor 400
  • the wiring 1010. Are electrically connected to the drain of the transistor 400.
  • the wiring 1006, the wiring 1007, the wiring 1008, and the wiring 1009 are electrically connected.
  • a node in which the gate of the transistor 300, the other of the source and the drain of the transistor 200, and one of the electrodes of the capacitor 100 are connected to each other may be referred to as a node FG.
  • the semiconductor device illustrated in FIG. 14 has the characteristic that the potential of the gate (node FG) of the transistor 300 can be held by switching the transistor 200, and thus data can be written, held, and read.
  • the memory device shown in FIG. 14 can form a memory cell array by arranging the memory device in a matrix like the memory device shown in FIG. Note that one transistor 400 can control the second gate voltage of the plurality of transistors 200. Therefore, the transistor 400 may be provided in a smaller number than the transistor 200.
  • transistors 200 and 300 described in the above memory device 1 can be used as the transistors 200 and 300. Therefore, the description of the memory device 1 can be referred to for the transistor 200, the transistor 300, and the layers including these.
  • a conductor 218 is embedded in each of the insulator 208, the insulator 210, the insulator 212, the insulator 214, and the insulator 216.
  • the conductor 218 functions as a plug or a wiring which is electrically connected to the capacitor 100, the transistor 200, the transistor 300, or the transistor 400.
  • the conductor 218 is electrically connected to the conductor 316 which functions as a gate electrode of the transistor 300.
  • the conductor 240 functions as a plug or a wiring which is electrically connected to the capacitor 100, the transistor 200, the transistor 300, or the transistor 400.
  • the conductor 240 is obtained by electrically connecting the conductor 242b functioning as the other of the source and the drain of the transistor 200 and the conductor 110 functioning as one of the electrodes of the capacitor 100 through the conductor 240. There is.
  • the planar-type capacitance element 100 is provided above the transistor 200.
  • the capacitor 100 includes a conductor 110 that functions as a first electrode, a conductor 120 that functions as a second electrode, and an insulator 130 that functions as a dielectric. Note that as the conductor 110, the conductor 120, and the insulator 130, those described in the above memory device 1 can be used.
  • FIG. 14 shows an example in which a planar capacitor is used as the capacitor 100
  • the semiconductor device described in this embodiment is not limited to this.
  • the capacitive element 100 a cylinder type capacitive element 100 as shown in FIG. 13 may be used.
  • the transistor 400 is formed in the same layer as the transistor 200 and can be manufactured in parallel.
  • the transistor 400 includes a conductor 460 (a conductor 460a and a conductor 460b) which functions as a first gate, a conductor 405 which functions as a second gate, an insulator 222 which functions as a gate insulator, and an insulating material.
  • a body 450 an oxide 430c having a channel formation region, a conductor 442a, an oxide 431b, and an oxide 431a which function as a source, and a conductor 442b, an oxide 432b, and an oxide 432a which function as a drain, And a conductor 440 (a conductor 440a and a conductor 440b) which functions as a plug.
  • the conductor 405 and the conductor 205 are formed in the same layer.
  • the oxide 431a and the oxide 432a and the oxide 230a are formed in the same layer, and the oxide 431b and the oxide 432b and the oxide 230b are formed in the same layer.
  • the conductor 442a, the conductor 442b, and the conductor 242 are formed in the same layer.
  • the oxide 430c and the oxide 230c are formed in the same layer.
  • the insulator 450 and the insulator 250 are formed in the same layer.
  • the conductor 460 and the conductor 260 are formed in the same layer.
  • the oxide 430c can be formed by processing an oxide film to be the oxide 230c.
  • the oxide 430c functioning as an active layer of the transistor 400 has reduced oxygen vacancies and reduced impurities such as hydrogen and water. Accordingly, the threshold voltage of the transistor 400 can be further increased, the off-state current can be reduced, and the drain current when the second gate voltage and the first gate voltage are 0 V can be extremely reduced.
  • a dicing line (which may be referred to as a scribe line, a division line, or a cutting line) provided when a large-area substrate is divided into semiconductor elements to take out a plurality of semiconductor devices in a chip shape will be described.
  • a dividing method for example, there is a case where a groove (dicing line) for dividing a semiconductor element is first formed on a substrate, and then cut along the dicing line to be divided (divided) into a plurality of semiconductor devices.
  • the region where the insulator 254 and the insulator 222 are in contact with each other is a dicing line. That is, an opening is provided in the insulator 224 in the vicinity of a memory cell including the plurality of transistors 200 and a region which is provided on the outer edge of the transistor 400 and serves as a dicing line. Further, the insulator 254 is provided so as to cover the side surface of the insulator 224.
  • the insulator 222 and the insulator 254 are in contact with each other in the opening provided in the insulator 224.
  • the insulator 222 and the insulator 254 may be formed using the same material and the same method.
  • adhesion can be improved. For example, it is preferable to use aluminum oxide.
  • the insulator 224, the transistor 200, and the transistor 400 can be wrapped with the insulator 222 and the insulator 254. Since the insulator 222 and the insulator 254 have a function of suppressing diffusion of oxygen, hydrogen, and water, the substrate is divided into each circuit region where the semiconductor element described in this embodiment is formed. Thus, even when processed into a plurality of chips, it is possible to prevent impurities such as hydrogen and water from entering the side surface of the divided substrate and diffusing into the transistors 200 and 400.
  • excess oxygen in the insulator 224 can be prevented from diffusing to the outside through the insulator 254 and the insulator 222. Accordingly, the excess oxygen in the insulator 224 is efficiently supplied to the oxide in which the channel in the transistor 200 or the transistor 400 is formed. With the use of the oxygen, oxygen vacancies in the oxide in which a channel in the transistor 200 or the transistor 400 is formed can be reduced. Accordingly, the oxide in which the channel is formed in the transistor 200 or the transistor 400 can be an oxide semiconductor having low density of defect states and stable characteristics. That is, change in electrical characteristics of the transistor 200 or the transistor 400 can be suppressed and reliability can be improved.
  • a transistor including an oxide as a semiconductor according to one embodiment of the present invention (hereinafter, may be referred to as an OS transistor).
  • an OS memory device a storage device including at least a capacitor and an OS transistor which controls charge and discharge of the capacitor. Since the off-state current of the OS transistor is extremely small, the OS memory device has excellent retention characteristics and can function as a nonvolatile memory.
  • FIG. 15A shows an example of the configuration of the OS memory device.
  • the memory device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 has, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying the data signal read from the memory cell. Note that the wiring is a wiring connected to a memory cell included in the memory cell array 1470 and will be described later in detail.
  • the amplified data signal is output to the outside of the storage device 1400 as the data signal RDATA via the output circuit 1440.
  • the row circuit 1420 has a row decoder, a word line driver circuit, and the like, for example, and can select a row to be accessed.
  • a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 are externally supplied to the storage device 1400. Further, a control signal (CE, WE, RE), an address signal ADDR, and a data signal WDATA are externally input to the memory device 1400.
  • the address signal ADDR is input to the row decoder and the column decoder, and the data signal WDATA is input to the write circuit.
  • the control logic circuit 1460 processes control signals (CE, WE, RE) input from the outside to generate control signals for the row decoder and the column decoder.
  • the control signal CE is a chip enable signal
  • the control signal WE is a write enable signal
  • the control signal RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and another control signal may be input as necessary.
  • the memory cell array 1470 has a plurality of memory cells MC and a plurality of wirings arranged in a matrix. Note that the number of wirings connecting the memory cell array 1470 and the row circuit 1420 is determined by the structure of the memory cells MC, the number of memory cells MC in one column, and the like. The number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cell MC, the number of memory cells MC in one row, and the like.
  • FIG. 15A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane
  • the present embodiment is not limited to this.
  • a memory cell array 1470 may be provided so as to overlap part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap under the memory cell array 1470.
  • [DOSRAM] 16A to 16C show examples of circuit configurations of memory cells of DRAM.
  • a DRAM including a 1-OS transistor 1-capacitive element memory cell may be referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • the memory cell 1471 illustrated in FIG. 16A includes the transistor M1 and the capacitor CA. Note that the transistor M1 has a gate (sometimes referred to as a top gate) and a back gate.
  • a first terminal of the transistor M1 is connected to a first terminal of the capacitor CA, a second terminal of the transistor M1 is connected to a wiring BIL, a gate of the transistor M1 is connected to a wiring WOL, and a back gate of the transistor M1. Are connected to the wiring BGL.
  • the second terminal of the capacitor CA is connected to the wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CA. It is preferable to apply a low-level potential to the wiring CAL at the time of writing and reading data.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M1 can be increased or decreased.
  • the memory cell 1471 shown in FIG. 16A corresponds to the storage device shown in FIG. That is, the transistor M1 corresponds to the transistor 200, the capacitor CA corresponds to the capacitor 100, the wiring BIL corresponds to the wiring 1003, the wiring WOL corresponds to the wiring 1004, the wiring BGL corresponds to the wiring 1006, and the wiring CAL corresponds to the wiring 1005.
  • the transistor 300 illustrated in FIG. 13 corresponds to the transistor provided in the peripheral circuit 1411 of the memory device 1400 illustrated in FIGS. 15A and 15B.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the memory cell MC may have a structure in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL like the memory cell 1472 illustrated in FIG. 16B.
  • the memory cell MC may be a memory cell including a transistor having a single-gate structure, that is, a transistor M1 having no back gate, like the memory cell 1473 illustrated in FIG. 16C.
  • the transistor 200 can be used as the transistor M1 and the capacitor 100 can be used as the capacitor CA.
  • the leak current of the transistor M1 can be made extremely small. That is, since the written data can be held for a long time by the transistor M1, the frequency of refreshing the memory cell can be reduced. Alternatively, the refresh operation of the memory cell can be made unnecessary. Further, since the leak current is extremely small, multi-valued data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • [NOSRAM] 16D to 16G show circuit configuration examples of a gain cell type memory cell having two transistors and one capacitor.
  • the memory cell 1474 illustrated in FIG. 16D includes a transistor M2, a transistor M3, and a capacitor CB.
  • the transistor M2 has a top gate (may be simply referred to as a gate) and a back gate.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • a first terminal of the transistor M2 is connected to a first terminal of the capacitor CB, a second terminal of the transistor M2 is connected to a wiring WBL, a gate of the transistor M2 is connected to a wiring WOL, and a back gate of the transistor M2.
  • the second terminal of the capacitor CB is connected to the wiring CAL.
  • the first terminal of the transistor M3 is connected to the wiring RBL, the second terminal of the transistor M3 is connected to the wiring SL, and the gate of the transistor M3 is connected to the first terminal of the capacitive element CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CB. It is preferable that a low-level potential be applied to the wiring CAL during data writing, during data retention, and during data reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M2. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M2 can be increased or decreased.
  • the memory cell 1474 shown in FIG. 16D corresponds to the storage device shown in FIG. That is, the transistor M2 is the transistor 200, the capacitor CB is the capacitor 100, the transistor M3 is the transistor 300, the wiring WBL is the wiring 1003, the wiring WOL is the wiring 1004, the wiring BGL is the wiring 1006, and the wiring CAL is the wiring. 1005, the wiring RBL corresponds to the wiring 1002, and the wiring SL corresponds to the wiring 1001.
  • the memory cell MC is not limited to the memory cell 1474, and the circuit configuration can be changed as appropriate.
  • the memory cell MC may have a structure in which the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL like the memory cell 1475 illustrated in FIG. 16E.
  • the memory cell MC may be a memory cell including a transistor having a single gate structure, that is, a transistor M2 having no back gate, like the memory cell 1476 illustrated in FIG. 16F.
  • the memory cell MC may have a configuration in which the wiring WBL and the wiring RBL are integrated into one wiring BIL like the memory cell 1477 illustrated in FIG. 16G.
  • the transistor 200 can be used as the transistor M2, the transistor 300 can be used as the transistor M3, and the capacitor 100 can be used as the capacitor CB.
  • the leak current of the transistor M2 can be made extremely small. Accordingly, the written data can be held for a long time by the transistor M2, so that the frequency of refreshing the memory cell can be reduced. Alternatively, the refresh operation of the memory cell can be made unnecessary. Further, since the leak current is extremely small, multi-valued data or analog data can be held in the memory cell 1474. The same applies to the memory cells 1475 to 1477.
  • the transistor M3 may be a transistor including silicon in a channel formation region (hereinafter, may be referred to as a Si transistor).
  • the conductivity type of the Si transistor may be an n-channel type or a p-channel type.
  • the Si transistor may have higher field effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 that functions as a read transistor. Further, by using a Si transistor for the transistor M3, the transistor M2 can be provided by being stacked over the transistor M3, so that the area occupied by the memory cell can be reduced and the memory device can be highly integrated.
  • the transistor M3 may be an OS transistor.
  • OS transistors are used for the transistors M2 and M3, the memory cell array 1470 can be formed using only n-type transistors.
  • FIG. 16H shows an example of a gain cell type memory cell having three transistors and one capacitor.
  • the memory cell 1478 illustrated in FIG. 16H includes transistors M4 to M6 and a capacitor CC.
  • the capacitive element CC is provided as appropriate.
  • the memory cell 1478 is electrically connected to the wiring BIL, the wiring RWL, the wiring WWL, the wiring BGL, and the wiring GNDL.
  • the wiring GNDL is a wiring which gives a low-level potential. Note that the memory cell 1478 may be electrically connected to the wiring RBL and the wiring WBL instead of the wiring BIL.
  • the transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL. Note that the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 may not have a back gate.
  • the transistors M5 and M6 may be n-channel Si transistors or p-channel Si transistors, respectively.
  • the transistors M4 to M6 may be OS transistors.
  • the memory cell array 1470 can be configured using only n-type transistors.
  • the transistor 200 can be used as the transistor M4, the transistor 300 can be used as the transistors M5 and M6, and the capacitor 100 can be used as the capacitor CC.
  • the leak current of the transistor M4 can be made extremely small.
  • peripheral circuit 1411 the memory cell array 1470, and the like shown in this embodiment are not limited to the above. Arrangement or function of these circuits and wirings, circuit elements, and the like connected to the circuits may be changed, deleted, or added as necessary.
  • FIGS. 17A and 17B An example of a chip 1200 in which a semiconductor device of the present invention is mounted is shown with reference to FIGS. 17A and 17B.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • the technique of integrating a plurality of circuits (systems) into one chip in this way may be referred to as system on chip (SoC).
  • SoC system on chip
  • the chip 1200 includes a CPU 1211, a GPU 1212, one or more analog arithmetic units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • a bump (not shown) is provided on the chip 1200 and is connected to the first surface of a printed circuit board (Printed Circuit Board: PCB) 1201 as shown in FIG. 17B. Further, a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201 and are connected to the mother board 1203.
  • PCB printed Circuit Board
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221, a flash memory 1222, or the like.
  • a storage device such as a DRAM 1221, a flash memory 1222, or the like.
  • the DOSRAM described in any of the above embodiments can be used as the DRAM 1221.
  • the NOSRAM described in any of the above embodiments can be used for the flash memory 1222.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory that temporarily stores data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200.
  • the above-mentioned NOSRAM or DOSRAM can be used.
  • the GPU 1212 is suitable for parallel calculation of a large number of data and can be used for image processing and product-sum calculation. By providing the GPU 1212 with an image processing circuit using the oxide semiconductor of the present invention or a product-sum operation circuit, image processing and product-sum operation can be performed with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided on the same chip, wiring between the CPU 1211 and the GPU 1212 can be shortened, data transfer from the CPU 1211 to the GPU 1212, data transfer between the memories of the CPU 1211 and the GPU 1212, After the calculation by the GPU 1212, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog operation unit 1213 has one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the above-described product-sum operation circuit may be provided in the analog operation unit 1213.
  • the memory controller 1214 includes a circuit functioning as a controller of the DRAM 1221 and a circuit functioning as an interface of the flash memory 1222.
  • the interface 1215 has an interface circuit with an externally connected device such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface or the like can be used.
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network). Further, a circuit for network security may be included.
  • LAN Local Area Network
  • the above circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, it is not necessary to increase the manufacturing process, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201 provided with the chip 1200 having the GPU 1212, the DRAM 1221, and the motherboard 1203 provided with the flash memory 1222 can be referred to as a GPU module 1204.
  • the GPU module 1204 Since the GPU module 1204 has the chip 1200 using the SoC technology, its size can be reduced. Further, since it is excellent in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, portable (carry-out) game machines, and the like.
  • a product-sum operation circuit using the GPU 1212 enables deep neural networks (DNN), convolutional neural networks (CNN), recurrent neural networks (RNN), self-encoders, deep Boltzmann machines (DBM), deep belief networks (
  • DNN deep neural networks
  • CNN convolutional neural networks
  • RNN recurrent neural networks
  • DBM deep Boltzmann machines
  • the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module because a technique such as DBN) can be performed.
  • the semiconductor device described in the above embodiment is, for example, a storage device of various electronic devices (eg, information terminals, computers, smartphones, electronic book terminals, digital cameras (including video cameras), recording / playback devices, navigation systems, and the like).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in any of the above embodiments is applied to various removable storage devices such as a memory card (eg, an SD card), a USB memory, and an SSD (solid state drive).
  • 18A to 18E schematically show some configuration examples of the removable storage device.
  • the semiconductor device described in any of the above embodiments is processed into a packaged memory chip and used for various storage devices and removable memories.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a substrate 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1105 or the like.
  • FIG. 18B is a schematic diagram of the external appearance of the SD card
  • FIG. 18C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip having a wireless communication function may be provided over the substrate 1113.
  • the data in the memory chip 1114 can be read and written by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1114 or the like.
  • FIG. 18D is a schematic diagram of the external appearance of the SSD
  • FIG. 18E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 has a housing 1151, a connector 1152, and a board 1153.
  • the substrate 1153 is housed in the housing 1151.
  • the memory chip 1154, the memory chip 1155, and the controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1154 or the like.
  • the semiconductor device can be used for a processor such as a CPU or a GPU, or a chip.
  • 19A to 19H illustrate specific examples of electronic devices each including a processor such as a CPU or a GPU or a chip according to one embodiment of the present invention.
  • the GPU or the chip according to one embodiment of the present invention can be mounted on various electronic devices.
  • electronic devices include relatively large screens such as television devices, monitors for desktop or notebook information terminals, digital signage (digital signage), and large game machines such as pachinko machines.
  • digital signage digital signage
  • large game machines such as pachinko machines.
  • the electronic device including, a digital camera, a digital video camera, a digital photo frame, an electronic book reader, a mobile phone, a portable game machine, a personal digital assistant, a sound reproducing device, and the like.
  • artificial intelligence can be mounted on the electronic device.
  • the electronic device of one embodiment of the present invention may include an antenna. By receiving the signal with the antenna, the display portion can display images, information, and the like. When the electronic device has an antenna and a secondary battery, the antenna may be used for contactless power transmission.
  • the electronic device of one embodiment of the present invention includes sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, (Including a function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function of displaying a calendar, date or time, a function of executing various software (programs), a wireless communication It can have a function, a function of reading a program or data recorded on a recording medium, and the like.
  • 19A to 19H show examples of electronic devices.
  • FIG. 19A illustrates a mobile phone (smartphone) that is a type of information terminal.
  • the information terminal 5100 includes a housing 5101 and a display portion 5102, and a touch panel is provided in the display portion 5102 and a button is provided in the housing 5101 as an input interface.
  • the information terminal 5100 can execute an application utilizing artificial intelligence.
  • an application using artificial intelligence for example, an application that recognizes a conversation and displays the content of the conversation on the display unit 5102, recognizes a character, a figure, or the like input by a user on a touch panel included in the display unit 5102, An application displayed on the display portion 5102, an application for performing biometric authentication such as a fingerprint or a voiceprint, and the like can be given.
  • FIG. 19B shows a notebook information terminal 5200.
  • the laptop information terminal 5200 includes a main body 5201 of the information terminal, a display portion 5202, and a keyboard 5203.
  • the notebook information terminal 5200 can execute an application utilizing artificial intelligence by applying the chip of one embodiment of the present invention.
  • applications using artificial intelligence include design support software, text correction software, menu automatic generation software, and the like. Further, by using the notebook information terminal 5200, new artificial intelligence can be developed.
  • a smartphone and a notebook information terminal are illustrated as an electronic device in FIGS. 19A and 19B, respectively, information terminals other than the smartphone and the notebook information terminal can be applied.
  • Examples of information terminals other than smartphones and notebook information terminals include PDAs (Personal Digital Assistants), desktop information terminals, workstations, and the like.
  • FIG. 19C shows a portable game machine 5300 which is an example of a game machine.
  • the portable game machine 5300 includes a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, operation keys 5306, and the like.
  • the housings 5302 and 5303 can be removed from the housing 5301.
  • an image output to the display portion 5304 can be output to another video device (not shown). it can.
  • the housing 5302 and the housing 5303 can each function as an operation portion. This allows a plurality of players to play the game at the same time.
  • the chip described in any of the above embodiments can be incorporated in chips provided on the substrates of the housings 5301, 5302, and 5303.
  • FIG. 19D shows a stationary game machine 5400 which is an example of a game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • the mobile game machine 5300 having artificial intelligence can be realized.
  • expressions such as the progress of the game, the behaviors of the creatures appearing in the game, and the phenomena occurring in the game are determined by the program included in the game.
  • expressions not limited to game programs are possible. For example, it is possible to express that the contents of the question asked by the player, the progress of the game, the time, and the behavior of the person appearing in the game change.
  • the artificial intelligence can configure the game player as an anthropomorphic person. You can play games.
  • 19C and 19D illustrate a portable game machine and a stationary game machine as examples of the game machine
  • the game machine to which the GPU or the chip of one embodiment of the present invention is applied is not limited thereto.
  • a game machine to which the GPU or the chip of one embodiment of the present invention is applied for example, an arcade game machine installed in an entertainment facility (a game center, an amusement park, etc.), a batting practice pitching machine installed in a sports facility, etc. Is mentioned.
  • the GPU or chip of one embodiment of the present invention can be applied to a large computer.
  • FIG. 19E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • FIG. 19F is a diagram showing a rack mount computer 5502 included in the super computer 5500.
  • the super computer 5500 has a rack 5501 and a plurality of rack mount computers 5502.
  • the plurality of computers 5502 are stored in the rack 5501. Further, the computer 5502 is provided with a plurality of boards 5504, and the GPU or the chip described in any of the above embodiments can be mounted on the boards.
  • Supercomputer 5500 is a large computer mainly used for scientific and technological calculations. Scientific and technological calculations require huge amounts of calculations to be processed at high speed, resulting in high power consumption and large chip heat generation.
  • the GPU or the chip of one embodiment of the present invention to the supercomputer 5500, a supercomputer with low power consumption can be realized.
  • heat generation from a circuit can be reduced by low power consumption, the influence of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • 19E and 19F illustrate a super computer as an example of a large computer, but a large computer to which the GPU or the chip of one embodiment of the present invention is applied is not limited to this.
  • Examples of large-sized computers to which the GPU or chip of one embodiment of the present invention is applied include computers (servers) that provide services, large-sized general-purpose computers (mainframes), and the like.
  • the GPU or the chip of one embodiment of the present invention can be applied to an automobile that is a moving object and around a driver's seat of the automobile.
  • FIG. 19G is a diagram showing the vicinity of the windshield in the interior of an automobile, which is an example of a moving body.
  • FIG. 19G illustrates the display panel 5701, the display panel 5702, and the display panel 5703 attached to the dashboard, and the display panel 5704 attached to the pillar.
  • the display panels 5701 to 5703 can provide various information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear state, an air conditioner setting, and the like. Further, the display items and layout displayed on the display panel can be appropriately changed according to the preference of the user, and the designability can be improved.
  • the display panels 5701 to 5703 can also be used as a lighting device.
  • the field of view (blind spot) blocked by the pillars can be complemented. That is, by displaying the image from the image pickup device provided outside the automobile, the blind spot can be compensated and the safety can be improved. In addition, by displaying an image that complements the invisible portion, it is possible to confirm the safety more naturally and comfortably.
  • the display panel 5704 can be used as a lighting device.
  • the GPU or the chip of one embodiment of the present invention can be applied as a component of artificial intelligence
  • the chip can be used, for example, in an automatic driving system of an automobile. Further, the chip can be used in a system for performing road guidance, danger prediction, and the like. Information such as road guidance and risk prediction may be displayed on the display panels 5701 to 5704.
  • a car is described as an example of a moving body, but the moving body is not limited to a car.
  • the moving object a train, a monorail, a ship, a flying object (a helicopter, an unmanned aerial vehicle (drone), an airplane, a rocket), or the like can be given, and the chip of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be added.
  • FIG. 19H shows an electric refrigerator-freezer 5800 that is an example of an electric appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator door 5802, a refrigerator door 5803, and the like.
  • the electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 has a function of automatically generating a menu based on the food items stored in the electric refrigerator-freezer 5800, the expiration date of the foodstuff, and the electric refrigerator-freezer 5800. It can have a function of automatically adjusting the temperature according to the food.
  • an electric refrigerator-freezer has been described as an example of the electric appliance
  • other electric appliances include, for example, a vacuum cleaner, a microwave oven, a microwave oven, a rice cooker, a water heater, an IH cooker, a water server, an air conditioner including an air conditioner, Examples include washing machines, dryers and audiovisual equipment.
  • samples in which a tantalum nitride film is formed on a metal oxide film (Samples 1A to 5A) and samples in which a tantalum nitride film is formed on a metal oxide film and subjected to heat treatment (Samples 1B to 1B)
  • Sample 5B Various analyzes were performed on Sample 5B) to determine the film thickness of the oxide film formed on the surface of the tantalum nitride film, the film thickness of the layer formed at the interface between the metal oxide film and the tantalum nitride film, and the tantalum nitride film.
  • the resistivity was calculated.
  • the surface of the substrate containing silicon was heat-treated in a hydrogen chloride (HCl) atmosphere to form a 100 nm silicon oxide film on the substrate.
  • a metal oxide film with a thickness of 15 nm was formed over the silicon oxide film by a sputtering method.
  • a tantalum nitride film having a thickness of 100 nm was formed on the metal oxide film by a sputtering method.
  • a metal tantalum target was used, the film formation pressure was 0.6 Pa, the film formation power was 1 kW, the substrate temperature was room temperature (RT), and the distance between the target and the substrate was set. was set to 60 mm.
  • Samples 1A to 5A differ in the flow rate of the film forming gas used for forming the tantalum nitride film. Specifically, in sample 1A, 55 sccm of argon gas and 5 sccm of nitrogen gas were used. Further, in sample 2A, argon gas of 50 sccm and nitrogen gas of 10 sccm were used. Further, in Sample 3A, 40 sccm of argon gas and 20 sccm of nitrogen gas were used. Further, in sample 4A, 30 sccm of argon gas and 30 sccm of nitrogen gas were used. Further, in sample 5A, argon gas of 10 sccm and nitrogen gas of 50 sccm were used.
  • the manufacturing method of Samples 1B to 5B is the same as that of Samples 1A to 5A up to the step of forming the tantalum nitride film.
  • the sample 1B is a sample obtained by performing the heat treatment on a sample having the same configuration as the sample 1A.
  • the sample 2B is a sample obtained by performing the heat treatment on the sample having the same configuration as the sample 2A.
  • the sample 3B is a sample obtained by performing the heat treatment on the sample having the same configuration as the sample 3A.
  • the sample 4B is a sample obtained by performing the heat treatment on the sample having the same configuration as the sample 4A.
  • the sample 5B is a sample obtained by performing the heat treatment on the sample having the same configuration as the sample 5A.
  • the atomic ratio of nitrogen to tantalum in the tantalum nitride film is higher in the order of Sample 5B, Sample 4B, Sample 3B, Sample 2B, and Sample 1B.
  • a D8 DISCOVER manufactured by Bruker was used as the XRD device.
  • the condition is that the scan range is 15 deg. In ⁇ / 2 ⁇ scan by the Out-of-plane method.
  • Step width 0.02 deg.
  • the cumulative time per point was 0.1 second.
  • FIGS. 20A to 20E show the results of measuring the XRD spectrum using the Out-of-plane method.
  • 20A is an XRD spectrum of sample 1A
  • FIG. 20B is an XRD spectrum of sample 2A
  • FIG. 20C is an XRD spectrum of sample 3A
  • FIG. 20D is an XRD spectrum of sample 4A.
  • the broken line shown in the vicinity indicates the peak position showing the crystallinity of tantalum nitride.
  • the line analysis of the composition by EDX was performed to calculate the film thickness of the layer formed at the interface between the metal oxide film and the tantalum nitride film.
  • the thickness of the layer is defined as the difference between the position of the interface between the layer and the metal oxide film and the position of the interface between the lower surface of the tantalum nitride film and the layer.
  • EDX line analysis is performed on the layer and its periphery with the direction perpendicular to the substrate surface as the depth direction.
  • the depth (position) of the interface between the layer and the metal oxide film is the main component of the metal oxide film, and It is considered as the depth at which the quantitative value of the metal (gallium in this example) that is not the main component of the tantalum nitride film becomes half the value. Further, the depth (position) of the interface between the lower surface of the tantalum nitride film and the layer is regarded as the depth at which the quantitative value of oxygen in the metal oxide film becomes half value. From the above, the film thickness of the layer can be calculated.
  • 21A to 21E show cross-sectional STEM images taken.
  • 21A is a cross-sectional STEM image of sample 1B
  • FIG. 21B is a cross-sectional STEM image of sample 2B
  • FIG. 21C is a cross-sectional STEM image of sample 3B
  • FIG. 21D is a cross-sectional STEM image of sample 4B
  • FIG. 21E is a cross-sectional STEM image of Sample 5B.
  • the cross-sectional STEM images shown in FIGS. 21A to 21E are phase contrast images (TE images). The film thickness of the oxide film formed on the tantalum nitride film surface was measured using the cross-sectional STEM images shown in FIGS. 21A to 21E.
  • TE images phase contrast images
  • FIG. 22 shows the result of calculating the film thickness of the oxide film formed on the tantalum nitride film surface.
  • the bar graph shown on the left side of each sample is the film thickness [nm] of the oxide film.
  • the film thickness of the oxide film in Sample 1B is 11.9 nm
  • the film thickness of the oxide film in Sample 2B is 4.6 nm
  • the film thickness of the oxide film in Sample 3B is 4.0 nm
  • the sample 4B The film thickness of the oxide film in Example 5 was 3.6 nm
  • the film thickness of the oxide film in Sample 5B was 5.3 nm.
  • the larger the atomic ratio of nitrogen to tantalum the smaller the film thickness. Therefore, it has been suggested that in the tantalum nitride film, the larger the atomic ratio of nitrogen to tantalum, the less likely the oxide film is formed on the surface of the tantalum nitride film and the less likely the tantalum nitride film is oxidized.
  • FIG. 22 shows the calculation result of the film thickness of the layer formed at the interface between the calculated metal oxide film and the tantalum nitride film.
  • the bar graph shown on the right side of each sample is the film thickness [nm] of the layer.
  • the thickness of the layer in Sample 1B is 7.4 nm
  • the thickness of the layer in Sample 2B is 3.4 nm
  • the thickness of the layer in Sample 3B is 2.0 nm
  • the thickness of the layer in Sample 4B is Had a thickness of 1.4 nm
  • the thickness of the layer in Sample 5B was 0.8 nm.
  • the resistivity of the tantalum nitride film was calculated for Samples 1B to 5B. Specifically, for each of Samples 1B to 5B, the sheet resistance at five points in the surface of each sample is measured, the average value of the sheet resistance values obtained at the five points is calculated, and the calculated average value is calculated. Then, the resistivity of the tantalum nitride film was calculated by converting the target film thickness to 100 nm, which is the target film thickness. For the measurement, a resistivity meter (trade name: ⁇ -10) manufactured by NPIES Co., Ltd. was used.
  • FIG. 22 shows the result of calculating the resistivity of the tantalum nitride film.
  • the circles shown in each sample represent the resistivity [ ⁇ ⁇ cm] of the tantalum nitride film.
  • the resistivity of the tantalum nitride film is 2.9 ⁇ 10 ⁇ 4 ⁇ ⁇ cm in Sample 1B, 4.6 ⁇ 10 ⁇ 4 ⁇ ⁇ cm in Sample 2B, and 1.5 ⁇ 10 ⁇ 3 in Sample 3B.
  • ⁇ ⁇ cm, Sample 4B had 6.5 ⁇ 10 ⁇ 3 ⁇ ⁇ cm
  • Sample 5B had 1.1 ⁇ 10 ⁇ 2 ⁇ ⁇ cm.
  • the permeability of hydrogen through the insulating film was evaluated. Specifically, a sample (Samples 2C to 5C) provided with an insulating film for evaluating hydrogen permeability between an insulating film containing deuterium and an insulating film serving as a quantitative layer, and the insulating film A sample (Sample 1C) not provided was prepared, and the concentration of deuterium in the insulating film serving as the quantitative layer was measured by using a secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry).
  • SIMS Secondary Ion Mass Spectrometry
  • Sample 1C A method for manufacturing Sample 1C will be described.
  • the surface of the substrate containing silicon was heat-treated in a hydrogen chloride (HCl) atmosphere to form a 100-nm silicon oxide film on the substrate.
  • a 100-nm-thick first silicon oxynitride film was formed over the silicon oxide film by a CVD method.
  • the first silicon oxynitride film is formed using a silane (SiH 4 ) gas, a dinitrogen monoxide (N 2 O) gas, and an argon gas containing 5% deuterium (D 2 ).
  • the deuterium can be contained in the first silicon oxynitride film at a ratio higher than the natural abundance ratio.
  • a second silicon oxynitride film was formed to a thickness of 100 nm over the first silicon oxynitride film by a CVD method.
  • the second silicon oxynitride film is formed using a silane (SiH 4 ) gas and a dinitrogen monoxide (N 2 O) gas, so that deuterium is contained in the second silicon oxynitride film. , Is mixed in at a natural abundance ratio.
  • Sample 1C was produced by the above steps.
  • Sample 2C Similar to Sample 1C, a silicon oxide film and a first silicon oxynitride film were formed over a substrate containing silicon. Then, a 10-nm-thick silicon nitride film was formed over the first silicon oxynitride film by a sputtering method. Next, a second silicon oxynitride film having a thickness of 100 nm was formed over the silicon nitride film by a method similar to that of Sample 1C. Sample 2C was produced through the above steps.
  • Sample 3C Similar to Sample 2C, a silicon oxide film, a first silicon oxynitride film, a silicon nitride film, and a second silicon oxynitride film were formed over a substrate containing silicon. Next, heat treatment was performed for 4 hours at a temperature of 400 ° C. in a nitrogen atmosphere. Sample 3C was produced through the above steps.
  • Sample 4C a method for producing Sample 4C will be described. Similar to Sample 1C, a silicon oxide film and a first silicon oxynitride film were formed over a substrate containing silicon. Next, a 10-nm-thick silicon nitride film was formed over the first silicon oxynitride film by a CVD method. Next, a second silicon oxynitride film having a thickness of 100 nm was formed over the silicon nitride film by a method similar to that of Sample 1C. Sample 4C was produced through the above steps.
  • Sample 5C a method for producing Sample 5C will be described. Similar to Sample 4C, a silicon oxide film, a first silicon oxynitride film, a silicon nitride film, and a second silicon oxynitride film were formed over a substrate containing silicon. Next, heat treatment was performed for 4 hours at a temperature of 400 ° C. in a nitrogen atmosphere. Sample 5C was produced through the above steps.
  • the deuterium concentration in the second silicon oxynitride film was evaluated for the manufactured samples 1C to 5C by using a SIMS analyzer. The analysis is performed from the surface side of the sample. The results of SIMS analysis are shown in FIGS. 23A and 23B.
  • the horizontal axis represents the depth [nm] in the direction perpendicular to the film surface of the sample, and the vertical axis represents the deuterium concentration [atoms / cm 3 ] in the film. Note that in FIGS. 23A and 23B, the deuterium concentration in the second silicon oxynitride (SiON (quantification layer) shown in FIGS. 23A and 23B) is quantified.
  • FIG. 23A is a result of SIMS analysis of Sample 1C, Sample 2C, and Sample 3C, which is a deuterium concentration profile of the second silicon oxynitride film in the depth direction.
  • the dotted line represents the deuterium concentration profile of Sample 1C
  • the solid line represents the deuterium concentration profile of Sample 2C
  • the broken line represents the deuterium concentration profile of Sample 3C.
  • the deuterium concentration in the second silicon oxynitride film of Sample 1C was higher as it was closer to the interface between the second silicon oxynitride film and the first silicon oxynitride film. Therefore, it was found that deuterium contained in the first silicon oxynitride film diffuses into the second silicon oxynitride film depending on the temperature applied to the substrate during the formation of the second silicon oxynitride film.
  • the deuterium concentration in the second silicon oxynitride film of Sample 3C was about the same as the deuterium concentration in the second silicon oxynitride film of Sample 2C. Therefore, by providing a silicon nitride film formed by a sputtering method between the first silicon oxynitride film and the second silicon oxynitride film, the first silicon oxynitride film can be formed even if heat treatment is performed. It was found that deuterium contained therein was difficult to diffuse into the second silicon oxynitride film. That is, it is found that the silicon nitride film formed by a sputtering method has low hydrogen permeability.
  • FIG. 23B is a result of SIMS analysis of Sample 4C and Sample 5C, and shows a deuterium concentration profile in the depth direction of the second silicon oxynitride film on the silicon nitride film formed by the CVD method.
  • the solid line represents the deuterium concentration profile of sample 4C
  • the broken line represents the deuterium concentration profile of sample 5C.
  • the deuterium concentration in the second silicon oxynitride film of Sample 5C was about the same as the deuterium concentration in the second silicon oxynitride film of Sample 4C. Therefore, by providing a silicon nitride film formed by a CVD method between the first silicon oxynitride film and the second silicon oxynitride film, the first silicon oxynitride film can be formed even if heat treatment is performed. It was found that deuterium contained therein was difficult to diffuse into the second silicon oxynitride film. That is, it is found that the silicon nitride film formed by the CVD method has low hydrogen permeability.
  • the easiness of diffusion of hydrogen and oxygen from the metal oxide to the tantalum nitride in the laminated structure of the metal oxide and the tantalum nitride was evaluated. Specifically, SIMS analysis was performed on samples (Sample 1D to Sample 4D, Sample 1E to Sample 4E) in which a tantalum nitride film was formed over a metal oxide film and heat treatment was performed.
  • the surface of the substrate containing silicon was heat-treated in a hydrogen chloride (HCl) atmosphere to form a 100 nm silicon oxide film on the substrate.
  • a metal oxide film with a thickness of 50 nm was formed over the silicon oxide film by a sputtering method.
  • Argon gas 30 sccm containing 5% and oxygen gas 15 sccm were used, the film forming pressure was 0.4 Pa, the film forming power was 200 W, and the substrate temperature was room temperature (RT).
  • a metal oxide film containing deuterium (D) can be formed.
  • a tantalum nitride film having a thickness of 100 nm was formed on the metal oxide film by a sputtering method.
  • a metal tantalum target was used, argon gas was 50 sccm and nitrogen gas was 10 sccm as the film forming gas, the film forming pressure was 0.6 Pa, the film forming power was 1 kW, and the substrate temperature was The room temperature (RT) was set and the distance between the target and the substrate was set to 60 mm.
  • Samples 1D to 4D differ in the temperature of the heat treatment. Specifically, Sample 1D was not heat-treated. Further, in Sample 2D, heat treatment was performed in a nitrogen atmosphere at a temperature of 300 ° C. for 1 hour. Further, in Sample 3D, heat treatment was performed in a nitrogen atmosphere at a temperature of 350 ° C. for 1 hour. Further, in Sample 4D, heat treatment was performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere.
  • the surface of the substrate containing silicon was heat-treated in a hydrogen chloride (HCl) atmosphere to form a 100-nm silicon oxide film on the substrate.
  • a silicon oxynitride film was formed with a thickness of 300 nm over the silicon oxide film by a CVD method.
  • a silane (SiH 4 ) gas of 2.3 sccm and a nitrous oxide (N 2 O) gas of 800 sccm are used as a film forming gas, a film forming pressure is 40 Pa, and a film forming power is 50 W. (27.12 MHz), the substrate temperature was 400 ° C., and the distance between the electrodes was 15 mm.
  • oxygen ions 16 O +
  • the oxygen ion implantation conditions were an acceleration voltage of 60 keV, a dose amount of 2.0 ⁇ 10 16 ions / cm 2 , a tilt angle of 0 °, and a twist angle of 0 °.
  • a metal oxide film having a thickness of 20 nm was formed on the silicon oxynitride film by a sputtering method.
  • the gas was 45 sccm, the film forming pressure was 0.7 Pa, the film forming power was 500 W, the substrate temperature was 200 ° C., and the distance between the target and the substrate was 60 mm. Thereby, a metal oxide film containing 18 O can be formed.
  • the first heat treatment was performed.
  • a treatment for one hour at a temperature of 400 ° C. was continuously performed in an oxygen atmosphere.
  • a tantalum nitride film having a thickness of 50 nm was formed on the metal oxide film by a sputtering method.
  • a metal tantalum target was used, argon gas was 50 sccm and nitrogen gas was 10 sccm as the film forming gas, the film forming pressure was 0.6 Pa, the film forming power was 1 kW, and the substrate temperature was The room temperature (RT) was set and the distance between the target and the substrate was set to 60 mm.
  • Samples 1E to 4E differ in the temperature of the second heat treatment. Specifically, in Sample 1E, the second heat treatment was not performed. Further, in Sample 2E, heat treatment was performed in a nitrogen atmosphere at a temperature of 300 ° C. for 1 hour. Further, in Sample 3E, heat treatment was performed in a nitrogen atmosphere at a temperature of 350 ° C. for 1 hour. Further, Sample 4E was heat-treated at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere.
  • the hydrogen (H) concentration and the deuterium (D) concentration in tantalum nitride were evaluated using a SIMS analyzer. The SIMS analysis is performed from the surface side of the sample. Further, with respect to Samples 1E to 4E, the oxygen ( 18 O) concentration in tantalum nitride was evaluated using a SIMS analyzer. The SIMS analysis is performed from the surface side of the sample.
  • the deuterium (D) concentration and the concentration obtained by adding the hydrogen (H) concentration and the deuterium (D) concentration in the tantalum nitride of each sample obtained by SIMS analysis are shown in FIGS. 24A and 24B, respectively. Show.
  • FIG. 24A shows the deuterium (D) concentration in the tantalum nitride films of Samples 1D to 4D.
  • the horizontal axis represents the depth [nm] in the direction perpendicular to the film surface of the sample
  • the vertical axis represents the deuterium (D) concentration [atoms / cm 3 ] in tantalum nitride.
  • the long dashed line shown in FIG. 24A is a profile of the deuterium (D) concentration in the tantalum nitride film of Sample 1D
  • the dotted line shown in FIG. 24A is the deuterium (D) concentration in the tantalum nitride film of Sample 2D.
  • 24A is a profile of the deuterium (D) concentration in the tantalum nitride film of Sample 3D, and the solid line shown in FIG. 24A is a profile of deuterium (D) in the tantalum nitride film of Sample 4D. ) Concentration profile.
  • the diffusion (length) of deuterium (D) from the metal oxide film to the tantalum nitride film was largest in Sample 4D, next in Sample 3D, and next in Sample 2D.
  • deuterium (D) in the metal oxide film was diffused into the tantalum nitride film by about several tens nm. Therefore, it was confirmed that deuterium (D) diffused more into the tantalum nitride film as the heat treatment temperature was increased. That is, it can be said that hydrogen in the metal oxide easily diffuses into tantalum nitride.
  • FIG. 24B shows a concentration obtained by adding the hydrogen (H) concentration and the deuterium (D) concentration in the tantalum nitride films of Samples 1D to 4D.
  • the horizontal axis is the depth [nm] in the direction perpendicular to the film surface of the sample, and the vertical axis is the sum of the hydrogen (H) concentration and the deuterium (D) concentration in tantalum nitride. It is the combined concentration (H + D concentration) [atoms / cm 3 ].
  • 24B is a profile of the concentration obtained by adding the hydrogen (H) concentration and the deuterium (D) concentration in the tantalum nitride film of Sample 1D, and the dotted line shown in FIG. 24B is the sample 2D.
  • 24B is a profile of a concentration obtained by adding the hydrogen (H) concentration and the deuterium (D) concentration in the tantalum nitride film of FIG. 24B, and the broken line shown in FIG. 24B is the hydrogen (H) concentration in the tantalum nitride film of Sample 3D.
  • 24B is a concentration profile obtained by adding the deuterium (D) concentration, and the solid line shown in FIG. 24B is the concentration obtained by adding the hydrogen (H) concentration and the deuterium (D) concentration in the tantalum nitride film of Sample 4D. Is a profile of.
  • the tantalum nitride film has a region where the hydrogen concentration is 2.0 ⁇ 10 19 atoms / cm 3 or more by performing the heat treatment.
  • FIG. 25 shows the oxygen ( 18 O) concentration in the tantalum nitride of each sample obtained by SIMS analysis.
  • FIG. 25 shows oxygen ( 18 O) concentrations in the tantalum nitride films of Samples 1E to 4E.
  • the horizontal axis represents the depth [nm] in the direction perpendicular to the film surface of the sample, and the vertical axis represents the oxygen ( 18 O) concentration [atoms / cm 3 ] in tantalum nitride.
  • the long dashed line shown in FIG. 25 is a profile of the oxygen ( 18 O) concentration in the tantalum nitride film of Sample 1E, and the dotted line shown in FIG. 25 is the oxygen ( 18 O) concentration in the tantalum nitride film of Sample 2E. a profile, the broken line shown in FIG.
  • 25 is a profile of oxygen (18 O) concentration of tantalum nitride film sample 3E, the solid line shown in FIG. 25, the tantalum nitride film samples 4E oxygen (18 O ) Concentration profile. In the region (depth) surrounded by the dashed line in FIG. 25, the detected amount of 18 O is saturated.

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Abstract

要約書 信頼性が良好な半導体装置を提供する。 トランジスタと、トランジスタを取り囲むように配置された絶縁体と、を有する半導体装置であっ て、絶縁体は、水素に対してバリア性を有し、トランジスタは、酸化物と、導電体と、を有し、導 電体は、窒素と、金属と、を有し、導電体は、水素を抜き取る、物性を有し、導電体は、水素濃度 が２．０×１０＾１９ａｔｏｍｓ／ｃｍ＾３以上１．０×１０＾２１ａｔｏｍｓ／ｃｍ＾３以下で ある領域を有し、領域に含まれる水素原子の少なくとも一部は、窒素原子と結合している。

Description

半導体装置、および半導体装置の作製方法
　本発明の一態様は、半導体装置、および半導体装置の作製方法に関する。また、本発明の一態様は、半導体ウエハ、モジュール、および電子機器に関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する。）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出されている（非特許文献１及び非特許文献２参照）。
　非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術が開示されている。
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０
　本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。また、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、トランジスタと、トランジスタを取り囲むように配置された絶縁体と、を有する半導体装置であって、絶縁体は、水素に対してバリア性を有し、トランジスタは、酸化物と、導電体と、を有し、導電体は、窒素と、金属と、を有し、導電体は、水素を抜き取る、物性を有し、導電体は、水素濃度が２．０×１０１９ａｔｏｍｓ／ｃｍ３以上１．０×１０２１ａｔｏｍｓ／ｃｍ３以下である領域を有し、領域に含まれる水素原子の少なくとも一部は、窒素原子と結合している。
　また、本発明の一態様は、トランジスタと、トランジスタを取り囲むように配置された絶縁体と、を有する半導体装置であって、絶縁体は、水素に対してバリア性を有し、トランジスタは、酸化物と、導電体と、を有し、酸化物は、チャネル形成領域を有し、導電体は、窒素と、金属と、を有し、導電体は、水素を抜き取る、物性を有し、導電体は、チャネル形成領域よりも水素濃度が高い領域を有し、領域に含まれる水素原子の少なくとも一部は、窒素原子と結合している。
　また、本発明の一態様は、トランジスタと、導電体と、トランジスタおよび導電体を取り囲むように配置された絶縁体と、を有する半導体装置であって、絶縁体は、水素に対してバリア性を有し、トランジスタは、酸化物を有し、導電体は、窒素と、金属と、を有し、導電体は、水素を抜き取る、物性を有し、導電体は、水素濃度が２．０×１０１９ａｔｏｍｓ／ｃｍ３以上１．０×１０２１ａｔｏｍｓ／ｃｍ３以下である領域を有し、領域に含まれる水素原子の少なくとも一部は、窒素原子と結合している。
　また、本発明の一態様は、複数のトランジスタと、複数のトランジスタを取り囲むように配置された絶縁体と、を有する半導体装置であって、絶縁体は、水素に対してバリア性を有し、トランジスタは、酸化物と、導電体と、を有し、導電体は、窒素と、金属と、を有し、導電体は、水素を抜き取る、物性を有し、導電体は、水素濃度が２．０×１０１９ａｔｏｍｓ／ｃｍ３以上１．０×１０２１ａｔｏｍｓ／ｃｍ３以下である領域を有し、領域に含まれる水素原子の少なくとも一部は、窒素原子と結合している。
　上記半導体装置において、絶縁体を形成した後に、３５０℃以上７００℃以下にて加熱処理を行い、酸化物中の水素を絶縁体に吸い取らせる、ことが好ましい。
　また、上記半導体装置において、金属は、タンタルである、ことが好ましい。
　また、上記半導体装置において、絶縁体は、窒素と、シリコンと、を有する、ことが好ましい。
　また、上記半導体装置において、酸化物は、インジウムと、元素Ｍ（Ｍは、アルミニウム、ガリウム、イットリウム、または錫）と、亜鉛と、を有する、ことが好ましい。
　また、本発明の他の一態様は、第１の絶縁体と、第１の絶縁体上の、第１の酸化物と、第１の酸化物上の、第２の酸化物、第２の導電体、および第３の導電体と、第２の酸化物上の、第２の絶縁体と、第２の絶縁体上の、第４の導電体と、第４の導電体上の、第３の絶縁体と、を有する半導体装置であって、第１の絶縁体および第３の絶縁体のそれぞれは、水素に対してバリア性を有し、第３の絶縁体は、第１の絶縁体と接する第１の領域を有し、第２の導電体および第３の導電体のそれぞれは、窒素と、金属と、を有し、第２の導電体および第３の導電体のそれぞれは、水素を抜き取る、物性を有し、第２の導電体および第３の導電体のそれぞれは、水素濃度が２．０×１０１９ａｔｏｍｓ／ｃｍ３以上１．０×１０２１ａｔｏｍｓ／ｃｍ３以下である第２の領域を有し、第２の領域に含まれる水素原子の少なくとも一部は、窒素原子と結合している。
　上記半導体装置において、金属は、タンタルである、ことが好ましい。
　また、上記半導体装置において、第１の絶縁体および第３の絶縁体のそれぞれは、窒素と、シリコンと、を有する、ことが好ましい。
　また、上記半導体装置において、第１の酸化物は、インジウムと、元素Ｍ（Ｍは、アルミニウム、ガリウム、イットリウム、または錫）と、亜鉛と、を有する、ことが好ましい。
　本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、低消費電力の半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａ乃至図１Ｃは、本発明に係る半導体装置を説明する模式図である。
図２Ａは、本発明の一態様に係る半導体装置の上面図である。図２Ｂ乃至図２Ｄは、本発明の一態様に係る半導体装置の断面図である。
図３Ａ、図３Ｂは、本発明の一態様に係る半導体装置の断面図である。
図４Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図４Ｂ、図４Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図５Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図５Ｂ、図５Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図６Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図６Ｂ、図６Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図７Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図７Ｂ、図７Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図８Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図８Ｂ、図８Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図９Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図９Ｂ、図９Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図１０Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１０Ｂ、図１０Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図１１Ａは、本発明の一態様に係る半導体装置の作製方法を示す上面図である。図１１Ｂ、図１１Ｃは、本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図１２Ａ乃至図１２Ｃは、本発明の一態様に係る半導体装置を示す断面図である。
図１３は、本発明の一態様に係る記憶装置の構成を示す断面図である。
図１４は、本発明の一態様に係る記憶装置の構成を示す断面図である。
図１５Ａは、本発明の一態様に係る記憶装置の構成例を示すブロック図である。図１５Ｂは、本発明の一態様に係る記憶装置の構成例を示す模式図である。
図１６Ａ乃至図１６Ｈは、本発明の一態様に係る記憶装置の構成例を示す回路図である。
図１７Ａは、本発明の一態様に係る半導体装置のブロック図である。図１７Ｂは、本発明の一態様に係る半導体装置の模式図である。
図１８Ａ乃至図１８Ｅは、本発明の一態様に係る記憶装置の模式図である。
図１９Ａ乃至図１９Ｈは、本発明の一態様に係る電子機器を示す図である。
図２０Ａ乃至図２０Ｅは、実施例に係るサンプルのＸＲＤスペクトルの測定結果を説明する図である。
図２１Ａ乃至図２１Ｅは、実施例に係るサンプルの断面ＳＴＥＭ像を説明する図である。
図２２は、実施例に係るサンプルの、酸化膜および層の膜厚、ならびに抵抗率の算出結果を説明する図である。
図２３Ａ、図２３Ｂは、実施例のＳＩＭＳ分析の結果を示す図である。
図２４Ａは、本実施例の窒化タンタル中の、重水素Ｄ濃度のプロファイルである。図２４Ｂは、本実施例の窒化タンタル中の、水素Ｈ濃度と重水素Ｄ濃度とを足し合わせた濃度のプロファイルである。
図２５は、本実施例の窒化タンタル中の酸素（１８Ｏ）濃度のプロファイルである。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう。）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損が形成される場合がある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりのドレイン電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置の構成を、図１Ａ乃至図１Ｃを用いて説明する。
　図１Ａは、本発明の一態様の半導体装置の断面模式図である。本発明の一態様の半導体装置は、トランジスタ２００と、トランジスタ２００を取り囲むように配置された絶縁体２０と、を有する。
　なお、絶縁体２０が、トランジスタ２００を取り囲むとは、絶縁体２０が、トランジスタ２００の、上面の少なくとも一部、側面の少なくとも一部、および下面の少なくとも一部に位置するように設けられた構成をさす。特に、絶縁体２０がトランジスタ２００を挟んで対向して設けられていると、より好適である。例えば、トランジスタ２００を中心に、絶縁体２０が上下に配置される、または、トランジスタ２００を中心に、絶縁体２０が左右に配置されると好ましい。
　なお、図１Ａにおいては、絶縁体２０がトランジスタ２００の外周を全て取り囲む構成を例示しているが、これに限定されない。絶縁体２０がトランジスタ２００の一部と重畳しない領域を有していても良い。また、絶縁体２０と、トランジスタ２００との間に、他の構成要素が位置しても構わない。他の構成要素とは、例えば、トランジスタ２００に接続される導電体、トランジスタ２００を保護する絶縁体などが挙げられる。
　また、トランジスタ２００は、酸化物３０と、酸化物３０の一部と接する導電体４２（導電体４２ａ、および導電体４２ｂ）と、酸化物３０と重なる領域を有する導電体６０と、を有する。酸化物３０は、トランジスタ２００のチャネル形成領域を有する。導電体６０は、トランジスタ２００のゲート電極として機能し、導電体４２は、トランジスタ２００のソース電極またはドレイン電極として機能する。
　トランジスタ２００は、チャネル形成領域を有する酸化物３０に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。当該金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、チャネル形成領域に上記金属酸化物を用いたトランジスタは、非導通状態においてリーク電流（オフ電流）が極めて小さいため、低消費電力の半導体装置を提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。なお、金属酸化物（酸化物半導体）の詳細については後述する。
　金属酸化物に不純物が混入すると、欠陥準位または酸素欠損（ＶＯ）が形成される場合がある。よって、金属酸化物のチャネル形成領域に不純物が混入することで、金属酸化物を用いたトランジスタの電気特性が変動しやすく、信頼性が悪くなる場合がある。
　また、上記欠陥準位には、トラップ準位が含まれる場合がある。金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
　したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。金属酸化物の不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥（ＶＯＨと表記する場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。したがって、水素が高濃度で含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
　そこで、導電体４２（導電体４２ａ、および導電体４２ｂ）は、水素が導電体４２へ拡散しやすい特性を有する導電性材料で構成されることが好ましく、酸化物３０中の水素が導電体４２へ拡散しやすい特性を有する導電性材料で構成されることがさらに好ましい。酸化物３０の水素が導電体４２へ拡散することで、酸化物３０の水素濃度が低減され、トランジスタ２００に安定した電気特性を付与することができる。なお、本明細書などでは、酸化物中の水素が導電体へ拡散しやすいことを、当該導電体は当該酸化物中の水素を抜き取りやすい（吸い取りやすい）と表現する場合がある。
　上記導電性材料の導電体として、例えば、導電性の金属窒化物を用いると好ましい。当該金属窒化物としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などが挙げられる。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。タンタルを含む窒化物は、組成式がＴａＮｘ（ｘは０より大きく１．６７以下の実数）を満たすことが好ましい。また、タンタルを含む窒化物は、酸素を有してもよい。よって、タンタルを含む窒化物は、金属タンタル、窒化タンタル、窒化酸化タンタル、酸化窒化タンタルなどを有する。
　導電体４２に上記金属窒化物を用いることで、導電体４２となる導電膜の形成以降の工程での熱処理において、酸化物３０中の水素が導電体４２へ拡散し、酸化物３０中の水素濃度を低減することができる。
　また、金属窒化物へ拡散した水素は、当該金属窒化物に留まる場合がある。金属窒化物中に拡散した水素の一部は、水素原子として、当該金属窒化物中の窒素原子と結合する。水素原子は窒素原子と結合することで、拡散し難くなり、金属窒化物中に留まりやすくなる。別言すると、水素は金属窒化物に吸い取られる（ゲッタリングされる）場合がある。
　なお、上記熱処理を行うことで、酸化物３０中の水素が導電体４２に吸い取られるため、導電体４２は、上記熱処理を行う前よりも水素濃度が高い領域を有する。具体的には、導電体４２となる導電膜の形成以降の工程での熱処理を３５０℃以上７００℃以下で行う場合、導電体４２は、ＳＩＭＳにより得られる水素濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、１．５×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２１ａｔｏｍｓ／ｃｍ３以下、または２×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下の領域を有する。
　また、酸化物３０中の水素は、導電体４２を透過して、導電体４２の周辺に設けられた構造体、トランジスタ２００と絶縁体２０との間に位置する構成要素などへ放出される場合がある。
　なお、上記金属窒化物を用いることができる導電体は、導電体４２に限られない。例えば、導電体６０と酸化物３０との間に位置する構成要素が、水素が拡散しやすい特性を有する場合、導電体６０に、上記金属窒化物を用いてもよい。または、導電体４２および導電体６０の双方に、上記金属窒化物を用いてもよい。なお、トランジスタ２００が、導電体６０に上記金属窒化物を用い、酸化物３０に低抵抗領域を形成する構成である場合、トランジスタ２００は、導電体４２を有さなくてもよい場合がある。
　さらに、トランジスタ２００を、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有する絶縁体で取り囲むことが好ましい。つまり、当該絶縁体を絶縁体２０に用いることが好ましい。絶縁体２０に当該絶縁体を用いることで、絶縁体２０の外方に設けられた構造体に含まれる水素が、酸化物３０へ混入することを抑制できる。よって、電気特性の変動が抑制され、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
　また、絶縁体２０の水素濃度は低いことが好ましい。絶縁体２０の水素濃度を低くすることで、酸化物３０への水素の混入を抑制することができる。
　また、絶縁体２０に用いる絶縁性材料は、水素の拡散を抑制する機能に加えて、酸素の拡散を抑制する機能を有することが好ましい。当該絶縁性材料を絶縁体２０に用いることで、トランジスタ２００の構成要素に含まれる酸素が、絶縁体２０の外方に放出されるのを抑制し、かつ、絶縁体２０の外方に設けられた構造体に含まれる水素が、酸化物３０へ混入することを抑制できる。よって、電気特性の変動が抑制され、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
　例えば、絶縁体２０として、窒化シリコンを用いることが好ましい。窒化シリコンは、水素の拡散を抑制する機能を有するため、好ましい。さらに、絶縁体２０は、スパッタリング法を用いて成膜されることが好ましい。具体的には、絶縁体２０の成膜に、シリコンターゲットを用い、スパッタリングガスとして、アルゴンと窒素の混合ガスを用いる。絶縁体２０の成膜に水素を用いないので、絶縁体２０中の水素濃度を低くことができる。また、絶縁体２０として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体などを用いてもよい。
　また、図１Ａでは、絶縁体２０を単層で図示したが、積層構造としてもよく、酸化物３０に酸素を供給することができる絶縁性材料と、水素の拡散を抑制する機能を有する絶縁性材料との積層としてもよい。絶縁体２０を当該積層構造にすることで、酸化物３０に酸素を供給し、酸化物３０中の酸素欠損を低減でき、かつ、絶縁体２０の外方に設けられた構造体に含まれる水素が、酸化物３０へ混入することを抑制できる。また、絶縁体２０は、酸素の拡散を抑制する機能を有する絶縁性材料と、水素の拡散を抑制する機能を有する絶縁性材料との積層としてもよい。絶縁体２０を当該積層構造にすることで、トランジスタ２００の構成要素に含まれる酸素が、絶縁体２０の外方に放出されるのを抑制し、かつ、絶縁体２０の外方に設けられた構造体に含まれる水素が、酸化物３０へ混入することを抑制できる。よって、電気特性の変動が抑制され、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
　酸化物３０に酸素を供給することができる、または、酸素の拡散を抑制する機能を有する絶縁性材料として、例えば、酸化アルミニウムを用いることが好ましく、スパッタリング法を用いて成膜される酸化アルミニウムを用いることがさらに好ましい。積層構造を有する絶縁体２０の作製方法として、例えば、トランジスタ２００を取り囲むように、スパッタリング法を用いて酸化アルミニウムを形成し、当該酸化アルミニウムを取り囲むように、スパッタリング法を用いて窒化シリコンを形成するとよい。
　また、図１Ｂに示すように、本発明の一態様の半導体装置は、絶縁体２０と、トランジスタ２００と、導電体４０（導電体４０ａ、および導電体４０ｂ）と、を有してもよい。導電体４０は、トランジスタ２００と電気的に接続し、プラグとして機能する。
　上記金属窒化物は、絶縁体２０に取り囲まれた領域で、かつ、トランジスタ２００の近傍に設けられてもよい。例えば、導電体４０に上記金属窒化物を用いてもよい。導電体４０に上記金属窒化物を用いることで、酸化物３０中の水素が導電体４０に拡散し、酸化物３０の水素濃度を低減することができる。なお、導電体４０に拡散した水素は、絶縁体２０の外方へ放出される場合がある。
　なお、酸化物３０中の水素が、酸化物３０と金属窒化物との間に位置する構成要素を介して、金属窒化物へ拡散する場合、絶縁体２０に取り囲まれた領域で、かつ、トランジスタ２００の近傍に設ける金属窒化物は、酸化物３０またはトランジスタ２００と接しなくてもよい。
　また、図１Ａおよび図１Ｂでは、絶縁体２０が、１つのトランジスタ２００を取り囲む構成を示したが、これに限られない。図１Ｃに示すように、絶縁体２０が、複数のトランジスタ２００を取り囲む構成としてもよい。
　また、図１Ａおよび図１Ｂでは、絶縁体２０を単層で図示したが、これに限られない。絶縁体２０は、複数の絶縁体で構成してもよい。例えば、図１Ｃに示すように、絶縁体２０が、絶縁体２０ａおよび絶縁体２０ｂで構成されてもよい。絶縁体２０ａ、および絶縁体２０ｂは、絶縁体２０に用いることができる絶縁性材料を、用いることができる。なお、絶縁体２０ａ、および絶縁体２０ｂは、同じ材料としてもよいし、異なる材料としてもよい。
　また、図１Ｃに示す半導体装置の作製方法として、絶縁体２０ａを形成し、絶縁体２０ａ上に複数のトランジスタ２００を形成し、複数のトランジスタ２００上に絶縁体２０ｂを形成するとよい。
　以上より、低消費電力の半導体装置を提供することができる。また、高集積型の半導体装置を提供することができる。また、電気特性の変動が抑制され、安定した電気特性を有するとともに、信頼性を向上させた半導体装置を提供することができる。また、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。
（実施の形態２）
　本実施の形態では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について、図２Ａ乃至図１２Ｃを用いて説明する。
＜半導体装置の構成例＞
　図２Ａ乃至図２Ｄは、本発明の一態様に係るトランジスタ２００を有する半導体装置の上面図および断面図である。図２Ａは、当該半導体装置の上面図である。また、図２Ｂ、図２Ｃ、および図２Ｄは、当該半導体装置の断面図である。ここで、図２Ｂは、図２ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図２Ｃは、図２ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図２Ｄは、図２ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図２Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　本発明の一態様の半導体装置は、トランジスタ２００と、層間膜として機能する絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２７４と、を有する。また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）を有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）が設けられる。
　また、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶縁体２７４などの開口の内壁に接して絶縁体２４１ａが設けられ、その側面に接して導電体２４０ａの第１の導電体が設けられ、さらに内側に導電体２４０ａの第２の導電体が設けられている。また、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶縁体２７４などの開口の内壁に接して絶縁体２４１ｂが設けられ、その側面に接して導電体２４０ｂの第１の導電体が設けられ、さらに内側に導電体２４０ｂの第２の導電体が設けられている。ここで、導電体２４０の上面の高さと、絶縁体２７４の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２４０の第１の導電体および導電体２４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
［トランジスタ２００］
　図２Ａ乃至図２Ｄに示すように、トランジスタ２００は、基板（図示せず。）の上に配置され、かつ、絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６の上および導電体２０５の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０ｃの上に配置された絶縁体２５０と、絶縁体２５０上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、酸化物２３０ｂの上面の一部と接する導電体２４２ａおよび導電体２４２ｂと、絶縁体２２４の上面の一部、酸化物２３０ａの側面、酸化物２３０ｂの側面、導電体２４２ａの側面および上面、ならびに、導電体２４２ｂの側面および上面に接して配置された絶縁体２５４と、を有する。
　図２Ａ乃至図２Ｄに示す酸化物２３０は、図１Ａおよび図１Ｂに示す酸化物３０に対応する。また、図２Ａ、図２Ｂ、および図２Ｄに示す導電体２４２ａおよび導電体２４２ｂは、それぞれ、図１Ａおよび図１Ｂに示す導電体４２ａおよび導電体４２ｂに対応する。また、図２Ａ乃至図２Ｃに示す導電体２６０は、図１Ａおよび図１Ｂに示す導電体６０に対応する。また、図２Ａ、図２Ｂに示す導電体２４０ａおよび導電体２４０ｂは、それぞれ、図１Ｂに示す導電体４０ａおよび導電体４０ｂに対応する。
　酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、酸化物２３０ｂの上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ２００では、酸化物２３０が、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ａと酸化物２３０ｂの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよいし、酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃのそれぞれが積層構造を有していてもよい。
　例えば、酸化物２３０として、インジウム（Ｉｎ）、元素Ｍおよび亜鉛（Ｚｎ）を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、またはＭ−Ｚｎ酸化物を用いてもよい。
　酸化物２３０ｂ上には、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
　導電体２６０は、トランジスタ２００の第１のゲート（トップゲートともいう。）電極として機能し、導電体２４２ａおよび導電体２４２ｂは、それぞれトランジスタ２００のソース電極またはドレイン電極として機能する。
　導電体２４２（導電体２４２ａ、および導電体２４２ｂ）に、先の実施の形態で説明した金属窒化物を用いることが好ましく、タンタルを含む窒化物を用いることが特に好ましい。当該金属窒化物を導電体２４２に用いることで、酸化物２３０中の水素濃度を低減することができる。
　図２Ｂにおける一点鎖線で囲む領域の拡大図を、図３Ａに示す。図３Ａに示すように、酸化物２３０は、トランジスタ２００のチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、を有する。
　なお、図３Ａでは、領域２３１、および領域２３４が、酸化物２３０ｂに形成されている構成を示しているが、これに限られることなく、例えば、領域２３１、または領域２３４は、酸化物２３０ａおよび酸化物２３０ｂに形成されてもよいし、酸化物２３０ｂおよび酸化物２３０ｃに形成されてもよいし、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃに形成されてもよい。
　また、図３Ａでは、領域２３１と領域２３４との境界を、酸化物２３０ｂの下面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域２３４が、酸化物２３０ｂの表面近傍では、導電体２４０側に進行し、酸化物２３０ｂの下面近傍では、狭まった形状になる場合がある。
　酸化物２３０に金属酸化物を用いる場合、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と酸化物２３０とが接することで、酸化物２３０中の酸素が導電体２４２へ拡散し、導電体２４２が酸化する場合がある。導電体２４２が酸化することで、導電体２４２の導電率が低下する蓋然性が高い。なお、酸化物２３０中の酸素が導電体２４２へ拡散することを、導電体２４２が酸化物２３０中の酸素を吸収する、と言い換えることができる。
　また、酸化物２３０中の酸素が導電体２４２（導電体２４２ａ、および導電体２４２ｂ）へ拡散することで、導電体２４２ａと酸化物２３０ｂとの間、および、導電体２４２ｂと酸化物２３０ｂとの間に層が形成される場合がある。当該層は、導電体２４２よりも酸素を多く含むため、当該層は絶縁性を有すると推定される。このとき、導電体２４２と、当該層と、酸化物２３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
　なお、上記層は、導電体２４２と酸化物２３０ｂとの間に形成されることに限られず、例えば、上記層が、導電体２４２と酸化物２３０ｃとの間に形成される場合や、導電体２４２と酸化物２３０ｂとの間、および導電体２４２と酸化物２３０ｃとの間に形成される場合がある。
　また、酸化物２３０中の酸素が導電体２４２へ拡散することで、上記層と酸化物２３０ｂとの間または酸化物２３０ｂの上記層近傍に、酸素欠乏状態の領域が形成される場合がある。当該領域は、酸素欠損を多く含む領域である。この場合、当該領域には、酸素欠損に入り込んだ不純物（水素等）がドナーとして機能し、キャリア濃度が増加し、部分的に低抵抗領域が形成される場合がある。
　なお、領域２３１ａ、および領域２３１ｂはそれぞれ、上記領域の少なくとも一部を含む。よって、領域２３１は、キャリア濃度が高い、低抵抗化した領域である。また、領域２３４は、領域２３１よりも、キャリア濃度が低い領域である。
　上記層の膜厚が大きくなるほど、導電体２４２と酸化物２３０との間のキャリアの移動が抑制される蓋然性が高い。また、上記層の膜厚が大きくなるほど、酸素欠乏状態の領域は拡大する。よって、トランジスタの電気特性のバラツキや、トランジスタの信頼性の低下などの原因となる蓋然性が高い。
　先の実施の形態で説明した金属窒化物、特にタンタルを含む窒化物は、水素が拡散しやすい特性に加えて、酸素が拡散しにくい特性を有する導電性材料であるため、導電体２４２に好適である。導電体２４２にタンタルを含む窒化物を用いることで、導電体２４２となる導電膜の形成以降の工程での熱処理において、酸化物２３０中の水素が導電体２４２へ拡散し、酸化物２３０中の水素濃度を低減することができる。さらに、導電体２４２と酸化物２３０との間に層が形成されるのを防ぐ、または、当該層の膜厚が厚くなるのを抑えることができる。また、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定となる。なお、酸化物中の酸素が導電体へ拡散しにくいことを、当該導電体は酸化しにくい、当該導電体は耐酸化性を有する、などと表現する場合がある。
　導電体２４２にタンタルを含む窒化物を用いることで、図３Ａに示す領域１０１において、酸化物２３０中の水素が、酸化物２３０の領域２３１から導電体２４２へ拡散し、領域２３１の水素濃度が低減される。領域２３１の水素濃度が低減されることで、領域２３４中の水素が領域２３１へと拡散する。よって、領域２３４の水素濃度を低減することができる。
　また、図３Ａに示す領域１０２において、領域２３４の水素は、酸化物２３０ｃを介して、導電体２４２へと拡散する場合がある。これにより、領域２３４の水素濃度を低減することができる。
　また、上述した酸素欠乏状態の領域は、酸素欠損を多く含む領域である。金属酸化物を有する酸化物２３０において、酸素欠損内の水素は、酸素原子と結合する水素、または格子間に存在する水素よりも、拡散しにくい傾向がある。よって、酸素欠乏状態の領域を有する領域２３１は、領域２３４よりも、拡散しにくい水素をより多く有する。つまり、領域２３１の水素と比べて、領域２３４の水素は、導電体２４２へと拡散しやすい。よって、領域２３４の水素濃度は、領域２３１の水素濃度よりも低くなる場合がある。
　導電体２４２にタンタルを含む窒化物を用いることで、導電体２４２と酸化物２３０ｂとの間に、膜厚の薄い層を形成することができる。具体的には、当該層の膜厚を、０．１ｎｍ以上４ｎｍ以下、より好ましくは、０．５ｎｍ以上３ｎｍ以下とすることができる。これにより、酸化物２３０中の水素は、当該層を介して導電体２４２へ拡散し、領域２３４の水素濃度を低減することができる。
　以上より、酸化物２３０の水素濃度を低減することができる。したがって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
　また、上記層は、タンタルと、酸素とを含むため、絶縁性を有する場合がある。このとき、導電体２４２と、上記層と、酸化物２３０とでＭＩＳ構造が形成される。このような構成にすることで、導電体２４２と酸化物２３０とが接せず、導電体２４２と酸化物２３０との界面が、熱処理によって劣化することを抑制することができる。また、上記層の膜厚が薄いため、導電体２４２と酸化物２３０との間の電流が流れやすくなり、トランジスタの信頼性向上を図ることができる。
　また、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）は２層以上の積層構造であることが好ましい。例えば、図３Ｂに示すように、導電体２４２は、酸化物２３０ｂと接する側に導電体２４２ａ１、および導電体２４２ｂ１が配置され、導電体２４２ａ１上、および導電体２４２ｂ１上のそれぞれに、導電体２４２ａ２、および導電体２４２ｂ２が配置された２層の積層構造にすることが好ましい。
　導電体２４２の下層（導電体２４２ａ１、および導電体２４２ｂ１）は、例えば、水素を吸い取りやすく（抜き取りやすく）、かつ、酸化しにくい、特性を有する導電性材料で構成されることが好ましい。また、酸化物２３０中の水素が導電体２４２の下層へ拡散しやすく、かつ、酸化物２３０中の酸素が導電体２４２の下層へ拡散しにくい、特性を有する導電性材料で構成されることがより好ましい。これにより、酸化物２３０の水素が導電体２４２の下層へ拡散することで、酸化物２３０の水素濃度が低減され、トランジスタ２００に安定した電気特性を付与することができる。また、導電体２４２の下層が酸化し、導電体２４２の導電率が低下するのを抑制することができる。
　また、導電体２４２の上層（導電体２４２ａ２、および導電体２４２ｂ２）は、導電体２４２の下層（導電体２４２ａ１、および導電体２４２ｂ１）よりも、導電性の高い導電性材料で構成されることが好ましい。または、導電体２４２の上層は、導電体２４２の下層よりも、抵抗率が低い導電性材料で構成されることが好ましい。これにより、配線遅延を抑制した半導体装置を作製することができる。
　なお、導電体２４２の上層は、水素を吸い取りやすい、特性を有してもよい。これにより、導電体２４２の下層に吸い取られた水素が、導電体２４２の上層にも拡散し、酸化物２３０中の水素濃度をより低減することができる。よって、トランジスタ２００に安定した電気特性を付与することができる。
　ここで、導電体２４２の下層（導電体２４２ａ１、および導電体２４２ｂ１）と、導電体２４２の上層（導電体２４２ａ２、および導電体２４２ｂ２）と、は、構成する元素が同じで、かつ、化学組成の異なる導電性材料を用いることが好ましい。このとき、導電体２４２の下層と導電体２４２の上層とを、大気環境にさらさずに連続して成膜することができる。大気開放せずに成膜することで、導電体２４２の下層表面に大気環境からの不純物または水分が付着することを防ぐことができ、導電体２４２の下層と導電体２４２の上層との界面近傍を清浄に保つことができる。
　例えば、導電体２４２の下層に、タンタルに対する窒素の原子数比が高い、タンタルを含む窒化物を用い、導電体２４２の上層に、タンタルに対する窒素の原子数比が低い、タンタルを含む窒化物を用いることが好ましい。
　タンタルを含む窒化物において、タンタルに対する窒素の原子数比を高くすることで、タンタルを含む窒化物の酸化を抑制することができる。また、タンタルを含む窒化物の耐酸化性を高めることができる。また、タンタルを含む窒化物中への酸素の拡散を抑制することができる。よって、タンタルに対する窒素の原子数比が高い、タンタルを含む窒化物を導電体２４２の下層に用いることが好ましい。これにより、導電体２４２の下層と酸化物２３０との間に層が形成されるのを防ぐ、または層の膜厚を薄くすることができる。なお、タンタルを含む窒化物の耐酸化性については後述する。
　また、タンタルを含む窒化物において、タンタルに対する窒素の原子数比を低くすることで、当該窒化物の抵抗率を下げることができる。よって、タンタルに対する窒素の原子数比が低い、タンタルを含む窒化物を導電体２４２の上層に用いることが好ましい。これにより、配線遅延を抑制した半導体装置を作製することができる。
　なお、導電体２４２において、上層と下層の境界は明確に検出することが困難な場合がある。タンタルを含む窒化物を導電体２４２に用いる場合、各層内で検出されるタンタル、および窒素濃度は、各層の段階的な変化に限らず、上層と下層との間の領域で連続的に変化（グラデーションともいう）していてもよい。つまり、導電体２４２の、領域２３１に近い領域であるほど、タンタルに対する窒素の原子数比が高ければよい。よって、導電体２４２の下方に位置する領域における、タンタルに対する窒素の原子数比は、導電体２４２の上方に位置する領域における、タンタルに対する窒素の原子数比よりも高いことが好ましい。
　また、導電体２４２の下層（導電体２４２ａ１、および導電体２４２ｂ１）と、導電体２４２の上層（導電体２４２ａ２、および導電体２４２ｂ２）と、が、構成する元素は同じで、かつ、化学組成の異なる導電性材料を用いる例について示したが、これに限られず、導電体２４２の下層と、導電体２４２の上層と、は、異なる導電性材料を用いて形成されてもよい。
　以上より、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。また、微細化または高集積化が可能な半導体装置を提供することができる。また、低消費電力の半導体装置を提供することができる。
＜半導体装置の詳細な構成＞
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
　絶縁体２１２、絶縁体２１４、絶縁体２５４、絶縁体２８２、および絶縁体２８３は、水、水素などの不純物が、基板側から、または、上方からトランジスタ２００に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。したがって、絶縁体２１２、絶縁体２１４、絶縁体２５４、絶縁体２８２、および絶縁体２８３は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。
　なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、当該不純物、または当該酸素のいずれか一またはすべての拡散を抑制する機能とする。また、水素または酸素の拡散を抑制する機能を有する膜を、水素または酸素が透過しにくい膜、水素または酸素の透過性が低い膜、水素または酸素に対してバリア性を有する膜、水素または酸素に対するバリア膜などと呼ぶ場合がある。また、バリア膜に導電性を有する場合、当該バリア膜を導電性バリア膜と呼ぶことがある。
　ここで、図１２Ａに、トランジスタ２００を有する半導体装置の断面図を示す。図１２Ａに示すように、例えば、絶縁体２１４、絶縁体２１６、絶縁体２２２、絶縁体２２４、絶縁体２５４、絶縁体２８０、および絶縁体２８２に開口を形成し、絶縁体２１２と絶縁体２８３とが接する構成にするとよい。当該構成にすることで、トランジスタ２００を、絶縁体２１２および絶縁体２８３で取り囲む構成とすることができる。さらに、絶縁体２１２および絶縁体２８３に先の実施の形態で説明した、絶縁体２０に用いることができる絶縁体を用いることで、水、水素などの不純物が、絶縁体２１２および絶縁体２８３よりも基板側からトランジスタ２００に拡散するのを抑制することができる。また、絶縁体２８３は、ＣＶＤ法またはＡＬＤ法を用いて成膜されることが好ましい。ＣＶＤ法およびＡＬＤ法は、被覆性の良好な成膜法なので、凹凸によって、段切れなどが形成されるのを防ぐことができる。
　また、例えば、絶縁体２１２、および絶縁体２８３として、窒化シリコンなどを用い、絶縁体２１４、絶縁体２５４、および絶縁体２８２として、酸化アルミニウムなどを用いることが好ましい。つまり、絶縁体２１２、および絶縁体２８３として、先の実施の形態で説明した、絶縁体２０に用いることができる絶縁体を適用するとよい。これにより、水、水素などの不純物が、絶縁体２１２よりも基板側からトランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１２よりも基板側に、拡散するのを抑制することができる。また、水、水素などの不純物が絶縁体２５４よりも上方に配置されている絶縁体２８０などから絶縁体２５４を介してトランジスタ２００側に拡散するのを抑制することができる。この様に、トランジスタ２００を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体２１２、絶縁体２１４、絶縁体２５４、絶縁体２８２、および絶縁体２８３で取り囲む構造とすることが好ましい。
　また、絶縁体２１２、および絶縁体２８３の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体２１２、および絶縁体２８３の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体２１２、および絶縁体２８３が、導電体２０５、導電体２４２または導電体２６０のチャージアップを緩和することができる場合がある。絶縁体２１２、および絶縁体２８３の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
　絶縁体２１６、絶縁体２８０、および絶縁体２７４は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６、絶縁体２８０、および絶縁体２７４として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
　また、絶縁体２１６、および絶縁体２８０は、水素濃度が低く、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう。）または加熱により離脱する酸素（以下、過剰酸素ともいう。）を有することが好ましい。例えば、絶縁体２１６、および絶縁体２８０として、スパッタリング法を用いて成膜した酸化シリコンを用いることが好ましい。これにより、酸化物２３０への水素の混入を抑制することができる、または、酸化物２３０に酸素を供給し、酸化物２３０中の酸素欠損を低減することができる。したがって、電気特性の変動が抑制され、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
　なお、絶縁体２１６を積層構造にしてもよい。例えば、絶縁体２１６において、少なくとも導電体２０５の側面と接する部分に、絶縁体２１４と同様の絶縁体を設ける構成にしてもよい。このような構成にすることで、絶縁体２１６に含まれる酸素によって、導電体２０５が酸化するのを抑制することができる。または、導電体２０５により、絶縁体２１６に含まれる酸素量が減少するのを抑制することができる。
　導電体２０５は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１４または絶縁体２１６に埋め込まれて設けることが好ましい。
　なお、導電体２０５は、図２Ｂに示すように、酸化物２３０におけるチャネル形成領域よりも、大きく設けるとよい。特に、図２Ｃに示すように、導電体２０５は、酸化物２３０のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。または、導電体２０５を大きく設けることによって、導電体２０５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャージアップと言う。）の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体２０５は、少なくとも導電体２４２ａと、導電体２４２ｂとの間に位置する酸化物２３０と重畳すればよい。
　上記構成を有することで、第１のゲート電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。
　また、図２Ｄに示すように、ソース電極およびドレイン電極として機能する導電体２４２ａおよび導電体２４２ｂに接する酸化物２３０ｂの側面および周辺は、絶縁体２５４と接する。絶縁体２５４として酸化物を用いる場合、絶縁体２５４中の酸素が、当該側面および周辺に供給される場合がある。または、当該側面および周辺の酸素が、絶縁体２５４へ拡散するのを防ぐ場合がある。これにより、当該側面および周辺は、チャネル形成領域と同様にＩ型となりうる。なお、本明細書等において、Ｉ型とは、前述の高純度真性と同様として扱うことができる。
　本明細書等において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲み、かつ、ソース電極およびドレイン電極として機能する導電体２４２ａおよび導電体２４２ｂに接する酸化物２３０の側面及び周辺が、チャネル形成領域と同じくＩ型であるといった特徴を有するトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。なお、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　また、図２Ｃに示すように、導電体２０５は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体２０５の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体２０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有する構成にしてもよい。
　なお、トランジスタ２００では、導電体２０５の第１の導電体と導電体２０５の第２の導電体とを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
　ここで、導電体２０５の第１の導電体は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体２０５の第１の導電体に、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５の第２の導電体が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５の第１の導電体としては、上記導電性材料を単層または積層とすればよい。例えば、導電体２０５の第１の導電体は、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムと、チタンまたは窒化チタンとの積層としてもよい。
　また、導電体２０５の第２の導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５の第２の導電体を単層で図示したが、積層構造としてもよく、例えば、チタンまたは窒化チタンと、当該導電性材料との積層としてもよい。
　絶縁体２２２、および絶縁体２２４は、ゲート絶縁体として機能する。
　絶縁体２２２は、水、水素などの不純物が、基板側からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２２２は、絶縁体２２４より水素透過性が低いことが好ましい。絶縁体２２２、および絶縁体２５４によって、絶縁体２２４および酸化物２３０などを囲むことにより、水、水素などの不純物が、外方からトランジスタ２００に拡散することを抑制することができる。
　絶縁体２２２が水素の拡散を抑制する機能を有する場合、例えば、図１２Ｂに示すように、絶縁体２２４、絶縁体２５４、絶縁体２８０、および絶縁体２８２に開口を形成し、絶縁体２２２と絶縁体２８３とが接する構成にしてもよい。当該構成にすることで、酸化物２３０を、絶縁体２２２および絶縁体２８３で取り囲む構成とすることができる。さらに、絶縁体２８３に先の実施の形態で説明した、絶縁体２０に用いることができる絶縁体を用いることで、水、水素などの不純物が、絶縁体２２２および絶縁体２８３よりも基板側から酸化物２３０に拡散するのを抑制することができる。また、絶縁体２８３は、ＣＶＤ法またはＡＬＤ法を用いて成膜されることが好ましい。ＣＶＤ法およびＡＬＤ法は、被覆性の良好な成膜法なので、凹凸により段切れが起きるのを防ぐことができる。
　さらに、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁体２２２は、絶縁体２２４より酸素透過性が低いことが好ましい。絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素が、絶縁体２２２より下側へ拡散することを低減できるので、好ましい。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
　絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体２２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体２２４は、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
　絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化膜とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、金属酸化物を構成する金属元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、金属酸化物を構成する金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、またはＩｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　また、酸化物２３０ｂは、結晶性を有することが好ましい。例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端は、酸化物２３０ｂの伝導帯下端より真空準位に近いことが好ましい。言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力は、酸化物２３０ｂの電子親和力より小さいことが好ましい。このとき、キャリアの主たる経路は酸化物２３０ｂとなる。
　ここで、電子親和力または伝導帯下端は、真空準位と価電子帯上端のエネルギーとの差であるイオン化ポテンシャルと、エネルギーギャップから求めることができる。イオン化ポテンシャルは、例えば、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定することができる。エネルギーギャップは、例えば、分光エリプソメータを用いて測定することができる。
　また、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面に形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いてもよい。
　酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。
　また、酸化物２３０ｃは、２層以上の積層構造を有していてもよい。例えば、酸化物２３０ｃの第１の酸化物と、酸化物２３０ｃの第１の酸化物の上に配置された酸化物２３０ｃの第２の酸化物と、を有していてもよい。
　酸化物２３０ｃの第１の酸化物は、酸化物２３０ｂに用いられる金属酸化物を構成する金属元素の少なくとも一つを含むことが好ましく、当該金属元素を全て含むことがより好ましい。例えば、酸化物２３０ｃの第１の酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物２３０ｃの第２の酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、または酸化ガリウムを用いるとよい。これにより、酸化物２３０ｂと酸化物２３０ｃの第１の酸化物との界面における欠陥準位密度を低くすることができる。また、酸化物２３０ｃの第２の酸化物は、酸化物２３０ｃの第１の酸化物より、酸素の拡散または透過を抑制する金属酸化物であることが好ましい。絶縁体２５０と酸化物２３０ｃの第１の酸化物との間に酸化物２３０ｃの第２の酸化物を設けることで、絶縁体２８０に含まれる酸素が、絶縁体２５０に拡散するのを抑制することができる。したがって、当該酸素は、酸化物２３０ｃの第１の酸化物を介して、酸化物２３０ｂに供給されやすくなる。
　具体的には、酸化物２３０ｃの第１の酸化物として、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の金属酸化物を用い、酸化物２３０ｃの第２の酸化物として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、もしくはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物、または酸化ガリウムを用いればよい。これにより、酸化物２３０ｃの第１の酸化物と酸化物２３０ｃの第２の酸化物との界面における欠陥準位密度を低くすることができる。
　また、酸化物２３０ｃの第２の酸化物に用いる金属酸化物において、主成分である金属元素に対するＩｎの原子数比が、酸化物２３０ｃの第１の酸化物に用いる金属酸化物における、主成分である金属元素に対するＩｎの原子数比より小さくすることで、Ｉｎが絶縁体２５０側に拡散するのを抑制することができる。絶縁体２５０は、ゲート絶縁体として機能するため、Ｉｎが絶縁体２５０などに混入した場合、トランジスタの特性不良となる。したがって、酸化物２３０ｃを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。
　また、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と、酸化物２３０ｂとの間に、酸素の透過を抑制する機能を有する酸化物を配置してもよい。当該酸化物をソース電極やドレイン電極として機能する導電体２４２と酸化物２３０ｂとの間に配置することで、導電体２４２と酸化物２３０とが接しない構造となるので、導電体２４２が、酸化物２３０の酸素を吸収することを抑制することができる。よって、導電体２４２と、酸化物２３０ｂとの間の電気抵抗を低減することができる。このような構成とすることで、トランジスタ２００の電気特性およびトランジスタ２００の信頼性を向上させることができる。
　上記酸化物として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。上記酸化物は、酸化物２３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、上記酸化物として、酸化ガリウムを用いてもよい。また、上記酸化物として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、上記酸化物に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、上記酸化物の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは１ｎｍ以上３ｎｍ以下、さらに好ましくは１ｎｍ以上２ｎｍ以下である。また、上記酸化物は、結晶性を有すると好ましい。上記酸化物が結晶性を有する場合、酸化物２３０中の酸素の放出を好適に抑制することができる。例えば、上記酸化物が、六方晶などの結晶構造を有すると、酸化物２３０中の酸素の放出を抑制できる場合がある。
　絶縁体２５４は、図２Ｂに示すように、導電体２４２ａの上面および側面、導電体２４２ｂの上面および側面、酸化物２３０ａおよび酸化物２３０ｂの側面、ならびに絶縁体２２４の上面の一部に接することが好ましい。このような構成にすることで、絶縁体２８０は、絶縁体２５４によって、絶縁体２２４、酸化物２３０ａおよび酸化物２３０ｂと離隔されている。
　また、絶縁体２５４は、絶縁体２２２と同様に、水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２５４は、絶縁体２２４、および絶縁体２８０よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。これにより、絶縁体２８０に含まれる水素が、酸化物２３０ａおよび酸化物２３０ｂに拡散するのを抑制することができる。さらに、絶縁体２２２、および絶縁体２５４によって、絶縁体２２４、酸化物２３０などを囲むことにより、水、水素などの不純物が、外方から絶縁体２２４、および酸化物２３０に拡散することを抑制することができる。よって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
　絶縁体２５４は、スパッタリング法を用いて成膜されることが好ましい。絶縁体２５４を、酸素を含む雰囲気でスパッタリング法を用いて成膜することで、絶縁体２２４の絶縁体２５４と接する領域近傍に酸素を添加することができる。これにより、当該領域から、絶縁体２２４を介して酸化物２３０中に酸素を供給することができる。ここで、絶縁体２５４が、上方への酸素の拡散を抑制する機能を有することで、酸素が酸化物２３０から絶縁体２８０へ拡散することを防ぐことができる。また、絶縁体２２２が、下方への酸素の拡散を抑制する機能を有することで、酸素が酸化物２３０から基板側へ拡散することを防ぐことができる。このようにして、酸化物２３０のチャネル形成領域に酸素が供給される。これにより、酸化物２３０の酸素欠損を低減し、トランジスタのノーマリーオン化を抑制することができる。
　絶縁体２５４としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。この場合、絶縁体２５４は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜されることが好ましい。ＡＬＤ法は、被覆性の良好な成膜法なので、絶縁体２５４の凹凸により段切れが起きるのを防ぐことができる。
　また、絶縁体２５４としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。これにより、絶縁性に優れ、且つ熱伝導性に優れた膜とすることができるため、トランジスタ２００を駆動したときに生じる熱の放熱性を高めることができる。また、窒化シリコン、窒化酸化シリコンなどを用いることもできる。
　また、絶縁体２５４としては、例えば、ガリウムを含む酸化物を用いてもよい。ガリウムを含む酸化物は、水素および酸素の一方または双方の拡散を抑制する機能を有する場合があるため好ましい。なお、ガリウムを含む酸化物として、酸化ガリウム、ガリウム亜鉛酸化物、インジウムガリウム亜鉛酸化物などを用いることができる。なお、絶縁体２５４としてインジウムガリウム亜鉛酸化物を用いる場合、インジウムに対するガリウムの原子数比は大きい方が好ましい。当該原子数比を大きくすることで、当該酸化物の絶縁性を高くすることができる。
　また、絶縁体２５４は、２層以上の多層構造とすることができる。絶縁体２５４を２層の積層構造とする場合、絶縁体２５４の下層、および上層の成膜には、上記方法を用いて行うことができ、絶縁体２５４の下層、および上層の成膜は、同じ方法を用いてもよいし、異なる方法を用いてもよい。例えば、絶縁体２５４として、酸素を含む雰囲気でスパッタリング法を用いて絶縁体２５４の下層を成膜し、次にＡＬＤ法を用いて絶縁体２５４の上層を成膜してもよい。ＡＬＤ法は、被覆性の良好な成膜法なので、１層目の凹凸により段切れが起きるのを防ぐことができる。
　また、絶縁体２５４の下層、および上層には上記材料を用いることができ、絶縁体２５４の下層、および上層は同じ材料としてもよいし、異なる材料としてもよい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンまたは窒化シリコンと、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体と、の積層構造としてもよい。また、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体２５０は、絶縁体２２４と同様に、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給し、酸化物２３０ｂのチャネル形成領域の酸素欠損を低減することができる。したがって、電気特性の変動が抑制され、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素の拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
　なお、上記金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、上記金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と上記金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることが好ましい。
　または、当該金属酸化物は、第１のゲート電極の一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲートとして機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
　導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面および側面を包むように配置されることが好ましい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層構造としてもよい。
　また、導電体２６０に、先の実施の形態で説明した金属窒化物を用いてもよい。
　図２Ｂ、図２Ｃでは、導電体２６０は、導電体２６０ａと導電体２６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　また、トランジスタ２００では、導電体２６０は、絶縁体２８０などに形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
　また、図２Ｂに示すように、導電体２６０の上面は、絶縁体２５０の上面および酸化物２３０ｃの上面と略一致している。
　また、図２Ｃに示すように、トランジスタ２００のチャネル幅方向において、導電体２６０の、導電体２６０と酸化物２３０ｂとが重ならない領域の底面は、酸化物２３０ｂの底面より低いことが好ましい。ゲート電極として機能する導電体２６０が、絶縁体２５０などを介して、酸化物２３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体２６０の電界を酸化物２３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体２２２の底面を基準としたとき、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差をＴ１とすると、Ｔ１は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
　絶縁体２８０は、絶縁体２５４を介して、絶縁体２２４、酸化物２３０、および導電体２４２上に設けられる。また、絶縁体２８０の上面は、平坦化されていてもよい。
　層間膜として機能する絶縁体２８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２８０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体２８０中の水、水素などの不純物濃度は低減されていることが好ましい。また、絶縁体２８０は、水素濃度が低く、過剰酸素領域または過剰酸素を有することが好ましく、例えば、絶縁体２１６と同様の材料を用いて設けてもよい。なお、絶縁体２８０は、２層以上の積層構造を有していてもよい。
　図２Ｂに示すように、絶縁体２８２は、導電体２６０、絶縁体２５０、および酸化物２３０ｃのそれぞれの上面と接し、絶縁体２８３は、絶縁体２８２の上面と接することが好ましい。これにより、絶縁体２７４などに含まれる水素などの不純物が、絶縁体２５０へ混入することを抑えることができる。したがって、トランジスタの電気特性およびトランジスタの信頼性への悪影響を抑制することができる。
　絶縁体２８３の上に、絶縁体２７４を設けることが好ましい。絶縁体２７４は、絶縁体２１６などと同様に、誘電率が低いことが好ましい。また、絶縁体２７４は、絶縁体２２４などと同様に、膜中の水、水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体２７４、絶縁体２８３、絶縁体２８２、絶縁体２８０、および絶縁体２５４に形成された開口に、導電体２４０ａおよび導電体２４０ｂを配置する。導電体２４０ａおよび導電体２４０ｂは、導電体２６０を挟んで対向して設ける。なお、導電体２４０ａおよび導電体２４０ｂの上面の高さは、絶縁体２７４の上面と、同一平面上としてもよい。
　なお、絶縁体２７４、絶縁体２８３、絶縁体２８２、絶縁体２８０、および絶縁体２５４の開口の側壁に接して、絶縁体２４１ａが設けられ、その側面に接して導電体２４０ａが形成されている。当該開口の底部の少なくとも一部には導電体２４２ａが位置しており、導電体２４０ａが導電体２４２ａと接する。同様に、絶縁体２７４、絶縁体２８３、絶縁体２８２、絶縁体２８０、および絶縁体２５４の開口の側壁に接して、絶縁体２４１ｂが設けられ、その側面に接して導電体２４０ｂが形成されている。当該開口の底部の少なくとも一部には導電体２４２ｂが位置しており、導電体２４０ｂが導電体２４２ｂと接する。
　導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。
　また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。なお、トランジスタ２００では、導電体２４０ａおよび導電体２４０ｂを、２層の積層構造として設ける構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、または３層以上の積層構造として設ける構成にしてもよい。
　また、導電体２４０ａ、および導電体２４０ｂを積層構造とする場合、導電体２４２と接し、かつ、絶縁体２５４、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２７４と、絶縁体２４１を介して接する導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。また、絶縁体２７４より上層に含まれる、水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に拡散するのを抑制することができる。
　絶縁体２４１ａおよび絶縁体２４１ｂとしては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体２４１ａおよび絶縁体２４１ｂは、絶縁体２５４に接して設けられるので、絶縁体２８０などに含まれる水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に拡散するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
　また、図示しないが、上記導電体を覆うように、抵抗率が１．０×１０１３Ωｃｍ以上１．０×１０１５Ωｃｍ以下の絶縁体を設けることが好ましく、５．０×１０１３Ωｃｍ以上５．０×１０１４Ωｃｍ以下の絶縁体を設けることがより好ましい。上記導電体上に上記のような抵抗率を有する絶縁体を設けることで、当該絶縁体は、絶縁性を維持しつつ、トランジスタ２００、上記導電体等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタや、該トランジスタを有する電子機器の特性不良や静電破壊を抑制することができ、好ましい。
　また、図示しないが、導電体２４０ａの上面、および導電体２４０ｂの上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　また、図１２Ｃに示すように、絶縁体２７４の上に、絶縁体２８４を設け、絶縁体２８４の上に、絶縁体２７５を設けてもよい。
　絶縁体２８４は、絶縁体２１４、絶縁体２１６、絶縁体２２２、絶縁体２２４、絶縁体２５４、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２７４に形成された開口、ならびに絶縁体２７４上に設け、絶縁体２１２と絶縁体２８４とが接する構成にするとよい。当該構成にすることで、トランジスタ２００を、絶縁体２１２および絶縁体２８４で取り囲む構成とすることができる。さらに、絶縁体２１２および絶縁体２８４に先の実施の形態で説明した、絶縁体２０に用いることができる絶縁体を用いることで、水、水素などの不純物が、絶縁体２１２および絶縁体２８４よりも基板側からトランジスタ２００側に拡散するのを抑制することができる。また、絶縁体２８４は、ＣＶＤ法またはＡＬＤ法を用いて成膜されることが好ましい。ＣＶＤ法およびＡＬＤ法は、被覆性の良好な成膜法なので、凹凸により段切れが起きるのを防ぐことができる。
　絶縁体２７５は、絶縁体２７４に用いることができる絶縁性材料を、用いることができる。なお、図１２Ｃに示す構成とする場合、絶縁体２８３は設けなくてもよい場合がある。
　また、配線として機能する導電体を、導電体２４０ａの上面、および導電体２４０ｂの上面に接して配置する場合、絶縁体２８４を当該導電体の上、および絶縁体２１２に達する開口内に設け、絶縁体２８４と、絶縁体２１２とが接する構成としてもよい。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムからなる半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、窒化タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、窒化タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
　酸化物２３０として、半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物としては、バンドギャップが２ｅＶ以上のものを用いることが好ましく、２．５ｅＶ以上のものを用いることがより好ましい。バンドギャップの大きい金属酸化物を酸化物２３０に用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム−ガリウム−亜鉛酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　酸化物半導体に不純物が混入すると、欠陥準位または酸素欠損が形成される場合がある。よって、酸化物半導体のチャネル形成領域に不純物が混入することで、酸化物半導体を用いたトランジスタの電気特性が変動しやすく、信頼性が悪くなる場合がある。また、チャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。
　また、酸化物半導体のチャネル形成領域に不純物が存在すると、チャネル形成領域の結晶性が低くなる場合がある、また、チャネル形成領域に接して設けられる酸化物の結晶性が低くなる場合がある。チャネル形成領域の結晶性が低いと、トランジスタの安定性または信頼性が悪化する傾向がある。また、チャネル形成領域に接して設けられる酸化物の結晶性が低いと、界面準位が形成され、トランジスタの安定性または信頼性が悪化する場合がある。
　また、トランジスタには、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。
　また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、金属酸化物を酸化物２３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、酸化物２３０に金属酸化物を用いる場合、チャネル形成領域として機能する金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
＜半導体装置の作製方法＞
　次に、図２Ａ乃至図２Ｄに示す、本発明の一態様に係るトランジスタ２００を有する半導体装置の作製方法を、図４Ａ乃至図１１Ｃを用いて説明する。
　図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、および図１１Ａは上面図を示す。また、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、および図１１Ｂはそれぞれ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、および図１１ＡにＡ１−Ａ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、および図１１Ｃはそれぞれ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、および図１１ＡにＡ３−Ａ４の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、および図１１Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　まず、基板（図示しない。）を準備し、当該基板上に絶縁体２１２を成膜する。絶縁体２１２の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージが生じない成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。また、ＡＬＤ法には、プラズマを利用した成膜方法であるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法も含まれる。プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　本実施の形態では、絶縁体２１２として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体２１２として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、絶縁体２１２より下層（図示せず。）の導電体に銅など拡散しやすい金属を用いても、当該金属が絶縁体２１２を介して上の層に拡散するのを抑制することができる。また、水、水素などの不純物が透過しにくい絶縁体を用いることにより、水、水素などの不純物が絶縁体２１２より下層から拡散するのを抑制することができる。
　次に、絶縁体２１２上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１４として、酸化アルミニウムを用いる。
　次に、絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６として、ＣＶＤ法によって酸化窒化シリコンを成膜する。
　次に、絶縁体２１６に、絶縁体２１４に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１４は、絶縁体２１６をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１６に酸化窒化シリコンを用いた場合は、絶縁体２１４は窒化シリコン、酸化アルミニウム、酸化ハフニウムを用いるとよい。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　開口の形成後に、導電体２０５の第１の導電体となる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または、酸素の透過を抑制する機能を有する導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体２０５の第１の導電体となる導電膜として、スパッタリング法によって窒化タンタル膜を成膜し、窒化タンタルの上に窒化チタン膜を成膜する。このような金属窒化物を導電体２０５の第１の導電体に用いることにより、後述する導電体２０５の第２の導電体として銅などの拡散しやすい金属を用いても、当該金属が導電体２０５の第１の導電体から外に拡散するのを防ぐことができる。
　次に、導電体２０５の第１の導電体となる導電膜上に、導電体２０５の第２の導電体となる導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、該導電膜として、タングステン膜を成膜する。
　次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、導電体２０５の第１の導電体となる導電膜、および導電体２０５の第２の導電体となる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５の第１の導電体となる導電膜、および導電体２０５の第２の導電体となる導電膜が残存する。これにより、上面が平坦な、導電体２０５の第１の導電体および導電体２０５の第２の導電体を含む導電体２０５を形成することができる（図４Ａ乃至図４Ｃ参照。）。
　なお、導電体２０５を形成した後に、導電体２０５の第２の導電体の一部を除去して、導電体２０５の第２の導電体に溝を形成し、当該溝を埋め込むように導電体２０５および絶縁体２１６上に導電膜を成膜し、ＣＭＰ処理を行う工程を行ってもよい。当該ＣＭＰ処理により、当該導電膜の一部を除去し、絶縁体２１６を露出する。なお、導電体２０５の第２の導電体の一部は、ドライエッチング法などを用いて除去するとよい。
　上記工程により、上面が平坦な、上記導電膜を含む導電体２０５を形成することができる。絶縁体２１６と導電体２０５の上面の平坦性を向上させることにより、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの結晶性の向上を図ることができる。なお、当該導電膜には、導電体２０５の第１の導電体または導電体２０５の第２の導電体と同様の材料を用いるとよい。
　なお、上記においては、導電体２０５を絶縁体２１６の開口に埋め込むように形成したが、本実施の形態はこれに限られるものではない。例えば、絶縁体２１４上に導電体２０５を形成し、導電体２０５上に絶縁体２１６を成膜し、絶縁体２１６にＣＭＰ処理を行うことで、絶縁体２１６の一部を除去し、導電体２０５の表面を露出させればよい。
　次に、絶縁体２１６、および導電体２０５上に絶縁体２２２を成膜する。絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２２として、ＡＬＤ法によって、酸化ハフニウムまたは酸化アルミニウムを成膜する。
　続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
　本実施の形態では、加熱処理として、絶縁体２２２の成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２２２に含まれる水、水素などの不純物を除去することなどができる。また、加熱処理は、絶縁体２２４の成膜後などのタイミングで行うこともできる。
　次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２４として、ＣＶＤ法によって酸化窒化シリコンを成膜する。
　ここで、絶縁体２２４に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）などの高周波を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体２２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体２２４に含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
　ここで、絶縁体２２４上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜した後、絶縁体２２４に達するまで、ＣＭＰ処理を行ってもよい。当該ＣＭＰ処理を行うことで絶縁体２２４表面の平坦化および平滑化を行うことができる。当該酸化アルミニウムを絶縁体２２４上に配置してＣＭＰ処理を行うことで、ＣＭＰ処理の終点検出が容易となる。また、ＣＭＰ処理によって、絶縁体２２４の一部が研磨されて、絶縁体２２４の膜厚が薄くなることがあるが、絶縁体２２４の成膜時に膜厚を調整すればよい。絶縁体２２４表面の平坦化および平滑化を行うことで、後に成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる場合がある。また、絶縁体２２４上に、スパッタリング法によって、酸化アルミニウムを成膜することにより、絶縁体２２４に酸素を添加することができるので好ましい。
　次に、絶縁体２２４上に、酸化膜２３０Ａ、酸化膜２３０Ｂを順に成膜する（図４Ｂ、図４Ｃ参照。）。なお、酸化膜２３０Ａおよび酸化膜２３０Ｂは、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０Ａ、および酸化膜２３０Ｂ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと酸化膜２３０Ｂとの界面近傍を清浄に保つことができる。
　酸化膜２３０Ａ、および酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットなどを用いることができる。
　特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　また、酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
　本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。また、酸化膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０に求める特性に合わせて形成するとよい。
　なお、絶縁体２２２、絶縁体２２４、酸化膜２３０Ａ、および酸化膜２３０Ｂを、大気に暴露することなく成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。
　次に、加熱処理を行ってもよい。当該加熱処理は、上述した加熱処理条件を用いることができる。当該加熱処理によって、酸化膜２３０Ａ、および酸化膜２３０Ｂ中の水、水素などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
　次に、酸化膜２３０Ｂ上に導電膜２４２Ａを成膜する。導電膜２４２Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる（図４Ｂ、図４Ｃ参照。）。なお、導電膜２４２Ａの成膜前に、加熱処理を行ってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電膜２４２Ａを成膜してもよい。このような処理を行うことによって、酸化膜２３０Ｂの表面などに吸着している水分および水素を除去し、さらに酸化膜２３０Ａおよび酸化膜２３０Ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
　次に、リソグラフィー法を用いて、酸化膜２３０Ａ、酸化膜２３０Ｂ、および導電膜２４２Ａを島状に加工して、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂを形成する（図５Ａ乃至図５Ｃ参照。）。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、酸化膜２３０Ａ、酸化膜２３０Ｂ、および導電膜２４２Ａの加工は、それぞれ異なる条件で加工してもよい。なお、当該工程において、絶縁体２２４の酸化物２３０ａと重ならない領域の膜厚が薄くなることがある。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体２４２となる導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電体２４２となる導電膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電体２４２となる導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂは、少なくとも一部が導電体２０５と重なるように形成する。また、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面は、絶縁体２２２の上面に対し、概略垂直であることが好ましい。酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面が、絶縁体２２２の上面に対し、概略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。または、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面と、絶縁体２２２の上面とのなす角が低い角度になる構成にしてもよい。その場合、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの側面と、絶縁体２２２の上面とのなす角は６０°以上７０°未満が好ましい。この様な形状とすることで、これより後の工程において、絶縁体２５４などの被覆性が向上し、鬆などの欠陥を低減することができる。
　また、導電層２４２Ｂの側面と導電層２４２Ｂの上面との間に、湾曲面を有する。つまり、当該側面の端部と当該上面の端部は、湾曲していることが好ましい。湾曲面は、例えば、導電層２４２Ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
　次に、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、および導電層２４２Ｂの上に、絶縁膜２５４Ａを成膜する（図６Ｂ、図６Ｃ参照）。
　絶縁膜２５４Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁膜２５４Ａは、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、スパッタリング法またはＡＬＤ法によって、酸化アルミニウム膜、窒化シリコン膜、酸化シリコン膜、または酸化ガリウム膜を成膜する。また、スパッタリング法によって酸化アルミニウム膜を成膜し、当該酸化アルミニウム上に、ＡＬＤ法によって酸化アルミニウム膜を成膜してもよい。
　次に、絶縁膜２５４Ａ上に、絶縁体２８０となる絶縁膜を成膜する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、当該絶縁膜として、ＣＶＤ法、またはスパッタリング法によって酸化シリコン膜を成膜する。
　また、絶縁体２８０となる絶縁膜は、多層構造としてもよい。例えば、スパッタリング法によって酸化シリコン膜を成膜し、当該酸化シリコン膜上に、ＣＶＤ法、ＰＥＡＬＤ法、またはサーマルＡＬＤ法によって酸化シリコン膜を成膜する構造としてもよい。
　なお、絶縁体２８０となる絶縁膜の成膜前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して当該絶縁膜を成膜してもよい。このような処理を行うことによって、絶縁膜２５４Ａの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、および絶縁膜２５４Ａ中の水分濃度および水素濃度を低減させることができる。上述した加熱処理条件を用いることができる。
　次に、絶縁体２８０となる絶縁膜にＣＭＰ処理を行い、上面が平坦な絶縁体２８０を形成する（図６Ｂ、図６Ｃ参照。）。
　ここで、マイクロ波処理を行ってもよい。マイクロ波処理は、酸素を含む雰囲気下、および減圧下にて行うことが好ましい。マイクロ波処理を行うことにより、マイクロ波による電界が絶縁体２８０、酸化物２３０ｂ、および酸化物２３０ａに与えられ、絶縁体２８０、酸化物２３０ｂ、および酸化物２３０ａ中のＶＯＨを酸素欠損（ＶＯ）と水素（Ｈ）に分断することができる。この時分断された水素の一部は、絶縁体２８０が有する酸素と結合して、水分子として除去される場合がある。また、水素の一部は、絶縁体２５４を介して、導電体２４２にゲッタリングされる場合がある。
　また、マイクロ波処理後に減圧状態を保ったままで、加熱処理を行ってもよい。このような処理を行うことで、絶縁体２８０、酸化物２３０ｂ、および酸化物２３０ａ中の水素を効率よく除去することができる。なお、加熱処理温度は、３００℃以上、５００℃以下とすることが好ましい。
　また、マイクロ波処理を行うことにより、絶縁体２８０の膜質を改質することで、水素、水、不純物などの拡散を抑制することができる。したがって、絶縁体２８０形成以降の後工程、または熱処理などにより、絶縁体２８０を介して、水素、水、不純物などが、酸化物２３０へ拡散することを抑制することができる。
　次に、絶縁体２８０の一部、絶縁膜２５４Ａの一部、および導電層２４２Ｂの一部を加工して、酸化物２３０ｂに達する開口を形成する（図７Ａ乃至図７Ｃ参照。）。当該開口は、導電体２０５と重なるように形成することが好ましい。当該開口の形成によって、導電体２４２ａ、導電体２４２ｂ、および絶縁体２５４を形成する。このとき、酸化物２３０ｂの当該開口と重なる領域の膜厚が薄くなる場合がある。
　また、絶縁体２８０の一部、絶縁膜２５４Ａの一部、および導電層２４２Ｂの一部の加工は、それぞれ異なる条件で加工してもよい。例えば、絶縁体２８０の一部をドライエッチング法で加工し、絶縁膜２５４Ａの一部をウェットエッチング法で加工し、導電層２４２Ｂの一部をドライエッチング法で加工してもよい。
　これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物２３０ａ、および酸化物２３０ｂなどの表面に付着または内部に拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
　上記の不純物などを除去するために、洗浄処理を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
　ウェット洗浄としては、アンモニア水、シュウ酸、リン酸、フッ化水素酸などを炭酸水または純水で希釈した水溶液、純水、炭酸水などを用いて洗浄処理を行ってもよい。また、これらの水溶液、純水、または炭酸水を用いた超音波洗浄を行ってもよい。また、これらの洗浄を適宜組み合わせて行ってもよい。
　上記エッチング後、または上記洗浄後に加熱処理を行ってもよい。加熱処理は、例えば、１００℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行ってもよい。これにより、酸化物２３０ａおよび酸化物２３０ｂに酸素を供給して、酸素欠損の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。
　次に加熱処理を行ってもよく、当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して酸化膜２３０Ｃを成膜してもよい（図８Ａ乃至図８Ｃ参照。）。このような処理を行うことによって、酸化物２３０ｂの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａおよび酸化物２３０ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
　酸化膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。酸化膜２３０Ｃとして、Ｉｎに対するＧａの原子数比が、酸化膜２３０ＢのＩｎに対するＧａの原子数比より大きいことが好ましい。本実施の形態では、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。
　なお、酸化膜２３０Ｃは、積層としてもよい。例えば、スパッタリング法によって、４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜し、連続してＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜してもよい。
　酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物２３０ａおよび酸化物２３０ｂに供給される場合がある。または、酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２８０に供給される場合がある。したがって、酸化膜２３０Ｃのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　次に加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁膜２５０Ａを成膜してもよい（図９Ａ乃至図９Ｃ参照。）。このような処理を行うことによって、酸化膜２３０Ｃの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂ、および酸化膜２３０Ｃ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。
　絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて成膜することができる。本実施の形態では、絶縁膜２５０Ａとして、ＣＶＤ法により、酸化窒化シリコン膜を成膜する。なお、絶縁膜２５０Ａを成膜する際の成膜温度は、３５０℃以上４５０℃未満、特に４００℃前後とすることが好ましい。絶縁膜２５０Ａを、４００℃で成膜することで、不純物が少ない絶縁膜を成膜することができる。
　絶縁膜２５０Ａを成膜した後に、マイクロ波処理を行ってもよい。当該マイクロ波処理は、上述したマイクロ波処理条件を用いることができる。マイクロ波処理を行うことにより、絶縁膜２５０Ａの膜質を改質することで、水素、水、不純物などの拡散を抑制することができる。したがって、導電体２６０となる導電膜の成膜などの後工程、または熱処理などの後処理により、絶縁体２５０を介して、水素、水、不純物などが、酸化物２３０へ拡散することを抑制することができる。
　次に、導電膜２６０Ａ、導電膜２６０Ｂを順に成膜する。導電膜２６０Ａおよび導電膜２６０Ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、ＡＬＤ法を用いて、導電膜２６０Ａを成膜し、ＣＶＤ法を用いて導電膜２６０Ｂを成膜する（図１０Ａ乃至図１０Ｃ参照。）。
　次に、ＣＭＰ処理によって、酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａ、および導電膜２６０Ｂを絶縁体２８０が露出するまで研磨することによって、酸化物２３０ｃ、絶縁体２５０、および導電体２６０（導電体２６０ａ、および導電体２６０ｂ）を形成する（図１１Ａ乃至図１１Ｃ参照。）。これにより、酸化物２３０ｃは、酸化物２３０ｂに達する開口の内壁（側壁、および底面）を覆うように配置される。また、絶縁体２５０は、酸化物２３０ｃを介して、上記開口の内壁を覆うように配置される。また、導電体２６０は、酸化物２３０ｃおよび絶縁体２５０を介して、上記開口を埋め込むように配置される。
　次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２５０および絶縁体２８０中の水分濃度および水素濃度を低減させることができる。
　次に、酸化物２３０ｃ、絶縁体２５０、導電体２６０、および絶縁体２８０上に、絶縁体２８２を成膜する。絶縁体２８２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体２８２としては、例えば、スパッタリング法によって、酸化アルミニウムを成膜することが好ましい。スパッタリング法によって、酸素を含む雰囲気で絶縁体２８２の成膜を行うことで、成膜しながら、絶縁体２８０に酸素を添加することができる。このとき、基板加熱を行いながら、絶縁体２８２を成膜することが好ましい。また、導電体２６０の上面に接して、絶縁体２８２を形成することで、この後の加熱処理において、絶縁体２８０が有する酸素が導電体２６０へ吸収されることを抑制することができるので好ましい。
　次に、絶縁体２８２上に絶縁体２８３を成膜する。絶縁体２８３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる（図１１Ｂ、図１１Ｃ参照）。絶縁体２８３として、窒化シリコン、または窒化酸化シリコンを成膜することが好ましい。
　次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２８２の成膜によって絶縁体２８０に添加された酸素を拡散させ、さらに酸化物２３０ｃを介して、酸化物２３０ａ、および酸化物２３０ｂへ供給することができる。なお、当該加熱処理は、絶縁体２８３の成膜後に限らず、絶縁体２８２の成膜後に行ってもよい。
　次に絶縁体２８３上に、絶縁体２７４を成膜してもよい。絶縁体２７４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる（図１１Ｂ、図１１Ｃ参照。）。
　次に、絶縁体２５４、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２７４に、導電体２４２ａおよび導電体２４２ｂに達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
　次に、絶縁体２４１となる絶縁膜を成膜し、当該絶縁膜を異方性エッチングして絶縁体２４１を形成する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。当該絶縁膜としては、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ＡＬＤ法によって、酸化アルミニウム膜、または窒化シリコン膜を成膜することが好ましい。特に、窒化シリコンは水素に対するブロッキング性が高いので好ましい。
　また、上記絶縁膜の異方性エッチングとしては、例えばドライエッチング法などを用いればよい。開口の側壁部に絶縁体２４１を設けることで、外方からの酸素の透過を抑制し、次に形成する導電体２４０ａおよび導電体２４０ｂの酸化を防止することができる。また、導電体２４０ａおよび導電体２４０ｂから、水、水素などの不純物が外部に拡散することを防ぐことができる。
　次に、導電体２４０ａおよび導電体２４０ｂとなる導電膜を成膜する。当該導電膜は、水、水素など不純物の拡散を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　次に、ＣＭＰ処理を行うことで、導電体２４０ａおよび導電体２４０ｂとなる導電膜の一部を除去し、絶縁体２７４を露出する。その結果、上記開口のみに、当該導電膜が残存することで上面が平坦な導電体２４０ａおよび導電体２４０ｂを形成することができる（図２Ａ、図２Ｂ参照。）。なお、当該ＣＭＰ処理により、絶縁体２７４の一部が除去する場合がある。
　以上により、図２Ａ乃至図２Ｄに示すトランジスタ２００を有する半導体装置を作製することができる。図４Ａ乃至図１１Ｃに示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ２００を作製することができる。
　本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、低消費電力の半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態や実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、半導体装置（記憶装置）の一形態を、図１３および図１４を用いて説明する。
［記憶装置１］
　本発明の一態様である半導体装置を使用した、半導体装置（記憶装置）の一例を図１３に示す。本実施の形態に係る半導体装置では、トランジスタ２００がトランジスタ３００の上方に設けられ、容量素子１００がトランジスタ２００の上方に設けられている。容量素子１００、またはトランジスタ３００は、少なくとも一部がトランジスタ２００と重畳することが好ましい。これにより、容量素子１００、トランジスタ２００、およびトランジスタ３００の上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を微細化または高集積化させることができる。なお、本実施の形態に係る半導体装置は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）もしくはＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）に代表されるロジック回路、またはＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）もしくはＮＶＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ）に代表されるメモリ回路に適用することができる。
　なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００を用いることができる。よって、トランジスタ２００、およびトランジスタ２００を含む層については、先の実施の形態の記載を参酌することができる。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。また、半導体層にシリコンを用いるトランジスタと比較して、トランジスタ２００は、高温における電気特性が良好である。例えば、トランジスタ２００は、１２５℃乃至１５０℃の温度範囲においても良好な電気特性を示す。また、１２５℃乃至１５０℃の温度範囲において、トランジスタ２００は、トランジスタのオン／オフ比が１０桁以上を有する。別言すると、半導体層にシリコンを用いるトランジスタと比較して、トランジスタ２００は、トランジスタ特性の一例であるオン電流、周波数特性などが高温になるほど優れた特性を有する。
　図１３に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続され、配線１００７はトランジスタ３００のゲートと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
　図１３に示す半導体装置は、トランジスタ２００のスイッチングによって、容量素子１００の電極の一方に充電された電荷が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。また、トランジスタ２００は、ソース、ゲート（トップゲート）、ドレインに加え、バックゲートが設けられた素子である。すなわち、４端子素子であるため、ＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）特性を利用したＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、相変化メモリ（Ｐｈａｓｅ−ｃｈａｎｇｅ　ｍｅｍｏｒｙ）などに代表される２端子素子と比較して、入出力の独立制御が簡便に行うことができるといった特徴を有する。また、ＭＲＡＭ、ＲｅＲＡＭ、相変化メモリは、情報の書き換えの際に、原子レベルで構造変化が生じる場合がある。一方で図１３に示す半導体装置は、情報の書き換えの際にトランジスタ及び容量素子を利用した電子のチャージ、またはディスチャージにより動作するため、繰り返し書き換え耐性に優れ、構造変化も少ないといった特徴を有する。
　また、図１３に示す半導体装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。この場合、トランジスタ３００は、当該メモリセルアレイに接続される読み出し回路、または駆動回路などとして用いることができる。図１３に示す半導体装置をメモリ素子として用いた場合、例えば、駆動電圧が２．５Ｖ、評価環境温度が−４０℃乃至８５℃の範囲において、２００ＭＨｚ以上の動作周波数を実現することができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲート電極として機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ならびにソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　ここで、半導体領域３１３の上に絶縁体３１５が配置され、絶縁体３１５の上に導電体３１６が配置される。また、同じ層に形成されるトランジスタ３００は、素子分離絶縁層として機能する絶縁体３１２によって、電気的に分離されている。絶縁体３１２は、後述する絶縁体３２６などと同様の絶縁体を用いることができる。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　基板３１１は、半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　ここで、図１３に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図１３に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　また、図１３に示すように半導体装置は、トランジスタ３００と、トランジスタ２００とを、積層して設けている。例えば、トランジスタ３００をシリコン系半導体材料で形成し、トランジスタ２００を酸化物半導体で形成することができる。このように、図１３に示す半導体装置は、シリコン系半導体材料と、酸化物半導体とを、異なるレイヤーに混載して形成することが可能である。また、図１３に示す半導体装置は、シリコン系半導体材料を用いる半導体装置の製造装置を使用するプロセスと同様のプロセスで作製することが可能であり、高集積化することも可能である。
＜容量素子＞
　容量素子１００は、絶縁体１６０上の絶縁体１１４と、絶縁体１１４上の絶縁体１４０と、絶縁体１１４および絶縁体１４０に形成された開口の中に配置された導電体１１０と、導電体１１０および絶縁体１４０上の絶縁体１３０と、絶縁体１３０上の導電体１２０と、導電体１２０および絶縁体１３０上の絶縁体１５０と、を有する。ここで、絶縁体１１４および絶縁体１４０に形成された開口の中に導電体１１０、絶縁体１３０、および導電体１２０の少なくとも一部が配置される。
　導電体１１０は容量素子１００の下部電極として機能し、導電体１２０は容量素子１００の上部電極として機能し、絶縁体１３０は、容量素子１００の誘電体として機能する。容量素子１００は、絶縁体１１４および絶縁体１４０の開口において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、当該開口の深さを深くするほど、容量素子１００の静電容量を大きくすることができる。このように容量素子１００の単位面積当たりの静電容量を大きくすることにより、半導体装置の微細化または高集積化を推し進めることができる。
　絶縁体１１４、および絶縁体１５０は、絶縁体２８０に用いることができる絶縁体を用いればよい。また、絶縁体１４０は、絶縁体１１４の開口を形成するときのエッチングストッパとして機能することが好ましく、絶縁体２１４に用いることができる絶縁体を用いればよい。
　絶縁体１１４および絶縁体１４０に形成された開口を上面から見た形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。ここで、上面視において、当該開口とトランジスタ２００の重なる面積が多い方が好ましい。このような構成にすることにより、容量素子１００とトランジスタ２００を有する半導体装置の占有面積を低減することができる。
　導電体１１０は、絶縁体１４０、および絶縁体１１４に形成された開口に接して配置される。導電体１１０の上面は、絶縁体１４０の上面と略一致することが好ましい。また、導電体１１０の下面には、絶縁体１６０上に設けられた導電体１５２が接する。導電体１１０は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　絶縁体１３０は、導電体１１０および絶縁体１４０を覆うように配置される。例えば、ＡＬＤ法またはＣＶＤ法などを用いて絶縁体１３０を成膜することが好ましい。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ジルコニウム、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。例えば、絶縁体１３０として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。
　また、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料、または高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい。または、絶縁耐力が大きい材料と高誘電率（ｈｉｇｈ−ｋ）材料の積層構造を用いてもよい。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する窒化物などがある。このようなｈｉｇｈ−ｋ材料を用いることで、絶縁体１３０を厚くしても容量素子１００の静電容量を十分確保することができる。絶縁体１３０を厚くすることにより、導電体１１０と導電体１２０の間に生じるリーク電流を抑制することができる。
　一方、絶縁耐力が大きい材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。例えば、ＡＬＤ法を用いて成膜した窒化シリコン、ＰＥＡＬＤ法を用いて成膜した酸化シリコン、ＡＬＤ法を用いて成膜した窒化シリコンの順番で積層された絶縁膜を用いることができる。このような、絶縁耐力が大きい絶縁体を用いることで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　導電体１２０は、絶縁体１４０および絶縁体１１４に形成された開口を埋めるように配置される。また、導電体１２０は、導電体１１２、および導電体１５３を介して配線１００５と電気的に接続している。導電体１２０は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　また、トランジスタ２００は、酸化物半導体を用いる構成であるため、容量素子１００との相性が優れている。具体的には、酸化物半導体を用いるトランジスタ２００は、オフ電流が小さいため、容量素子１００と組み合わせて用いることで長期にわたり記憶内容を保持することが可能である。
＜配線層＞
　各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線として機能する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には、端子として機能する導電体１５３と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１３において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。
　絶縁体３５４、および導電体３５６上には、絶縁体２０８、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が順に積層して設けられている。また、絶縁体２０８、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、トランジスタ３００と電気的に接続するプラグ、または配線として機能する。
　また、絶縁体１１４、絶縁体１４０、絶縁体１３０、絶縁体１５０、および絶縁体１５４には、導電体１１２、および容量素子１００を構成する導電体（導電体１２０、導電体１１０）等が埋め込まれている。なお、導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と、端子として機能する導電体１５３と、を電気的に接続するプラグ、または配線として機能する。
　また、絶縁体１５４上に導電体１５３が設けられ、導電体１５３は、絶縁体１５６に覆われている。ここで、導電体１５３は導電体１１２の上面に接しており、容量素子１００、トランジスタ２００、またはトランジスタ３００の端子として機能する。
　なお、層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。例えば、層間膜として機能する絶縁体は、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体３２０、絶縁体３２２、絶縁体３２６、絶縁体３５２、絶縁体３５４、絶縁体２１０、絶縁体１１４、絶縁体１５０、絶縁体１５６等は、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。
　また、導電体１５２または導電体１５３の上または下に設けられる絶縁体の抵抗率が１．０×１０１２Ωｃｍ以上１．０×１０１５Ωｃｍ以下、好ましくは５．０×１０１２Ωｃｍ以上１．０×１０１４Ωｃｍ以下、より好ましくは１．０×１０１３Ωｃｍ以上５．０×１０１３Ωｃｍ以下であることが好ましい。導電体１５２または導電体１５３の上または下に設けられる絶縁体の抵抗率を上記の範囲にすることで、当該絶縁体は、絶縁性を維持しつつ、トランジスタ２００、トランジスタ３００、容量素子１００、および導電体１５２等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタ、該トランジスタを有する半導体装置の特性不良や静電破壊を抑制することができ、好ましい。このような絶縁体として、窒化シリコン、または窒化酸化シリコンを用いることができる。例えば、絶縁体１６０または絶縁体１５４の抵抗率を上記の範囲にすればよい。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体３２４、絶縁体３５０、絶縁体２０８等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、導電体１１２、導電体１５２、導電体１５３等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜酸化物半導体が設けられた層の配線、またはプラグ＞
　なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体が設けられることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
　例えば、図１３では、過剰酸素を有する絶縁体２８０と、導電体２４０との間に、絶縁体２４１を設けるとよい。絶縁体２４１と、絶縁体２８２および絶縁体２８３とが接して設けられることで、導電体２４０、およびトランジスタ２００が、バリア性を有する絶縁体によって、封止される構造とすることができる。
　つまり、絶縁体２４１を設けることで、絶縁体２８０が有する過剰酸素が、導電体２４０に吸収されることを抑制することができる。また、絶縁体２４１を有することで、不純物である水素が、導電体２４０を介して、トランジスタ２００へ拡散することを抑制することができる。
　ここで、導電体２４０は、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
　以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置を微細化または高集積化させることができる。また、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。また、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。また、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。また、消費電力が低減された半導体装置を提供することができる。
［記憶装置２］
　本発明の一態様である半導体装置を使用した、記憶装置の一例を図１４に示す。図１４に示す記憶装置は、図１３で示したトランジスタ２００、トランジスタ３００、および容量素子１００を有する半導体装置に加え、トランジスタ４００を有している。また、図１４に示す記憶装置は、容量素子１００がプレーナ型である点、およびトランジスタ２００とトランジスタ３００が電気的に接続されている点において、図１３に示す記憶装置と異なる。
　本発明の一態様の記憶装置では、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。容量素子１００、またはトランジスタ３００は、少なくとも一部がトランジスタ２００と重畳することが好ましい。これにより、容量素子１００、トランジスタ２００、およびトランジスタ３００の上面視における占有面積を低減することができるので、本実施の形態の記憶装置を微細化または高集積化させることができる。
　トランジスタ４００は、トランジスタ２００の第２のゲート電圧を制御することができる。例えば、トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースと、トランジスタ２００の第２のゲートを接続する構成とする。当該構成でトランジスタ２００の第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲート−ソース間の電圧および、第２のゲート−ソース間の電圧は、０Ｖになる。トランジスタ４００において、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さいため、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、トランジスタ２００の第２のゲートの負電位を長時間維持することができる。これにより、トランジスタ２００、およびトランジスタ４００を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
　従って、図１４において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。配線１００７はトランジスタ４００のソースと電気的に接続され、配線１００８はトランジスタ４００の第１のゲートと電気的に接続され、配線１００９はトランジスタ４００の第２のゲートと電気的に接続され、配線１０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、及び配線１００９が電気的に接続されている。
　トランジスタ３００のゲートと、トランジスタ２００のソースおよびドレインの他方と、容量素子１００の電極の一方と、が接続されたノードをノードＦＧと呼ぶ場合がある。図１４に示す半導体装置は、トランジスタ２００のスイッチングによって、トランジスタ３００のゲート（ノードＦＧ）の電位が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。
　また、図１４に示す記憶装置は、図１３に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ４００は、複数のトランジスタ２００の第２のゲート電圧を制御することができる。そのため、トランジスタ４００は、トランジスタ２００よりも、少ない個数を設けるとよい。
　なお、トランジスタ２００およびトランジスタ３００として、上述の記憶装置１で記載したトランジスタ２００およびトランジスタ３００を用いることができる。よって、トランジスタ２００、トランジスタ３００、およびこれらを含む層については、上述の記憶装置１の記載を参酌することができる。
　絶縁体２０８、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８が埋め込まれている。導電体２１８は、容量素子１００、トランジスタ２００、トランジスタ３００、またはトランジスタ４００と電気的に接続するプラグ、または配線として機能する。例えば、導電体２１８は、トランジスタ３００のゲート電極として機能する導電体３１６と電気的に接続されている。
　また、導電体２４０は、容量素子１００、トランジスタ２００、トランジスタ３００、またはトランジスタ４００と電気的に接続するプラグ、または配線として機能する。例えば、導電体２４０は、トランジスタ２００のソースおよびドレインの他方として機能する導電体２４２ｂと、容量素子１００の電極の一方として機能する導電体１１０を、導電体２４０を介して電気的に接続している。
　また、プレーナ型の容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１の電極として機能する導電体１１０、第２の電極として機能する導電体１２０、および誘電体として機能する絶縁体１３０を有する。なお、導電体１１０、導電体１２０、および絶縁体１３０は、上述の記憶装置１で記載したものを用いることができる。
　また、図１４において、容量素子１００として、プレーナ型の容量素子を用いる例について示したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、容量素子１００として、図１３に示すようなシリンダ型の容量素子１００を用いてもよい。
＜トランジスタ４００＞
　トランジスタ４００は、トランジスタ２００と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲートとして機能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、第２のゲートとして機能する導電体４０５と、ゲート絶縁体として機能する絶縁体２２２、および絶縁体４５０と、チャネル形成領域を有する酸化物４３０ｃと、ソースとして機能する導電体４４２ａ、酸化物４３１ｂ、および酸化物４３１ａと、ドレインとして機能する導電体４４２ｂ、酸化物４３２ｂ、および酸化物４３２ａと、プラグとして機能する導電体４４０（導電体４４０ａ、および導電体４４０ｂ）と、を有する。
　導電体４０５と、導電体２０５とは、同じ層に形成される。酸化物４３１ａ、および酸化物４３２ａと、酸化物２３０ａとは、同じ層に形成され、酸化物４３１ｂ、および酸化物４３２ｂと、酸化物２３０ｂとは、同じ層に形成される。導電体４４２ａ、および導電体４４２ｂと、導電体２４２とは、同じ層に形成される。酸化物４３０ｃと、酸化物２３０ｃとは、同じ層に形成される。絶縁体４５０と、絶縁体２５０とは、同じ層に形成される。導電体４６０と、導電体２６０とは、同じ層に形成される。
　なお、同じ層に形成された構造体は、同時に形成することができる。例えば、酸化物４３０ｃは、酸化物２３０ｃとなる酸化膜を加工することで、形成することができる。
　トランジスタ４００の活性層として機能する酸化物４３０ｃは、酸化物２３０などと同様に、酸素欠損が低減され、水素、水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧をより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
＜ダイシングライン＞
　以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。
　ここで、例えば、図１４に示すように、絶縁体２５４と、絶縁体２２２とが接する領域をダイシングラインとなるように設計することが好ましい。つまり、複数のトランジスタ２００を有するメモリセル、およびトランジスタ４００の外縁に設けられるダイシングラインとなる領域近傍において、絶縁体２２４に開口を設ける。また、絶縁体２２４の側面を覆うように、絶縁体２５４を設ける。
　つまり、上記絶縁体２２４に設けた開口において、絶縁体２２２と、絶縁体２５４とが接する。例えば、このとき、絶縁体２２２と、絶縁体２５４とを同材料及び同方法を用いて形成してもよい。絶縁体２２２、および絶縁体２５４を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、酸化アルミニウムを用いることが好ましい。
　当該構造により、絶縁体２２２、および絶縁体２５４で、絶縁体２２４、トランジスタ２００、およびトランジスタ４００を包み込むことができる。絶縁体２２２、および絶縁体２５４は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素、水などの不純物が混入し、トランジスタ２００、およびトランジスタ４００に拡散することを防ぐことができる。
　また、当該構造により、絶縁体２２４の過剰酸素が絶縁体２５４、および絶縁体２２２を介して外部に拡散することを防ぐことができる。従って、絶縁体２２４の過剰酸素は、効率的にトランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００、またはトランジスタ４００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
　本実施の形態は、他の実施の形態および実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
　本実施の形態では、図１５Ａ、図１５Ｂ、および図１６Ａ乃至図１６Ｈを用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある。）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
　図１５ＡにＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部から入力される制御信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図１５Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図１５Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図１６Ａ乃至図１６Ｈに上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
　図１６Ａ乃至図１６Ｃに、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ場合がある。図１６Ａに示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
　ここで、図１６Ａに示すメモリセル１４７１は、図１３に示す記憶装置に対応している。つまり、トランジスタＭ１はトランジスタ２００に、容量素子ＣＡは容量素子１００に、配線ＢＩＬは配線１００３に、配線ＷＯＬは配線１００４に、配線ＢＧＬは配線１００６に、配線ＣＡＬは配線１００５に対応している。なお、図１３に記載のトランジスタ３００は、図１５Ａ、および図１５Ｂに示す記憶装置１４００の周辺回路１４１１に設けられるトランジスタに対応する。
　また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図１６Ｂに示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１６Ｃに示すメモリセル１４７３のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、又はアナログデータを保持することができる。
　また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
　図１６Ｄ乃至図１６Ｇに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図１６Ｄに示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、トップゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
　ここで、図１６Ｄに示すメモリセル１４７４は、図１４に示す記憶装置に対応している。つまり、トランジスタＭ２はトランジスタ２００に、容量素子ＣＢは容量素子１００に、トランジスタＭ３はトランジスタ３００に、配線ＷＢＬは配線１００３に、配線ＷＯＬは配線１００４に、配線ＢＧＬは配線１００６に、配線ＣＡＬは配線１００５に、配線ＲＢＬは配線１００２に、配線ＳＬは配線１００１に対応している。
　また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図１６Ｅに示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１６Ｆに示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図１６Ｇに示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用い、容量素子ＣＢとして容量素子１００を用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に小さくすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至メモリセル１４７７も同様である。
　なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２およびトランジスタＭ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　また、図１６Ｈに３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図１６Ｈに示すメモリセル１４７８は、トランジスタＭ４乃至トランジスタＭ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＢＧＬ、および配線ＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
　トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
　なお、トランジスタＭ５、トランジスタＭ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至トランジスタＭ６がＯＳトランジスタでもよい。この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４としてトランジスタ２００を用い、トランジスタＭ５、トランジスタＭ６としてトランジスタ３００を用い、容量素子ＣＣとして容量素子１００を用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に小さくすることができる。
　なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、図１７Ａ、および図１７Ｂを用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図１７Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図１７Ｂに示すように、プリント基板（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク用の回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図１８Ａ乃至図１８Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図１８ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図１８ＢはＳＤカードの外観の模式図であり、図１８Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図１８ＤはＳＳＤの外観の模式図であり、図１８Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
　本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図１９Ａ乃至図１９Ｈに、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図１９Ａ乃至図１９Ｈに、電子機器の例を示す。
［情報端末］
　図１９Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
　情報端末５１００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５１０２に表示するアプリケーション、表示部５１０２に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５１０２に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
　図１９Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
　ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端末５２００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図１９Ａ、図１９Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図１９Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
　また、図１９Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することによって、人工知能を有する携帯ゲーム機５３００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５３００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５３００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図１９Ｃ、図１９Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
　図１９Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図１９Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵまたはチップを搭載することができる。
　スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ５５００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　図１９Ｅ、図１９Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［移動体］
　本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図１９Ｇは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図１９Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
　図１９Ｈは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
　本実施例では、金属酸化物と窒化タンタルとの積層構造における、金属酸化物と窒化タンタルとの界面での層の形成されやすさ、窒化タンタルの耐酸化性、および窒化タンタルの導電性を評価した。具体的には、金属酸化膜上に窒化タンタル膜を成膜したサンプル（サンプル１Ａ乃至サンプル５Ａ）、および、金属酸化膜上に窒化タンタル膜を成膜し、熱処理を行ったサンプル（サンプル１Ｂ乃至サンプル５Ｂ）に対して、各種分析を行い、窒化タンタル膜表面に形成された酸化膜の膜厚、金属酸化膜と窒化タンタル膜との界面に形成された層の膜厚、および窒化タンタル膜の抵抗率を算出した。
　以下に、サンプル１Ａ乃至サンプル５Ａの作製方法について説明する。
　シリコンを含む基板の表面を、塩化水素（ＨＣｌ）雰囲気で熱処理し、当該基板上に１００ｎｍの酸化シリコン膜を形成した。次に、当該酸化シリコン膜上に、スパッタリング法により、金属酸化膜を１５ｎｍの膜厚で成膜した。当該金属酸化膜の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲットを用い、成膜ガスとして酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を０．５ｋＷとし、基板温度を２００℃とし、酸化物ターゲットと基板との間隔を６０ｍｍとした。
　次に、上記金属酸化膜上に、スパッタリング法により、窒化タンタル膜を１００ｎｍの膜厚で成膜した。当該窒化タンタル膜の成膜には、金属タンタルターゲットを用い、成膜圧力を０．６Ｐａとし、成膜電力を１ｋＷとし、基板温度を室温（Ｒ．Ｔ．）とし、ターゲットと基板との間隔を６０ｍｍとした。
　なお、サンプル１Ａ乃至サンプル５Ａは、上記窒化タンタル膜の成膜に用いる成膜ガスの流量が異なる。具体的には、サンプル１Ａでは、アルゴンガス５５ｓｃｃｍ、窒素ガス５ｓｃｃｍを用いた。また、サンプル２Ａでは、アルゴンガス５０ｓｃｃｍ、窒素ガス１０ｓｃｃｍを用いた。また、サンプル３Ａでは、アルゴンガス４０ｓｃｃｍ、窒素ガス２０ｓｃｃｍを用いた。また、サンプル４Ａでは、アルゴンガス３０ｓｃｃｍ、窒素ガス３０ｓｃｃｍを用いた。また、サンプル５Ａでは、アルゴンガス１０ｓｃｃｍ、窒素ガス５０ｓｃｃｍを用いた。
　以上より、サンプル１Ａ乃至サンプル５Ａを作製した。
　なお、上記成膜ガスの流量に対する窒素ガスの流量の割合が高いほど、窒化タンタル膜における、タンタルに対する窒素の原子数比は高くなる。よって、窒化タンタル膜における、タンタルに対する窒素の原子数比は、サンプル５Ａ、サンプル４Ａ、サンプル３Ａ、サンプル２Ａ、サンプル１Ａの順に高い。
　以下に、サンプル１Ｂ乃至サンプル５Ｂの作製方法について説明する。なお、サンプル１Ｂ乃至サンプル５Ｂの作製方法は、窒化タンタル膜を成膜する工程までは、サンプル１Ａ乃至サンプル５Ａと同じである。
　次に、加熱処理を行った。当該加熱処理として、酸素雰囲気にて４００℃の温度で１時間の処理を行った。なお、サンプル１Ｂは、サンプル１Ａと同じ構成のサンプルに対して当該加熱処理を行ったサンプルである。また、サンプル２Ｂは、サンプル２Ａと同じ構成のサンプルに対して当該加熱処理を行ったサンプルである。また、サンプル３Ｂは、サンプル３Ａと同じ構成のサンプルに対して当該加熱処理を行ったサンプルである。また、サンプル４Ｂは、サンプル４Ａと同じ構成のサンプルに対して当該加熱処理を行ったサンプルである。また、サンプル５Ｂは、サンプル５Ａと同じ構成のサンプルに対して当該加熱処理を行ったサンプルである。
　以上より、サンプル１Ｂ乃至サンプル５Ｂを作製した。
　なお、サンプル１Ａ乃至サンプル５Ａと同様に、窒化タンタル膜における、タンタルに対する窒素の原子数比は、サンプル５Ｂ、サンプル４Ｂ、サンプル３Ｂ、サンプル２Ｂ、サンプル１Ｂの順に高い。
＜Ｘ線回折による解析＞
　サンプル１Ａ乃至サンプル５Ａに対して、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）測定を行った結果について説明する。
　本実施例では、ＸＲＤ装置として、Ｂｒｕｋｅｒ社製Ｄ８　ＤＩＳＣＯＶＥＲを用いた。また、条件は、Ｏｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンにて、走査範囲を１５ｄｅｇ．乃至８０ｄｅｇ．、ステップ幅を０．０２ｄｅｇ．、１点あたりの積算時間を０．１秒とした。
　図２０Ａ乃至図２０Ｅに、Ｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を示す。図２０Ａは、サンプル１ＡのＸＲＤスペクトルであり、図２０Ｂは、サンプル２ＡのＸＲＤスペクトルであり、図２０Ｃは、サンプル３ＡのＸＲＤスペクトルであり、図２０Ｄは、サンプル４ＡのＸＲＤスペクトルであり、図２０Ｅは、サンプル５ＡのＸＲＤスペクトルである。横軸は、２θ［ｄｅｇ．］とし、縦軸は、強度（Ｉｎｔｅｎｓｉｔｙ）［ａ．ｕ．］とした。また、２θ＝３５ｄｅｇ．付近、および２θ＝４０ｄｅｇ．付近に示す破線は、窒化タンタルの結晶性を示すピーク位置を示す。
　図２０Ａ乃至図２０Ｅより、サンプル１Ａ乃至サンプル５Ａの窒化タンタル膜は、いずれも結晶性を有することが分かる。
＜断面ＳＴＥＭ像およびＥＤＸ分析＞
　次に、サンプル１Ｂ乃至サンプル５Ｂに対して、走査透過型電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察を行った結果、およびエネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）による分析結果について説明する。
　本実施例では、日立ハイテクノロジーズ製「ＨＤ−２７００」を用いて、加速電圧を２００ｋＶとして、断面ＳＴＥＭ像の撮影と、ＥＤＸによる組成のライン分析を行った。
　なお、ＥＤＸによる組成のライン分析は、金属酸化膜と窒化タンタル膜との界面に形成される層の膜厚を算出するために行った。ここで、当該層の膜厚を、当該層と金属酸化膜との界面の位置と、窒化タンタル膜の下面と当該層との界面の位置との差とする。具体的には、基板面に対して垂直な方向を深さ方向として、当該層およびその周辺に対してＥＤＸのライン分析を行う。次に、当該分析で得られる、深さ方向に対する各元素の定量値のプロファイルにおいて、当該層と金属酸化膜との界面の深さ（位置）を、金属酸化膜の主成分であり、かつ、窒化タンタル膜の主成分ではない金属（本実施例では、ガリウムとした。）の定量値が半値になる深さとみなす。また、窒化タンタル膜の下面と当該層との界面の深さ（位置）を、金属酸化膜の酸素の定量値が半値になる深さとみなす。以上により、当該層の膜厚を算出することができる。
　図２１Ａ乃至図２１Ｅに、撮影した断面ＳＴＥＭ像を示す。図２１Ａは、サンプル１Ｂの断面ＳＴＥＭ像であり、図２１Ｂは、サンプル２Ｂの断面ＳＴＥＭ像であり、図２１Ｃは、サンプル３Ｂの断面ＳＴＥＭ像であり、図２１Ｄは、サンプル４Ｂの断面ＳＴＥＭ像であり、図２１Ｅは、サンプル５Ｂの断面ＳＴＥＭ像である。なお、図２１Ａ乃至図２１Ｅに示す断面ＳＴＥＭ像は、位相コントラスト像（ＴＥ像）である。なお、図２１Ａ乃至図２１Ｅに示す断面ＳＴＥＭ像を用いて、窒化タンタル膜表面に形成された酸化膜の膜厚を測長した。
　図２２に、窒化タンタル膜表面に形成された酸化膜の膜厚を算出した結果を示す。図２２において、各サンプルの左側に示す棒グラフは、当該酸化膜の膜厚［ｎｍ］である。サンプル１Ｂにおける当該酸化膜の膜厚は１１．９ｎｍであり、サンプル２Ｂにおける当該酸化膜の膜厚は４．６ｎｍであり、サンプル３Ｂにおける当該酸化膜の膜厚は４．０ｎｍであり、サンプル４Ｂにおける当該酸化膜の膜厚は３．６ｎｍであり、サンプル５Ｂにおける当該酸化膜の膜厚は５．３ｎｍであった。
　以上より、窒化タンタル膜において、タンタルに対する窒素の原子数比が大きいほど、上記膜厚は小さくなる傾向が確認された。よって、窒化タンタル膜において、タンタルに対する窒素の原子数比が大きいほど、当該窒化タンタル膜表面に酸化膜が形成されにくく、当該窒化タンタル膜は酸化されにくいことが示唆された。
　また、図２２に、算出した金属酸化膜と窒化タンタル膜との界面に形成される層の膜厚を算出した結果を示す。図２２において、各サンプルの右側に示す棒グラフは、当該層の膜厚［ｎｍ］である。サンプル１Ｂにおける当該層の膜厚は７．４ｎｍであり、サンプル２Ｂにおける当該層の膜厚は３．４ｎｍであり、サンプル３Ｂにおける当該層の膜厚は２．０ｎｍであり、サンプル４Ｂにおける当該層の膜厚は１．４ｎｍであり、サンプル５Ｂにおける当該層の膜厚は０．８ｎｍであった。
　以上より、窒化タンタル膜において、タンタルに対する窒素の原子数比が大きいほど、上記膜厚は小さくなる傾向が確認された。よって、窒化タンタル膜において、タンタルに対する窒素の原子数比が大きいほど、当該窒化タンタル膜と金属酸化物との間に層が形成されにくいことが示唆された。
＜抵抗率＞
　次に、サンプル１Ｂ乃至サンプル５Ｂに対して、窒化タンタル膜の抵抗率を算出した。具体的には、サンプル１Ｂ乃至サンプル５Ｂのそれぞれに対して、一サンプルあたり面内５箇所のシート抵抗を測定し、５箇所で得られたシート抵抗値の平均値を算出し、算出した平均値を狙い膜厚である１００ｎｍで換算することで、窒化タンタル膜の抵抗率を算出した。なお、測定には、エヌピイエス株式会社製の抵抗率測定器（商品名：Σ−１０）を用いた。
　図２２に、窒化タンタル膜の抵抗率を算出した結果を示す。図２２において、各サンプルで示す丸印は、窒化タンタル膜の抵抗率［Ω・ｃｍ］である。窒化タンタル膜の抵抗率は、サンプル１Ｂでは２．９×１０−４Ω・ｃｍであり、サンプル２Ｂでは４．６×１０−４Ω・ｃｍであり、サンプル３Ｂでは１．５×１０−３Ω・ｃｍであり、サンプル４Ｂでは６．５×１０−３Ω・ｃｍであり、サンプル５Ｂでは１．１×１０−２Ω・ｃｍであった。
　以上より、窒化タンタル膜において、タンタルに対する窒素の原子数比が小さいほど、当該窒化タンタル膜の抵抗率は小さくなる傾向が確認された。よって、窒化タンタル膜において、タンタルに対する窒素の原子数比が小さいほど、窒化タンタル膜の導電性は高くなることが示唆された。
　本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。
　本実施例では、絶縁膜による水素の透過性を評価した。具体的には、重水素を含む絶縁膜と、定量層となる絶縁膜との間に、水素の透過性を評価する絶縁膜を設けたサンプル（サンプル２Ｃ乃至サンプル５Ｃ）、および当該絶縁膜を設けないサンプル（サンプル１Ｃ）を作製し、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて、定量層となる絶縁膜中の重水素の濃度を測定した。
　はじめに、サンプル１Ｃ乃至サンプル５Ｃの作製方法について説明する。
　サンプル１Ｃの作製方法について説明する。シリコンを含む基板の表面を、塩化水素（ＨＣｌ）雰囲気で熱処理し、当該基板上に１００ｎｍの酸化シリコン膜を形成した。次に、当該酸化シリコン膜上に、ＣＶＤ法により、第１の酸化窒化シリコン膜を１００ｎｍの膜厚で形成した。なお、第１の酸化窒化シリコン膜は、シラン（ＳｉＨ４）ガス、一酸化二窒素（Ｎ２Ｏ）ガス、および重水素（Ｄ２）を５％含むアルゴンガスを用いて成膜することで、第１の酸化窒化シリコン膜中に、天然存在比以上の割合で重水素を含有させることができる。
　次に、第１の酸化窒化シリコン膜上に、ＣＶＤ法により、第２の酸化窒化シリコン膜を１００ｎｍの膜厚で形成した。なお、第２の酸化窒化シリコン膜は、シラン（ＳｉＨ４）ガス、および一酸化二窒素（Ｎ２Ｏ）ガスを用いて成膜することで、重水素は、第２の酸化窒化シリコン膜中に、おおよそ天然存在比で混入している。以上の工程により、サンプル１Ｃを作製した。
　次に、サンプル２Ｃの作製方法について説明する。サンプル１Ｃと同様に、シリコンを含む基板上に、酸化シリコン膜、第１の酸化窒化シリコン膜を形成した。次に、第１の酸化窒化シリコン膜上に、スパッタリング法により、窒化シリコン膜を１０ｎｍの膜厚で形成した。次に、当該窒化シリコン膜上に、サンプル１Ｃと同様の方法で、第２の酸化窒化シリコン膜を１００ｎｍの膜厚で形成した。以上の工程により、サンプル２Ｃを作製した。
　次に、サンプル３Ｃの作製方法について説明する。サンプル２Ｃと同様に、シリコンを含む基板上に、酸化シリコン膜、第１の酸化窒化シリコン膜、窒化シリコン膜、および第２の酸化窒化シリコン膜を形成した。次に、窒素雰囲気にて４００℃の温度で４時間の加熱処理を行った。以上の工程により、サンプル３Ｃを作製した。
　次に、サンプル４Ｃの作製方法について説明する。サンプル１Ｃと同様に、シリコンを含む基板上に、酸化シリコン膜、第１の酸化窒化シリコン膜を形成した。次に、第１の酸化窒化シリコン膜上に、ＣＶＤ法により、窒化シリコン膜を１０ｎｍの膜厚で形成した。次に、当該窒化シリコン膜上に、サンプル１Ｃと同様の方法で、第２の酸化窒化シリコン膜を１００ｎｍの膜厚で形成した。以上の工程により、サンプル４Ｃを作製した。
　次に、サンプル５Ｃの作製方法について説明する。サンプル４Ｃと同様に、シリコンを含む基板上に、酸化シリコン膜、第１の酸化窒化シリコン膜、窒化シリコン膜、および第２の酸化窒化シリコン膜を形成した。次に、窒素雰囲気にて４００℃の温度で４時間の加熱処理を行った。以上の工程により、サンプル５Ｃを作製した。
　以上により、サンプル１Ｃ乃至サンプル５Ｃを作製した。各サンプルの処理条件についてまとめたものを表１に示す。
Figure JPOXMLDOC01-appb-T000001
　作製したサンプル１Ｃ乃至サンプル５Ｃに対して、ＳＩＭＳ分析装置を用いて、第２の酸化窒化シリコン膜中の重水素濃度の評価を行った。なお、分析はサンプルの表面側より行っている。ＳＩＭＳ分析の結果を図２３Ａ、および図２３Ｂに示す。図２３Ａ、および図２３Ｂでは、横軸は、サンプルの膜面に対して垂直な方向の深さ［ｎｍ］であり、縦軸は、膜中の重水素濃度［ａｔｏｍｓ／ｃｍ３］である。なお、図２３Ａ、および図２３Ｂでは、第２の酸化窒化シリコン（図２３Ａ、および図２３Ｂに示すＳｉＯＮ（定量層））中の重水素濃度を定量している。
　図２３Ａは、サンプル１Ｃ、サンプル２Ｃ、およびサンプル３ＣのＳＩＭＳ分析の結果であり、第２の酸化窒化シリコン膜の、深さ方向の重水素濃度プロファイルである。図２３Ａにおいて、点線はサンプル１Ｃの重水素濃度プロファイルを表し、実線はサンプル２Ｃの重水素濃度プロファイルを表し、破線はサンプル３Ｃの重水素濃度プロファイルを表している。
　図２３Ａから、サンプル１Ｃの、第２の酸化窒化シリコン膜中の重水素濃度は、第２の酸化窒化シリコン膜と１の酸化窒化シリコン膜との界面に近いほど、高くなっていた。よって、第２の酸化窒化シリコン膜の形成中に基板にかかる温度によって、第１の酸化窒化シリコン膜中に含まれる重水素が、第２の酸化窒化シリコン膜中へ拡散することが分かった。
　また、図２３Ａから、サンプル３Ｃの、第２の酸化窒化シリコン膜中の重水素濃度は、サンプル２Ｃの、第２の酸化窒化シリコン膜中の重水素濃度と、同程度であった。よって、第１の酸化窒化シリコン膜と第２の酸化窒化シリコン膜との間に、スパッタリング法により成膜した窒化シリコン膜を設けることで、加熱処理を行っても、第１の酸化窒化シリコン膜中に含まれる重水素が、第２の酸化窒化シリコン膜中へ拡散しにくいことが分かった。つまり、スパッタリング法により成膜した窒化シリコン膜は、水素透過性が低いことが分かる。
　図２３Ｂは、サンプル４Ｃおよびサンプル５ＣのＳＩＭＳ分析の結果であり、ＣＶＤ法により成膜した窒化シリコン膜上の第２の酸化窒化シリコン膜の、深さ方向の重水素濃度プロファイルである。図２３Ａにおいて、実線はサンプル４Ｃの重水素濃度プロファイルを表し、破線はサンプル５Ｃの重水素濃度プロファイルを表している。
　図２３Ｂから、サンプル５Ｃの、第２の酸化窒化シリコン膜中の重水素濃度は、サンプル４Ｃの、第２の酸化窒化シリコン膜中の重水素濃度と、同程度であった。よって、第１の酸化窒化シリコン膜と第２の酸化窒化シリコン膜との間に、ＣＶＤ法により成膜した窒化シリコン膜を設けることで、加熱処理を行っても、第１の酸化窒化シリコン膜中に含まれる重水素が、第２の酸化窒化シリコン膜中へ拡散しにくいことが分かった。つまり、ＣＶＤ法により成膜した窒化シリコン膜は、水素透過性が低いことが分かる。
　本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。
　本実施例では、金属酸化物と窒化タンタルとの積層構造における、金属酸化物から窒化タンタルへの水素および酸素の拡散しやすさを評価した。具体的には、金属酸化膜上に窒化タンタル膜を成膜し、熱処理を行ったサンプル（サンプル１Ｄ乃至サンプル４Ｄ、サンプル１Ｅ乃至サンプル４Ｅ）に対して、ＳＩＭＳ分析を行った。
　以下に、サンプル１Ｄ乃至サンプル４Ｄの作製方法について説明する。
　シリコンを含む基板の表面を、塩化水素（ＨＣｌ）雰囲気で熱処理し、当該基板上に１００ｎｍの酸化シリコン膜を形成した。次に、当該酸化シリコン膜上に、スパッタリング法により、金属酸化膜を５０ｎｍの膜厚で成膜した。当該金属酸化膜の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用い、成膜ガスとして重水素（Ｄ２）を５％含有するアルゴンガス３０ｓｃｃｍ、酸素ガス１５ｓｃｃｍを用い、成膜圧力を０．４Ｐａとし、成膜電力を２００Ｗとし、基板温度を室温（Ｒ．Ｔ．）とした。これにより、重水素（Ｄ）を含む金属酸化膜を成膜することができる。
　次に、上記金属酸化膜上に、スパッタリング法により、窒化タンタル膜を１００ｎｍの膜厚で成膜した。当該窒化タンタル膜の成膜には、金属タンタルターゲットを用い、成膜ガスとしてアルゴンガスを５０ｓｃｃｍ、窒素ガス１０ｓｃｃｍを用い、成膜圧力を０．６Ｐａとし、成膜電力を１ｋＷとし、基板温度を室温（Ｒ．Ｔ．）とし、ターゲットと基板との間隔を６０ｍｍとした。
　次に、熱処理を行った。なお、サンプル１Ｄ乃至サンプル４Ｄは、当該熱処理の温度が異なる。具体的には、サンプル１Ｄでは、熱処理を行わなかった。また、サンプル２Ｄでは、窒素雰囲気にて３００℃の温度で１時間の熱処理を行った。また、サンプル３Ｄでは、窒素雰囲気にて３５０℃の温度で１時間の熱処理を行った。また、サンプル４Ｄでは、窒素雰囲気にて４００℃の温度で１時間の熱処理を行った。
　以上より、サンプル１Ｄ乃至サンプル４Ｄを作製した。
　次に、サンプル１Ｅ乃至サンプル４Ｅの作製方法について説明する。
　シリコンを含む基板の表面を、塩化水素（ＨＣｌ）雰囲気で熱処理し、当該基板上に１００ｎｍの酸化シリコン膜を形成した。次に、当該酸化シリコン膜上に、ＣＶＤ法により、酸化窒化シリコン膜を３００ｎｍの膜厚で成膜した。当該酸化窒化シリコン膜の成膜には、成膜ガスとしてシラン（ＳｉＨ４）ガス２．３ｓｃｃｍ、亜酸化窒素（Ｎ２Ｏ）ガス８００ｓｃｃｍを用い、成膜圧力を４０Ｐａとし、成膜電力を５０Ｗ（２７．１２ＭＨｚ）とし、基板温度を４００℃とし、電極間距離を１５ｍｍとした。
　次に、イオン注入法を用いて、上記酸化窒化シリコン膜に酸素イオン（１６Ｏ＋）を注入した。酸素イオン注入の条件は、加速電圧６０ｋｅＶ、ドーズ量２．０×１０１６ｉｏｎｓ／ｃｍ２、チルト角０°、ツイスト角０°とした。
　次に、上記酸化窒化シリコン膜上に、スパッタリング法により、金属酸化膜を２０ｎｍの膜厚で成膜した。当該金属酸化膜の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用い、成膜ガスとして酸素（１８Ｏ２）ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲットと基板との間隔を６０ｍｍとした。これにより、１８Ｏを含む金属酸化膜を成膜することができる。
　次に、第１の熱処理を行った。第１の熱処理は、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行った。
　次に、上記金属酸化膜上に、スパッタリング法により、窒化タンタル膜を５０ｎｍの膜厚で成膜した。当該窒化タンタル膜の成膜には、金属タンタルターゲットを用い、成膜ガスとしてアルゴンガスを５０ｓｃｃｍ、窒素ガス１０ｓｃｃｍを用い、成膜圧力を０．６Ｐａとし、成膜電力を１ｋＷとし、基板温度を室温（Ｒ．Ｔ．）とし、ターゲットと基板との間隔を６０ｍｍとした。
　次に、第２の熱処理を行った。なお、サンプル１Ｅ乃至サンプル４Ｅは、第２の熱処理の温度が異なる。具体的には、サンプル１Ｅでは、第２の熱処理を行わなかった。また、サンプル２Ｅでは、窒素雰囲気にて３００℃の温度で１時間の熱処理を行った。また、サンプル３Ｅでは、窒素雰囲気にて３５０℃の温度で１時間の熱処理を行った。また、サンプル４Ｅでは、窒素雰囲気にて４００℃の温度で１時間の熱処理を行った。
　以上より、サンプル１Ｅ乃至サンプル４Ｅを作製した。
　サンプル１Ｄ乃至サンプル４Ｄに対して、ＳＩＭＳ分析装置を用いて、窒化タンタル中の水素（Ｈ）濃度および重水素（Ｄ）濃度を評価した。なお、ＳＩＭＳ分析はサンプルの表面側より行っている。また、サンプル１Ｅ乃至サンプル４Ｅに対して、ＳＩＭＳ分析装置を用いて、窒化タンタル中の酸素（１８Ｏ）濃度を評価した。なお、ＳＩＭＳ分析はサンプルの表面側より行っている。
　ＳＩＭＳ分析により得られた、各サンプルの窒化タンタル中の、重水素（Ｄ）濃度および水素（Ｈ）濃度と重水素（Ｄ）濃度とを足し合わせた濃度を、それぞれ図２４Ａ、および図２４Ｂに示す。
　図２４Ａは、サンプル１Ｄ乃至サンプル４Ｄの窒化タンタル膜中の重水素（Ｄ）濃度である。図２４Ａでは、横軸は、サンプルの膜面に対して垂直な方向の深さ［ｎｍ］であり、縦軸は、窒化タンタル中の重水素（Ｄ）濃度［ａｔｏｍｓ／ｃｍ３］である。また、図２４Ａに示す長破線は、サンプル１Ｄの窒化タンタル膜中の重水素（Ｄ）濃度のプロファイルであり、図２４Ａに示す点線は、サンプル２Ｄの窒化タンタル膜中の重水素（Ｄ）濃度のプロファイルであり、図２４Ａに示す破線は、サンプル３Ｄの窒化タンタル膜中の重水素（Ｄ）濃度のプロファイルであり、図２４Ａに示す実線は、サンプル４Ｄの窒化タンタル膜中の重水素（Ｄ）濃度のプロファイルである。
　図２４Ａより、金属酸化膜から窒化タンタル膜への重水素（Ｄ）の拡散（長）は、サンプル４Ｄで最も大きく、次にサンプル３Ｄが大きく、次にサンプル２Ｄが大きかった。特に、サンプル４Ｄでは、金属酸化膜中の重水素（Ｄ）が、窒化タンタル膜中に数十ｎｍ程度拡散していた。よって、熱処理の温度を高くするに従って、重水素（Ｄ）が窒化タンタル膜中へより拡散する様子が確認できた。つまり、金属酸化物中の水素は窒化タンタル中へ拡散しやすいといえる。
　図２４Ｂは、サンプル１Ｄ乃至サンプル４Ｄの窒化タンタル膜中の水素（Ｈ）濃度と重水素（Ｄ）濃度とを足し合わせた濃度である。図２４Ｂでは、横軸は、サンプルの膜面に対して垂直な方向の深さ［ｎｍ］であり、縦軸は、窒化タンタル中の水素（Ｈ）濃度と重水素（Ｄ）濃度とを足し合わせた濃度（Ｈ＋Ｄ濃度）［ａｔｏｍｓ／ｃｍ３］である。また、図２４Ｂに示す長破線は、サンプル１Ｄの窒化タンタル膜中の水素（Ｈ）濃度と重水素（Ｄ）濃度とを足し合わせた濃度のプロファイルであり、図２４Ｂに示す点線は、サンプル２Ｄの窒化タンタル膜中の水素（Ｈ）濃度と重水素（Ｄ）濃度とを足し合わせた濃度のプロファイルであり、図２４Ｂに示す破線は、サンプル３Ｄの窒化タンタル膜中の水素（Ｈ）濃度と重水素（Ｄ）濃度とを足し合わせた濃度のプロファイルであり、図２４Ｂに示す実線は、サンプル４Ｄの窒化タンタル膜中の水素（Ｈ）濃度と重水素（Ｄ）濃度とを足し合わせた濃度のプロファイルである。
　図２４Ｂより、熱処理を行うことで、窒化タンタル膜は、水素濃度が２．０×１０１９ａｔｏｍｓ／ｃｍ３以上の領域を有することが分かる。
　次に、ＳＩＭＳ分析により得られた、各サンプルの窒化タンタル中の酸素（１８Ｏ）濃度を図２５に示す。
　図２５は、サンプル１Ｅ乃至サンプル４Ｅの窒化タンタル膜中の酸素（１８Ｏ）濃度である。図２５では、横軸は、サンプルの膜面に対して垂直な方向の深さ［ｎｍ］であり、縦軸は、窒化タンタル中の酸素（１８Ｏ）濃度［ａｔｏｍｓ／ｃｍ３］である。また、図２５に示す長破線は、サンプル１Ｅの窒化タンタル膜中の酸素（１８Ｏ）濃度のプロファイルであり、図２５に示す点線は、サンプル２Ｅの窒化タンタル膜中の酸素（１８Ｏ）濃度のプロファイルであり、図２５に示す破線は、サンプル３Ｅの窒化タンタル膜中の酸素（１８Ｏ）濃度のプロファイルであり、図２５に示す実線は、サンプル４Ｅの窒化タンタル膜中の酸素（１８Ｏ）濃度のプロファイルである。図２５に一点破線で囲む領域（深さ）では、１８Ｏの検出量が飽和している。
　図２５より、サンプル１Ｅと比較して、サンプル４Ｅでは、第２の熱処理によって金属酸化膜中の酸素（１８Ｏ）が、窒化タンタル膜中に数ｎｍ程度拡散していた。また、サンプル１Ｅと比較して、サンプル２Ｅおよびサンプル３Ｅでは、第２の熱処理を行っても金属酸化膜中の酸素（１８Ｏ）は、窒化タンタル膜中にあまり拡散しておらず、サンプル１Ｅ乃至サンプル３Ｅの窒化タンタル膜中の酸素（１８Ｏ）濃度のプロファイルは略一致していた。
　以上より、金属酸化物と窒化タンタルとの積層構造に対して熱処理が行われる場合、低い温度（例えば、３５０℃以下）では、金属酸化物中の水素は窒化タンタル中へ拡散していき、金属酸化物中の酸素は窒化タンタルへ拡散しにくく、窒化タンタルの酸化、または金属酸化物と窒化タンタルとの間の層の形成は進行しにくいといえる。また、高い温度（例えば、４００℃以上）では、金属酸化物中の水素が先に窒化タンタル中へ拡散していき、遅れて、金属酸化物中の酸素が窒化タンタルへ拡散していき、窒化タンタルの酸化、または金属酸化物と窒化タンタルとの間の層の形成が進行していくと推定される。
　本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。
：２０：絶縁体、２０ａ：絶縁体、２０ｂ：絶縁体、３０：酸化物、４０：導電体、４０ａ：導電体、４０ｂ：導電体、４２：導電体、４２ａ：導電体、４２ｂ：導電体、６０：導電体、１００：容量素子、１０１：領域、１０２：領域、１１０：導電体、１１２：導電体、１１４：絶縁体、１２０：導電体、１３０：絶縁体、１４０：絶縁体、１５０：絶縁体、１５２：導電体、１５３：導電体、１５４：絶縁体、１５６：絶縁体、１６０：絶縁体、２００：トランジスタ、２０５：導電体、２０８：絶縁体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２１８：導電体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０Ａ：酸化膜、２３０ｂ：酸化物、２３０Ｂ：酸化膜、２３０ｃ：酸化物、２３０Ｃ：酸化膜、２３１：領域、２３１ａ：領域、２３１ｂ：領域、２３４：領域、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２ａ１：導電体、２４２ａ２：導電体、２４２Ａ：導電膜、２４２ｂ：導電体、２４２ｂ１：導電体、２４２ｂ２：導電体、２４２Ｂ：導電層、２５０：絶縁体、２５０Ａ：絶縁膜、２５４：絶縁体、２５４Ａ：絶縁膜、２６０：導電体、２６０ａ：導電体、２６０Ａ：導電膜、２６０ｂ：導電体、２６０Ｂ：導電膜、２７４：絶縁体、２７５：絶縁体、２８０：絶縁体、２８２：絶縁体、２８３：絶縁体、２８４：絶縁体、３００：トランジスタ、３１１：基板、３１２：絶縁体、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、４００：トランジスタ、４０５：導電体、４３０ｃ：酸化物、４３１ａ：酸化物、４３１ｂ：酸化物、４３２ａ：酸化物、４３２ｂ：酸化物、４４０：導電体、４４０ａ：導電体、４４０ｂ：導電体、４４２ａ：導電体、４４２ｂ：導電体、４５０：絶縁体、４６０：導電体、４６０ａ：導電体、４６０ｂ：導電体、１００１：配線、１００２：配線、１００３：配線、１００４：配線、１００５：配線、１００６：配線、１００７：配線、１００８：配線、１００９：配線、１０１０：配線

Claims (12)

  1. 　トランジスタと、前記トランジスタを取り囲むように配置された絶縁体と、を有し、
    　前記絶縁体は、水素に対してバリア性を有し、
    　前記トランジスタは、酸化物と、導電体と、を有し、
    　前記導電体は、窒素と、金属と、を有し、
    　前記導電体は、水素を抜き取る、物性を有し、
    　前記導電体は、水素濃度が２．０×１０１９ａｔｏｍｓ／ｃｍ３以上１．０×１０２１ａｔｏｍｓ／ｃｍ３以下である領域を有し、
    　前記領域に含まれる水素原子の少なくとも一部は、窒素原子と結合している、
    　半導体装置。
  2. 　トランジスタと、前記トランジスタを取り囲むように配置された絶縁体と、を有し、
    　前記絶縁体は、水素に対してバリア性を有し、
    　前記トランジスタは、酸化物と、導電体と、を有し、
    　前記酸化物は、チャネル形成領域を有し、
    　前記導電体は、窒素と、金属と、を有し、
    　前記導電体は、水素を抜き取る、物性を有し、
    　前記導電体は、前記チャネル形成領域よりも水素濃度が高い領域を有し、
    　前記領域に含まれる水素原子の少なくとも一部は、窒素原子と結合している、
    　半導体装置。
  3. 　トランジスタと、導電体と、前記トランジスタおよび前記導電体を取り囲むように配置された絶縁体と、を有し、
    　前記絶縁体は、水素に対してバリア性を有し、
    　前記トランジスタは、酸化物を有し、
    　前記導電体は、窒素と、金属と、を有し、
    　前記導電体は、水素を抜き取る、物性を有し、
    　前記導電体は、水素濃度が２．０×１０１９ａｔｏｍｓ／ｃｍ３以上１．０×１０２１ａｔｏｍｓ／ｃｍ３以下である領域を有し、
    　前記領域に含まれる水素原子の少なくとも一部は、窒素原子と結合している、
    　半導体装置。
  4. 　複数のトランジスタと、前記複数のトランジスタを取り囲むように配置された絶縁体と、を有し、
    　前記絶縁体は、水素に対してバリア性を有し、
    　前記トランジスタは、酸化物と、導電体と、を有し、
    　前記導電体は、窒素と、金属と、を有し、
    　前記導電体は、水素を抜き取る、物性を有し、
    　前記導電体は、水素濃度が２．０×１０１９ａｔｏｍｓ／ｃｍ３以上１．０×１０２１ａｔｏｍｓ／ｃｍ３以下である領域を有し、
    　前記領域に含まれる水素原子の少なくとも一部は、窒素原子と結合している、
    　半導体装置。
  5. 　請求項１乃至請求項４のいずれか一において、
    　前記絶縁体を形成した後に、３５０℃以上７００℃以下にて加熱処理を行い、
    　前記酸化物中の水素を前記絶縁体に吸い取らせる、
    　半導体装置。
  6. 　請求項１乃至請求項５のいずれか一において、
    　前記金属は、タンタルである、
    　半導体装置。
  7. 　請求項１乃至請求項６のいずれか一において、
    　前記絶縁体は、窒素と、シリコンと、を有する、
    　半導体装置。
  8. 　請求項１乃至請求項７のいずれか一において、
    　前記酸化物は、インジウムと、元素Ｍ（Ｍは、アルミニウム、ガリウム、イットリウム、または錫）と、亜鉛と、を有する、
    　半導体装置。
  9. 　第１の絶縁体と、
    　前記第１の絶縁体上の、第１の酸化物と、
    　前記第１の酸化物上の、第２の酸化物、第２の導電体、および第３の導電体と、
    　前記第２の酸化物上の、第２の絶縁体と、
    　前記第２の絶縁体上の、第４の導電体と、
    　前記第４の導電体上の、第３の絶縁体と、を有し、
    　前記第１の絶縁体および前記第３の絶縁体のそれぞれは、水素に対してバリア性を有し、
    　前記第３の絶縁体は、前記第１の絶縁体と接する第１の領域を有し、
    　前記第２の導電体および前記第３の導電体のそれぞれは、窒素と、金属と、を有し、
    　前記第２の導電体および前記第３の導電体のそれぞれは、水素を抜き取る、物性を有し、
    　前記第２の導電体および前記第３の導電体のそれぞれは、水素濃度が２．０×１０１９ａｔｏｍｓ／ｃｍ３以上１．０×１０２１ａｔｏｍｓ／ｃｍ３以下である第２の領域を有し、
    　前記第２の領域に含まれる水素原子の少なくとも一部は、窒素原子と結合している、
    　半導体装置。
  10. 　請求項９において、
    　前記金属は、タンタルである、
    　半導体装置。
  11. 　請求項９または請求項１０において、
    　前記第１の絶縁体および前記第３の絶縁体のそれぞれは、窒素と、シリコンと、を有する、
    　半導体装置。
  12. 　請求項９乃至請求項１１のいずれか一において、
    　前記第１の酸化物は、インジウムと、元素Ｍ（Ｍは、アルミニウム、ガリウム、イットリウム、または錫）と、亜鉛と、を有する、
    　半導体装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11594624B2 (en) * 2018-12-13 2023-02-28 Intel Corporation Transistor structures formed with 2DEG at complex oxide interfaces
KR20220093583A (ko) * 2020-12-28 2022-07-05 에스케이하이닉스 주식회사 전자 장치
CN115386887A (zh) * 2022-08-31 2022-11-25 青岛云路先进材料技术股份有限公司 一种非晶、纳米晶合金层叠体切割面的清洗液和清洗方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011097032A (ja) * 2009-10-01 2011-05-12 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2014143408A (ja) * 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置及び測定装置
JP2015213164A (ja) * 2014-04-18 2015-11-26 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP2016111352A (ja) * 2014-11-28 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、モジュールおよび電子機器
WO2017073097A1 (ja) * 2015-10-29 2017-05-04 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003303770A (ja) 2002-04-11 2003-10-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4809596B2 (ja) * 2003-08-04 2011-11-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
KR101365673B1 (ko) * 2006-11-24 2014-02-21 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 기판 및이의 제조방법
US8803781B2 (en) 2007-05-18 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
WO2010071034A1 (en) 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
JP6226518B2 (ja) 2011-10-24 2017-11-08 株式会社半導体エネルギー研究所 半導体装置
US20150187948A1 (en) 2012-07-27 2015-07-02 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
JP6224931B2 (ja) 2012-07-27 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
JP2014143410A (ja) 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2015162633A (ja) 2014-02-28 2015-09-07 株式会社東芝 半導体装置
JP6240017B2 (ja) 2014-03-31 2017-11-29 株式会社東芝 半導体装置及びその製造方法
US9881954B2 (en) 2014-06-11 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Imaging device
WO2016016761A1 (en) 2014-07-31 2016-02-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2016066788A (ja) 2014-09-19 2016-04-28 株式会社半導体エネルギー研究所 半導体膜の評価方法および半導体装置の作製方法
WO2016125044A1 (en) 2015-02-06 2016-08-11 Semiconductor Energy Laboratory Co., Ltd. Device, manufacturing method thereof, and electronic device
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
TW201901971A (zh) 2017-05-12 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
WO2019053573A1 (ja) 2017-09-15 2019-03-21 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2019106479A1 (en) 2017-11-30 2019-06-06 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR20200123802A (ko) 2018-02-23 2020-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치 및 그 동작 방법
WO2019207429A1 (ja) 2018-04-27 2019-10-31 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11031506B2 (en) 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
WO2020053697A1 (ja) 2018-09-13 2020-03-19 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2020115604A1 (ja) 2018-12-07 2020-06-11 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011097032A (ja) * 2009-10-01 2011-05-12 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2014143408A (ja) * 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置及び測定装置
JP2015213164A (ja) * 2014-04-18 2015-11-26 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP2016111352A (ja) * 2014-11-28 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、モジュールおよび電子機器
WO2017073097A1 (ja) * 2015-10-29 2017-05-04 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法

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