KR101365673B1 - 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 기판 및이의 제조방법 - Google Patents
박막 트랜지스터, 이를 포함하는 박막 트랜지스터 기판 및이의 제조방법 Download PDFInfo
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Abstract
본 발명은 ITO 또는 IZO와 접촉시 접촉특성이 우수하며, 게이트 전극을 포함하는 제1 도전패턴과 소스 전극 및 드레인 전극을 포함하는 제2 도전패턴을 식각 공정 없이 형성하며, 그 특성을 향상시킨 박막 트랜지스터와 이를 포함하는 박막 트랜지스터 기판 및 이의 제조방법에 관한 것이다.
이를 위하여, 본 발명은 제1 도전층으로 형성된 게이트 전극, 상기 게이트 전극을 덮는 게이트 절연막, 상기 게이트 절연막 위에 채널을 형성하는 반도체층;
상기 반도체층 위에 형성된 오믹 콘택층 및 상기 반도체층 위에 알루미늄 니켈 계의 합금에 질소를 포함하는 제2 도전층과 상기 제2 도전층 위에 알루미늄과 니켈을 포함하는 제3 도전층으로 형성된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 제공하며, 상기의 박막 트랜지스터를 포함하는 박막 트랜지스터 기판과 이의 제조방법을 제공한다.
Description
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터 기판의 I-I', Ⅱ-Ⅱ'선을 따라 절단한 단면을 도시한 단면도이다.
도 3은 본 발명의 실시 예에 따른 박막 트랜지스터의 전압-전류 특성을 측정한 그래프이다.
도 4는 TMAH(2.38%)에 따른 금속들의 식각비를 비교한 그래프이다.
도 5a 내지 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 단계적으로 도시한 평면도 및 단면도들이다.
<도면부호의 간단한 설명>
10: 기판 20: 게이트 전극
21: 게이트 라인 25: 게이트 접속패드
30: 게이트 절연막 40: 반도체층
50: 오믹 콘택층 60: 드레인 전극
70: 소스 전극 71: 데이터 라인
75: 데이터 접속패드 80: 보호막
90: 화소 콘택홀 91: 제1 콘택홀
92: 제2 콘택홀 100: 화소 전극
101: 제1 패드 전극 102: 제2 패드 전극
120: 제1 도전층 130: 제2 도전층
140: 제3 도전층 200: 박막 트랜지스터
290: 제1 포토레지스트 패턴 300: 제2 포토레지스트 패턴
본 발명은 박막 트랜지스터 기판 및 이의 제조방법에 관한 것으로, 특히 ITO 또는 IZO와 직접콘택할 수 있으며, 박막 트랜지스터의 V-I 특성이 양호한 박막 트랜지스터와 이를 포함하는 박막 트랜지스터 기판 및 이의 제조방법에 관한 것이다.
박막 트랜지스터 기판은 액정표시장치 또는 OLED(Organic Light Emitting Diode) 표시장치 등의 평판형 표시장치에서 각각의 화소를 독립적으로 구동하기 위한 회로기판으로써 사용된다. 이러한 박막 트랜지스터 기판은 게이트 라인과 데이터 라인이 서로 교차하여 형성된 화소 영역에 박막 트랜지스터가 형성된다. 그리 고 박막 트랜지스터와 접속된 화소 전극을 포함한다.
게이트 라인 및 데이터 라인은 외부의 구동회로부로터 인가되는 전압을 통해 박막 트랜지스터를 구동시킨다. 이때, 게이트 라인 및 데이터 라인은 구동회로부와 접속시키기 위하여 게이트 라인 및 데이터 라인의 일측 끝단을 노출시키고 노출된 부위를 보호하기 위하여 별도의 콘택전극으로 접속시키다. 이때, 콘택전극은 ITO 또는 IZO 등의 투명도전물질로 형성된다. 이와 같이, 게이트 라인 및 데이터 라인과 콘택전극의 접속을 위하여 게이트 라인 및 데이터 라인은 콘택전극과 접촉저항이 작은 물질로 형성되어야한다.
이에 따라, 종래의 게이트 라인 및 데이터 라인은 Al을 포함하는 합금 또는 AlNd, Cr, Mo, Cu 등의 단일금속 또는 이들의 합금이 단일층으로 형성되거나 이중층 이상으로 형성된다. 이때, 게이트 라인 및 데이터 라인은 내부저항도 고려하여야 함으로 게이트 라인은 Al/AlNd 또는 AlNd/Mo 또는 Al/AlNd/Cr(Mo) 등의 구조로 형성되고, 데이터 라인은 게이트 라인과 동일한 구조를 갖거나 Al/Mo, 또는 Mo/Cr/Mo 등의 구조로 형성된다. 이렇게 이중층 또는 그 이상의 적층된 구조로 게이트 라인 및 데이터 라인이 형성되면 금속 적층 공정이 추가됨과 아울러 식각공정시 각각의 금속들을 식각하는 식각액이 추가되어 공정비용 및 재료비용이 증가한다.
또한, 콘택전극과의 접속의 위하여 게이트 라인 및 데이터 라인을 노출시 적층된 금속들의 식각비에 따라 절연막 하부의 금속이 과식각되어 동굴현상이 발생되어 추후 콘택전극 형성시 식각액의 침투로 인하여 금속의 부식이 발생되는 문제점 이 있다.
또한, 박막 트랜지스터 형성시 오믹 콘택층과 소스 전극 및 드레인 전극 사이에 소스 전극과 드레인 전극으로 Al이 첨가된 금속을 사용할 경우 보호막 공정 및 화소 전극을 형성하는 공정에서 발생 되는 고열로 인하여 Al성분이 오믹 콘택층으로 확산되어 박막 트랜지스터의 특성을 저하시키는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, ITO 또는 IZO와 접촉시 접촉특성이 우수하며, 게이트 전극을 포함하는 제1 도전패턴과 소스 전극 및 드레인 전극을 포함하는 제2 도전패턴을 식각 공정 없이 형성하며, 그 특성을 향상시킨 박막 트랜지스터와 이를 포함하는 박막 트랜지스터 기판 및 이의 제조방법을 제공하는 데 있다.
상기의 목적을 달성하기 위하여, 제1 도전층으로 형성된 게이트 전극; 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 위에 채널을 형성하는 반도체층; 상기 반도체층 위에 형성된 오믹 콘택층; 및 상기 반도체층 위에 알루미늄 니켈 계의 합금에 질소를 포함하는 제2 도전층과 상기 제2 도전층 위에 알루미늄과 니켈을 포함하는 제3 도전층으로 형성된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 제공한다.
여기서, 상기 제2 도전층은 1000Å 이하의 두께로 형성되며, 상기 제3 도전층은 4500Å 이하의 두께로 형성된 것을 특징으로 한다.
또한, 상기 제1 도전층은 알루미늄과 니켈을 포함하는 합금의 단일층으로 형성된다.
이때, 상기 제1 내지 제3 도전층은 알루미늄과, 원소 0.1 내지 6원자% 의 니켈과, 마그네슘, 크롬, 망간, 루테늄, 로듐, 팔라듐, 이리듐, 플렌티늄, 란탄, 세리움, 프리세오디뮴, 가돌리늄, 터븀, 사마륨, 유로륨, 홀뮴, 어븀, 툴륨, 이터븀, 루테튬, 티타늄, 바나듐, 지르코늄, 나이오븀, 몰리브덴, 하프늄, 탄탈럼, 텅스텐 및 디스프로슘으로 이루어진 군으로부터 선택되는 1종 이상의 원소 0.1 내지 2원자%를 포함한다.
그리고 상기 오믹 콘택층과 상기 제2 도전층 사이에 형성된 질화막을 더 포함한다.
그리소 본 발명의 기술적 과제를 해결하기 위하여, 본 발명은 기판 위에 제1 도전층으로 형성된 게이트 전극; 상기 게이트 전극을 덮는 게이트 절연막; 상기 게이트 절연막 위에 채널을 형성하는 반도체층; 상기 반도체층 위에 형성된 오믹 콘택층; 및 상기 반도체층 위에 알루미늄 니켈 계의 합금에 질소를 포함하는 제2 도전층과 상기 제2 도전층 위에 알루미늄과 니켈을 포함하는 제3 도전층으로 형성된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 상기 게이트 전극과 접속된 게이트 라인; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 상기 소스 전극을 포함하는 데이터 라인; 상기 드레인 전극을 노출하는 화소 콘택홀을 구비하며 상기 박막 트랜지스터를 덮는 보호막; 및 상기 보호막 위에 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 포함하는 박막 트랜지스터 기판을 제공한다.
이때, 상기 제2 도전층은 1000Å 이하의 두께로 형성되고, 상기 제3 도전층은 4500Å 이하의 두께로 형성된다.
그리고 상기 제1 도전층은 상기 알루미늄 니켈계 합금을 포함하는 금속물질로 형성된다.
또한, 상기 게이트 라인의 일측단에 상기 제1 도전층으로 형성된 게이트 접속패드; 상기 데이터 라인의 일측단에 형성된 상기 제2 및 제3 도전층이 적층되어 형성된 데이터 접속패드; 상기 게이트 접속패드 및 상기 데이터 접속패드 각각을 노출하는 제1 및 제2 콘택홀; 상기 제1 콘택홀을 통해 상기 게이트 라인과 접속되는 제1 패드 전극; 및 상기 제2 콘택홀을 통해 상기 데이터 라인과 접속되는 제2 패드 전극을 더 포함한다.
이때, 상기 제1 및 제2 패드 전극은 상기 화소 전극과 동일 평면상에 동일 물질로 형성된다.
여기서, 상기 제1 내지 제3 도전층은 알루미늄과, 원소 0.1 내지 6원자% 의 니켈과, 상기 제1 내지 제3 도전층은 알루미늄과, 원소 0.1 내지 6원자% 의 니켈과, 마그네슘, 크롬, 망간, 루테늄, 로듐, 팔라듐, 이리듐, 플렌티늄, 란탄, 세리움, 프리세오디뮴, 가돌리늄, 터븀, 사마륨, 유로륨, 홀뮴, 어븀, 툴륨, 이터븀, 루테튬, 티타늄, 바나듐, 지르코늄, 나이오븀, 몰리브덴, 하프늄, 탄탈럼, 텅스텐 및 디스프로슘으로 이루어진 군으로부터 선택되는 1종 이상의 원소 0.1 내지 2원자%를 포함한다.
그리고 상기 오믹 콘택층과 상기 제2 도전층 사이에 형성된 질화막을 더 포함한다.
그리고 본 발명의 기술적 과제를 해결하기 위하여, 본 발명은 기판 위에 제1 도전층으로 게이트 라인 및 게이트 전극을 포함하는 제1 도전패턴군을 형성하는 단계; 상기 제1 도전패턴군 위에 게이트 절연막을 형성하는 단계; 상기 게이트 전극과 중첩된 상기 게이트 절연막 위에 반도체층 및 오믹 콘택층을 형성하는 단계; 상기 오믹 콘택층 위에 질화 알루미늄과 질화 니켈을 포함하는 제2 도전층과, 제2 도전층 위에 알루미늄과 니켈을 포함하는 제3 도전층으로 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결되며 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 데이터 라인을 포함하는 제2 도전패턴군을 형성하는 단계; 상기 제2 도전패턴군이 형성된 상기 게이트 절연막 위에 상기 드레인 전극을 노출시키는 화소 콘택홀을 갖는 보호막을 형성하는 단계; 및 상기 보호막 위에 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 포함하는 제3 도전패턴군을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법을 제공한다.
이때, 상기 제2 도전패턴군을 형성하는 단계는 상기 제2 도전층을 형성하는 단계; 상기 제2 도전층 위에 상기 제3 도전층을 형성하는 단계; 상기 제3 도전층 위에 포토레지스트를 형성하는 단계; 상기 포토레지스트를 노광하는 단계; 상기 노광된 포토레지스트를 TMAH(Tetramethylammonium hydroxide) 용액으로 현상하여 제2 포토레지스 패턴을 형성하는 단계; 및 상기 TMAH 용액을 이용한 식각을 통해 상기 제2 포토레지스트 패턴 형태로 상기 제2 및 제3 도전층을 패터닝 하는 단계를 포함한다.
그리고 상기 제2 도전층을 형성하는 단계에서 챔버 내에 아르곤 가스와 질소 가스를 공급하는 단계를 더 포함한다.
또한, 상기 아르곤 가스와 질소 가스를 공급하는 단계는 상기 아르곤 가스와 상기 질소 가스가 1:0.25 내지 4의 비율로 혼합되는 것을 특징으로 한다.
그리고 상기 제2 및 제3 도전층을 형성하는 단계는 상기 제2 도전층을 1000Å 이하의 두께로 형성하는 단계; 및 상기 제3 도전층을 4500Å 이하의 두께로 형성하는 단계를 더 포함한다.
그리고 제1 도전패턴군을 형성하는 단계는 상기 기판 위에 제1 도전층을 형성하는 단계; 상기 제1 도전층 위에 포토레지스트를 도포하는 단계; 상기 포토레지스트를 노광하는 단계; 상기 노광된 포토레지스트를 TMAH(Tetramethylammonium hydroxide) 용액으로 현상하여 제1 포토레지스트 패턴을 형성하는 단계; 및 상기 TMAH 용액을 이용한 식각을 통해 상기 제1 포토레지스트 패턴 형태로 상기 제1 도전층을 패터닝하는 단계를 포함한다.
여기서, 상기 제1 도전층으로 상기 게이트 라인과 연결되는 게이트 접속패드를 형성하는 단계; 상기 제2 및 제3 도전층으로 상기 데이터 라인과 연결되는 데이터 접속패드를 형성하는 단계; 상기 게이트 접속패드를 노출하는 제1 콘택홀을 형성하는 단계; 상기 데이터 접속패드를 노출하는 제2 콘택홀을 형성하는 단계; 상기 제1 콘택홀을 통해 상기 게이트 접속패드와 연결된는 제1 패드 전극을 형성하는 단계; 및 상기 제2 콘택홀을 통해 상기 데이터 접속패드와 연결되는 제2 패드 전극을 형성하는 단계를 더 포함한다.
여기서, 상기 제1 내지 제3 도전층을 형성하는 단계는 상기 제1 내지 제3 도전층은 상기 TMAH 용액에 대하여 100㎚/min 이상으로 식각되는 단계를 더 포함한다.
그리고 상기의 기술적 과제를 해결하기 위하여. 본 발명은 기판; 상기 기판 위에 형성되고, 게이트 전극을 포함하는 게이트 라인; 상기 게이트 라인을 덮는 게이트 절연막; 상기 게이트 절연막 위에 형성된 반도체층; 상기 반도체층 위에 형성된 오믹 콘택층; 상기 게이트 라인과 교차하고, 소스 전극을 포함하는 데이터 라인; 상기 소스 전극과 마주하는 드레인 전극; 상기 드레인 전극과 전기적으로 연결된 화소 전극을 포함하며, 상기 데이터 라인 및 상기 드레인 전극은 알루미늄과 니켈을 포함하는 도전층으로 이루어지고, 상기 도전층은 질소를 포함하며, 하부의 질소 농도가 상부의 질소 농도보다 높은 박막 트랜지스터 기판을 제공한다.
이때, 상기 도전층은 알루미늄과, 원소 0.1 내지 6원자% 의 니켈과, 마그네슘, 크롬, 망간, 루테늄, 로듐, 팔라듐, 이리듐, 플렌티늄, 란탄, 세리움, 프리세오디뮴, 가돌리늄, 터븀, 사마륨, 유로륨, 홀뮴, 어븀, 툴륨, 이터븀, 루테튬, 티타늄, 바나듐, 지르코늄, 나이오븀, 몰리브덴, 하프늄, 탄탈럼, 텅스텐 및 디스프로슘으로 이루어진 군으로부터 선택되는 1종 이상의 원소 0.1 내지 2원자%를 포함한다.
또한, 상기 오믹 콘택층은 상부에 질소 원소를 포함하며, 상부의 질소 농도가 하부의 질소 농도보다 높은 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 첨부한 도면들을 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 실시 예에 다른 박막 트랜지스터 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 기판의 I-I', Ⅱ-Ⅱ' 선을 따라서 절단된 단면을 도시한 단면도들이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 박막 트랜지스터 기판은 기판(10) 위에 게이트 절연막(30)을 사이에 두고 교차하여 화소 영역을 형성하는 게이트 라인(21) 및 데이터 라인(71), 화소 영역에 형성된 화소 전극(100), 게이트 라인(21), 데이터 라인(71) 및 화소 전극(100)에 형성된 박막 트랜지스터(200), 게이트 라인(21)의 일측 끝단에 형성되어 게이트 구동부와 접속되는 게이트 접속패드(25) 및 이와 접속되는 제1 패드 전극(101), 데이터 라인(71)의 일측 끝단에 형성되어 데이터 구동부와 접속되는 데이터 접속패드(75) 및 이와 접속되는 제2 패드 전극(102)을 포함한다.
여기서, 게이트 라인(21), 게이트 전극(20) 및 게이트 접속패드(25)는 알루미늄(Al) 및 니켈(Ni)을 포함하는 제1 도전층(120)으로 형성되고, 데이터 라인(71), 소스 전극(70), 드레인 전극(60) 및 데이터 접속패드(75)는 알루미늄(Al)- 니켈(Ni) 합금에 질소(N)가 포함된 제2 도전층(130)과 알루미늄(Al) 및 니켈(Ni)을 포함하는 제3 도전층(140)이 적층된 이중층으로 형성된다.
구체적으로, 기판(10)은 투명한 유리 또는 플라스틱 등의 절연기판을 사용한다. 그리고 기판(10) 위에 게이트 라인(21) 및 데이터 라인(71)이 형성된다.
게이트 라인(21)은 스캔 신호를 공급하고, 데이터 라인(71)은 화상 데이터 신호를 공급한다. 이러한 게이트 라인(21) 및 데이터 라인(71)은 게이트 절연막(30)을 사이에 두고 교차하여 화소 영역을 정의한다. 이때, 게이트 라인(21) 및 데이터 라인(71)의 일측 끝단은 구동회로(도시되지 않음)와 접속될 게이트 접속패드(25) 및 데이터 접속패드(75)가 형성된다.
화소 영역에는 게이트 라인(21) 및 데이터 라인(71)과 접속된 박막 트랜지스터(200)가 형성된다. 그리고 화소 영역 각각에는 박막 트랜지스터(200)와 접속된 화소 전극(100)이 형성된다. 그리고 게이트 라인(21)과 나란하게 스토리지 전압을 공급하는 스토리지 라인(도시하지 않음)을 더 포함할 수 있다.
박막 트랜지스터(200)는 게이트 라인(21)과 접속된 게이트 전극(20), 데이터 라인(71)과 접속된 소스 전극(70), 소스 전극(70)과 마주하며, 화소 전극(100)과 접속된 드레인 전극(60), 게이트 전극(20)과 게이트 절연막(30)을 사이에 두고 중첩되어 소스 전극(70)과 드레인 전극(60) 사이에 채널을 형성하는 반도체층(40)을 구비한다. 또한, 박막 트랜지스터(200)는 소스 전극(70) 및 드레인 전극(60)과 반도체층(40) 사이의 오믹 접촉을 위한 오믹 콘택층(50)을 더 구비한다. 이러한 박막 트랜지스터(200)는 게이트 라인(21)의 스캔 신호에 응답하여 데이터 라인(71)의 화상 데이터 신호를 화소 전극(100)에 공급한다.
게이트 전극(20)은 게이트 라인(21)과 전기적으로 연결되어 게이트 라인(21) 으로부터 공급된 스캔신호를 통해 박막 트랜지스터(200)를 턴 온 시킨다.
여기서, 게이트 라인(21), 게이트 전극(20) 및 게이트 접속패드(25)는 Al과 Ni을 포함하는 제1 도전층(120)으로 형성된다. 이때, 게이트 접속패드(25)는 추후 제1 패드 전극(101)과의 접촉특성을 고려하여 게이트 라인(21)과 동일한 제1 도전층(120)으로 형성된다.
제1 도전층(120)은 AlNi 합금에 마그네슘(Mg), 크롬(Cr), 망간(Mn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 플렌티늄(Pt), 란탄(La), 세리움(Ce), 프리세오디뮴(Pr), 가돌리늄(Gd), 터븀(Tb), 사마륨(Sm), 유로륨(Eu), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 루테튬(Lu), 티타늄(Ti), 바나듐(V), 지르코늄(Zr), 나이오븀(Nb), 몰리브덴(Mo), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W) 및 디스프로슘(Dy) 등의 금속 물질이 더 포함될 수 있다. 이때, 제1 도전층(120)은 Al에 원소 0.1 내지 6원자%의 Ni이 포함된 합금으로 이루어지고, Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Ce, Pr, Gd, Tb, Sm, Eu, Ho, Er, Tm, Yb, Lu, Ti, V, Zr, Nb, Mo, Hf, Ta, W 및 Dy 등의 금속 물질 중 어느 하나 이상의 원소가 0.1 내지 2원자%가 첨가될 수 있다.
그리고 데이터 라인(71), 소스 전극(70), 드레인 전극(60) 및 데이터 접속패드(75)는 AlNi계 합금 또는 AlNi계 합금에 부가원소가 첨가된 합금에 질소(N)를 포함하는 제2 도전층(130)과 AlNi 계 합금 또는 AlNi 계 합금에 부가원소를 포함하는 제3 도전층(140)이 순차적으로 적층되어 형성된다. 여기서, 데이터 접속패드(75)는 AlNi를 포함하는 금속물질로 형성되므로 ITO 등의 투명전극으로 형성되는 제2 패드 전극(102)과 직접 접속이 가능하며, 콘택 저항 또한 낮다.
이러한, 제2 및 제3 도전층(130, 140)은 AlNi 합금에 Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Ce, Pr, Gd, Tb, Sm, Eu, Ho, Er, Tm, Yb, Lu, Ti, V, Zr, Nb, Mo, Hf, Ta, W 및 Dy 등의 금속 물질이 더 포함될 수 있다. 이때, 제2 및 제3 도전층(130, 140)은 Al에 원소 0.1 내지 6원자%의 Ni이 포함된 합금으로 이루어지고, Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Ce, Pr, Gd, Tb, Sm, Eu, Ho, Er, Tm, Yb, Lu, Ti, V, Zr, Nb, Mo, Hf, Ta, W 및 Dy 등의 금속 물질 중 어느 하나 이상의 원소가 0.1 내지 2원자%로 첨가될 수 있다.
게이트 절연막(30)은 게이트 라인(21) 게이트 전극(20) 및 게이트 접속패드(25)의 상부를 덮도록 기판(10) 위에 형성된다. 이러한 게이트 절연막(30)은 질화실리콘(SiNx), 산화실리콘(SiOx) 등의 무기 절연 물질로 형성된다.
게이트 전극(20)과 중첩된 게이트 절연막(30) 위에 반도체층(40) 및 오믹 콘택층(50)이 형성된다. 반도체층(40)은 아몰포스 실리콘(Amophos Silicon; a-Si) 또는 폴리 실리콘(Poly Silicon; p-Si) 등의 반도체 물질로 형성되어 박막 트랜지스터(200)의 채널을 형성한다. 오믹 콘택층(50)은 반도체층(40)과 소스 전극(70) 및 드레인 전극(60) 사이에 형성된다. 오믹 콘택층(50)은 a-Si 또는 p-Si에 불순물이 첨가된 n+a-Si, 또는 n+p-Si 등을 사용한다.
소스 전극(70) 및 드레인 전극(60)은 오믹 콘택층(50) 위에는 제2 도전층(130)이, 제2 도전층 상부에는 제3 도전층(140)이 형성된다. 이에 따라, 제2 도전층(130)은 보호막(80) 또는 화소 전극(100)의 형성시 고온으로 인하여 Al 성분이 오믹 콘택층(50)의 불순물과 반응하여 a-Si로 침투되어 박막 트랜지스터(200) 특성이 저하되는 것을 방지한다. 도 3은 AlNiN와 AlNi합금의 이중층으로 박막 트랜지스터(200)의 소스 전극(70) 및 드레인 전극(60)을 형성한 후 박막 트랜지스터의 전압(Vg)-전류(Id) 특성을 측정한 그래프이다. 도 3에 도시된 바와 같이, 게이트 온 전압이 박막 트랜지스터(200)에 공급될 때 드레인 전극(60)에서의 온전류와 게이트 오프 전압이 박막 트랜지스터(200)에 공급될 때 드레인 전극(60)에서의 오프 전류 특성이 우수한 것을 알 수 있다. 여기서, 오믹 콘택층(50)과 제2 도전층(130) 사이에 질화막을 더 포함할 수 있다. 즉, 제2 도전층(130)을 형성할 때 질소를 공급하여 오믹 콘택층(50)의 상부에 질화막이 형성된다. 이에 따라, 오믹 콘택층(50)으로 제2 도전층(130)의 Al 성분이 침투되는 것이 방지된다.
그리고 제2 도전층(130)의 상부에 형성된 제3 도전층(140)은 드레인 전극(60)이 화소 전극(100)과의 접속시 콘택저항이 낮아 접촉특성이 향상된다.
보호막(80)은 데이터 라인(71) 및 박막 트랜지스터(200)의 상부에 형성되어 이들을 보호한다. 이러한 보호막(80)은 드레인 전극(60)을 노출하는 화소 콘택홀(90), 게이트 접속패드(25)를 노출하는 제1 콘택홀(91) 및 데이터 접속패드(75)를 노출하는 제2 콘택홀(92)을 포함한다. 여기서, 제1 콘택홀(91)은 게이트 절연막(30)도 관통되어 형성된다. 보호막(80)은 게이트 절연막(30)과 동일한 SiNx, SiOx 등의 무기 절연 물질, 유기 절연 물질 또는 이들의 이중구조로 형성할 수 있다.
유기 절연 물질을 사용할 경우 수㎛ 정도의 높이로 형성되어 화소 전극(100) 을 게이트 라인(21) 및 데이터 라인(71)과 중첩시켜 형성할 수 있다. 이에 따라, 개구율을 크게 할 수 있다. 이때, 박막 트랜지스터(200)의 소스 전극(70) 및 드레인 전극(60) 사이에 유기 보호막(80)이 형성될 경우 유기물질과 반도체층(40)과의 화학 반응에 의하여 박막 트랜지스터(200)의 열화가 발생된다. 즉, 박막 트랜지스터(200)에 게이트 오프 전압이 인가될 때의 소스 전극(70)과 드레인 전극(60) 사이의 오프 전류의 크기가 커져 박막 트랜지스터(200) 턴오프 특성이 저하된다. 따라서, 박막 트랜지스터(200)의 열화를 방지하기 위하여 박막 트랜지스터(200), 데이터 라인(71) 및 게이트 절연막(30) 위에 무기 절연 물질을 형성한다.
화소 전극(100)은 박막 트랜지스터(200)를 덮는 보호막(80) 위에 형성되고, 보호막(80)을 관통하는 화소 콘택홀(90)를 경유하여 드레인 전극(60)과 접속된다. 화소 전극(100)은 박막 트랜지스터(200)로부터의 화상 데이터 신호가 공급되면 컬러 필터 기판의 공통 전극과의 전압차로 액정을 구동하여 광 투과율이 조절되게 한다. 이러한 화소 전극(100)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등의 투명 도전성 금속물질로 형성되는 것이 바람직하다. 여기서, 보호막(80)이 유기 절연 물질로 형성되면 화소 전극(100)은 그 좌우측면에 형성된 데이터 라인(71)과 중첩되게 형성되고, 그 상하측면에 형성된 게이트 라인(21)과 중첩되어 형성될 수 있다.
제1 패드 전극(101)은 제1 콘택홀(91)을 통해 게이트 접속패드(25)와 접속되며, 제2 패드 전극(102)은 제2 콘택홀(92)을 통해 데이터 접속패드(75)와 접속된다. 이때, 제1 및 제2 패드 전극(101, 102)은 화소 전극(100)과 동일한 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등의 투명 도전성 금속물질로 형성되는 것이 바람직하다.
그리고 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 제1 내지 제3 도전층(120 내지 140)을 Al, Ni를 포함하는 합금으로 형성되고 이때, 제1 내지 제3 도전층(120 내지 140)에 질소를 포함할 수 있다. 이때, 제1 내지 제3 도전층(120 내지 140) 각각은 하부의 질소 농도가 상부의 질소 농도보다 더 높게 형성되어 제2 도전층(130)의 Al이 오믹 콘택층(50)으로 전이되는 것을 방지할 수 있다. 또한, 오믹 콘택층(50)은 상부에 질소를 더 포함할 수 있으며, 상부의 질소 농도가 하부의 질소 농도보다 더 높게 형성하여 제2 도전층(130)의 Al이 오믹 콘택층(50)으로 전이되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 박막 트랜지스터, 박막 트랜지스터 기판은 AlNi을 포함하는 금속물질로 제1 도전패턴군을 형성함으로써 종래 제1 도전패턴군을 패드 전극과 접속하기 위하여 이중층으로 형성되던 것을 단일층으로 형성하여 재료비용을 절감할 수 있다.
또한, 제2 도전패턴군을 AlNiN과 AlNi이 적층된 구조로 형성되어 오믹 콘택층(50)으로 Al이 확산되는 것이 방지된다.
도 5a 내지 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 마스크 공정별로 도시한 단면도이다.
도 5a는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제1 마스크 공정을 도시한 평면도이고, 도 5b 및 도 5c는 도 5a에 도시된 I-I', Ⅱ-Ⅱ' 선을 따라 절단된 단면을 공정순으로 도시한 단면도들이다.
도 5a 내지 도 5c를 참조하면, 제1 마스크 공정을 통해 기판(10) 위에 게이트 라인(21), 게이트 전극(20) 및 게이트 접속패드(25)를 포함하는 제1 도전패턴군이 형성된다.
구체적으로, 기판(10) 위에 제1 도전층(120)을 스퍼터링과 같은 증착 방법을 통해 형성한다. 제1 도전층(120)은 Al과 Ni의 합금으로 이루어진 단일층으로 형성된다. 이때, 제1 도전층(120)은 C, Nd, La 등과 같은 금속을 더 포함할 수 있다. 이어서, 제1 도전층(120) 위에 포토레지스트를 형성하고 제1 마스크를 이용하여 제1 도전 패턴군과 같은 포토레지스트를 노광한다. 다음으로, 노광된 포토레지스트를 TMAH(Tetramethy Ammonium Hydroxide)(2.38%)를 이용하여 현상하여 제1 포토레지스트 패턴(290)을 형성한다. 다음으로, TMAH(2.38%)를 이용하여 제1 포토레지스트 패턴(290)을 따라 제1 도전층(120)을 패터닝함으로써 게이트 라인(21), 게이트 전극(20) 및 게이트 접속패드(25)를 포함하는 제1 도전패턴군이 형성된다. 이때, 제1 도전층(120)은 TMAH(2.38%) 용액에 대하여 100㎚/min의 식각율 이상으로 식각되는 것이 바람직하다.
도 4는 TMAH(2.38%) 용액에 대하여 금속별 식각비를 도시한 그래프이다. 도 4에서와 같이, AlNi의 식각비는 120㎚/min를 갖고, Al 및 AlNd은 20㎚/min 미만, AlNiNd는 60㎚/min, AlNiLa는 50㎚/min의 식각비를 갖는다. 따라서, 제1 도전층(120)은 도 4에 도시된 바와 같이 TMAH 용액에 대하여 120㎚/min의 식각비로 식각되는 AlNi를 사용하는 것이 바람직하다. 이때, AlNiNd 및 AlNiLa는 Nd 및 La의 함량에 따라 식각비가 변함으로 Nd 및 La의 첨가함량을 변경하여 제1 도전층(120)을 형성할 수 있다. 그리고 제1 도전층은 Nd, La 이외에 Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, Ce, Pr, Gd, Tb, Sm, Eu, Ho, Er, Tm, Yb, Lu, Ti, V, Zr, Mo, Hf, Ta, W 및 Dy 등의 금속 물질이 더 포함될 수 있다. 이때, 제1 도전층(120)은 Al에 원소 0.1 내지 6원자%의 Ni이 포함된 합금에, Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Ce, Pr, Gd, Tb, Sm, Eu, Ho, Er, Tm, Yb, Lu, Ti, V, Zr, Nb, Mo, Hf, Ta, W 및 Dy 등의 금속 물질 중 어느 하나 이상의 원소가 0.1 내지 2원자%로 첨가될 수 있다.
도 6a는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제2 마스크 공정을 도시한 평면도이고, 도 6b는 도 6a에 도시된 기판의 I-I', Ⅱ-Ⅱ'선을 따라 절단된 단면을 도시한 단면도들이다.
도 6a 및 6b를 참조하면, 제2 마스크 공정을 통해 제1 도전 패턴군이 형성된 기판(10) 상에 게이트 절연막(30), 반도체층(40) 및 오믹 콘택층(50)을 형성한다.
구체적으로, 게이트 라인(21), 게이트 전극(20) 및 게이트 접속패드(25)가 형성된 기판(10) 위에 게이트 절연막(30), a-Si 및 n+a-Si이 플라즈마 화학증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD) 화학기상증착법(Chemical Vapor Deposition; CVD) 등의 증착 방법을 통해 순차적으로 적층된다. 이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 a-Si 및 n+a-Si이 패터닝됨으로써 반도체층(40) 및 오믹 콘택층(50)이 형성된다. 게이트 절연막(30)으로는 SiNx, SiOx 등의 무기 절연 물질이 이용된다.
여기서, 오믹 콘택층(50)이 형성된 후 질화공정을 통해 질화막을 더 형성할 수 있다. 질화막은 챔버내에 질소(N2)를 공급한 후 370℃ 이하의 온도에서 30초 이상 가열하여 형성할 수 있다.
도 7a는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제3 마스크 공정을 도시한 평면도이고, 도 7b 및 도 7c는 도 7a에 도시된 기판의 I-I', Ⅱ-Ⅱ'선을 따라 절단된 단면을 공정순으로 도시한 단면도들이다.
도 7a 내지 도 7c를 참조하면, 제3 마스크 공정을 통해 반도체층(40) 및 오믹 콘택층(50)이 형성된 게이트 절연막(30) 위에 데이터 라인(71a, 71b), 소스 전극(70a, 70b), 드레인 전극(60a, 60b) 및 데이터 접속패드(75a, 75b)를 포함하는 제2 도전 패턴군이 형성된다.
구체적으로, 데이터 라인(71a, 71b)은 게이트 라인(21)과 교차하도록 게이트 절연막(30) 상에 형성되고, 드레인 전극(60a, 60b)은 반도체층(40) 및 오믹 콘택층(50)이 형성된 게이트 절연막(30) 위에 형성된다. 이때, 소스 전극(70a, 70b)은 데이터 라인(71a, 71b)과 연결되어 드레인 전극(60a, 60b)과 대항되게 반도체층(40) 및 오믹 콘택층(50)이 형성된 게이트 절연막(30) 위에 형성된다. 이러한 제2 도전패턴군은 스퍼터링 등의 증착 방법을 통해 도 7b에 도시된 바와 같이, 제2 및 제3 도전층(130, 140)을 형성하고 제3 마스크 공정을 이용한 포토리소그라피 공정으로 제2 및 제3 도전층(130, 140)을 패터닝함으로써 형성된다.
여기서, 제2 도전층(130)은 AlNi에 질소화공정(Nitridation)으로 N2를 첨가한다. 구체적으로, AlNi를 스퍼터링 등의 방법을 통해 오믹 콘택층(50) 및 게이트 절연막(30)에 증착할 때 챔버 내부에 아르곤 가스(Ar) 및 질소 가스(N2)를 주입한다. 이때, Ar와 N2의 비율은 1:0.25 내지 4로 혼합된다. 아르곤 가스의 비율이 증가하여 Ar와 N2의 비율이 1:0.25 이하이면 추후 제2 도전층(130)을 식각한 후 잔사가 발생될 수 있으므로 Ar과 N2의 비율은 1:0.25 내지 4가 바람직하다. 이때, N2 대신 NH3를사용할 수도 있다. 이러한, 제2 도전층(130)은 1000Å 이내로 형성되는 것이 바람직하다. 여기서, 제2 도전층(130)은 AlNi를 스퍼터링 등의 방법으로 증착할 때, Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Ce, Pr, Gd, Tb, Sm, Eu, Ho, Er, Tm, Yb, Lu, Ti, V, Zr, Nb, Mo, Hf, Ta, W 및 Dy 등의 금속 물질첨가 할 수 있다. 그리고, 제2 도전층(130)은 Al에 원소 0.1 내지 6원자%의 Ni이 포함되고, Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Ce, Pr, Gd, Tb, Sm, Eu, Ho, Er, Tm, Yb, Lu, Ti, V, Zr, Nb, Mo, Hf, Ta, W 및 Dy 등의 금속 물질 중 어느 하나 이상의 원소가 0.1 내지 2원자%를 첨가하여 형성한다.
이렇게 형성된 제2 도전층(130) 위에 스퍼터링 등의 증착 방법을 통해 AlNi 을 포함하는 제3 도전층(140)이 형성된다. 제3 도전층(140)은 4500Å 이내의 두께로 형성되는 것이 바람직하다. 이때, 제3 도전층(140)은 Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Ce, Pr, Gd, Tb, Sm, Eu, Ho, Er, Tm, Yb, Lu, Ti, V, Zr, Nb, Mo, Hf, Ta, W 및 Dy 등의 금속 물질을 더 첨가 할 수 있다. 즉, 제3 도전층(140)은 Al에 원소 0.1 내지 6원자%의 Ni과, Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Ce, Pr, Gd, Tb, Sm, Eu, Ho, Er, Tm, Yb, Lu, Ti, V, Zr, Nb, Mo, Hf, Ta, W 및 Dy 등의 금속 물질 중 어느 하나 이상의 원소가 0.1 내지 2원자%를 첨가하여 형성한다.
다음으로, 도 7c에 도시된 바와 같이 제2 및 제3 도전층(130, 140) 위에 포 토레지스트를 형성하고 제3 마스크를 이용하여 포토레지스트를 노광한다. 다음으로, 노광된 포토레지스트를 TMAH(2.38%)를 이용하여 현상하여 제2 포토레지스트 패턴(300)을 형성한다. 다음으로, TMAH(2.38%)를 이용하여 제2 포토레지스트 패턴(300)을 따라 제2 및 제3 도전층(130, 140)을 패터닝함으로써 데이터 라인(71a, 71b), 소스 전극(70a, 70b), 드레인 전극(60a, 60b) 및 데이터 접속패드(75a, 75b)를 포함하는 제2 도전 패턴군이 형성된다. 이때, 공정시간을 줄이기 위하여 제2 및 제3 도전층(130, 140)은 100㎚/min 이상으로 식각되는 것이 바람직하다. 도 4에 도시된 바와 같이, 제2 및 제3 도전층(130, 140)은 TMAH(2.38%) 용액에 대하여 120㎚/min의 식각율을 갖는 금속이므로 식각율이 다른 금속에 비하여 빠른 것을 알 수 있다.
도 8a는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제4 마스크 공정을 도시한 평면도이고, 도 8b는 도 8a에 도시된 기판의 I-I', Ⅱ-Ⅱ'선을 따라 절단된 단면을 도시한 단면도들이다.
도 8a 및 도 8b를 참조하면, 제4 마스크 공정을 통해 제2 도전 패턴군이 형성된 게이트 절연막(30) 위에 화소 콘택홀(90)과 제1 및 제2 콘택홀(91, 92)을 갖는 보호막(80)이 형성된다.
상세하게는, 보호막(80)은 제2 도전 패턴군이 형성된 기판 상에 PECVD, CVD, 스핀코팅 등의 증착 방법을 통해 형성되고, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(80)을 관통하여 드레인 전극(60)을 노출시키는 화소 콘택홀(90)과, 게이트 라인(21)을 노출하는 제1 콘택홀(91) 그리고 데이터 라 인(71)을 노출하는 제2 콘택홀(92)이 형성된다.
이러한 보호막(80)은 SiNx, SiOx 등의 무기 절연 물질을 이용하거나, 유기 절연물질을 이용하거나, 유기 절연물질과 무기절연물질의 이중으로 보호막(80)을 형성할 수 있다. 특히, 유기 절연 물질을 보호막(80)을 이용할 경우 박막 트랜지스터(200)의 열화를 방지하기 위하여 무기 절연물질을 유기 절연 물질이 형성되기 이전에 기판(10) 전면에 형성한다.
도 9a는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제5 마스크 공정을 도시한 평면도이고, 도 9b 도 9a에 도시된 기판의 I-I', Ⅱ-Ⅱ'선을 따라 절단된 단면을 도시한 단면도들이다.
도 9a 및 도 9b를 참조하면, 제5 마스크 공정을 통해 보호막(80) 위에 화소 전극(100)과 제1 및 제2 패드 전극(101, 102)을 포함하는 제3 도전 패턴군 형성된다.
구체적으로, 화소 전극(100)은 보호막(80) 위에 스퍼터링 등의 방법을 통해 투명 도전층의 형성된 다음, 제5 마스크를 이용한 포토리소그래피 및 식각 공정으로 투명 도전층을 패터닝하여 형성된다. 투명 도전층으로는 ITO(Indium Tin Oxide), IZO(Indium Zicn Oxide) 및 TO(Tin Oxide) 등과 같은 투명 도전 물질이 이용된다. 화소 전극(100)은 화소 콘택홀(90)을 통해 드레인 전극(60)과 접속되고, 제1 패드 전극(101)은 제1 콘택홀(91)을 통해 게이트 접속패드(25)와 연결되며, 제2 패드 전극(102)은 제2 콘택홀(92)을 통해 데이터 접속패드(75)와 연결된다.
상술한 바와 같이, 박막 트랜지스터와 이를 포함하는 박막 트랜지스터 기판 및 이의 제조방법은 액정표시장치 뿐만 아니라 OLED 기판에도 동일하게 적용될 수도 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 이의 제조방법은 게이트 접속패드를 포함하는 제1 도전패턴군을 AlNi가 포함된 합금으로 형성하여 ITO, IZO 등의 금속물질로 형성된 콘택전극과 콘택저항을 줄이며 제1 도전패턴군을 단일층으로 형성할 수 있다.
또한, 데이터 라인, 소스 전극, 드레인 전극 및 데이터 접속패드를 포함하는 제2 도전패턴군을 AlNi가 포함된 합금으로 형성하여 ITO, IZO 등의 금속 물질로 형성된 화소 전극 및 콘택전과 콘택저항을 줄일 수 있다. 특히, 소스 전극 및 드레인 전극은 질소화된 AlNi가 오믹 콘택층 위에 형성되어 Al이 오믹 콘택층으로 확산되는 것을 방지할 수 있다.
그리고, 제1 및 제2 도전패턴군을 AlNi 합금을 사용하므로 포토레지스트 현상액으로 사용되는 TMAH(2.38%)를 통해 제1 및 제2 도전패턴군 각각을 식각액을 사용하여 별도로 식각하는 공정을 생략함으로써 공정시간 및 제조비용을 크게 절감할 수 있는 장점이 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (23)
- 제1 도전층으로 형성된 게이트 전극;상기 게이트 전극을 덮는 게이트 절연막;상기 게이트 절연막 위에 채널을 형성하는 반도체층;상기 반도체층 위에 형성된 오믹 콘택층; 및상기 반도체층 위에 알루미늄 니켈 계의 합금에 질소를 포함하는 제2 도전층과 상기 제2 도전층 위에 알루미늄 및 니켈을 포함하는 합금으로 형성된 제3 도전층으로 형성된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 제2 도전층은 1000Å 이하의 두께로 형성되며, 상기 제3 도전층은 4500Å 이하의 두께로 형성된 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 제1 도전층은 알루미늄 니켈 계의 합금의 단일층으로 형성된 것을 특징으로 하는 박막 트랜지스터.
- 제1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제1 내지 제3 도전층은 알루미늄과, 원소 0.1 내지 6원자% 의 니켈과, 마그네슘, 크롬, 망간, 루테늄, 로듐, 팔라듐, 이리듐, 플렌티늄, 란탄, 세리움, 프리세오디뮴, 가돌리늄, 터븀, 사마륨, 유로륨, 홀뮴, 어븀, 툴륨, 이터븀, 루테튬, 티타늄, 바나듐, 지르코늄, 나이오븀, 몰리브덴, 하프늄, 탄탈럼, 텅스텐 및 디스프로슘으로 이루어진 군으로부터 선택되는 1종 이상의 원소 0.1 내지 2원자%를 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 4 항에 있어서,상기 오믹 콘택층과 상기 제2 도전층 사이에 형성된 질화막을 더 포함하는 박막 트랜지스터.
- 기판 위에 제1 도전층으로 형성된 게이트 전극;상기 게이트 전극을 덮는 게이트 절연막;상기 게이트 절연막 위에 채널을 형성하는 반도체층;상기 반도체층 위에 형성된 오믹 콘택층; 및상기 반도체층 위에 알루미늄 니켈 계의 합금에 질소를 포함하는 제2 도전층과 상기 제2 도전층 위에 알루미늄과 니켈을 포함하는 제3 도전층으로 형성된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;상기 게이트 전극과 접속된 게이트 라인;상기 게이트 라인과 상기 게이트 절연막을 사이에 두고 교차하여 상기 소스 전극을 포함하는 데이터 라인;상기 드레인 전극을 노출하는 화소 콘택홀을 구비하며 상기 박막 트랜지스터를 덮는 보호막; 및상기 보호막 위에 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 포함하는 박막 트랜지스터 기판.
- 제 6 항에 있어서,상기 제2 도전층은 1000Å 이하의 두께로 형성되고, 상기 제3 도전층은 4500Å 이하의 두께로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 6 항에 있어서,상기 제1 도전층은 상기 알루미늄 니켈 계의 합금을 포함하는 금속물질로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 8 항에 있어서,상기 게이트 라인의 일측단에 상기 제1 도전층으로 형성된 게이트 접속패드;상기 데이터 라인의 일측단에 형성된 상기 제2 및 제3 도전층이 적층되어 형성된 데이터 접속패드;상기 게이트 접속패드 및 데이터 접속패드 각각을 노출하는 제1 및 제2 콘택홀;상기 제1 콘택홀을 통해 상기 게이트 라인과 접속되는 제1 패드 전극; 및상기 제2 콘택홀을 통해 상기 데이터 라인과 접속되는 제2 패드 전극을 더 포함하는 박막 트랜지스터 기판.
- 제 9 항에 있어서,상기 제1 및 제2 패드 전극은 상기 화소 전극과 동일 평면상에 동일 물질로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 6 내지 제 10 항 중 어느 한 항에 있어서,상기 제1 내지 제3 도전층은 알루미늄과, 원소 0.1 내지 6원자% 의 니켈과, 마그네슘, 크롬, 망간, 루테늄, 로듐, 팔라듐, 이리듐, 플렌티늄, 란탄, 세리움, 프리세오디뮴, 가돌리늄, 터븀, 사마륨, 유로륨, 홀뮴, 어븀, 툴륨, 이터븀, 루테튬, 티타늄, 바나듐, 지르코늄, 나이오븀, 몰리브덴, 하프늄, 탄탈럼, 텅스텐 및 디스프로슘으로 이루어진 군으로부터 선택되는 1종 이상의 원소 0.1 내지 2원자%를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 11 항에 있어서,상기 오믹 콘택층과 상기 제2 도전층 사이에 형성된 질화막을 더 포함하는 박막 트랜지스터 기판.
- 기판 위에 제1 도전층으로 게이트 라인 및 게이트 전극을 포함하는 제1 도전패턴군을 형성하는 단계;상기 제1 도전패턴군 위에 게이트 절연막을 형성하는 단계;상기 게이트 전극과 중첩된 상기 게이트 절연막 위에 반도체층 및 오믹 콘택층을 형성하는 단계;상기 오믹 콘택층 위에 질화 알루미늄과 질화 니켈을 포함하는 제2 도전층과, 제2 도전층 위에 알루미늄과 니켈을 포함하는 제3 도전층으로 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결되며 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 데이터 라인을 포함하는 제2 도전패턴군을 형성하는 단계;상기 제2 도전패턴군이 형성된 상기 게이트 절연막 위에 상기 드레인 전극을 노출시키는 화소 콘택홀을 갖는 보호막을 형성하는 단계; 및상기 보호막 위에 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 포함하는 제3 도전패턴군을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
- 제 13 항에 있어서,상기 제2 도전패턴군을 형성하는 단계는상기 제2 도전층을 형성하는 단계;상기 제2 도전층 위에 상기 제3 도전층을 형성하는 단계;상기 제3 도전층 위에 포토레지스트를 형성하는 단계;상기 포토레지스트를 노광하는 단계;상기 노광된 포토레지스트를 TMAH 용액으로 현상하여 제2 포토레지스 패턴을 형성하는 단계; 및상기 TMAH(Tetramethylammonium hydroxide) 용액을 이용한 식각을 통해 상기 제2 포토레지스트 패턴 형태로 상기 제2 및 제3 도전층을 패터닝 하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
- 제 14 항에 있어서,상기 제2 도전층을 형성하는 단계에서챔버 내에 아르곤 가스와 질소 가스를 공급하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조방법.
- 제 15 항에 있어서,상기 아르곤 가스와 질소 가스를 공급하는 단계는상기 아르곤 가스와 상기 질소 가스가 1:0.25 내지 4의 비율로 혼합되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 16 항에 있어서,상기 제2 및 제3 도전층을 형성하는 단계는상기 제2 도전층을 1000Å 이하의 두께로 형성하는 단계; 및상기 제3 도전층을 4500Å 이하의 두께로 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조방법.
- 제 13 항에 있어서,제1 도전패턴군을 형성하는 단계는상기 기판 위에 제1 도전층을 형성하는 단계;상기 제1 도전층 위에 포토레지스트를 도포하는 단계;상기 포토레지스트를 노광하는 단계;상기 노광된 포토레지스트를 TMAH 용액으로 현상하여 제1 포토레지스트 패턴을 형성하는 단계; 및상기 TMAH 용액을 이용한 식각을 통해 상기 제1 포토레지스트 패턴 형태로 상기 제1 도전층을 패터닝하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
- 제 18 항에 있어서,상기 제1 도전층으로 상기 게이트 라인과 연결되는 게이트 접속패드를 형성하는 단계;상기 제2 및 제3 도전층으로 상기 데이터 라인과 연결되는 데이터 접속패드를 형성하는 단계;상기 게이트 접속패드를 노출하는 제1 콘택홀을 형성하는 단계;상기 데이터 접속패드를 노출하는 제2 콘택홀을 형성하는 단계;상기 제1 콘택홀을 통해 상기 게이트 접속패드와 연결된는 제1 패드 전극을 형성하는 단계; 및상기 제2 콘택홀을 통해 상기 데이터 접속패드와 연결되는 제2 패드 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조방법.
- 제 19 항에 있어서,상기 제1 내지 제3 도전층을 형성하는 단계에서,상기 제1 내지 제3 도전층은 상기 TMAH 용액에 대하여 100㎚/min 이상으로 식각되는 단계를 더 포함하는 박막 트랜지스터 기판의 제조방법.
- 기판;상기 기판 위에 형성되고, 게이트 전극을 포함하는 게이트 라인;상기 게이트 라인을 덮는 게이트 절연막,상기 게이트 절연막 위에 형성된 반도체층;상기 반도체층 위에 형성된 오믹 콘택층;상기 게이트 라인과 교차하고, 소스 전극을 포함하는 데이터 라인;상기 소스 전극과 마주하는 드레인 전극;상기 드레인 전극과 전기적으로 연결된 화소 전극을 포함하며,상기 데이터 라인 및 상기 드레인 전극은 알루미늄과 니켈을 포함하는 도전층으로 이루어지고,상기 도전층은 질소를 포함하며, 하부의 질소 농도가 상부의 질소 농도보다 높은 박막 트랜지스터 기판.
- 제 21 항에 있어서,상기 도전층은 알루미늄과, 원소 0.1 내지 6원자% 의 니켈과, 마그네슘, 크롬, 망간, 루테늄, 로듐, 팔라듐, 이리듐, 플렌티늄, 란탄, 세리움, 프리세오디뮴, 가돌리늄, 터븀, 사마륨, 유로륨, 홀뮴, 어븀, 툴륨, 이터븀, 루테튬, 티타늄, 바나듐, 지르코늄, 나이오븀, 몰리브덴, 하프늄, 탄탈럼, 텅스텐 및 디스프로슘으로 이루어진 군으로부터 선택되는 1종 이상의 원소 0.1 내지 2원자%를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 22 항에 있어서,상기 오믹 콘택층은 상부에 질소 원소를 포함하며, 상부의 질소 농도가 하부의 질소 농도보다 높은 것을 특징으로 하는 박막 트랜지스터 기판.
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