WO2019145818A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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WO2019145818A1
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insulator
transistor
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山崎舜平
岡崎健一
及川欣聡
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株式会社半導体エネルギー研究所
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    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • one embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a semiconductor circuit such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of a semiconductor device.
  • Display devices liquid crystal display devices, light emitting display devices, etc.
  • projection devices lighting devices
  • electro-optical devices power storage devices
  • storage devices semiconductor circuits
  • imaging devices electronic devices, and the like may have semiconductor devices in some cases. .
  • one embodiment of the present invention is not limited to the above technical field.
  • One aspect of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one aspect of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • Oxide semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are attracting attention as other materials.
  • oxide semiconductor for example, not only single-component metal oxides such as indium oxide and zinc oxide but also multi-component metal oxides are known.
  • oxides of multi-element metals in particular, research on In-Ga-Zn oxide (hereinafter also referred to as IGZO) has been actively conducted.
  • Non-Patent Documents 1 to 3 a c-axis aligned crystalline (CAAC) structure and an nc (nanocrystalline) structure which are neither single crystal nor amorphous are found in an oxide semiconductor (see Non-Patent Documents 1 to 3) ).
  • Non-Patent Document 1 and Non-Patent Document 2 also disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • non-patent documents 4 and 5 show that even oxide semiconductors that are less crystalline than the CAAC structure and the nc structure have minute crystals.
  • Non-Patent Document 6 a transistor using IGZO as an active layer has extremely low off-state current (see Non-Patent Document 6), and LSIs and displays utilizing its characteristics have been reported (see Non-Patent Document 7 and Non-Patent Document 8) ).
  • An object of one embodiment of the present invention is to provide a semiconductor device with a large on current. Alternatively, an object of one embodiment of the present invention is to provide a semiconductor device having high frequency characteristics. Alternatively, an object of one embodiment of the present invention is to provide a highly reliable semiconductor device. Alternatively, an object of one embodiment of the present invention is to provide a semiconductor device which can be miniaturized or highly integrated. Alternatively, an object of one embodiment of the present invention is to provide a semiconductor device having favorable electrical characteristics. Alternatively, an object of one embodiment of the present invention is to provide a semiconductor device with high productivity.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of holding data for a long time.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high information writing speed.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high design freedom.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of suppressing power consumption.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • One aspect of the present invention is to form a first oxide, a second oxide on the first oxide, a third oxide on the second oxide, and a third oxide on the third oxide.
  • a portion of the top surface of the second oxide, a portion of the top surface of the second oxide, a portion of the side surface of the second oxide, and a portion of the side surface of the third oxide A third insulator in contact with the top surface of the second insulator, and another part of the side surface of the third oxide, and a fourth insulator on the third insulator
  • a fifth insulator in contact with the upper surface of the third oxide, the upper surface of the first insulator, the upper surface of the conductor, and the upper surface of the third insulator, the second oxide being A first area, a second area, a third area located between the first area and the second, a fourth area located between the first area and the third area, and a second area Have a fifth area located between the area and the third area , And the resistances of the first and second regions are lower
  • the first region, the second region, the fourth region, and the fifth region may include one of phosphorus and boron.
  • the first region and the second region may contain more phosphorus or boron than the fourth region and the fifth region.
  • the first region, the second region, the fourth region, and the fifth region may have more oxygen vacancies than the third region. In the above, the first region and the second region may have more oxygen vacancies than the fourth region and the fifth region.
  • first region, the second region, the fourth region, and the fifth region may have more hydrogen than the third region.
  • first region and the second region may have more hydrogen than the fourth region and the fifth region.
  • the third oxide overlap with part of the fourth region and part of the fifth region.
  • a semiconductor device with large on-state current can be provided.
  • a semiconductor device having high frequency characteristics can be provided.
  • a semiconductor device with high reliability can be provided.
  • a semiconductor device which can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device with high productivity can be provided.
  • a semiconductor device capable of holding data for a long time can be provided.
  • a semiconductor device with high data writing speed can be provided.
  • a semiconductor device with a high degree of freedom in design can be provided.
  • a semiconductor device capable of suppressing power consumption can be provided.
  • a novel semiconductor device can be provided.
  • 7A and 7B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 18 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 7A to 7C are a top view and a cross-sectional view illustrating the method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7C are a top view and a cross-sectional view illustrating the method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7C are a top view and a cross-sectional view illustrating the method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7C are a top view and a cross-sectional view illustrating the method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7C are a top view and a cross-sectional view illustrating the method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7C are a top view and a cross-sectional view illustrating the method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7C are a top view and a cross-sectional view illustrating the method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7C are a top view and a cross-sectional view illustrating the method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • FIG. 7A to 7C are a top view and a cross-sectional view illustrating the method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A and 7B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 18 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 18 is a cross-sectional view illustrating a structure of a memory device of one embodiment of the present invention.
  • FIG. 18 is a cross-sectional view illustrating a structure of a memory device of one embodiment of the present invention.
  • FIG. 18 is a block diagram illustrating a configuration example of a memory device according to one embodiment of the present invention.
  • FIG. 18 is a circuit diagram illustrating a configuration example of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a schematic view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a schematic view of a memory device according to one embodiment of the present invention.
  • FIG. 7 illustrates an electronic device according to one embodiment of the present invention.
  • the size, layer thicknesses, or areas may be exaggerated for clarity. Therefore, it is not necessarily limited to the scale.
  • the drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings.
  • a layer, a resist mask, and the like may be unintentionally reduced by a process such as etching, but may not be reflected in the drawings for ease of understanding.
  • the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and repeated description may be omitted.
  • the hatch pattern may be the same and no reference numeral may be given.
  • the description of some of the components may be omitted particularly in a top view (also referred to as a "plan view") or a perspective view.
  • the description of some hidden lines may be omitted.
  • the ordinal numbers given as the first, second and the like are used for convenience and do not indicate the order of steps or the order of layers. Therefore, for example, “first” can be appropriately replaced with “second” or “third” and the like.
  • the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
  • the present invention is not limited to a predetermined connection relationship, for example, the connection relationship shown in the figure or the sentence, and anything other than the connection relationship shown in the figure or the sentence is also disclosed in the figure or the sentence.
  • X and Y each denote an object (eg, a device, an element, a circuit, a wiring, an electrode, a terminal, a conductive film, a layer, or the like).
  • the functions of the source and the drain may be switched when adopting transistors of different polarities or when the direction of current changes in circuit operation. Therefore, in the present specification and the like, the terms “source” and “drain” may be used interchangeably.
  • the channel width in the region where the channel is actually formed (hereinafter also referred to as “effective channel width”) and the channel width shown in the top view of the transistor (Hereafter, it may also be called “apparent channel width.”) May be different.
  • the effective channel width may be larger than the apparent channel width, and the effect may not be negligible.
  • the ratio of the channel formation region formed on the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
  • channel width may refer to an apparent channel width.
  • channel width may refer to an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • the impurity of a semiconductor means, for example, elements other than the main components of the semiconductor.
  • an element having a concentration of less than 0.1 atomic% can be said to be an impurity.
  • the inclusion of impurities may cause, for example, an increase in the DOS (Density of States) of the semiconductor, or a decrease in crystallinity.
  • the semiconductor is an oxide semiconductor
  • examples of the impurity that changes the characteristics of the semiconductor include a group 1 element, a group 2 element, a group 13 element, a group 14 element, a group 15 element, and an oxide semiconductor.
  • transition metals other than the main components thereof such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • water may also function as an impurity.
  • oxygen vacancies may be formed, for example, by the addition of impurities.
  • the impurity that changes the characteristics of the semiconductor include oxygen, a group 1 element excluding hydrogen, a group 2 element, a group 13 element, and a group 15 element.
  • silicon oxynitride has a higher content of oxygen than nitrogen as its composition.
  • silicon nitride oxide has a nitrogen content higher than that of oxygen as its composition.
  • the term “insulator” can be reworded as an insulating film or an insulating layer. Further, the term “conductor” can be rephrased as a conductive film or a conductive layer. Further, the term “semiconductor” can be reworded as a semiconductor film or a semiconductor layer.
  • parallel means the state in which two straight lines are arrange
  • generally parallel means the state by which two straight lines are arrange
  • vertical means a state in which two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, the case of 85 degrees or more and 95 degrees or less is also included.
  • generally perpendicular means a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • a barrier film is a film having a function of suppressing permeation of impurities such as water and hydrogen and oxygen, and in the case where the barrier film has conductivity, a conductive barrier film and I sometimes call.
  • the metal oxide is a metal oxide in a broad sense.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductor or simply OS), and the like.
  • oxide semiconductors also referred to as oxide semiconductor or simply OS
  • the metal oxide may be referred to as an oxide semiconductor. That is, in the case of describing an OS FET or an OS transistor, it can be said to be a transistor having an oxide or an oxide semiconductor.
  • normally-off means that the current per 1 ⁇ m of the channel width flowing in the transistor is 1 ⁇ 10 ⁇ 20 at room temperature when no potential is applied to the gate or the ground potential is applied to the gate. A or less, 1 ⁇ 10 ⁇ 18 A or less at 85 ° C., or 1 ⁇ 10 ⁇ 16 A or less at 125 ° C.
  • Embodiment 1 an example of a specific structure of a semiconductor device including the transistor 200 according to one embodiment of the present invention will be described with reference to FIGS.
  • 1A, 1B, and 1C are a top view and a cross-sectional view of a transistor 200 and a periphery of the transistor 200 according to one embodiment of the present invention.
  • FIG. 1A is a top view of a semiconductor device including the transistor 200.
  • FIG. 1B and 1C are cross-sectional views of the semiconductor device.
  • FIG. 1B is a cross-sectional view of a portion indicated by an alternate long and short dash line A1-A2 in FIG. 1A, and is also a cross-sectional view in the channel length direction of the transistor 200.
  • 1C is a cross-sectional view of a portion indicated by an alternate long and short dash line A3-A4 in FIG. 1A, and is also a cross-sectional view in the channel width direction of the transistor 200. Note that in the top view of FIG. 1A, some elements are omitted for clarity of the drawing.
  • FIG. 2 is an enlarged view of the oxide 230 b in FIG. 1B and the vicinity thereof.
  • the transistor 200 is formed on the top surface of the oxide 230a disposed on a substrate (not shown), the oxide 230b disposed on the oxide 230a, and the oxide 230b.
  • An insulator 280 disposed over the separately formed layer 252a and the layer 252b, and the oxide 230b, and having an opening formed overlapping between the layer 252a and the layer 252b, and disposed within the opening.
  • the insulator 250 disposed between the conductor 260, the oxide 230b, the insulator 280, and the conductor 260, and the insulator 230 disposed between the oxide 230b and the insulator 280 and the insulator 250 And the oxide 230c.
  • the top surface of the conductor 260 preferably substantially corresponds to the top surfaces of the insulator 250, the insulator 244, the oxide 230c, and the insulator 280.
  • the layer 253 a is preferably formed in a region of the layer 252 a which does not overlap with the oxide 230 c.
  • the layer 253 b is preferably formed in a region of the layer 252 b which does not overlap with the oxide 230 c.
  • the oxide 230a, the oxide 230b, and the oxide 230c may be collectively referred to as the oxide 230.
  • the layer 252a and the layer 252b may be collectively referred to as a layer 252.
  • the layer 253 a and the layer 253 b may be collectively referred to as a layer 253.
  • the insulator 244 and the insulator 254 are preferably provided between the insulator 224, the oxide 230 a, the oxide 230 b, and the oxide 230 c, and the insulator 280.
  • the insulator 254 is a side surface of the oxide 230c, top and side surfaces of the layer 252a, top and side surfaces of the layer 252b, and side surfaces of the oxide 230a and the oxide 230b. And preferably in contact with the top surface of the insulator 224.
  • the insulator 244 is preferably disposed in contact with the top surface of the insulator 254 and the side surface of the oxide 230c.
  • the transistor 200 a structure in which three layers of an oxide 230a, an oxide 230b, and an oxide 230c are stacked in a region where a channel is formed (hereinafter, also referred to as a channel formation region) and in the vicinity thereof is shown.
  • the present invention is not limited to this.
  • a two-layer structure of the oxide 230 b and the oxide 230 c or a stacked structure of four or more layers may be provided.
  • each of the oxide 230a, the oxide 230b, and the oxide 230c may have a stacked-layer structure of two or more layers.
  • the conductor 260 is illustrated as a stacked-layer structure of two layers, but the present invention is not limited to this.
  • the conductor 260 may have a single-layer structure or a stacked structure of three or more layers.
  • the oxide 230c has a stacked structure of a first oxide and a second oxide over the first oxide
  • the first oxide has a composition similar to that of the oxide 230b.
  • the second oxide preferably has the same composition as the oxide 230a.
  • the conductor 260 functions as a gate electrode of the transistor, and the layers 252 a and 253 a and the layers 252 b and 253 b function as source and drain regions, respectively.
  • the conductor 260 is formed to be embedded in the opening of the insulator 280 and the region between the layer 252a and the layer 252b.
  • the arrangement of the conductor 260, the layer 252a and the layer 252b is selected in a self-aligned manner with respect to the opening of the insulator 280. That is, in the transistor 200, the gate electrode can be arranged between the source electrode and the drain electrode in a self-aligned manner.
  • the conductor 260 can be formed without providing a positioning margin, so that the area occupied by the transistor 200 can be reduced.
  • the semiconductor device can be miniaturized and highly integrated.
  • the conductor 260 may have a conductor 260a provided inside the insulator 250 and a conductor 260b provided so as to be embedded inside the conductor 260a. preferable.
  • the transistor 200 includes an insulator 214 disposed on a substrate (not shown), an insulator 216 disposed on the insulator 214, and a conductor disposed so as to be embedded in the insulator 216. It is preferable to have 205, an insulator 222 disposed on the insulator 216 and the conductor 205, and an insulator 224 disposed on the insulator 222. An oxide 230 a is preferably disposed on the insulator 224.
  • an insulator 274 functioning as an interlayer film and an insulator 281 are preferably provided over the transistor 200.
  • the insulator 274 is preferably provided in contact with the top surfaces of the conductor 260, the insulator 250, the insulator 244, the oxide 230 c, and the insulator 280.
  • the insulator 222, the insulator 254, the insulator 244, and the insulator 274 preferably have a function of suppressing diffusion of hydrogen (eg, a hydrogen atom, a hydrogen molecule, or the like).
  • the insulator 222, the insulator 254, the insulator 244, and the insulator 274 preferably have lower hydrogen permeability than the insulator 224, the insulator 250, and the insulator 280.
  • the insulator 222, the insulator 254, and the insulator 244 preferably have a function of suppressing diffusion of oxygen (eg, oxygen atom, oxygen molecule, and the like).
  • the insulator 222, the insulator 254, and the insulator 244 preferably have lower oxygen permeability than the insulator 224, the insulator 250, and the insulator 280.
  • the insulator 224, the oxide 230, and the insulator 250 are separated from the insulator 280 and the insulator 281 by the insulator 254, the insulator 244, and the insulator 274. Therefore, impurities such as hydrogen contained in the insulator 280 and the insulator 281 and excess oxygen can be prevented from being mixed into the insulator 224, the oxide 230, and the insulator 250.
  • a conductor 240 (a conductor 240 a and a conductor 240 b) which is electrically connected to the transistor 200 and functions as a plug is preferably provided.
  • an insulator 241 (insulator 241 a and insulator 241 b) is provided in contact with the side surface of the conductor 240 functioning as a plug. That is, the insulator 241 is provided in contact with the inner wall of the opening of the insulator 254, the insulator 244, the insulator 280, the insulator 274, and the insulator 281.
  • the first conductor of the conductor 240 may be provided in contact with the side surface of the insulator 241, and the second conductor of the conductor 240 may be provided further inside.
  • the height of the top surface of the conductor 240 and the height of the top surface of the insulator 281 can be approximately the same.
  • the transistor 200 illustrates a structure in which the first conductor of the conductor 240 and the second conductor of the conductor 240 are stacked, the present invention is not limited to this.
  • the conductor 240 may be provided as a single layer or a stacked structure of three or more layers. In the case where the structure has a stacked structure, ordinal numbers may be assigned in order of formation to be distinguished.
  • a metal oxide which functions as an oxide semiconductor is used for the oxide 230 (the oxide 230a, the oxide 230b, and the oxide 230c) including a channel formation region. It is preferred to use.
  • a metal oxide to be a channel formation region of the oxide 230 one having a band gap of 2 eV or more, preferably 2.5 eV or more is preferably used.
  • a metal oxide with a large band gap leakage current (off current) in the nonconductive state of the transistor can be extremely reduced. By using such a transistor, a semiconductor device with low power consumption can be provided.
  • In-M-Zn oxide as the oxide 230 (the element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium It is preferable to use a metal oxide such as one or more selected from neodymium, hafnium, tantalum, tungsten, or magnesium.
  • aluminum, gallium, yttrium or tin may be used as the element M.
  • indium oxide, zinc oxide, In—Ga oxide, In—Zn oxide, Ga—Zn oxide, or gallium oxide may be used as the oxide 230.
  • the carrier density may be increased and resistance may be lowered by the addition of an element that forms an oxygen vacancy or an element that bonds to an oxygen vacancy.
  • an element typically includes boron or phosphorus.
  • hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, a rare gas or the like may be used.
  • helium, neon, argon, krypton, xenon and the like are representative examples of the rare gas.
  • the oxide 230 is aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium
  • metal elements selected from metal elements such as lanthanum may be added.
  • boron and phosphorus are preferable.
  • equipment of a manufacturing line of amorphous silicon or low temperature polysilicon can be used, so that equipment investment can be suppressed.
  • the concentration of the above element may be measured using secondary ion mass spectrometry (SIMS) or the like.
  • the layer 252 is a layer formed by adding the above element to the oxide 230. As shown in FIGS. 1B and 2, the layer 252a and the layer 252b are formed to face each other with the conductor 260 interposed therebetween, and the top surface is preferably in contact with the insulator 254 and the oxide 230c. In the top view, the side surface of the layer 252a and the layer 252b on the conductor 260 side is preferably coincident with the side surface of the conductor 260 or a portion of the layer 252a and the layer 252b overlaps the conductor 260.
  • the concentration of the above element in the layer 252 is preferably equal to or higher than the concentration of the above element in the region where the layer 252 of the oxide 230 and the layer 253 are not formed.
  • the amount of oxygen vacancies contained in the layer 252 is preferably equal to or higher than the amount of oxygen vacancies in portions where the layer 252 of the oxide 230 and the layer 253 are not formed.
  • the layer 252 has higher carrier density and lower resistance as compared with the layer 252 of the oxide 230 and a portion where the layer 253 is not formed.
  • the layer 253 is a layer formed by adding the above-described elements to part of the layer 252. As shown in FIGS. 1B and 2, the top surface of the layer 253 is preferably in contact with the insulator 254.
  • the concentration of the above element in the layer 253 is preferably equal to or higher than the concentration of the above element in the layer 252.
  • the amount of oxygen vacancies contained in the layer 253 is preferably equal to or higher than the amount of oxygen vacancies contained in the layer 252.
  • the layer 253 has a high carrier density and a low resistance as compared to the layer 252.
  • a region overlapping with the conductor 260 is a region 234, a region overlapping with the layer 253 is a region 231 (a region 231a and a region 231b), a region overlapping with the layer 252, and a region not overlapping with the layer 253
  • An area 232 (an area 232 a and an area 232 b) is used. As shown in FIG. 2, the area 234 is located between the area 231a and the area 231b, the area 232a is located between the area 231a and the area 234, and the area 232b is located between the area 231b and the area 234.
  • the region 231 is a region with high carrier density and low resistance as compared to the region 234.
  • the region 232 is a region with high carrier density and low resistance as compared to the region 234, and is a region with low carrier density and high resistance as compared to the region 231.
  • the region 234 functions as a channel formation region of the transistor 200
  • the region 231 functions as a source or drain region
  • the region 232 functions as a junction region.
  • Such a configuration prevents the formation of an offset region between the channel formation region of the oxide 230 and the source or drain region, and the effective channel length is larger than the width of the conductor 260. Can be suppressed. Accordingly, the on current of the transistor 200 can be increased, the S value can be improved, and the frequency characteristics can be improved.
  • the conductor 240 which functions as a plug can be connected to the region 231 without providing a source electrode and a drain electrode which are formed of metal. it can.
  • source and drain electrodes formed of metal are provided in contact with the oxide 230, the source and drain electrodes formed of metal are oxidized when heat treatment is performed at high temperature in or after the step of manufacturing the transistor 200. Thus, the on current, the S value, and the frequency characteristics of the transistor 200 may be degraded.
  • a semiconductor device which exhibits favorable on-state current, S value, and frequency characteristics.
  • a process in which a high temperature of approximately 750 ° C. to 800 ° C. can be applied after the transistor 200 is manufactured.
  • hydrogen is contained in the region 234 which functions as a channel formation region by adding an element which forms an oxygen vacancy to the layers 252 and 253 and performing heat treatment; In some cases, it can be captured due to oxygen deficiency.
  • the transistor 200 can have stable electrical characteristics and reliability can be improved.
  • the layer 252 is formed in the vicinity of the interface between the oxide 230 b and the insulator 254 in the thickness direction of the oxide 230 b in FIG. 2, the present invention is not limited to this.
  • the layer 252 may have a thickness substantially the same as the thickness of the oxide 230 b or may be formed on the oxide 230 a.
  • the layer 252 is formed in the regions 231 and 232 in FIG. 2, the present invention is not limited to this. For example, it may be formed only in the region 231, or may be formed in the region 231 and a part of the region 232, or in the region 231, the region 232 and a part of the region 234. It may be formed.
  • the concentrations of metal elements and impurity elements such as hydrogen and nitrogen detected in each region are not limited to stepwise changes in each region, and are continuously changed (also referred to as gradation) in each region. May be That is, the concentration of the metal element and the impurity element such as hydrogen and nitrogen may be reduced as the region is closer to the channel formation region.
  • a semiconductor device having a transistor with a large on current can be provided.
  • a semiconductor device having a transistor with high frequency characteristics can be provided.
  • a semiconductor device can be provided which has stable electrical characteristics and suppressed reliability while suppressing fluctuations in the electrical characteristics.
  • a semiconductor device having a transistor with low off current can be provided.
  • the conductor 205 is disposed so as to overlap with the oxide 230 and the conductor 260.
  • the conductor 205 is preferably provided so as to be embedded in the insulator 216.
  • the average surface roughness (Ra) of the top surface of the conductor 205 may be 1 nm or less, preferably 0.5 nm or less, more preferably 0.3 nm or less. Accordingly, the planarity of the insulator 224 formed over the conductor 205 can be improved and crystallinity of the oxide 230a, the oxide 230b, and the oxide 230c can be improved.
  • the conductor 260 may function as a first gate (also referred to as a top gate) electrode.
  • the conductor 205 may function as a second gate (also referred to as a bottom gate) electrode.
  • the Vth of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without interlocking.
  • Vth of the transistor 200 can be larger than 0 V and off current can be reduced. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be smaller than when no potential is applied.
  • the conductor 205 may be larger than the channel formation region in the oxide 230.
  • the conductor 205 preferably extends also in a region outside the end portion of the oxide 230 which intersects the channel width direction. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other through an insulator outside the side surface of the oxide 230 in the channel width direction.
  • the channel formation region of the oxide 230 is electrically generated by the electric field of the conductor 260 having a function as a first gate electrode and the electric field of the conductor 205 having a function as a second gate electrode. Can be surrounded.
  • the conductor 205 is stretched to function as a wiring.
  • a conductor which functions as a wiring may be provided below the conductor 205.
  • the conductor 205 may be shared by a plurality of transistors.
  • a conductive material mainly containing tungsten, copper, or aluminum is preferably used. Note that although the conductor 205 is illustrated as a single layer, it may have a stacked structure, for example, a stack of titanium and titanium nitride and the above conductive material.
  • the function to suppress the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule (N 2 O, NO, NO 2 etc.), copper atom etc. It is also possible to use a conductive material (which is hard to transmit the above-mentioned impurities).
  • a conductor having a function of suppressing the diffusion of oxygen for example, at least one of oxygen atom, oxygen molecule, and the like) (the above oxygen is difficult to permeate).
  • the function of suppressing the diffusion of impurities or oxygen is a function of suppressing the diffusion of any one or all of the above-described impurities or oxygen.
  • the conductor 205 By using a conductor having a function of suppressing the diffusion of oxygen under the conductor 205, the conductor 205 can be prevented from being oxidized and the conductivity being lowered.
  • a conductor having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide or the like is preferably used. Therefore, as the first conductor of the conductor 205, the above conductive material may be formed as a single layer or a stack.
  • the insulator 214 preferably functions as a barrier insulating film which suppresses impurities such as water or hydrogen from entering the transistor 200 from the substrate side. Therefore, the insulator 214 has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2 and the like), and copper atoms. (It is difficult for the above impurities to permeate). It is preferable to use an insulating material. Alternatively, it is preferable to use an insulating material having a function of suppressing the diffusion of oxygen (eg, at least one of oxygen atoms, oxygen molecules, and the like) (the above oxygen is difficult to permeate).
  • oxygen eg, at least one of oxygen atoms, oxygen molecules, and the like
  • the insulator 214 aluminum oxide or silicon nitride is preferably used. Accordingly, diffusion of an impurity such as water or hydrogen from the substrate side to the transistor 200 side with respect to the insulator 214 can be suppressed. Alternatively, oxygen contained in the insulator 224 or the like can be suppressed from diffusing to the substrate side more than the insulator 214.
  • the insulator 216, the insulator 280, and the insulator 281 each functioning as an interlayer film preferably have a lower dielectric constant than the insulator 214.
  • a material having a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, carbon oxide, and nitrogen are added.
  • a silicon oxide, a silicon oxide having a void, or the like may be used as appropriate.
  • the insulator 216 may have a stacked structure.
  • an insulator similar to the insulator 214 may be provided in at least a portion of the insulator 216 in contact with the side surface of the conductor 205.
  • oxidation of the conductor 205 can be suppressed by oxygen contained in the insulator 216.
  • the conductor 205 can suppress oxygen contained in the insulator 216 from being absorbed.
  • the insulator 222 and the insulator 224 have a function as a gate insulator.
  • the insulator 224 in contact with the oxide 230 preferably releases oxygen by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • the insulator 224 silicon oxide, silicon oxynitride, or the like may be used as appropriate.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator 224.
  • the oxide from which oxygen is released by heating is a desorption amount of oxygen of at least 1.0 ⁇ 10 18 atoms / cm 3 , preferably 1 in terms of oxygen atom in TDS (thermal desorption spectroscopy) analysis. It is an oxide film having a concentration of not less than 0 ⁇ 10 19 atoms / cm 3 , more preferably not less than 2.0 ⁇ 10 19 atoms / cm 3 , or not less than 3.0 ⁇ 10 20 atoms / cm 3 .
  • the surface temperature of the film at the time of TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 400 ° C.
  • the film thickness of a region which does not overlap with the oxide 230b is preferably smaller than the film thickness of the other regions.
  • the lower end portion of the conductor 260 can be positioned further downward, so that the electric field of the conductor 260 functioning as the first gate electrode acts on the side surface of the oxide 230. It becomes easy to do.
  • the insulator 224 may be provided in an island shape so as to overlap with the oxide 230 b and the oxide 230 a.
  • the insulator 222 preferably functions as a barrier insulating film which suppresses entry of an impurity such as water or hydrogen into the transistor 200 from the substrate side, similarly to the insulator 214 or the like.
  • the insulator 222 preferably has lower hydrogen permeability than the insulator 224.
  • the insulator 222 preferably has a function of suppressing the diffusion of oxygen (eg, at least one of oxygen atoms, oxygen molecules, and the like) (the above-described oxygen is difficult to transmit).
  • the insulator 222 preferably has lower oxygen permeability than the insulator 224. It is preferable that the insulator 222 has a function of suppressing the diffusion of oxygen and impurities, because the diffusion of oxygen in the oxide 230 can be reduced to the substrate side.
  • the conductor 205 can be inhibited from reacting with the insulator 224 and oxygen in the oxide 230.
  • the insulator 222 may be an insulator including an oxide of one or both of aluminum and hafnium which are insulating materials.
  • an insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the insulator 222 suppresses the release of oxygen from the oxide 230 and the entry of impurities such as hydrogen from the peripheral portion of the transistor 200 to the oxide 230. Act as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided.
  • silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 222 is made of, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST).
  • An insulator containing a so-called high-k material may be used in a single layer or a stack. As the miniaturization and higher integration of transistors progress, problems such as leakage current may occur due to thinning of the gate insulator. By using a high-k material for the insulator functioning as a gate insulator, it is possible to reduce the gate potential at the time of transistor operation while maintaining the physical thickness.
  • the insulator 222 and the insulator 224 may have a stacked structure of two or more layers.
  • the invention is not limited to the laminated structure made of the same material, but may be a laminated structure made of different materials.
  • an insulator similar to the insulator 224 may be provided below the insulator 222.
  • the oxide 230 includes an oxide 230a, an oxide 230b over the oxide 230a, and an oxide 230c over the oxide 230b.
  • the oxide 230a under the oxide 230b, diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the oxide 230c over the oxide 230b, diffusion of impurities from the structure formed above the oxide 230c to the oxide 230b can be suppressed.
  • the oxide 230 preferably has a stacked-layer structure of oxides having different atomic ratios of metal atoms.
  • the atomic ratio of the element M in the constituent elements is larger than the atomic ratio of the element M in the constituent elements of the metal oxide used for the oxide 230b.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the oxide 230c a metal oxide which can be used for the oxide 230a or the oxide 230b can be used.
  • the oxide 230a, the oxide 230b, and the oxide 230c preferably have crystallinity, and in particular, CAAC-OS is preferably used.
  • An oxide having crystallinity such as CAAC-OS has a dense structure with high crystallinity, with few impurities and defects (such as oxygen deficiency). By including such an oxide 230, the transistor 200 is stable against a high temperature in the manufacturing process (so-called thermal budget).
  • the energy at the lower end of the conduction band of the oxide 230a and the oxide 230c be higher than the energy at the lower end of the conduction band of the oxide 230b.
  • the electron affinity of the oxide 230a and the oxide 230c be smaller than the electron affinity of the oxide 230b.
  • a metal oxide which can be used for the oxide 230a is preferably used as the oxide 230c.
  • the atomic ratio of the element M in the constituent elements is larger than the atomic ratio of the element M in the constituent elements in the metal oxide used for the oxide 230b Is preferred.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 230c.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the bottom of the conduction band at the junction of the oxide 230a, the oxide 230b, and the oxide 230c can be said to be continuously changed or connected continuously.
  • the density of defect states in the mixed layer formed at the interface between the oxide 230 a and the oxide 230 b and at the interface between the oxide 230 b and the oxide 230 c may be lowered.
  • the oxide layer 230a and the oxide layer 230b, and the oxide layer 230b and the oxide layer 230c have a common element other than oxygen (which is a main component), whereby a mixed layer with low defect state density is formed. can do.
  • the oxide 230 b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, gallium oxide, or the like may be used as the oxide 230 a and the oxide 230 c.
  • the oxide 230 c may have a stacked structure.
  • a layered structure with gallium oxide can be used.
  • a stacked-layer structure of an In-Ga-Zn oxide and an oxide which does not contain In may be used as the oxide 230c.
  • the oxide 230c has a stacked structure
  • In: Ga: Zn 4: 2: 3 [atom And a stacked structure of gallium oxide and the like.
  • the main route of the carrier is the oxide 230b.
  • the oxide 230 a and the oxide 230 c described above the density of defect states in the interface between the oxide 230 a and the oxide 230 b and the interface between the oxide 230 b and the oxide 230 c can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 200 can obtain high on current and high frequency characteristics.
  • the constituent element of the oxide 230c is on the insulator 250 side.
  • the oxide 230c has a stacked structure and an oxide which does not contain In is positioned above the stacked structure, it is possible to suppress In which can diffuse to the insulator 250 side. Since the insulator 250 functions as a gate insulator, when In is diffused, the characteristics of the transistor become defective. Therefore, by forming the oxide layer 230c in a stacked structure, a highly reliable semiconductor device can be provided.
  • a region between the layer 252 a and the layer 252 b is formed to overlap the opening of the insulator 280.
  • the conductor 260 can be disposed in a self-aligned manner between the layer 252a and the layer 252b.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably placed in contact with the top surface of the oxide 230c.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide having holes are used. be able to. In particular, silicon oxide and silicon oxynitride are preferable because they are stable to heat.
  • the insulator 250 preferably has a reduced concentration of impurities such as water or hydrogen in the insulator 250 in the same manner as the insulator 224.
  • the thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 250 and the conductor 260.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 250 to the conductor 260. Thus, oxidation of the conductor 260 by oxygen in the insulator 250 can be suppressed.
  • the metal oxide may have a function as part of a gate insulator. Therefore, in the case of using silicon oxide, silicon oxynitride, or the like for the insulator 250, it is preferable to use a metal oxide which is a high-k material having a high relative dielectric constant.
  • a metal oxide which is a high-k material having a high relative dielectric constant By forming the gate insulator to have a stacked structure of the insulator 250 and the metal oxide, a stacked structure that is stable to heat and has a high relative dielectric constant can be obtained. Therefore, while maintaining the physical thickness of the gate insulator, it is possible to reduce the gate potential applied at the time of transistor operation. In addition, it is possible to reduce the equivalent oxide thickness (EOT) of the insulator that functions as a gate insulator.
  • EOT equivalent oxide thickness
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium it can.
  • aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like, which is an insulator containing one or both oxides of aluminum and hafnium is preferably used.
  • the conductor 260 is illustrated as a two-layer structure in FIG. 1, but may be a single-layer structure or a stacked structure of three or more layers.
  • the conductor 260a has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2 etc.) and copper atoms described above. It is preferable to use the conductor which it has. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (eg, at least one of oxygen atom, oxygen molecule, and the like).
  • the conductor 260a has a function of suppressing the diffusion of oxygen
  • the oxygen contained in the insulator 250 can suppress the oxidation of the conductor 260b and the decrease in conductivity.
  • a conductive material having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductor 260 b is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • a conductor with high conductivity is preferably used.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 260b may have a stacked structure, for example, a stacked structure of titanium and titanium nitride and the above conductive material.
  • a metal oxide which can be used as the oxide 230 may be provided between the insulator 250 and the conductor 260a. At this time, the metal oxide functions as a gate electrode as the conductor 260 does.
  • oxygen can be supplied to at least one of the insulator 250 and the oxide 230, which is preferable.
  • oxidation of the conductor 260 is suppressed by oxygen contained in the insulator 250 or the insulator 280. Can.
  • absorption of oxygen contained in the insulator 250 by the conductor 260 can be suppressed.
  • the side surface of the oxide 230 is covered with the conductor 260 in a region which does not overlap with the layer 253 of the oxide 230 b, in other words, a channel formation region of the oxide 230 b. Is located in Thus, the electric field of the conductor 260 functioning as the first gate electrode can be easily applied to the side surface of the oxide 230. Thus, the on-state current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • the insulator 254 preferably functions as a barrier insulating film which suppresses entry of an impurity such as water or hydrogen into the transistor 200 from the insulator 280 side like the insulator 214 or the like.
  • the insulator 254 preferably has lower hydrogen permeability than the insulator 224.
  • the insulator 254 is a part of the side surface of the oxide 230c, the top and side surfaces of the layer 252a, the top and side surfaces of the layer 252b, the side surfaces of the oxide 230a, and It is preferable that the top surface of the insulator 224 be in contact with the top surface. With such a structure, hydrogen contained in the insulator 280 can be prevented from entering the oxide 230 from the top surface or the side surface of the oxide 230 a, the oxide 230 b, and the insulator 224.
  • the insulator 254 preferably has a function of suppressing the diffusion of oxygen (eg, at least one of oxygen atom, oxygen molecule, and the like) (the above-described oxygen is less likely to be transmitted).
  • the insulator 254 preferably has lower oxygen permeability than the insulator 280 or the insulator 224.
  • the insulator 254 is preferably deposited using a sputtering method.
  • oxygen can be added in the vicinity of the region of the insulator 224 in contact with the insulator 254.
  • oxygen can be supplied from the region to the oxide 230 through the insulator 224.
  • the insulator 254 has a function of suppressing the diffusion of oxygen upward, whereby oxygen can be prevented from diffusing from the oxide 230 to the insulator 280.
  • the insulator 222 has a function of suppressing diffusion of oxygen downward, whereby oxygen can be prevented from diffusing from the oxide 230 to the substrate side.
  • oxygen is supplied to the channel formation region of the oxide 230.
  • oxygen vacancies in the oxide 230 can be reduced and normally on conversion of the transistor can be suppressed.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be deposited.
  • aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used as the insulator containing one or both of the oxides of aluminum and hafnium.
  • the insulator 244 preferably functions as a barrier insulating film which suppresses entry of an impurity such as water or hydrogen into the transistor 200 from the insulator 280 side like the insulator 214 or the like.
  • the insulator 244 preferably has lower hydrogen permeability than the insulator 224.
  • the insulator 244 is preferably placed in contact with the top surface of the insulator 254 and the side surface of the oxide 230c. With such a structure, hydrogen contained in the insulator 280 can be prevented from entering the oxide 230 from the side surfaces of the conductor 260, the oxide 230c, and the insulator 250.
  • the insulator 280 can be formed by the insulator 224 and the oxide 230. , And the insulator 250. Accordingly, entry of an impurity such as hydrogen from the outside of the transistor 200 can be suppressed, so that the transistor 200 can have favorable electrical characteristics and reliability.
  • the insulator 244 preferably has a function of suppressing the diffusion of oxygen (eg, at least one of oxygen atom, oxygen molecule, and the like) (the above-described oxygen is difficult to transmit).
  • the insulator 244 preferably has lower oxygen permeability than the insulator 224. With the insulator 244 having a function of suppressing the diffusion of oxygen, the conductor 260 can be inhibited from reacting with oxygen included in the insulator 280.
  • an insulator containing aluminum nitride may be used.
  • the insulator 244 it is preferable to use a nitride insulator having a composition formula of AlNx (x is a real number greater than 0 and 2 or less, preferably a real number x greater than 0.5 and 1.5 or less).
  • x is a real number greater than 0 and 2 or less, preferably a real number x greater than 0.5 and 1.5 or less.
  • the film can be excellent in insulating properties and thermal conductivity; therefore, the heat dissipation property of heat generated when the transistor 200 is driven can be improved.
  • aluminum titanium nitride, titanium nitride, or the like can be used.
  • a film by using a sputtering method because a film can be formed without using a gas having a strong oxidizing property such as oxygen or ozone as a film formation gas.
  • silicon nitride or silicon nitride oxide can be used.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be deposited.
  • aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used as the insulator containing one or both of the oxides of aluminum and hafnium.
  • the insulator 244 is preferably deposited using an ALD method. Since the ALD method is a film forming method with a good covering property, the unevenness of the insulator 244 can prevent a step from being formed.
  • the insulator 280 is provided over the insulator 224 and the oxide 230 through the insulator 244 and the insulator 254.
  • the insulator 280 silicon oxide, silicon oxynitride, silicon nitride oxide, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having a vacancy It is preferable to have.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • a material such as silicon oxide, silicon oxynitride, or silicon oxide having holes is preferable because a region containing oxygen which is released by heating can be easily formed.
  • the concentration of impurities such as water or hydrogen in the insulator 280 be reduced.
  • the top surface of the insulator 280 may be planarized.
  • the insulator 274 preferably functions as a barrier insulating film which suppresses entry of an impurity such as water or hydrogen into the insulator 280 from the top, similarly to the insulator 214 and the like.
  • an insulator that can be used for the insulator 214, the insulator 254, and the like may be used.
  • an insulator 281 which functions as an interlayer film is preferably provided over the insulator 274.
  • the insulator 281 preferably has a reduced concentration of impurities such as water or hydrogen in the film, similarly to the insulator 224 and the like.
  • the conductor 240 a and the conductor 240 b are provided in openings formed in the insulator 281, the insulator 274, the insulator 280, and the insulator 244.
  • the conductor 240 a and the conductor 240 b are provided opposite to each other with the conductor 260 interposed therebetween. Note that the heights of the top surfaces of the conductor 240 a and the conductor 240 b may be on the same plane as the top surface of the insulator 281.
  • An insulator 241a is provided in contact with the inner wall of the opening of the insulator 281, the insulator 274, the insulator 280, and the insulator 244, and a first conductor of the conductor 240a is formed in contact with the side surface thereof. ing.
  • the layer 253a is positioned at least at a part of the bottom of the opening, and the conductor 240a is in contact with the layer 253a.
  • an insulator 241b is provided in contact with the insulator 281, the insulator 274, the insulator 280, and the inner wall of the opening of the insulator 244, and the first conductor of the conductor 240b is formed in contact with the side surface thereof. It is done.
  • the layer 253 b is located at least at a part of the bottom of the opening, and the conductor 240 b is in contact with the layer 253 b.
  • the conductor 240a and the conductor 240 b may have a stacked structure.
  • the conductor in contact with the oxide 230 a, the oxide 230 b, the insulator 244, the insulator 280, the insulator 274, and the insulator 281 includes water or hydrogen as described above. It is preferable to use a conductor having a function of suppressing the diffusion of impurities.
  • a conductor having a function of suppressing the diffusion of impurities For example, tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide or the like is preferably used.
  • a conductive material having a function of suppressing diffusion of impurities such as water or hydrogen may be used in a single layer or a stack.
  • oxygen added to the insulator 280 can be prevented from being absorbed by the conductor 240 a and the conductor 240 b. Further, impurities such as water or hydrogen can be suppressed from being mixed into the oxide 230 through the conductor 240 a and the conductor 240 b from the upper layer of the insulator 281.
  • an insulator that can be used for the insulator 214 or the like for example, aluminum oxide or silicon nitride may be used. Since the insulator 241a and the insulator 241b are provided in contact with the insulator 254 and the insulator 244, an impurity such as water or hydrogen from the insulator 280 or the like is mixed in the oxide 230 through the conductor 240a and the conductor 240b. Can be suppressed. Further, oxygen contained in the insulator 280 can be prevented from being absorbed by the conductor 240 a and the conductor 240 b.
  • An ALD method or a CVD method can be used to form the insulator 241a and the insulator 241b.
  • a conductor that functions as a wiring may be disposed in contact with the top surface of the conductor 240a and the top surface of the conductor 240b. It is preferable to use a conductive material whose main component is tungsten, copper, or aluminum as the conductor functioning as the wiring.
  • the conductor may have a stacked structure, for example, a stack of titanium and titanium nitride and the above conductive material.
  • the conductor may be formed to be embedded in an opening provided in the insulator.
  • the resistivity is 1.0 ⁇ 10 13 ⁇ cm or more and 1.0 ⁇ 10 15 ⁇ cm or less, preferably 5.0 ⁇ 10 13 ⁇ cm or more and 5.0 ⁇ 10 14 or more to cover the conductor. It is preferable to provide an insulator of ⁇ cm or less. By providing the insulator having a resistivity as described above over the conductor, the insulator disperses the charge accumulated between wirings of the transistor 200, the conductor, and the like while maintaining the insulating property. Characteristic defects and electrostatic breakdown of a transistor due to the charge and an electronic device including the transistor can be suppressed, which is preferable.
  • a substrate for forming the transistor 200 for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate may be, for example, a semiconductor substrate of silicon, germanium or the like, or a compound semiconductor substrate of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide or gallium oxide.
  • the conductive substrate there is a semiconductor substrate having an insulator region inside the aforementioned semiconductor substrate, for example, an SOI (Silicon On Insulator) substrate.
  • the conductive substrate there are a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate and the like.
  • a substrate provided with a conductor or a semiconductor on an insulator substrate a substrate provided with a conductor or an insulator on a semiconductor substrate, a substrate provided with a semiconductor or an insulator on the conductor substrate, and the like.
  • those provided with elements on these substrates may be used.
  • the elements provided on the substrate include a capacitor, a resistor, a switch, a light-emitting element, a memory element, and the like.
  • the insulator includes, for example, an insulating oxide, a nitride, an oxynitride, a nitride oxide, a metal oxide, a metal oxynitride, a metal nitride oxide, and the like.
  • the thinning of the gate insulator may cause problems such as leakage current.
  • a high-k material for the insulator that functions as a gate insulator voltage reduction during transistor operation can be achieved while maintaining the physical thickness.
  • a material having a low relative dielectric constant for an insulator functioning as an interlayer film parasitic capacitance generated between wirings can be reduced. Therefore, depending on the function of the insulator, the material may be selected.
  • oxides of gallium oxide, hafnium oxide, zirconium oxide, aluminum and hafnium, oxynitrides of aluminum and hafnium, oxides of silicon and hafnium, silicon and hafnium can be used. And the like, or nitrides having silicon and hafnium.
  • a transistor including an oxide semiconductor has a function of suppressing permeation of impurities such as hydrogen and oxygen and the like (such as the insulator 214, the insulator 222, the insulator 254, the insulator 244, and the insulator 274).
  • the electrical characteristics of the transistor can be stabilized by enclosing the As an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen, for example, boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium
  • An insulator containing lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or a stack.
  • metal oxides such as tantalum oxide, metal nitrides such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon nitride oxide, or silicon nitride can be used.
  • the insulator functioning as a gate insulator is preferably an insulator having a region containing oxygen which is desorbed by heating.
  • the structure in which silicon oxide or silicon oxynitride having a region containing oxygen released by heating is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated.
  • Conductor aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, iridium, strontium, lanthanum It is preferable to use a metal element selected from the like, or an alloy containing the above-described metal element as a component, or an alloy in which the above-described metal element is combined.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, etc. are used. Is preferred.
  • tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel are difficult to oxidize.
  • a semiconductor with high electrical conductivity typically a polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be stacked.
  • a stacked structure in which a material containing a metal element described above and a conductive material containing oxygen are combined may be used.
  • a stacked structure in which the material containing the metal element described above and the conductive material containing nitrogen are combined may be used.
  • a stacked structure in which the above-described material containing a metal element, the conductive material containing oxygen, and the conductive material containing nitrogen are combined may be used.
  • a stacked structure in which a material containing the above-described metal element and a conductive material containing oxygen are combined is used for a conductor functioning as a gate electrode.
  • a conductive material containing oxygen may be provided on the channel formation region side.
  • a conductor functioning as a gate electrode a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed is preferably used.
  • a conductive material containing the above-described metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • metal oxides As the oxide 230, a metal oxide which functions as an oxide semiconductor (hereinafter, also referred to as an oxide semiconductor) is preferably used. Hereinafter, metal oxides applicable to the oxide 230 according to the present invention will be described.
  • the oxide semiconductor preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to them, aluminum, gallium, yttrium or tin is preferably contained. In addition, one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, or magnesium may be included.
  • an oxide semiconductor is an In-M-Zn oxide containing indium, an element M, and zinc
  • the element M is aluminum, gallium, yttrium, tin or the like.
  • Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like.
  • the element M a plurality of the aforementioned elements may be combined in some cases.
  • metal oxides having nitrogen may also be collectively referred to as metal oxides.
  • a metal oxide having nitrogen may be referred to as metal oxynitride.
  • An oxide semiconductor can be divided into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor.
  • non-single crystal oxide semiconductors for example, polycrystalline oxide semiconductors and amorphous oxide semiconductors are known.
  • a thin film with high crystallinity is preferably used as the oxide semiconductor used for the semiconductor of the transistor.
  • the stability or the reliability of the transistor can be improved.
  • the thin film include a thin film of a single crystal oxide semiconductor or a thin film of a polycrystalline oxide semiconductor.
  • a high temperature or laser heating step is required in order to form a thin film of a single crystal oxide semiconductor or a thin film of a polycrystalline oxide semiconductor on a substrate. Therefore, the cost of the manufacturing process increases, and the throughput also decreases.
  • CAAC-IGZO In-Ga-Zn oxide
  • nc-IGZO In-Ga-Zn oxide having an nc structure was discovered (see Non-Patent Document 3).
  • nc-IGZO has periodicity in atomic arrangement in a minute area (for example, an area of 1 nm or more and 3 nm or less) and regularity in crystal orientation is not observed between different areas. There is.
  • Non-Patent Document 4 and Non-Patent Document 5 show the transition of the average crystal size by the irradiation of an electron beam to the thin films of the above-described CAAC-IGZO, nc-IGZO, and IGZO with low crystallinity.
  • a low crystalline IGZO thin film crystalline IGZO of about 1 nm has been observed even before electron beam irradiation. Therefore, it is reported here that in IGZO, the presence of a completely amorphous structure could not be confirmed.
  • the thin film of CAAC-IGZO and the thin film of nc-IGZO have high stability to electron beam irradiation as compared with the thin film of IGZO having low crystallinity. Therefore, it is preferable to use a thin film of CAAC-IGZO or a thin film of nc-IGZO as a semiconductor of the transistor.
  • a transistor using an oxide semiconductor has extremely low leak current in a non-conductive state, specifically, an off-state current per ⁇ m channel width of the transistor is on the order of yA / ⁇ m (10 -24 A / ⁇ m).
  • Non-Patent Document 6 For example, a low power consumption CPU or the like to which a characteristic that a leak current of a transistor including an oxide semiconductor is low is applied is disclosed (see Non-Patent Document 7).
  • Non-Patent Document 8 application of a transistor including an oxide semiconductor to a display device utilizing a characteristic that leakage current of the transistor is low has been reported (see Non-Patent Document 8).
  • the displayed image is switched several tens of times per second.
  • the number of times of switching images per second is called a refresh rate.
  • the refresh rate may be referred to as a drive frequency.
  • Such fast screen switching which is difficult for human eyes to perceive, is considered as the cause of eye fatigue. Therefore, it has been proposed to reduce the number of image rewrites by reducing the refresh rate of the display device.
  • power consumption of the display device can be reduced by driving with a lower refresh rate.
  • Such a driving method is called idling stop (IDS) driving.
  • IDS idling stop
  • CAAC structure and an nc structure contributes to the improvement of the electrical characteristics and reliability of a transistor using an oxide semiconductor having a CAAC structure or an nc structure, as well as cost reduction and throughput improvement of a manufacturing process.
  • researches on application of the transistor to a display device and an LSI using the characteristic that the leakage current of the transistor is low have been advanced.
  • CAC Cloud-Aligned Composite
  • CAAC c-axis aligned crystal
  • CAC Cloud-Aligned Composite
  • the CAC-OS or CAC-metal oxide has a conductive function in part of the material and an insulating function in part of the material, and functions as a semiconductor throughout the material.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is electrons serving as carriers. Is a function that does not A function of switching (function of turning on / off) can be imparted to the CAC-OS or the CAC-metal oxide by causing the conductive function and the insulating function to be complementary to each other.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material.
  • the conductive region may be observed as connected in a cloud shape with a blurred periphery.
  • the conductive region and the insulating region are each dispersed in the material with a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap resulting from the insulating region and a component having a narrow gap resulting from the conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows to the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the above-described CAC-OS or CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on current, and high field effect mobility can be obtained in the on state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite (matrix composite) or a metal matrix composite (metal matrix composite).
  • Oxide semiconductors can be divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • non-single crystal oxide semiconductor for example, c-axis aligned crystalline oxide semiconductor (CAAC-OS), polycrystalline oxide semiconductor, nanocrystalline oxide semiconductor (nc-OS), pseudo amorphous oxide semiconductor (a-like) OS: amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • the CAAC-OS has c-axis orientation, and a plurality of nanocrystals are connected in the a-b plane direction to form a strained crystal structure.
  • distortion refers to a portion where the orientation of the lattice arrangement changes between the region in which the lattice arrangement is aligned and the region in which another lattice arrangement is aligned in the region where the plurality of nanocrystals are connected.
  • the nanocrystals are based on hexagons, but may not be regular hexagons and may be non-hexagonal. Moreover, distortion may have a lattice arrangement such as pentagon and heptagon.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the a-b plane direction, or that the bonding distance between atoms is changed due to metal element substitution. It is thought that it is for.
  • a CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer containing element M, zinc and oxygen (hereinafter referred to as (M, Zn) layer) are stacked. It tends to have a structure (also referred to as a layered structure).
  • In layer a layer containing indium and oxygen
  • M, Zn zinc and oxygen
  • indium and the element M can be substituted with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as a (In, M, Zn) layer.
  • indium in the In layer is substituted with the element M, it can also be represented as an (In, M) layer.
  • the CAAC-OS is an oxide semiconductor with high crystallinity.
  • CAAC-OS can not confirm clear crystal grain boundaries, so that it can be said that the decrease in electron mobility due to crystal grain boundaries does not easily occur.
  • the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities, generation of defects, or the like, so that the CAAC-OS can also be said to be an oxide semiconductor with few impurities or defects (such as oxygen vacancies). Therefore, the oxide semiconductor having a CAAC-OS has stable physical properties. Therefore, an oxide semiconductor having a CAAC-OS is resistant to heat and has high reliability.
  • the nc-OS has periodicity in atomic arrangement in a minute region (eg, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • nc-OS has no regularity in crystal orientation among different nanocrystals. Therefore, no orientation can be seen in the entire film. Therefore, the nc-OS may not be distinguished from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a wrinkle or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may have two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • an oxide semiconductor with low carrier density is preferably used for the transistor.
  • the impurity concentration in the oxide semiconductor film may be reduced to reduce the density of defect states.
  • the low impurity concentration and the low density of defect level states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the oxide semiconductor has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / cm 3. It should be cm 3 or more.
  • the density of trap states may also be low.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave like fixed charge. Therefore, the transistor in which the channel formation region is formed in the oxide semiconductor with a high trap state density may have unstable electrical characteristics.
  • the impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect state may be formed and a carrier may be generated. Therefore, a transistor including an oxide semiconductor which contains an alkali metal or an alkaline earth metal is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of an alkali metal or an alkaline earth metal in an oxide semiconductor obtained by SIMS is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 in SIMS. atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, still more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to be water, which may form an oxygen vacancy.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons which are carriers may be generated.
  • a part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier.
  • a transistor including an oxide semiconductor which contains hydrogen is likely to be normally on.
  • hydrogen in the oxide semiconductor is preferably reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm. It is less than 3 and more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • oxygen vacancies are an example of defects leading to defects in the electrical characteristics of the transistor.
  • the threshold voltage is likely to be negatively shifted and to be likely to be normally on. This is because a donor is generated due to oxygen deficiency contained in the metal oxide, and the carrier concentration is increased.
  • various problems occur such as an operation failure is likely to occur during operation, or power consumption during non-operation is increased.
  • deterioration of electrical characteristics of the transistor such as fluctuation of threshold voltage, increase of parasitic resistance, and the like, and the electrical property accompanying deterioration of the electrical characteristics.
  • problems such as an increase in the variation of the characteristics. Since these problems are directly linked to the decrease in manufacturing yield, it is important to consider measures.
  • deterioration in electrical characteristics occurs even in a stress test that can evaluate in a short time the characteristic change (aging change) of a transistor that occurs due to long-term use.
  • the deterioration of the electrical properties is presumed to be due to the loss of oxygen in the metal oxide due to the high temperature treatment carried out in the process of manufacture or the electrical stress given at the time of a stress test.
  • a weak Zn-O bond is a bond between a zinc atom and an oxygen atom bonded with such a strength that it is broken by high temperature treatment performed in the process of production or electrical stress given in a stress test. It is the resulting bond.
  • thermal history or current stress breaks the bond and forms an oxygen vacancy. The formation of oxygen vacancies reduces the stability of the transistor, such as resistance to thermal history, resistance to stress test, and the like.
  • the bond generated between the zinc atom and the oxygen atom which is bonded to a large number of zinc atoms may be a weak Zn-O bond.
  • Zinc atoms have a weaker bond to oxygen atoms than gallium atoms. Therefore, oxygen atoms, which are bound to a large number of zinc atoms, are easily lost. That is, the bond generated between the zinc atom and the oxygen atom is presumed to be weaker than the bonds with other metals.
  • impurities in the metal oxide when impurities are present in the metal oxide, it is presumed that a weak Zn-O bond is likely to be formed.
  • impurities in the metal oxide include water molecules and hydrogen. The presence of water molecules or hydrogen in the metal oxide may cause a hydrogen atom to be bonded to an oxygen atom constituting the metal oxide (also referred to as an OH bond).
  • an oxygen atom bonded to a hydrogen atom When the In—Ga—Zn oxide is a single crystal, oxygen atoms constituting the metal oxide are bonded to four metal atoms constituting the metal oxide.
  • an oxygen atom bonded to a hydrogen atom may be bonded to two or three metal atoms. The reduction in the number of metal atoms bonded to the oxygen atom makes the oxygen atom more likely to be deficient.
  • a zinc atom is bonded to an oxygen atom forming an OH bond, the bond between the oxygen atom and the zinc atom is presumed to be weak.
  • weak Zn-O bonds may be formed in a strain existing in a region where a plurality of nanocrystals are connected.
  • the nanocrystals are based on hexagons, but at the strain they have lattice arrangements such as pentagons and heptagones. In this strain, it is presumed that weak Zn—O bonds are formed because the bonding distance between atoms is not uniform.
  • the oxygen atom and the zinc atom that constitute the weak Zn—O bond By reducing the oxygen atom and the zinc atom that constitute the weak Zn—O bond, formation of oxygen vacancies due to thermal history or current stress can be suppressed, and the stability of the transistor can be improved.
  • the oxygen atom that constitutes the weak Zn-O bond is reduced and the zinc atom that constitutes the weak Zn-O bond does not decrease, when the oxygen atom is supplied near the zinc atom, the weak Zn-O bond re-grows May be formed. Therefore, it is preferable to reduce zinc atoms and oxygen atoms that constitute weak Zn-O bonds.
  • Vacuum baking is heat treatment performed in a vacuum atmosphere.
  • the vacuum atmosphere is maintained by exhausting with a turbo molecular pump or the like.
  • the pressure in the treatment chamber may be 1 ⁇ 10 ⁇ 2 Pa or less, preferably 1 ⁇ 10 ⁇ 3 Pa or less.
  • the temperature of the substrate at the time of heat treatment may be 300 ° C. or higher, preferably 400 ° C. or higher.
  • oxygen atoms and zinc atoms that constitute weak Zn—O bonds can be reduced.
  • heat is applied to the metal oxide by vacuum baking, the number of oxygen atoms and zinc atoms constituting the weak Zn-O bond is reduced, and then the atoms constituting the metal oxide are rearranged to obtain four metals. More oxygen atoms are attached to atoms. Therefore, while reducing the oxygen atom and zinc atom which comprise a weak Zn-O bond, it can suppress that a weak Zn-O bond is reformed.
  • the stability of the transistor can be improved by the process.
  • the degree of freedom in selection of materials and formation methods is increased.
  • FIGS. 1A and 1B a method for manufacturing a semiconductor device including the transistor 200 according to one embodiment of the present invention illustrated in FIGS. 1A and 1B will be described with reference to FIGS. Further, in FIG. 3 to FIG. 11, (A) of each figure shows a top view. Further, (B) in each drawing is a cross-sectional view corresponding to a portion indicated by an alternate long and short dash line A1-A2 in (A), and is also a cross-sectional view in the channel length direction of the transistor 200.
  • (C) in each drawing is a cross-sectional view corresponding to a portion indicated by dashed dotted line A3-A4 in (A), and is also a cross-sectional view in the channel width direction of the transistor 200.
  • one part element is abbreviate
  • a substrate (not shown) is prepared, and an insulator 214 is formed on the substrate (see FIG. 3).
  • the film formation of the insulator 214 can be performed by sputtering, chemical vapor deposition (CVD), molecular beam epitaxy (MBE), pulsed laser deposition (PLD), or ALD. This can be performed using an atomic layer deposition (Atomic Layer Deposition) method or the like.
  • the CVD method can be classified into a plasma enhanced CVD (PECVD) method using plasma, a thermal CVD (TCVD: thermal CVD) method using heat, a photo CVD method using light, etc. . Furthermore, it can be divided into metal CVD (MCVD: Metal CVD) and metal organic CVD (MOCVD: Metal Organic CVD) depending on the source gas used.
  • PECVD plasma enhanced CVD
  • TCVD thermal CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method provides high quality films at relatively low temperatures.
  • the thermal CVD method is a film formation method capable of reducing plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (such as a transistor or a capacitor), or the like included in a semiconductor device may be charged up by receiving charge from plasma. At this time, wirings, electrodes, elements, and the like included in the semiconductor device may be broken by the stored charge.
  • a thermal CVD method which does not use plasma, such plasma damage does not occur, so that the yield of the semiconductor device can be increased.
  • the thermal CVD method since plasma damage does not occur during film formation, a film with few defects can be obtained.
  • the ALD method can deposit atoms one by one by utilizing the self-controllability which is the property of atoms, it is possible to form an extremely thin film, to form a film with a high aspect ratio, pin Film formation with few defects such as holes is possible, film formation with excellent coverage is possible, and film formation at low temperature is possible.
  • the ALD method also includes a film formation method PEALD (Plasma Enhanced ALD) method using plasma. The use of plasma may make film formation at a lower temperature possible, which may be preferable.
  • Some precursors used in the ALD method include impurities such as carbon.
  • the film provided by the ALD method may contain a large amount of impurities such as carbon, as compared with a film provided by another film formation method.
  • quantification of impurities can be performed using X-ray photoelectron spectroscopy (XPS).
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed unlike a film forming method in which particles released from a target or the like are deposited. Therefore, the film forming method is less susceptible to the shape of the object to be processed, and has good step coverage.
  • the ALD method since the ALD method has excellent step coverage and uniformity of thickness, it is suitable for coating the surface of an opening with a high aspect ratio.
  • the ALD method may be preferably used in combination with another deposition method such as a CVD method having a high deposition rate.
  • the CVD method and the ALD method can control the composition of the obtained film by the flow rate ratio of the source gas.
  • a film having any composition can be formed depending on the flow rate ratio of the source gas.
  • a film whose composition is continuously changed can be formed by changing the flow ratio of the source gas while forming the film.
  • aluminum oxide is deposited as the insulator 214 by a sputtering method.
  • the insulator 214 may have a multilayer structure.
  • an aluminum oxide film may be formed by a sputtering method, and an aluminum oxide film may be formed by an ALD method over the aluminum oxide.
  • an aluminum oxide film may be formed by an ALD method, and an aluminum oxide film may be formed by a sputtering method over the aluminum oxide.
  • a conductive film to be the conductor 205 is formed over the insulator 214.
  • the conductive film to be the conductor 205 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film to be the conductor 205 can be a multilayer film. In this embodiment mode, tungsten is deposited as a conductive film to be the conductor 205.
  • a conductive film to be the conductor 205 is processed using a lithography method to form the conductor 205.
  • the resist is exposed through a mask.
  • the exposed area is removed or left using a developer to form a resist mask.
  • the conductor, the semiconductor, the insulator, or the like can be processed into a desired shape by etching through the resist mask.
  • the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • a liquid immersion technique may be used in which a liquid (for example, water) is filled and exposed between the substrate and the projection lens.
  • an electron beam or an ion beam may be used instead of the light described above.
  • the mask is unnecessary. Note that for the removal of the resist mask, dry etching such as ashing can be performed, wet etching can be performed, wet etching can be performed after the dry etching, or dry etching can be performed after the wet etching.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film serving as a hard mask material is formed over the conductive film to be the conductor 205, a resist mask is formed over the conductive film, and the hard mask material is etched.
  • a hard mask can be formed. The etching of the conductive film to be the conductor 205 may be performed after the resist mask is removed, or may be performed with the resist mask left. In the latter case, the resist mask may disappear during etching. The hard mask may be removed by etching after the conductive film to be the conductor 205 is etched. On the other hand, when the material of the hard mask does not affect the post-process or can be used in the post-process, it is not necessary to remove the hard mask.
  • a capacitively coupled plasma (CCP) etching apparatus having a parallel plate electrode can be used as a dry etching apparatus.
  • the capacitive coupling type plasma etching apparatus having a parallel plate type electrode may be configured to apply a high frequency power to one of the parallel plate type electrodes.
  • a plurality of different high frequency power supplies may be applied to one of the parallel plate electrodes.
  • a high frequency power supply of the same frequency may be applied to each of the parallel plate electrodes.
  • high-frequency power supplies having different frequencies may be applied to the parallel plate electrodes.
  • a dry etching apparatus having a high density plasma source can be used.
  • an inductively coupled plasma (ICP) etching apparatus can be used as a dry etching apparatus having a high density plasma source.
  • an insulating film to be the insulator 216 is formed over the conductor 214 and the conductor 205.
  • the insulating film is formed to be in contact with the top surface and the side surface of the conductor 205.
  • the insulator to be the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is deposited by a CVD method as an insulating film to be the insulator 216.
  • the thickness of the insulating film to be the insulator 216 is preferably equal to or larger than the thickness of the conductor 205.
  • the thickness of the conductor 205 is 1, the thickness of the insulating film to be the insulator 216 is 1 or more and 3 or less.
  • the thickness of the conductor 205 is 150 nm, and the thickness of the insulating film to be the insulator 216 is 350 nm.
  • a CMP (Chemical Mechanical Polishing) process is performed on the insulating film to be the insulator 216, so that part of the insulating film to be the insulator 216 is removed and the surface of the conductor 205 is exposed. Accordingly, the conductor 205 having a flat top surface and the insulator 216 in contact with the side surface of the conductor 205 can be formed (see FIG. 3).
  • crystallinity of the CAAC-OS for forming the oxide 230b and the oxide 230c can be improved.
  • the method for manufacturing the insulator 216 and the conductor 205 is not limited to the above.
  • an insulating film to be the insulator 216 may be formed over the insulator 214, an opening may be provided in the insulating film, and the conductor 205 may be formed so as to be embedded in the opening.
  • the insulator 222 is formed over the insulator 216 and the conductor 205.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be deposited.
  • aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used as the insulator containing one or both of the oxides of aluminum and hafnium.
  • An insulator containing one or both oxides of aluminum and hafnium has barrier properties against oxygen, hydrogen, and water.
  • the insulator 222 has a barrier property to hydrogen and water, diffusion of hydrogen and water contained in a structure provided in the periphery of the transistor 200 to the inside of the transistor 200 through the insulator 222 is suppressed. , And the formation of oxygen vacancies in the oxide 230 can be suppressed.
  • the insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 224 is formed over the insulator 222.
  • the insulator 224 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • heat treatment is preferably performed.
  • the heat treatment may be performed at 250 ° C. to 650 ° C., preferably 300 ° C. to 500 ° C., more preferably 320 ° C. to 450 ° C.
  • the heat treatment is performed in a nitrogen or inert gas atmosphere or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas. Further, the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to compensate for desorbed oxygen. Good.
  • heat treatment is performed at a temperature of 400 ° C. for one hour in a nitrogen atmosphere after film formation of the insulator 224.
  • impurities such as water and hydrogen contained in the insulator 224 can be removed, and the like.
  • the heat treatment can also be performed at a timing after film formation of the insulator 222 or the like.
  • plasma treatment including oxygen may be performed under reduced pressure.
  • a device having a power supply for generating high density plasma using microwaves is preferably used.
  • the substrate side may have a power supply for applying an RF (Radio Frequency).
  • RF Radio Frequency
  • high density plasma high density oxygen radicals can be generated, and by applying RF to the substrate side, oxygen radicals generated by high density plasma can be efficiently introduced into the insulator 224. it can.
  • plasma treatment including oxygen may be performed to compensate for the released oxygen. Note that impurities such as water and hydrogen contained in the insulator 224 can be removed by appropriately selecting the conditions of the plasma treatment. In that case, the heat treatment may not be performed.
  • an oxide film 230A to be the oxide 230a and an oxide film 230B to be the oxide 230b are sequentially formed over the insulator 224 (see FIG. 3).
  • the oxide film is preferably formed continuously without being exposed to the air environment. By forming the film without opening to the atmosphere, impurities or moisture from the air environment can be prevented from adhering to the oxide film 230A and the oxide film 230B, and the vicinity of the interface between the oxide film 230A and the oxide film 230B can be It can be kept clean.
  • the oxide film 230A and the oxide film 230B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230A and the oxide film 230B are formed by sputtering
  • oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • excess oxygen in the oxide film to be formed can be increased.
  • the above oxide film is formed by sputtering
  • the above In-M-Zn oxide target or the like can be used.
  • an alternating current (AC) power supply such as a direct current (DC) power supply or a radio frequency (RF) power supply is connected to the target, and necessary power can be applied according to the electrical conductivity of the target.
  • the proportion of oxygen contained in the sputtering gas of the oxide film 230A may be 70% or more, preferably 80% or more, and more preferably 100%.
  • an oxygen-deficient oxide semiconductor can be formed by deposition with the proportion of oxygen contained in the sputtering gas being 1% to 30%, preferably 5% to 20%. It is formed.
  • a transistor in which an oxygen-deficient oxide semiconductor is used for a channel formation region can achieve relatively high field-effect mobility. Further, by performing film formation while heating the substrate, crystallinity of the oxide film can be improved.
  • one embodiment of the present invention is not limited to this.
  • the oxygen excess type is formed when the ratio of oxygen contained in the sputtering gas is more than 30% and 100% or less, preferably 70% to 100%.
  • An oxide semiconductor of A transistor in which an oxygen-excess oxide semiconductor is used for a channel formation region can achieve relatively high reliability.
  • the insulator 222, the insulator 224, the oxide film 230A, and the oxide film 230B are preferably formed without being exposed to the air.
  • a multi-chamber system film formation apparatus may be used.
  • heat treatment may be performed.
  • the above-described heat treatment conditions can be used.
  • impurities such as water and hydrogen in the oxide film 230A and the oxide film 230B can be removed.
  • treatment for 1 hour at a temperature of 400 ° C. in an oxygen atmosphere is continuously performed.
  • the oxide film 230A and the oxide film 230B are processed into an island shape to form an oxide 230a and an oxide 230b. Note that in this process, the thickness of a region which does not overlap with the oxide 230a of the insulator 224 may be thin (see FIG. 4).
  • the oxide 230 a and the oxide 230 b are formed so that at least part thereof overlaps with the conductor 205.
  • the angle between the side surface of the oxide 230 a and the side surface of the oxide 230 b and the top surface of the insulator 222 may be low.
  • the angle between the side surface of the oxide 230a and the side surface of the oxide 230b and the top surface of the insulator 222 is preferably greater than or equal to 60 ° and less than 70 °.
  • the side surface of the oxide 230 b may be approximately perpendicular to the top surface of the insulator 222.
  • the side surfaces of the oxide 230 a and the oxide 230 b are substantially perpendicular to the top surface of the insulator 222, reduction in area and density can be achieved when the plurality of transistors 200 is provided.
  • a curved surface is provided between the side surface of the oxide 230 b and the top surface of the oxide 230 b. That is, the end of the side surface and the end of the upper surface are preferably curved (hereinafter, also referred to as a round shape).
  • the curvature radius of the curved surface is 3 nm to 10 nm, preferably 5 nm to 6 nm, at an end portion of the oxide 230 b layer.
  • oxide film 230A and the oxide film 230B may be processed by a lithography method.
  • dry etching or wet etching can be used for the processing. Machining by dry etching is suitable for micromachining.
  • an impurity due to an etching gas or the like may be attached or diffused to a surface or inside of the oxide 230a, the oxide 230b, or the like.
  • the impurities include, for example, fluorine or chlorine.
  • the cleaning method may be wet cleaning using a cleaning solution or the like, plasma treatment using plasma, cleaning by heat treatment, or the like, and the above cleaning may be performed in combination as appropriate.
  • cleaning treatment may be performed using an aqueous solution prepared by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water.
  • ultrasonic cleaning may be performed using pure water or carbonated water. In this embodiment, ultrasonic cleaning using pure water or carbonated water is performed.
  • heat treatment may be performed.
  • the heat treatment conditions the above-described heat treatment conditions can be used.
  • a dummy gate film to be the dummy gate layer 262A is formed over the insulator 224, the oxide 230a, and the oxide 230b (see FIG. 5).
  • the dummy gate film to be the dummy gate layer 262A is processed and used as a dummy gate.
  • the dummy gate is a temporary gate electrode. That is, by processing the dummy gate film to be the dummy gate layer 262A, a temporary gate electrode is formed, the dummy gate is removed in a later step, and a gate electrode made of a conductive film or the like is formed instead. Therefore, it is preferable that a dummy gate film to be the dummy gate layer 262A be a film which is easily microfabricated and easy to remove.
  • the dummy gate film to be the dummy gate layer 262A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a sputtering method a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulator, a semiconductor, or a conductor can be used.
  • polysilicon, silicon such as microcrystalline silicon or amorphous silicon, or a metal film such as aluminum, titanium, or tungsten may be used.
  • a film containing carbon, SOG (Spin On Glass), a resin film, or the like may be formed using a coating method.
  • the surface of the dummy gate film can be made flat by forming the SOG and the resin film by a coating method. As
  • the dummy gate film to be the dummy gate layer 262A can be a multilayer film using different film types.
  • the dummy gate film to be the dummy gate layer 262A can be a conductive film and a two-layer film in which a resin film is formed over the conductive film.
  • the conductive film may function as a stopper film for CMP treatment in a later CMP step.
  • the end point detection of the CMP process may be possible, and the process variation may be reduced.
  • the dummy gate film to be the dummy gate layer 262A is etched by the lithography method to form the dummy gate layer 262A (see FIG. 5).
  • the dummy gate layer 262A is formed so as to at least partially overlap the conductor 205 and the oxide 230.
  • a dopant 256 is added to the oxide 230b using the dummy gate layer 262A as a mask (see FIG. 5).
  • the layer 252a and the layer 252b which include the dopant 256 are formed in a region which does not overlap with the dummy gate layer 262A of the oxide 230b.
  • the distance between the layer 252a and the layer 252b, that is, the channel length can be controlled by the length in the channel length direction of the dummy gate layer 262A.
  • an ion implantation method in which an ionized source gas is separated by mass separation an ion doping method in which an ionized source gas is added without mass separation, a plasma immersion ion implantation method or the like is used. be able to.
  • mass separation the added ion species and its concentration can be strictly controlled.
  • mass separation is not performed, high concentration ions can be added in a short time.
  • an ion doping method may be used which generates and ionizes clusters of atoms or molecules.
  • the dopant may be rephrased as an ion, a donor, an acceptor, an impurity, an element, or the like.
  • an element which forms the above-described oxygen vacancies, an element which binds to the oxygen vacancies, or the like may be used.
  • Such an element typically includes boron or phosphorus.
  • hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, a rare gas or the like may be used.
  • helium, neon, argon, krypton, xenon and the like are representative examples of the rare gas.
  • metals such as aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum and the like
  • metal elements selected from elements may be added.
  • dopants mentioned above boron and phosphorus are preferable. When boron or phosphorus is used as the dopant 256, equipment for manufacturing amorphous silicon or low-temperature polysilicon can be used, which can suppress capital investment.
  • the dopant 256 is added substantially perpendicularly to the top surface of the insulator 214 in FIG. 5, the addition is not limited thereto, and the addition of the dopant 256 may be performed to be inclined with respect to the top surface of the insulator 214.
  • the layer 252 a and the layer 252 b may be formed in part of a region overlapping with the dummy gate layer 262 A by adding the dopant by inclining the top surface of the insulator 214.
  • an insulating film 254A is formed to cover the oxide 230a, the oxide 230b, and the dummy gate layer 262A (see FIG. 6).
  • the insulating film 254A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film having a function of suppressing diffusion of impurities such as hydrogen and oxygen is preferably used.
  • an aluminum oxide film is preferably formed by sputtering. Oxygen can be injected into the insulator 224 by depositing an aluminum oxide film using a gas containing oxygen by a sputtering method. That is, the insulator 224 can have excess oxygen.
  • the insulating film 254A aluminum oxide may be formed while the substrate is heated at high temperature.
  • the substrate heating temperature at the time of forming the insulating film 254A may be 200 ° C. or higher, preferably 250 ° C. or higher, more preferably 350 ° C. or higher.
  • the dummy gate layer 262A is deformed when the insulating film 254A is deposited at the above temperature. You can prevent that.
  • a dopant 257 is added to the oxide 230b using the dummy gate layer 262A and the portion of the insulating film 254A in contact with the dummy gate layer 262A as a mask (see FIG. 6).
  • the layer 253a and the layer 253b which include the dopant 257 are formed in a region of the oxide 230b which does not overlap with the mask.
  • the length in the channel length direction of the portion (corresponding to the region 232a and the region 232b illustrated in FIG. 2) in the layer 252 where the layer 253 is not formed is controlled by the thickness of the insulating film 254A. be able to.
  • a method of adding the dopant 257 a method similar to the method of adding the dopant 256 described above can be used. At this time, it is preferable that a sufficient energy be given so that the dopant 257 can penetrate a portion of the insulating film 254A which is not in contact with the dummy gate layer 262A. Further, as the dopant 257, similarly to the dopant 256, an element which forms the above-described oxygen vacancy, an element which bonds to the oxygen vacancy, or the like may be used.
  • the dopant 257 is added substantially perpendicularly to the top surface of the insulator 214 in FIG. 6, the addition is not limited thereto, and the addition of the dopant 257 may be performed inclined with respect to the top surface of the insulator 214.
  • the layer 253a and the layer 253b can be formed also in part of a region overlapping with a portion of the insulating film 254A in contact with the dummy gate layer 262A by adding a dopant by inclining the upper surface of the insulator 214 There is.
  • the dopant 257 is added to the oxide 230 through the insulating film 254A.
  • the dopant 257 is added to the insulating film 254A. That is, both the oxide 230 and the insulating film 254A have an element included in the dopant 257.
  • the dopant 257 can sometimes suppress diffusion of excess oxygen to the outside.
  • the addition of the dopant 257 is performed after the formation of the insulating film 254A in this embodiment, the present invention is not limited to this.
  • the dopant 257 may be added after the formation of the insulating film 244A described later.
  • the layer including the dopant 257 in the region not overlapping with the dummy gate layer 262A of the oxide 230b, the portion of the insulating film 254A extending in the substrate vertical direction, and the portion of the insulating film 244A extending in the substrate vertical direction. 253a and layer 253b are formed.
  • the conductor 260 to be formed in a later step is disposed in a self-aligned manner between the layer 252a and the layer 253a and the layer 252b and the layer 253b. be able to.
  • the insulating film 244A is formed on the insulating film 254A (see FIG. 7).
  • the insulating film 244A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film having a function of suppressing diffusion of impurities such as hydrogen and oxygen is preferably used.
  • an aluminum oxide film is preferably formed by an ALD method.
  • the ALD method excellent in coverage the insulating film 244A having a uniform thickness can be formed even in the stepped portion formed by the dummy gate layer 262A or the like.
  • a dense thin film can be formed by using the ALD method. As described above, a dense thin film can be formed with excellent coverage, so that, for example, even if defects such as voids or pinholes occur in the insulating film 254A, the insulating film 244A can cover the defects.
  • the flow rate of nitrogen gas is 30% to 100%, preferably 40% or more, based on the total flow rate of the deposition gas. It is preferably 100% or less, more preferably 50% or more and 100% or less.
  • the diffusion of excess oxygen contained in the insulator 224 can be prevented, and the entry of impurities such as water and hydrogen from the outside into the insulator 224 can be prevented.
  • the film formation of the insulating film 244A may be omitted in some cases.
  • an insulating film to be the insulator 280 is formed over the insulating film 244A.
  • the insulating film to be the insulator 280 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating film to be the insulator 280, the dummy gate layer 262A, the insulating film 254A, and a part of the insulating film 244A are removed until a part of the dummy gate layer 262A is exposed.
  • Insulator 254B and insulator 244 are preferably used to form the insulator 280, the dummy gate 262, the insulator 254B, and the insulator 244.
  • the dummy gate layer 262A is, for example, a conductive film and a two-layered film in which a resin film is formed on the conductive film, whereby the conductive film serves as a stopper film for CMP treatment in the CMP step.
  • the conductive film may be able to detect the end point of the CMP process, and the variation in height of the dummy gate 262 may be reduced.
  • the upper surface of the dummy gate 262 and the upper surfaces of the insulator 254B, the insulator 244, and the insulator 280 substantially coincide with each other.
  • the dummy gate 262 is removed to form an opening 263 (see FIG. 9).
  • the removal of the dummy gate 262 can be performed using wet etching, dry etching, ashing, or the like. Alternatively, a plurality of the above processes may be combined as appropriate. For example, a wet etching process may be performed after the ashing process. By removing the dummy gate 262, part of the surface of the oxide 230b is exposed from the opening 263.
  • a portion of the insulator 254B in contact with the dummy gate 262 is selectively removed using isotropic etching to form an insulator 254 (see FIG. 9).
  • the side surfaces of the insulator 254 and the side surfaces of the insulator 244 preferably substantially match, and these side surfaces become the side walls of the opening 263.
  • isotropic etching for example, wet etching or etching using a reactive gas may be used.
  • the insulator 244 preferably functions as an etching stopper. This can prevent the insulator 280 from being etched when part of the insulator 254B is etched.
  • a portion of the surface of the layer 252 may be exposed from the opening 263.
  • heat treatment is preferably performed before the oxide film 230C is formed.
  • the heat treatment may be performed at 100 ° C. to 400 ° C., for example, 200 ° C. Alternatively, it is preferable to carry out at the same temperature as the film formation temperature of the oxide film 230C.
  • the film formation temperature includes not only the substrate temperature during film formation but also the set temperature of the film formation apparatus.
  • the heat treatment is preferably performed at 300 ° C.
  • the heat treatment is preferably performed under reduced pressure, and may be performed, for example, in a vacuum atmosphere.
  • the vacuum atmosphere is maintained by exhausting with a turbo molecular pump or the like.
  • the pressure in the processing chamber may be 1 ⁇ 10 ⁇ 2 Pa or less, preferably 1 ⁇ 10 ⁇ 3 Pa or less.
  • an oxide film 230C is formed so as to be embedded in the opening 263 (see FIG. 10).
  • impurities such as water, hydrogen, and carbon adsorbed on the surface of the oxide 230a and the oxide 230b are removed, and the water concentration in the oxide 230a and the oxide 230b is further removed. And hydrogen concentration can be reduced.
  • the impurities removed by the heat treatment also include an impurity having a bond of hydrogen and carbon, an impurity having a bond of hydrogen and oxygen, and the like. Furthermore, by performing heat treatment and film formation continuously without being exposed to the outside air, impurities such as hydrogen can be prevented from re-entering the oxide 230.
  • the oxide film 230C can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film to be the oxide film 230C may be formed using the same film formation method as the oxide film 230A or the oxide film 230B in accordance with the characteristics required for the oxide film 230C.
  • As the oxide film 230C an In-Ga-Zn oxide or an oxide which does not contain In can be used.
  • an oxide not containing In a Ga-Zn oxide, gallium oxide, or the like can be used.
  • a stacked-layer structure of an In-Ga-Zn oxide and an oxide which does not contain In may be used.
  • an oxide film to be the oxide 230c is formed by a sputtering method using a target of 1: 3: 4 [atomic number ratio].
  • the oxide film 230C may have a laminated structure including a first oxide film and a second oxide film on the first oxide film, and is similar to the target used for forming the oxide film 230B.
  • a first oxide film may be formed using a target
  • a second oxide film may be formed using a target similar to the target used to form the oxide film 230A.
  • the film formation of the oxide film 230C is preferably performed while heating the substrate. At this time, by setting the substrate temperature to 300 ° C. or higher, oxygen vacancies in the oxide 230a, the oxide 230b, and the oxide film 230C can be reduced. Further, for example, the film formation may be performed at the same temperature as the film formation temperature of the insulating film 250A described later. Further, by forming the film while heating the substrate as described above, crystallinity of the oxide 230a, the oxide 230b, and the oxide film 230C can be improved.
  • the oxide film 230C when the oxide film 230C is formed, part of oxygen contained in the sputtering gas may be supplied to the oxide 230a and the oxide 230b. Therefore, the proportion of oxygen contained in the sputtering gas of the oxide film 230C may be 70% or more, preferably 80% or more, and more preferably 100%. Further, by performing film formation while heating the substrate, crystallinity of the oxide film can be improved.
  • heat treatment is preferably performed before formation of the insulating film 250A.
  • the heat treatment may be performed at 100 ° C. to 400 ° C., for example, 200 ° C.
  • the heat treatment is preferably performed at the same temperature as the film formation temperature of the insulating film 250A.
  • the film formation temperature includes not only the substrate temperature during film formation but also the set temperature of the film formation apparatus.
  • the heat treatment is preferably performed at 350 ° C.
  • the heat treatment is preferably performed under reduced pressure, and may be performed, for example, in a vacuum atmosphere.
  • the vacuum atmosphere is maintained by exhausting with a turbo molecular pump or the like.
  • the pressure in the processing chamber may be 1 ⁇ 10 ⁇ 2 Pa or less, preferably 1 ⁇ 10 ⁇ 3 Pa or less.
  • the insulating film 250A is formed.
  • the insulating film 250A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide, hafnium oxide, gallium oxide, or the like is preferably formed by an ALD method.
  • a stacked film of silicon oxide and gallium oxide over silicon oxide may be used as the insulating film 250A.
  • the film formation temperature when forming the insulating film 250A is preferably 300 ° C. or more and less than 450 ° C., preferably 300 ° C. or more and less than 400 ° C., particularly about 350 ° C.
  • an insulator with few impurities can be formed.
  • oxygen can be introduced into the insulating film 250A by exciting oxygen with microwaves, generating high-density oxygen plasma, and exposing the insulating film 250A to the oxygen plasma.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • the heat treatment the water concentration and the hydrogen concentration of the insulating film 250A can be reduced.
  • the conductive film 260Aa and the conductive film 260Ab are formed.
  • the conductive film 260Aa and the conductive film 260Ab can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a CVD method it is preferable to use a CVD method.
  • the conductive film 260Aa is formed using an ALD method
  • the conductive film 260Ab is formed using a CVD method (see FIG. 10).
  • the oxide film 230C, the insulator 250, and the conductor 260 are polished by polishing the oxide film 230C, the insulating film 250A, the conductive film 260Aa, and the conductive film 260Ab until the insulator 280 is exposed by CMP treatment. And conductor 260b) (see FIG. 11).
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • the heat treatment is preferably performed before formation of the insulating film to be the insulator 274.
  • the heat treatment may be performed at 100 ° C. to 400 ° C., for example, 200 ° C.
  • the film formation temperature includes not only the substrate temperature during film formation but also the set temperature of the film formation apparatus.
  • the heat treatment is preferably performed at 250 ° C.
  • the heat treatment is preferably performed under reduced pressure, and may be performed, for example, in a vacuum atmosphere.
  • the vacuum atmosphere is maintained by exhausting with a turbo molecular pump or the like.
  • the pressure in the processing chamber may be 1 ⁇ 10 ⁇ 2 Pa or less, preferably 1 ⁇ 10 ⁇ 3 Pa or less.
  • an insulating film to be the insulator 274 is formed over the insulator 280 (see FIG. 11).
  • the insulating film to be the insulator 274 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an aluminum oxide film is preferably formed by sputtering. By depositing an aluminum oxide film by sputtering, diffusion of hydrogen contained in the insulator 280 may be suppressed in some cases.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • the heat treatment the water concentration and the hydrogen concentration of the insulator 280 can be reduced.
  • an insulator to be the insulator 281 may be formed over the insulator 274.
  • the insulating film to be the insulator 281 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIG. 11).
  • an opening which reaches the layer 253 a and the layer 252 b is formed in the insulator 254, the insulator 244, the insulator 280, the insulator 274, and the insulator 281.
  • the formation of the opening may be performed using a lithography method.
  • an insulating film to be the insulator 241 (the insulator 241a and the insulator 241b) is formed, and the insulating film is anisotropically etched to form the insulator 241 (see FIG. 1).
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film having a function of suppressing permeation of oxygen is preferably used.
  • an aluminum oxide film is preferably formed by an ALD method.
  • a silicon nitride film may be formed using an ALD method or a CVD method.
  • a precursor containing silicon and halogen, or a precursor of aminosilanes can be used.
  • a precursor containing silicon and halogen SiCl 4 , SiH 2 Cl 2 , Si 2 Cl 6 , Si 3 Cl 8 or the like can be used.
  • monovalent, divalent or trivalent aminosilanes can be used as precursors for aminosilanes.
  • ammonia or hydrazine can be used as the nitriding gas.
  • anisotropic etching may be performed by, for example, dry etching.
  • the conductive film to be the conductor 240 a and the conductor 240 b preferably has a stacked structure including a conductor having a function of suppressing diffusion of impurities such as water and hydrogen.
  • a stack of tantalum nitride, titanium nitride, or the like, tungsten, molybdenum, copper, or the like can be used.
  • the conductive film to be the conductor 240 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • CMP treatment is performed to remove part of the conductive film to be the conductor 240 a and the conductor 240 b and expose the insulator 281.
  • the conductive film is left only in the opening to form the conductor 240 a and the conductor 240 b with flat top surfaces (see FIG. 1).
  • part of the insulator 281 may be removed by the CMP treatment.
  • a semiconductor device including the transistor 200 illustrated in FIG. 1 can be manufactured.
  • the transistor 200 can be manufactured by using the method for manufacturing a semiconductor device described in this embodiment.
  • a semiconductor device with large on-state current can be provided.
  • a semiconductor device having high frequency characteristics can be provided.
  • a semiconductor device with high reliability can be provided.
  • a semiconductor device which can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device with low off current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a semiconductor device with high productivity can be provided.
  • FIG. 12A shows a top view.
  • 12B is a cross-sectional view corresponding to a portion indicated by dashed-dotted line A1-A2 illustrated in FIG. 12A, and is also a cross-sectional view in the channel length direction of the transistor 200.
  • 12C is a cross-sectional view corresponding to a portion indicated by an alternate long and short dash line A3-A4 in FIG. 12A, and is also a cross-sectional view in the channel width direction of the transistor 200.
  • FIG. 2 is an enlarged view of the oxide 230 b in FIG. 1B and the vicinity thereof.
  • the transistor 200 illustrated in FIGS. 12 and 13 differs from the transistor 200 illustrated in FIG. 1 in that part of the layer 252 a and part of the layer 252 b overlap with the conductor 260. As shown in FIG. 13, a part of the layer 252 a and a part of the layer 252 b overlap with the conductor 260.
  • a part of the layer 252 a and a part of the layer 252 b overlap with the conductor 260.
  • formation of an offset region between the channel formation region of the oxide 230 and the source region or the drain region can be more reliably prevented, which is effective. It can be suppressed that the channel length becomes larger than the width of the conductor 260. Accordingly, the on current of the transistor 200 can be increased, the S value can be improved, and the frequency characteristics can be improved.
  • the thickness of the insulating film 254A may be increased.
  • the thickness of the insulating film 254A may be larger than the sum of the thicknesses of the oxide film 230C and the insulating film 250A.
  • FIG. 1 An example of a semiconductor device (storage device) using a capacitor which is one embodiment of the present invention is illustrated in FIG.
  • the transistor 200 is provided above the transistor 300
  • the capacitor 100 is provided above the transistor 300 and the transistor 200. Note that the transistor 200 described in the above embodiment or the like can be used as the transistor 200.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor.
  • the off-state current of the transistor 200 is small; therefore, the memory content can be held for a long time by using the transistor 200 is there. That is, since the refresh operation is not required or the frequency of the refresh operation is extremely low, power consumption of the memory device can be sufficiently reduced.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of the source and the drain of the transistor 200, the wiring 1004 is electrically connected to the first gate of the transistor 200, and the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the memory device illustrated in FIG. 14 can form a memory cell array by being arranged in a matrix.
  • the transistor 300 is provided over the substrate 311 and functions as a conductor 316 functioning as a gate electrode, an insulator 315 functioning as a gate insulator, a semiconductor region 313 formed of part of the substrate 311, and a source region or a drain region. It has low resistance region 314a and low resistance region 314b.
  • the transistor 300 may be either p-channel or n-channel.
  • the semiconductor region 313 (a part of the substrate 311) in which a channel is formed has a convex shape.
  • the conductor 316 is provided to cover the side surface and the top surface of the semiconductor region 313 with the insulator 315 interposed therebetween.
  • the conductor 316 may use a material for adjusting a work function.
  • Such a transistor 300 is also referred to as a FIN type transistor because it uses the convex portion of the semiconductor substrate.
  • an insulator which functions as a mask for forming the convex portion may be provided in contact with the upper portion of the convex portion.
  • a semiconductor film having a convex shape may be formed by processing the SOI substrate.
  • transistor 300 illustrated in FIG. 14 is an example and is not limited to the structure, and an appropriate transistor may be used in accordance with the circuit configuration and the driving method.
  • the capacitive element 100 is provided above the transistor 200.
  • the capacitor 100 includes the conductor 110 functioning as a first electrode, the conductor 120 functioning as a second electrode, and the insulator 130 functioning as a dielectric.
  • the conductor 112 provided over the conductor 240 and the conductor 110 can be formed at the same time.
  • the conductor 112 has a function as a plug electrically connected to the capacitor 100, the transistor 200, or the transistor 300, or a wiring.
  • the conductor 112 and the conductor 110 each have a single-layer structure in FIG. 14, the structure is not limited to this structure, and a stacked structure of two or more layers may be used. For example, between a conductor having a barrier property and a conductor having high conductivity, a conductor having high adhesion to a conductor having a barrier property and a conductor having high conductivity may be formed.
  • the insulator 130 may be, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxide nitride, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium oxynitride, hafnium nitride Or the like may be used, and they can be provided in a stack or a single layer.
  • the capacitive element 100 can secure a sufficient capacity by having an insulator with a high dielectric constant (high-k), and by having an insulator with a large dielectric strength, the dielectric strength can be improved, and the capacitance can be increased.
  • the electrostatic breakdown of the element 100 can be suppressed.
  • an insulator of a high dielectric constant (high-k) material (a material with a high relative dielectric constant), an oxide having gallium oxide, hafnium oxide, zirconium oxide, aluminum and hafnium, an oxynitride having aluminum and hafnium And oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, or nitrides containing silicon and hafnium.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon is added, carbon and nitrogen are materials having high dielectric strength (materials having low dielectric constant). There is silicon oxide added, silicon oxide having pores, or a resin.
  • a wiring layer provided with an interlayer film, a wiring, a plug and the like may be provided between the respective structures. Also, a plurality of wiring layers can be provided depending on the design.
  • a conductor having a function as a plug or a wiring may be provided with the same reference numeral collectively as a plurality of structures.
  • the wiring and the plug electrically connected to the wiring may be an integral body. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320 is provided as an interlayer film so as to embed the transistor 300, and an insulator 322, an insulator 324, and an insulator 326 are sequentially provided as an interlayer film over the transistor 300. There is.
  • the conductor 328 electrically connected to the capacitor 100 or the transistor 200, the conductor 330, and the like are embedded. Note that the conductor 328 and the conductor 330 function as a plug or a wiring.
  • the insulator functioning as an interlayer film may function as a planarization film covering the uneven shape below it.
  • the top surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to enhance the planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked and provided.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354. The conductor 356 functions as a plug or a wire.
  • the conductor 218, a conductor (conductor 205) included in the transistor 200, and the like are embedded.
  • the conductor 218 has a function as a plug electrically connected to the capacitor 100 or the transistor 300, or a wiring.
  • an insulator 150 is provided over the conductor 120 and the insulator 130.
  • an insulator which can be used as an interlayer film, an insulating oxide, a nitride, an oxynitride, a nitride oxide, a metal oxide, a metal oxynitride, a metal nitride oxide, or the like can be given.
  • the material may be selected depending on the function of the insulator.
  • the insulator 150, the insulator 212, the insulator 352, the insulator 354, and the like preferably include an insulator with a low relative dielectric constant.
  • the insulator includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having voids. It is preferable to have a resin or the like.
  • the insulator may be silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or silicon oxide having voids. It is preferable to have a laminated structure of and a resin. Silicon oxide and silicon oxynitride are thermally stable, and thus, when combined with a resin, a stacked structure with a thermally stable and low dielectric constant can be obtained. Examples of the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate or acrylic.
  • one or both of the conductor 112 and the insulator 130 and the insulator 150 provided over the conductor 120 have a resistivity of 1.0 ⁇ 10 12 ⁇ cm or more and 1.0 ⁇ 10 15 ⁇ cm or less, preferably
  • the insulator is preferably 5.0 ⁇ 10 12 ⁇ cm or more and 1.0 ⁇ 10 14 ⁇ cm or less, more preferably 1.0 ⁇ 10 13 ⁇ cm or more and 5.0 ⁇ 10 13 ⁇ cm or less.
  • the charge accumulated between wirings such as the conductor 112 and the conductor 120 can be dispersed, and characteristic defects and electrostatic breakdown of a transistor and a memory device including the transistor can be suppressed.
  • silicon nitride or silicon nitride oxide can be used as such an insulator.
  • the insulator 140 may be provided below the conductor 112 as an insulator having the above-described resistivity.
  • the insulator 140 is formed over the insulator 281, and an opening is formed in the insulator 140, the insulator 281, the insulator 274, the insulator 280, the insulator 244, the insulator 254, and the like.
  • the insulator 241 may be formed, or the conductor 240 electrically connected to the transistor 200, the conductor 218, or the like may be formed.
  • the insulator 140 can be made of the insulator 130 or a material similar to that of the insulator 150.
  • the transistor including an oxide semiconductor electrical characteristics of the transistor can be stabilized by being surrounded by an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen. Therefore, for the insulator 210, the insulator 350, and the like, an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen can be used.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen for example, boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium
  • An insulator containing lanthanum, neodymium, hafnium or tantalum may be used in a single layer or a stack.
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium
  • a material containing one or more metal elements selected from ruthenium and the like can be used.
  • a semiconductor with high electrical conductivity typically a polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • the conductive materials of the above can be used in a single layer or a stack. It is preferable to use a high melting point material such as tungsten or molybdenum which achieves both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor.
  • the insulator having a barrier property is preferably provided between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • an insulator 241 may be provided between the insulator 224 and the conductor 240.
  • the insulator 241 is preferably provided in contact with the insulator 222, the insulator 254, and the insulator 244 which sandwich the insulator 224 having the excess oxygen region.
  • the insulator 241, the insulator 222, the insulator 254, and the insulator 244 are provided in contact with each other, the insulator 224 and the transistor 200 can be sealed with an insulator having a barrier property. it can.
  • the insulator 241 is preferably in contact with the insulator 280 and part of the insulator 281. With the insulator 241 extending to the insulator 280 and the insulator 281, diffusion of oxygen and impurities can be further suppressed.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen can be used as the insulator 241.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen can be used.
  • aluminum oxide or hafnium oxide is preferably used.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide or tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • FIG. 15 An example of a memory device using the semiconductor device of one embodiment of the present invention is illustrated in FIG.
  • the memory device illustrated in FIG. 15 includes a transistor 400 in addition to the semiconductor device including the transistor 200, the transistor 300, and the capacitor 100 illustrated in FIG.
  • the transistor 400 can control the second gate voltage of the transistor 200.
  • the first gate and the second gate of the transistor 400 are diode-connected to the source, and the source of the transistor 400 is connected to the second gate of the transistor 200.
  • the negative potential of the second gate of the transistor 200 is held in this configuration, the voltage between the first gate and the source of the transistor 400 and the voltage between the second gate and the source become 0 V.
  • the power of the transistor 200 and the transistor 400 need not be supplied to the second gate of the transistor 200. Negative potential can be maintained for a long time. Accordingly, the memory device including the transistor 200 and the transistor 400 can hold stored data for a long time.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of the source and the drain of the transistor 200, the wiring 1004 is electrically connected to the gate of the transistor 200, and the wiring 1006 is electrically connected to the back gate of the transistor 200.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the wiring 1007 is electrically connected to the source of the transistor 400, the wiring 1008 is electrically connected to the gate of the transistor 400, the wiring 1009 is electrically connected to the back gate of the transistor 400, and the wiring 1010 is a drain of the transistor 400 And are electrically connected.
  • the wiring 1006, the wiring 1007, the wiring 1008, and the wiring 1009 are electrically connected.
  • the memory device shown in FIG. 15 can form a memory cell array by being arranged in a matrix like the memory device shown in FIG. Note that one transistor 400 can control the second gate voltage of the plurality of transistors 200. Therefore, the number of transistors 400 may be smaller than that of the transistors 200.
  • the transistor 400 is formed in the same layer as the transistor 200 and can be manufactured in parallel.
  • the transistor 400 includes a conductor 460 (conductor 460a and a conductor 460b) functioning as a first gate electrode, a conductor 405 functioning as a second gate electrode, an insulator 222 functioning as a gate insulating layer, An insulator 224 and an insulator 450, an oxide 430c having a region for forming a channel, a layer 452a functioning as a source, a layer 453a functioning as a drain, an oxide 431a, and an oxide 431b, a source or a source A conductor layer 452 b and a layer 453 b functioning as the other of the drain, an oxide 432 a, and an oxide 432 b, and the conductor 440 (the conductor 440 a and the conductor 440 b) are included.
  • the conductor 405 is in the same layer as the conductor 205.
  • the oxide 431a and the oxide 432a are the same layer as the oxide 230a (see FIG. 1) of the transistor 200, and the oxide 431b and the oxide 432b are the same layer as the oxide 230b.
  • the layer 452 is a layer formed in the same step as the layer 252, and the layer 453 is a layer formed in the same step as the layer 253.
  • the oxide 430c is the same layer as the oxide 230c.
  • the insulator 450 is the same layer as the insulator 250, and the conductor 460 is the same layer as the conductor 260.
  • the oxide 430c can be formed by processing an oxide film to be the oxide 230c.
  • the threshold voltage of the transistor 400 can be greater than 0 V, the off-state current can be reduced, and the drain current can be extremely reduced when the second gate voltage and the first gate voltage are 0 V.
  • dicing lines (sometimes referred to as scribe lines, dividing lines, or cutting lines) provided when a plurality of semiconductor devices are taken out in chip form by dividing a large-area substrate into semiconductor elements will be described.
  • a dividing method for example, after a groove (dicing line) for dividing a semiconductor element is first formed in a substrate, it may be cut at a dicing line to divide (divide) into a plurality of semiconductor devices.
  • a region where the insulator 254 and the insulator 222 are in contact with each other is preferably designed to be a dicing line. That is, an opening is provided in the insulator 224 in the vicinity of a memory cell including the plurality of transistors 200 and a region to be a dicing line provided on the outer edge of the transistor 400.
  • an insulator 254 and an insulator 244 are provided to cover the side surface of the insulator 224.
  • the insulator 222 and the insulator 254 are in contact with each other in the opening provided in the insulator 224.
  • the insulator 222 and the insulator 254 may be formed using the same material and the same method.
  • adhesion can be improved. For example, it is preferable to use aluminum oxide.
  • the insulator 224, the transistor 200, and the transistor 400 can be surrounded by the insulator 222 and the insulator 254. Since the insulator 222 and the insulator 254 have a function of suppressing diffusion of oxygen, hydrogen, and water, the substrate is divided in each of the circuit regions in which the semiconductor element described in this embodiment is formed. Accordingly, even when processed into a plurality of chips, impurities such as hydrogen or water can be prevented from being mixed from the side direction of the divided substrate and diffused into the transistor 200 and the transistor 400.
  • the structure can prevent excess oxygen in the insulator 224 from diffusing to the insulator 254 and the outside of the insulator 222. Accordingly, excess oxygen in the insulator 224 is efficiently supplied to the transistor 200 or the oxide in which the channel in the transistor 400 is formed.
  • the oxygen can reduce oxygen vacancies in the oxide in which a channel in the transistor 200 or the transistor 400 is formed. Accordingly, the oxide in which the channel in the transistor 200 or the transistor 400 is formed can be an oxide semiconductor with low density of defect states and stable characteristics. That is, variation in the electrical characteristics of the transistor 200 or the transistor 400 can be suppressed, and the reliability can be improved.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • a transistor using an oxide as a semiconductor (hereinafter, may be referred to as an OS transistor) and a capacitor according to one embodiment of the present invention are applied with reference to FIGS.
  • a storage device (hereinafter sometimes referred to as an OS memory device) will be described.
  • the OS memory device is a storage device including at least a capacitor and an OS transistor which controls charge and discharge of the capacitor. Since the off-state current of the OS transistor is extremely small, the OS memory device has excellent retention characteristics and can function as a non-volatile memory.
  • FIG. 16A shows an example of the configuration of the OS memory device.
  • the memory device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, and a write circuit.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying a data signal read from the memory cell.
  • the wiring is a wiring connected to a memory cell included in the memory cell array 1470, which will be described in detail later.
  • the amplified data signal is output as the data signal RDATA to the outside of the storage device 1400 through the output circuit 1440.
  • the row circuit 1420 includes, for example, a row decoder, a word line driver circuit, and the like, and can select a row to be accessed.
  • the storage device 1400 is externally supplied with a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 as a power supply voltage. Further, control signals (CE, WE, RE), an address signal ADDR, and a data signal WDATA are input to the storage device 1400 from the outside.
  • the address signal ADDR is input to the row decoder and the column decoder, and WDATA is input to the write circuit.
  • the control logic circuit 1460 processes external input signals (CE, WE, RE) to generate control signals for row decoders and column decoders.
  • CE is a chip enable signal
  • WE is a write enable signal
  • RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and another control signal may be input as necessary.
  • Memory cell array 1470 has a plurality of memory cells MC arranged in a matrix and a plurality of wirings.
  • the number of wirings connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cells MC, the number of memory cells MC provided in one column, and the like.
  • the number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cells MC, the number of memory cells MC in one row, and the like.
  • FIG. 16A shows an example in which peripheral circuit 1411 and memory cell array 1470 are formed on the same plane
  • the present embodiment is not limited to this.
  • the memory cell array 1470 may be provided to overlap with part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap below the memory cell array 1470.
  • [DOSRAM] 17A to 17C show an example of the circuit configuration of a memory cell of a DRAM.
  • a DRAM using a memory cell of a 1OS transistor single capacitive element type may be referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • a memory cell 1471 illustrated in FIG. 17A includes a transistor M1 and a capacitor CA.
  • the transistor M1 has a gate (sometimes referred to as a front gate) and a back gate.
  • the first terminal of the transistor M1 is connected to the first terminal of the capacitive element CA, the second terminal of the transistor M1 is connected to the wiring BIL, the gate of the transistor M1 is connected to the wiring WOL, and the back gate of the transistor M1 Is connected to the wiring BGL.
  • the second terminal of the capacitive element CA is connected to the wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitive element CA. It is preferable to apply a low level potential to the wiring CAL at the time of data writing and reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M1 can be increased or decreased.
  • the memory cell MC is not limited to the memory cell 1471 and can change the circuit configuration.
  • the memory cell MC may have a structure in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL.
  • the memory cell MC may be a memory cell including a single gate transistor, that is, a transistor M1 having no back gate.
  • the transistor 200 can be used as the transistor M1 and the capacitor 100 can be used as the capacitor CA.
  • the leak current of the transistor M1 can be made very low. That is, since the written data can be held for a long time by the transistor M1, the frequency of refresh of the memory cell can be reduced. In addition, the refresh operation of the memory cell can be made unnecessary.
  • the leakage current is very low, multilevel data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • the bit line when the sense amplifier is provided so as to overlap below the memory cell array 1470, the bit line can be shortened.
  • the bit line capacitance can be reduced, and the storage capacitance of the memory cell can be reduced.
  • [NOSRAM] 17D to 17H show circuit configuration examples of gain cell type memory cells of two transistors and one capacitor element.
  • a memory cell 1474 illustrated in FIG. 17D includes a transistor M2, a transistor M3, and a capacitor CB.
  • the transistor M2 has a front gate (sometimes simply referred to as a gate) and a back gate.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • the first terminal of the transistor M2 is connected to the first terminal of the capacitive element CB, the second terminal of the transistor M2 is connected to the wiring WBL, the gate of the transistor M2 is connected to the wiring WOL, and the back gate of the transistor M2 Is connected to the wiring BGL.
  • the second terminal of the capacitive element CB is connected to the wiring CAL.
  • the first terminal of the transistor M3 is connected to the wiring RBL, the second terminal of the transistor M3 is connected to the wiring SL, and the gate of the transistor M3 is connected to the first terminal of the capacitive element CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitive element CB. When writing data, holding data, and reading data, it is preferable to apply a low level potential to the wiring CAL.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M2. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M2 can be increased or decreased.
  • the memory cell MC is not limited to the memory cell 1474, and the configuration of the circuit can be changed as appropriate.
  • the memory cell MC may have a configuration in which the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL.
  • the memory cell MC may be a memory cell including a single-gate transistor, that is, a transistor M2 which does not have a back gate.
  • the memory cell MC may have a configuration in which the wiring WBL and the wiring RBL are combined into one wiring BIL.
  • the transistor 200 can be used as the transistor M2, the transistor 300 can be used as the transistor M3, and the capacitor 100 can be used as the capacitor CB.
  • the leakage current of the transistor M2 can be made very low.
  • the frequency of refresh of the memory cell can be reduced.
  • the refresh operation of the memory cell can be made unnecessary.
  • the memory cell 1474 can hold multilevel data or analog data. The same applies to memory cells 1475 to 1477.
  • the transistor M3 may be a transistor having silicon in a channel formation region (hereinafter, may be referred to as a Si transistor).
  • the conductivity type of the Si transistor may be n-channel or p-channel.
  • the Si transistor may have higher field effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 functioning as a read out transistor. Further, by using a Si transistor for the transistor M3, the transistor M2 can be provided by being stacked on the transistor M3, so that the area occupied by the memory cell can be reduced and high integration of the memory device can be achieved.
  • the transistor M3 may be an OS transistor.
  • OS transistors are used for the transistors M2 and M3, the memory cell array 1470 can be configured using only n-type transistors.
  • FIG. 17H shows an example of a gain cell type memory cell of three-transistor one-capacitance element.
  • a memory cell 1478 illustrated in FIG. 17H includes transistors M4 to M6 and a capacitor CC.
  • the capacitive element CC is appropriately provided.
  • the memory cell 1478 is electrically connected to the wirings BIL, RWL, WWL, BGL, and GNDL.
  • the wiring GNDL is a wiring for applying a low level potential. Note that the memory cell 1478 may be electrically connected to the wirings RBL and WBL instead of the wiring BIL.
  • the transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL. Note that the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 may not have a back gate.
  • the transistors M5 and M6 may be n-channel Si transistors or p-channel Si transistors, respectively.
  • the transistors M4 to M6 may be OS transistors.
  • the memory cell array 1470 can be configured using only n-type transistors.
  • the transistor 200 can be used as the transistor M4, the transistor 300 can be used as the transistors M5 and M6, and the capacitive element 100 can be used as the capacitive element CC.
  • the leak current of the transistor M4 can be made very low.
  • peripheral circuit 1411 the memory cell array 1470, and the like described in this embodiment are not limited to the above. Arrangements or functions of these circuits and wirings, circuit elements, and the like connected to the circuits may be changed, deleted, or added as needed.
  • Embodiment 4 In this embodiment mode, an example of a chip 1200 on which the semiconductor device of the present invention is mounted is shown using FIG. A plurality of circuits (systems) are mounted on the chip 1200. As described above, a technology of integrating a plurality of circuits (systems) on one chip may be called a system on chip (SoC).
  • SoC system on chip
  • the chip 1200 includes a central processing unit (CPU) 1211, a graphics processing unit (GPU) 1212, one or more analog operation units 1213, one or more memory controllers 1214, one or more Interface 1215, one or more network circuits 1216, and the like.
  • CPU central processing unit
  • GPU graphics processing unit
  • analog operation units 1213 one or more analog operation units 1213
  • memory controllers 1214 one or more memory controllers 1214
  • Interface 1215 one or more network circuits 1216, and the like.
  • the chip 1200 is provided with a bump (not shown), and is connected to a first surface of a printed circuit board (PCB) 1201 as shown in FIG. 18B. Further, a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201 and are connected to the motherboard 1203.
  • PCB printed circuit board
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221 and a flash memory 1222.
  • a storage device such as a DRAM 1221 and a flash memory 1222.
  • the DOS RAM described in the above embodiment can be used for the DRAM 1221.
  • the NOSRAM described in the above embodiment can be used for the flash memory 1222.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200.
  • the memory the aforementioned NOSRAM or DOSRAM can be used.
  • the GPU 1212 is suitable for parallel calculation of a large number of data, and can be used for image processing and product-sum operation. By providing the image processing circuit and the product-sum operation circuit using the oxide semiconductor of the present invention in the GPU 1212, image processing and product-sum operation can be performed with low power consumption.
  • the wiring between the CPU 1211 and the GPU 1212 can be shortened, and data transfer from the CPU 1211 to the GPU 1212, data transfer between memories of the CPU 1211 and the GPU 1212, And, after the calculation by the GPU 1212, transfer of the calculation result from the GPU 1212 to the CPU 1211 can be performed at high speed.
  • the analog operation unit 1213 includes one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the product-sum operation circuit may be provided in the analog operation unit 1213.
  • the memory controller 1214 has a circuit functioning as a controller of the DRAM 1221 and a circuit functioning as an interface of the flash memory 1222.
  • the interface 1215 includes an interface circuit with an external connection device such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface or the like can be used.
  • the network circuit 1216 includes a network circuit such as a LAN (Local Area Network). It may also have circuitry for network security.
  • LAN Local Area Network
  • the circuits can be formed in the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, there is no need to increase the number of manufacturing processes, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201 provided with the chip 1200 having the GPU 1212, the DRAM 1221, and the motherboard 1203 provided with the flash memory 1222 can be referred to as a GPU module 1204.
  • the GPU module 1204 has a chip 1200 using SoC technology, so its size can be reduced. Moreover, since it is excellent in image processing, it is suitable to use for portable electronic devices, such as a smart phone, a tablet terminal, a laptop PC, and a portable (portable) game machine.
  • a deep neural network DNN
  • CNN convolutional neural network
  • RNN recursive neural network
  • DBM deep layer Boltzmann machine
  • the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module because operations such as DBN can be performed.
  • the semiconductor device described in the above embodiment is, for example, a storage device of various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital camera (including a video camera), a recording and reproducing device, a navigation system, etc.)
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in the above embodiment is applied to various removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • FIG. 19 schematically shows some configuration examples of the removable storage device.
  • the semiconductor device described in the above embodiment is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 19A is a schematic view of a USB memory.
  • the USB memory 1100 includes a housing 1101, a cap 1102, a USB connector 1103, and a substrate 1104.
  • the substrate 1104 is housed in a housing 1101.
  • the memory chip 1105 and the controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1105 or the like of the substrate 1104.
  • FIG. 19B is a schematic view of the appearance of the SD card
  • FIG. 19C is a schematic view of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112 and a substrate 1113.
  • the substrate 1113 is housed in a housing 1111.
  • the memory chip 1114 and the controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip provided with a wireless communication function may be provided over the substrate 1113.
  • data can be read and written from the memory chip 1114 by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1114 or the like of the substrate 1113.
  • FIG. 19 (D) is a schematic view of the appearance of the SSD
  • FIG. 19 (E) is a schematic view of the internal structure of the SSD.
  • the SSD 1150 includes a housing 1151, a connector 1152, and a substrate 1153.
  • the substrate 1153 is housed in a housing 1151.
  • the memory chip 1154, the memory chip 1155, and the controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1154 or the like of the substrate 1153.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • FIG. 20 illustrates a specific example of an electronic device provided with a processor such as a CPU or a GPU, or a chip according to one embodiment of the present invention.
  • the GPU or the chip according to one embodiment of the present invention can be mounted on various electronic devices.
  • the electronic devices include, for example, television devices, desktop or notebook personal computers, monitors for computers, etc., large-sized game machines such as digital signage (Digital Signage), pachinko machines, etc.
  • digital signage Digital Signage
  • pachinko machines large-sized game machines
  • electronic devices equipped with screens, digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, portable information terminals, sound reproduction devices, etc. may be mentioned.
  • artificial intelligence can be mounted on an electronic device by providing the integrated circuit or the chip according to one embodiment of the present invention to the electronic device.
  • the electronic device of one embodiment of the present invention may have an antenna. By receiving the signal with the antenna, display of images, information, and the like can be performed on the display portion.
  • the antenna may be used for contactless power transmission.
  • the electronic device of one embodiment of the present invention includes a sensor (force, displacement, position, velocity, acceleration, angular velocity, rotation number, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, It may have a function of measuring voltage, power, radiation, flow, humidity, inclination, vibration, odor or infrared.
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a calendar, a function of displaying date or time, etc., a function of executing various software (programs), wireless communication A function, a function of reading a program or data recorded in a recording medium, or the like can be provided.
  • FIG. 20 shows an example of the electronic device.
  • FIG. 20A shows a mobile phone (smart phone) which is a type of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display portion 5511.
  • a touch panel is provided in the display portion 5511 as an input interface, and a button is provided in the housing 5510.
  • the information terminal 5500 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention.
  • an application using artificial intelligence for example, an application that recognizes a conversation and displays the content of the conversation on the display unit 5511, recognizes characters, figures, and the like input by the user with respect to a touch panel included in the display unit 5511; An application displayed on the display portion 5511, an application for performing biometric authentication such as fingerprint or voiceprint, and the like can be given.
  • a desktop information terminal 5300 is illustrated in FIG.
  • the desktop information terminal 5300 includes a main body 5301 of the information terminal, a display 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention.
  • applications using artificial intelligence include design support software, text correction software, and menu automatic generation software.
  • new artificial intelligence can be developed.
  • FIGS. 20A and 20B examples of the electronic device
  • an information terminal other than the smartphone and the desktop information terminal may be applied. It can.
  • an information terminal other than a smart phone and a desktop information terminal for example, a PDA (Personal Digital Assistant), a notebook information terminal, a work station, etc. may be mentioned.
  • PDA Personal Digital Assistant
  • FIG. 20C illustrates an electric refrigerator-freezer 5800 which is an example of an electric appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator door 5802, a freezer door 5803 and the like.
  • an electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 is automatically stored in the electric refrigerator-freezer 5800, which automatically generates a menu based on the food stored in the electric refrigerator-freezer 5800, the expiration date of the food, etc. It can have a function of automatically adjusting to the temperature according to the food.
  • the electric refrigerator-freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electronic oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Appliances, washing machines, dryers, audiovisual equipment etc. may be mentioned.
  • FIG. 20D illustrates a portable game console 5200 which is an example of the game console.
  • the portable game machine includes a housing 5201, a display portion 5202, a button 5203, and the like.
  • a low-power consumption portable game device 5200 can be realized. Further, since low power consumption can reduce heat generation from the circuit, it is possible to reduce the influence of heat generation on the circuit itself, peripheral circuits, and modules.
  • a portable game device 5200 having artificial intelligence can be realized.
  • the expressions such as the progress of the game, the behavior and behavior of creatures appearing on the game, and the phenomena occurring on the game are determined by the program possessed by the game.
  • the expression which is not limited to the program of the game becomes possible. For example, it is possible to express that the contents asked by the player, the progress of the game, the time, and the behavior of the person appearing on the game change.
  • FIG. 20D illustrates a portable game machine as an example of a game machine
  • a game machine to which a GPU or a chip of one embodiment of the present invention is applied is not limited to this.
  • a game machine to which the GPU or chip of one embodiment of the present invention is applied for example, a home-use stationary game machine, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a sports facility Pitching machines for batting practice.
  • the GPU or chip of one embodiment of the present invention can be applied to an automobile that is a mobile body and the driver seat area of the automobile.
  • FIG. 20 (E1) shows a car 5700 which is an example of a moving body
  • FIG. 20 (E2) shows a periphery of a windshield in a room of the car
  • FIG. 20E1 shows a display panel 5704 attached to a pillar, in addition to the display panel 5701 attached to a dashboard, the display panel 5702, and the display panel 5703.
  • the display panel 5701 to the display panel 5703 can provide various information by displaying a speedometer, a tachometer, a travel distance, a fuel gauge, a gear state, settings of an air conditioner, and the like.
  • display items, layouts, and the like displayed on the display panel can be appropriately changed in accordance with the user's preference, and design can be enhanced.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the display panel 5704 By projecting an image from an imaging device (not shown) provided in the automobile 5700 on the display panel 5704, it is possible to complement the view (dead angle) blocked by the pillar. That is, by displaying an image from an imaging device provided outside the automobile 5700, a blind spot can be compensated to enhance safety. In addition, by displaying an image that complements the invisible part, it is possible to check the safety more naturally and without discomfort.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or chip of one embodiment of the present invention can be applied as a component of artificial intelligence, for example, the chip can be used for an autonomous driving system of a car 5700. Moreover, the said chip
  • a mobile body is not limited to a motor vehicle.
  • a moving object a train, a monorail, a ship, a flying object (a helicopter, a drone, a plane, a rocket) and the like can also be mentioned, and the chip of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be provided.
  • the GPU or chip of one embodiment of the present invention can be applied to a broadcast system.
  • FIG. 20F schematically shows data transmission in the broadcast system. Specifically, FIG. 20F shows a path until the radio wave (broadcast signal) transmitted from the broadcast station 5680 reaches the television receiver (TV) 5600 of each home.
  • the TV 5600 includes a receiver (not shown), and a broadcast signal received by the antenna 5650 is transmitted to the TV 5600 through the receiver.
  • the antenna 5650 is a UHF (Ultra High Frequency) antenna.
  • a BS ⁇ 110 ° CS antenna, a CS antenna, or the like can be used as the antenna 5650.
  • the radio wave 5675A and the radio wave 5675B are broadcast signals for ground wave broadcasting, and the radio wave tower 5670 amplifies the received radio wave 5675A and transmits the radio wave 5675B.
  • Each household can view terrestrial TV broadcast on the TV 5600 by receiving the radio wave 5675 B by the antenna 5650.
  • the broadcast system is not limited to the terrestrial broadcast shown in FIG. 20F, and may be satellite broadcast using an artificial satellite, data broadcast by an optical line, or the like.
  • the above-described broadcast system may be a broadcast system using artificial intelligence by applying the chip of one embodiment of the present invention.
  • compression of the broadcast data is performed by the encoder, and when the antenna 5650 receives the broadcast data, the decoder of the receiving apparatus included in the TV 5600 Restoration is performed.
  • artificial intelligence for example, in motion compensation prediction which is one of compression methods of an encoder, it is possible to recognize a display pattern included in a display image.
  • intra-frame prediction using artificial intelligence can also be performed.
  • image interpolation processing such as up conversion can be performed in restoration of broadcast data by the decoder.
  • the above-described broadcast system using artificial intelligence is suitable for ultra high definition television (UHDTV: 4K, 8K) broadcast where the amount of broadcast data is increased.
  • the TV 5600 may be provided with a recording device having artificial intelligence.
  • a recording device having artificial intelligence it is possible to automatically record a program according to the user's preference by making the recording device learn the user's preference to the artificial intelligence.
  • the electronic device described in this embodiment the function of the electronic device, the application example of artificial intelligence, the effect thereof, and the like can be combined with the description of other electronic devices as appropriate.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.

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Abstract

要約書 オン電流が大きい半導体装置を提供する。 第1の酸化物と、 第1の酸化物上の第2の酸化物と、 第2の酸化物上の第3の酸化物と、 第3の酸化 物上の第1の絶縁体と、 第1の絶縁体上の導電体と、 第2の酸化物の上面の一部、 第2の酸化物の側 面の一部、 および第3の酸化物の側面の一部と接する第2の絶縁体と、 第2の絶縁体の上面、 および 第3の酸化物の側面の他の一部と接する第3の絶縁体と、 第3の絶縁体上の第4の絶縁体と、 第3の 酸化物の上面、 第1の絶縁体の上面、 導電体の上面、 および第3の絶縁体の上面と接する第5の絶縁 体を有し、第2の酸化物は、第1の領域、第2の領域、第3の領域、第1の領域と第3の領域の間に 位置する第4の領域、および第2の領域と第3の領域の間に位置する第5の領域を有し、導電体は、 第3の領域と重畳するように、 第3の領域の上方に設けられ、 第2の絶縁体は、 第1の領域、 および 第2の領域と接する。

Description

半導体装置、および半導体装置の作製方法
 本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュール、および電子機器に関する。
 なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置(液晶表示装置、発光表示装置など)、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、および電子機器などは、半導体装置を有すると言える場合がある。
 なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関するものである。
 トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、In−Ga−Zn酸化物(以下、IGZOとも呼ぶ。)に関する研究が盛んに行われている。
 IGZOに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、CAAC(c−axis aligned crystalline)構造およびnc(nanocrystalline)構造が見出された(非特許文献1乃至非特許文献3参照。)。非特許文献1および非特許文献2では、CAAC構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、CAAC構造およびnc構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献4および非特許文献5に示されている。
 さらに、IGZOを活性層として用いたトランジスタは極めて低いオフ電流を持ち(非特許文献6参照。)、その特性を利用したLSIおよびディスプレイが報告されている(非特許文献7および非特許文献8参照。)。
S.Yamazaki et al.,"SID Symposium Digest of Technical Papers",2012,volume 43,issue 1,p.183−186 S.Yamazaki et al.,"Japanese Journal of Applied Physics",2014,volume 53,Number 4S,p.04ED18−1−04ED18−10 S.Ito et al.,"The Proceedings of AM−FPD’13 Digest of Technical Papers",2013,p.151−154 S.Yamazaki et al.,"ECS Journal of Solid State Science and Technology",2014,volume 3,issue 9,p.Q3012−Q3022 S.Yamazaki,"ECS Transactions",2014,volume 64,issue 10,p.155−164 K.Kato et al.,"Japanese Journal of Applied Physics",2012,volume 51,p.021201−1−021201−7 S.Matsuda et al.,"2015 Symposium on VLSI Technology Digest of Technical Papers",2015,p.T216−T217 S.Amano et al.,"SID Symposium Digest of Technical Papers",2010,volume 41,issue 1,p.626−629
 本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。または、本発明の一態様は、高い周波数特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
 本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
 なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
 本発明の一態様は、第1の酸化物と、第1の酸化物上の第2の酸化物と、第2の酸化物上の第3の酸化物と、第3の酸化物上の第1の絶縁体と、第1の絶縁体上の導電体と、第2の酸化物の上面の一部、第2の酸化物の側面の一部、および第3の酸化物の側面の一部と接する第2の絶縁体と、第2の絶縁体の上面、および第3の酸化物の側面の他の一部と接する第3の絶縁体と、第3の絶縁体上の第4の絶縁体と、第3の酸化物の上面、第1の絶縁体の上面、導電体の上面、および第3の絶縁体の上面と接する第5の絶縁体を有し、第2の酸化物は、第1の領域、第2の領域、第1の領域と第2の間に位置する第3の領域、第1の領域と第3の領域の間に位置する第4の領域、および第2の領域と第3の領域の間に位置する第5の領域を有し、第1の領域、および第2の領域の抵抗は、第3の領域の抵抗より低く、第4の領域、および第5の領域の抵抗は、第3の領域の抵抗より低く、かつ第1の領域、および第2の領域の抵抗より高く、導電体は、第3の領域と重畳するように、第3の領域の上方に設けられ、第3の酸化物の一部、および第1の絶縁体の一部は、導電体の側面と、第3の絶縁体の側面の間に設けられ、第2の絶縁体は、第1の領域、および第2の領域と接する、半導体装置である。
 上記において、第1の領域、第2の領域、第4の領域、および第5の領域は、リン、およびホウ素の一方を含んでもよい。また、上記において、第1の領域および第2の領域は、第4の領域および第5の領域よりも、リン、またはホウ素を多く含んでもよい。
 また、上記において、第1の領域、第2の領域、第4の領域、および第5の領域は、第3の領域よりも、酸素欠損を多く有してもよい。また、上記において、第1の領域および第2の領域は、第4の領域および第5の領域よりも、酸素欠損を多く有してもよい。
 また、上記において、第1の領域、第2の領域、第4の領域、および第5の領域は、第3の領域よりも、水素を多く有してもよい。また、上記において、第1の領域および第2の領域は、第4の領域および第5の領域よりも、水素を多く有してもよい。
 また、上記において、第3の酸化物は、第4の領域の一部、および第5の領域の一部と重畳することが好ましい。
 本発明の一態様により、オン電流が大きい半導体装置を提供することができる。または、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
 または、長期間においてデータの保持が可能な半導体装置を提供することができる。または、データの書き込み速度が速い半導体装置を提供することができる。または、設計自由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
 なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示す回路図。 本発明の一態様に係る半導体装置の模式図。 本発明の一態様に係る記憶装置の模式図。 本発明の一態様に係る電子機器を示す図。
 以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
 また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
 また、特に上面図(「平面図」ともいう。)や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
 また、本明細書等において、第1、第2等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第1の」を「第2の」または「第3の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
 また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
 例えば、本明細書等において、XとYとが接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接的に接続されている場合と、が、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。
 ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
 また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
 なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、「実効的なチャネル幅」ともいう。)と、トランジスタの上面図において示されるチャネル幅(以下、「見かけ上のチャネル幅」ともいう。)と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
 このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
 本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面TEM像などを解析することなどによって、値を決定することができる。
 なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のDOS(Density of States)が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第1族元素、第2族元素、第13族元素、第15族元素などがある。
 なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
 また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
 また、本明細書等において、「平行」とは、二つの直線が−10度以上10度以下の角度で配置されている状態をいう。したがって、−5度以上5度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−30度以上30度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80度以上100度以下の角度で配置されている状態をいう。したがって、85度以上95度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が60度以上120度以下の角度で配置されている状態をいう。
 なお、本明細書において、バリア膜とは、水、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、当該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
 本明細書等において、金属酸化物(metal oxide)とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む。)、酸化物半導体(Oxide Semiconductorまたは単にOSともいう。)などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、OS FETあるいはOSトランジスタと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
 また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅1μmあたりの電流が、室温において1×10−20A以下、85℃において1×10−18A以下、または125℃において1×10−16A以下であることをいう。
(実施の形態1)
 以下では、本発明の一態様に係るトランジスタ200を有する半導体装置の具体的な構成の一例について、図1乃至図13を用いて説明する。
<半導体装置の構成例>
 図1(A)、図1(B)、および図1(C)は、本発明の一態様に係るトランジスタ200、およびトランジスタ200周辺の上面図および断面図である。
 図1(A)は、トランジスタ200を有する半導体装置の上面図である。また、図1(B)、および図1(C)は、当該半導体装置の断面図である。ここで、図1(B)は、図1(A)にA1−A2の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル長方向の断面図でもある。また、図1(C)は、図1(A)にA3−A4の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル幅方向の断面図でもある。なお、図1(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、図2は、図1(B)における酸化物230bおよびその近傍の拡大図である。
[トランジスタ200]
 図1に示すように、トランジスタ200は、基板(図示しない。)の上に配置された酸化物230aと、酸化物230aの上に配置された酸化物230bと、酸化物230bの上面に、互いに離隔して形成された層252a、および層252bと、酸化物230b上に配置され、層252aと層252bの間に重畳して開口が形成された絶縁体280と、開口の中に配置された導電体260と、酸化物230b、および絶縁体280と、導電体260と、の間に配置された絶縁体250と、酸化物230b、および絶縁体280と、絶縁体250と、の間に配置された酸化物230cと、を有する。ここで、図1(B)(C)に示すように、導電体260の上面は、絶縁体250、絶縁体244、酸化物230c、および絶縁体280の上面と略一致することが好ましい。また、層252aの、酸化物230cと重畳しない領域に層253aが形成されることが好ましい。また、層252bの、酸化物230cと重畳しない領域に層253bが形成されることが好ましい。
 なお、以下において、酸化物230a、酸化物230b、および酸化物230cをまとめて酸化物230という場合がある。また、層252aおよび層252bをまとめて層252という場合がある。また、層253aおよび層253bをまとめて層253という場合がある。
 また、図1に示すように、絶縁体224、酸化物230a、酸化物230b、および酸化物230cと、絶縁体280と、の間に絶縁体244および絶縁体254が配置されることが好ましい。ここで、絶縁体254は、図1(B)(C)に示すように、酸化物230cの側面、層252aの上面と側面、層252bの上面と側面、酸化物230aおよび酸化物230bの側面、ならびに絶縁体224の上面に接することが好ましい。絶縁体244は絶縁体254の上面、および酸化物230cの側面に接して配置されることが好ましい。
 なお、トランジスタ200では、チャネルが形成される領域(以下、チャネル形成領域ともいう。)と、その近傍において、酸化物230a、酸化物230b、および酸化物230cの3層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物230bと酸化物230cの2層構造、または4層以上の積層構造を設ける構成にしてもよい。また、酸化物230a、酸化物230b、および酸化物230cのそれぞれが2層以上の積層構造を有していてもよい。また、トランジスタ200では、導電体260を2層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体260が、単層構造であってもよいし、3層以上の積層構造であってもよい。
 例えば、酸化物230cが第1の酸化物と、第1の酸化物上の第2の酸化物からなる積層構造を有する場合、第1の酸化物は、酸化物230bと同様の組成を有し、第2の酸化物は、酸化物230aと同様の組成を有することが好ましい。
 ここで、導電体260は、トランジスタのゲート電極として機能し、層252aおよび層253a、ならびに層252bおよび層253bは、それぞれソース領域またはドレイン領域として機能する。上記のように、導電体260は、絶縁体280の開口、および層252aと層252bに挟まれた領域に埋め込まれるように形成される。ここで、導電体260、層252aおよび層252bの配置は、絶縁体280の開口に対して、自己整合的に選択される。つまり、トランジスタ200において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体260を位置合わせのマージンを設けることなく形成することができるので、トランジスタ200の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
 また、図1に示すように、導電体260は、絶縁体250の内側に設けられた導電体260aと、導電体260aの内側に埋め込まれるように設けられた導電体260bと、を有することが好ましい。
 また、トランジスタ200は、基板(図示しない。)の上に配置された絶縁体214と、絶縁体214の上に配置された絶縁体216と、絶縁体216に埋め込まれるように配置された導電体205と、絶縁体216と導電体205の上に配置された絶縁体222と、絶縁体222の上に配置された絶縁体224と、を有することが好ましい。絶縁体224の上に酸化物230aが配置されることが好ましい。
 また、トランジスタ200の上に、層間膜として機能する絶縁体274、および絶縁体281が配置されることが好ましい。ここで、絶縁体274は、導電体260、絶縁体250、絶縁体244、酸化物230c、および絶縁体280の上面に接して配置されることが好ましい。
 絶縁体222、絶縁体254、絶縁体244、および絶縁体274は、水素(例えば、水素原子、水素分子など)の拡散を抑制する機能を有することが好ましい。例えば、絶縁体222、絶縁体254、絶縁体244、および絶縁体274は、絶縁体224、絶縁体250、および絶縁体280より水素透過性が低いことが好ましい。また、絶縁体222、絶縁体254、および絶縁体244は、酸素(例えば、酸素原子、酸素分子など)の拡散を抑制する機能を有することが好ましい。例えば、絶縁体222、絶縁体254、および絶縁体244は、絶縁体224、絶縁体250、および絶縁体280より酸素透過性が低いことが好ましい。
 ここで、絶縁体224、酸化物230、および絶縁体250は、絶縁体280および絶縁体281から、絶縁体254、絶縁体244および絶縁体274によって離隔されている。ゆえに、絶縁体280および絶縁体281に含まれる水素などの不純物や、過剰な酸素が、絶縁体224、酸化物230、および絶縁体250に、混入するのを抑制することができる。
 また、トランジスタ200と電気的に接続し、プラグとして機能する導電体240(導電体240a、および導電体240b)が設けられることが好ましい。なお、プラグとして機能する導電体240の側面に接して絶縁体241(絶縁体241a、および絶縁体241b)が設けられる。つまり、絶縁体254、絶縁体244、絶縁体280、絶縁体274、および絶縁体281の開口の内壁に接して絶縁体241が設けられる。また、絶縁体241の側面に接して導電体240の第1の導電体が設けられ、さらに内側に導電体240の第2の導電体が設けられる構成にしてもよい。ここで、導電体240の上面の高さと、絶縁体281の上面の高さは同程度にできる。なお、トランジスタ200では、導電体240の第1の導電体および導電体240の第2の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体240を単層、または3層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
 また、トランジスタ200は、チャネル形成領域を含む酸化物230(酸化物230a、酸化物230b、および酸化物230c)に、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう。)を用いることが好ましい。例えば、酸化物230のチャネル形成領域となる金属酸化物としては、バンドギャップが2eV以上、好ましくは2.5eV以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタの非導通状態におけるリーク電流(オフ電流)を極めて小さくすることができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
 例えば、酸化物230として、In−M−Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種)等の金属酸化物を用いるとよい。特に、元素Mは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物230として、酸化インジウム、酸化亜鉛、In−Ga酸化物、In−Zn酸化物、Ga−Zn酸化物、または酸化ガリウムを用いてもよい。
 ここで、酸化物230は、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで、キャリア密度が増大し、低抵抗化する場合がある。このような元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。また、希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。また、酸化物230は、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を添加してもよい。上述した中でも、添加される元素は、ホウ素、及びリンが好ましい。ホウ素およびリンの添加には、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、設備投資を抑制することができる。上記元素の濃度は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)などを用いて測定すればよい。
 層252は、酸化物230に上記の元素が添加されて形成された層である。図1(B)および図2に示すように、層252aおよび層252bは、導電体260を挟んで対向して形成されており、上面が絶縁体254および酸化物230cと接することが好ましい。上面視において、層252aおよび層252bの導電体260側の側面は、導電体260の側面と一致する、または、層252aおよび層252bの一部が導電体260と重畳する、ことが好ましい。ここで、層252の上記元素の濃度は、酸化物230の層252および層253が形成されていない部分の上記元素の濃度と、同等、またはそれよりも高いことが好ましい。また、層252に含まれる酸素欠損の量は、酸化物230の層252および層253が形成されていない部分の酸素欠損の量と、同等、またはそれよりも高いことが好ましい。これにより、層252は、酸化物230の層252および層253が形成されていない部分と比較して、キャリア密度が大きく、抵抗が低くなる。
 層253は、層252の一部にさらに上記の元素が添加されて形成された層である。図1(B)および図2に示すように、層253は上面が絶縁体254と接することが好ましい。ここで、層253の上記元素の濃度は、層252の上記元素の濃度と、同等、またはそれよりも高いことが好ましい。また、層253に含まれる酸素欠損の量は、層252に含まれる酸素欠損の量と、同等、またはそれよりも高いことが好ましい。これにより、層253は、層252と比較して、キャリア密度が大きく、抵抗が低くなる。
 酸化物230において、導電体260と重畳する領域を領域234とし、層253と重畳する領域を領域231(領域231a、および領域231b)とし、層252と重畳し、かつ層253と重畳しない領域を領域232(領域232a、および領域232b)とする。図2に示すように、領域234は、領域231aと領域231bの間に位置し、領域232aは領域231aと領域234の間に位置し、領域232bは領域231bと領域234の間に位置する。ここで、領域231は、領域234と比較して、キャリア密度が高く、低抵抗な領域である。また、領域232は、領域234と比較して、キャリア密度が高く、低抵抗な領域であり、領域231と比較して、キャリア密度が低く、高抵抗な領域である。よって、領域234はトランジスタ200のチャネル形成領域として機能し、領域231はソース領域またはドレイン領域として機能し、領域232は接合領域として機能する。
 このような構成にすることで、酸化物230のチャネル形成領域とソース領域またはドレイン領域との間に、オフセット領域が形成されるのを防ぎ、実効的なチャネル長が導電体260の幅より大きくなるのを抑制することができる。これにより、トランジスタ200のオン電流を大きくし、S値を良好にし、周波数特性の向上を図ることができる。
 酸化物230にソース領域またはドレイン領域として機能する領域231を形成することで、金属で形成されたソース電極およびドレイン電極を設けることなく、領域231にプラグとして機能する導電体240を接続することができる。酸化物230に接して金属で形成されたソース電極およびドレイン電極を設けると、トランジスタ200の作製工程または後工程において、高温の熱処理を行った場合、金属で形成されたソース電極およびドレイン電極が酸化し、トランジスタ200のオン電流、S値、および周波数特性が劣化する場合がある。しかしながら、本実施の形態に示す半導体装置では、金属で形成されたソース電極およびドレイン電極を設ける必要がない。よって、トランジスタ200の作製工程または後工程において、高温の熱処理を行っても、良好なオン電流、S値、および周波数特性を示す半導体装置を提供することができる。例えば、本実施の形態に示す半導体装置では、トランジスタ200の作製後に、750℃以上800℃以下程度の高温がかかるプロセスを行うことができる。
 また、上記のように、層252および層253に酸素欠損を形成する元素を添加して、熱処理を行うことで、チャネル形成領域として機能する領域234に含まれる水素を、層252および層253に含まれる酸素欠損で捕獲できる場合がある。これにより、トランジスタ200に安定な電気特性を与え、信頼性の向上を図ることができる。
 なお、図2では、層252が、酸化物230bの膜厚方向において、酸化物230bと絶縁体254の界面近傍に形成されているが、これに限られない。例えば、層252は、酸化物230bの膜厚と概略同じ厚さを有していてもよいし、酸化物230aにも、形成されていてもよい。また、図2では、層252が領域231、および領域232に形成されているが、これに限らない。例えば、領域231のみに形成されていてもよいし、領域231と、領域232の一部と、に形成されていてもよいし、領域231と、領域232と、領域234の一部と、に形成されていてもよい。
 また、酸化物230において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化(グラデーションともいう。)していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
 以上より、オン電流が大きいトランジスタを有する半導体装置を提供することができる。または、高い周波数特性を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させた半導体装置を提供することができる。または、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。
 以下では、本発明の一態様に係るトランジスタ200を有する半導体装置の詳細な構成について説明する。
 導電体205は、酸化物230、および導電体260と、重なるように配置する。また、導電体205は、絶縁体216に埋め込まれて設けることが好ましい。ここで、導電体205の上面の平坦性を良好にすることが好ましい。例えば、導電体205上面の平均面粗さ(Ra)を1nm以下、好ましくは0.5nm以下、より好ましくは0.3nm以下にすればよい。これにより、導電体205の上に形成される、絶縁体224の平坦性を良好にし、酸化物230a、酸化物230bおよび酸化物230cの結晶性の向上を図ることができる。
 ここで、導電体260は、第1のゲート(トップゲートともいう。)電極として機能する場合がある。また、導電体205は、第2のゲート(ボトムゲートともいう。)電極として機能する場合がある。その場合、導電体205に印加する電位を、導電体260に印加する電位と、連動させず、独立して変化させることで、トランジスタ200のVthを制御することができる。特に、導電体205に負の電位を印加することにより、トランジスタ200のVthを0Vより大きくし、オフ電流を低減することが可能となる。したがって、導電体205に負の電位を印加したほうが、印加しない場合よりも、導電体260に印加する電位が0Vのときのドレイン電流を小さくすることができる。
 また、導電体205は、酸化物230におけるチャネル形成領域よりも、大きく設けるとよい。特に、図1(C)に示すように、導電体205は、酸化物230のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物230のチャネル幅方向における側面の外側において、導電体205と、導電体260とは、絶縁体を介して重畳していることが好ましい。
 上記構成を有することで、第1のゲート電極としての機能を有する導電体260の電界と、第2のゲート電極としての機能を有する導電体205の電界によって、酸化物230のチャネル形成領域を電気的に取り囲むことができる。
 また、図1(C)に示すように、導電体205は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体205の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体205は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体205を複数のトランジスタで共有する構成にしてもよい。
 また、導電体205は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体205を単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
 また、導電体205の下に水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物の拡散を抑制する機能を有する(上記不純物が透過しにくい。)導電体を用いてもよい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する(上記酸素が透過しにくい。)導電体を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一またはすべての拡散を抑制する機能とする。
 導電体205の下に、酸素の拡散を抑制する機能を有する導電体を用いることにより、導電体205が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電体としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。したがって、導電体205の第1の導電体としては、上記導電性材料を単層または積層とすればよい。
 絶縁体214は、水または水素などの不純物が、基板側からトランジスタ200に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体214は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物の拡散を抑制する機能を有する(上記不純物が透過しにくい。)絶縁性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する(上記酸素が透過しにくい。)絶縁性材料を用いることが好ましい。
 例えば、絶縁体214として、酸化アルミニウムまたは窒化シリコンなどを用いることが好ましい。これにより、水または水素などの不純物が絶縁体214よりも基板側からトランジスタ200側に拡散するのを抑制することができる。または、絶縁体224などに含まれる酸素が、絶縁体214よりも基板側に、拡散するのを抑制することができる。
 また、層間膜として機能する絶縁体216、絶縁体280、および絶縁体281は、絶縁体214よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体216、絶縁体280、および絶縁体281として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを適宜用いればよい。
 また、絶縁体216を積層構造にしてもよい。例えば、絶縁体216において、少なくとも導電体205の側面と接する部分に、絶縁体214と同様の絶縁体を設ける構成にしてもよい。このような構成にすることで、絶縁体216に含まれる酸素によって、導電体205が酸化するのを抑制することができる。あるいは、導電体205により、絶縁体216に含まれる酸素が吸収されるのを抑制することができる。
 絶縁体222および絶縁体224は、ゲート絶縁体としての機能を有する。
 ここで、酸化物230と接する絶縁体224は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体224は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物230に接して設けることにより、酸化物230中の酸素欠損を低減し、トランジスタ200の信頼性を向上させることができる。
 絶縁体224として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、TDS(Thermal Desorption Spectroscopy)分析にて、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm以上、好ましくは1.0×1019atoms/cm以上、さらに好ましくは2.0×1019atoms/cm以上、または3.0×1020atoms/cm以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、または100℃以上400℃以下の範囲が好ましい。
 また、図1(C)に示すように、絶縁体224は、酸化物230bと重ならない領域の膜厚が、それ以外の領域の膜厚より薄くなることが好ましい。このような構成にすることで、導電体260の下端部をより下側に位置させることができるので、第1のゲート電極としての機能する導電体260の電界を、酸化物230の側面に作用させやすくなる。よって、トランジスタ200のオン電流を増大させ、周波数特性を向上させることができる。また、絶縁体224を、酸化物230bおよび酸化物230aと重畳させて、島状に設ける構成にしてもよい。
 絶縁体222は、絶縁体214などと同様に、水または水素などの不純物が、基板側からトランジスタ200に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体222は、絶縁体224より水素透過性が低いことが好ましい。絶縁体222、絶縁体254、絶縁体244、および絶縁体274によって、絶縁体224、酸化物230、および絶縁体250などを囲むことにより、外方から水または水素などの不純物がトランジスタ200に侵入することを抑制することができる。
 さらに、絶縁体222は、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する(上記酸素が透過しにくい。)ことが好ましい。例えば、絶縁体222は、絶縁体224より酸素透過性が低いことが好ましい。絶縁体222が、酸素や不純物の拡散を抑制する機能を有することで、酸化物230が有する酸素が、基板側へ拡散することを低減できるので、好ましい。また、導電体205が、絶縁体224や、酸化物230が有する酸素と反応することを抑制することができる。
 絶縁体222は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。このような材料を用いて絶縁体222を形成した場合、絶縁体222は、酸化物230からの酸素の放出や、トランジスタ200の周辺部から酸化物230への水素等の不純物の混入を抑制する層として機能する。
 または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
 また、絶縁体222は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO)または(Ba,Sr)TiO(BST)などのいわゆるhigh−k材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にhigh−k材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
 なお、絶縁体222、および絶縁体224が、2層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。例えば、絶縁体222の下に絶縁体224と同様の絶縁体を設ける構成にしてもよい。
 酸化物230は、酸化物230aと、酸化物230a上の酸化物230bと、酸化物230b上の酸化物230cと、を有する。酸化物230b下に酸化物230aを有することで、酸化物230aよりも下方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。また、酸化物230b上に酸化物230cを有することで、酸化物230cよりも上方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。
 なお、酸化物230は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物230aに用いる金属酸化物において、構成元素中の元素Mの原子数比が、酸化物230bに用いる金属酸化物における、構成元素中の元素Mの原子数比より、大きいことが好ましい。また、酸化物230aに用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物230bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物230bに用いる金属酸化物において、元素Mに対するInの原子数比が、酸化物230aに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。また、酸化物230cは、酸化物230aまたは酸化物230bに用いることができる金属酸化物を、用いることができる。
 酸化物230a、酸化物230bおよび酸化物230cは、結晶性を有することが好ましく、特に、CAAC−OSを用いることが好ましい。CAAC−OSなどの結晶性を有する酸化物は、不純物や欠陥(酸素欠損など)が少なく、結晶性の高い、緻密な構造を有している。このような酸化物230を有することで、トランジスタ200は、製造工程における高い温度(所謂サーマルバジェット)に対して安定になる。
 また、酸化物230aおよび酸化物230cの伝導帯下端のエネルギーが、酸化物230bの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物230aおよび酸化物230cの電子親和力が、酸化物230bの電子親和力より小さいことが好ましい。この場合、酸化物230cは、酸化物230aに用いることができる金属酸化物を用いることが好ましい。具体的には、酸化物230cに用いる金属酸化物において、構成元素中の元素Mの原子数比が、酸化物230bに用いる金属酸化物における、構成元素中の元素Mの原子数比より、大きいことが好ましい。また、酸化物230cに用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物230bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物230bに用いる金属酸化物において、元素Mに対するInの原子数比が、酸化物230cに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。
 ここで、酸化物230a、酸化物230b、および酸化物230cの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物230a、酸化物230b、および酸化物230cの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物230aと酸化物230bとの界面、および酸化物230bと酸化物230cとの界面において形成される混合層の欠陥準位密度を低くするとよい。
 具体的には、酸化物230aと酸化物230b、酸化物230bと酸化物230cが、酸素以外に共通の元素を有する(主成分とする。)ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物230bがIn−Ga−Zn酸化物の場合、酸化物230aおよび酸化物230cとして、In−Ga−Zn酸化物、Ga−Zn酸化物、酸化ガリウムなどを用いてもよい。また、酸化物230cを積層構造としてもよい。例えば、In−Ga−Zn酸化物と、当該In−Ga−Zn酸化物上のGa−Zn酸化物との積層構造、またはIn−Ga−Zn酸化物と、当該In−Ga−Zn酸化物上の酸化ガリウムとの積層構造を用いることができる。別言すると、In−Ga−Zn酸化物と、Inを含まない酸化物との積層構造を、酸化物230cとして用いても良い。
 具体的には、酸化物230aとして、In:Ga:Zn=1:3:4[原子数比]、または1:1:0.5[原子数比]の金属酸化物を用いればよい。また、酸化物230bとして、In:Ga:Zn=4:2:3[原子数比]、または3:1:2[原子数比]の金属酸化物を用いればよい。また、酸化物230cとして、In:Ga:Zn=1:3:4[原子数比]、In:Ga:Zn=4:2:3[原子数比]、Ga:Zn=2:1[原子数比]、またはGa:Zn=2:5[原子数比]の金属酸化物を用いればよい。また、酸化物230cを積層構造とする場合の具体例としては、In:Ga:Zn=4:2:3[原子数比]と、Ga:Zn=2:1[原子数比]との積層構造、In:Ga:Zn=4:2:3[原子数比]と、Ga:Zn=2:5[原子数比]との積層構造、In:Ga:Zn=4:2:3[原子数比]と、酸化ガリウムとの積層構造などが挙げられる。
 このとき、キャリアの主たる経路は酸化物230bとなる。酸化物230a、酸化物230cを上述の構成とすることで、酸化物230aと酸化物230bとの界面、および酸化物230bと酸化物230cとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ200は高いオン電流、および高い周波数特性を得ることができる。なお、酸化物230cを積層構造とした場合、上述の酸化物230bと、酸化物230cとの界面における欠陥準位密度を低くする効果に加え、酸化物230cが有する構成元素が、絶縁体250側に拡散するのを抑制することが期待される。より具体的には、酸化物230cを積層構造とし、積層構造の上方にInを含まない酸化物を位置させるため、絶縁体250側に拡散しうるInを抑制することができる。絶縁体250は、ゲート絶縁体として機能するため、Inが拡散した場合、トランジスタの特性不良となる。したがって、酸化物230cを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。
 層252aと層252bの間の領域は、絶縁体280の開口に重畳して形成される。これにより、層252aと層252bの間に導電体260を自己整合的に配置することができる。
 絶縁体250は、ゲート絶縁体として機能する。絶縁体250は、酸化物230cの上面に接して配置することが好ましい。絶縁体250は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
 絶縁体250は、絶縁体224と同様に、絶縁体250中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体250の膜厚は、1nm以上20nm以下とするのが好ましい。
 また、絶縁体250と導電体260との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体250から導電体260への酸素拡散を抑制することが好ましい。これにより、絶縁体250の酸素による導電体260の酸化を抑制することができる。
 また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体250に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いhigh−k材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体250と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚(EOT)の薄膜化が可能となる。
 具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。
 導電体260は、図1では2層構造として示しているが、単層構造でもよいし、3層以上の積層構造であってもよい。
 導電体260aは、上述の、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物の拡散を抑制する機能を有する導電体を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
 また、導電体260aが酸素の拡散を抑制する機能を持つことにより、絶縁体250に含まれる酸素により、導電体260bが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
 また、導電体260bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体260は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体260bは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
 また、絶縁体250と導電体260aの間に、酸化物230として用いることができる金属酸化物を設けてもよい。このとき、該金属酸化物は、導電体260と同様にゲート電極として機能する。金属酸化物を設けることにより、絶縁体250、および酸化物230の少なくとも一方に酸素を供給することができ、好ましい。また、該金属酸化物として、酸素の透過を抑制する機能を有する金属酸化物を用いることにより、絶縁体250、または絶縁体280に含まれる酸素によって、導電体260が酸化するのを抑制することができる。あるいは、絶縁体250に含まれる酸素が、導電体260に吸収されることを抑制できる。
 また、図1(A)(C)に示すように、酸化物230bの層253と重ならない領域、言い換えると、酸化物230のチャネル形成領域において、酸化物230の側面が導電体260で覆うように配置されている。これにより、第1のゲート電極としての機能する導電体260の電界を、酸化物230の側面に作用させやすくなる。よって、トランジスタ200のオン電流を増大させ、周波数特性を向上させることができる。
 絶縁体254は、絶縁体214などと同様に、水または水素などの不純物が、絶縁体280側からトランジスタ200に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体254は、絶縁体224より水素透過性が低いことが好ましい。さらに、図1(B)(C)に示すように、絶縁体254は、酸化物230cの側面の一部、層252aの上面と側面、層252bの上面と側面、酸化物230aの側面、ならびに絶縁体224の上面に接することが好ましい。このような構成にすることで、絶縁体280に含まれる水素が、酸化物230a、酸化物230bおよび絶縁体224の上面または側面から酸化物230に侵入するのを抑制することができる。
 さらに、絶縁体254は、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する(上記酸素が透過しにくい。)ことが好ましい。例えば、絶縁体254は、絶縁体280または絶縁体224より酸素透過性が低いことが好ましい。
 絶縁体254は、スパッタリング法を用いて成膜されることが好ましい。絶縁体254を、酸素を含む雰囲気でスパッタリング法を用いて成膜することで、絶縁体224の絶縁体254と接する領域近傍に酸素を添加することができる。これにより、当該領域から、絶縁体224を介して酸化物230中に酸素を供給することができる。ここで、絶縁体254が、上方への酸素の拡散を抑制する機能を有することで、酸素が酸化物230から絶縁体280へ拡散することを防ぐことができる。また、絶縁体222が、下方への酸素の拡散を抑制する機能を有することで、酸素が酸化物230から基板側へ拡散することを防ぐことができる。このようにして、酸化物230のチャネル形成領域に酸素が供給される。これにより、酸化物230の酸素欠損を低減し、トランジスタのノーマリーオン化を抑制することができる。
 絶縁体254としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。
 絶縁体244は、絶縁体214などと同様に、水または水素などの不純物が、絶縁体280側からトランジスタ200に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体244は、絶縁体224より水素透過性が低いことが好ましい。さらに、図1(B)(C)に示すように、絶縁体244は、絶縁体254の上面、および酸化物230cの側面に接するように配置されることが好ましい。この様な構成とすることで、絶縁体280に含まれる水素が、導電体260、酸化物230cおよび絶縁体250の側面から酸化物230に侵入するのを抑制することができる。
 このように、水素に対してバリア性を有する絶縁体254および絶縁体244によって、絶縁体224、絶縁体250、および酸化物230を覆うことで、絶縁体280は、絶縁体224、酸化物230、および絶縁体250と離隔されている。これにより、トランジスタ200の外方から水素などの不純物が浸入することを抑制できるので、トランジスタ200に良好な電気特性および信頼性を与えることができる。
 さらに、絶縁体244は、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する(上記酸素が透過しにくい。)ことが好ましい。例えば、絶縁体244は、絶縁体224より酸素透過性が低いことが好ましい。絶縁体244が、酸素の拡散を抑制する機能を有することで、導電体260が、絶縁体280が有する酸素と反応することを抑制することができる。
 絶縁体244としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。絶縁体244として、組成式がAlNx(xは0より大きく2以下の実数、好ましくは、xは0.5より大きく1.5以下の実数)を満たす窒化物絶縁体を用いることが好ましい。これにより、絶縁性に優れ、且つ熱伝導性に優れた膜とすることができるため、トランジスタ200を駆動したときに生じる熱の放熱性を高めることができる。また、絶縁体244として、窒化アルミニウムチタン、窒化チタンなどを用いることもできる。この場合、スパッタリング法を用いて成膜することで、成膜ガスに酸素またはオゾンなどの酸化性の強いガスを用いずに成膜することができるので、好ましい。また、窒化シリコンまたは窒化酸化シリコンなどを用いることもできる。
 また、絶縁体244としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。この場合、絶縁体244は、ALD法を用いて成膜されることが好ましい。ALD法は、被覆性の良好な成膜法なので、絶縁体244の凹凸によって、段切れなどが形成されるのを防ぐことができる。
 絶縁体280は、絶縁体244および絶縁体254を介して、絶縁体224、および酸化物230上に設けられる。例えば、絶縁体280として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
 絶縁体280中の水または水素などの不純物濃度が低減されていることが好ましい。また、絶縁体280の上面は、平坦化されていてもよい。
 絶縁体274は、絶縁体214などと同様に、水または水素などの不純物が、上方から絶縁体280に混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体274としては、例えば、絶縁体214、絶縁体254等に用いることができる絶縁体を用いればよい。
 また、絶縁体274の上に、層間膜として機能する絶縁体281を設けることが好ましい。絶縁体281は、絶縁体224などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
 また、絶縁体281、絶縁体274、絶縁体280、および絶縁体244に形成された開口に、導電体240aおよび導電体240bを配置する。導電体240aおよび導電体240bは、導電体260を挟んで対向して設ける。なお、導電体240aおよび導電体240bの上面の高さは、絶縁体281の上面と、同一平面上としてもよい。
 なお、絶縁体281、絶縁体274、絶縁体280、および絶縁体244の開口の内壁に接して、絶縁体241aが設けられ、その側面に接して導電体240aの第1の導電体が形成されている。当該開口の底部の少なくとも一部には層253aが位置しており、導電体240aが層253aと接する。同様に、絶縁体281、絶縁体274、絶縁体280、および絶縁体244の開口の内壁に接して、絶縁体241bが設けられ、その側面に接して導電体240bの第1の導電体が形成されている。当該開口の底部の少なくとも一部には層253bが位置しており、導電体240bが層253bと接する。
 導電体240aおよび導電体240bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体240aおよび導電体240bは積層構造としてもよい。
 また、導電体240を積層構造とする場合、酸化物230a、酸化物230b、絶縁体244、絶縁体280、絶縁体274、絶縁体281と接する導電体には、上述の、水または水素などの不純物の拡散を抑制する機能を有する導電体を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の拡散を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体280に添加された酸素が導電体240aおよび導電体240bに吸収されるのを防ぐことができる。また、絶縁体281より上層から水または水素などの不純物が、導電体240aおよび導電体240bを通じて酸化物230に混入するのを抑制することができる。
 絶縁体241aおよび絶縁体241bとしては、絶縁体214等に用いることができる絶縁体、例えば、酸化アルミニウムまたは窒化シリコンなどを用いればよい。絶縁体241aおよび絶縁体241bは、絶縁体254および絶縁体244に接して設けられるので、絶縁体280などから水または水素などの不純物が、導電体240aおよび導電体240bを通じて酸化物230に混入するのを抑制することができる。また、絶縁体280に含まれる酸素が導電体240aおよび導電体240bに吸収されるのを防ぐことができる。
 絶縁体241aおよび絶縁体241bの形成には、ALD法やCVD法を用いることができる。
 また、図示しないが、導電体240aの上面、および導電体240bの上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
 また、図示しないが、当該導電体を覆うように、抵抗率が1.0×1013Ωcm以上1.0×1015Ωcm以下、好ましくは5.0×1013Ωcm以上5.0×1014Ωcm以下の絶縁体を設けることが好ましい。当該導電体上に上記のような抵抗率を有する絶縁体を設けることで、当該絶縁体は、絶縁性を維持しつつ、トランジスタ200、当該導電体等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタや、該トランジスタを有する電子機器の特性不良や静電破壊を抑制することができ、好ましい。
<半導体装置の構成材料>
 以下では、半導体装置に用いることができる構成材料について説明する。
<<基板>>
 トランジスタ200を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、SOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
<<絶縁体>>
 絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
 例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、high−k材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
 また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
 また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
 また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体(絶縁体214、絶縁体222、絶縁体254、絶縁体244、および絶縁体274など)で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、または酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコンまたは窒化シリコンなどの金属窒化物を用いることができる。
 また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物230と接する構造とすることで、酸化物230が有する酸素欠損を補償することができる。
<<導電体>>
 導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
 また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
 なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
 特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
<<金属酸化物>>
 酸化物230として、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう)を用いることが好ましい。以下では、本発明に係る酸化物230に適用可能な金属酸化物について説明する。
 酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
 ここでは、酸化物半導体が、インジウム、元素Mおよび亜鉛を有するIn−M−Zn酸化物である場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。
 なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。
 酸化物半導体は、単結晶酸化物半導体と、非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、多結晶酸化物半導体、および非晶質酸化物半導体などが知られている。
 トランジスタの半導体に用いる酸化物半導体として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶酸化物半導体の薄膜または多結晶酸化物半導体の薄膜が挙げられる。しかしながら、単結晶酸化物半導体の薄膜または多結晶酸化物半導体の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
 2009年に、CAAC構造を有するIn−Ga−Zn酸化物(CAAC−IGZOと呼ぶ。)が発見されたことが、非特許文献1および非特許文献2で報告されている。ここでは、CAAC−IGZOは、c軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、CAAC−IGZOを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
 また、2013年には、nc構造を有するIn−Ga−Zn酸化物(nc−IGZOと呼ぶ。)が発見された(非特許文献3参照。)。ここでは、nc−IGZOは、微小な領域(例えば、1nm以上3nm以下の領域)において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
 非特許文献4および非特許文献5では、上記のCAAC−IGZO、nc−IGZO、および結晶性の低いIGZOのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いIGZOの薄膜において、電子線が照射される前でさえ、1nm程度の結晶性IGZOが観察されている。よって、ここでは、IGZOにおいて、完全な非晶質構造(completely amorphous structure)の存在を確認できなかった、と報告されている。さらに、結晶性の低いIGZOの薄膜と比べて、CAAC−IGZOの薄膜およびnc−IGZOの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、CAAC−IGZOの薄膜またはnc−IGZOの薄膜を用いることが好ましい。
 酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さい、具体的には、トランジスタのチャネル幅1μmあたりのオフ電流がyA/μm(10−24A/μm)オーダである、ことが非特許文献6に示されている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のCPUなどが開示されている(非特許文献7参照。)。
 また、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置への応用が報告されている(非特許文献8参照。)。表示装置では、表示される画像が1秒間に数十回切り換っている。1秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ(IDS)駆動と呼ぶ。
 CAAC構造およびnc構造の発見は、CAAC構造またはnc構造を有する酸化物半導体を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置およびLSIへの応用研究が進められている。
[金属酸化物の構成]
 以下では、本発明の一態様で開示されるトランジスタに用いることができるCAC(Cloud−Aligned Composite)−OSの構成について説明する。
 なお、本明細書等において、CAAC(c−axis aligned crystal)、及びCAC(Cloud−Aligned Composite)と記載する場合がある。なお、CAACは結晶構造の一例を表し、CACは機能、または材料の構成の一例を表す。
 CAC−OSまたはCAC−metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC−OSまたはCAC−metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(またはホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC−OSまたはCAC−metal oxideに付与することができる。CAC−OSまたはCAC−metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
 また、CAC−OSまたはCAC−metal oxideは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
 また、CAC−OSまたはCAC−metal oxideにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。
 また、CAC−OSまたはCAC−metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC−OSまたはCAC−metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC−OSまたはCAC−metal oxideをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
 すなわち、CAC−OSまたはCAC−metal oxideは、マトリックス複合材(matrix composite)、または金属マトリックス複合材(metal matrix composite)と呼称することもできる。
[金属酸化物の構造]
 酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC−OS(c−axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)および非晶質酸化物半導体などがある。
 CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
 ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、CAAC−OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリーともいう)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
 また、CAAC−OSは、インジウム、および酸素を有する層(以下、In層)と、元素M、亜鉛、および酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。
 CAAC−OSは結晶性の高い酸化物半導体である。一方、CAAC−OSは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。従って、CAAC−OSを有する酸化物半導体は、物理的性質が安定する。そのため、CAAC−OSを有する酸化物半導体は熱に強く、信頼性が高い。
 nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。
 a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a−like OSは、鬆または低密度領域を有する。即ち、a−like OSは、nc−OSおよびCAAC−OSと比べて、結晶性が低い。
 酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有していてもよい。
[酸化物半導体を有するトランジスタ]
 続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
 なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
 また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が8×1011/cm未満、好ましくは1×1011/cm未満、さらに好ましくは1×1010/cm未満であり、1×10−9/cm以上とすればよい。
 また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
 また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
 従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
[不純物]
 ここで、酸化物半導体中における各不純物の影響について説明する。
 酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、2×1018atoms/cm以下、好ましくは2×1017atoms/cm以下とする。
 また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm以下、好ましくは2×1016atoms/cm以下にする。
 また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、SIMSにおいて、5×1019atoms/cm未満、好ましくは5×1018atoms/cm以下、より好ましくは1×1018atoms/cm以下、さらに好ましくは5×1017atoms/cm以下とする。
 また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、SIMSにより得られる水素濃度を、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満、より好ましくは5×1018atoms/cm未満、さらに好ましくは1×1018atoms/cm未満とする。
 不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
[真空ベークの効果]
 ここでは、金属酸化物に含まれる、弱いZn−O結合について説明し、該結合を構成する酸素原子および亜鉛原子を低減する方法の一例について示す。
 金属酸化物を用いたトランジスタにおいて、トランジスタの電気特性の不良に繋がる欠陥の一例として酸素欠損がある。例えば、膜中に酸素欠損が含まれている金属酸化物を用いたトランジスタは、閾値電圧がマイナス方向に変動しやすく、ノーマリーオン特性となりやすい。これは、金属酸化物に含まれる酸素欠損に起因したドナーが生成され、キャリア濃度が増加するためである。トランジスタがノーマリーオン特性を有すると、動作時に動作不良が発生しやすくなる、または非動作時の消費電力が高くなるなどの、様々な問題が生じる。
 また、モジュールを作製するための接続配線を形成する工程における熱履歴(サーマルバジェット)により、閾値電圧の変動、寄生抵抗の増大、などのトランジスタの電気特性の劣化、該電気特性の劣化に伴う電気特性のばらつきの増大、などの問題がある。これらの問題は、製造歩留りの低下に直結するため、対策の検討は重要である。また、長期間の使用によって起こるトランジスタの特性変化(経年変化)を短時間で評価することができるストレス試験でも電気特性の劣化が生じる。該電気特性の劣化は、製造の過程で行われる高温処理、またはストレス試験時に与えられる電気的なストレスによって金属酸化物中の酸素が欠損することに起因すると推測される。
 金属酸化物中には、金属原子との結合が弱く、酸素欠損となりやすい酸素原子が存在する。特に、金属酸化物がIn−Ga−Zn酸化物である場合は、亜鉛原子と酸素原子とが弱い結合(弱いZn−O結合、ともいう)を形成しやすい。ここで、弱いZn−O結合とは、製造の過程で行われる高温処理、またはストレス試験時に与えられる電気的なストレスによって切断される程度の強さで結合した、亜鉛原子と酸素原子の間に生じる結合である。弱いZn−O結合が金属酸化物中に存在すると、熱履歴または電流ストレスによって、該結合が切断され、酸素欠損が形成される。酸素欠損が形成されることにより、熱履歴に対する耐性、ストレス試験における耐性などといった、トランジスタの安定性が低下する。
 亜鉛原子と多く結合している酸素原子と、該亜鉛原子との間に生じる結合は、弱いZn−O結合である場合がある。ガリウム原子と比べて、亜鉛原子は、酸素原子との結合が弱い。したがって、亜鉛原子と多く結合している酸素原子は欠損しやすい。すなわち、亜鉛原子と酸素原子との間に生じる結合は、その他の金属との結合よりも弱いと推測される。
 また、金属酸化物中に不純物が存在する場合、弱いZn−O結合が形成されやすいと推測される。金属酸化物中の不純物としては、例えば、水分子や水素がある。金属酸化物中に水分子や水素が存在することで、水素原子が、金属酸化物を構成する酸素原子と結合する(OH結合ともいう。)場合がある。金属酸化物を構成する酸素原子は、In−Ga−Zn酸化物が単結晶である場合、金属酸化物を構成する金属原子4つと結合している。しかしながら、水素原子と結合した酸素原子は、2つまたは3つの金属原子と結合している場合がある。酸素原子に結合している金属原子の数が減少することで、該酸素原子は欠損しやすくなる。なお、OH結合を形成している酸素原子に亜鉛原子が結合している場合、該酸素原子と該亜鉛原子との結合は弱いと推測される。
 また、弱いZn−O結合は、複数のナノ結晶が連結する領域に存在する歪みに形成される場合がある。ナノ結晶は六角形を基本とするが、該歪みにおいて、五角形、および七角形などの格子配列を有する。該歪みでは、原子間の結合距離が一様でないため、弱いZn−O結合が形成されていると推測される。
 また、弱いZn−O結合は、金属酸化物の結晶性が低い場合に形成されやすいと推測される。金属酸化物の結晶性が高い場合、金属酸化物を構成する亜鉛原子は、酸素原子4つまたは5つと結合している。しかし、金属酸化物の結晶性が低くなると、亜鉛原子と結合する酸素原子の数が減少する傾向がある。亜鉛原子に結合する酸素原子の数が減少すると、該亜鉛原子は欠損しやすくなる。すなわち、亜鉛原子と酸素原子との間に生じる結合は、単結晶で生じる結合よりも弱いと推測される。
 上記の弱いZn−O結合を構成する酸素原子および亜鉛原子を低減することで、熱履歴または電流ストレスによる酸素欠損の形成を抑制し、トランジスタの安定性を向上させることができる。なお、弱いZn−O結合を構成する酸素原子のみを低減し、弱いZn−O結合を構成する亜鉛原子が減少しない場合、該亜鉛原子近傍に酸素原子を供給すると、弱いZn−O結合が再形成される場合がある。したがって、弱いZn−O結合を構成する亜鉛原子および酸素原子を低減することが好ましい。
 弱いZn−O結合を構成する酸素原子および亜鉛原子を低減する方法の一つとして、金属酸化物を成膜した後、真空ベークを実施する方法が挙げられる。真空ベークとは、真空雰囲気下で行う加熱処理のことである。真空雰囲気は、ターボ分子ポンプ等で排気を行うことで維持される。なお、処理室の圧力は、1×10−2Pa以下、好ましくは1×10−3Pa以下とすればよい。また、加熱処理時の基板の温度は、300℃以上、好ましくは400℃以上とすればよい。
 真空ベークを実施することで、弱いZn−O結合を構成する酸素原子および亜鉛原子を低減することができる。また、真空ベークによって金属酸化物に熱が与えられるため、弱いZn−O結合を構成する酸素原子および亜鉛原子を低減した後、金属酸化物を構成する原子が再配列することで、4つの金属原子と結合している酸素原子が増える。したがって、弱いZn−O結合を構成する酸素原子および亜鉛原子を低減するとともに、弱いZn−O結合が再形成されるのを抑制することができる。
 また、金属酸化物中に不純物が存在する場合、真空ベークを実施することで、金属酸化物中の水分子または水素を放出し、OH結合を低減することができる。金属酸化物中のOH結合が減少することで、4つの金属原子と結合している酸素原子の割合が増える。また、水分子または水素が放出される際、金属酸化物を構成する原子が再配列することで、4つの金属原子と結合している酸素原子が増える。したがって、弱いZn−O結合が再形成されるのを抑制することができる。
 以上のように、金属酸化物を成膜した後、真空ベークを実施することで、弱いZn−O結合を構成する酸素原子および亜鉛原子を低減することができる。したがって、該工程により、トランジスタの安定性を向上することができる。また、トランジスタの安定性が向上することで、材料や形成方法の選択の自由度が高くなる。
<半導体装置の作製方法>
 次に、図1に示す、本発明の一態様に係るトランジスタ200を有する半導体装置について、作製方法を図3乃至図11を用いて説明する。また、図3乃至図11において、各図の(A)は上面図を示す。また、各図の(B)は、(A)に示すA1−A2の一点鎖線で示す部位に対応する断面図であり、トランジスタ200のチャネル長方向の断面図でもある。また、各図の(C)は、(A)にA3−A4の一点鎖線で示す部位に対応する断面図であり、トランジスタ200のチャネル幅方向の断面図でもある。なお、各図の(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
 まず、基板(図示しない。)を準備し、当該基板上に絶縁体214を成膜する(図3参照。)。絶縁体214の成膜は、スパッタリング法、化学気相成長(CVD:Chemical Vapor Deposition)法、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法、パルスレーザ堆積(PLD:Pulsed Laser Deposition)法、またはALD(Atomic Layer Deposition)法などを用いて行うことができる。
 なお、CVD法は、プラズマを利用するプラズマCVD(PECVD:Plasma Enhanced CVD)法、熱を利用する熱CVD(TCVD:Thermal CVD)法、光を利用する光CVD(Photo CVD)法などに分類できる。さらに用いる原料ガスによって金属CVD(MCVD:Metal CVD)法、有機金属CVD(MOCVD:Metal Organic CVD)法に分けることができる。
 プラズマCVD法は、比較的低温で高品質の膜が得られる。また、熱CVD法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子(トランジスタ、容量素子など)などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱CVD法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱CVD法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
 また、ALD法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、および低温での成膜が可能、などの効果がある。また、ALD法には、プラズマを利用した成膜方法PEALD(Plasma Enhanced ALD)法も含まれる。プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ALD法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ALD法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、X線光電子分光法(XPS:X−ray Photoelectron Spectroscopy)を用いて行うことができる。
 CVD法およびALD法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ALD法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ALD法は、比較的成膜速度が遅いため、成膜速度の速いCVD法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
 CVD法およびALD法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、CVD法およびALD法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、CVD法およびALD法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
 本実施の形態では、絶縁体214として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体214は、多層構造としてもよい。例えば、スパッタリング法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、ALD法によって酸化アルミニウムを成膜する構造としてもよい。または、ALD法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
 次に絶縁体214上に、導電体205となる導電膜を成膜する。導電体205となる導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。また、導電体205となる導電膜は、多層膜とすることができる。本実施の形態では、導電体205となる導電膜としてタングステンを成膜する。
 次に、リソグラフィー法を用いて、導電体205となる導電膜を加工し、導電体205を形成する。
 なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、KrFエキシマレーザ光、ArFエキシマレーザ光、EUV(Extreme Ultraviolet)光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体(例えば水)を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
 また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体205となる導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電体205となる導電膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電体205となる導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
 ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ(CCP:Capacitively Coupled Plasma)エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)エッチング装置などを用いることができる。
 次に、絶縁体214上、導電体205上に絶縁体216となる絶縁膜を成膜する。該絶縁膜は、導電体205の上面、および側面と接するように形成する。絶縁体216となる絶縁体の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。本実施の形態では、絶縁体216となる絶縁膜として、CVD法によって酸化シリコンを成膜する。
 ここで、絶縁体216となる絶縁膜の膜厚は、導電体205の膜厚以上とすることが好ましい。例えば、導電体205の膜厚を1とすると、絶縁体216となる絶縁膜の膜厚は、1以上3以下とする。本実施の形態では、導電体205の膜厚を150nmとし、絶縁体216となる絶縁膜の膜厚を350nmとする。
 次に、絶縁体216となる絶縁膜にCMP(Chemical Mechanical Polishing)処理を行うことで、絶縁体216となる絶縁膜の一部を除去し、導電体205の表面を露出させる。これにより、上面が平坦な、導電体205と、導電体205の側面と接する絶縁体216を形成することができる(図3参照。)。絶縁体216と導電体205の上面の平坦性を向上させることにより、酸化物230b、酸化物230cを形成するCAAC−OSの結晶性を向上させることができる。
 なお、絶縁体216および導電体205の作製方法は上記に限られるものではない。例えば、絶縁体214の上に絶縁体216となる絶縁膜を成膜し、当該絶縁膜に開口を設け、当該開口に埋め込むように導電体205を形成してもよい。
 次に、絶縁体216、および導電体205上に絶縁体222を成膜する。絶縁体222として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体222が、水素および水に対するバリア性を有することで、トランジスタ200の周辺に設けられた構造体に含まれる水素、および水が、絶縁体222を通じてトランジスタ200の内側へ拡散することが抑制され、酸化物230中の酸素欠損の生成を抑制することができる。
 絶縁体222の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。
 次に、絶縁体222上に絶縁体224を成膜する。絶縁体224の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。
 続いて、加熱処理を行うと好ましい。加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下、さらに好ましくは320℃以上450℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを10ppm以上、1%以上、もしくは10%以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上、または10%以上含む雰囲気で加熱処理を行ってもよい。
 本実施の形態では、加熱処理として、絶縁体224の成膜後に窒素雰囲気にて400℃の温度で1時間の処理を行う。当該加熱処理によって、絶縁体224に含まれる水、水素などの不純物を除去することなどができる。また、加熱処理は、絶縁体222の成膜後などのタイミングで行うこともできる。
 ここで、絶縁体224に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にRF(Radio Frequency)を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にRFを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体224内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体224に含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
 次に、絶縁体224上に、酸化物230aとなる酸化膜230A、および酸化物230bとなる酸化膜230Bを順に成膜する(図3参照。)。なお、上記酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜230A、および酸化膜230B上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜230Aと酸化膜230Bとの界面近傍を清浄に保つことができる。
 酸化膜230A、および酸化膜230Bの成膜はスパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。
 例えば、酸化膜230A、および酸化膜230Bをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のIn−M−Zn酸化物ターゲットなどを用いることができる。また、ターゲットには、直流(DC)電源または、高周波(RF)電源などの交流(AC)電源が接続され、ターゲットの電気伝導度に応じて、必要な電力を印加することができる。
 特に、酸化膜230Aの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体224に供給される場合がある。したがって、酸化膜230Aのスパッタリングガスに含まれる酸素の割合は70%以上、好ましくは80%以上、より好ましくは100%とすればよい。
 また、酸化膜230Bをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を1%以上30%以下、好ましくは5%以上20%以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。ただし、本発明の一態様はこれに限定されない。酸化物230bとなる酸化膜をスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、30%を超えて100%以下、好ましくは70%以上100%以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。
 本実施の形態では、酸化膜230Aとして、スパッタリング法によって、In:Ga:Zn=1:1:0.5[原子数比](2:2:1[原子数比])、あるいは1:3:4[原子数比]のターゲットを用いて成膜する。また、酸化膜230Bとして、スパッタリング法によって、In:Ga:Zn=4:2:4.1[原子数比]のターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物230に求める特性に合わせて形成するとよい。
 ここで、絶縁体222、絶縁体224、酸化膜230A、および酸化膜230Bを、大気に暴露することなく成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。
 次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることができる。加熱処理によって、酸化膜230A、および酸化膜230B中の水、水素などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて400℃の温度で1時間の処理を行った後に、連続して酸素雰囲気にて400℃の温度で1時間の処理を行う。
 次に、酸化膜230A、および酸化膜230Bを島状に加工して、酸化物230a、および酸化物230bを形成する。なお、当該工程において、絶縁体224の酸化物230aと重ならない領域の膜厚が薄くなることがある(図4参照。)。
 ここで、酸化物230a、および酸化物230bは、少なくとも一部が導電体205と重なるように形成する。また、酸化物230a、および酸化物230bの側面と絶縁体222の上面のなす角が低い角度になる構成にしてもよい。その場合、酸化物230a、および酸化物230bの側面と絶縁体222の上面のなす角は60°以上70°未満が好ましい。この様な形状とすることで、これより後の工程において、絶縁体254などの被覆性が向上し、鬆などの欠陥を低減することができる。または、酸化物230bの側面は、絶縁体222の上面に対し、概略垂直にしてもよい。酸化物230a、および酸化物230bの側面が、絶縁体222の上面に対し、概略垂直であることで、複数のトランジスタ200を設ける際に、小面積化、高密度化が可能となる。
 また、酸化物230bの側面と酸化物230bの上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい(以下、ラウンド状ともいう)。湾曲面は、例えば、酸化物230b層の端部において、曲率半径が、3nm以上10nm以下、好ましくは、5nm以上6nm以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
 なお、酸化膜230A、および酸化膜230Bの加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
 また、ドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物230a、および酸化物230bなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
 上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、または熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
 ウェット洗浄としては、シュウ酸、リン酸、またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水または炭酸水を用いた超音波洗浄を行う。
 続いて、加熱処理を行ってもよい。加熱処理の条件は、前述の加熱処理の条件を用いることができる。
 次に、絶縁体224、酸化物230a、および酸化物230bの上に、ダミーゲート層262Aとなるダミーゲート膜を成膜する(図5参照。)。
 ダミーゲート層262Aとなるダミーゲート膜は、加工してダミーゲートとして使用する。ダミーゲートとは、仮のゲート電極のことである。つまり、ダミーゲート層262Aとなるダミーゲート膜を加工することで、仮のゲート電極を形成し、後の工程において該ダミーゲートを除去し、代わりに導電膜等によるゲート電極を形成する。従って、ダミーゲート層262Aとなるダミーゲート膜は微細加工が容易であり、かつ、除去も容易な膜を用いることが好ましい。
 ダミーゲート層262Aとなるダミーゲート膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。例えば、絶縁体、半導体、または導電体を用いることができる。具体的には、ポリシリコン、微結晶シリコン、アモルファスシリコンなどのシリコン、アルミニウム、チタン、タングステンなどの金属膜などを用いればよい。または、塗布法を用いて、炭素を含む膜、SOG(Spin On Glass)、樹脂膜などを形成しても良い。例えば、フォトレジスト、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。SOG、樹脂膜を塗布法によって形成することで、ダミーゲート膜の表面を平坦にすることができる。このように、ダミーゲート膜の表面を平坦にすることで、微細加工が容易となり、さらに、除去も容易である。
 また、ダミーゲート層262Aとなるダミーゲート膜は、異なる膜種を用いて多層膜とすることもできる。例えば、ダミーゲート層262Aとなるダミーゲート膜を導電膜と該導電膜上に樹脂膜を形成する2層構造の膜とすることができる。ダミーゲート膜をこのような構造とすることで、例えば、後のCMP工程において、該導電膜がCMP処理のストッパ膜として機能する場合がある。または、CMP処理の終点検出が可能となる場合があり、加工ばらつきの低減が可能となる場合がある。
 次に、リソグラフィー法によって、ダミーゲート層262Aとなるダミーゲート膜をエッチングし、ダミーゲート層262Aを形成する(図5参照。)。ダミーゲート層262Aは、少なくとも一部が、導電体205および酸化物230と重なるように形成する。
 次に、ダミーゲート層262Aをマスクとして、酸化物230bにドーパント256を添加する(図5参照。)。これにより、酸化物230bのダミーゲート層262Aと重畳していない領域に、ドーパント256を含む、層252aおよび層252bが形成される。このように、ダミーゲート層262Aのチャネル長方向の長さによって、層252aと層252bの間の距離、つまりチャネル長を制御することができる。
 ドーパント256の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
 ドーパント256としては、上述の酸素欠損を形成する元素、または酸素欠損と結合する元素などを用いればよい。このような元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。また、希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。また、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を添加してもよい。上述した中でもドーパント256としては、ホウ素、及びリンが好ましい。ホウ素、リンをドーパント256として用いる場合、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、設備投資を抑制することができる。
 また、図5では、ドーパント256を絶縁体214の上面に略垂直に添加しているが、これに限られず、ドーパント256の添加を絶縁体214の上面に対して傾斜させて行ってもよい。絶縁体214の上面に対して傾斜させてドーパントを添加させることにより、ダミーゲート層262Aと重畳する領域の一部にも層252aおよび層252bを形成することができる場合がある。
 次に、酸化物230a、酸化物230b、およびダミーゲート層262Aを覆って、絶縁膜254Aを成膜する(図6参照。)。絶縁膜254Aの成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて成膜することができる。
 絶縁膜254Aは、水素などの不純物や、酸素の拡散を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、スパッタリング法によって、酸化アルミニウム膜を成膜することが好ましい。スパッタリング法によって、酸素を含むガスを用いて酸化アルミニウム膜を成膜することによって、絶縁体224中へ酸素を注入することができる。つまり、絶縁体224は過剰酸素を有することができる。
 また、絶縁膜254Aとして、高温で基板加熱を行いながら、酸化アルミニウムを成膜してもよい。絶縁膜254A成膜時の基板加熱温度は、200℃以上、好ましくは250℃以上、より好ましくは350℃以上にすればよい。このとき、絶縁膜254Aを成膜する前に、ALD法を用いて酸化アルミニウムを成膜しておくことにより、上記の温度で絶縁膜254Aを成膜したときに、ダミーゲート層262Aが変形することを防ぐことができる。
 次に、ダミーゲート層262Aおよび絶縁膜254Aのダミーゲート層262Aと接する部分をマスクとして、酸化物230bにドーパント257を添加する(図6参照。)。これにより、酸化物230bの該マスクと重畳していない領域に、ドーパント257を含む、層253aおよび層253bが形成される。このように、絶縁膜254Aの膜厚によって、層252の中で層253が形成されていない部分(図2に示す領域232aおよび領域232bに相当する。)のチャネル長方向の長さを制御することができる。
 ドーパント257の添加方法は、上記のドーパント256の添加方法と同様の方法を用いることができる。このとき、ドーパント257が、絶縁膜254Aのダミーゲート層262Aと接していない部分を貫通できるように、十分なエネルギーを与えることが好ましい。また、ドーパント257としては、ドーパント256と同様に、上述の酸素欠損を形成する元素、または酸素欠損と結合する元素などを用いればよい。
 また、図6では、ドーパント257を絶縁体214の上面に略垂直に添加しているが、これに限られず、ドーパント257の添加を絶縁体214の上面に対して傾斜させて行ってもよい。絶縁体214の上面に対して傾斜させてドーパントを添加させることにより、絶縁膜254Aのダミーゲート層262Aと接する部分と重畳する領域の一部にも層253aおよび層253bを形成することができる場合がある。
 また、本実施の形態の作成方法では、ドーパント257は、絶縁膜254Aを介して酸化物230に添加される。当該作成方法とすることで、絶縁膜254Aにもドーパント257が添加される。すなわち、酸化物230、及び絶縁膜254Aの双方がドーパント257に含まれる元素を有する。また、絶縁膜254Aが過剰酸素を有する場合、ドーパント257によって、外部への過剰酸素の拡散を抑制できる場合がある。
 なお、本実施の形態においては、ドーパント257の添加を絶縁膜254Aの成膜後に行ったが、これに限られるものではない。例えば、後述する絶縁膜244Aの成膜後にドーパント257の添加を行ってもよい。これにより、酸化物230bのダミーゲート層262A、絶縁膜254Aの基板垂直方向に延伸する部分、および絶縁膜244Aの基板垂直方向に延伸する部分と重畳していない領域に、ドーパント257を含む、層253aおよび層253bが形成される。
 以上のように、層252および層253を形成することにより、後の工程で形成する導電体260を、層252aおよび層253aと、層252bおよび層253bと、の間に自己整合的に配置することができる。
 次に、絶縁膜254Aの上に絶縁膜244Aを成膜する(図7参照。)。絶縁膜244Aの成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて成膜することができる。
 絶縁膜244Aは、水素などの不純物や、酸素の拡散を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ALD法によって、酸化アルミニウム膜を成膜することが好ましい。被覆性に優れたALD法を用いることで、ダミーゲート層262Aなどにより形成された段差部においても、均一な厚さを有する絶縁膜244Aを形成することができる。また、ALD法を用いることで、緻密な薄膜を成膜することができる。このように被覆性に優れ、緻密な薄膜を成膜することが出来るので、例えば、絶縁膜254Aにボイドやピンホールなどの欠陥が生じても、絶縁膜244Aによって覆うことができる。
 また、絶縁膜244Aとして、窒化アルミニウム、窒化シリコン、窒化酸化シリコンなどを、成膜してもよい。例えば、絶縁膜244Aとして、アルミニウムターゲットを用いた反応性スパッタリングで、窒化アルミニウム膜を成膜する場合、成膜ガスの全流量に対する窒素ガスの流量を30%以上100%以下、好ましくは40%以上100%以下、より好ましくは50%以上100%以下とすることが好ましい。
 以上により、絶縁体224に含まれる過剰酸素が外方へ拡散することを防止し、また外方から水や水素のような不純物の絶縁体224への侵入を防止することができる。尚、絶縁膜244Aの成膜は省略することができる場合がある。
 次に、絶縁膜244A上に、絶縁体280となる絶縁膜を成膜する。絶縁体280となる絶縁膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。
 次に、絶縁体280となる絶縁膜、ダミーゲート層262A、絶縁膜254A、および絶縁膜244Aの一部を、ダミーゲート層262Aの一部が露出するまで除去し、絶縁体280、ダミーゲート262、絶縁体254Bおよび絶縁体244を形成する(図8参照。)。絶縁体280、ダミーゲート262、絶縁体254Bおよび絶縁体244の形成にはCMP処理を用いることが好ましい。
 また、上述のようにダミーゲート層262Aを、例えば、導電膜と該導電膜上に樹脂膜を形成する2層構造の膜とすることで、CMP工程において、該導電膜がCMP処理のストッパ膜として機能する場合がある。または、該導電膜がCMP処理の終点検出が可能となる場合があり、ダミーゲート262の高さのばらつきの低減が可能となる場合がある。図8(B)に示すように、ダミーゲート262の上面と、絶縁体254B、絶縁体244および絶縁体280の上面が略一致する。
 次に、ダミーゲート262を除去し、開口263を形成する(図9参照。)。ダミーゲート262の除去は、ウェットエッチング、ドライエッチング、またはアッシングなどを用いて行うことができる。または、適宜、上記の処理を複数組み合わせて行ってもよい。例えば、アッシング処理の後に、ウェットエッチング処理を行うなどがある。ダミーゲート262を除去することにより、開口263から酸化物230bの表面の一部が露出する。
 次に、絶縁体254Bのダミーゲート262と接していた部分を、等方性エッチングを用いて、選択的に除去し、絶縁体254を形成する(図9参照。)。ここで、上面視において、絶縁体254の側面と、絶縁体244の側面は概略一致することが好ましく、これらの側面が、開口263の側壁になる。等方性エッチングとしては、例えば、ウェットエッチングまたは、反応性ガスを用いたエッチングを用いればよい。絶縁体254Bの一部をエッチングする際に、絶縁体244は、エッチングストッパーとして機能することが好ましい。これにより、絶縁体254Bの一部をエッチングしたときに、絶縁体280までエッチングされるのを防ぐことができる。絶縁体254Bの一部を除去することにより、開口263から層252の表面の一部が露出する場合がある。
 次に、酸化膜230Cの成膜前に加熱処理を行うことが好ましい。加熱処理は、100℃以上400℃以下で行えばよく、例えば200℃で行えばよい。あるいは、酸化膜230Cの成膜温度と同じ温度で行うことが好ましい。ここで、成膜温度とは、成膜中の基板温度に限らず、成膜装置の設定温度の場合を含む。例えば、酸化膜230Cを300℃で成膜する場合、当該加熱処理は300℃とすることが好ましい。当該加熱処理は、減圧下で行うことが好ましく、例えば、真空雰囲気で行ってもよい。真空雰囲気は、ターボ分子ポンプ等で排気を行うことで維持される。真空雰囲気では、処理室の圧力は、1×10−2Pa以下、好ましくは1×10−3Pa以下とすればよい。
 次に、開口263に埋め込むように、酸化膜230Cを成膜する(図10参照。)。また、上記加熱処理後、大気に暴露することなく、連続して酸化膜230Cの成膜を行うことが好ましい。例えば、後述するマルチチャンバー方式の成膜装置などを用いて、加熱処理と成膜処理を異なるチャンバーで、連続して行うことが好ましい。このような処理を行うことによって、酸化物230aおよび酸化物230bの表面などに表面に吸着している水分、水素、炭素などの不純物を除去し、さらに酸化物230aおよび酸化物230b中の水分濃度および水素濃度を低減させることができる。当該加熱処理により除去される不純物には、水素と炭素の結合を有する不純物や、水素と酸素の結合を有する不純物なども含まれる。さらに、外気に曝さず連続で加熱処理と成膜を行うことで、水素などの不純物が酸化物230に再侵入することを防ぐことができる。
 酸化膜230Cの成膜はスパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。酸化膜230Cに求める特性に合わせて、酸化膜230A、または酸化膜230Bと同様の成膜方法を用いて、酸化膜230Cとなる酸化膜を成膜すればよい。酸化膜230Cとして、In−Ga−Zn酸化物や、Inを含まない酸化物を用いることができる。Inを含まない酸化物として、Ga−Zn酸化物や、酸化ガリウムなどを用いることができる。また、酸化膜230Cとして、In−Ga−Zn酸化物とInを含まない酸化物の積層構造を用いてもよい。酸化膜230Cとして、スパッタリング法によって、In:Ga:Zn=1:3:4[原子数比]、4:2:4.1[原子数比]、Ga:Zn=2:1[原子数比]、あるいはGa:Zn=2:5[原子数比]のターゲットを用いて成膜する。本実施の形態では、酸化膜230Cとして、スパッタリング法によって、1:3:4[原子数比]のターゲットを用いて酸化物230cとなる酸化膜を成膜する。
 また、酸化膜230Cは、第1の酸化膜と、第1の酸化膜上の第2の酸化膜からなる積層構造を有していてもよく、酸化膜230Bの形成に用いたターゲットと同様のターゲットを用いて第1の酸化膜を形成し、酸化膜230Aの形成に用いたターゲットと同様のターゲットを用いて第2の酸化膜を形成してもよい。
 酸化膜230Cの成膜は、基板を加熱しながら行うことが好ましい。このとき、基板温度を300℃以上にすることで、酸化物230a、酸化物230b、および酸化膜230C中の酸素欠損を低減することができる。また、例えば、後述する絶縁膜250Aの成膜温度と同じ温度で成膜してもよい。また、このように基板を加熱しながら成膜することで、酸化物230a、酸化物230b、および酸化膜230Cの結晶性の向上を図ることもできる。
 特に、酸化膜230Cの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物230aおよび酸化物230bに供給される場合がある。したがって、酸化膜230Cのスパッタリングガスに含まれる酸素の割合は70%以上、好ましくは80%以上、より好ましくは100%とすればよい。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
 次に、絶縁膜250Aの成膜前に加熱処理を行うことが好ましい。加熱処理は、100℃以上400℃以下で行えばよく、例えば200℃で行えばよい。あるいは、絶縁膜250Aの成膜温度と同じ温度で行うことが好ましい。ここで、成膜温度とは、成膜中の基板温度に限らず、成膜装置の設定温度の場合を含む。例えば、絶縁膜250Aを350℃で成膜する場合、当該加熱処理は350℃とすることが好ましい。当該加熱処理は、減圧下で行うことが好ましく、例えば、真空雰囲気で行ってもよい。真空雰囲気は、ターボ分子ポンプ等で排気を行うことで維持される。真空雰囲気では、処理室の圧力は、1×10−2Pa以下、好ましくは1×10−3Pa以下とすればよい。
 次に、絶縁膜250Aを成膜する。絶縁膜250Aは、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて成膜することができる。絶縁膜250Aとしては、ALD法を用いて、酸化シリコン、酸化ハフニウム、または酸化ガリウムなどを成膜することが好ましい。例えば、絶縁膜250Aとして、酸化シリコンと、酸化シリコン上の酸化ガリウムの積層膜を用いればよい。なお、絶縁膜250Aを成膜する際の成膜温度は、300℃以上450℃未満、好ましくは300℃以上400℃未満、特に350℃前後とすることが好ましい。例えば、絶縁膜250Aを、350℃で成膜することで、不純物が少ない絶縁体を成膜することができる。
 なお、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させ、当該酸素プラズマに絶縁膜250Aを曝すことで、絶縁膜250Aへ酸素を導入することができる。
 また、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。当該加熱処理によって、絶縁膜250Aの水分濃度および水素濃度を低減させることができる。
 次に、導電膜260Aaおよび導電膜260Abを成膜する。導電膜260Aaおよび導電膜260Abの成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。例えば、CVD法を用いることが好ましい。本実施の形態では、ALD法を用いて、導電膜260Aaを成膜し、CVD法を用いて導電膜260Abを成膜する(図10参照。)。
 次に、CMP処理によって、酸化膜230C、絶縁膜250A、導電膜260Aaおよび導電膜260Abを絶縁体280が露出するまで研磨することによって、酸化物230c、絶縁体250および導電体260(導電体260aおよび導電体260b)を形成する(図11参照。)。
 次に加熱処理を行っても良い。加熱処理は、前述の加熱処理条件を用いることができる。当該加熱処理によって、絶縁体280の水分濃度および水素濃度を低減させることができる。または、絶縁体274となる絶縁膜の成膜前に加熱処理を行うことが好ましい。加熱処理は、100℃以上400℃以下で行えばよく、例えば200℃で行えばよい。あるいは、該絶縁膜の成膜温度と同じ温度で行うことが好ましい。ここで、成膜温度とは、成膜中の基板温度に限らず、成膜装置の設定温度の場合を含む。例えば、該絶縁膜を250℃で成膜する場合、当該加熱処理は250℃とすることが好ましい。当該加熱処理は、減圧下で行うことが好ましく、例えば、真空雰囲気で行ってもよい。真空雰囲気は、ターボ分子ポンプ等で排気を行うことで維持される。真空雰囲気では、処理室の圧力は、1×10−2Pa以下、好ましくは1×10−3Pa以下とすればよい。
 次に、絶縁体280上に、絶縁体274となる絶縁膜を形成する(図11参照。)。絶縁体274となる絶縁膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。絶縁体274となる絶縁膜としては、例えば、スパッタリング法によって、酸化アルミニウム膜を成膜することが好ましい。スパッタリング法によって、酸化アルミニウム膜を成膜することによって、絶縁体280が有する水素を酸化物230へ拡散することを抑制することができる場合がある。
 次に加熱処理を行っても良い。加熱処理は、前述の加熱処理条件を用いることができる。当該加熱処理によって、絶縁体280の水分濃度および水素濃度を低減させることができる。
 次に絶縁体274上に、絶縁体281となる絶縁体を成膜してもよい。絶縁体281となる絶縁膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる(図11参照。)。
 次に、絶縁体254、絶縁体244、絶縁体280、絶縁体274および絶縁体281に、層253aおよび層252bに達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
 次に、絶縁体241(絶縁体241a、および絶縁体241b)となる絶縁膜を成膜し、当該絶縁膜を異方性エッチングして絶縁体241を形成する(図1参照。)。当該導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法、またはALD法などを用いて行うことができる。絶縁体241となる絶縁膜としては、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ALD法によって、酸化アルミニウム膜を成膜することが好ましい。また、ALD法やCVD法を用いて、窒化シリコン膜を成膜してもよい。ALD法を用いて窒化シリコン膜を成膜する場合、シリコンおよびハロゲンを含むプリカーサや、アミノシラン類のプリカーサを用いることができる。シリコンおよびハロゲンを含むプリカーサとして、SiCl、SiHCl、SiCl、SiCl等を用いることができる。また、アミノシラン類のプリカーサとして、1価、2価、または3価のアミノシラン類を用いることができる。また、窒化ガスとしてアンモニアや、ヒドラジンを用いることができる。また、異方性エッチングは、例えばドライエッチング法などを行えばよい。開口の側壁部をこのような構成とすることで、外方からの酸素の透過を抑制し、次に形成する導電体240aおよび導電体240bの酸化を防止することができる。また、導電体240aおよび導電体240bから、水、水素などの不純物が外部に拡散することを防ぐことができる。
 次に、導電体240aおよび導電体240bとなる導電膜を成膜する。導電体240aおよび導電体240bとなる導電膜は、水、水素など不純物の拡散を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。導電体240となる導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。
 次に、CMP処理を行うことで、導電体240aおよび導電体240bとなる導電膜の一部を除去し、絶縁体281を露出する。その結果、上記開口のみに、当該導電膜が残存することで上面が平坦な導電体240aおよび導電体240bを形成することができる(図1参照。)。なお、当該CMP処理により、絶縁体281の一部が除去する場合がある。
 以上により、図1に示すトランジスタ200を有する半導体装置を作製することができる。図3乃至図11に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ200を作製することができる。
 本発明の一態様により、オン電流の大きい半導体装置を提供することができる。または、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
 以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
<半導体装置の変形例>
 以下では、図12及び図13を用いて、先の<半導体装置の構成例>で示したものとは異なる、本発明の一態様に係るトランジスタ200を有する半導体装置の一例について説明する。
 また、図12(A)は上面図を示す。また、図12(B)は、図12(A)に示すA1−A2の一点鎖線で示す部位に対応する断面図であり、トランジスタ200のチャネル長方向の断面図でもある。また、図12(C)は、図12(A)にA3−A4の一点鎖線で示す部位に対応する断面図であり、トランジスタ200のチャネル幅方向の断面図でもある。図12(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、図2は、図1(B)における酸化物230bおよびその近傍の拡大図である。
 なお、図12及び図13に示す半導体装置において、<半導体装置の構成例>に示した半導体装置(図1参照。)を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目において、トランジスタ200の構成材料については<半導体装置の構成例>で詳細に説明した材料を用いることができる。
 図12及び図13に示すトランジスタ200は、層252aの一部、および層252bの一部が導電体260と重畳している点において、図1に示すトランジスタ200と異なる。図13に示すように、層252aの一部、および層252bの一部は、導電体260と重畳している。層252の導電体260と重畳する部分を形成することで、酸化物230のチャネル形成領域とソース領域またはドレイン領域との間に、オフセット領域が形成されるのをより確実に防ぎ、実効的なチャネル長が導電体260の幅より大きくなるのを抑制することができる。これにより、トランジスタ200のオン電流を大きくし、S値を良好にし、周波数特性の向上を図ることができる。
 上記の通り、絶縁膜254Aの膜厚によって、層252の中で層253が形成されていない部分(図13に示す領域232aおよび領域232bに相当する。)のチャネル長方向の長さを制御することができる。よって、層252aの一部、および層252bの一部を導電体260と重畳させる場合、絶縁膜254Aの膜厚を大きくすればよい。例えば、絶縁膜254Aの膜厚を、酸化膜230Cと絶縁膜250Aの膜厚の和より大きくすればよい。
 以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態など示す構成、構造、方法などと適宜組み合わせて用いることができる。
(実施の形態2)
 本実施の形態では、半導体装置の一形態を、図14および図15を用いて説明する。
[記憶装置1]
 本発明の一態様である容量素子を使用した、半導体装置(記憶装置)の一例を図14に示す。本発明の一態様の半導体装置は、トランジスタ200はトランジスタ300の上方に設けられ、容量素子100はトランジスタ300、およびトランジスタ200の上方に設けられている。なお、トランジスタ200として、先の実施の形態で説明したトランジスタ200などを用いることができる。
 トランジスタ200は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである、トランジスタ200は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
 図14に示す半導体装置において、配線1001はトランジスタ300のソースと電気的に接続され、配線1002はトランジスタ300のドレインと電気的に接続されている。また、配線1003はトランジスタ200のソースおよびドレインの一方と電気的に接続され、配線1004はトランジスタ200の第1のゲートと電気的に接続され、配線1006はトランジスタ200の第2のゲートと電気的に接続されている。そして、トランジスタ300のゲート、およびトランジスタ200のソースおよびドレインの他方は、容量素子100の電極の一方と電気的に接続され、配線1005は容量素子100の電極の他方と電気的に接続されている。
 また、図14に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
<トランジスタ300>
 トランジスタ300は、基板311上に設けられ、ゲート電極として機能する導電体316、ゲート絶縁体として機能する絶縁体315、基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314a、および低抵抗領域314bを有する。トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
 ここで、図14に示すトランジスタ300はチャネルが形成される半導体領域313(基板311の一部)が凸形状を有する。また、半導体領域313の側面および上面を、絶縁体315を介して、導電体316が覆うように設けられている。なお、導電体316は仕事関数を調整する材料を用いてもよい。このようなトランジスタ300は半導体基板の凸部を利用していることからFIN型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、SOI基板を加工して凸形状を有する半導体膜を形成してもよい。
 なお、図14に示すトランジスタ300は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
<容量素子100>
 容量素子100は、トランジスタ200の上方に設けられる。容量素子100は、第1の電極として機能する導電体110と、第2の電極として機能する導電体120、および誘電体として機能する絶縁体130とを有する。
 また、例えば、導電体240上に設けた導電体112と、導電体110は、同時に形成することができる。なお、導電体112は、容量素子100、トランジスタ200、またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。
 図14では、導電体112、および導電体110は単層構造を示したが、当該構成に限定されず、2層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
 また、絶縁体130は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
 例えば、絶縁体130には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率(high−k)材料との積層構造を用いることが好ましい。当該構成により、容量素子100は、高誘電率(high−k)の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子100の静電破壊を抑制することができる。
 なお、高誘電率(high−k)材料(高い比誘電率の材料)の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
 一方、絶縁耐力が大きい材料(低い比誘電率の材料)としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
<配線層>
 各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
 例えば、トランジスタ300を埋め込むように、層間膜として、絶縁体320が設けられ、トランジスタ300上には、層間膜として、絶縁体322、絶縁体324、および絶縁体326が順に積層して設けられている。また、絶縁体320、絶縁体322、絶縁体324、および絶縁体326には容量素子100、またはトランジスタ200と電気的に接続する導電体328、および導電体330等が埋め込まれている。なお、導電体328、および導電体330はプラグ、または配線として機能する。
 また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体322の上面は、平坦性を高めるために化学機械研磨(CMP)法等を用いた平坦化処理により平坦化されていてもよい。
 絶縁体326、および導電体330上に、配線層を設けてもよい。例えば、図14において、絶縁体350、絶縁体352、及び絶縁体354が順に積層して設けられている。また、絶縁体350、絶縁体352、及び絶縁体354には、導電体356が形成されている。導電体356は、プラグ、または配線として機能する。
 同様に、絶縁体210、絶縁体212、絶縁体214、および絶縁体216には、導電体218、及びトランジスタ200を構成する導電体(導電体205)等が埋め込まれている。なお、導電体218は、容量素子100、またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。さらに、導電体120、および絶縁体130上には、絶縁体150が設けられている。
 層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
 例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
 例えば、絶縁体150、絶縁体212、絶縁体352、および絶縁体354等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。
 また、導電体112、または導電体120上に設けられる絶縁体130、および絶縁体150の一方、または両方を抵抗率が1.0×1012Ωcm以上1.0×1015Ωcm以下、好ましくは5.0×1012Ωcm以上1.0×1014Ωcm以下、より好ましくは1.0×1013Ωcm以上5.0×1013Ωcm以下の絶縁体とすることが好ましい。絶縁体130、および絶縁体150の一方、または両方を上記のような抵抗率を有する絶縁体とすることで、当該絶縁体は、絶縁性を維持しつつ、トランジスタ200、トランジスタ300、容量素子100、および導電体112や導電体120等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタ、該トランジスタを有する記憶装置の特性不良や静電破壊を抑制することができ、好ましい。このような絶縁体として、窒化シリコン、または窒化酸化シリコンを用いることができる。
 また、上記のような抵抗率を有する絶縁体として、絶縁体140を導電体112の下層に設けてもよい。この場合、絶縁体281上に絶縁体140を形成し、絶縁体140、絶縁体281、絶縁体274、絶縁体280、絶縁体244、絶縁体254などに開口部を形成し、当該開口部内に絶縁体241の形成や、トランジスタ200、導電体218などと電気的に接続する導電体240の形成を行えばよい。絶縁体140は、絶縁体130、または絶縁体150と同様の材料を用いることができる。
 また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体210、および絶縁体350等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
 水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
 配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
 例えば、導電体328、導電体330、導電体356、導電体218、および導電体112等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
<<酸化物半導体が設けられた層の配線、またはプラグ>>
 なお、トランジスタ200に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体が設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
 例えば、図14では、絶縁体224と、導電体240との間に、絶縁体241を設けるとよい。特に、絶縁体241は、過剰酸素領域を有する絶縁体224を挟む絶縁体222、絶縁体254および絶縁体244と、接して設けられることが好ましい。絶縁体241と、絶縁体222、絶縁体254および絶縁体244とが接して設けられることで、絶縁体224、およびトランジスタ200は、バリア性を有する絶縁体により、封止する構造とすることができる。さらに、絶縁体241は、絶縁体280、および絶縁体281の一部とも接することが好ましい。絶縁体241が、絶縁体280、および絶縁体281まで延在していることで、酸素や不純物の拡散を、より抑制することができる。
 つまり、絶縁体241を設けることで、絶縁体224が有する過剰酸素が、導電体240に吸収されることを抑制することができる。また、絶縁体241を有することで、不純物である水素が、導電体240を介して、トランジスタ200へ拡散することを抑制することができる。
 なお、絶縁体241としては、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
 以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
[記憶装置2]
 本発明の一態様である半導体装置を使用した、記憶装置の一例を図15に示す。図15に示す記憶装置は、図14で示したトランジスタ200、トランジスタ300、および容量素子100を有する半導体装置に加え、トランジスタ400を有している。
 トランジスタ400は、トランジスタ200の第2のゲート電圧を制御することができる。例えば、トランジスタ400の第1のゲート及び第2のゲートをソースとダイオード接続し、トランジスタ400のソースと、トランジスタ200の第2のゲートを接続する構成とする。当該構成でトランジスタ200の第2のゲートの負電位を保持するとき、トランジスタ400の第1のゲートーソース間の電圧および、第2のゲートーソース間の電圧は、0Vになる。トランジスタ400において、第2のゲート電圧及び第1のゲート電圧が0Vのときのドレイン電流が非常に小さいため、トランジスタ200およびトランジスタ400に電源供給をしなくても、トランジスタ200の第2のゲートの負電位を長時間維持することができる。これにより、トランジスタ200、およびトランジスタ400を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
 従って、図15において、配線1001はトランジスタ300のソースと電気的に接続され、配線1002はトランジスタ300のドレインと電気的に接続されている。また、配線1003はトランジスタ200のソースおよびドレインの一方と電気的に接続され、配線1004はトランジスタ200のゲートと電気的に接続され、配線1006はトランジスタ200のバックゲートと電気的に接続されている。そして、トランジスタ300のゲート、およびトランジスタ200のソースおよびドレインの他方は、容量素子100の電極の一方と電気的に接続され、配線1005は容量素子100の電極の他方と電気的に接続されている。配線1007はトランジスタ400のソースと電気的に接続され、配線1008はトランジスタ400のゲートと電気的に接続され、配線1009はトランジスタ400のバックゲートと電気的に接続され、配線1010はトランジスタ400のドレインと電気的に接続されている。ここで、配線1006、配線1007、配線1008、及び配線1009が電気的に接続されている。
 また、図15に示す記憶装置は、図14に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、1個のトランジスタ400は、複数のトランジスタ200の第2のゲート電圧を制御することができる。そのため、トランジスタ400は、トランジスタ200よりも、少ない個数を設けるとよい。
<トランジスタ400>
 トランジスタ400は、トランジスタ200と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ400は、第1のゲート電極として機能する導電体460(導電体460a、および導電体460b)と、第2のゲート電極として機能する導電体405と、ゲート絶縁層として機能する絶縁体222、絶縁体224、および絶縁体450と、チャネルが形成される領域を有する酸化物430cと、ソースとして機能する層452aと、ドレインとして機能する層453a、酸化物431a、および酸化物431bと、ソースまたはドレインの他方として機能する導電体層452bおよび層453b、酸化物432a、および酸化物432bと、導電体440(導電体440a、および導電体440b)と、を有する。
 トランジスタ400において、導電体405は、導電体205と、同じ層である。また、酸化物431a、および酸化物432aは、トランジスタ200の酸化物230a(図1参照)と、同じ層であり、酸化物431b、および酸化物432bは、酸化物230bと、同じ層である。同様に、層452は、層252と、同じ工程で形成される層であり、層453は、層253と、同じ工程で形成される層である。さらに、酸化物430cは、酸化物230cと同じ層である。また、絶縁体450は、絶縁体250と、同じ層であ、導電体460は、導電体260と、同じ層である。
 なお、同じ層に形成された構造体は、同時に形成することができる。例えば、酸化物430cは、酸化物230cとなる酸化膜を加工することで、形成することができる。
 トランジスタ400の活性層として機能する酸化物430cは、酸化物230などと同様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ400のしきい値電圧を0Vより大きくし、オフ電流を低減し、第2のゲート電圧及び第1のゲート電圧が0Vのときのドレイン電流を非常に小さくすることができる。
<<ダイシングライン>>
 以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン(スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある)について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝(ダイシングライン)を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断(分割)する場合がある。
 ここで、例えば、図15に示すように、絶縁体254と、絶縁体222とが接する領域をダイシングラインとなるように設計することが好ましい。つまり、複数のトランジスタ200を有するメモリセル、およびトランジスタ400の外縁に設けられるダイシングラインとなる領域近傍において、絶縁体224に開口を設ける。また、絶縁体224の側面を覆うように、絶縁体254、および絶縁体244を設ける。
 つまり、上記絶縁体224に設けた開口において、絶縁体222と、絶縁体254とが接する。例えば、このとき、絶縁体222と、絶縁体254とを同材料及び同方法を用いて形成してもよい。絶縁体222、および絶縁体254を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、酸化アルミニウムを用いることが好ましい。
 当該構造により、絶縁体222、および絶縁体254で、絶縁体224、トランジスタ200、およびトランジスタ400を包み込むことができる。絶縁体222、および絶縁体254は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、トランジスタ200、およびトランジスタ400に拡散することを防ぐことができる。
 また、当該構造により、絶縁体224の過剰酸素が絶縁体254、および絶縁体222の外部に拡散することを防ぐことができる。従って、絶縁体224の過剰酸素は、効率的にトランジスタ200、またはトランジスタ400におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ200、またはトランジスタ400におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ200、またはトランジスタ400におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ200、またはトランジスタ400の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
 本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態3)
 本実施の形態では、図16および図17を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ(以下、OSトランジスタと呼ぶ場合がある。)、および容量素子が適用されている記憶装置(以下、OSメモリ装置と呼ぶ場合がある。)について説明する。OSメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するOSトランジスタを有する記憶装置である。OSトランジスタのオフ電流は極めて小さいので、OSメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
<記憶装置の構成例>
 図16(A)にOSメモリ装置の構成の一例を示す。記憶装置1400は、周辺回路1411、およびメモリセルアレイ1470を有する。周辺回路1411は、行回路1420、列回路1430、出力回路1440、コントロールロジック回路1460を有する。
 列回路1430は、例えば、列デコーダ、プリチャージ回路、センスアンプ、および書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ1470が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路1440を介して、データ信号RDATAとして記憶装置1400の外部に出力される。また、行回路1420は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
 記憶装置1400には、外部から電源電圧として低電源電圧(VSS)、周辺回路1411用の高電源電圧(VDD)、メモリセルアレイ1470用の高電源電圧(VIL)が供給される。また、記憶装置1400には、制御信号(CE、WE、RE)、アドレス信号ADDR、データ信号WDATAが外部から入力される。アドレス信号ADDRは、行デコーダおよび列デコーダに入力され、WDATAは書き込み回路に入力される。
 コントロールロジック回路1460は、外部からの入力信号(CE、WE、RE)を処理して、行デコーダ、列デコーダの制御信号を生成する。CEは、チップイネーブル信号であり、WEは、書き込みイネーブル信号であり、REは、読み出しイネーブル信号である。コントロールロジック回路1460が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
 メモリセルアレイ1470は、行列状に配置された、複数個のメモリセルMCと、複数の配線を有する。なお、メモリセルアレイ1470と行回路1420とを接続している配線の数は、メモリセルMCの構成、一列に有するメモリセルMCの数などによって決まる。また、メモリセルアレイ1470と列回路1430とを接続している配線の数は、メモリセルMCの構成、一行に有するメモリセルMCの数などによって決まる。
 なお、図16(A)において、周辺回路1411とメモリセルアレイ1470を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図16(B)に示すように、周辺回路1411の一部の上に、メモリセルアレイ1470が重なるように設けられてもよい。例えば、メモリセルアレイ1470の下に重なるように、センスアンプを設ける構成にしてもよい。
 図17に上述のメモリセルMCに適用できるメモリセルの構成例について説明する。
[DOSRAM]
 図17(A)乃至(C)に、DRAMのメモリセルの回路構成例を示す。本明細書等において、1OSトランジスタ1容量素子型のメモリセルを用いたDRAMを、DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)と呼ぶ場合がある。図17(A)に示す、メモリセル1471は、トランジスタM1と、容量素子CAと、を有する。なお、トランジスタM1は、ゲート(フロントゲートと呼ぶ場合がある。)、及びバックゲートを有する。
 トランジスタM1の第1端子は、容量素子CAの第1端子と接続され、トランジスタM1の第2端子は、配線BILと接続され、トランジスタM1のゲートは、配線WOLと接続され、トランジスタM1のバックゲートは、配線BGLと接続されている。容量素子CAの第2端子は、配線CALと接続されている。
 配線BILは、ビット線として機能し、配線WOLは、ワード線として機能する。配線CALは、容量素子CAの第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線CALには、低レベル電位を印加するのが好ましい。配線BGLは、トランジスタM1のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM1のしきい値電圧を増減することができる。
 また、メモリセルMCは、メモリセル1471に限定されず、回路構成の変更を行うことができる。例えば、メモリセルMCは、図17(B)に示すメモリセル1472のように、トランジスタM1のバックゲートが、配線BGLでなく、配線WOLと接続される構成にしてもよい。また、例えば、メモリセルMCは、図17(C)に示すメモリセル1473ように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタM1で構成されたメモリセルとしてもよい。
 上記実施の形態に示す半導体装置をメモリセル1471等に用いる場合、トランジスタM1としてトランジスタ200を用い、容量素子CAとして容量素子100を用いることができる。トランジスタM1としてOSトランジスタを用いることによって、トランジスタM1のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタM1によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル1471、メモリセル1472、メモリセル1473に対して多値データ、又はアナログデータを保持することができる。
 また、DOSRAMにおいて、上記のように、メモリセルアレイ1470の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
[NOSRAM]
 図17(D)乃至(H)に、2トランジスタ1容量素子のゲインセル型のメモリセルの回路構成例を示す。図17(D)に示す、メモリセル1474は、トランジスタM2と、トランジスタM3と、容量素子CBと、を有する。なお、トランジスタM2は、フロントゲート(単にゲートと呼ぶ場合がある。)、及びバックゲートを有する。本明細書等において、トランジスタM2にOSトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、NOSRAM(Nonvolatile Oxide Semiconductor RAM)と呼ぶ場合がある。
 トランジスタM2の第1端子は、容量素子CBの第1端子と接続され、トランジスタM2の第2端子は、配線WBLと接続され、トランジスタM2のゲートは、配線WOLと接続され、トランジスタM2のバックゲートは、配線BGLと接続されている。容量素子CBの第2端子は、配線CALと接続されている。トランジスタM3の第1端子は、配線RBLと接続され、トランジスタM3の第2端子は、配線SLと接続され、トランジスタM3のゲートは、容量素子CBの第1端子と接続されている。
 配線WBLは、書き込みビット線として機能し、配線RBLは、読み出しビット線として機能し、配線WOLは、ワード線として機能する。配線CALは、容量素子CBの第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線CALには、低レベル電位を印加するのが好ましい。配線BGLは、トランジスタM2のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM2のしきい値電圧を増減することができる。
 また、メモリセルMCは、メモリセル1474に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルMCは、図17(E)に示すメモリセル1475のように、トランジスタM2のバックゲートが、配線BGLでなく、配線WOLと接続される構成にしてもよい。また、例えば、メモリセルMCは、図17(F)に示すメモリセル1476のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタM2で構成されたメモリセルとしてもよい。また、例えば、メモリセルMCは、図17(G)に示すメモリセル1477のように、配線WBLと配線RBLを一本の配線BILとしてまとめた構成であってもよい。
 上記実施の形態に示す半導体装置をメモリセル1474等に用いる場合、トランジスタM2としてトランジスタ200を用い、トランジスタM3としてトランジスタ300を用い、容量素子CBとして容量素子100を用いることができる。トランジスタM2としてOSトランジスタを用いることによって、トランジスタM2のリーク電流を非常に低くすることができる。これにより、書き込んだデータをトランジスタM2によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル1474に多値データ、又はアナログデータを保持することができる。メモリセル1475乃至1477も同様である。
 なお、トランジスタM3は、チャネル形成領域にシリコンを有するトランジスタ(以下、Siトランジスタと呼ぶ場合がある)であってもよい。Siトランジスタの導電型は、nチャネル型としてもよいし、pチャネル型としてもよい。Siトランジスタは、OSトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタM3として、Siトランジスタを用いてもよい。また、トランジスタM3にSiトランジスタを用いることで、トランジスタM3の上に積層してトランジスタM2を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
 また、トランジスタM3はOSトランジスタであってもよい。トランジスタM2、M3にOSトランジスタを用いた場合、メモリセルアレイ1470をn型トランジスタのみを用いて回路を構成することができる。
 また、図17(H)に3トランジスタ1容量素子のゲインセル型のメモリセルの一例を示す。図17(H)に示すメモリセル1478は、トランジスタM4乃至M6、および容量素子CCを有する。容量素子CCは適宜設けられる。メモリセル1478は、配線BIL、RWL、WWL、BGL、およびGNDLに電気的に接続されている。配線GNDLは低レベル電位を与える配線である。なお、メモリセル1478を、配線BILに代えて、配線RBL、WBLに電気的に接続してもよい。
 トランジスタM4は、バックゲートを有するOSトランジスタであり、バックゲートは配線BGLに電気的に接続されている。なお、トランジスタM4のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタM4はバックゲートを有さなくてもよい。
 なお、トランジスタM5、M6はそれぞれ、nチャネル型Siトランジスタまたはpチャネル型Siトランジスタでもよい。或いは、トランジスタM4乃至M6がOSトランジスタでもよい、この場合、メモリセルアレイ1470をn型トランジスタのみを用いて回路を構成することができる。
 上記実施の形態に示す半導体装置をメモリセル1478に用いる場合、トランジスタM4としてトランジスタ200を用い、トランジスタM5、M6としてトランジスタ300を用い、容量素子CCとして容量素子100を用いることができる。トランジスタM4としてOSトランジスタを用いることによって、トランジスタM4のリーク電流を非常に低くすることができる。
 なお、本実施の形態に示す、周辺回路1411、およびメモリセルアレイ1470等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
 本実施の形態に示す構成は、他の実施の形態などに示す構成と適宜組み合わせて用いることができる。
(実施の形態4)
 本実施の形態では、図18を用いて、本発明の半導体装置が実装されたチップ1200の一例を示す。チップ1200には、複数の回路(システム)が実装されている。このように、複数の回路(システム)を一つのチップに集積する技術を、システムオンチップ(System on Chip:SoC)と呼ぶ場合がある。
 図18(A)に示すように、チップ1200は、CPU(Central Processing Unit)1211、GPU(Graphics Processing Unit)1212、一または複数のアナログ演算部1213、一または複数のメモリコントローラ1214、一または複数のインターフェース1215、一または複数のネットワーク回路1216等を有する。
 チップ1200には、バンプ(図示しない)が設けられ、図18(B)に示すように、プリント基板(Printed Circuit Board:PCB)1201の第1の面と接続する。また、PCB1201の第1の面の裏面には、複数のバンプ1202が設けられており、マザーボード1203と接続する。
 マザーボード1203には、DRAM1221、フラッシュメモリ1222等の記憶装置が設けられていてもよい。例えば、DRAM1221に先の実施の形態に示すDOSRAMを用いることができる。また、例えば、フラッシュメモリ1222に先の実施の形態に示すNOSRAMを用いることができる。
 CPU1211は、複数のCPUコアを有することが好ましい。また、GPU1212は、複数のGPUコアを有することが好ましい。また、CPU1211、およびGPU1212は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、CPU1211、およびGPU1212に共通のメモリが、チップ1200に設けられていてもよい。該メモリには、前述したNOSRAMや、DOSRAMを用いることができる。また、GPU1212は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。GPU1212に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
 また、CPU1211、およびGPU1212が同一チップに設けられていることで、CPU1211およびGPU1212間の配線を短くすることができ、CPU1211からGPU1212へのデータ転送、CPU1211、およびGPU1212が有するメモリ間のデータ転送、およびGPU1212での演算後に、GPU1212からCPU1211への演算結果の転送を高速に行うことができる。
 アナログ演算部1213はA/D(アナログ/デジタル)変換回路、およびD/A(デジタル/アナログ)変換回路の一、または両方を有する。また、アナログ演算部1213に上記積和演算回路を設けてもよい。
 メモリコントローラ1214は、DRAM1221のコントローラとして機能する回路、およびフラッシュメモリ1222のインターフェースとして機能する回路を有する。
 インターフェース1215は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、USB(Universal Serial Bus)、HDMI(登録商標)(High−Definition Multimedia Interface)などを用いることができる。
 ネットワーク回路1216は、LAN(Local Area Network)などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
 チップ1200には、上記回路(システム)を同一の製造プロセスで形成することが可能である。そのため、チップ1200に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ1200を低コストで作製することができる。
 GPU1212を有するチップ1200が設けられたPCB1201、DRAM1221、およびフラッシュメモリ1222が設けられたマザーボード1203は、GPUモジュール1204と呼ぶことができる。
 GPUモジュール1204は、SoC技術を用いたチップ1200を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップPC、携帯型(持ち出し可能な)ゲーム機などの携帯型電子機器に用いることが好適である。また、GPU1212を用いた積和演算回路により、ディープニューラルネットワーク(DNN)、畳み込みニューラルネットワーク(CNN)、再帰型ニューラルネットワーク(RNN)、自己符号化器、深層ボルツマンマシン(DBM)、深層信念ネットワーク(DBN)などの演算を実行することができるため、チップ1200をAIチップ、またはGPUモジュール1204をAIシステムモジュールとして用いることができる。
 本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
(実施の形態5)
 本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器(例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ(ビデオカメラも含む)、録画再生装置、ナビゲーションシステムなど)の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード(例えば、SDカード)、USBメモリ、SSD(ソリッド・ステート・ドライブ)等の各種のリムーバブル記憶装置に適用される。図19にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
 図19(A)はUSBメモリの模式図である。USBメモリ1100は、筐体1101、キャップ1102、USBコネクタ1103および基板1104を有する。基板1104は、筐体1101に収納されている。例えば、基板1104には、メモリチップ1105、コントローラチップ1106が取り付けられている。基板1104のメモリチップ1105などに先の実施の形態に示す半導体装置を組み込むことができる。
 図19(B)はSDカードの外観の模式図であり、図19(C)は、SDカードの内部構造の模式図である。SDカード1110は、筐体1111、コネクタ1112および基板1113を有する。基板1113は筐体1111に収納されている。例えば、基板1113には、メモリチップ1114、コントローラチップ1115が取り付けられている。基板1113の裏面側にもメモリチップ1114を設けることで、SDカード1110の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板1113に設けてもよい。これによって、ホスト装置とSDカード1110間の無線通信によって、メモリチップ1114のデータの読み出し、書き込みが可能となる。基板1113のメモリチップ1114などに先の実施の形態に示す半導体装置を組み込むことができる。
 図19(D)はSSDの外観の模式図であり、図19(E)は、SSDの内部構造の模式図である。SSD1150は、筐体1151、コネクタ1152および基板1153を有する。基板1153は筐体1151に収納されている。例えば、基板1153には、メモリチップ1154、メモリチップ1155、コントローラチップ1156が取り付けられている。メモリチップ1155はコントローラチップ1156のワークメモリであり、例えばDOSRAMチップを用いればよい。基板1153の裏面側にもメモリチップ1154を設けることで、SSD1150の容量を増やすことができる。基板1153のメモリチップ1154などに先の実施の形態に示す半導体装置を組み込むことができる。
 本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態6)
 本発明の一態様に係る半導体装置は、CPUやGPUなどのプロセッサ、またはチップに用いることができる。図20に、本発明の一態様に係るCPUやGPUなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
<電子機器・システム>
 本発明の一態様に係るGPU又はチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ(Digital Signage:電子看板)、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
 本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
 本発明の一態様の電子機器は、センサ(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの)を有していてもよい。
 本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア(プログラム)を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図20に、電子機器の例を示す。
[携帯電話]
 図20(A)には、情報端末の一種である携帯電話(スマートフォン)が図示されている。情報端末5500は、筐体5510と、表示部5511と、を有しており、入力用インターフェースとして、タッチパネルが表示部5511に備えられ、ボタンが筐体5510に備えられている。
 情報端末5500は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部5511に表示するアプリケーション、表示部5511に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部5511に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
[情報端末1]
 図20(B)には、デスクトップ型情報端末5300が図示されている。デスクトップ型情報端末5300は、情報端末の本体5301と、ディスプレイ5302と、キーボード5303と、を有する。
 デスクトップ型情報端末5300は、先述した情報端末5500と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末5300を用いることで、新規の人工知能の開発を行うことができる。
 なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図20(A)、(B)に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、PDA(Personal Digital Assistant)、ノート型情報端末、ワークステーションなどが挙げられる。
[電化製品]
 図20(C)は、電化製品の一例である電気冷凍冷蔵庫5800を示している。電気冷凍冷蔵庫5800は、筐体5801、冷蔵室用扉5802、冷凍室用扉5803等を有する。
 電気冷凍冷蔵庫5800に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫5800を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫5800は、電気冷凍冷蔵庫5800に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫5800に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
 本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、IH調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
[ゲーム機]
 図20(D)は、ゲーム機の一例である携帯ゲーム機5200を示している。携帯ゲーム機は、筐体5201、表示部5202、ボタン5203等を有する。
 携帯ゲーム機5200に本発明の一態様のGPU又はチップを適用することによって、低消費電力の携帯ゲーム機5200を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
 更に、携帯ゲーム機5200に本発明の一態様のGPU又はチップを適用することによって、人工知能を有する携帯ゲーム機5200を実現することができる。
 本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機5200に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
 また、携帯ゲーム機5200で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、1人でもゲームを行うことができる。
 図20(D)では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様のGPU又はチップを適用するゲーム機はこれに限定されない。本発明の一態様のGPU又はチップを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設(ゲームセンター、遊園地など)に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
[移動体]
 本発明の一態様のGPU又はチップは、移動体である自動車、及び自動車の運転席周辺に適用することができる。
 図20(E1)は移動体の一例である自動車5700を示し、図20(E2)は、自動車の室内におけるフロントガラス周辺を示す図である。図20(E1)では、ダッシュボードに取り付けられた表示パネル5701、表示パネル5702、表示パネル5703の他、ピラーに取り付けられた表示パネル5704を図示している。
 表示パネル5701乃至表示パネル5703は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル5701乃至表示パネル5703は、照明装置として用いることも可能である。
 表示パネル5704には、自動車5700に設けられた撮像装置(図示しない。)からの映像を映し出すことによって、ピラーで遮られた視界(死角)を補完することができる。すなわち、自動車5700の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル5704は、照明装置として用いることもできる。
 本発明の一態様のGPU又はチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車5700の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル5701乃至表示パネル5704には、道路案内、危険予測などの情報を表示する構成としてもよい。
 なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体(ヘリコプター、無人航空機(ドローン)、飛行機、ロケット)なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
[放送システム]
 本発明の一態様のGPU又はチップは、放送システムに適用することができる。
 図20(F)は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図20(F)は、放送局5680から送信された電波(放送信号)が、各家庭のテレビジョン受信装置(TV)5600に届くまでの経路を示している。TV5600は、受信装置を備え(図示しない。)、アンテナ5650で受信された放送信号は、当該受信装置を介して、TV5600に送信される。
 図20(F)では、アンテナ5650は、UHF(Ultra High Frequency)アンテナを図示しているが、アンテナ5650としては、BS・110°CSアンテナ、CSアンテナなども適用できる。
 電波5675A、電波5675Bは地上波放送用の放送信号であり、電波塔5670は受信した電波5675Aを増幅して、電波5675Bの送信を行う。各家庭では、アンテナ5650で電波5675Bを受信することで、TV5600で地上波TV放送を視聴することができる。なお、放送システムは、図20(F)に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
 上述した放送システムは、本発明の一態様のチップを適用して、人工知能を利用した放送システムとしてもよい。放送局5680から各家庭のTV5600に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ5650が当該放送データを受信したとき、TV5600に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いTV5600で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
 上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン(UHDTV:4K、8K)放送に対して好適である。
 また、TV5600側における人工知能の応用として、例えば、TV5600に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
 本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
 本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
200:トランジスタ、205:導電体、210:絶縁体、212:絶縁体、214:絶縁体、216:絶縁体、218:導電体、222:絶縁体、224:絶縁体、230:酸化物、230a:酸化物、230A:酸化膜、230b:酸化物、230B:酸化膜、230c:酸化物、230C:酸化膜、231:領域、231a:領域、231b:領域、232:領域、232a:領域、232b:領域、234:領域、240:導電体、240a:導電体、240b:導電体、241:絶縁体、241a:絶縁体、241b:絶縁体、244:絶縁体、244A:絶縁膜、250:絶縁体、250A:絶縁膜、252:層、252a:層、252b:層、253:層、253a:層、253b:層、254:絶縁体、254A:絶縁膜、254B:絶縁体、256:ドーパント、257:ドーパント、260:導電体、260a:導電体、260Aa:導電膜、260Ab:導電膜、260b:導電体、262:ダミーゲート、262A:ダミーゲート層、263:開口、274:絶縁体、280:絶縁体、281:絶縁体

Claims (8)

  1.  第1の酸化物と、
     前記第1の酸化物上の第2の酸化物と、
     前記第2の酸化物上の第3の酸化物と、
     前記第3の酸化物上の第1の絶縁体と、
     前記第1の絶縁体上の導電体と、
     前記第2の酸化物の上面の一部、前記第2の酸化物の側面の一部、および前記第3の酸化物の側面の一部と接する第2の絶縁体と、
     前記第2の絶縁体の上面、および前記第3の酸化物の側面の他の一部と接する第3の絶縁体と、
     前記第3の絶縁体上の第4の絶縁体と、
     前記第3の酸化物の上面、前記第1の絶縁体の上面、前記導電体の上面、および前記第3の絶縁体の上面と接する第5の絶縁体を有し、
     前記第2の酸化物は、第1の領域、第2の領域、前記第1の領域と前記第2の間に位置する第3の領域、前記第1の領域と前記第3の領域の間に位置する第4の領域、および前記第2の領域と前記第3の領域の間に位置する第5の領域を有し、
     前記第1の領域、および前記第2の領域の抵抗は、前記第3の領域の抵抗より低く、
     前記第4の領域、および前記第5の領域の抵抗は、前記第3の領域の抵抗より低く、かつ前記第1の領域、および前記第2の領域の抵抗より高く、
     前記導電体は、前記第3の領域と重畳するように、前記第3の領域の上方に設けられ、
     前記第3の酸化物の一部、および前記第1の絶縁体の一部は、前記導電体の側面と、前記第3の絶縁体の側面の間に設けられ、
     前記第2の絶縁体は、前記第1の領域、および前記第2の領域と接する、半導体装置。
  2.  請求項1において、
     前記第1の領域、前記第2の領域、前記第4の領域、および前記第5の領域は、リン、およびホウ素の一方を含む、半導体装置。
  3.  請求項2において、
     前記第1の領域および前記第2の領域は、前記第4の領域および前記第5の領域よりも、リン、またはホウ素を多く含む、半導体装置。
  4.  請求項1乃至請求項3のいずれか一項において、
     前記第1の領域、前記第2の領域、前記第4の領域、および前記第5の領域は、前記第3の領域よりも、酸素欠損を多く有する、半導体装置。
  5.  請求項4において、
     前記第1の領域および前記第2の領域は、前記第4の領域および前記第5の領域よりも、酸素欠損を多く有する、半導体装置。
  6.  請求項1乃至請求項5のいずれか一項において、
     前記第1の領域、前記第2の領域、前記第4の領域、および前記第5の領域は、前記第3の領域よりも、水素を多く有する、半導体装置。
  7.  請求項6において、
     前記第1の領域および前記第2の領域は、前記第4の領域および前記第5の領域よりも、水素を多く有する、半導体装置。
  8.  請求項1乃至請求項7のいずれか一項において、
     前記第3の酸化物は、前記第4の領域の一部、および前記第5の領域の一部と重畳する、半導体装置。
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