KR20140140609A

KR20140140609A - 프로세서 및 전자 기기

Info

Publication number: KR20140140609A
Application number: KR20147029894A
Authority: KR
Inventors: 세이치 요네다
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2012-03-29
Filing date: 2013-03-25
Publication date: 2014-12-09
Also published as: JP2018010675A; JP6403853B2; JP2013229016A; WO2013147289A1; US20130262896A1

Abstract

전력 소비가 절감된다. 프로세서는, 복수의 명령들의 데이터가 페치되는 명령 레지스터부; 복수의 명령들 각각이 번역되는 명령 디코더부; 클록 신호와 전원 전압을 공급받고, 명령들의 번역된 데이터를 포함하는 데이터 신호를 공급받고, 명령들의 공급된 데이터에 따라 동작하는 기능 회로를 포함하는 논리부; 번역된 데이터가 해석되어 기능 회로의 비동작 기간을 계산하고, 제어 신호가 생성되는, 데이터 해석부; 및 제어 신호에 따라 기능 회로에 대한 클록 신호의 공급 또는 클록 신호 및 전원 전압 모두의 공급을 제어하는 제어부를 포함한다.

Description

프로세서 및 전자 기기{PROCESSOR AND ELECTRONIC DEVICE}

본 발명은 프로세서에 관한 것이다. 본 발명은 또한 프로세서를 포함하는 전자 기기에 관한 것이다.

근년에, 프로세서들의 전력 소비를 절감하기 위한 기술들이 개발되고 있다.

전력 소비의 절감은 예컨대 클록 게이팅 또는 전력 게이팅을 통해 구현된다.

클록 게이팅은 회로에 대한 클록 신호의 공급을 제어하여, 예컨대 사용되지 않는 회로에 대한 클록 신호의 공급을 중지시키기 위한 기술이다.

전력 게이팅은 회로에 대한 전원 전압의 공급을 제어하여, 예컨대 사용되지 않는 회로에 대한 전원 전압의 공급을 중지시키기 위한 기술이다.

상술한 클록 게이팅 및 전력 게이팅은 예컨대 프로세서에 입력되는 명령 데이터에 따라 수행된다(예컨대, 특허문헌 1 참조).

일본공개특허 제2005-38186호 공보

종래의 클록 게이팅 또는 전력 게이팅에 있어서, 클록 신호 또는 전원 전압의 공급을 중지 또는 재개할 때 전력이 소비된다. 더욱이, 전력 게이팅에서 플립-플롭 등에 기억된 데이터는 프로세서에 대한 전원 전압의 공급이 중지되기 전에 저장된다. 전원이 재개된 후 데이터를 플립-플롭에 재기록하기 위하여, 더 큰 전력이 요구된다.

그러므로, 예컨대 명령 실행 기간에서, 클록 신호 및 전원 전압의 공급이 짧은 기간 동안 중지되는 경우에 클록 게이팅 또는 전력 게이팅이 수행되면, 일부 경우들에서 오히려 전력 소비가 증가하게 되어, 전력 소비의 충분한 절감을 초래하지 않았다.

본 발명의 일 실시예의 목적은 전력 소비를 절감하는 것이다.

본 발명의 일 실시예에 있어서, 순차적인 명령들의 데이터는 한 번에 번역(디코딩)되고, 명령들의 번역된 데이터는 해석되어, 복수의 명령들 중 2개 이상의 명령들이 순차적으로 실행될 때, 기능 회로의 비동작 기간의 길이를 계산한다. 해석 결과에 따라, 기능 회로 상에서 클록 게이팅이 수행될지, 또는 클록 게이팅 및 전력 게이팅 모두가 수행될지가 선택된다.

상기 방법에 있어서, 비동작 기간의 길이는 복수의 명령들의 데이터에 대해 계산된다. 따라서, 클록 게이팅 또는 클록 게이팅 및 전력 게이팅 모두, 클록 게이팅 또는 전력 게이팅에 의해 절약되는 전력의 양이 클록 게이팅 또는 전력 게이팅을 수행할 때 소비되는 전력의 양보다 큰 비동작 기간에서만 오로지 수행된다. 따라서, 전력 소비의 절감이 달성된다.

본 발명의 일 실시예는 프로세서이고, 이 프로세서는, 복수의 명령들의 데이터가 페치되는 명령 레지스터부; 명령 레지스터부 내에 페치된 복수의 명령들 각각이 번역되는 명령 디코더부; 클록 신호와 전원 전압을 공급받고, 명령들의 번역된 데이터를 포함하는 데이터 신호를 공급받고, 명령들의 공급된 데이터에 따라 동작하는 기능 회로를 포함하는 논리부; 복수의 명령들 중 2개 이상의 명령들의 번역된 데이터가 해석되어 2개 이상의 명령들이 순차적으로 실행될 때 기능 회로의 비동작 기간을 계산하고, 비동작 기간의 길이에 따라 기능 회로에 대한 클록 신호의 공급 또는 클록 신호 및 전원 전압 모두의 공급을 중지시키도록 제어 신호가 생성되는 데이터 해석부; 및 제어 신호에 따라 기능 회로에 대한 클록 신호의 공급 또는 클록 신호 및 전원 전압 모두의 공급을 제어하는 제어부를 포함한다.

본 발명의 일 실시예에 있어서, 비동작 기간은 순차적인 명령들의 데이터로부터 계산되고; 따라서 클록 게이팅 또는 클록 게이팅 및 전력 게이팅 모두는 전력 소비의 절감이 달성될 때에만 수행되도록 선택될 수 있어, 전력 소비의 절감을 초래한다.

도 1은 프로세서의 구성 예를 도시하는 도면.
도 2는 프로세서의 구성 예를 도시하는 도면.
도 3은 명령 레지스터부 및 명령 디코더부의 구성 예를 도시하는 도면.
도 4는 데이터 해석부의 구성 예를 도시하는 도면.
도 5는 제어부의 구성 예를 도시하는 도면.
도 6은 프로세서를 구동하는 방법의 예를 도시하는 흐름도.
도 7은 프로세서를 구동하는 방법의 예를 도시하는 흐름도.
도 8은 프로세서를 구동하는 방법의 예를 도시하는 도면.
도 9는 프로세서를 구동하는 방법의 예를 도시하는 흐름도.
도 10은 프로세서를 구동하는 방법의 예를 도시하는 흐름도.
도 11은 프로세서를 구동하는 방법의 예를 도시하는 흐름도.
도 12는 레지스터의 구성 예를 도시하는 도면.
도 13은 트랜지스터의 오프-상태 전류를 도시하는 아레니우스(Arrhenius) 그래프.
도 14는 레지스터를 구동하는 방법의 예를 도시하는 타이밍도.
도 15는 각각 트랜지스터의 구조의 예를 도시하는 개략적인 단면도.
도 16은 각각 전자 기기의 예를 도시하는 도면.
도 17은 데이터 해석부의 특정 예를 도시하는 도면.

본 발명의 실시예들은 아래에서 설명될 것이다. 실시예들의 세부사항들이 본 발명의 사상과 범주를 벗어나지 않고도 수정될 수 있음은 당업자들에 의해 쉽게 인식될 것임을 주목해야 한다. 따라서, 본 발명은 예컨대 다음의 실시예들의 설명에 국한되지 않아야 한다.

상이한 실시예들의 내용들은 서로 적절하게 결합될 수 있음이 주목된다. 덧붙여, 실시예들의 내용들은 서로 적절하게 대체될 수 있다.

더욱이, "제 1" 및 "제 2"와 같은 서수들은 구성요소들 간의 혼돈을 피하기 위하여 사용되고, 각 구성요소의 수를 제한하지 않는다.

(실시예 1)

본 실시예에서, 프로세서의 예가 기술될 것이다.

도 1은 본 실시예의 프로세서의 구성 예를 도시한다.

도 1에 도시된 프로세서는 명령 레지스터부(101), 명령 디코더부(102), 논리부(103), 데이터 해석부(104), 및 제어부(105)을 포함한다. 도 2에 도시된 바와 같이, 기억부(106)는 명령 디코더부(102), 논리부(103) 및 데이터 해석부(104)의 각각으로부터 데이터를 판독하거나 이들 각각에 데이터를 기록하기 위하여 제공될 수 있음을 주목해야 한다. 기억부(106)에는 레지스터 파일, 어큐뮬레이터, 프로그램 카운터, 플래그 레지스터, 등을 포함하는 복수의 레지스터들이 제공된다.

순차적인 명령들의 데이터(100)는 명령 레지스터부(101) 내에서 페치된다. 명령 레지스터부(101)는 번역될 명령들의 데이터를 기억하는 기능을 갖는다. 명령 디코더부(102)는 명령 레지스터부(101) 내에서 페치된 명령들의 각 데이터를 디코딩하는 기능을 갖는다. 명령들의 데이터(100)는 예컨대 메모리로부터 인터페이스를 통해 입력된다.

예컨대, 명령 레지스터부(101) 내에서, 명령 레지스터들(111)(명령 레지스터들(111_1 내지 111_N))은 도 3에 도시된 바와 같이 명령들의 각 데이터(명령(1)의 데이터 내지 명령(N)의 데이터)에 대응하여 제공된다. 더욱이, 명령 디코더부(102) 내에서, 명령 디코더들(121)(명령 디코더들(121_1 내지 121_N))은 명령들의 각 데이터(명령(1)의 데이터 내지 명령(N)의 데이터)에 대응하여 제공된다.

도 1 및 도 2에 도시된 논리부(103)는 기능 회로(130)를 포함한다. 기능 회로(130)에는 클록 신호(CLK)와 전원 전압(PWR)이 공급된다. 기능 회로(130)에는 또한 데이터 신호가 공급되고, 이러한 데이터 신호는 명령 디코더부(102) 내에서 번역된 복수의 명령들의 데이터를 포함한다. 기능 회로(130)는 공급된 명령들의 데이터에 따라 동작한다. 논리부(103)가 도 1 및 도 2에 도시된 복수의 기능 회로들(130)을 포함할 수 있음을 주목해야 한다. 덧붙여, 명령들의 데이터를 포함하는 데이터 신호 및 클록 신호(CLK) 이외의 신호가 기능 회로(130)에 입력될 수 있다.

클록 신호(CLK)에 의해 제어되고 전원 전압(PWR)을 통해 개시되는 동작을 갖는 회로가 기능 회로(130)로서 사용될 수 있다. 기능 회로(130)는 예컨대 NOT 회로, OR 회로, AND 회로, NOR 회로, 및 NAND 회로 중 하나 이상을 사용함으로써 구성된다. 예컨대 레지스터 또는 플립-플롭은 기능 회로(130)를 구성하기 위하여 사용될 수 있다. 더욱이, 복수의 논리 회로들을 결합하여 얻어진 가산 회로 또는 감산 회로가 기능 회로(130)로서 사용될 수 있다.

데이터 해석부(104)는 명령 디코더부(102)에서 번역된 복수의 명령들의 데이터를 해석하고, 이에 의해 복수의 명령들이 순차적으로 실행될 때 기능 회로(130)가 동작할 필요가 없는 기간(비동작 기간으로도 불린다)을 계산한다. 더욱이, 데이터 해석부(104)는 비동작 기간의 길이에 따라, 기능 회로(130)에 대해 클록 신호(CLK)의 공급 또는 클록 신호(CLK) 및 전원 전압(PWR) 모두의 공급이 중지되는 기간을 결정한다.

데이터 해석부(104)는 예컨대 도 4에 도시된 바와 같이, 사용 타이밍 해석 회로(141), 중지 타이밍 해석 회로(142) 및 제어 신호 출력 회로(143)를 포함한다.

사용 타이밍 해석 회로(141)는, 복수의 명령들이 순차적으로 실행될 때 기능 회로(130)의 비동작 기간을 계산하기 위하여, 복수의 명령들의 번역된 데이터(명령(1) 내지 명령(N)의 번역된 데이터)를 포함하는 데이터 신호를 해석하는 기능을 갖는다.

중지 타이밍 해석 회로(142)는, 사용 타이밍 해석 회로(141)에 의해 계산된 비동작 기간의 데이터에 따라, 기능 회로(130)에 대해 클록 신호(CLK)의 공급 또는 클록 신호(CLK) 및 전원 전압(PWR) 모두의 공급이 중지되는 기간의 타이밍 및 길이를 결정하는 기능을 갖는다.

예컨대, 중지 타이밍 해석 회로(142)에서, 사용 타이밍 해석 회로(141)에 의해 계산된 비동작 기간을 나타내는 수치 데이터는 기간(T1) 및 기간(T2)을 나타내는 기준 수치 데이터와 비교된다. 기간(T2)은 기간(T1)보다 더 길다.

제어 신호 출력 회로(143)는, 중지 타이밍 해석 회로(142)의 비교 결과에 기초하여, 기능 회로(130)에 대한 클록 신호(CLK)의 공급을 제어하기 위한 제어 신호(CTL_CLK) 및 기능 회로(130)에 대한 전원 전압(PWR)의 공급을 제어하기 위한 제어 신호(CTL_PWR)를 생성하고 출력하는 기능을 갖는다.

도 17은 데이터 해석부(104)의 더 특수한 예를 도시한다.

도 17에 도시된 사용 타이밍 해석 회로(141)는 레지스터(161), 메모리(162), 프로그램 카운터(163), 논리 회로(164), 카운터 제어 회로(165) 및 카운터(166)를 포함한다.

레지스터(161)는 명령 디코더부(102)로부터 입력된 복수의 명령들의 데이터를 기억하는 기능을 갖는다.

메모리(162)는 명령들이 실행될 때 기능 회로(130)가 동작하는지의 여부를 명령들의 입력 데이터에 기초하여 나타내는 데이터(예, 2진 디지털 데이터)를 기억한다. 메모리(162)는 레지스터(161)로부터 입력된 명령들의 데이터에 따라 기능 회로(130)가 동작하는지의 여부를 나타내는 데이터를 출력하는 기능을 갖는다. 메모리(162)는 예컨대 연상 메모리를 포함한다. 논리 회로(164)가 메모리(162)로부터 데이터의 출력을 제어하기 위하여 사용될 수 있음을 주목해야 한다.

프로그램 카운터(163)는 명령 레지스터부(101) 내에서 페치되는 복수의 명령들의 데이터에 대응하는 어드레스 데이터 중 적어도 가장 작은 값을 갖는 어드레스 데이터를 기억한다. 예컨대, 순차 명령들의 데이터가 명령 레지스터부(101) 내에서 페치되는 경우, 실행될 제 1 명령의 어드레스 데이터가 프로그램 카운터(163) 내에 기억된다. 실행될 제 1 명령의 어드레스 데이터가 기억되면, 다른 순차적인 명령들의 어드레스들을 결정하는 것이 가능하다.

논리 회로(164)는 프로그램 카운터(163)에 기억된 어드레스 데이터를 참조하여 레지스터(161)에 기억된 복수의 명령들의 데이터를 검색하여, 명령들의 번역된 데이터에 대응하는 어드레스들을 결정하는 기능을 갖는다. 따라서, 번역된 명령들이 예컨대 조건 분기 명령을 포함하는 경우, 명령들의 번역된 데이터가 또한 점프지의 어드레스에 대응하는 데이터를 포함하는지를 결정하는 것이 가능하다.

카운터 제어 회로(165)는 논리 회로(164)에 의해 결정된 명령들의 데이터에 따라 카운터(166)의 카운팅 동작을 제어하는 기능을 갖는다. 예컨대, 카운터 제어 회로(165)는 레지스터(161) 내에 기억된 명령들의 실행 순서로 카운터(166)를 증분시킨다. 더욱이, 명령들의 데이터가 조건 분기 명령 및 점프지의 데이터를 포함하는 경우, 예컨대 카운터 제어 회로(165)는 카운터(166)를, 기능 회로(130) 내에서 조건 분기의 결과를 참조로 조건 분기 명령의 어드레스 데이터에 대응하는 값으로 증분시킬 수 있고, 이후 카운트 값은 조건 분기 명령의 점프지의 어드레스에 대응하는 값으로 변경될 수 있다.

클록 신호는 카운터 제어 회로(165)로부터 카운터(166)로 입력되고, 카운터(166)는 클록 신호에 따라 증분된다. 카운터(166)의 카운트 값이 기준 값 이상인 것으로 논리 회로에 의해 판단될 때, 카운터(166)의 출력 노드는 스위치에 의해 부유상태가 될 수 있고, 추가로 다른 값(예, 조건 분기 명령의 점프지의 어드레스에 대응하는 값)이 다른 스위치에 의해 출력 노드에 기록될 수 있다.

도 17에 도시된 중지 타이밍 해석 회로(142)는 시프트 레지스터(171) 및 논리 회로(172)를 포함한다.

시프트 레지스터(171)는 예컨대 직렬-입력/병렬-출력 시프트 레지스터에 의해 구성된다. 기능 회로(130)가 동작하는지의 여부를 나타내는 데이터는 메모리(162)로부터 시프트 레지스터(171)로 하나의 클록 펄스마다 순차적으로 입력된다. 클록 펄스는 하나의 기간에 대응한다. 복수의 시프트 레지스터들(171)은 클록 신호(CLK)의 공급을 제어하는 제어 신호(CTL_CLK)를 생성하고, 및 전원 전압(PWR)의 공급을 제어하는 제어 신호(CTL_PWR)를 생성하기 위하여 별도로 제공될 수 있다. 이 경우, 기능 회로(130)가 동작하는지의 여부를 나타내는 데이터는 사용 타이밍 해석 회로(141) 내의 메모리(162)로부터 시프트 레지스터들(171) 각각으로 하나의 클록 펄스마다 순차적으로 입력된다.

시프트 레지스터(171)에서, 기능 회로(130)가 동작하는지의 여부를 나타내는 데이터는 클록 펄스에 따라 플립-플롭들을 통해 시프트되고, 복수의 데이터 신호들 중 임의의 하나가 복수의 플립-플롭들로부터 출력될 때 순차적으로 출력된다.

시프트 레지스터(171)로부터 입력된 복수의 데이터 신호들의 사용을 통해, 논리 회로(172)는 비교 동작과 동등한 논리 동작을 수행하고, 각각이 논리 동작의 결과에 의해 결정된 전위를 갖는 복수의 데이터 신호들을 출력한다. 이 때, 출력 데이터 신호들의 수는 시프트 레지스터(171)로부터 입력된 데이터 신호들의 수와 동일한 것이 바람직하다.

예컨대, 제어 신호(CTL_CLK)가 제어 신호 출력 회로(143) 내에서 생성되는 경우, 시프트 레지스터(171) 내의 순차적인 플립-플롭들로부터의 데이터 신호들로서 출력되고, 기능 회로(130)의 비동작을 나타내는 데이터의 수가 기준 값(기간(T1)에 대응하는)을 초과할 때, 논리 회로(172)는 순차적인 플립-플롭들로부터 출력된 복수의 데이터 신호들에 따라 클록 신호(CLK)의 공급의 중지를 나타내는 데이터로서 복수의 낮은-레벨 데이터 신호들을 출력하고; 이 이외의 경우, 논리 회로(172)는 높은-레벨 데이터 신호들을 출력한다. 제어 신호(CTL_PWR)를 생성하는 경우, 상술한 데이터의 수가 기준 값(기간(T2)에 대응하는)을 초과할 때, 논리 회로(172)는 순차적인 플립-플롭들로부터 출력된 데이터 신호들에 따라, 전원 전압(PWR)의 공급의 중지를 나타내는 데이터로서 복수의 낮은-레벨 데이터 신호들을 출력한다; 이 이외의 경우, 논리 회로(172)는 높은-레벨 데이터 신호들을 출력한다. 따라서, 논리 회로(172)로부터 출력된 복수의 데이터 신호들의 데이터 각각은 각 명령에 대응하는 클록 신호(CLK) 또는 전원 전압(PWR)의 공급의 중지를 나타낸다.

도 17에 도시된 제어 신호 출력 회로(143)는 시프트 레지스터(181), 레지스터(182), 및 선택기(183)를 포함한다.

시프트 레지스터(181)는 예컨대 병렬-입력/직렬-출력 시프트 레지스터에 의해 구성된다. 복수의 시프트 레지스터들(181)은 예컨대 제어 신호(CTL_CLK)를 생성하고 제어 신호(CTL_PWR)를 생성하기 위하여 제공될 수 있다. 이 경우, 논리 회로(172)로부터 출력된 복수의 데이터 신호들의 데이터는 시프트 레지스터들(181)의 각각에 입력된다.

데이터 신호는 논리 회로(172)로부터 시프트 레지스터(181) 내의 각 대응하는 플립-플롭에 입력된다. 시프트 레지스터(181) 내에서, 각 명령의 실행 기간 중 클록 신호(CLK) 또는 전원 전압(PWR)의 공급의 중지를 나타내는 데이터는 클록 펄스에 따라 플립-플롭들을 통해 시프트된다. 따라서, 예컨대 마지막 스테이지 내의 플립-플롭으로부터 출력된 데이터는, 클록 펄스에 따라 클록 신호(CLK) 또는 전원 전압(PWR)의 공급의 중지를 나타내고, 복수의 명령들에 대응하는 데이터로 순차적으로 변경된다. 이 때, 시프트 레지스터(181)는 마지막 스테이지 내의 플립-플롭으로부터의 데이터를 제어 신호(CTL_CLK) 또는 제어 신호(CTL_PWR)로서 출력한다. 시프트 레지스터(181)에 입력된 클록 신호가 예컨대 카운터 제어 회로(165)로부터 출력된 클록 신호인 것이 바람직함을 주목해야 한다. 결과적으로, 명령들에 기초한 기능 회로(130)의 동작의 타이밍을 클록 신호(CLK) 또는 전원 전압(PWR)을 중지시키는 타이밍과 동기시키는 것이 가능하다.

레지스터(161)로부터 출력된 복수의 명령들의 데이터는 레지스터(182)에 기억된다.

선택기(183)는 레지스터(182)에 기억된 명령들의 데이터 중 어느 것이 카운터(166)의 카운트 값에 따라 출력될지를 제어하는 기능을 갖는다. 예컨대, 카운터(166)의 카운트 값이 "100"일 때, 레지스터(182)에 기억된 어드레스 "100"을 갖는 명령의 데이터가 선택기(183)에 의해 선택되어 출력될 수 있다.

이것은 데이터 해석부(104)의 특정 예이다.

도 1 및 도 2에 도시된 제어부(105)는, 기능 회로(130)에 대한 클록 신호(CLK)의 공급 또는 클록 신호(CLK) 및 전원 전압(PWR) 모두의 공급을 데이터 해석부(104)의 해석 결과에 따라 제어하는 기능을 갖는다.

제어부(105)는 예컨대 도 5에 도시된 바와 같이 클록 신호 제어 회로(151) 및 전원 전압 제어 회로(152)를 포함한다.

클록 신호 제어 회로(151)는 기능 회로(130)에 대한 클록 신호(CLK)의 공급을 제어 신호(CTL_CLK)에 따라 제어하는 기능을 갖는다. 예컨대, 스위치(예, 클록 게이트)가 제공되어 제어 신호(CTL_CLK)를 통해 턴온되고, 이에 의해 클록 신호(CLK)가 기능 회로(130)에 공급될 수 있다.

전원 전압 제어 회로(152)는 기능 회로(130)에 대한 전원 전압(PWR)의 공급을 제어 신호(CTL_PWR)에 따라 제어하는 기능을 갖는다. 예컨대, 스위치(예, 전력 게이트)가 제공되어 제어 신호(CTL_PWR)를 통해 턴온되고, 이에 의해 전원 전압(PWR)이 기능 회로(130)에 공급될 수 있다.

이것은 도 1 및 도 2에 도시된 프로세서의 구성 예의 설명이다.

다음으로, 본 실시예의 프로세서를 구동하는 방법의 예가 기술될 것이다.

도 6은 도 1에 도시된 프로세서를 구동하는 방법의 예를 도시하는 흐름도이다.

도 1에 도시된 프로세서를 구동하는 방법의 예에서, 복수의 명령들의 데이터는 단계(S1-1)에서 페치된다.

이 때, 복수의 명령들의 데이터는 명령 레지스터부(101) 내에서 페치된다.

이 후, 명령 레지스터부(101) 내에서 페치된 복수의 명령들의 데이터는 단계(S1-2)에서 번역된다.

이 때, 명령 레지스터부(101) 내에서 페치된 명령들 각각은 명령 디코더부(102) 내에서 번역된다.

명령들의 번역된 데이터는 데이터 해석부(104)에 입력된다.

다음에, 명령들의 번역된 데이터는 단계(S1-3)에서 해석된다.

이 때, 데이터 해석부(104)에서, 명령들의 번역된 데이터는 해석되어, 명령들이 순차적으로 실행될 때 기능 회로(130)의 비동작 기간(T0)을 계산한다. 이 후, 비동작 기간(T0)의 길이에 따라, 기능 회로(130)에 대한 클록 신호(CLK)의 공급 또는 클록 신호(CLK) 및 전원 전압(PWR) 모두의 공급을 중지시키기 위한 제어 신호가 생성된다.

여기에서, 단계(S1-3) 내의 데이터 해석의 특정 예가 도 7의 흐름도를 참조하여 기술될 것이다. 데이터 해석부(104)가 도 4에 도시된 구성을 갖는다는 가정 하에 설명이 이루어지지만, 데이터 해석부(104)의 구성은 이에 국한되지 않는다.

먼저, 비동작 기간(T0)이 단계(S2-1)에서 계산된다.

이 때, 복수의 명령들의 데이터는 사용 타이밍 해석 회로(141)에 의해 해석되고, 이에 의해 비동작 기간(T0)이 계산된다.

예컨대, 도 17에 도시된 구성의 경우, 사용 타이밍 해석 회로(141) 내에서, 레지스터(161)에 기억된 명령들의 데이터의 내용은 프로그램 카운터(163)에 기억된 어드레스 데이터의 사용을 통해 논리 회로(164)에 의해 결정된다. 복수의 명령들의 대응하는 데이터가 프로그램 카운터(163)에 기억된 어드레스 데이터에 따라 외부 메모리로부터 명령 레지스터부(101)에 입력될 수 있음을 주목해야 한다.

더욱이, 기능 회로(130)가 동작할지의 여부를 나타내고, 레지스터(161)로부터 입력된 명령들의 데이터에 대응하는 데이터는 논리 회로(164)에 의해 메모리(162)로부터 출력된다.

다음에, 제 1 비교 처리가 단계(S2-2)에서 수행된다.

이 때, 사용 타이밍 해석 회로(141)에 의해 계산된, 기능 회로(130)의 비동작 기간(T0)의 길이는 중지 타이밍 해석 회로(142)에 의해 수치화되고, 비동작 기간(T0)을 나타내는 수치 데이터는 기간(T1)을 나타내는 수치 데이터와 비교된다. 기간(T1)은 클록 신호(CLK)가 중지되는 기간이고, 이는 클록 신호(CLK)의 공급이 중지될 때 전력 소비 오버헤드를 상쇄시키기 위하여 필요하다. 예컨대, 기간(T1)은 프로세서의 설계 규격들에 의해 결정될 수 있다.

이후, 비동작 기간(T0)이 기간(T1)보다 더 긴지의 여부가 제 1 비교 처리의 결과에 기초하여 단계(S2-3)에서 결정된다.

비동작 기간(T0)이 기간(T1)보다 짧거나 같은 경우, 기능 회로(130)에 대한 클록 신호(CLK) 및 전원 전압(PWR)의 공급은 중지되지 않는다. 따라서, 단계(S2-6a)에서, 제어 신호(CTL_CLK) 및 제어 신호(CTL_PWR)는 클록 신호(CLK) 및 전원 전압(PWR)이 기능 회로(130)에 대해 계속 공급되도록 허용하는 값들로 설정되고, 이들 제어 신호들은 제어 신호 출력 회로(143)로부터 출력된다.

비동작 기간(T0)이 기간(T1)보다 긴 경우, 제 2 비교 처리가 단계(S2-4)에서 수행된다.

이 때, 비동작 기간(T0)을 나타내는 수치 데이터는 중지 타이밍 해석 회로(142)에 의해 기간(T2)을 나타내는 수치 데이터와 비교된다. 기간(T2)은 클록 신호(CLK) 및 전원 전압(PWR)이 중지되는 기간이고, 이는 클록 신호(CLK) 및 전원 전압(PWR)의 공급이 중지되는 전력 소비 오버헤드를 상쇄시키기 위하여 필요하다. 예컨대, 기간(T2)은 프로세서의 설계 규격들에 의해 결정될 수 있다.

이후, 비동작 기간(T0)이 기간(T2)보다 길지의 여부는 제 2 비교 처리의 결과에 기초하여 단계(S2-5)에서 결정된다.

비동작 기간(T0)이 기간(T2)보다 길 경우, 클록 신호(CLK) 및 전원 전압(PWR)의 공급은 중지된다. 따라서, 단계(S2-6b)에서 제어 신호(CTL_CLK) 및 제어 신호(CTL_PWR)는 클록 신호(CLK) 및 전원 전압(PWR)의 공급을 중지시키기 위한 값들로 설정되고, 이들 제어 신호들은 제어 신호 출력 회로(143)로부터 출력된다.

비동작 기간(T0)이 기간(T2)보다 짧거나 같은 경우, 기능 회로(130)에 대한 클록 신호(CLK)의 공급은 중지될 수 있지만, 기능 회로에 대한 전원 전압(PWR)의 공급은 중지되지 않는다. 따라서, 단계(S2-6c)에서, 제어 신호(CTL_CLK) 및 제어 신호(CTL_PWR)는 기능 회로(130)에 대한 클록 신호(CLK)의 공급이 중지되고, 전원 전압(PWR)의 공급이 기능 회로(130)에 대해 계속 공급되도록 허용하는 값들로 설정되고, 이들 제어 신호들은 제어 신호 출력 회로(143)로부터 출력된다.

예컨대, 도 17에 도시된 구성의 경우, 중지 타이밍 해석 회로(142)에서 사용 타이밍 해석 회로(141)로부터 입력된 복수의 데이터 신호들(기능 회로(130)가 동작할지의 여부를 나타내는 데이터 신호들)은 시프트 레지스터(171)를 통해 시프트되고, 시프트 레지스터(171) 내의 각 플립-플롭들로부터 출력된다. 더욱이, 중지 타이밍 해석 회로(142) 내에서 플립-플롭들로부터 출력된 복수의 데이터 신호들은 논리 회로(172) 내에서 산출 처리를 거치고, 논리 회로(172)로부터 출력된 데이터 신호들이 클록 신호(CLK) 또는 전원 전압(PWR)의 공급의 중지를 나타내는지의 여부(예, 낮은-레벨 데이터 신호들이 출력되는지의 여부)는 산술 처리의 결과에 의해 결정된다. 이후, 제어 신호 출력 회로(143)는, 데이터 신호들이 논리 회로(172)로부터 입력되는 시프트 레지스터(181) 내의 마지막 스테이지의 플립-플롭으로부터 출력된 데이터로서 제어 신호(CTL_CLK) 및 제어 신호(CTL_PWR)를 출력한다.

이것은 단계(S1-3)에서 데이터 해석의 특정 예에 대한 설명이다.

다음에, 도 6에 도시된 단계(S1-4)에서, 기능 회로(130)에 대한 클록 신호의 공급 또는 클록 신호 및 전원 전압 모두의 공급이 데이터 해석부(104)에서 생성된 제어 신호에 따라 제어되고, 이에 의해 클록 게이팅과 전력 게이팅이 수행된다.

이 때, 클록 신호(CLK)의 공급은, 비동작 기간(T0)이 기간(T1)보다 더 긴 것으로 판정된 기능 회로(130)에 대해 중지되고, 클록 신호(CLK) 및 전원 전압(PWR)의 공급은 비동작 기간(T0)이 기간(T2)보다 긴 것으로 판정된 기능 회로(130)에 대해 중지된다.

클록 신호(CLK) 및 전원 전압(PWR)을 공급받는 기능 회로(130)는 명령들의 입력 데이터에 따라 동작한다. 명령들의 데이터가 데이터 해석부(104)를 통해 기능 회로(130)에 입력되지만; 본 발명의 일 실시예는 이에 국한되지 않고, 명령 디코더부(102)에서 번역된 명령들의 데이터는 논리부(103)에 직접 입력될 수 있다.

명령들의 다른 데이터가 존재한다면, 상기 동작은 다시 수행된다.

예컨대, 도 17에 도시된 구성의 경우, 사용 타이밍 해석 회로(141)에서 카운터 제어 회로(165)는 논리 회로(164)에 의해 결정된 복수의 명령들의 데이터에 따라 카운터(166)를 증분시킨다. 카운트 값에 기초하여, 레지스터(182)에 기억된 명령들의 데이터는 제어 신호 출력 회로(143)로부터 선택기(183)를 통해 기능 회로(130)에 출력된다. 시프트 레지스터(181)와 카운터(166)가 동일한 클록 신호를 사용하여 제어될 때, 명령들의 데이터가 선택기(183)를 통해 기능 회로(130)에 출력되는 타이밍이 클록 신호(CLK) 및 전원 전압(PWR)이 공급되는 타이밍과 동기가 맞춰지는 동안, 기능 회로(130)는 동작할 수 있다.

이것은 도 1에 도시된 프로세서를 구동하기 위한 방법의 예에 대한 설명이다.

또한, 프로세서를 구동하기 위한 방법의 다른 예는 도 8을 참조하여 기술될 것이고; 이 예에서, 논리부(103)는 기능 회로들(130_1 내지 130_4)을 포함하고, 명령들(1 내지 20)의 데이터는 복수의 명령들의 데이터로서 한 번에 해석된다. 도 8은 데이터 해석의 예를 도시하는 개략도이다. 수평 축은 시간을 나타내고, 명령들(1 내지 20)은 각 시간에 순차적으로 실행된다. 명령들(1 내지 20)이 동일한 실행 기간을 갖고, 기간(T1)은 한 명령의 길이와 같고, 기간(T2)은 11개 명령들의 길이와 같다고 간주된다. 편리함을 위해, 기능 회로들(130_1 내지 130_4)에 공급된 제어 신호들(CTL_CLK)은 각각 제어 신호들(CTL_CLK1 내지 CTL_CLK4)로 언급되고, 기능 회로들(130_1 내지 130_4)에 공급된 제어 신호들(CTL_PWR)은 각각 제어 신호들(CTL_PWR1 내지 CTL_PWR4)로 언급된다. 또한 제어 신호들(CTL_CLK1 내지 CTL_CLK4) 및 제어 신호들(CTL_PWR1 내지 CTL_PWR4)은 각각 디지털 신호이다.

단계(S2-1)에서 해석된, 기능 회로들(130_1 내지 130_4)의 비동작 기간들(T0)은 도 8에서 데이터(D130_1) 내지 데이터(D130_4)로 언급될 수 있다.

이 경우, 기능 회로(130_1)는 명령(10)이 실행되는 기간(비동작 기간(T0))에는 동작하지 않는다. 기능 회로(130_2)는 명령들(3 내지 6)이 실행되는 기간(비동작 기간(T0a)) 및 명령들(15 내지 18)이 실행되는 기간(비동작 기간(T0b))에는 동작하지 않는다. 기능 회로(130_3)는 명령들(4 내지 19)이 실행되는 기간(비동작 기간(T0))에는 동작하지 않는다. 기능 회로(130_4)는 명령들(1 내지 20)이 실행되는 기간(비동작 기간(T0))에는 동작하지 않는다. 복수의 명령들이 단일 기능 회로(130)에서 순차적으로 실행되는 경우, 복수의 비동작 기간들은 이러한 방식으로 존재할 수 있다.

또한, 위에서 해석된 비동작 기간(T0)에 기초하여, 단계(S2-2)에서 제 1 비교 처리 및 단계(S2-4)에서 제 2 비교 처리가 수행되고; 그 결과, 기능 회로(130_1) 내에서 명령(10) 내의 비동작 기간(T0)의 길이가 기간(T1)보다 짧거나 같다. 따라서, 명령들(1 내지 20)이 실행되는 기간에, 제어 신호들(CTL_CLK1 및 CTL_PWR1) 각각 이 높은 레벨로 설정되고, 이에 의해 클록 신호(CLK) 및 전원 전압(PWR) 모두 기능 회로(130_1)에 공급된다.

기능 회로(130_2)에서, 명령들(3 내지 6) 내의 비동작 기간(T0a)은 기간(T1)보다 더 길고, 기간(T2)보다 짧거나 같다. 따라서, 명령들(4 및 5)이 실행되는 기간에 제어 신호(CTL_CLK2)는 낮은 레벨로 설정되어 기능 회로(130_2)에 대한 클록 신호(CLK)의 공급이 중지되고, 제어 신호(CTL_PWR2)는 높은 레벨로 설정되어 전원 전압(PWR)이 기능 회로(130_2)에 공급된다. 또한, 명령들(15 내지 18) 내의 비동작 기간(T0b)은 기간(T1)보다 길고, 기간(T2)보다 짧거나 같다. 따라서, 명령들(16 및 17)이 실행되는 기간에 제어 신호(CTL_CLK2)는 낮은 레벨로 설정되어 기능 회로(130_2)에 대한 클록 신호(CLK)의 공급이 중지되고, 제어 신호(CTL_PWR2)는 높은 레벨로 설정되어 전원 전압(PWR)이 기능 회로(130_2)에 공급된다. 제어 신호들(CTL_CLK 및 CTL_PWR)이 도 8에서 각 명령에 대해 제어되지만, 본 발명의 일 실시예는 이에 국한되지 않고, 제어 신호들(CTL_CLK 및 CTL_PWR)의 펄스들은 명령 기간의 일 부분에서 변경될 수 있다. 또한, 도 8에서 클록 신호(CLK) 및 전원 전압(PWR)의 공급이 중지되는 경우, 제어 신호들(CTL_CLK 및 CTL_PWR)이 낮은 레벨인 기간은 동작 불량의 발생을 억제하기 위하여 비동작 기간(T0)보다 짧다. 그러나, 본 발명의 일 실시예는 이에 국한되지 않고, 제어 신호들(CTL_CLK 및 CTL_PWR)이 낮은 레벨인 기간은 비동작 기간(T0)과 같을 수 있다.

기능 회로(130_3)에서, 명령들(4 내지 19) 내의 비동작 기간(T0)은 기간(T2)보다 더 길다. 따라서, 제어 신호(CTL_CLK3)는 명령들(5 내지 18)이 실행되는 기간에 낮은 레벨로 설정되고, 제어 신호(CTL_PWR3)는 명령들(6 내지 17)이 실행되는 기간에 낮은 레벨로 설정되어, 기능 회로(130_3)에 대한 클록 신호(CLK) 및 전원 전압(PWR)의 공급이 중지된다.

기능 회로(130_4)에서, 명령들(1 내지 20) 내의 비동작 기간(T0)은 기간(T2)보다 더 길다. 따라서, 제어 신호(CTL_CLK4) 및 제어 신호(CTL_PWR4)는 명령들(1 내지 20)이 실행되는 기간에 낮은 레벨로 설정되고, 이에 의해 기능 회로(130_4)에 대한 클록 신호(CLK) 및 전원 전압(PWR)의 공급이 중지된다.

상술한 바와 같이, 도 1에 도시된 프로세서에서 복수의 명령들의 데이터가 해석되고, 해석 결과에 기초하여 제어 신호들(CTL_CLK 및 CTL_PWR)의 값들이 결정되고; 따라서 클록 신호(CLK)의 공급이 중지되는 기간과 전원 전압(PWR)의 공급이 중지되는 기간은 기능 회로들(130) 각각에 대해 결정될 수 있다.

본 실시예의 프로세서를 구동하는 방법의 다른 예는 도 9의 흐름도를 참조하여 기술될 것이다. 프로세서를 구동하는 상술한 방법에서와 동일한 부분에 대해 프로세서를 구동하는 상술한 방법이 적절하게 참조됨을 주목해야 한다. 여기에서, 도 2에 도시된 프로세서를 구동하는 방법의 예가 일 예로서 설명될 것이다.

도 2에 도시된 프로세서를 구동하는 방법의 예에서, 복수의 명령들의 데이터는 단계(S3-1)에서 페치되고, 명령 레지스터부(101)에서 페치된 명령들의 데이터는 단계(S3-2)에서 번역된다.

명령들의 번역된 데이터는 데이터 해석부(104)에 입력된다.

더욱이, 단계(S3-3)에서, 명령들의 데이터가 조건 분기 명령의 데이터를 포함하는지의 여부가 결정된다. 데이터가 조건 분기 명령을 포함하는지의 여부는 예컨대 데이터의 상위 비트에 의해 결정될 수 있다.

예컨대, 도 17에 도시된 구성의 경우, 사용 타이밍 해석 회로(141) 내에서 레지스터(161)에 기억된 명령들의 데이터의 내용이 프로그램 카운터(163)에 기억된 어드레스 데이터의 사용을 통해 논리 회로(164)에 의해 결정되고, 이에 의해 조건 분기 명령의 데이터가 결정된다.

명령들의 데이터가 조건 분기 명령의 데이터를 포함하는 경우, 단계(S3-4a)에서, 복수의 번역된 명령들 중 조건 분기 명령까지의 명령들에 대한 데이터 해석이 수행된다.

이 때, 데이터 해석부(104)에서, 복수의 명령들 중 조건 분기 명령까지의 명령들이 순차적으로 실행될 때 기능 회로(130)의 비동작 기간(T0)을 계산하기 위하여 명령들의 번역된 데이터가 해석된다. 이후, 비동작 기간(T0)의 길이에 따라, 기능 회로(130)에 대한 클록 신호(CLK)의 공급 또는 클록 신호(CLK) 및 전원 전압(PWR) 모두의 공급의 중지를 결정하기 위하여 제어 신호들(CTL_CLK 및 CTL_PWR)이 생성된다. 데이터 해석의 특정 예에 대해, 도 7의 흐름도를 참조하여 기술된 예가 참조될 수 있다.

더욱이, 단계(S3-5a)에서, 기능 회로(130)에 대한 클록 신호(CLK)의 공급 또는 클록 신호(CLK) 및 전원 전압(PWR) 모두의 공급은 데이터 해석부(104)에서 생성된 제어 신호들(CTL_CLK 및 CTL_PWR)에 따라 제어되고, 이에 의해 클록 게이팅 및 전력 게이팅이 수행된다. 명령들의 데이터가 조건 분기 명령의 데이터를 포함하지 않는 경우, 명령들의 데이터는 단계(S3-4b)에서 해석된다. 이후, 단계(S3-5b)에서, 기능 회로(130)에 대한 클록 신호(CLK)의 공급 또는 클록 신호(CLK) 및 전원 전압(PWR) 모두의 공급은 데이터 해석부(104)에서 생성된 제어 신호들에 따라 제어되고, 이에 의해 클록 게이팅 및 전력 게이팅이 수행된다.

덧붙여, 명령들의 데이터가 조건 분기 명령의 데이터를 포함하는 경우, 조건 분기의 결과는 단계(S3-6)에서 참조된다. 예컨대, 조건 분기의 결과는 조건 분기의 결과를 나타내는 플래그 데이터를 도 2에 도시된 기억부(106)에 기록함으로써 데이터 해석부(104) 등에서 참조될 수 있다.

다음에, 단계(S3-7)에서, 나머지 명령들의 데이터는 조건 분기의 결과에 따라 해석된다. 예컨대, 기억부(106) 내의 플래그 레지스터 등에 기억된 플래그 데이터는 데이터 해석부(104)에 의해 감시되고, 조건 분기 이후에 명령들이 남는다면, 나머지 명령들의 데이터가 해석될 수 있다.

또한, 단계(S3-8)에서, 기능 회로(130)에 대한 클록 신호(CLK)의 공급 또는 클록 신호(CLK) 및 전원 전압(PWR) 모두의 공급은 데이터 해석부(104)에서 생성된 제어 신호들(CTL_CLK 및 CTL_PWR)에 따라 제어되고, 이에 의해 클록 게이팅 및 전력 게이팅이 나머지 명령들에 대해 수행된다.

클록 신호(CLK) 및 전원 전압(PWR)을 공급받는 기능 회로(130)는 명령들의 입력 데이터에 따라 동작한다. 명령들의 데이터는 데이터 해석부(104)를 통해 기능 회로(130)에 입력되지만; 본 발명의 일 실시예는 이에 국한되지 않고, 명령 디코더부(102)에서 번역된 명령들의 데이터는 논리부(103)에 직접 입력될 수 있다.

명령들의 다른 데이터가 존재한다면, 위의 동작은 다시 수행된다.

이것은 본 실시예의 프로세서를 구동하는 방법의 다른 예의 설명이다.

상술한 바와 같이, 본 실시예의 프로세서를 구동하는 방법의 다른 예에서, 처리는 조건 분기 명령이 존재하는지의 여부에 따라 변경되고, 이는 명령들의 데이터의 불필요한 해석을 회피하고, 따라서 동작 속도를 증가시킨다.

본 실시예의 프로세서를 구동하는 방법의 또 다른 예는 도 10의 흐름도를 참조하여 기술될 것이다. 프로세서를 구동하는 상술한 방법들에서와 동일한 부분에 대해 프로세서를 구동하는 상술한 방법들이 적절하게 참조됨을 주목해야 한다. 여기에서, 도 2에 도시된 프로세서를 구동하는 방법의 예가 일 예로서 설명될 것이다.

도 2에 도시된 프로세서를 구동하는 방법의 예에서, 복수의 명령들의 데이터는 단계(S4-1)에서 페치되고, 명령 레지스터부(101)에서 페치된 명령들의 데이터는 단계(S4-2)에서 번역된다.

명령들의 번역된 데이터는 논리부(103)의 기능 회로(130)와 데이터 해석부(104)에 입력된다.

더욱이, 단계(S4-3)에서, 명령들의 데이터가 조건 분기 명령의 데이터를 포함하는지의 여부가 결정된다.

명령들의 데이터가 조건 분기 명령의 데이터를 포함하지 않는 경우, 명령들의 번역된 데이터는 단계(S4-6a)에서 해석된다.

다음에, 단계(S4-7a)에서, 기능 회로(130)에 대한 클록 신호(CLK)의 공급 또는 클록 신호(CLK) 및 전원 전압(PWR) 모두의 공급은 데이터 해석부(104)에서 생성된 제어 신호들에 따라 제어되고, 이에 의해 클록 게이팅 및 전력 게이팅이 수행된다.

명령들의 데이터가 조건 분기 명령의 데이터를 포함하는 경우, 단계(S4-4)에서, 명령들의 번역된 데이터가 조건 분기 명령의 점프지의 명령 데이터를 포함하는지의 여부가 결정된다. 데이터가 점프지의 명령을 포함하는지의 여부는 예컨대 데이터의 상위 비트에 의해 결정될 수 있다.

예컨대, 도 17에 도시된 구성의 경우, 사용 타이밍 해석 회로(141)에서 레지스터(161)에 기억된 명령들의 데이터의 내용은 프로그램 카운터(163)에 기억된 어드레스 데이터의 사용을 통해 논리 회로(164)에 의해 결정되고, 이에 의해 조건 분기 명령의 데이터 및 조건 분기 명령의 점프지 데이터가 결정된다.

명령들의 데이터가 점프지의 명령 데이터를 포함하지 않는 경우, 단계(S4-6b)에서, 복수의 번역된 명령들 중 조건 분기 명령까지의 명령들에 대해 데이터 해석이 수행된다. 이후, 단계(S4-7b)에서, 기능 회로(130)에 대한 클록 신호(CLK)의 공급 또는 클록 신호(CLK) 및 전원 전압(PWR) 모두의 공급은 데이터 해석부(104)에서 생성된 제어 신호들에 따라 제어되고, 이에 의해 클록 게이팅 및 전력 게이팅이 조건 분기 명령까지의 명령들에 대해 수행된다.

명령들의 데이터가 점프지의 명령 데이터를 포함하는 경우, 단계(S4-6c)에서, 데이터 해석은 복수의 번역된 명령들 중 조건 분기 명령까지의 명령들 및 점프지의 명령들에 대해 수행된다.

예컨대, 도 17에 도시된 구성의 경우, 사용 타이밍 해석 회로(141) 내에서, 조건 분기 명령까지의 데이터, 및 조건 분기 명령의 점프지의 데이터에 대응하는 기능 회로(130)가 동작하는지의 여부를 표시하는 데이터는 논리 회로(164)에 의해 메모리(162)로부터 출력된다.

다음에, 단계(S4-7c)에서, 기능 회로(130)에 대한 클록 신호(CLK)의 공급 또는 클록 신호(CLK)와 전원 전압(PWR) 모두의 공급은 데이터 해석부(104)에서 생성된 제어 신호들에 따라 제어되고, 이에 의해 클록 게이팅 및 전력 게이팅이 조건 분기 명령까지 명령들에 대해 수행된다. 더욱이, 단계(S4-8)에서, 조건 분기의 결과가 참조된다.

이후, 해석된 점프지의 명령으로 점프할지의 여부가 단계(S4-9)에서 결정된다. 예컨대, 점프할지의 여부는 데이터 해석부(104)에 의해, 기억부(106)에 기억되는 점프 명령의 처리 결과 데이터를 감시함으로써 결정될 수 있다.

점프지의 명령으로 점프하는 경우, 결정 결과를 표시하는 결정 신호는 데이터 해석부(104)로 입력된다. 이후, 단계(S4-10)에서, 기능 회로(130)에 대한 클록 신호(CLK)의 공급 또는 클록 신호(CLK)와 전원 전압(PWR) 모두의 공급은 데이터 해석부(104)에서 생성된 제어 신호들에 따라 제어되고, 이에 의해 점프지의 명령 및 후속 명령들에 대한 클록 게이팅 및 전력 게이팅이 수행된다. 점프지의 명령으로 점프하지 않는 경우, 처리는 종료된다.

예컨대, 도 17에 도시된 구성의 경우, 기억부(106)에 기억되는 조건 분기 명령의 처리 결과 데이터는 카운터 제어 회로(165)에 입력된다. 조건 분기 명령에 의해 표시된 점프지의 어드레스로 점프하는 경우, 카운터(166)가 조건 분기 명령의 데이터에 대응하는 카운트 값을 가질 때, 카운터(166)의 출력 노드의 전위는 카운터 제어 회로(165)를 통해, 점프지의 명령 데이터에 대응하는 카운트 값으로 설정된다. 결과적으로, 조건 분기 명령까지의 데이터, 및 점프지의 데이터는 레지스터(182)로부터 선택기(183)를 통해 출력될 수 있다.

클록 신호(CLK)와 전원 전압(PWR)을 공급받는 기능 회로(130)는 명령들의 입력 데이터에 따라 동작한다. 명령들의 데이터는 데이터 해석부(104)를 통해 기능 회로(130)에 입력되지만; 본 발명의 일 실시예는 이에 국한되지 않고, 명령 디코더부(102) 내에서 번역된 명령들의 데이터는 논리부(103)에 직접 입력될 수 있다.

만약 다른 명령들의 데이터가 존재한다면, 위의 동작은 다시 수행된다.

이것은 본 실시예의 프로세서를 구동하기 위한 방법의 다른 예의 설명이다.

상술한 바와 같이, 본 실시예의 프로세서를 구동하기 위한 방법의 다른 예에 있어서, 조건 분기 명령이 존재하는지의 여부 및 점프지의 데이터가 있는지의 여부에 따라 처리가 변하고, 이는 명령들의 데이터의 불필요한 해석을 회피하고, 따라서 동작 속도를 증가시킨다.

본 실시예의 프로세서를 구동하기 위한 방법의 또 다른 추가 예는 도 11의 흐름도를 참조하여 기술될 것이다. 프로세서를 구동하기 위한 이전에 언급한 방법들에서와 동일한 부분에 대해, 프로세서를 구동하기 위한 이전에 언급한 방법들이 적절하게 참조됨을 주목해야 한다. 여기에서, 도 2에 도시된 프로세서를 구동하기 위한 방법의 예가 일 예로서 기술될 것이다.

도 2에 도시된 프로세서를 구동하기 위한 방법의 예에서, 복수의 명령들의 데이터는 단계(S5-1)에서 페치되고, 명령 레지스터부(101) 내에서 페치된 명령들의 데이터는 단계(S5-2)에서 번역된다.

명령들의 번역된 데이터는 논리부(103) 내의 기능 회로(130)와 데이터 해석부(104)에 입력된다.

이후, 복수의 번역된 명령들이 기억부(106)에 기억된 데이터에 대응하는 명령들과 동일한지의 여부가 단계(S5-3)에서 결정된다. 이를 결정하기 위하여, 예컨대 번역된 데이터와 해석 결과들을 표시하는 데이터는 먼저 기억부(106)에 기억되고, 명령들의 기억된 데이터는 명령들의 입력 데이터와 비교된다.

예컨대, 도 17에 도시된 구성의 경우, 사용 타이밍 해석 회로(141)에서, 논리 회로(164)는 레지스터(161)에 기억된 명령들의 데이터가 기억부(106)에 기억된 데이터와 동일한지의 여부를 결정한다.

복수의 번역된 명령들이 기억부(106)에 기억된 데이터에 대응하는 명령들과 동일한 경우, 해석 결과들의 기억된 데이터는 단계(S5-4a)에서 판독된다. 이후, 단계(S5-5)에서, 기능 회로(130)에 대한 클록 신호의 공급 또는 클록 신호와 전원 전압 모두의 공급은 데이터 해석부(104)에서 생성된 제어 신호들에 따라 제어되고, 이에 의해 클록 게이팅과 전력 게이팅이 수행된다.

복수의 번역된 명령들이 기억부(106)에 기억된 데이터에 대응하는 명령들과 동일하지 않은 경우, 복수의 번역된 명령들은 단계(S5-4b)에서 해석된다. 이후, 단계(S5-5)에서, 기능 회로(130)에 대한 클록 신호(CLK)의 공급 또는 클록 신호(CLK)와 전원 전압(PWR) 모두의 공급은 데이터 해석부(104)에서 생성된 제어 신호들에 따라 제어되고, 이에 의해 클록 게이팅과 전력 게이팅이 수행된다.

상술한 바와 같이, 본 실시예의 프로세서를 구동하기 위한 방법의 다른 예에서, 동일한 명령들의 데이터 해석은, 명령들의 해석 데이터가 기억부(106)에 저장되기 때문에 생략될 수 있어서, 동작 속도의 상승을 초래한다.

도 1 내지 도 11을 참조하여 기술된 바와 같이, 본 실시예의 프로세서의 예에서, 순차적인 명령들의 데이터가 한 번에 번역(디코딩)되고, 번역된 명령들 중 2개 이상의 명령들의 데이터가 해석되어, 복수의 명령들 중 2개 이상의 명령들이 순차적으로 실행될 때 기능 회로의 비동작 기간의 길이를 계산한다. 해석 결과에 따라, 클록 게이팅 또는 클록 게이팅과 전력 게이팅 모두는 기능 회로 상에서 수행된다. 따라서, 전력 소비가 감소된다.

(실시예 2)

본 실시예에서 기술되는 것은 본 발명의 일 실시예의 프로세서를 위해 사용될 수 있는 레지스터의 구성 예이다.

도 12의 A 및 B는 본 실시예의 레지스터의 구성의 예를 도시한다.

도 12의 A에 도시된 레지스터는 플립-플롭(FF라 함)(201), 메모리 회로(NVM이라 함)(202), 및 선택기(SEL이라 함)(203)를 포함한다. 플립-플롭(201)과 메모리 회로(202)가 하나의 메모리 회로로서 간주될 수 있고, 레지스터가 복수의 메모리 회로들을 포함할 수 있음을 주목해야 한다.

플립-플롭(201)은 리셋 신호(RST), 클록 신호(CLK), 및 데이터 신호를 공급받는다. 플립-플롭(201)은 클록 신호(CLK)에 응답하여 입력되는 데이터 신호의 데이터를 유지하고 데이터 신호(Q)로서 데이터를 출력하는 기능을 갖는다.

메모리 회로(202)는 기록 제어 신호(WE), 판독 제어 신호(RD), 및 데이터 신호를 공급받는다.

메모리 회로(202)는 기록 제어 신호(WE)에 따라 입력 데이터 신호의 데이터를 기억하고, 판독 제어 신호(RD)에 따라 데이터 신호로서 기억된 데이터를 출력하는 기능을 갖는다.

선택기(203)는 판독 제어 신호(RD)를 단자(a)를 통해 공급받고, 데이터 신호(D)를 단자(b)를 통해 공급받고, 메모리 회로(202)로부터 출력된 데이터 신호(D_NVM)를 단자(c)를 통해 공급받는다.

선택기(203)는 판독 제어 신호(RD)에 따라 단자(d)를 통해 데이터 신호(D)를 출력할지 또는 데이터 신호(D_NVM)를 출력할지를 선택하는 기능을 갖는다.

다음에, 메모리 회로(202)의 구성의 예가 도 12의 B를 참조하여 기술될 것이다.

도 12의 B에 도시된 바와 같이, 메모리 회로(202)는 데이터 유지부(211) 및 데이터 판독부(212)를 포함한다. 이에 국한됨이 없이, 메모리 회로(202)가 위상-변화 랜덤 액세스 메모리(PRAM), 저항 랜덤 액세스 메모리(ReRAM), 자기저항 랜덤 액세스 메모리(MRAM), 등을 포함할 수 있음을 주목해야 한다. MRAM에 대해, 예컨대 자기 터널 접합 소자(MTJ 소자)가 사용될 수 있다.

데이터 유지부(211)는 트랜지스터(221)와 커패시터(222)를 포함한다.

트랜지스터(221)는 n-채널 트랜지스터이다. 트랜지스터(221)의 소스와 드레인 중 하나는 선택기(203)의 출력 단자(단자(d))에 전기적으로 접속된다. 트랜지스터(221)는 선택기(203)로부터 입력된 데이터 신호의 유지를 기록 제어 신호(WE)에 따라 제어하는 기능을 갖는다.

트랜지스터(221)로서, 낮은 오프-상태 전류를 갖는 트랜지스터가 사용될 수 있다.

이 경우, 낮은 오프-상태 전류를 갖는 트랜지스터의 채널 폭의 마이크로미터당 오프-상태 전류는 상온(25℃)에서 1×10^-19A(100zA) 이하인 것이 바람직하다.

낮은 오프-상태 전류를 갖는 상술한 트랜지스터로서, 채널 형성 영역에 대해 산화물 반도체를 사용하는 트랜지스터가 채용될 수 있다. 산화물 반도체에 대해 금속 산화물 기반의 재료가 사용될 수 있고, 산화물 반도체의 예들로는 아연, 및 인듐과 갈륨 중 적어도 하나를 포함하는 금속 산화물, 및 갈륨이 부분적으로 또는 전체적으로 다른 금속 원소로 대체된 금속 산화물을 들 수 있다.

산화물 반도체 막의 구조가 아래에 기술된다.

산화물 반도체 막은 대략 단결정 산화물 반도체 막과 비단결정 산화물 반도체 막으로 분류된다. 비단결정 산화물 반도체 막은, 비정질 산화물 반도체 막, 미소결정 산화물 반도체 막, 다결정 산화물 반도체 막, c-축 정렬된 결정 산화물 반도체(CAAC-OS) 막, 등 중 어느 하나를 포함한다.

비정질 산화물 반도체 막은 불규칙한 원자 배열을 갖고, 결정 성분을 갖지 않는다. 이의 전형적인 예는 심지어 미소 영역에서도 결정부를 갖지 않고, 막 전체가 비정질인 산화물 반도체 막이다.

미소결정 산화물 반도체 막은 예컨대 1nm 이상 10nm 미만의 크기를 갖는 미소결정(나노결정이라 함)을 포함한다. 따라서, 미소결정 산화물 반도체 막은 비정질 산화물 반도체 막보다 높은 정도의 원자 규칙성을 갖는다. 따라서, 미소결정 산화물 반도체 막의 결함 준위 밀도는 비정질 산화물 반도체 막보다 낮다.

CAAC-OS 막은 복수의 결정 부분들을 포함하는 산화물 반도체 막들 중 하나이고, 대부분의 각 결정 부분은 한 면이 100nm 미만인 입방체 내에 들어간다. 따라서, CAAC-OS 막 내에 포함된 결정 부분이 한 면이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 경우가 존재한다. CAAC-OS 막의 결함 준위 밀도는 미소 결정 산화물 반도체 막보다 낮다. CAAC-OS 막은 아래에서 상세하게 기술된다.

본 명세서에서, 용어 "평행"은 두 직선들 사이에서 형성된 각도가 -10°이상 10°이하를 나타내고, 따라서 각도가 -5°이상 5°이하인 경우도 포함한다. 덧붙여, 용어 "수직"은 두 직선들 사이에서 형성된 각도가 80°이상 100°이하를 나타내고, 따라서 각도가 85°이상 95°이하인 경우도 포함한다.

본 명세서에서, 삼방 정계 및 능면체 정계는 육방 정계에 포함된다.

CAAC-OS 막의 투과형 전자 현미경(TEM) 이미지에서, 결정부들 사이의 경계, 즉 결정립계(grain boundary)는 명확하게 관찰되지 않는다. 따라서, CAAC-OS 막에서, 결정립계에 기인한 전자 이동도의 감소는 발생하기 어렵다.

샘플 표면에 거의 평행한 방향에서 관찰된 CAAC-OS 막의 TEM 이미지(단면 TEM 이미지)에 따라, 금속 원자들은 결정부들 내에서 층상으로 배열된다. 각 금속 원자 층은 CAAC-OS 막이 형성되는 표면(CAAC-OS 막이 형성되는 표면은 피형성면이라 한다) 또는 CAAC-OS 막의 상부 표면을 반영한 형태이고, CAAC-OS 막의 피형성면 또는 상부 표면과 평행하게 배열된다.

다른 한 편으로, 샘플 표면에 거의 수직인 방향으로 관찰된 CAAC-OS 막의 TEM 이미지(평면 TEM 이미지)에 따라, 금속 원자들은 결정부들에서 삼각형 또는 육각형 구성으로 배열된다. 그러나, 상이한 결정부들 사이에서 금속 원자들의 배열의 규칙성은 존재하지 않는다.

단면 TEM 이미지 및 평면 TEM 이미지의 결과들로부터, CAAC-OS 막의 결정부들 내에서 배향이 발견된다.

CAAC-OS 막은 X-선 회절(XRD) 장치를 통해 구조 해석을 거친다. 예컨대, InGaZnO₄ 결정을 포함하는 CAAC-OS 막이 아웃-오브-플레인(out-of-plane) 법으로 해석될 때, 회절 각도(2θ)가 대략 31°일 때 피크가 자주 발생한다. 이러한 피크는 InGaZnO₄ 결정의 (009) 평면으로부터 유도되고, 이는 CAAC-OS 막 내의 결정들이 c-축 배향을 갖고, c-축들이 CAAC-OS 막의 피형성면 또는 상부 표면에 거의 수직 방향으로 배향됨을 나타낸다.

다른 한편, CAAC-OS 막이 X-선이 c-축에 수직인 방향으로 샘플로 들어가는 인-플레인(in-plane) 법으로 해석될 때, 2θ가 대략 56°일 때 피크가 자주 발생한다. 이러한 피크는 InGaZnO₄ 결정의 (110) 평면으로부터 유도된다. 여기에서, 샘플이 2θ를 대략 56°로 고정시키고 축(φ축)으로서 샘플 표면의 법선 벡터 주위를 회전하는 상태하에서 분석(φ스캔)이 수행된다. 샘플이 InGaZnO₄의 단일-결정 산화물 반도체 막인 경우, 6개의 피크들이 출현한다. 6개의 피크들은 (110) 면에 등가인 결정 면들로부터 유도된다. 다른 한 편으로, CAAC-OS 막의 경우, 2θ가 대략 56°로 고정된 상태로 φ스캔이 수행될 때조차 피크는 명확하게 관찰되지 않는다.

위의 결과들에 따라, c-축 배향을 갖는 CAAC-OS 막에서, a-축들 및 b-축들의 방향들이 결정부들 사이에서 상이하지만, c-축들은 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 단면 TEM 이미지에서 관찰될 때 층상으로 배열된 각 금속 원자 층은 결정의 a-b 면에 평행한 면에 대응한다.

결정부는 CAAC-OS 막의 증착과 동시에 형성되거나, 또는 열 처리와 같은 결정화 처리를 통해 형성됨을 주의해야 한다. 상술한 바와 같이, 결정의 c-축은 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예컨대 CAAC-OS 막의 형상이 에칭 등에 의해 변하는 경우, c-축은 CAAC-OS 막의 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 반드시 평행하지는 않을 수 있다.

더욱이, CAAC-OS 막 내의 결정화 정도는 반드시 균일한 것은 아니다. 예컨대, CAAC-OS 막을 초래하는 결정 성장이 막의 상부 표면 근처로부터 발생하는 경우, 상부 표면 근처의 결정화의 정도는 일부 경우들에서 피형성면 근처에서보다 높다. 더욱이, 불순물이 CAAC-OS 막에 첨가되면, 불순물이 첨가되는 영역 내의 결정화는 변하고, CAAC-OS 막 내의 결정화 정도는 영역들에 따라 변한다.

InGaZnO₄ 결정을 갖는 CAAC-OS 막이 아웃-오브-플레인 법으로 해석될 때, 2θ의 피크가, 대략 31°에서의 2θ의 피크에 부가하여, 대략 36°에서도 또한 관찰될 수 있음이 주목된다. 대략 36°에서의 2θ의 피크는 ZnGa₂O₄ 결정의 (311) 평면으로부터 유도된다; 이러한 피크는 ZnGa₂O₄ 결정이 InGaZnO₄ 결정을 포함하는 CAAC-OS 막의 부분에 포함됨을 나타낸다. CAAC-OS 막 내에서, 2θ의 피크가 대략 31°에서 출현하고, 2θ의 피크가 대략 36°에서 출현하지 않는 것이 바람직하다.

CAAC-OS 막을 사용하는 트랜지스터에서, 가시광 또는 자외선광의 조사로 인한 전기 특성의 변동은 작다. 따라서 트랜지스터는 높은 신뢰성을 갖는다.

산화물 반도체 막이 예컨대 비정질 산화물 반도체 막, 미소결정 산화물 반도체 막, 및 CAAC-OS 막 중 두 개 이상의 막들을 포함하는 적층 막일 수 있음이 주목된다.

채널을 포함하는 산화물 반도체의 캐리어 밀도는 1×10¹⁴ 원자/㎤ 미만, 바람직하게는 1×10¹² 원자/㎤ 미만, 더욱 바람직하게는 1×10¹¹ 원자/㎤ 미만이다. 이러한 캐리어 밀도를 구현하기 위하여, 산화물 반도체에 함유된 도너 불순물들의 농도는 감소될 필요가 있다: 예컨대 도너 불순물로 간주되는 수소의 양은 바람직하게 1×10¹⁹ 원자/㎤ 이하, 더욱 바람직하게는 1×10¹⁸ 원자/㎤ 이하로 감소된다.

상기 캐리어 밀도를 통해, 전계 효과 트랜지스터의 채널 폭의 마이크로미터당 오프-상태 전류는 1×10^-19A(100zA) 이하, 바람직하게는 1×10^-20A(10zA) 이하, 더욱 바람직하게는 1×10^-21A(1zA) 이하, 심지어 더욱 바람직하게는 1×10^-22A(100yA) 이하로 감소될 수 있다.

인듐, 아연 및 갈륨을 함유하는 산화물 반도체를 사용하는 채널 형성 영역을 포함하는 트랜지스터의 오프-상태 전류는 도 13을 참조하여 기술될 것이다.

트랜지스터의 오프-상태 전류가 극히 낮기 때문에, 오프-상태 전류를 측정하기 위하여, 상태적으로 큰 크기를 갖는 트랜지스터를 제작하여 실제 흐르는 오프-상태 전류를 산정하는 것이 필요하다.

일 예로서, 도 13은 온도가 150℃, 125℃, 85℃, 및 27℃로 변할 때, 1m(1000000㎛)의 채널 폭(W)과 3㎛의 채널 길이(L)를 갖는 트랜지스터의 채널 폭(W)의 마이크로미터당 오프-상태 전류로부터 산정된 오프-상태 전류의 아레니우스(Arrhenius) 그래프를 도시한다.

도 13에서, 예컨대 27℃에서 트랜지스터의 오프-상태 전류는 1×10^-25A 이하이다. 도 13은 인듐, 아연, 및 갈륨을 함유한 산화물 반도체를 사용하는 채널 형성 영역을 포함하는 트랜지스터가 극히 낮은 오프-상태 전류를 가짐을 도시한다.

트랜지스터(221)로서 낮은 오프-상태 전류를 갖는 상기 트랜지스터를 사용함으로써, 심지어 전원 전압의 공급이 중단될 때에도 데이터가 커패시터(222)에 유지될 수 있다.

트랜지스터(221)가 예컨대 논리 회로 내에 포함된 트랜지스터(예, 트랜지스터(223) 및 트랜지스터(224)) 위에 적층될 수 있어서, 회로 면적이 줄어들 수 있음이 주목된다.

트랜지스터(221)는 백-게이트를 포함할 수 있다. 백-게이트를 갖는 트랜지스터(221)는 트랜지스터(221)의 문턱 전압이 시프트되는 것을 허용한다.

커패시터(222)의 한 쌍의 전극들 중 하나는 트랜지스터(221)의 소스 및 드레인 중 하나에 전기적으로 접속되고, 전극들 중 다른 하나는 접지 전위를 공급받는다. 커패시터(222)는 기억될 데이터 신호의 데이터(D_HLD)에 기초하여 전하를 유지하는 기능을 갖는다. 트랜지스터(221)의 오프-상태 전류가 극히 낮기 때문에, 커패시터(222) 내의 전하는 유지되고, 따라서 데이터(D_HLD)는 심지어 전원 전압(PWR)의 공급이 중지될 때에도 유지된다.

데이터 판독부(212)는 트랜지스터(223), 트랜지스터(224), 트랜지스터(225) 및 인버터(226)를 포함한다.

트랜지스터(223)는 p-채널 트랜지스터이다. 트랜지스터(223)의 소스 및 드레인 중 하나는 전원 전위를 공급받고, 트랜지스터(223)의 게이트는 판독 제어 신호(RD)를 공급받는다. 전원 전위와 접지 전위 사이의 차이는 전원 전압이다.

트랜지스터(224)는 n-채널 트랜지스터이다. 트랜지스터(224)의 소스 및 드레인 중 하나는 트랜지스터(223)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 트랜지스터(224)의 게이트는 판독 제어 신호(RD)를 공급받는다.

트랜지스터(225)는 n-채널 트랜지스터이다. 트랜지스터(225)의 소스 및 드레인 중 하나는 트랜지스터(224)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 트랜지스터(225)의 소스 및 드레인 중 다른 하나는 접지 전위를 공급받는다. 트랜지스터(225)의 게이트의 전위는 데이터(D_HLD)이다.

인버터(226)의 입력 단자는 트랜지스터(223)의 소스 및 드레인 중 다른 것에 전기적으로 접속된다. 인버터(226)의 출력 단자는 선택기(203)의 입력 단자(단자 c)에 전기적으로 접속된다. 인버터(226)의 출력 신호는 데이터 신호(D_NVM)이다.

트랜지스터들(223 내지 225)과 인버터(226)로서, 예컨대 채널 형성 층에 실리콘을 사용하는 트랜지스터가 사용될 수 있다.

다음에, 도 12의 A에 도시된 메모리 회로를 구동하기 위한 방법의 예가 도 14의 타이밍도를 참조로 기술될 것이다.

먼저, 정상 동작 기간인 기간(T11)에, 메모리 회로는 전원 전압(PWR), 리셋 신호(RST), 및 클록 신호(CLK)를 공급받는다. 이 때, 선택기(203)는 데이터 신호의 데이터(D)를 플립-플롭(201)에 출력한다. 플립-플롭(201)은 클록 신호(CLK)에 따라 입력되는 데이터 신호의 데이터(D)를 유지한다.

전원 전압(PWR)의 공급이 중지되기 직전에 제공되는 백업 기간인 기간(T12)에서, 데이터 신호의 데이터(D)는 기록 제어 신호(WE)의 펄스에 따라 메모리 회로(202)에 기억되고, 메모리 회로(202) 내의 데이터(D_HLD)로서 유지된다. 이후, 메모리 회로에 대한 클록 신호(CLK)의 공급이 중지되고, 이후 메모리 회로에 대한 리셋 신호(RST)의 공급도 중지된다.

다음에, 전원 중지 기간인 기간(T13)에, 메모리 회로에 대한 전원 전압(PWR)의 공급이 중지된다. 이 기간 동안, 데이터(D_HLD)의 값은, 트랜지스터(221)의 오프-상태 전류가 낮기 때문에, 메모리 회로(202) 내에서 유지된다. 전원 전압(PWR)의 공급은, 전위(Vdd) 대신에 접지 전위(GND)를 공급함으로써 중지될 수 있음이 주목된다.

이후, 정상 동작 기간 직전의 회복 기간인 기간(T14)에, 메모리 회로에 대한 전원 전압(PWR)의 공급이 재개된다; 이후 클록 신호(CLK)의 공급이 재개되고, 이후, 리셋 신호(RST)의 공급이 재개된다. 이 때, 클록 신호(CLK)의 공급이 재개되기 전에, 클록 신호(CLK)가 공급되는 배선은 전위(Vdd)로 설정된다. 더욱이, 데이터(D_HLD)에 대응하는 값을 갖는 데이터 신호(D_NVM)는 판독 제어 신호(RD)의 펄스에 따라 메모리 회로(202)의 데이터 판독부(212)로부터 선택기(203)에 출력된다. 선택기(203)는 판독 제어 신호(RD)의 펄스에 따라 데이터 신호(D_NVM)를 플립-플롭(201)에 출력한다. 따라서, 플립-플롭(201)은 전원 중지 기간의 직전 상태로 리턴될 수 있다.

이후, 정상 동작 기간인 기간(T15)에, 플립-플롭(201)의 정상 동작이 다시 수행된다.

이것은 메모리 회로를 구동하기 위한 방법의 일 예이다.

도 12의 A 및 B에 도시된 구조를 갖는 레지스터가 기능 회로(130)를 위해 사용될 때, 데이터는 전원이 중지되기 직전에 제 2 메모리 회로에 기억되고, 이후 데이터는 전원이 재개될 때 제 1 메모리 회로에 입력된다; 따라서 전원이 중지되기 직전의 상태는 복귀될 수 있다. 이러한 방식으로, 제 1 메모리 회로는 전원의 재개 이후 신속하게 복귀될 수 있다.

(실시예 3)

본 실시예에 있어서, 본 발명의 일 실시예에서 사용될 수 있는 트랜지스터의 구조의 예들은 도 15의 A 및 B의 개략적인 단면도들을 참조하여 기술될 것이다. 도 15의 A 및 B에 도시된 구성요소들이 일부 경우들에서 축적에 맞추어진 것이 아님을 주목해야 한다.

도 15의 A에 도시된 트랜지스터는 도전층(711), 절연층(712), 반도체층(713), 도전층들(717a 및 717b), 및 절연층들(718a 및 718b)을 포함한다.

반도체층(713)은 절연층(703)을 개재하여 소자 형성층(700) 위에 제공된다. 반도체층(713)이 반드시 절연층(703) 위에 제공되는 것은 아니고, 소자 형성층(700) 위에 직접 제공될 수 있음을 주목해야 한다.

반도체층(713)에서, 불순물이 첨가되는 영역(715a) 및 영역(715b)은 서로 독립적으로 제공된다. 더욱이, 반도체층(713)에서, 영역(715a) 및 영역(715b)보다 낮은 농도로 불순물이 첨가되는 영역(716a) 및 영역(716b)이 영역(715a) 및 영역(715b) 사이에 제공된다. 영역(716a) 및 영역(716b)은 트랜지스터 내의 전계 집중을 억제할 수 있게 한다. 반도체층(713)은 또한 영역들(716a 및 716b) 사이에 채널 형성 영역(714)을 포함한다.

도전층(717a)은 반도체층(713) 내의 영역(715a)에 전기적으로 연결되고, 도전층(717b)은 반도체층(713) 내의 영역(715b)에 전기적으로 연결된다.

절연층(712)은 반도체층(713) 위에 제공된다.

도전층(711)은 절연층(712)을 개재하여 반도체층(713)과 중첩한다.

절연층(718a)은 도전층(711)의 한 쌍의 측면 표면들 중 하나와 접촉하고, 절연층(718b)은 다른 하나의 측면 표면과 접촉한다.

도 15b에 도시된 트랜지스터는 도전층(801), 절연층(802), 절연층(803), 도전층(811), 절연층(812), 반도체층(813), 및 도전층들(817a 및 817b)을 포함한다.

도전층(801)은 소자 형성층(800) 위에 제공된다.

절연층(802)은 소자 형성층(800) 위에 제공된다.

도전층(801) 및 절연층(802)은 예컨대, 도전막과 절연층의 적층에 수행되는 평탄화 처리(예, CMP 처리)에 의해 형성된다.

절연층(803)은 도전층(801)과 절연층(802) 위에 제공된다.

반도체층(813)은 절연층(803)을 개재하여 도전층(801)과 중첩한다.

도전층들(817a 및 817b)은 반도체층(813)에 전기적으로 연결된다.

절연층(812)은 반도체층(813)과 도전층들(817a 및 817b) 위에 제공된다.

구성요소들은 아래에서 추가로 기술될 것이다. 구성요소들 각각은 반드시 단 층인 것은 아니고, 층들의 적층일 수 있다.

절연층(703)은 하지층이다. 절연층(703)은 예컨대 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 또는 산화 하프늄과 같은 재료를 포함하는 층일 수 있다.

절연층(802)은 절연층(703)을 위해 사용될 수 있는 재료들 중 임의의 것으로 만들어질 수 있다.

반도체층들(713 및 813) 각각은 트랜지스터의 채널이 형성되는 층(채널 형성층으로도 불림)으로 기능한다.

반도체층들(713 및 813)은 예컨대 위의 실시예 2에서 도시된 트랜지스터(221)를 위해 사용될 수 있는 산화물 반도체층을 사용하여 형성될 수 있다.

영역들(715a 및 715b) 및 영역들(716a 및 716b)에 포함된 불순물들로서, 예컨대 주기율표에서 13족 원소(예, 붕소), 주기율표에서 15족 원소(예, 질소, 인 및 비소 중 하나 이상), 및/또는 희가스 원소(예, 헬륨, 아르곤 및 제논 중 하나 이상)를 사용할 수 있다. 이들 원소들 중 적어도 하나가 불순물들로서 사용될 수 있다.

절연층들(712, 803 및 812) 각각은 트랜지스터의 게이트 절연층으로 기능한다. 절연층들(712, 803 및 812)은 예컨대 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 또는 산화 하프늄과 같은 재료를 포함하는 층이 될 수 있다.

도전층들(711 및 811)은 각각 트랜지스터의 게이트로서 기능한다.

도전층들(711 및 811)은 예컨대, 몰리브덴, 티타늄, 크롬, 탄탈, 마그네슘, 은, 텅스텐, 알루미늄, 구리, 네오디뮴 또는 스칸듐과 같은 금속 재료를 포함하는 층이 될 수 있다.

도전층(801)은 트랜지스터의 백-게이트로서 기능한다. 도전층(801)이 반드시 제공되는 것은 아니지만, 도전층(801)은 트랜지스터의 문턱 전압을 제어할 수 있게 한다. 도전층(801)은 예컨대 도전층들(711 및 811)을 위해 사용될 수 있는 재료들 중 임의의 것으로 만들어질 수 있다.

절연층들(718a 및 718b)은 예컨대 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 또는 산화 하프늄과 같은 재료를 포함하는 층이 될 수 있다.

도전층들(717a 및 717b) 및 도전층들(817a 및 817b) 각각은 트랜지스터의 소스 또는 드레인으로서 기능한다. 도전층들(717a 및 717b) 및 도전층들(817a 및 817b)은 예컨대, 몰리브덴, 티타늄, 크롬, 탄탈, 마그네슘, 은, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 또는 루테늄과 같은 금속 재료를 포함하는 층이 될 수 있다.

도 15의 A 및 B에 도시된 트랜지스터들은 예컨대, 위의 실시예 2의 트랜지스터(221)를 위해 사용될 수 있다.

이것은 도 15의 A 및 B에 도시된 트랜지스터의 구조의 예들을 설명한다.

도 15의 A 및 B를 참조하여 기술된 바와 같이, 본 실시예의 트랜지스터의 예들에서, 산화물 반도체층은 데이터 기록 및 판독을 제어하는 트랜지스터를 위해 사용된다. 이러한 구조에 대해, 데이터는 긴 시간 동안 유지될 수 있다.

덧붙여, 본 실시예의 일 예로서 도시된 트랜지스터는 실리콘층과 같은 반도체층을 포함하는 트랜지스터 위에 적층될 수 있고, 이는 회로 면적의 축소를 허용한다.

(실시예 4)

본 실시예에 있어서, 본 발명의 일 실시예인 프로세서를 포함하는 전자 기기의 예들은 도 16의 A 내지 F를 참조하여 기술될 것이다.

도 16의 A에 도시된 전자 기기는 휴대용 정보 단말의 일 예이다.

도 16의 A에 도시된 전자 기기는 하우징(1011), 하우징(1011) 내에 설치된 패널(1012), 버튼(1013), 및 스피커(1014)를 포함한다.

하우징(1011)은 전자 기기를 외부 기기에 연결하기 위한 연결 단자 및 전자 기기를 동작하기 위한 버튼을 구비할 수 있다.

패널(1012)은 디스플레이 패널(디스플레이)이다. 패널(1012)은 터치 패널의 기능을 갖는 것이 바람직하다.

버튼(1013)은 하우징(1011) 상에 제공된다. 버튼(1013)이 전원 버튼일 때, 예컨대, 전자 기기는 버튼(1013)을 누름으로써 턴온 또는 턴오프될 수 있다.

스피커(1014)는 하우징(1011) 상에 제공된다. 스피커(1014)는 음향을 출력한다.

하우징(1011)은 마이크를 구비할 수 있고, 이 경우, 도 16의 A의 전자 기기는 예컨대 전화기로서 기능할 수 있다.

도 16의 A의 전자 기기에서, 본 발명의 일 실시예인 프로세서는 하우징(1011) 내에 제공된다.

도 16의 A에 도시된 전자 기기는, 예컨대 전화기, 전자-서적, 퍼스널 컴퓨터, 및 게임기 중 하나 이상으로서 기능한다.

도 16의 B에 도시된 전자 기기는 폴더형 정보 단말의 일 예이다.

도 16의 B에 도시된 전자 기기는 하우징(1021a), 하우징(1021b), 하우징(1021a) 내에 설치된 패널(1022a), 하우징(1021b) 내에 설치된 패널(1022b), 힌지(1023), 버튼(1024), 연결 단자(1025), 저장 매체 삽입부(1026) 및 스피커(1027)를 포함한다.

하우징(1021a)과 하우징(1021b)은 힌지(1023)를 통해 서로 연결된다.

패널들(1022a 및 1022b)은 디스플레이 패널들(디스플레이들)이다. 패널들(1022a 및 1022b)은 터치 패널의 기능을 갖는 것이 바람직하다.

도 16의 B의 전자 기기가 힌지(1023)를 포함하기 때문에, 패널들(1022a 및 1022b)이 서로 향하도록 접혀질 수 있다.

버튼(1024)은 하우징(1021b) 상에 제공된다. 버튼(1024)이 하우징(1021a) 상에 제공될 수 있음을 주목해야 한다. 예컨대, 전원 버튼으로서 기능하는 버튼(1024)이 제공되어 눌려졌을 때, 전자 기기에 대한 전원 전압의 공급이 제어될 수 있다.

연결 단자(1025)는 하우징(1021a) 상에 제공된다. 연결 단자(1025)가 하우징(1021b) 상에 제공될 수 있음을 주목해야 한다. 대안적으로, 복수의 연결 단자들(1025)이 하우징들(1021a 및 1021b) 중 하나 또는 둘 모두에 제공될 수 있다. 연결 단자(1025)는 도 16의 B의 전자 기기를 다른 기기에 연결하기 위한 단자이다.

저장 매체 삽입부(1026)는 하우징(1021a) 상에 제공된다. 저장 매체 삽입부(1026)는 하우징(1021b) 상에 제공될 수 있다. 대안적으로, 복수의 저장 매체 삽입부들(1026)이 하우징들(1021a 및 1021b) 중 하나 또는 둘 모두에 제공될 수 있다. 예컨대, 카드형 기록 매체가 저장 매체 삽입부에 삽입될 때, 데이터가 카드형 기록 매체로부터 전자 기기에 판독될 수 있거나, 또는 전자 기기에 기억된 데이터가 카드형 기록 매체에 기록될 수 있다.

스피커(1027)는 하우징(1021b) 상에 제공된다. 스피커(1027)는 음향을 출력한다. 스피커(1027)가 하우징(1021a) 상에 제공될 수 있음을 주목해야 한다.

하우징(1021a) 또는 하우징(1021b)은 마이크를 구비할 수 있고, 이 경우 도 16의 B의 전자 기기는 예컨대 전화기로서 기능할 수 있다.

도 16의 B의 전자 기기에서, 본 발명의 일 실시예인 프로세서는 하우징(1021a) 또는 하우징(1021b) 내부에 제공된다.

도 16의 B에 도시된 전자 기기는, 예컨대 전화기, 전자-서적, 퍼스널 컴퓨터 및 게임기 중 하나 이상으로서 기능한다.

도 16의 C에 도시된 전자 기기는 고정 정보 단말기의 일 예이다. 도 16의 C에 도시된 고정 정보 단말기는 하우징(1031), 하우징(1031) 내에 설치된 패널(1032), 버튼(1033), 및 스피커(1034)를 포함한다.

패널(1032)은 디스플레이 패널(디스플레이)이다. 패널(1032)은 터치 패널의 기능을 갖는 것이 바람직하다.

패널(1032)과 유사한 패널이 하우징(1031)의 데크부(1035)에 제공될 수 있음을 주목해야 한다. 이러한 패널은 터치 패널의 기능을 갖는 것이 바람직하다.

하우징(1031)은, 티켓 등이 배출될 수 있는 티켓 슬롯, 코인 슬롯, 및 지폐 슬롯 중 하나 이상을 구비할 수 있다.

버튼(1033)은 하우징(1031) 상에 제공된다. 예컨대, 버튼(1033)이 전원 버튼일 때, 전자 기기에 대한 전원 전압의 공급은 버튼(1033)을 누름으로써 제어될 수 있다.

스피커(1034)는 하우징(1031) 상에 제공된다. 스피커(1034)는 음향을 출력한다.

도 16의 C의 전자 기기에서, 본 발명의 일 실시예인 프로세서는 하우징(1031) 내부에 제공된다.

도 16의 C에 도시된 전자 기기는, 예컨대 현금 자동 입출금기, 티켓 등을 주문하기 위한 정보 통신 단말기(멀티미디어 스테이션으로도 불림), 또는 게임 기계로서 기능한다.

도 16의 D는 고정 정보 단말기의 일 예를 도시한다. 도 16의 D에 도시된 전자 기기는 하우징(1041), 하우징(1041) 내에 설치된 패널(1042), 하우징(1041)을 지지하는 지지대(1043), 버튼(1044), 연결 단자(1045) 및 스피커(1046)를 포함한다.

하우징(1041)이 전자 기기를 외부 기기에 연결하기 위한 연결 단자를 구비할 수 있음을 주목해야 한다.

패널(1042)은 디스플레이 패널(디스플레이)로서 기능한다.

버튼(1044)은 하우징(1041) 상에 제공된다. 예컨대, 버튼(1044)이 전원 버튼일 때, 전자 기기에 대한 전원 전압의 공급은 버튼(1044)을 누름으로써 제어될 수 있다.

연결 단자(1045)는 하우징(1041) 상에 제공된다. 연결 단자(1045)는 도 16의 D의 전자 기기를 다른 기기에 연결하기 위한 단자이다. 예컨대, 도 16의 D의 전자 기기가 연결 단자(1045)를 통해 개인용 컴퓨터에 연결될 때, 개인용 컴퓨터로부터 입력된 데이터 신호에 대응하는 이미지가 패널(1042) 상에 디스플레이될 수 있다. 예컨대, 도 16의 D의 전자 기기의 패널(1042)이 연결된 다른 전자 기기의 패널보다 더 클 때, 다른 전자 기기의 디스플레이된 이미지는, 복수의 시청자들이 동시에 그 이미지를 쉽게 볼 수 있도록, 확대될 수 있다.

스피커(1046)는 하우징(1041) 상에 제공된다. 스피커(1046)는 음향을 출력한다.

도 16의 D의 전자 기기에 있어서, 본 발명의 일 실시예인 프로세서는 하우징(1041) 내부에 제공된다.

도 16의 D에 도시된 전자 기기는, 예컨대 출력 모니터, 개인용 컴퓨터 및 텔레비전 세트 중 하나 이상으로서 기능한다.

도 16의 E는 전기 냉동-냉장고의 일 예를 도시한다. 도 16의 E에 도시된 전자 기기는 하우징(1051), 냉장고의 도어(1052) 및 냉동고의 도어(1053)를 포함한다.

도 16의 E의 전자 기기에 있어서, 본 발명의 일 실시예인 프로세서는 하우징(1051) 내에 제공된다. 이러한 구조를 통해, 하우징(1051) 내의 프로세서에 대한 전원 전압의 공급은 예컨대 냉장고의 도어(1052) 및 냉동고의 도어(1053)의 개폐에 따라 제어될 수 있다.

도 16의 F는 에어컨의 일 예를 도시한다. 도 16의 F에 도시된 전자 기기는 실내기(1060) 및 실외기(1064)를 포함한다.

실내기(1060)는 하우징(1061) 및 송풍구(1062)를 포함한다.

도 16의 F의 전자 기기에 있어서, 본 발명의 일 실시예인 프로세서는 하우징(1061) 내에 제공된다. 이러한 구조를 통해, 하우징(1061) 내의 프로세서에 대한 전원 전압의 공급은 예컨대 리모콘으로부터의 신호에 따라 제어될 수 있다.

실내기와 실외기를 포함하는 분리형 에어컨이 예로서 도 16의 F에 도시되고; 대안적으로 에어컨이 실내기와 실외기의 기능들이 하나의 하우징 내에 통합되는 형태일 수 있음을 주목해야 한다.

본 발명의 일 실시예인 프로세서는 이것에 한정되지 않고, 전자 레인지, 전기 밥솥, 등과 같은 고주파수 가열 장치를 위해 사용될 수 있다.

이것은 도 16의 A 내지 F에 도시된 전자 기기의 예들의 설명이다.

도 16의 A 내지 F를 참조하여 기술된 바와 같이, 본 실시예의 전자 기기들의 전력 소비의 절감은 본 발명의 일 실시예인 프로세서를 사용함으로써 달성될 수 있다.

본 출원은 2012년 3월 29일에 일본특허청에 출원된 일본특허출원 제2012-075775호에 기초하고, 이의 전체 내용은 참조로서 본 명세서에 통합된다.

100 : 명령들의 데이터 101 : 명령 레지스터부
102 : 명령 디코더부 103 : 논리부
104 : 데이터 해석부 105 : 제어부
106 : 기억부 111 : 명령 레지스터
130 : 기능 회로 141 : 사용 타이밍 해석 회로
142 : 중지 타이밍 해석 회로 143 : 제어 신호 출력 회로
151 : 클록 신호 제어 회로 152 : 전원 전압 제어 회로
161 : 레지스터 162 : 메모리
163 : 프로그램 카운터 164 : 논리 회로
165 : 카운터 제어 회로 166 : 카운터
171 : 시프트 레지스터 172 : 논리 회로
181 : 시프트 레지스터 182 : 레지스터
183 : 선택기 201 : 플립-플롭
202 : 메모리 회로 203 : 선택기
211 : 데이터 유지부 212 : 데이터 판독부
221 : 트랜지스터 222 : 커패시터
223 : 트랜지스터 224 : 트랜지스터
225 : 트랜지스터 226 : 인버터
1011 : 하우징 1012 : 패널
1013 : 버튼 1014 : 스피커
1021a : 하우징 1021b : 하우징
1022a : 패널 1022b : 패널
1023 : 힌지 1024 : 버튼
1025 : 연결 단자 1026 : 저장 매체 삽입부
1027 : 스피커 1031 : 하우징
1032 : 패널 1033 : 버튼
1034 : 스피커 1035 : 데크부
1041 : 하우징 1042 : 패널
1043 : 지지대 1044 : 버튼
1045 : 연결 단자 1046 : 스피커
1051 : 하우징 1052 : 냉장고 도어
1053 : 냉동고 도어 1060 : 실내기
1061 : 하우징 1062 : 통풍구
1064 : 실외기

Claims

프로세서에 있어서,
복수의 명령들을 포함하는 데이터를 페치하는 명령 레지스터부;
상기 명령 레지스터부에 페치된 상기 복수의 명령들을 포함하는 상기 데이터를 번역하는 명령 디코더부;
클록 신호, 전원 전압, 및 상기 복수의 명령들을 포함하는 번역된 데이터를 포함하는 데이터 신호를 공급받고, 상기 복수의 명령들의 상기 번역된 데이터에 따라 동작하는 기능 회로;
상기 복수의 명령들 중 둘 이상의 명령들을 포함하는 상기 명령 디코더부에 의해 번역된 데이터를 해석하여 상기 둘 이상의 명령들이 순차적으로 실행될 때 상기 기능 회로의 비동작 기간을 계산하고, 상기 비동작 기간의 길이에 따라 상기 기능 회로에 대한 상기 클록 신호의 공급 또는 상기 클록 신호 및 상기 전원 전압 모두의 공급을 중지하도록 제어 신호를 생성하는 데이터 해석부; 및
상기 제어 신호에 따라 상기 기능 회로에 대한 상기 클록 신호의 공급 또는 상기 클록 신호 및 상기 전원 전압 모두의 상기 공급을 제어하는 제어부를 포함하는, 프로세서.
제 1 항에 있어서,
상기 데이터 해석부에서, 상기 제어 신호는 상기 비동작 기간이 제 1 기간보다 길 때 상기 기능 회로에 대한 상기 클록 신호의 상기 공급이 중지되도록 하는 값으로 설정되고, 상기 제어 신호는 상기 비동작 기간이 제 2 기간보다 길 때 상기 기능 회로에 대한 상기 클록 신호 및 상기 전원 전압의 상기 공급이 중지되도록 하는 값으로 설정되는, 프로세서.
제 1 항에 있어서,
상기 기능 회로는 레지스터를 포함하고,
상기 레지스터는:
상기 전원 전압이 상기 기능 회로에 공급되는 기간에 데이터가 유지되는 제 1 메모리 회로; 및
상기 기능 회로에 대한 상기 전원 전압의 상기 공급이 중지되는 기간 에 데이터가 유지되는 제 2 메모리 회로를 포함하고,
상기 제 2 메모리 회로는 데이터 기록 및 유지를 제어하는 전계-효과 트랜지스터를 포함하고,
상기 전계-효과 트랜지스터의 채널 폭의 마이크로미터당 오프-상태 전류는 100zA 이하인, 프로세서.
제 3 항에 있어서,
상기 전계-효과 트랜지스터는 산화물 반도체를 포함하는, 프로세서.
제 1 항에 따른 상기 프로세서를 포함하는 전자 기기.
프로세서에 있어서,
복수의 명령들을 포함하는 데이터를 페치하는 명령 레지스터부;
상기 명령 레지스터부에 페치된 상기 복수의 명령들을 포함하는 상기 데이터를 번역하는 명령 디코더부;
클록 신호, 전원 전압, 및 상기 복수의 명령들을 포함하는 번역된 데이터를 포함하는 데이터 신호를 공급받고, 상기 복수의 명령들의 상기 번역된 데이터에 따라 동작하는 기능 회로;
상기 복수의 명령들을 포함하는 상기 명령 디코더부에 의해 번역된 데이터가 조건 분기 명령의 데이터를 포함하는지를 결정하고, 2개 이상의 명령들을 포함하는 상기 명령 디코더부에 의해 번역된 데이터를 해석하여 상기 2개 이상의 명령들이 순차적으로 실행될 때 상기 기능 회로의 비동작 기간을 계산하고, 상기 복수의 명령들을 포함하는 상기 명령 디코더부에 의해 번역된 상기 데이터가 상기 조건 분기 명령의 상기 데이터를 포함하는 경우, 상기 비동작 기간의 길이에 따라 상기 기능 회로에 대한 상기 클록 신호의 공급 또는 상기 클록 신호 및 상기 전원 전압 모두의 공급을 중지하도록 제어 신호를 생성하는, 데이터 해석부; 및
상기 제어 신호에 따라 상기 기능 회로에 대한 상기 클록 신호의 상기 공급 또는 상기 클록 신호 및 전원 전압 모두의 상기 공급을 제어하는 제어부를 포함하고,
상기 2개 이상의 명령들은 상기 조건 분기 명령 이전에 상기 기능 회로에 의해 동작되는 명령들인, 프로세서.
제 6 항에 있어서,
상기 데이터 해석부에서, 상기 제어 신호는 상기 비동작 기간이 제 1 기간보다 길 때 상기 기능 회로에 대한 상기 클록 신호의 상기 공급이 중지되도록 하는 값으로 설정되고, 상기 제어 신호는 상기 비동작 기간이 제 2 기간보다 길 때 상기 기능 회로에 대한 상기 클록 신호 및 상기 전원 전압의 상기 공급이 중지되도록 하는 값으로 설정되는, 프로세서.
제 6 항에 있어서,
상기 기능 회로는 레지스터를 포함하고,
상기 레지스터는:
상기 전원 전압이 상기 기능 회로에 공급되는 기간에 데이터가 유지되는 제 1 메모리 회로; 및
상기 기능 회로에 대한 상기 전원 전압의 공급이 중지되는 기간에 데이터가 유지되는 제 2 메모리 회로를 포함하고,
상기 제 2 메모리 회로는 데이터 기록 및 유지를 제어하는 전계-효과 트랜지스터를 포함하고,
상기 전계-효과 트랜지스터의 채널 폭의 마이크로미터당 오프-상태 전류는 100zA 이하인, 프로세서.
제 8 항에 있어서,
상기 전계-효과 트랜지스터는 산화물 반도체를 포함하는, 프로세서.
제 6 항에 따른 상기 프로세서를 포함하는 전자 기기.
프로세서의 구동 방법에 있어서:
복수의 명령들을 포함하는 데이터를 페치하는 단계;
상기 복수의 명령들을 포함하는 상기 데이터를 번역하는 단계;
기능 회로가 상기 복수의 명령들을 포함하는 상기 번역된 데이터에 따라 동작하도록, 상기 기능 회로에 클록 신호, 전원 전압, 및 상기 복수의 명령들을 포함하는 번역된 데이터를 포함하는 데이터 신호를 공급하는 단계;
상기 복수의 명령들 중 둘 이상의 명령들을 포함하는 번역된 데이터를 해석하여 상기 둘 이상의 명령들이 순차적으로 실행될 때 상기 기능 회로의 비동작 기간을 계산하고, 상기 비동작 기간의 길이에 따라 상기 기능 회로에 대한 상기 클록 신호의 공급 또는 상기 클록 신호 및 상기 전원 전압 모두의 공급을 중지하도록 제어 신호를 생성하는 단계; 및
상기 제어 신호에 따라 상기 기능 회로에 대한 상기 클록 신호의 상기 공급 또는 상기 클록 신호 및 상기 전원 전압 모두의 상기 공급을 제어하는 단계를 포함하는, 프로세서의 구동 방법.
제 11 항에 있어서,
상기 비동작 기간이 제 1 기간보다 길 때 상기 기능 회로에 대한 상기 클록 신호의 상기 공급이 중지되도록 하는 값으로 상기 제어 신호를 설정하고, 상기 비동작 기간이 제 2 기간보다 길 때 상기 기능 회로에 대한 상기 클록 신호 및 상기 전원 전압의 상기 공급이 중지되도록 하는 값으로 상기 제어 신호를 설정하는 단계를 더 포함하는, 프로세서의 구동 방법.