JP6403853B2 - プロセッサ - Google Patents
プロセッサ Download PDFInfo
- Publication number
- JP6403853B2 JP6403853B2 JP2017172600A JP2017172600A JP6403853B2 JP 6403853 B2 JP6403853 B2 JP 6403853B2 JP 2017172600 A JP2017172600 A JP 2017172600A JP 2017172600 A JP2017172600 A JP 2017172600A JP 6403853 B2 JP6403853 B2 JP 6403853B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transistor
- instruction
- circuit
- instructions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Thin Film Transistor (AREA)
- Microcomputers (AREA)
Description
する。
。
えば使用しない回路に対するクロック信号の供給を停止させる技術である。
えば使用しない回路に対する電源電圧の供給を停止させる技術である。
令のデータに従って行われる(例えば特許文献1)。
供給の停止、再開の際に電力を消費する。また、パワーゲーティングを行うとき、プロセ
ッサに対する電源電圧の供給を停止させる前にフリップフロップなどに記憶されたデータ
を退避させ、その後再開させた後に該データをフリップフロップに再度書き込む場合には
、さらに電力を消費する。
止期間が短い場合にクロックゲーティング又はパワーゲーティングを実行すると、かえっ
て消費電力が増えてしまうことがあり、消費電力を十分に低減できていなかった。
翻訳された複数の命令のデータを解析することにより、複数の命令のうち2以上の命令を
連続して実行する場合の機能回路の非動作期間の長さを割り出し、該解析結果に従って機
能回路に対してクロックゲーティングを行うか否か、又はクロックゲーティング及びパワ
ーゲーティングの両方を行うか否かを選択して行う。
えば、クロックゲーティング又はパワーゲーティングにより低減される消費電力がクロッ
クゲーティング又はパワーゲーティングを実行する際にかかる消費電力よりも大きくなる
長さの非動作期間の場合のみ、クロックゲーティング、又はクロックゲーティング及びパ
ワーゲーティングの両方を行うことができる。これにより、消費電力の低減を図る。
と、命令レジスタ部に取り込まれた複数の命令のそれぞれを翻訳する命令デコード部と、
クロック信号及び電源電圧が供給され、且つ翻訳された複数の命令のデータを含むデータ
信号が供給され、供給された命令のデータに従って動作する機能回路が設けられた論理部
と、複数の命令のうち2以上の命令を連続して順次実行する場合の機能回路の非動作期間
を、翻訳された2以上の命令のデータを解析して割り出し、非動作期間の長さに従って機
能回路に対するクロック信号、又はクロック信号及び電源電圧の供給の停止を設定する制
御信号を生成するデータ解析部と、制御信号に従って、機能回路に対するクロック信号、
又はクロック信号及び電源電圧の供給を制御する制御部と、を含むプロセッサである。
電力の低減が可能な場合のみクロックゲーティング、又はクロックゲーティング及びパワ
ーゲーティングの両方を選択して実行でき、消費電力を低減できる。
ることなく実施の形態の内容を変更することは、当業者であれば容易である。よって、例
えば本発明は、下記実施の形態の記載内容に限定されない。
の内容を互いに適宜置き換えることができる。
の数は、序数の数に限定されない。
本実施の形態では、プロセッサの例について説明する。
03と、データ解析部104と、制御部105と、を含む。なお、図2に示すように、記
憶部106により、命令デコード部102、論理部103、及びデータ解析部104のそ
れぞれに対してデータの読み出し又は書き込みを行ってもよい。また、記憶部106には
、レジスタファイル、アキュームレータ、プログラムカウンタ、及びフラグレジスタなど
を含む複数のレジスタが設けられる。
込まれる。命令レジスタ部101は、翻訳を行う命令のデータを記憶する機能を有する。
また、命令デコード部102は、フェッチにより命令レジスタ部101に取り込まれた複
数の命令のデータのそれぞれを翻訳する機能を有する。命令のデータ100は、例えばメ
モリなどからインターフェースなどを介して入力される。
データ乃至命令Nデータ)に命令レジスタ111(命令レジスタ111_1乃至111_
N)が設けられる。また、命令デコード部102には、複数の命令のデータ毎(命令1デ
ータ乃至命令Nデータ)に命令デコーダ121(命令デコーダ121_1乃至121_N
)が設けられる。
30には、クロック信号CLK及び電源電圧PWRが供給される。また、機能回路130
には、命令デコード部102で翻訳された複数の命令のデータを含むデータ信号が供給さ
れる。機能回路130は、供給された命令のデータに従って動作する。なお、図1及び図
2に示すように論理部103に複数の機能回路130を設けてもよい。また、機能回路1
30に、命令のデータを含むデータ信号及びクロック信号CLK以外の信号が入力されて
もよい。
供給されることで動作する回路を適用できる。機能回路130は、例えばNOT回路、O
R回路、AND回路、NOR回路、及びNAND回路の一つ又は複数などを用いて構成さ
れる。例えば、レジスタやフリップフロップなどを用いて機能回路130を構成してもよ
い。また、複数の論理回路を組み合わせて加算回路又は減算回路などの演算回路を機能回
路130に用いてもよい。
ることにより、複数の命令を連続して実行する際に機能回路130の動作が不要な期間(
非動作期間ともいう)を割り出す。さらに、データ解析部104は、非動作期間の長さに
従い、機能回路130に対するクロック信号CLK、又はクロック信号CLK及び電源電
圧PWRの供給を停止する期間を設定する。
止タイミング解析回路142、及び制御信号出力回路143が設けられる。
訳データ)を含むデータ信号を解析し、複数の命令を連続して実行する場合の機能回路1
30の非動作期間を割り出す機能を有する。
動作期間のデータを元に、機能回路130に対するクロック信号CLK、又はクロック信
号CLK及び電源電圧PWRの供給を停止するタイミング及び長さを設定する機能を有す
る。
た非動作期間を示す数値データと基準となる期間T1、期間T2を示す数値データを比較
する。期間T2は、期間T1よりも長い期間である。
能回路130に対するクロック信号CLKの供給を制御するための制御信号CTL_CL
K、及び機能回路130に対する電源電圧PWRの供給を制御するための制御信号CTL
_PWRを生成して出力する機能を有する。
ログラムカウンタ163と、論理回路164と、カウンタ制御回路165と、カウンタ1
66と、を有する。
機能を有する。
の動作又は非動作を示すデータ(例えば2値のデジタルデータ)が記憶されている。メモ
リ162は、レジスタ161から入力された複数の命令のデータに対応する機能回路13
0の動作又は非動作を示すデータを出力する機能を有する。メモリ162は、例えば連想
メモリなどを用いて構成される。なお、論理回路164を用いてメモリ162からのデー
タの出力を制御してもよい。
ータに対応するアドレスデータのうち、最も小さい値のデータが少なくとも記憶されてい
る。例えば、命令レジスタ部101でフェッチを行う命令データが連続する複数の命令デ
ータであれば、最初に実行する命令のデータのアドレスデータが記憶されている。最初に
実行する命令のデータのアドレスが記憶されていれば、連続する残りの命令のデータのア
ドレスも判別することができる。
スタ161に記憶された複数の命令データを検索し、翻訳された複数の命令のデータに対
応するアドレスを判別する機能を有する。これにより、例えば翻訳された複数の命令に条
件分岐命令が含まれている場合、該条件分岐命令のジャンプ先のアドレスに対応する命令
のデータが、翻訳された複数の命令のデータの中に含まれているかどうかを判別すること
もできる。
てカウンタ166のカウント動作を制御する機能を有する。例えば、カウンタ制御回路1
65は、レジスタ161に記憶された複数の命令データの実行順に合わせてカウンタ16
6のインクリメントを行う。また、複数の命令データに条件分岐命令とジャンプ先のデー
タが含まれる場合、カウンタ制御回路165は、例えば機能回路130での条件分岐の結
果を参照し、条件分岐命令のデータのアドレスに対応する値まではカウンタ166のイン
クリメントを行い、その後カウント値を条件分岐命令のジャンプ先のデータのアドレスに
対応する値に変更してもよい。
号に従ってインクリメントを行う機能を有する。なお、論理回路及びスイッチを用い、論
理回路によりカウンタ166でのカウント値が基準値以上になったと判断したときに、ス
イッチを用いてカウンタ166の出力ノードを浮遊状態にしてさらに別のスイッチを用い
て該出力ノードを別の値(例えば条件分岐命令のジャンプ先の命令データのアドレスに対
応する値)に書き換えることもできる。
2と、を有する。
構成される。シフトレジスタ171には、メモリ162から機能回路130の動作又は非
動作を示すデータがクロックパルス毎に順に入力される。上記クロックパルスは、一つの
期間に相当する。なお、クロック信号CLKの供給を制御するための制御信号CTL_C
LKの生成用、電源電圧PWRの供給を制御するための制御信号CTL_PWRの生成用
として別々に上記シフトレジスタ171が設けられてもよい。このとき、複数のシフトレ
ジスタ171のそれぞれには、使用タイミング解析回路141のメモリ162から機能回
路130の動作又は非動作を示すデータがクロックパルス毎に順に入力される。
すデータをフリップフロップ毎にシフトさせ、該データを複数のフリップフロップで出力
される複数のデータ信号のいずれか一つとして順に出力する。
動作に相当する論理演算を行い、演算結果に従って電位が設定された複数のデータ信号を
出力する機能を有する。このとき、出力する複数のデータ信号の数は、シフトレジスタ1
71から入力される複数のデータ信号に対応させて同じであることが好ましい。
72は、シフトレジスタ171において連続する複数のフリップフロップから出力された
データ信号のデータで且つ機能回路130の非動作を示すデータの数が基準値(期間T1
に相当)を超えたときに、上記連続する複数のフリップフロップから出力されたデータ信
号に対応して出力する複数のデータ信号を、クロック信号CLKの供給の停止を示すデー
タとしてローレベルにし、それ以外では、ハイレベルにする。また、制御信号CTL_P
WRを生成する場合、論理回路172は、上記データの数が基準値(期間T2に相当)を
超えたときに、上記連続する複数のフリップフロップから出力されたデータ信号に対応し
て出力する複数のデータ信号を、電源電圧PWRの供給の停止を示すデータとしてローレ
ベルにし、それ以外では、ハイレベルにする。よって、論理回路172から出力される複
数のデータ信号のデータのそれぞれは、各命令に対応するクロック信号CLKの供給の停
止又は電源電圧PWRの供給の停止を設定するデータに相当する。
セレクタ183と、を有する。
構成される。例えば、制御信号CTL_CLKの生成用、制御信号CTL_PWRの生成
用としてシフトレジスタ181を複数設けてもよい。このとき、論理回路172から出力
される複数のデータ信号のデータのそれぞれは、複数のシフトレジスタ181のそれぞれ
に入力される。
号が入力される。シフトレジスタ181は、クロックパルスに従って各命令を実行する期
間にクロック信号CLKの供給の停止又は電源電圧PWRの供給の停止を設定するデータ
をフリップフロップ毎にシフトさせる。これにより、例えば最終段のフリップフロップの
出力データは、クロックパルスに従って複数の命令に対応するクロック信号CLKの供給
の停止又は電源電圧PWRの供給の停止を設定するデータに順に変化する。このとき、シ
フトレジスタ181は、最終段のフリップフロップの出力データを制御信号CTL_CL
K又は制御信号CTL_PWRとして出力する。なお、シフトレジスタ181に入力され
るクロック信号は、例えばカウンタ制御回路165から出力されるクロック信号を用いる
ことが好ましい。これにより、命令に基づく機能回路130の動作と、クロック信号CL
K及び電源電圧PWRの停止と、のタイミングを同期させることができる。
。
複数の命令データのうち、どの命令データを出力するかを制御する機能を有する。例えば
、セレクタ183は、カウンタ166のカウント値が「100」のときに、レジスタ18
2に記憶された「100」のアドレスの命令データを選択して出力することができる。
路130に対するクロック信号CLK、又はクロック信号CLKと電源電圧PWRの両方
の供給を制御する機能を有する。
制御回路152が設けられる。
るクロック信号CLKの供給を制御する機能を有する。例えば、スイッチ(例えばクロッ
クゲートなど)を設け、制御信号CTL_CLKに従って該スイッチをオン状態にするこ
とにより、クロック信号CLKを機能回路130に供給することができる。
源電圧PWRの供給を制御する機能を有する。例えば、スイッチ(例えばパワーゲートな
ど)を設け、制御信号CTL_PWRに従って該スイッチをオン状態にすることにより、
電源電圧PWRを機能回路130に供給することができる。
フェッチを行う。
を翻訳する。
のそれぞれが翻訳される。
130の非動作期間T0を、翻訳された複数の命令のデータを解析して割り出し、非動作
期間T0の長さに従って機能回路130に対するクロック信号CLK、又はクロック信号
CLK及び電源電圧PWRの供給の停止を設定する制御信号を生成する。
て説明する。ここでは、データ解析部104が図4に示す構成であるとして説明するがこ
れに限定されない。
り、非動作期間T0を割り出す。
タ163に記憶されたアドレスデータを用いて論理回路164によりレジスタ161に記
憶された命令のデータの内容を判別する。なお、プログラムカウンタ163に記憶された
アドレスデータに従って外部メモリから対応する複数の命令データを命令レジスタ部10
1に入力してもよい。
する機能回路130の動作及び非動作を示すデータをメモリ162から出力する。
割り出された機能回路130の非動作期間T0の長さを数値化し、非動作期間T0を表す
数値データと、期間T1を表す数値データとを比較する。期間T1は、クロック信号CL
Kの供給を停止させる際のオーバヘッドによる消費電力を相殺するために必要なクロック
信号CLKの停止期間である。例えば、プロセッサの設計仕様から期間T1を決めること
ができる。
も長いか否かを判定する。
及び電源電圧PWRの供給を停止させないため、ステップS2−6aとして、機能回路1
30に対するクロック信号CLKの供給及び電源電圧PWRの供給が維持されるように制
御信号CTL_CLK及びCTL_PWRの値を設定し、制御信号出力回路143により
出力する。
比較処理を行う。
期間T2を表す数値データとを比較する。期間T2は、クロック信号CLK及び電源電圧
PWRの供給を停止させる際のオーバヘッドによる消費電力を相殺するために必要なクロ
ック信号CLK及び電源電圧PWRの停止期間である。例えば、プロセッサの設計仕様か
ら期間T2を決めることができる。
も長いか否かを判定する。
PWRの供給を停止させるため、ステップS2−6bとして、クロック信号CLKの供給
が停止し、電源電圧PWRの供給が停止するように、制御信号CTL_CLK及びCTL
_PWRの値を設定し、制御信号出力回路143により出力する。
CLKの供給を停止できても電源電圧PWRの供給を停止させないため、ステップS2−
6cとして、機能回路130に対するクロック信号CLKの供給が停止し、電源電圧PW
Rの供給が維持されるように、制御信号CTL_CLK及びCTL_PWRの値を設定し
、制御信号出力回路143により出力する。
71により使用タイミング解析回路141から入力される複数のデータ信号(機能回路1
30の動作又は非動作を設定するデータ信号)を順にシフトさせながら、シフトレジスタ
171のフリップフロップからデータ信号をそれぞれ出力する。さらに、停止タイミング
解析回路142は、論理回路172により、上記フリップフロップから出力された複数の
データ信号の演算処理を行い、演算結果に応じて論理回路172から出力するデータ信号
を、クロック信号CLK又は電源電圧PWRの供給の停止を示すデータ(例えばローレベ
ル)にするか否かを設定する。さらに、制御信号出力回路143は、論理回路172から
データ信号が入力されるシフトレジスタ181の最終段のフリップフロップの出力データ
を制御信号CTL_CLK又は制御信号CTL_PWRとして出力する。
に従って機能回路130に対するクロック信号、又はクロック信号及び電源電圧の供給を
制御することにより、クロックゲーティング及びパワーゲーティングを実行する。
ック信号CLKの供給が停止し、非動作期間T0が期間T2よりも長いと判定された機能
回路130には、クロック信号CLK及び電源電圧PWRの供給が停止する。
る命令のデータに従って動作する。命令のデータは、データ解析部104を介して機能回
路130に入力されるが、これに限定されず、命令デコード部102により翻訳された命
令のデータが直接論理部103に入力されてもよい。
制御回路165に従い、論理回路164により判別された複数の命令データに応じてカウ
ンタ166のインクリメントを行う。制御信号出力回路143は、カウント値に従い、セ
レクタ183を介してレジスタ182に保持された命令データを機能回路130に出力す
る。このとき、同じクロック信号を用いてシフトレジスタ181及びカウンタ166を制
御することにより、セレクタ183を介して命令データを機能回路130に出力するタイ
ミングと、クロック信号CLK及び電源電圧PWRを供給するタイミングを同期して機能
回路130を動作させることができる。
の命令のデータとして命令1乃至命令20のデータをまとめて解析する場合のプロセッサ
の駆動方法例について図8を用いて説明する。図8は、データ解析例を説明するための模
式図であり、横軸が時間であり、時間毎に命令1乃至命令20が連続して実行されるとす
る。また、ここでは命令1乃至命令20の実行期間が同じとし、期間T1を命令1つ分の
長さとし、期間T2を命令11個分の長さとする。また、便宜のため、機能回路130_
1乃至130_4に供給される制御信号CTL_CLKをそれぞれ制御信号CTL_CL
K1乃至CTL_CLK4とし、機能回路130_1乃至130_4に供給される制御信
号CTL_PWRをそれぞれ制御信号CTL_PWR1乃至CTL_PWR4とする。ま
た、制御信号CTL_CLK1乃至CTL_CLK4、及び制御信号CTL_PWR1乃
至CTL_PWR4のそれぞれはデジタル信号とする。
T0は、図8中、データD130_1乃至データD130_4のように表すことができる
。
路130_2は、命令3乃至6の間が非動作期間T0(T0aとする)となり、また命令
15乃至18の間が非動作期間T0(T0bとする)となる。また、機能回路130_3
は、命令4乃至19の間が非動作期間T0となる。また、機能回路130_4は、命令1
乃至20の間が非動作期間T0となる。このように、1つの機能回路130で複数の命令
を連続して実行する場合において、非動作期間が複数存在する場合もある。
びステップS2−4の第2の比較処理を行った結果、機能回路130_1では、命令10
の非動作期間T0の長さが期間T1の長さ以下である。このため、命令1乃至命令20が
実行される間、制御信号CTL_CLK1及びCTL_PWR1がハイレベルになり、ク
ロック信号CLK及び電源電圧PWRの両方が機能回路130_1に供給される。
大きく、且つ期間T2以下である。このため、命令4及び5が実行される間、制御信号C
TL_CLK2がローレベルになり、機能回路130_2に対するクロック信号CLKの
供給が停止し、CTL_PWR2がハイレベルになり、機能回路130_2に電源電圧P
WRが供給される。また、命令15乃至18の間の非動作期間T0bが期間T1よりも大
きく、且つ期間T2以下であるため、命令16及び17が実行される間、制御信号CTL
_CLK2がローレベルになり、機能回路130_2に対するクロック信号CLKの供給
が停止し、CTL_PWR2がハイレベルになり、機能回路130_2に電源電圧PWR
が供給される。なお、図8では、命令毎に制御信号CTL_CLK及びCTL_PWRを
制御しているが、これに限定されず、命令の一部の期間で制御信号CTL_CLK及びC
TL_PWRのパルスを変えてもよい。また、図8では、クロック信号CLK及び電源電
圧PWRの供給を停止する場合、動作不良の発生を抑制するために非動作期間T0よりも
制御信号CTL_CLK及びCTL_PWRのローレベルの期間が短いが、これに限定さ
れず非動作期間T0とCTL_CLK及びCTL_PWRのローレベルの期間を同じにし
てもよい。
大きいため、命令5乃至18が実行される間、制御信号CTL_CLK3がローレベルに
なり、命令6乃至17が実行される間、CTL_PWR3がローレベルになり、機能回路
130_3に対するクロック信号CLK及び電源電圧PWRの供給が停止する。
大きいため、命令1乃至20が実行される間、制御信号CTL_CLK4及びCTL_P
WR4がローレベルになり、機能回路130_4に対するクロック信号CLK及び電源電
圧PWRの供給が停止する。
づき制御信号CTL_CLK及びCTL_PWRの値を設定することにより、複数の機能
回路130毎にクロック信号CLKの供給の停止期間と電源電圧PWRの供給の停止期間
を設定できる。
ートを用いて説明する。なお、上記に示すプロセッサの駆動方法例と同じ部分については
、上記に示すプロセッサの駆動方法例の説明を適宜援用する。ここでは、一例として図2
に示すプロセッサの駆動方法例について説明する。
フェッチを行い、ステップS3−2として命令レジスタ部101に取り込まれた複数の命
令のデータを翻訳する。
ているか否かを判別する。条件分岐命令のデータであるかは、例えばデータの上位ビット
の値から判別できる。
タ163に記憶されたアドレスデータを用いて論理回路164によりレジスタ161に記
憶された命令のデータの内容を判別し、条件分岐命令のデータを判別する。
して翻訳された複数の命令のうち、条件分岐命令までのデータ解析を行う。
続して順次実行する場合の機能回路130の非動作期間T0を翻訳された複数の命令のデ
ータを解析して割り出し、非動作期間T0の長さに従って機能回路130に対するクロッ
ク信号CLK、又はクロック信号CLK及び電源電圧PWRの供給の停止を設定する制御
信号CTL_CLK、CTL_PWRを生成する。データ解析の具体例については、図7
に示すフローチャートを用いて説明した例を援用できる。
L_CLK、CTL_PWR)に従って機能回路130に対するクロック信号CLK、又
はクロック信号CLK及び電源電圧PWRの供給を制御することにより、クロックゲーテ
ィング及びパワーゲーティングを実行する。また、複数の命令のデータに条件分岐命令の
データが含まれていない場合には、ステップS3−4bとして複数の命令のデータを解析
する。さらに、ステップS3−5bとしてデータ解析部104により生成された制御信号
に従って機能回路130に対するクロック信号CLK、又はクロック信号CLK及び電源
電圧PWRの供給を制御することにより、クロックゲーティング及びパワーゲーティング
を実行する。
6として条件分岐の結果を参照する。例えば、図2に示す記憶部106に条件分岐の結果
を示すフラグデータを書き込むことにより、データ解析部104などで条件分岐の結果を
参照できる。
例えば、記憶部106のフラグレジスタなどに記憶されるフラグデータをデータ解析部1
04で監視しておくことにより、条件分岐の結果に従って残りの命令がある場合には、残
りの命令のデータ解析を行うことができる。
_CLK、CTL_PWR)に従って機能回路130に対するクロック信号CLK、又は
クロック信号CLK及び電源電圧PWRの供給を制御することにより、残りの命令のクロ
ックゲーティング及びパワーゲーティングを実行する。
る命令のデータに従って動作する。命令のデータは、データ解析部104を介して機能回
路130に入力されるが、これに限定されず、命令デコード部102により翻訳された命
令のデータが直接論理部103に入力されてもよい。
令の有無によって処理を変えることにより、不要な命令のデータ解析をなくすことができ
、動作を高速化できる。
ャートを用いて説明する。なお、上記に示すプロセッサの駆動方法例と同じ部分について
は、上記に示すプロセッサの駆動方法例の説明を適宜援用する。ここでは、一例として図
2に示すプロセッサの駆動方法例について説明する。
フェッチを行い、ステップS4−2として命令レジスタ部101に取り込まれた複数の命
令のデータを翻訳する。
に入力される。
ているか否かを判別する。
−6aとして翻訳された複数の命令のデータを解析する。
機能回路130に対するクロック信号CLK、又はクロック信号CLK及び電源電圧PW
Rの供給を制御することにより、クロックゲーティング及びパワーゲーティングを実行す
る。
4として翻訳された複数の命令のデータのうち、上記条件分岐命令のジャンプ先の命令の
データが含まれているか否かを判別する。ジャンプ先の命令のデータであるかは、例えば
データの上位ビットの値から判別できる。
タ163に記憶されたアドレスデータを用い論理回路164によりレジスタ161に記憶
された命令のデータの内容を判別し、条件分岐命令のデータ及び条件分岐命令のジャンプ
先のデータを判別する。
4−6bとして翻訳された複数の命令のうち、条件分岐命令までのデータ解析を行う。そ
の後、ステップS4−7bとしてデータ解析部104により生成された制御信号に従って
機能回路130に対するクロック信号CLK、又はクロック信号CLK及び電源電圧PW
Rの供給を制御することにより、条件分岐命令までのクロックゲーティング及びパワーゲ
ーティングを実行する。
4−6cとして翻訳された複数の命令のうち、条件分岐命令までのデータと当該ジャンプ
先のデータを解析する。
より条件分岐命令までのデータと、条件分岐命令のジャンプ先のデータに対応する機能回
路130の動作及び非動作を示すデータをメモリ162から出力する。
機能回路130に対するクロック信号CLK、又はクロック信号CLK及び電源電圧PW
Rの供給を制御することにより、条件分岐命令までクロックゲーティング及びパワーゲー
ティングを実行する。さらに、ステップS4−8として条件分岐の結果を参照する。
う。例えば、記憶部106に記憶されるジャンプ命令の処理結果のデータをデータ解析部
104で監視しておくことにより、ジャンプするかの判別を行うことができる。
力し、ステップS4−10としてデータ解析部104により生成された制御信号に従って
機能回路130に対するクロック信号CLK、又はクロック信号CLK及び電源電圧PW
Rの供給を制御することにより、ジャンプ先の命令からクロックゲーティング及びパワー
ゲーティングを実行する。また、ジャンプ先が当該ジャンプ先でない場合、終了となる。
データがカウンタ制御回路165に入力される。条件分岐命令が示すジャンプ先にジャン
プする場合、カウンタ制御回路165は、カウンタ166のカウント値が条件分岐命令の
データに対応する値になったときに、ジャンプ先の命令データに対応するカウント値にな
るように、カウンタ166の出力ノードの電位を設定する。これにより、条件分岐命令ま
でのデータとジャンプ先のデータをレジスタ182からセレクタ183を介して出力する
ことができる。
る命令のデータに従って動作する。命令のデータは、データ解析部104を介して機能回
路130に入力されるが、これに限定されず、命令デコード部102により翻訳された命
令のデータが直接論理部103に入力されてもよい。
令及びジャンプ先の有無によって処理を変えることにより、不要な命令のデータ解析をな
くすことができ、動作を高速化できる。
ャートを用いて説明する。なお、上記に示すプロセッサの駆動方法例と同じ部分について
は、上記に示すプロセッサの駆動方法例の説明を適宜援用する。ここでは、一例として図
2に示すプロセッサの駆動方法例について説明する。
フェッチを行い、ステップS5−2として命令レジスタ部101に取り込まれた複数の命
令のデータを翻訳する。
に入力される。
ータに対応する命令と一致するか否かを判別する。一致するかは、例えば予め記憶部10
6に翻訳されたデータ及び解析結果を示すデータを記憶しておき、記憶された命令のデー
タと入力される命令のデータを比較することにより判別できる。
よりレジスタ161に記憶された命令のデータと、記憶部106に記憶されたデータとが
一致するか否かを判別する。
、ステップS5−4aとして記憶された解析結果のデータを読み出し、ステップS5−5
としてデータ解析部104により生成された制御信号に従って機能回路130に対するク
ロック信号、又はクロック信号及び電源電圧の供給を制御することにより、クロックゲー
ティング及びパワーゲーティングを実行する。
ない場合、ステップS5−4bとして翻訳された複数のデータを解析する。その後、ステ
ップS5−5としてデータ解析部104により生成された制御信号に従って機能回路13
0に対するクロック信号CLK、又はクロック信号CLK及び電源電圧PWRの供給を制
御することにより、クロックゲーティング及びパワーゲーティングを実行する。
る命令のデータに従って動作する。命令のデータは、データ解析部104を介して機能回
路130に入力されるが、これに限定されず、命令デコード部102により翻訳された命
令のデータが直接論理部103に入力されてもよい。
データを記憶部106に記憶することにより、同じ命令のデータ解析を省略できるため、
動作を高速化できる。
複数の命令のデータの翻訳(デコード)をまとめて行い、翻訳された複数の命令のうち2
以上の命令のデータを解析することにより、複数の命令のうち2以上の命令を連続して実
行する場合の機能回路の非動作期間の長さを割り出し、該解析結果に従って機能回路に対
してクロックゲーティングと、クロックゲーティング及びパワーゲーティングの両方と、
を選択して行う。これにより、消費電力を低減できる。
本実施の形態では、本発明の一態様であるプロセッサに適用可能なレジスタの構成例につ
いて説明する。
(NVMともいう)202と、セレクタ(SELともいう)203と、を有する。なお、
フリップフロップ201と記憶回路202を一つの記憶回路とし、レジスタが複数の記憶
回路を有していてもよい。
号が入力される。フリップフロップ201は、クロック信号CLKに従って入力されるデ
ータ信号のデータを保持し、データ信号Qとして出力する機能を有する。
入力される。
憶し、読み出し制御信号RDに従って、記憶されたデータをデータ信号として出力する機
能を有する。
D、及び端子cを介して記憶回路202から出力されるデータ信号(D_NVMともいう
)が入力される。
VMのどちらを端子dを介して出力するか選択する機能を有する。
部212を含む。なお、上記に限定されず、例えば相変化型メモリ(PRAMともいう)
、抵抗変化型メモリ(ReRAMともいう)、磁気抵抗型メモリ(MRAMともいう)な
どを用いて記憶回路202を構成してもよい。例えば、MRAMとしては磁気トンネル接
合素子(MTJ素子ともいう)を用いたMRAMを適用できる。
及びドレインの一方は、セレクタ203の出力端子(端子d)に電気的に接続されている
。トランジスタ221は、書き込み制御信号WEに従ってセレクタ203から入力される
データ信号の保持を制御する機能を有する。
1μmあたり1×10−19A(100zA)以下であることが好ましい。
るトランジスタを適用できる。酸化物半導体としては、金属酸化物系の材料を適用でき、
例えばインジウム及びガリウムの一方若しくは両方と、亜鉛と、を含む金属酸化物、又は
該金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属
酸化物などが挙げられる。
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、CAAC−OS(C Axis Aligned Crystalline
Oxide Semiconductor)膜などをいう。
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−O
S膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内
に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、CAAC−OS膜について詳細な説明を行う
。
れている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」と
は、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、
85°以上95°以下の場合も含まれる。
。
ron Microscope)によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CA
AC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸
を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
いることがわかる。
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。
った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAA
C−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、ZnGa2O4の結晶の(311)面に帰
属されることから、InGaZnO4の結晶を有するCAAC−OS膜中の一部に、Zn
Ga2O4の結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍
にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
が小さい。よって、当該トランジスタは、信頼性が高い。
AC−OS膜のうち、二種以上を有する積層膜であってもよい。
満、好ましくは1×1012atoms/cm3未満、さらに好ましくは1×1011a
toms/cm3未満とすることが好ましい。このようなキャリア密度にするためには、
酸化物半導体に含まれるドナー不純物の濃度を低減すれば良く、例えば、ドナー不純物と
いわれる水素量を1×1019atoms/cm3以下、好ましくは1×1018ato
ms/cm3以下に低減することが好ましい。
オフ電流を、1×10−19A(100zA)以下、さらには1×10−20A(10z
A)以下、さらには1×10−21A(1zA)以下、さらには1×10−22A(10
0yA)以下にすることができる。
したトランジスタのオフ電流の値について図13を用いて説明する。
比較的サイズの大きいトランジスタを作製し、実際に流れるオフ電流を見積もる必要があ
る。
を3μmとし、温度を150℃、125℃、85℃、27℃と変化させた際のチャネル幅
W1μmあたりのオフ電流値から見積もったアレニウスプロットを図13に示す。
る。図13からインジウム、亜鉛、及びガリウムを含む酸化物半導体でチャネル形成領域
を形成したトランジスタのオフ電流は、極めて小さいことがわかる。
供給を停止させた場合であっても容量素子222にデータを保持できる。
の上にトランジスタ221を積層させてもよい。これにより、回路面積を小さくできる。
ゲートを設けることにより、トランジスタの221の閾値電圧をシフトさせることができ
る。
電気的に接続され、他方には接地電位が与えられる。容量素子222は、記憶するデータ
信号のデータ(D_HLD)に基づく電荷を保持する機能を有する。トランジスタ221
のオフ電流が非常に低いため、電源電圧PWRの供給が停止しても容量素子222の電荷
は保持され、データ(D_HLD)が保持される。
225、及びインバータ226が設けられる。
及びドレインの一方には電源電位が与えられ、ゲートには、読み出し制御信号RDが入力
される。該電源電位と接地電位の差が電源電圧となる。
及びドレインの一方は、トランジスタ223のソース及びドレインの他方に電気的に接続
されており、ゲートには、読み出し制御信号RDが入力される。
及びドレインの一方は、トランジスタ224のソース及びドレインの他方に電気的に接続
されており、ソース及びドレインの他方には、接地電位が与えられる。また、トランジス
タ225のゲートの電位は、データD_HLDとなる。
的に接続されている。また、インバータ226の出力端子は、セレクタ203の入力端子
(端子c)に電気的に接続され、インバータ226の出力信号がデータ信号D_NVMと
なる。
にシリコンを用いたトランジスタを適用できる。
ートを参照して説明する。
クロック信号CLKは、記憶回路に供給された状態である。このとき、セレクタ203は
、データ信号Dのデータをフリップフロップ201に出力する。フリップフロップ201
は、クロック信号CLKに従って入力されたデータ信号Dのデータを保持する。
き込み制御信号WEのパルスに従って、記憶回路202にデータ信号Dのデータを記憶さ
せ、データD_HLDとして保持する。その後記憶回路に対するクロック信号CLKの供
給を停止し、さらにその後記憶回路に対するリセット信号RSTの供給を停止する。
を停止する。このとき、記憶回路202において、トランジスタ221のオフ電流が低い
ため、データD_HLDの値が保持される。なお、電位Vddの代わりに電位GNDを供
給することにより、電源電圧PWRの供給を停止するとみなすこともできる。
対する電源電圧PWRの供給を再開し、その後クロック信号CLKの供給を再開し、さら
にその後リセット信号RSTの供給を再開する。このとき、クロック信号CLKが供給さ
れる配線を電位Vddにしておき、その後クロック信号CLKの供給を再開する。さらに
、読み出し制御信号RDのパルスに従って記憶回路202のデータ読み出し部212によ
りデータD_HLDに応じた値のデータ信号D_NVMがセレクタ203に出力される。
セレクタ203は、読み出し制御信号RDのパルスに従ってデータ信号D_NVMをフリ
ップフロップ201に出力する。これにより、電源停止期間の直前の状態にフリップフロ
ップ201を復帰させることができる。
作を行う。
止する直前に第2の記憶回路にデータを退避させ、電源供給を再開させたときに該データ
を第1の記憶回路に入力し、電源供給を停止する直前の状態に復帰できる。このようにし
て、電源供給を再開させてからの第1の記憶回路の状態復帰を速くできる。
本実施の形態では、本発明の一態様に適用可能なトランジスタの構造例について、図15
の断面模式図を参照して説明する。なお、図15に示す各構成要素は、実際の寸法と異な
る場合がある。
と、導電層717a及び717bと、絶縁層718a及び718bと、を含む。
必ずしも絶縁層703の上に半導体層713を設けなくてもよく、被素子形成層700上
に半導体層713を直接設けてもよい。
を有する。また、半導体層713は、領域715aと715bの間に、領域715a及び
715bよりも添加されたドーパントの濃度の低い領域716a及び716bを有する。
領域716a及び716bを設けることにより、トランジスタの電界集中を抑制できる。
また、半導体層713は、領域716aと716bの間にチャネル形成領域714を有す
る。
bは、半導体層713の領域715bに電気的に接続される。
711の一対の側面の他方に接する。
03と、導電層811と、絶縁層812と、半導体層813と、導電層817a及び81
7bと、を含む。
例えばCMP処理)を行うことにより形成される。
13に電気的に接続される。
。
、積層であってもよい。
コン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸
化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を
適用できる。
ともいう)としての機能を有する。
に適用可能な酸化物半導体層を用いることができる。
ば元素周期表における13族の元素(例えば硼素など)、15族の元素(例えば窒素、リ
ン、及び砒素の一つ又は複数)、及び希ガス元素(例えばヘリウム、アルゴン、及びキセ
ノンの一つ又は複数)を挙げることができ、これらのいずれか一つ又は複数を適用できる
。
る。絶縁層712、803、及び812としては、例えば酸化シリコン、窒化シリコン、
酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化
アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用で
きる。
及び811としては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀
、タングステン、アルミニウム、銅、ネオジム、又はスカンジウムなどの金属材料を含む
層を適用できる。
層801を設けなくてもよいが、導電層801に設けることにより、トランジスタの閾値
電圧を制御できる。導電層801としては、例えば導電層711及び811に適用可能な
材料の導電層を用いることができる。
コン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム
、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
ース又はドレインとしての機能を有する。導電層717a及び717b、並びに導電層8
17a及び817bとしては、例えばモリブデン、チタン、クロム、タンタル、マグネシ
ウム、銀、タングステン、アルミニウム、銅、ネオジム、スカンジウム、又はルテニウム
などの金属材料を含む層を適用できる。
21に適用できる。
き込み及び読み出しを制御するトランジスタを、酸化物半導体層を含むトランジスタによ
り構成する。上記構成にすることにより、データの保持時間を長くできる。
ジスタの上に積層させてもよい。積層させることにより、回路面積を小さくできる。
本実施の形態では、本発明の一態様であるプロセッサを用いた電子機器の例について、図
16を参照して説明する。
12と、ボタン1013と、スピーカー1014と、を具備する。
いてもよい。
ルの機能を有することが好ましい。
あれば、ボタン1013を押すことにより、電子機器をオン状態にするか否かを制御する
ことができる。
る。
ることにより、例えば図16(A)に示す電子機器を電話機として機能させることができ
る。
を有する。
び遊技機の一つ又は複数としての機能を有する。
に設けられたパネル1022aと、筐体1021bに設けられたパネル1022bと、軸
部1023と、ボタン1024と、接続端子1025と、記録媒体挿入部1026と、ス
ピーカー1027と、を備える。
1022a及びパネル1022bは、タッチパネルとしての機能を有することが好ましい
。
1022bを対向させて折り畳むことができる。
4を設けてもよい。例えば、電源ボタンとしての機能を有するボタン1024を設けるこ
とより、ボタン1024を押すことで電子機器に対する電源電圧の供給を制御できる。
025が設けられていてもよい。また、接続端子1025が筐体1021a及び筐体10
21bの一方又は両方に複数設けられていてもよい。接続端子1025は、図16(B)
に示す電子機器と他の機器を接続するための端子である。
入部1026が設けられていてもよい。また、記録媒体挿入部1026が筐体1021a
及び筐体1021bの一方又は両方に複数設けられていてもよい。例えば、記録媒体挿入
部にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電子機器に読
み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる。
力する。なお、筐体1021aにスピーカー1027を設けてもよい。
筐体1021bにマイクが設けられることにより、例えば図16(B)に示す電子機器を
電話機として機能させることができる。
態様であるプロセッサを有する。
び遊技機の一つ又は複数としての機能を有する。
据え置き型情報端末は、筐体1031と、筐体1031に設けられたパネル1032と、
ボタン1033と、スピーカー1034と、を具備する。
ルとしての機能を有することが好ましい。
上記パネルは、タッチパネルとしての機能を有することが好ましい。
設けてもよい。
あれば、ボタン1033を押すことで電子機器に対する電源電圧の供給を制御できる。
する。
を有する。
ための情報通信端末(マルチメディアステーションともいう)、又は遊技機としての機能
を有する。
体1041と、筐体1041に設けられたパネル1042と、筐体1041を支持する支
持台1043と、ボタン1044と、接続端子1045と、スピーカー1046と、を備
える。
あれば、ボタン1044を押すことで電子機器に対する電源電圧の供給を制御できる。
示す電子機器と他の機器を接続するための端子である。例えば、接続端子1045により
図16(D)に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコンピ
ュータから入力されるデータ信号に応じた画像をパネル1042に表示させることができ
る。例えば、図16(D)に示す電子機器のパネル1042が接続する他の電子機器のパ
ネルより大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人が同
時に視認しやすくなる。
する。
を有する。
ビジョン装置の一つ又は複数としての機能を有する。
051と、冷蔵室用扉1052と、冷凍室用扉1053と、を備える。
を有する。上記構成にすることにより、例えば、冷蔵室用扉1052及び冷凍室用扉10
53の開閉に従って、筐体1051内のプロセッサに対する電源電圧の供給を制御できる
。
室内機1060及び室外機1064により構成される。
を有する。上記構成にすることにより、例えば、リモートコントローラからの信号に従っ
て、筐体1061内のプロセッサに対する電源電圧の供給を制御できる。
ナーを例示しているが、室内機の機能と室外機の機能とを1つの筐体に有するエアコンデ
ィショナーであってもよい。
発明の一態様であるプロセッサを適用できる。
あるプロセッサを用いることにより、消費電力を低くできる。
101 命令レジスタ部
102 命令デコード部
103 論理部
104 データ解析部
105 制御部
106 記憶部
111 命令レジスタ
130 機能回路
141 使用タイミング解析回路
142 停止タイミング解析回路
143 制御信号出力回路
151 クロック信号制御回路
152 電源電圧制御回路
161 レジスタ
162 メモリ
163 プログラムカウンタ
164 論理回路
165 カウンタ制御回路
166 カウンタ
171 シフトレジスタ
172 論理回路
181 シフトレジスタ
182 レジスタ
183 セレクタ
201 フリップフロップ
202 記憶回路
203 セレクタ
211 データ保持部
212 データ読み出し部
221 トランジスタ
222 容量素子
223 トランジスタ
224 トランジスタ
225 トランジスタ
226 インバータ
1011 筐体
1012 パネル
1013 ボタン
1014 スピーカー
1021a 筐体
1021b 筐体
1022a パネル
1022b パネル
1023 軸部
1024 ボタン
1025 接続端子
1026 記録媒体挿入部
1027 スピーカー
1031 筐体
1032 パネル
1033 ボタン
1034 スピーカー
1035 甲板部
1041 筐体
1042 パネル
1043 支持台
1044 ボタン
1045 接続端子
1046 スピーカー
1051 筐体
1052 冷蔵室用扉
1053 冷凍室用扉
1060 室内機
1061 筐体
1062 送風口
1064 室外機
Claims (1)
- 命令レジスタ部と、
命令デコード部と、
データ解析部と、
制御部と、
複数の機能回路を有する論理部と、を有し、
前記論理部は、レジスタを有し、
前記レジスタは、フリップフロップと、記憶回路と、を有し、
前記フリップフロップは、前記レジスタへの電源電圧の供給が行われている期間において、データを保持する機能を有し、
前記記憶回路は、前記レジスタへの前記電源電圧の供給が停止されている期間において、前記データを保持する機能を有し、
前記記憶回路は、第1乃至第4のトランジスタと、容量素子と、論理素子と、を有し、
前記第3のトランジスタのゲートには、前記第4のトランジスタを介して前記データに応じた電位が供給され、
前記第3のトランジスタのソース又はドレインの一方は、第1の配線に電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、前記第1のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記論理素子の入力端子に電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記論理素子の入力端子に電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、第2の配線に電気的に接続され、
前記第1のトランジスタのゲートは、前記第2のトランジスタのゲートに電気的に接続され、
前記論理素子の出力端子から出力される電位に応じた信号は、前記フリップフロップに入力され、
前記論理素子は、入力された電位の極性を反転させて出力する機能を有し、
前記第4のトランジスタは、酸化物半導体をチャネル形成領域に含み、
前記第1乃至第3のトランジスタは、シリコンをチャネル形成領域に含むプロセッサ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012075775 | 2012-03-29 | ||
JP2012075775 | 2012-03-29 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013065429A Division JP2013229016A (ja) | 2012-03-29 | 2013-03-27 | プロセッサ及び電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018010675A JP2018010675A (ja) | 2018-01-18 |
JP6403853B2 true JP6403853B2 (ja) | 2018-10-10 |
Family
ID=49236718
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013065429A Withdrawn JP2013229016A (ja) | 2012-03-29 | 2013-03-27 | プロセッサ及び電子機器 |
JP2017172600A Expired - Fee Related JP6403853B2 (ja) | 2012-03-29 | 2017-09-08 | プロセッサ |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013065429A Withdrawn JP2013229016A (ja) | 2012-03-29 | 2013-03-27 | プロセッサ及び電子機器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20130262896A1 (ja) |
JP (2) | JP2013229016A (ja) |
KR (1) | KR20140140609A (ja) |
WO (1) | WO2013147289A1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6000863B2 (ja) * | 2013-01-24 | 2016-10-05 | 株式会社半導体エネルギー研究所 | 半導体装置、及びその駆動方法 |
JP6396671B2 (ja) | 2013-04-26 | 2018-09-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
KR102195518B1 (ko) * | 2013-12-13 | 2020-12-29 | 삼성전자 주식회사 | 전자장치의 화면 표시 제어장치 및 방법 |
US9515661B2 (en) | 2014-05-09 | 2016-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Circuit, semiconductor device, and clock tree |
US9971535B2 (en) * | 2014-11-05 | 2018-05-15 | Industrial Technology Research Institute | Conversion method for reducing power consumption and computing apparatus using the same |
WO2018015833A1 (en) | 2016-07-19 | 2018-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US10120470B2 (en) | 2016-07-22 | 2018-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device |
US9977680B2 (en) * | 2016-09-30 | 2018-05-22 | International Business Machines Corporation | Clock-gating for multicycle instructions |
WO2018122658A1 (en) | 2016-12-27 | 2018-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US11183600B2 (en) | 2018-01-24 | 2021-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4017741A (en) * | 1975-11-13 | 1977-04-12 | Rca Corporation | Dynamic shift register cell |
JP2845646B2 (ja) * | 1990-09-05 | 1999-01-13 | 株式会社東芝 | 並列演算処理装置 |
JPH04311230A (ja) * | 1991-04-10 | 1992-11-04 | Ricoh Co Ltd | Cpuアイドル状態検出装置 |
JPH05110392A (ja) * | 1991-10-16 | 1993-04-30 | Hitachi Ltd | 状態保持回路を具備する集積回路 |
JP3520611B2 (ja) * | 1995-07-06 | 2004-04-19 | 株式会社日立製作所 | プロセッサの制御方法 |
US6219796B1 (en) * | 1997-12-23 | 2001-04-17 | Texas Instruments Incorporated | Power reduction for processors by software control of functional units |
US6760852B1 (en) * | 2000-08-31 | 2004-07-06 | Advanced Micro Devices, Inc. | System and method for monitoring and controlling a power-manageable resource based upon activities of a plurality of devices |
GB2378538A (en) * | 2001-08-10 | 2003-02-12 | At & T Lab Cambridge Ltd | Saving power in a pipelined processor/memory system by replacing discarded instructions following a branch by a duplicate of the branch instruction |
US7191350B2 (en) * | 2002-01-30 | 2007-03-13 | Matsushita Electric Industrial Co., Ltd. | Instruction conversion apparatus and instruction conversion method providing power control information, program and circuit for implementing the instruction conversion, and microprocessor for executing the converted instruction |
US7028200B2 (en) * | 2002-05-15 | 2006-04-11 | Broadcom Corporation | Method and apparatus for adaptive power management of memory subsystem |
US6795781B2 (en) * | 2002-06-27 | 2004-09-21 | Intel Corporation | Method and apparatus for compiler assisted power management |
US6934865B2 (en) * | 2002-07-09 | 2005-08-23 | University Of Massachusetts | Controlling a processor resource based on a compile-time prediction of number of instructions-per-cycle that will be executed across plural cycles by the processor |
US6788567B2 (en) * | 2002-12-02 | 2004-09-07 | Rohm Co., Ltd. | Data holding device and data holding method |
US7134028B2 (en) * | 2003-05-01 | 2006-11-07 | International Business Machines Corporation | Processor with low overhead predictive supply voltage gating for leakage power reduction |
US7428645B2 (en) * | 2003-12-29 | 2008-09-23 | Marvell International, Ltd. | Methods and apparatus to selectively power functional units |
US8607209B2 (en) * | 2004-02-04 | 2013-12-10 | Bluerisc Inc. | Energy-focused compiler-assisted branch prediction |
KR100591769B1 (ko) * | 2004-07-16 | 2006-06-26 | 삼성전자주식회사 | 분기 예측 정보를 가지는 분기 타겟 버퍼 |
JP2006107944A (ja) * | 2004-10-06 | 2006-04-20 | Toyota Motor Corp | 燃料電池システム |
US7487374B2 (en) * | 2005-01-13 | 2009-02-03 | International Business Machines Corporation | Dynamic power and clock-gating method and circuitry with sleep mode based on estimated time for receipt of next wake-up signal |
US7441136B2 (en) * | 2005-04-04 | 2008-10-21 | Advanced Micro Devices, Inc. | System for predictive processor component suspension and method thereof |
JP2007141020A (ja) * | 2005-11-21 | 2007-06-07 | Seiko Epson Corp | データ処理装置及び電子機器 |
US8301871B2 (en) * | 2006-06-08 | 2012-10-30 | International Business Machines Corporation | Predicated issue for conditional branch instructions |
US8190939B2 (en) * | 2009-06-26 | 2012-05-29 | Microsoft Corporation | Reducing power consumption of computing devices by forecasting computing performance needs |
KR101861991B1 (ko) * | 2010-01-20 | 2018-05-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 신호 처리 회로 및 신호 처리 회로를 구동하기 위한 방법 |
US8656198B2 (en) * | 2010-04-26 | 2014-02-18 | Advanced Micro Devices | Method and apparatus for memory power management |
JP2012038366A (ja) * | 2010-08-04 | 2012-02-23 | Ricoh Co Ltd | カレントミラー型センスアンプ及び半導体記憶装置 |
US8438416B2 (en) * | 2010-10-21 | 2013-05-07 | Advanced Micro Devices, Inc. | Function based dynamic power control |
-
2013
- 2013-03-25 WO PCT/JP2013/059795 patent/WO2013147289A1/en active Application Filing
- 2013-03-25 KR KR20147029894A patent/KR20140140609A/ko not_active Application Discontinuation
- 2013-03-25 US US13/849,592 patent/US20130262896A1/en not_active Abandoned
- 2013-03-27 JP JP2013065429A patent/JP2013229016A/ja not_active Withdrawn
-
2017
- 2017-09-08 JP JP2017172600A patent/JP6403853B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20140140609A (ko) | 2014-12-09 |
WO2013147289A1 (en) | 2013-10-03 |
US20130262896A1 (en) | 2013-10-03 |
JP2018010675A (ja) | 2018-01-18 |
JP2013229016A (ja) | 2013-11-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6403853B2 (ja) | プロセッサ | |
JP6513768B2 (ja) | 半導体装置 | |
JP6612908B2 (ja) | 電子機器 | |
US10090023B2 (en) | Memory device including memory circuit and selection circuit | |
US9165632B2 (en) | Memory device and semiconductor device | |
US9154136B2 (en) | Programmable logic device and semiconductor device | |
US9391620B2 (en) | Programmable logic device and semiconductor device | |
JP6420165B2 (ja) | 半導体装置 | |
US20150227378A1 (en) | Semiconductor device, device, and electronic device | |
JP2022051728A (ja) | 半導体装置 | |
US20170041004A1 (en) | Semiconductor device and electronic device | |
JP6108935B2 (ja) | スタンダードセル、半導体装置、及び電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180510 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180522 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180717 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180821 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180911 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6403853 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |