JP6403853B2

JP6403853B2 - プロセッサ

Info

Publication number: JP6403853B2
Application number: JP2017172600A
Authority: JP
Inventors: 誠一米田
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-03-29
Filing date: 2017-09-08
Publication date: 2018-10-10
Anticipated expiration: 2033-03-27
Also published as: JP2018010675A; KR20140140609A; JP2013229016A; WO2013147289A1; US20130262896A1

Description

本発明は、プロセッサに関する。また、本発明は、プロセッサが設けられた電子機器に関
する。

近年、プロセッサの低消費電力化に関する技術開発が進められている。

低消費電力化技術としては、クロックゲーティング及びパワーゲーティングが挙げられる
。

クロックゲーティングとは、回路に対するクロック信号の供給を制御することにより、例
えば使用しない回路に対するクロック信号の供給を停止させる技術である。

また、パワーゲーティングとは、回路に対する電源電圧の供給を制御することにより、例
えば使用しない回路に対する電源電圧の供給を停止させる技術である。

上記クロックゲーティング及びパワーゲーティングは、例えばプロセッサに入力される命
令のデータに従って行われる（例えば特許文献１）。

特開２００５−３８１８６号公報

従来のクロックゲーティング又はパワーゲーティングでは、クロック信号又は電源電圧の
供給の停止、再開の際に電力を消費する。また、パワーゲーティングを行うとき、プロセ
ッサに対する電源電圧の供給を停止させる前にフリップフロップなどに記憶されたデータ
を退避させ、その後再開させた後に該データをフリップフロップに再度書き込む場合には
、さらに電力を消費する。

このため、例えば１つの命令の実行期間において、クロック信号及び電源電圧の供給の停
止期間が短い場合にクロックゲーティング又はパワーゲーティングを実行すると、かえっ
て消費電力が増えてしまうことがあり、消費電力を十分に低減できていなかった。

本発明の一態様では、消費電力の低減を課題の一つとする。

本発明の一態様では、連続する複数の命令のデータの翻訳（デコード）をまとめて行い、
翻訳された複数の命令のデータを解析することにより、複数の命令のうち２以上の命令を
連続して実行する場合の機能回路の非動作期間の長さを割り出し、該解析結果に従って機
能回路に対してクロックゲーティングを行うか否か、又はクロックゲーティング及びパワ
ーゲーティングの両方を行うか否かを選択して行う。

上記方法の場合、複数の命令のデータにわたって非動作期間の長さを割り出すことで、例
えば、クロックゲーティング又はパワーゲーティングにより低減される消費電力がクロッ
クゲーティング又はパワーゲーティングを実行する際にかかる消費電力よりも大きくなる
長さの非動作期間の場合のみ、クロックゲーティング、又はクロックゲーティング及びパ
ワーゲーティングの両方を行うことができる。これにより、消費電力の低減を図る。

本発明の一態様は、フェッチにより、複数の命令のデータが取り込まれる命令レジスタ部
と、命令レジスタ部に取り込まれた複数の命令のそれぞれを翻訳する命令デコード部と、
クロック信号及び電源電圧が供給され、且つ翻訳された複数の命令のデータを含むデータ
信号が供給され、供給された命令のデータに従って動作する機能回路が設けられた論理部
と、複数の命令のうち２以上の命令を連続して順次実行する場合の機能回路の非動作期間
を、翻訳された２以上の命令のデータを解析して割り出し、非動作期間の長さに従って機
能回路に対するクロック信号、又はクロック信号及び電源電圧の供給の停止を設定する制
御信号を生成するデータ解析部と、制御信号に従って、機能回路に対するクロック信号、
又はクロック信号及び電源電圧の供給を制御する制御部と、を含むプロセッサである。

本発明の一態様では、連続する複数の命令のデータから非動作期間を割り出すため、消費
電力の低減が可能な場合のみクロックゲーティング、又はクロックゲーティング及びパワ
ーゲーティングの両方を選択して実行でき、消費電力を低減できる。

プロセッサの構成例を示す図。プロセッサの構成例を示す図。命令レジスタ部及び命令デコード部の構成例を示す図。データ解析部の構成例を示す図。制御部の構成例を示す図。プロセッサの駆動方法例を説明するためのフローチャート。プロセッサの駆動方法例を説明するためのフローチャート。プロセッサの駆動方法例を説明するための図。プロセッサの駆動方法例を説明するためのフローチャート。プロセッサの駆動方法例を説明するためのフローチャート。プロセッサの駆動方法例を説明するためのフローチャート。レジスタの構成例を示す図。トランジスタのオフ電流を説明するためのアレニウスプロット。レジスタの駆動方法例を説明するためのタイミングチャート。トランジスタの構造例を示す断面模式図。電子機器の例を示す図。データ解析部の具体例を示す図。

本発明に係る実施の形態の例について説明する。なお、本発明の趣旨及び範囲から逸脱す
ることなく実施の形態の内容を変更することは、当業者であれば容易である。よって、例
えば本発明は、下記実施の形態の記載内容に限定されない。

なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態
の内容を互いに適宜置き換えることができる。

また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素
の数は、序数の数に限定されない。

（実施の形態１）
本実施の形態では、プロセッサの例について説明する。

本実施の形態のプロセッサの構成例を図１に示す。

図１に示すプロセッサは、命令レジスタ部１０１と、命令デコード部１０２と、論理部１
０３と、データ解析部１０４と、制御部１０５と、を含む。なお、図２に示すように、記
憶部１０６により、命令デコード部１０２、論理部１０３、及びデータ解析部１０４のそ
れぞれに対してデータの読み出し又は書き込みを行ってもよい。また、記憶部１０６には
、レジスタファイル、アキュームレータ、プログラムカウンタ、及びフラグレジスタなど
を含む複数のレジスタが設けられる。

命令レジスタ部１０１には、フェッチにより、連続する複数の命令のデータ１００が取り
込まれる。命令レジスタ部１０１は、翻訳を行う命令のデータを記憶する機能を有する。
また、命令デコード部１０２は、フェッチにより命令レジスタ部１０１に取り込まれた複
数の命令のデータのそれぞれを翻訳する機能を有する。命令のデータ１００は、例えばメ
モリなどからインターフェースなどを介して入力される。

例えば、図３に示すように、命令レジスタ部１０１には、複数の命令のデータ毎（命令１
データ乃至命令Ｎデータ）に命令レジスタ１１１（命令レジスタ１１１＿１乃至１１１＿
Ｎ）が設けられる。また、命令デコード部１０２には、複数の命令のデータ毎（命令１デ
ータ乃至命令Ｎデータ）に命令デコーダ１２１（命令デコーダ１２１＿１乃至１２１＿Ｎ
）が設けられる。

また、図１及び図２に示す論理部１０３には、機能回路１３０が設けられる。機能回路１
３０には、クロック信号ＣＬＫ及び電源電圧ＰＷＲが供給される。また、機能回路１３０
には、命令デコード部１０２で翻訳された複数の命令のデータを含むデータ信号が供給さ
れる。機能回路１３０は、供給された命令のデータに従って動作する。なお、図１及び図
２に示すように論理部１０３に複数の機能回路１３０を設けてもよい。また、機能回路１
３０に、命令のデータを含むデータ信号及びクロック信号ＣＬＫ以外の信号が入力されて
もよい。

機能回路１３０としては、クロック信号ＣＬＫにより動作が制御され、電源電圧ＰＷＲが
供給されることで動作する回路を適用できる。機能回路１３０は、例えばＮＯＴ回路、Ｏ
Ｒ回路、ＡＮＤ回路、ＮＯＲ回路、及びＮＡＮＤ回路の一つ又は複数などを用いて構成さ
れる。例えば、レジスタやフリップフロップなどを用いて機能回路１３０を構成してもよ
い。また、複数の論理回路を組み合わせて加算回路又は減算回路などの演算回路を機能回
路１３０に用いてもよい。

データ解析部１０４は、命令デコード部１０２で翻訳された複数の命令のデータを解析す
ることにより、複数の命令を連続して実行する際に機能回路１３０の動作が不要な期間（
非動作期間ともいう）を割り出す。さらに、データ解析部１０４は、非動作期間の長さに
従い、機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電
圧ＰＷＲの供給を停止する期間を設定する。

データ解析部１０４には、例えば図４に示すように、使用タイミング解析回路１４１、停
止タイミング解析回路１４２、及び制御信号出力回路１４３が設けられる。

使用タイミング解析回路１４１は、翻訳された複数の命令のデータ（命令１乃至命令Ｎ翻
訳データ）を含むデータ信号を解析し、複数の命令を連続して実行する場合の機能回路１
３０の非動作期間を割り出す機能を有する。

停止タイミング解析回路１４２は、使用タイミング解析回路１４１により割り出された非
動作期間のデータを元に、機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信
号ＣＬＫ及び電源電圧ＰＷＲの供給を停止するタイミング及び長さを設定する機能を有す
る。

例えば、停止タイミング解析回路１４２は、使用タイミング解析回路１４１で割り出され
た非動作期間を示す数値データと基準となる期間Ｔ１、期間Ｔ２を示す数値データを比較
する。期間Ｔ２は、期間Ｔ１よりも長い期間である。

制御信号出力回路１４３は、停止タイミング解析回路１４２による比較結果に基づいて機
能回路１３０に対するクロック信号ＣＬＫの供給を制御するための制御信号ＣＴＬ＿ＣＬ
Ｋ、及び機能回路１３０に対する電源電圧ＰＷＲの供給を制御するための制御信号ＣＴＬ
＿ＰＷＲを生成して出力する機能を有する。

さらに、データ解析部１０４の具体例を図１７に示す。

図１７に示す使用タイミング解析回路１４１は、レジスタ１６１と、メモリ１６２と、プ
ログラムカウンタ１６３と、論理回路１６４と、カウンタ制御回路１６５と、カウンタ１
６６と、を有する。

レジスタ１６１は、命令デコード部１０２から入力された複数の命令のデータを保持する
機能を有する。

メモリ１６２には、入力された命令のデータに基づく命令を実行する際の機能回路１３０
の動作又は非動作を示すデータ（例えば２値のデジタルデータ）が記憶されている。メモ
リ１６２は、レジスタ１６１から入力された複数の命令のデータに対応する機能回路１３
０の動作又は非動作を示すデータを出力する機能を有する。メモリ１６２は、例えば連想
メモリなどを用いて構成される。なお、論理回路１６４を用いてメモリ１６２からのデー
タの出力を制御してもよい。

プログラムカウンタ１６３には、命令レジスタ部１０１でフェッチを行う複数の命令のデ
ータに対応するアドレスデータのうち、最も小さい値のデータが少なくとも記憶されてい
る。例えば、命令レジスタ部１０１でフェッチを行う命令データが連続する複数の命令デ
ータであれば、最初に実行する命令のデータのアドレスデータが記憶されている。最初に
実行する命令のデータのアドレスが記憶されていれば、連続する残りの命令のデータのア
ドレスも判別することができる。

論理回路１６４は、プログラムカウンタ１６３に記憶されたアドレスデータを用いてレジ
スタ１６１に記憶された複数の命令データを検索し、翻訳された複数の命令のデータに対
応するアドレスを判別する機能を有する。これにより、例えば翻訳された複数の命令に条
件分岐命令が含まれている場合、該条件分岐命令のジャンプ先のアドレスに対応する命令
のデータが、翻訳された複数の命令のデータの中に含まれているかどうかを判別すること
もできる。

カウンタ制御回路１６５は、論理回路１６４により判別された複数の命令のデータに応じ
てカウンタ１６６のカウント動作を制御する機能を有する。例えば、カウンタ制御回路１
６５は、レジスタ１６１に記憶された複数の命令データの実行順に合わせてカウンタ１６
６のインクリメントを行う。また、複数の命令データに条件分岐命令とジャンプ先のデー
タが含まれる場合、カウンタ制御回路１６５は、例えば機能回路１３０での条件分岐の結
果を参照し、条件分岐命令のデータのアドレスに対応する値まではカウンタ１６６のイン
クリメントを行い、その後カウント値を条件分岐命令のジャンプ先のデータのアドレスに
対応する値に変更してもよい。

カウンタ１６６は、カウンタ制御回路１６５からクロック信号が入力され、該クロック信
号に従ってインクリメントを行う機能を有する。なお、論理回路及びスイッチを用い、論
理回路によりカウンタ１６６でのカウント値が基準値以上になったと判断したときに、ス
イッチを用いてカウンタ１６６の出力ノードを浮遊状態にしてさらに別のスイッチを用い
て該出力ノードを別の値（例えば条件分岐命令のジャンプ先の命令データのアドレスに対
応する値）に書き換えることもできる。

図１７に示す停止タイミング解析回路１４２は、シフトレジスタ１７１と、論理回路１７
２と、を有する。

シフトレジスタ１７１は、例えばシリアルイン−パラレルアウトのシフトレジスタにより
構成される。シフトレジスタ１７１には、メモリ１６２から機能回路１３０の動作又は非
動作を示すデータがクロックパルス毎に順に入力される。上記クロックパルスは、一つの
期間に相当する。なお、クロック信号ＣＬＫの供給を制御するための制御信号ＣＴＬ＿Ｃ
ＬＫの生成用、電源電圧ＰＷＲの供給を制御するための制御信号ＣＴＬ＿ＰＷＲの生成用
として別々に上記シフトレジスタ１７１が設けられてもよい。このとき、複数のシフトレ
ジスタ１７１のそれぞれには、使用タイミング解析回路１４１のメモリ１６２から機能回
路１３０の動作又は非動作を示すデータがクロックパルス毎に順に入力される。

シフトレジスタ１７１は、クロックパルスに従って機能回路１３０の動作又は非動作を示
すデータをフリップフロップ毎にシフトさせ、該データを複数のフリップフロップで出力
される複数のデータ信号のいずれか一つとして順に出力する。

論理回路１７２は、シフトレジスタ１７１から入力された複数のデータ信号を用いて比較
動作に相当する論理演算を行い、演算結果に従って電位が設定された複数のデータ信号を
出力する機能を有する。このとき、出力する複数のデータ信号の数は、シフトレジスタ１
７１から入力される複数のデータ信号に対応させて同じであることが好ましい。

例えば、制御信号出力回路１４３で制御信号ＣＴＬ＿ＣＬＫを生成する場合、論理回路１
７２は、シフトレジスタ１７１において連続する複数のフリップフロップから出力された
データ信号のデータで且つ機能回路１３０の非動作を示すデータの数が基準値（期間Ｔ１
に相当）を超えたときに、上記連続する複数のフリップフロップから出力されたデータ信
号に対応して出力する複数のデータ信号を、クロック信号ＣＬＫの供給の停止を示すデー
タとしてローレベルにし、それ以外では、ハイレベルにする。また、制御信号ＣＴＬ＿Ｐ
ＷＲを生成する場合、論理回路１７２は、上記データの数が基準値（期間Ｔ２に相当）を
超えたときに、上記連続する複数のフリップフロップから出力されたデータ信号に対応し
て出力する複数のデータ信号を、電源電圧ＰＷＲの供給の停止を示すデータとしてローレ
ベルにし、それ以外では、ハイレベルにする。よって、論理回路１７２から出力される複
数のデータ信号のデータのそれぞれは、各命令に対応するクロック信号ＣＬＫの供給の停
止又は電源電圧ＰＷＲの供給の停止を設定するデータに相当する。

図１７に示す制御信号出力回路１４３は、シフトレジスタ１８１と、レジスタ１８２と、
セレクタ１８３と、を有する。

シフトレジスタ１８１は、例えばパラレルイン−シリアルアウトのシフトレジスタにより
構成される。例えば、制御信号ＣＴＬ＿ＣＬＫの生成用、制御信号ＣＴＬ＿ＰＷＲの生成
用としてシフトレジスタ１８１を複数設けてもよい。このとき、論理回路１７２から出力
される複数のデータ信号のデータのそれぞれは、複数のシフトレジスタ１８１のそれぞれ
に入力される。

シフトレジスタ１８１の各フリップフロップには、論理回路１７２から対応するデータ信
号が入力される。シフトレジスタ１８１は、クロックパルスに従って各命令を実行する期
間にクロック信号ＣＬＫの供給の停止又は電源電圧ＰＷＲの供給の停止を設定するデータ
をフリップフロップ毎にシフトさせる。これにより、例えば最終段のフリップフロップの
出力データは、クロックパルスに従って複数の命令に対応するクロック信号ＣＬＫの供給
の停止又は電源電圧ＰＷＲの供給の停止を設定するデータに順に変化する。このとき、シ
フトレジスタ１８１は、最終段のフリップフロップの出力データを制御信号ＣＴＬ＿ＣＬ
Ｋ又は制御信号ＣＴＬ＿ＰＷＲとして出力する。なお、シフトレジスタ１８１に入力され
るクロック信号は、例えばカウンタ制御回路１６５から出力されるクロック信号を用いる
ことが好ましい。これにより、命令に基づく機能回路１３０の動作と、クロック信号ＣＬ
Ｋ及び電源電圧ＰＷＲの停止と、のタイミングを同期させることができる。

レジスタ１８２には、レジスタ１６１から出力された複数の命令データが記憶されている
。

セレクタ１８３は、カウンタ１６６のカウント値に従って、レジスタ１８２に記憶された
複数の命令データのうち、どの命令データを出力するかを制御する機能を有する。例えば
、セレクタ１８３は、カウンタ１６６のカウント値が「１００」のときに、レジスタ１８
２に記憶された「１００」のアドレスの命令データを選択して出力することができる。

以上がデータ解析部１０４の具体例である。

また、図１及び２に示す制御部１０５は、データ解析部１０４の解析結果に従って機能回
路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫと電源電圧ＰＷＲの両方
の供給を制御する機能を有する。

制御部１０５には、例えば図５に示すように、クロック信号制御回路１５１及び電源電圧
制御回路１５２が設けられる。

クロック信号制御回路１５１は、制御信号ＣＴＬ＿ＣＬＫに従って機能回路１３０に対す
るクロック信号ＣＬＫの供給を制御する機能を有する。例えば、スイッチ（例えばクロッ
クゲートなど）を設け、制御信号ＣＴＬ＿ＣＬＫに従って該スイッチをオン状態にするこ
とにより、クロック信号ＣＬＫを機能回路１３０に供給することができる。

電源電圧制御回路１５２は、制御信号ＣＴＬ＿ＰＷＲに従って機能回路１３０に対する電
源電圧ＰＷＲの供給を制御する機能を有する。例えば、スイッチ（例えばパワーゲートな
ど）を設け、制御信号ＣＴＬ＿ＰＷＲに従って該スイッチをオン状態にすることにより、
電源電圧ＰＷＲを機能回路１３０に供給することができる。

以上が図１及び２に示すプロセッサの構成例の説明である。

次に、本実施の形態に係るプロセッサの駆動方法例について説明する。

図６は、図１に示すプロセッサの駆動方法例を説明するためのフローチャートである。

図１に示すプロセッサの駆動方法例では、ステップＳ１−１として複数の命令のデータの
フェッチを行う。

このとき、命令レジスタ部１０１では、複数の命令のデータが取り込まれる。

次に、ステップＳ１−２として命令レジスタ部１０１に取り込まれた複数の命令のデータ
を翻訳する。

このとき、命令デコード部１０２では、命令レジスタ部１０１に取り込まれた複数の命令
のそれぞれが翻訳される。

翻訳された複数の命令のデータのそれぞれは、データ解析部１０４に入力される。

次に、ステップＳ１−３として翻訳された複数の命令のデータを解析する。

このとき、データ解析部１０４では、複数の命令を連続して順次実行する場合の機能回路
１３０の非動作期間Ｔ０を、翻訳された複数の命令のデータを解析して割り出し、非動作
期間Ｔ０の長さに従って機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号
ＣＬＫ及び電源電圧ＰＷＲの供給の停止を設定する制御信号を生成する。

ここで、ステップＳ１−３のデータ解析の具体例について、図７のフローチャートを用い
て説明する。ここでは、データ解析部１０４が図４に示す構成であるとして説明するがこ
れに限定されない。

まず、ステップＳ２−１として、非動作期間Ｔ０の割り出しを行う。

このとき、使用タイミング解析回路１４１により複数の命令のデータを解析することによ
り、非動作期間Ｔ０を割り出す。

例えば、図１７に示す構成の場合、使用タイミング解析回路１４１は、プログラムカウン
タ１６３に記憶されたアドレスデータを用いて論理回路１６４によりレジスタ１６１に記
憶された命令のデータの内容を判別する。なお、プログラムカウンタ１６３に記憶された
アドレスデータに従って外部メモリから対応する複数の命令データを命令レジスタ部１０
１に入力してもよい。

さらに、論理回路１６４によりレジスタ１６１から入力された複数の命令のデータに対応
する機能回路１３０の動作及び非動作を示すデータをメモリ１６２から出力する。

次に、ステップＳ２−２として、第１の比較処理を行う。

このとき、停止タイミング解析回路１４２により、使用タイミング解析回路１４１により
割り出された機能回路１３０の非動作期間Ｔ０の長さを数値化し、非動作期間Ｔ０を表す
数値データと、期間Ｔ１を表す数値データとを比較する。期間Ｔ１は、クロック信号ＣＬ
Ｋの供給を停止させる際のオーバヘッドによる消費電力を相殺するために必要なクロック
信号ＣＬＫの停止期間である。例えば、プロセッサの設計仕様から期間Ｔ１を決めること
ができる。

次に、ステップＳ２−３として、第１の比較処理の結果、非動作期間Ｔ０が期間Ｔ１より
も長いか否かを判定する。

非動作期間Ｔ０が期間Ｔ１以下の場合には、機能回路１３０に対してクロック信号ＣＬＫ
及び電源電圧ＰＷＲの供給を停止させないため、ステップＳ２−６ａとして、機能回路１
３０に対するクロック信号ＣＬＫの供給及び電源電圧ＰＷＲの供給が維持されるように制
御信号ＣＴＬ＿ＣＬＫ及びＣＴＬ＿ＰＷＲの値を設定し、制御信号出力回路１４３により
出力する。

また、非動作期間Ｔ０が期間Ｔ１よりも長い場合には、ステップＳ２−４として、第２の
比較処理を行う。

このとき、停止タイミング解析回路１４２により、非動作期間Ｔ０を表す数値データと、
期間Ｔ２を表す数値データとを比較する。期間Ｔ２は、クロック信号ＣＬＫ及び電源電圧
ＰＷＲの供給を停止させる際のオーバヘッドによる消費電力を相殺するために必要なクロ
ック信号ＣＬＫ及び電源電圧ＰＷＲの停止期間である。例えば、プロセッサの設計仕様か
ら期間Ｔ２を決めることができる。

次に、ステップＳ２−５として、第２の比較処理の結果、非動作期間Ｔ０が期間Ｔ２より
も長いか否かを判定する。

非動作期間Ｔ０が期間Ｔ２よりも長い場合には、クロック信号ＣＬＫの供給及び電源電圧
ＰＷＲの供給を停止させるため、ステップＳ２−６ｂとして、クロック信号ＣＬＫの供給
が停止し、電源電圧ＰＷＲの供給が停止するように、制御信号ＣＴＬ＿ＣＬＫ及びＣＴＬ
＿ＰＷＲの値を設定し、制御信号出力回路１４３により出力する。

また、非動作期間Ｔ０が期間Ｔ２以下の場合には、機能回路１３０に対してクロック信号
ＣＬＫの供給を停止できても電源電圧ＰＷＲの供給を停止させないため、ステップＳ２−
６ｃとして、機能回路１３０に対するクロック信号ＣＬＫの供給が停止し、電源電圧ＰＷ
Ｒの供給が維持されるように、制御信号ＣＴＬ＿ＣＬＫ及びＣＴＬ＿ＰＷＲの値を設定し
、制御信号出力回路１４３により出力する。

例えば、図１７に示す構成の場合、停止タイミング解析回路１４２は、シフトレジスタ１
７１により使用タイミング解析回路１４１から入力される複数のデータ信号（機能回路１
３０の動作又は非動作を設定するデータ信号）を順にシフトさせながら、シフトレジスタ
１７１のフリップフロップからデータ信号をそれぞれ出力する。さらに、停止タイミング
解析回路１４２は、論理回路１７２により、上記フリップフロップから出力された複数の
データ信号の演算処理を行い、演算結果に応じて論理回路１７２から出力するデータ信号
を、クロック信号ＣＬＫ又は電源電圧ＰＷＲの供給の停止を示すデータ（例えばローレベ
ル）にするか否かを設定する。さらに、制御信号出力回路１４３は、論理回路１７２から
データ信号が入力されるシフトレジスタ１８１の最終段のフリップフロップの出力データ
を制御信号ＣＴＬ＿ＣＬＫ又は制御信号ＣＴＬ＿ＰＷＲとして出力する。

以上がステップＳ１−３のデータ解析の具体例の説明である。

次に、図６に示すステップＳ１−４としてデータ解析部１０４により生成された制御信号
に従って機能回路１３０に対するクロック信号、又はクロック信号及び電源電圧の供給を
制御することにより、クロックゲーティング及びパワーゲーティングを実行する。

このとき、非動作期間Ｔ０が期間Ｔ１よりも長いと判定された機能回路１３０には、クロ
ック信号ＣＬＫの供給が停止し、非動作期間Ｔ０が期間Ｔ２よりも長いと判定された機能
回路１３０には、クロック信号ＣＬＫ及び電源電圧ＰＷＲの供給が停止する。

また、クロック信号ＣＬＫ及び電源電圧ＰＷＲが供給される機能回路１３０は、入力され
る命令のデータに従って動作する。命令のデータは、データ解析部１０４を介して機能回
路１３０に入力されるが、これに限定されず、命令デコード部１０２により翻訳された命
令のデータが直接論理部１０３に入力されてもよい。

さらに、別の命令のデータがある場合には、繰り返し上記動作を行う。

例えば、図１７に示す構成の場合、使用タイミング解析回路１４１においては、カウンタ
制御回路１６５に従い、論理回路１６４により判別された複数の命令データに応じてカウ
ンタ１６６のインクリメントを行う。制御信号出力回路１４３は、カウント値に従い、セ
レクタ１８３を介してレジスタ１８２に保持された命令データを機能回路１３０に出力す
る。このとき、同じクロック信号を用いてシフトレジスタ１８１及びカウンタ１６６を制
御することにより、セレクタ１８３を介して命令データを機能回路１３０に出力するタイ
ミングと、クロック信号ＣＬＫ及び電源電圧ＰＷＲを供給するタイミングを同期して機能
回路１３０を動作させることができる。

以上が図１に示すプロセッサの駆動方法例の説明である。

さらに、一例として論理部１０３に機能回路１３０＿１乃至１３０＿４が設けられ、複数
の命令のデータとして命令１乃至命令２０のデータをまとめて解析する場合のプロセッサ
の駆動方法例について図８を用いて説明する。図８は、データ解析例を説明するための模
式図であり、横軸が時間であり、時間毎に命令１乃至命令２０が連続して実行されるとす
る。また、ここでは命令１乃至命令２０の実行期間が同じとし、期間Ｔ１を命令１つ分の
長さとし、期間Ｔ２を命令１１個分の長さとする。また、便宜のため、機能回路１３０＿
１乃至１３０＿４に供給される制御信号ＣＴＬ＿ＣＬＫをそれぞれ制御信号ＣＴＬ＿ＣＬ
Ｋ１乃至ＣＴＬ＿ＣＬＫ４とし、機能回路１３０＿１乃至１３０＿４に供給される制御信
号ＣＴＬ＿ＰＷＲをそれぞれ制御信号ＣＴＬ＿ＰＷＲ１乃至ＣＴＬ＿ＰＷＲ４とする。ま
た、制御信号ＣＴＬ＿ＣＬＫ１乃至ＣＴＬ＿ＣＬＫ４、及び制御信号ＣＴＬ＿ＰＷＲ１乃
至ＣＴＬ＿ＰＷＲ４のそれぞれはデジタル信号とする。

ステップＳ２−１の終了後、解析された機能回路１３０＿１乃至１３０＿４の非動作期間
Ｔ０は、図８中、データＤ１３０＿１乃至データＤ１３０＿４のように表すことができる
。

このとき、機能回路１３０＿１は、命令１０の間が非動作期間Ｔ０となる。また、機能回
路１３０＿２は、命令３乃至６の間が非動作期間Ｔ０（Ｔ０ａとする）となり、また命令
１５乃至１８の間が非動作期間Ｔ０（Ｔ０ｂとする）となる。また、機能回路１３０＿３
は、命令４乃至１９の間が非動作期間Ｔ０となる。また、機能回路１３０＿４は、命令１
乃至２０の間が非動作期間Ｔ０となる。このように、１つの機能回路１３０で複数の命令
を連続して実行する場合において、非動作期間が複数存在する場合もある。

さらに、上記解析された非動作期間Ｔ０を元に、ステップＳ２−２の第１の比較処理、及
びステップＳ２−４の第２の比較処理を行った結果、機能回路１３０＿１では、命令１０
の非動作期間Ｔ０の長さが期間Ｔ１の長さ以下である。このため、命令１乃至命令２０が
実行される間、制御信号ＣＴＬ＿ＣＬＫ１及びＣＴＬ＿ＰＷＲ１がハイレベルになり、ク
ロック信号ＣＬＫ及び電源電圧ＰＷＲの両方が機能回路１３０＿１に供給される。

また、機能回路１３０＿２では、命令３乃至６の間の非動作期間Ｔ０ａが期間Ｔ１よりも
大きく、且つ期間Ｔ２以下である。このため、命令４及び５が実行される間、制御信号Ｃ
ＴＬ＿ＣＬＫ２がローレベルになり、機能回路１３０＿２に対するクロック信号ＣＬＫの
供給が停止し、ＣＴＬ＿ＰＷＲ２がハイレベルになり、機能回路１３０＿２に電源電圧Ｐ
ＷＲが供給される。また、命令１５乃至１８の間の非動作期間Ｔ０ｂが期間Ｔ１よりも大
きく、且つ期間Ｔ２以下であるため、命令１６及び１７が実行される間、制御信号ＣＴＬ
＿ＣＬＫ２がローレベルになり、機能回路１３０＿２に対するクロック信号ＣＬＫの供給
が停止し、ＣＴＬ＿ＰＷＲ２がハイレベルになり、機能回路１３０＿２に電源電圧ＰＷＲ
が供給される。なお、図８では、命令毎に制御信号ＣＴＬ＿ＣＬＫ及びＣＴＬ＿ＰＷＲを
制御しているが、これに限定されず、命令の一部の期間で制御信号ＣＴＬ＿ＣＬＫ及びＣ
ＴＬ＿ＰＷＲのパルスを変えてもよい。また、図８では、クロック信号ＣＬＫ及び電源電
圧ＰＷＲの供給を停止する場合、動作不良の発生を抑制するために非動作期間Ｔ０よりも
制御信号ＣＴＬ＿ＣＬＫ及びＣＴＬ＿ＰＷＲのローレベルの期間が短いが、これに限定さ
れず非動作期間Ｔ０とＣＴＬ＿ＣＬＫ及びＣＴＬ＿ＰＷＲのローレベルの期間を同じにし
てもよい。

また、機能回路１３０＿３では、命令４乃至１９の間の非動作期間Ｔ０が期間Ｔ２よりも
大きいため、命令５乃至１８が実行される間、制御信号ＣＴＬ＿ＣＬＫ３がローレベルに
なり、命令６乃至１７が実行される間、ＣＴＬ＿ＰＷＲ３がローレベルになり、機能回路
１３０＿３に対するクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給が停止する。

また、機能回路１３０＿４では、命令１乃至２０の間の非動作期間Ｔ０が期間Ｔ２よりも
大きいため、命令１乃至２０が実行される間、制御信号ＣＴＬ＿ＣＬＫ４及びＣＴＬ＿Ｐ
ＷＲ４がローレベルになり、機能回路１３０＿４に対するクロック信号ＣＬＫ及び電源電
圧ＰＷＲの供給が停止する。

以上のように、図１に示すプロセッサでは、複数の命令のデータを解析し、解析結果に基
づき制御信号ＣＴＬ＿ＣＬＫ及びＣＴＬ＿ＰＷＲの値を設定することにより、複数の機能
回路１３０毎にクロック信号ＣＬＫの供給の停止期間と電源電圧ＰＷＲの供給の停止期間
を設定できる。

さらに、本実施の形態に係るプロセッサの駆動方法の他の例について、図９のフローチャ
ートを用いて説明する。なお、上記に示すプロセッサの駆動方法例と同じ部分については
、上記に示すプロセッサの駆動方法例の説明を適宜援用する。ここでは、一例として図２
に示すプロセッサの駆動方法例について説明する。

図２に示すプロセッサの駆動方法例では、ステップＳ３−１として複数の命令のデータの
フェッチを行い、ステップＳ３−２として命令レジスタ部１０１に取り込まれた複数の命
令のデータを翻訳する。

翻訳された複数の命令のデータは、データ解析部１０４に入力される。

さらに、ステップＳ３−３として、複数の命令のデータに条件分岐命令のデータが含まれ
ているか否かを判別する。条件分岐命令のデータであるかは、例えばデータの上位ビット
の値から判別できる。

例えば、図１７に示す構成の場合、使用タイミング解析回路１４１は、プログラムカウン
タ１６３に記憶されたアドレスデータを用いて論理回路１６４によりレジスタ１６１に記
憶された命令のデータの内容を判別し、条件分岐命令のデータを判別する。

複数の命令のデータに条件分岐命令のデータが含まれている場合、ステップＳ３−４ａと
して翻訳された複数の命令のうち、条件分岐命令までのデータ解析を行う。

このとき、データ解析部１０４では、複数の命令のデータのうち、条件分岐命令までを連
続して順次実行する場合の機能回路１３０の非動作期間Ｔ０を翻訳された複数の命令のデ
ータを解析して割り出し、非動作期間Ｔ０の長さに従って機能回路１３０に対するクロッ
ク信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給の停止を設定する制御
信号ＣＴＬ＿ＣＬＫ、ＣＴＬ＿ＰＷＲを生成する。データ解析の具体例については、図７
に示すフローチャートを用いて説明した例を援用できる。

さらに、ステップＳ３−５ａとしてデータ解析部１０４により生成された制御信号（ＣＴ
Ｌ＿ＣＬＫ、ＣＴＬ＿ＰＷＲ）に従って機能回路１３０に対するクロック信号ＣＬＫ、又
はクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を制御することにより、クロックゲーテ
ィング及びパワーゲーティングを実行する。また、複数の命令のデータに条件分岐命令の
データが含まれていない場合には、ステップＳ３−４ｂとして複数の命令のデータを解析
する。さらに、ステップＳ３−５ｂとしてデータ解析部１０４により生成された制御信号
に従って機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源
電圧ＰＷＲの供給を制御することにより、クロックゲーティング及びパワーゲーティング
を実行する。

また、複数の命令のデータに条件分岐命令のデータが含まれている場合、ステップＳ３−
６として条件分岐の結果を参照する。例えば、図２に示す記憶部１０６に条件分岐の結果
を示すフラグデータを書き込むことにより、データ解析部１０４などで条件分岐の結果を
参照できる。

次に、ステップＳ３−７として条件分岐の結果に従って残りの命令のデータ解析を行う。
例えば、記憶部１０６のフラグレジスタなどに記憶されるフラグデータをデータ解析部１
０４で監視しておくことにより、条件分岐の結果に従って残りの命令がある場合には、残
りの命令のデータ解析を行うことができる。

さらに、ステップＳ３−８としてデータ解析部１０４により生成された制御信号（ＣＴＬ
＿ＣＬＫ、ＣＴＬ＿ＰＷＲ）に従って機能回路１３０に対するクロック信号ＣＬＫ、又は
クロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を制御することにより、残りの命令のクロ
ックゲーティング及びパワーゲーティングを実行する。

以上が本実施の形態に係るプロセッサの駆動方法の他の例の説明である。

上記に示すように、本実施の形態に係るプロセッサの駆動方法の他の例では、条件分岐命
令の有無によって処理を変えることにより、不要な命令のデータ解析をなくすことができ
、動作を高速化できる。

さらに、本実施の形態に係るプロセッサの駆動方法の他の例について、図１０のフローチ
ャートを用いて説明する。なお、上記に示すプロセッサの駆動方法例と同じ部分について
は、上記に示すプロセッサの駆動方法例の説明を適宜援用する。ここでは、一例として図
２に示すプロセッサの駆動方法例について説明する。

図２に示すプロセッサの駆動方法例では、ステップＳ４−１として複数の命令のデータの
フェッチを行い、ステップＳ４−２として命令レジスタ部１０１に取り込まれた複数の命
令のデータを翻訳する。

翻訳された複数の命令のデータは、論理部１０３の機能回路１３０とデータ解析部１０４
に入力される。

さらに、ステップＳ４−３として、複数の命令のデータに条件分岐命令のデータが含まれ
ているか否かを判別する。

また、複数の命令のデータに条件分岐命令のデータが含まれていない場合、ステップＳ４
−６ａとして翻訳された複数の命令のデータを解析する。

次に、ステップＳ４−７ａとしてデータ解析部１０４により生成された制御信号に従って
機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷ
Ｒの供給を制御することにより、クロックゲーティング及びパワーゲーティングを実行す
る。

また、複数の命令のデータに条件分岐命令のデータが含まれている場合、ステップＳ４−
４として翻訳された複数の命令のデータのうち、上記条件分岐命令のジャンプ先の命令の
データが含まれているか否かを判別する。ジャンプ先の命令のデータであるかは、例えば
データの上位ビットの値から判別できる。

例えば、図１７に示す構成の場合、使用タイミング解析回路１４１は、プログラムカウン
タ１６３に記憶されたアドレスデータを用い論理回路１６４によりレジスタ１６１に記憶
された命令のデータの内容を判別し、条件分岐命令のデータ及び条件分岐命令のジャンプ
先のデータを判別する。

複数の命令のデータに上記ジャンプ先の命令のデータが含まれていない場合、ステップＳ
４−６ｂとして翻訳された複数の命令のうち、条件分岐命令までのデータ解析を行う。そ
の後、ステップＳ４−７ｂとしてデータ解析部１０４により生成された制御信号に従って
機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷ
Ｒの供給を制御することにより、条件分岐命令までのクロックゲーティング及びパワーゲ
ーティングを実行する。

また、複数の命令のデータにジャンプ先の命令のデータが含まれている場合、ステップＳ
４−６ｃとして翻訳された複数の命令のうち、条件分岐命令までのデータと当該ジャンプ
先のデータを解析する。

例えば、図１７に示す構成の場合、使用タイミング解析回路１４１は、論理回路１６４に
より条件分岐命令までのデータと、条件分岐命令のジャンプ先のデータに対応する機能回
路１３０の動作及び非動作を示すデータをメモリ１６２から出力する。

次に、ステップＳ４−７ｃとしてデータ解析部１０４により生成された制御信号に従って
機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷ
Ｒの供給を制御することにより、条件分岐命令までクロックゲーティング及びパワーゲー
ティングを実行する。さらに、ステップＳ４−８として条件分岐の結果を参照する。

次に、ステップＳ４−９として、解析したジャンプ先命令にジャンプ先するかの判別を行
う。例えば、記憶部１０６に記憶されるジャンプ命令の処理結果のデータをデータ解析部
１０４で監視しておくことにより、ジャンプするかの判別を行うことができる。

当該ジャンプ先にジャンプする場合、判別結果を示す判別信号をデータ解析部１０４に入
力し、ステップＳ４−１０としてデータ解析部１０４により生成された制御信号に従って
機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷ
Ｒの供給を制御することにより、ジャンプ先の命令からクロックゲーティング及びパワー
ゲーティングを実行する。また、ジャンプ先が当該ジャンプ先でない場合、終了となる。

例えば、図１７に示す構成の場合、記憶部１０６に記憶される条件分岐命令の処理結果の
データがカウンタ制御回路１６５に入力される。条件分岐命令が示すジャンプ先にジャン
プする場合、カウンタ制御回路１６５は、カウンタ１６６のカウント値が条件分岐命令の
データに対応する値になったときに、ジャンプ先の命令データに対応するカウント値にな
るように、カウンタ１６６の出力ノードの電位を設定する。これにより、条件分岐命令ま
でのデータとジャンプ先のデータをレジスタ１８２からセレクタ１８３を介して出力する
ことができる。

上記に示すように、本実施の形態に係るプロセッサの駆動方法の他の例では、条件分岐命
令及びジャンプ先の有無によって処理を変えることにより、不要な命令のデータ解析をな
くすことができ、動作を高速化できる。

さらに、本実施の形態に係るプロセッサの駆動方法の他の例について、図１１のフローチ
ャートを用いて説明する。なお、上記に示すプロセッサの駆動方法例と同じ部分について
は、上記に示すプロセッサの駆動方法例の説明を適宜援用する。ここでは、一例として図
２に示すプロセッサの駆動方法例について説明する。

図２に示すプロセッサの駆動方法例では、ステップＳ５−１として複数の命令のデータの
フェッチを行い、ステップＳ５−２として命令レジスタ部１０１に取り込まれた複数の命
令のデータを翻訳する。

さらに、ステップＳ５−３として、翻訳された複数の命令が記憶部１０６に記憶されたデ
ータに対応する命令と一致するか否かを判別する。一致するかは、例えば予め記憶部１０
６に翻訳されたデータ及び解析結果を示すデータを記憶しておき、記憶された命令のデー
タと入力される命令のデータを比較することにより判別できる。

例えば、図１７に示す構成の場合、使用タイミング解析回路１４１は、論理回路１６４に
よりレジスタ１６１に記憶された命令のデータと、記憶部１０６に記憶されたデータとが
一致するか否かを判別する。

翻訳された複数の命令が記憶部１０６に記憶されたデータに対応する命令と一致する場合
、ステップＳ５−４ａとして記憶された解析結果のデータを読み出し、ステップＳ５−５
としてデータ解析部１０４により生成された制御信号に従って機能回路１３０に対するク
ロック信号、又はクロック信号及び電源電圧の供給を制御することにより、クロックゲー
ティング及びパワーゲーティングを実行する。

また、翻訳された複数の命令が記憶部１０６に記憶されたデータに対応する命令と一致し
ない場合、ステップＳ５−４ｂとして翻訳された複数のデータを解析する。その後、ステ
ップＳ５−５としてデータ解析部１０４により生成された制御信号に従って機能回路１３
０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を制
御することにより、クロックゲーティング及びパワーゲーティングを実行する。

上記に示すように、本実施の形態に係るプロセッサの駆動方法の他の例では、命令の解析
データを記憶部１０６に記憶することにより、同じ命令のデータ解析を省略できるため、
動作を高速化できる。

図１乃至１１を用いて説明したように、本実施の形態のプロセッサの一例では、連続する
複数の命令のデータの翻訳（デコード）をまとめて行い、翻訳された複数の命令のうち２
以上の命令のデータを解析することにより、複数の命令のうち２以上の命令を連続して実
行する場合の機能回路の非動作期間の長さを割り出し、該解析結果に従って機能回路に対
してクロックゲーティングと、クロックゲーティング及びパワーゲーティングの両方と、
を選択して行う。これにより、消費電力を低減できる。

（実施の形態２）
本実施の形態では、本発明の一態様であるプロセッサに適用可能なレジスタの構成例につ
いて説明する。

本実施の形態のレジスタの構成例について図１２に示す。

図１２（Ａ）に示すレジスタは、フリップフロップ（ＦＦともいう）２０１と、記憶回路
（ＮＶＭともいう）２０２と、セレクタ（ＳＥＬともいう）２０３と、を有する。なお、
フリップフロップ２０１と記憶回路２０２を一つの記憶回路とし、レジスタが複数の記憶
回路を有していてもよい。

フリップフロップ２０１には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びデータ信
号が入力される。フリップフロップ２０１は、クロック信号ＣＬＫに従って入力されるデ
ータ信号のデータを保持し、データ信号Ｑとして出力する機能を有する。

記憶回路２０２には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、及びデータ信号が
入力される。

記憶回路２０２は、書き込み制御信号ＷＥに従って、入力されるデータ信号のデータを記
憶し、読み出し制御信号ＲＤに従って、記憶されたデータをデータ信号として出力する機
能を有する。

セレクタ２０３には、端子ａを介して読み出し制御信号ＲＤ、端子ｂを介してデータ信号
Ｄ、及び端子ｃを介して記憶回路２０２から出力されるデータ信号（Ｄ＿ＮＶＭともいう
）が入力される。

セレクタ２０３は、読み出し制御信号ＲＤに従って、データ信号Ｄ又はデータ信号Ｄ＿Ｎ
ＶＭのどちらを端子ｄを介して出力するか選択する機能を有する。

さらに、記憶回路２０２の一構成例について、図１２（Ｂ）を参照して説明する。

図１２（Ｂ）に示すように、記憶回路２０２は、データ保持部２１１及びデータ読み出し
部２１２を含む。なお、上記に限定されず、例えば相変化型メモリ（ＰＲＡＭともいう）
、抵抗変化型メモリ（ＲｅＲＡＭともいう）、磁気抵抗型メモリ（ＭＲＡＭともいう）な
どを用いて記憶回路２０２を構成してもよい。例えば、ＭＲＡＭとしては磁気トンネル接
合素子（ＭＴＪ素子ともいう）を用いたＭＲＡＭを適用できる。

データ保持部２１１には、トランジスタ２２１及び容量素子２２２が設けられている。

トランジスタ２２１は、Ｎチャネル型トランジスタである。トランジスタ２２１のソース
及びドレインの一方は、セレクタ２０３の出力端子（端子ｄ）に電気的に接続されている
。トランジスタ２２１は、書き込み制御信号ＷＥに従ってセレクタ２０３から入力される
データ信号の保持を制御する機能を有する。

トランジスタ２２１としては、オフ電流の低いトランジスタを用いることができる。

このとき、上記オフ電流の低いトランジスタのオフ電流は、室温（２５℃）でチャネル幅
１μｍあたり１×１０^−１９Ａ（１００ｚＡ）以下であることが好ましい。

上記オフ電流の低いトランジスタとしては、チャネル形成領域が酸化物半導体で形成され
るトランジスタを適用できる。酸化物半導体としては、金属酸化物系の材料を適用でき、
例えばインジウム及びガリウムの一方若しくは両方と、亜鉛と、を含む金属酸化物、又は
該金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属
酸化物などが挙げられる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅ
ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔ
ｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＺｎＧａ_２Ｏ_４の結晶の（３１１）面に帰
属されることから、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜中の一部に、Ｚｎ
Ｇａ_２Ｏ_４の結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

チャネルを形成する酸化物半導体のキャリア密度は、１×１０^１４ａｔｏｍｓ／ｃｍ^３未
満、好ましくは１×１０^１２ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１１ａ
ｔｏｍｓ／ｃｍ^３未満とすることが好ましい。このようなキャリア密度にするためには、
酸化物半導体に含まれるドナー不純物の濃度を低減すれば良く、例えば、ドナー不純物と
いわれる水素量を１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１８ａｔｏ
ｍｓ／ｃｍ^３以下に低減することが好ましい。

上記キャリア密度にすることにより、チャネル幅１μｍあたりの電界効果トランジスタの
オフ電流を、１×１０^−１９Ａ（１００ｚＡ）以下、さらには１×１０^−２０Ａ（１０ｚ
Ａ）以下、さらには１×１０^−２１Ａ（１ｚＡ）以下、さらには１×１０^−２２Ａ（１０
０ｙＡ）以下にすることができる。

さらに、インジウム、亜鉛、及びガリウムを含む酸化物半導体でチャネル形成領域を形成
したトランジスタのオフ電流の値について図１３を用いて説明する。

トランジスタのオフ電流の値は極めて微小であるので、該オフ電流を測定するためには、
比較的サイズの大きいトランジスタを作製し、実際に流れるオフ電流を見積もる必要があ
る。

一例として、トランジスタのチャネル幅Ｗを１ｍ（１００００００μｍ）、チャネル長Ｌ
を３μｍとし、温度を１５０℃、１２５℃、８５℃、２７℃と変化させた際のチャネル幅
Ｗ１μｍあたりのオフ電流値から見積もったアレニウスプロットを図１３に示す。

図１３では、例えば２７℃のときのトランジスタのオフ電流が１×１０^−２５Ａ以下であ
る。図１３からインジウム、亜鉛、及びガリウムを含む酸化物半導体でチャネル形成領域
を形成したトランジスタのオフ電流は、極めて小さいことがわかる。

トランジスタ２２１に上記オフ電流の低いトランジスタを用いることにより、電源電圧の
供給を停止させた場合であっても容量素子２２２にデータを保持できる。

なお、例えば論理回路を構成するトランジスタ（例えばトランジスタ２２３及び２２４）
の上にトランジスタ２２１を積層させてもよい。これにより、回路面積を小さくできる。

また、トランジスタ２２１にバックゲートを設けてもよい。トランジスタ２２１にバック
ゲートを設けることにより、トランジスタの２２１の閾値電圧をシフトさせることができ
る。

容量素子２２２の一対の電極の一方はトランジスタ２２１のソース及びドレインの他方に
電気的に接続され、他方には接地電位が与えられる。容量素子２２２は、記憶するデータ
信号のデータ（Ｄ＿ＨＬＤ）に基づく電荷を保持する機能を有する。トランジスタ２２１
のオフ電流が非常に低いため、電源電圧ＰＷＲの供給が停止しても容量素子２２２の電荷
は保持され、データ（Ｄ＿ＨＬＤ）が保持される。

データ読み出し部２１２には、トランジスタ２２３、トランジスタ２２４、トランジスタ
２２５、及びインバータ２２６が設けられる。

トランジスタ２２３は、Ｐチャネル型トランジスタである。トランジスタ２２３のソース
及びドレインの一方には電源電位が与えられ、ゲートには、読み出し制御信号ＲＤが入力
される。該電源電位と接地電位の差が電源電圧となる。

トランジスタ２２４は、Ｎチャネル型トランジスタである。トランジスタ２２４のソース
及びドレインの一方は、トランジスタ２２３のソース及びドレインの他方に電気的に接続
されており、ゲートには、読み出し制御信号ＲＤが入力される。

トランジスタ２２５は、Ｎチャネル型トランジスタである。トランジスタ２２５のソース
及びドレインの一方は、トランジスタ２２４のソース及びドレインの他方に電気的に接続
されており、ソース及びドレインの他方には、接地電位が与えられる。また、トランジス
タ２２５のゲートの電位は、データＤ＿ＨＬＤとなる。

インバータ２２６の入力端子は、トランジスタ２２３のソース及びドレインの他方に電気
的に接続されている。また、インバータ２２６の出力端子は、セレクタ２０３の入力端子
（端子ｃ）に電気的に接続され、インバータ２２６の出力信号がデータ信号Ｄ＿ＮＶＭと
なる。

トランジスタ２２３乃至２２５、及びインバータ２２６としては、例えばチャネル形成層
にシリコンを用いたトランジスタを適用できる。

次に、図１２（Ａ）に示す記憶回路の駆動方法の一例について、図１４のタイミングチャ
ートを参照して説明する。

まず、通常動作期間である期間Ｔ１１において、電源電圧ＰＷＲ、リセット信号ＲＳＴ、
クロック信号ＣＬＫは、記憶回路に供給された状態である。このとき、セレクタ２０３は
、データ信号Ｄのデータをフリップフロップ２０１に出力する。フリップフロップ２０１
は、クロック信号ＣＬＫに従って入力されたデータ信号Ｄのデータを保持する。

次に、電源電圧ＰＷＲを停止する直前のバックアップ期間である期間Ｔ１２において、書
き込み制御信号ＷＥのパルスに従って、記憶回路２０２にデータ信号Ｄのデータを記憶さ
せ、データＤ＿ＨＬＤとして保持する。その後記憶回路に対するクロック信号ＣＬＫの供
給を停止し、さらにその後記憶回路に対するリセット信号ＲＳＴの供給を停止する。

次に、電源停止期間である期間Ｔ１３において、記憶回路に対する電源電圧ＰＷＲの供給
を停止する。このとき、記憶回路２０２において、トランジスタ２２１のオフ電流が低い
ため、データＤ＿ＨＬＤの値が保持される。なお、電位Ｖｄｄの代わりに電位ＧＮＤを供
給することにより、電源電圧ＰＷＲの供給を停止するとみなすこともできる。

次に、通常動作期間に戻る直前のリカバリー期間である期間Ｔ１４において、記憶回路に
対する電源電圧ＰＷＲの供給を再開し、その後クロック信号ＣＬＫの供給を再開し、さら
にその後リセット信号ＲＳＴの供給を再開する。このとき、クロック信号ＣＬＫが供給さ
れる配線を電位Ｖｄｄにしておき、その後クロック信号ＣＬＫの供給を再開する。さらに
、読み出し制御信号ＲＤのパルスに従って記憶回路２０２のデータ読み出し部２１２によ
りデータＤ＿ＨＬＤに応じた値のデータ信号Ｄ＿ＮＶＭがセレクタ２０３に出力される。
セレクタ２０３は、読み出し制御信号ＲＤのパルスに従ってデータ信号Ｄ＿ＮＶＭをフリ
ップフロップ２０１に出力する。これにより、電源停止期間の直前の状態にフリップフロ
ップ２０１を復帰させることができる。

その後、通常動作期間である期間Ｔ１５において、再びフリップフロップ２０１の通常動
作を行う。

以上が記憶回路の駆動方法例である。

図１２に示す構成のレジスタを機能回路１３０に用いることにより、電源電圧の供給を停
止する直前に第２の記憶回路にデータを退避させ、電源供給を再開させたときに該データ
を第１の記憶回路に入力し、電源供給を停止する直前の状態に復帰できる。このようにし
て、電源供給を再開させてからの第１の記憶回路の状態復帰を速くできる。

（実施の形態３）
本実施の形態では、本発明の一態様に適用可能なトランジスタの構造例について、図１５
の断面模式図を参照して説明する。なお、図１５に示す各構成要素は、実際の寸法と異な
る場合がある。

図１５（Ａ）に示すトランジスタは、導電層７１１と、絶縁層７１２と、半導体層７１３
と、導電層７１７ａ及び７１７ｂと、絶縁層７１８ａ及び７１８ｂと、を含む。

半導体層７１３は、絶縁層７０３を介して被素子形成層７００の上に設けられる。なお、
必ずしも絶縁層７０３の上に半導体層７１３を設けなくてもよく、被素子形成層７００上
に半導体層７１３を直接設けてもよい。

半導体層７１３は、互いに離間して、ドーパントが添加された領域７１５ａ及び７１５ｂ
を有する。また、半導体層７１３は、領域７１５ａと７１５ｂの間に、領域７１５ａ及び
７１５ｂよりも添加されたドーパントの濃度の低い領域７１６ａ及び７１６ｂを有する。
領域７１６ａ及び７１６ｂを設けることにより、トランジスタの電界集中を抑制できる。
また、半導体層７１３は、領域７１６ａと７１６ｂの間にチャネル形成領域７１４を有す
る。

導電層７１７ａは、半導体層７１３の領域７１５ａに電気的に接続される。導電層７１７
ｂは、半導体層７１３の領域７１５ｂに電気的に接続される。

絶縁層７１２は、半導体層７１３の上に設けられる。

導電層７１１は、絶縁層７１２を介して半導体層７１３に重畳する。

絶縁層７１８ａは、導電層７１１の一対の側面の一方に接し、絶縁層７１８ｂは、導電層
７１１の一対の側面の他方に接する。

また、図１５（Ｂ）に示すトランジスタは、導電層８０１と、絶縁層８０２と、絶縁層８
０３と、導電層８１１と、絶縁層８１２と、半導体層８１３と、導電層８１７ａ及び８１
７ｂと、を含む。

導電層８０１は、被素子形成層８００の上に設けられる。

絶縁層８０２は、被素子形成層８００の上に設けられる。

導電層８０１及び絶縁層８０２は、例えば導電膜及び絶縁層の積層に対して平坦化処理（
例えばＣＭＰ処理）を行うことにより形成される。

絶縁層８０３は、導電層８０１及び絶縁層８０２の上に設けられる。

半導体層８１３は、絶縁層８０３を介して導電層８０１に重畳する。

導電層８１７ａは、半導体層８１３に電気的に接続され、導電層８１７ｂは、半導体層８
１３に電気的に接続される。

絶縁層８１２は、半導体層８１３、並びに導電層８１７ａ及び８１７ｂの上に設けられる
。

さらに、各構成要素について以下に説明する。各構成要素は、必ずしも単層に限定されず
、積層であってもよい。

絶縁層７０３は、下地層である。絶縁層７０３としては、例えば酸化シリコン、窒化シリ
コン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸
化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を
適用できる。

絶縁層８０２は、絶縁層７０３に適用可能な同様の材料を含む層を用いることができる。

半導体層７１３及び８１３は、トランジスタのチャネルが形成される層（チャネル形成層
ともいう）としての機能を有する。

半導体層７１３及び８１３としては、例えば上記実施の形態２に示すトランジスタ２２１
に適用可能な酸化物半導体層を用いることができる。

領域７１５ａ及び７１５ｂ、７１６ａ及び７１６ｂに含まれるドーパントとしては、例え
ば元素周期表における１３族の元素（例えば硼素など）、１５族の元素（例えば窒素、リ
ン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセ
ノンの一つ又は複数）を挙げることができ、これらのいずれか一つ又は複数を適用できる
。

絶縁層７１２、８０３、及び８１２は、トランジスタのゲート絶縁層としての機能を有す
る。絶縁層７１２、８０３、及び８１２としては、例えば酸化シリコン、窒化シリコン、
酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化
アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用で
きる。

導電層７１１及び８１１は、トランジスタのゲートとしての機能を有する。導電層７１１
及び８１１としては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀
、タングステン、アルミニウム、銅、ネオジム、又はスカンジウムなどの金属材料を含む
層を適用できる。

導電層８０１がトランジスタのバックゲートとしての機能を有する。なお、必ずしも導電
層８０１を設けなくてもよいが、導電層８０１に設けることにより、トランジスタの閾値
電圧を制御できる。導電層８０１としては、例えば導電層７１１及び８１１に適用可能な
材料の導電層を用いることができる。

絶縁層７１８ａ、７１８ｂとしては、例えば酸化シリコン、窒化シリコン、酸化窒化シリ
コン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム
、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。

導電層７１７ａ及び７１７ｂ、並びに導電層８１７ａ及び８１７ｂは、トランジスタのソ
ース又はドレインとしての機能を有する。導電層７１７ａ及び７１７ｂ、並びに導電層８
１７ａ及び８１７ｂとしては、例えばモリブデン、チタン、クロム、タンタル、マグネシ
ウム、銀、タングステン、アルミニウム、銅、ネオジム、スカンジウム、又はルテニウム
などの金属材料を含む層を適用できる。

図１５（Ａ）、（Ｂ）に示すトランジスタは、例えば上記実施の形態２のトランジスタ２
２１に適用できる。

以上が図１５に示すトランジスタの構造例の説明である。

図１５を用いて説明したように、本実施の形態に係るトランジスタの一例は、データの書
き込み及び読み出しを制御するトランジスタを、酸化物半導体層を含むトランジスタによ
り構成する。上記構成にすることにより、データの保持時間を長くできる。

また、本実施の形態に係るトランジスタの一例は、シリコンなどの半導体層を含むトラン
ジスタの上に積層させてもよい。積層させることにより、回路面積を小さくできる。

（実施の形態４）
本実施の形態では、本発明の一態様であるプロセッサを用いた電子機器の例について、図
１６を参照して説明する。

図１６（Ａ）に示す電子機器は、携帯型情報端末の一例である。

図１６（Ａ）に示す電子機器は、筐体１０１１と、筐体１０１１に設けられたパネル１０
１２と、ボタン１０１３と、スピーカー１０１４と、を具備する。

なお、筐体１０１１に、外部機器に接続するための接続端子及び操作ボタンが設けられて
いてもよい。

パネル１０１２は、表示パネル（ディスプレイ）である。パネル１０１２は、タッチパネ
ルの機能を有することが好ましい。

ボタン１０１３は、筐体１０１１に設けられる。例えば、ボタン１０１３が電源ボタンで
あれば、ボタン１０１３を押すことにより、電子機器をオン状態にするか否かを制御する
ことができる。

スピーカー１０１４は、筐体１０１１に設けられる。スピーカー１０１４は音声を出力す
る。

なお、筐体１０１１にマイクが設けられていてもよい。筐体１０１１にマイクを設けられ
ることにより、例えば図１６（Ａ）に示す電子機器を電話機として機能させることができ
る。

図１６（Ａ）に示す電子機器は、筐体１０１１の内部に本発明の一態様であるプロセッサ
を有する。

図１６（Ａ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及
び遊技機の一つ又は複数としての機能を有する。

図１６（Ｂ）に示す電子機器は、折り畳み式の情報端末の一例である。

図１６（Ｂ）に示す電子機器は、筐体１０２１ａと、筐体１０２１ｂと、筐体１０２１ａ
に設けられたパネル１０２２ａと、筐体１０２１ｂに設けられたパネル１０２２ｂと、軸
部１０２３と、ボタン１０２４と、接続端子１０２５と、記録媒体挿入部１０２６と、ス
ピーカー１０２７と、を備える。

筐体１０２１ａと筐体１０２１ｂは、軸部１０２３により接続される。

パネル１０２２ａ及びパネル１０２２ｂは、表示パネル（ディスプレイ）である。パネル
１０２２ａ及びパネル１０２２ｂは、タッチパネルとしての機能を有することが好ましい
。

図１６（Ｂ）に示す電子機器は、軸部１０２３を有するため、パネル１０２２ａとパネル
１０２２ｂを対向させて折り畳むことができる。

ボタン１０２４は、筐体１０２１ｂに設けられる。なお、筐体１０２１ａにボタン１０２
４を設けてもよい。例えば、電源ボタンとしての機能を有するボタン１０２４を設けるこ
とより、ボタン１０２４を押すことで電子機器に対する電源電圧の供給を制御できる。

接続端子１０２５は、筐体１０２１ａに設けられる。なお、筐体１０２１ｂに接続端子１
０２５が設けられていてもよい。また、接続端子１０２５が筐体１０２１ａ及び筐体１０
２１ｂの一方又は両方に複数設けられていてもよい。接続端子１０２５は、図１６（Ｂ）
に示す電子機器と他の機器を接続するための端子である。

記録媒体挿入部１０２６は、筐体１０２１ａに設けられる。筐体１０２１ｂに記録媒体挿
入部１０２６が設けられていてもよい。また、記録媒体挿入部１０２６が筐体１０２１ａ
及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。例えば、記録媒体挿入
部にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電子機器に読
み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる。

スピーカー１０２７は、筐体１０２１ｂに設けられる。スピーカー１０２７は、音声を出
力する。なお、筐体１０２１ａにスピーカー１０２７を設けてもよい。

なお、筐体１０２１ａ又は筐体１０２１ｂにマイクを設けてもよい。筐体１０２１ａ又は
筐体１０２１ｂにマイクが設けられることにより、例えば図１６（Ｂ）に示す電子機器を
電話機として機能させることができる。

図１６（Ｂ）に示す電子機器は、筐体１０２１ａ又は筐体１０２１ｂの内部に本発明の一
態様であるプロセッサを有する。

図１６（Ｂ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及
び遊技機の一つ又は複数としての機能を有する。

図１６（Ｃ）に示す電子機器は、据え置き型情報端末の一例である。図１６（Ｃ）に示す
据え置き型情報端末は、筐体１０３１と、筐体１０３１に設けられたパネル１０３２と、
ボタン１０３３と、スピーカー１０３４と、を具備する。

パネル１０３２は、表示パネル（ディスプレイ）である。パネル１０３２は、タッチパネ
ルとしての機能を有することが好ましい。

なお、筐体１０３１の甲板部１０３５にパネル１０３２と同様のパネルを設けてもよい。
上記パネルは、タッチパネルとしての機能を有することが好ましい。

さらに、筐体１０３１に券などを出力する券出力部、硬貨投入部、及び紙幣挿入部などを
設けてもよい。

ボタン１０３３は、筐体１０３１に設けられる。例えば、ボタン１０３３が電源ボタンで
あれば、ボタン１０３３を押すことで電子機器に対する電源電圧の供給を制御できる。

スピーカー１０３４は、筐体１０３１に設けられる。スピーカー１０３４は、音声を出力
する。

図１６（Ｃ）に示す電子機器は、筐体１０３１の内部に本発明の一態様であるプロセッサ
を有する。

図１６（Ｃ）に示す電子機器は、例えば現金自動預け払い機、チケットなどの注文をする
ための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能
を有する。

図１６（Ｄ）は、据え置き型情報端末の一例である。図１６（Ｄ）に示す電子機器は、筐
体１０４１と、筐体１０４１に設けられたパネル１０４２と、筐体１０４１を支持する支
持台１０４３と、ボタン１０４４と、接続端子１０４５と、スピーカー１０４６と、を備
える。

なお、筐体１０４１に外部機器に接続させるための接続端子を設けてもよい。

パネル１０４２は、表示パネル（ディスプレイ）としての機能を有する。

ボタン１０４４は、筐体１０４１に設けられる。例えば、ボタン１０４４が電源ボタンで
あれば、ボタン１０４４を押すことで電子機器に対する電源電圧の供給を制御できる。

接続端子１０４５は、筐体１０４１に設けられる。接続端子１０４５は、図１６（Ｄ）に
示す電子機器と他の機器を接続するための端子である。例えば、接続端子１０４５により
図１６（Ｄ）に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコンピ
ュータから入力されるデータ信号に応じた画像をパネル１０４２に表示させることができ
る。例えば、図１６（Ｄ）に示す電子機器のパネル１０４２が接続する他の電子機器のパ
ネルより大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人が同
時に視認しやすくなる。

スピーカー１０４６は、筐体１０４１に設けられる。スピーカー１０４６は、音声を出力
する。

図１６（Ｄ）に示す電子機器は、筐体１０４１の内部に本発明の一態様であるプロセッサ
を有する。

図１６（Ｄ）に示す電子機器は、例えば出力モニタ、パーソナルコンピュータ、及びテレ
ビジョン装置の一つ又は複数としての機能を有する。

図１６（Ｅ）は、電気冷凍冷蔵庫の一例である。図１６（Ｅ）に示す電子機器は、筐体１
０５１と、冷蔵室用扉１０５２と、冷凍室用扉１０５３と、を備える。

図１６（Ｅ）に示す電子機器は、筐体１０５１の内部に本発明の一態様であるプロセッサ
を有する。上記構成にすることにより、例えば、冷蔵室用扉１０５２及び冷凍室用扉１０
５３の開閉に従って、筐体１０５１内のプロセッサに対する電源電圧の供給を制御できる
。

図１６（Ｆ）は、エアコンディショナーの一例である。図１６（Ｆ）に示す電子機器は、
室内機１０６０及び室外機１０６４により構成される。

室内機１０６０は、筐体１０６１と、送風口１０６２と、を備える。

図１６（Ｆ）に示す電子機器は、筐体１０６１の内部に本発明の一態様であるプロセッサ
を有する。上記構成にすることにより、例えば、リモートコントローラからの信号に従っ
て、筐体１０６１内のプロセッサに対する電源電圧の供給を制御できる。

なお、図１６（Ｆ）では、室内機と室外機で構成されるセパレート型のエアコンディショ
ナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有するエアコンデ
ィショナーであってもよい。

なお、これに限定されず、電子レンジなどの高周波加熱装置、又は電気炊飯器などにも本
発明の一態様であるプロセッサを適用できる。

以上が図１６に示す電子機器の例の説明である。

図１６を参照して説明したように、本実施の形態に係る電子機器では、本発明の一態様で
あるプロセッサを用いることにより、消費電力を低くできる。

１００命令のデータ
１０１命令レジスタ部
１０２命令デコード部
１０３論理部
１０４データ解析部
１０５制御部
１０６記憶部
１１１命令レジスタ
１３０機能回路
１４１使用タイミング解析回路
１４２停止タイミング解析回路
１４３制御信号出力回路
１５１クロック信号制御回路
１５２電源電圧制御回路
１６１レジスタ
１６２メモリ
１６３プログラムカウンタ
１６４論理回路
１６５カウンタ制御回路
１６６カウンタ
１７１シフトレジスタ
１７２論理回路
１８１シフトレジスタ
１８２レジスタ
１８３セレクタ
２０１フリップフロップ
２０２記憶回路
２０３セレクタ
２１１データ保持部
２１２データ読み出し部
２２１トランジスタ
２２２容量素子
２２３トランジスタ
２２４トランジスタ
２２５トランジスタ
２２６インバータ
１０１１筐体
１０１２パネル
１０１３ボタン
１０１４スピーカー
１０２１ａ筐体
１０２１ｂ筐体
１０２２ａパネル
１０２２ｂパネル
１０２３軸部
１０２４ボタン
１０２５接続端子
１０２６記録媒体挿入部
１０２７スピーカー
１０３１筐体
１０３２パネル
１０３３ボタン
１０３４スピーカー
１０３５甲板部
１０４１筐体
１０４２パネル
１０４３支持台
１０４４ボタン
１０４５接続端子
１０４６スピーカー
１０５１筐体
１０５２冷蔵室用扉
１０５３冷凍室用扉
１０６０室内機
１０６１筐体
１０６２送風口
１０６４室外機

Claims

命令レジスタ部と、
命令デコード部と、
データ解析部と、
制御部と、
複数の機能回路を有する論理部と、を有し、
前記論理部は、レジスタを有し、
前記レジスタは、フリップフロップと、記憶回路と、を有し、
前記フリップフロップは、前記レジスタへの電源電圧の供給が行われている期間において、データを保持する機能を有し、
前記記憶回路は、前記レジスタへの前記電源電圧の供給が停止されている期間において、前記データを保持する機能を有し、
前記記憶回路は、第１乃至第４のトランジスタと、容量素子と、論理素子と、を有し、
前記第３のトランジスタのゲートには、前記第４のトランジスタを介して前記データに応じた電位が供給され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記論理素子の入力端子に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記論理素子の入力端子に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートに電気的に接続され、
前記論理素子の出力端子から出力される電位に応じた信号は、前記フリップフロップに入力され、
前記論理素子は、入力された電位の極性を反転させて出力する機能を有し、
前記第４のトランジスタは、酸化物半導体をチャネル形成領域に含み、
前記第１乃至第３のトランジスタは、シリコンをチャネル形成領域に含むプロセッサ。