JP6513768B2

JP6513768B2 - 半導体装置

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Publication number: JP6513768B2
Application number: JP2017211528A
Authority: JP
Inventors: 一徳渡邉
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-09-03
Filing date: 2017-11-01
Publication date: 2019-05-15
Anticipated expiration: 2033-09-02
Also published as: JP6239319B2; US8947158B2; US20140068301A1; US20170060217A1; US9501119B2; US20150149795A1; JP2014064453A; US9825526B2; JP2018027014A

Description

本発明の一態様は、電圧変換回路に関する。また、本発明の一態様は、半導体装置に関す
る。また、本発明の一態様は、電子機器に関する。

プロセッサなどの半導体装置の電源電圧を生成するために電源回路が用いられる。

電源回路では、チャージポンプなどの電圧変換回路が設けられる。

上記電圧変換回路は、例えばトランジスタ及び容量素子からなる複数の電圧変換ブロック
により構成され、クロック信号に従い入力電位を変換することにより、電圧変換を行う。

上記電圧変換回路のトランジスタの例としては、チャネル形成領域にシリコン半導体を用
いたトランジスタ、金属酸化物半導体を用いたトランジスタなどが挙げられる。例えば、
特許文献１に示す電圧変換回路は、トランジスタとして、チャネル形成領域に金属酸化物
半導体を用いたトランジスタを有する電圧変換回路の一例である。

特開２０１１−１７１７００号公報

従来の電圧変換回路では、トランジスタのバックチャネル側に流れる電流により、トラン
ジスタの電気特性が変動するといった問題があった。

例えば、ｎチャネル型トランジスタの場合、バックチャネル側に流れる電流が増大すると
、しきい値電圧が負方向にシフトする。しきい値電圧が負の値になるとオフ電流が増大す
る。このとき、ｎチャネル型トランジスタのオフ電流を小さくするためには、ゲートに負
電位を与え続ける必要があるため、その分電力を消費してしまう。

また、トランジスタがチャネル形成領域を挟んで一対のゲートを有し、且つバックチャネ
ル側に設けられたゲート（以下、バックゲート）が浮遊状態である場合、ドレイン電位の
影響によりバックチャネル側に流れる電流が変動しやすくなる。このため、トランジスタ
の電気特性のばらつきが生じやすくなる。

本発明の一態様では、バックチャネル側の電流による、トランジスタの電気特性の変動を
抑制することを課題の一つとする。或いは、本発明の一態様では、消費電力の低減を課題
の一つとする。なお、本発明の一態様では、上記課題の少なくとも一つを解決すればよい
。

本発明の一態様では、電圧変換ブロックが有するトランジスタのバックゲートに電圧変換
回路により生成した電位を供給する。上記トランジスタのバックゲートを浮遊状態にしな
いことにより、バックチャネル側に流れる電流を制御し、トランジスタの電気特性の変動
を抑制する。

上記本発明の一態様において、電圧変換ブロックが有するトランジスタとして、オフ電流
の低いトランジスタを用いてもよい。オフ電流の低いトランジスタを用いて出力電位の保
持を制御することにより、例えば電圧変換回路に対するクロック信号の供給を停止させた
場合の出力電位の変動を抑制する。さらに、オフ電流の低いトランジスタを用いることに
より、クロック信号の供給の停止が可能な期間を増やし、消費電力の低減を図る。

本発明の一態様は、第１の電圧変換ブロックと、第２の電圧変換ブロックと、出力制御ト
ランジスタと、を有し、第１の電圧変換ブロックは、第１の変換制御トランジスタ及び第
１の容量素子を有し、第２の電圧変換ブロックは、第２の変換制御トランジスタ及び第２
の容量素子を有し、第１の変換制御トランジスタは、ソース及びドレインの一方に第１の
電位が与えられ、ゲートの電位が第１のクロック信号に従い変化し、第１の容量素子は、
一対の電極の一方が第１の変換制御トランジスタのソース及びドレインの他方に電気的に
接続され、他方の電位が第１のクロック信号に従い変化し、第２の変換制御トランジスタ
は、ソース及びドレインの一方が第１の変換制御トランジスタのソース及びドレインの他
方に電気的に接続され、他方の電位が第２の電位となり、ゲートの電位が第２のクロック
信号に従い変化し、第２の容量素子は、一対の電極の一方が第２の変換制御トランジスタ
のソース及びドレインの他方に電気的に接続され、他方の電位が第２のクロック信号に従
い変化し、出力制御トランジスタは、ソース及びドレインの一方の電位が第２の電位に従
い変化し、第１及び第２の変換制御トランジスタの少なくとも一つは、バックゲートが出
力制御トランジスタのソース及びドレインの他方、又は第１の変換制御トランジスタのソ
ース及びドレインの一方に電気的に接続される電圧変換回路である。

本発明の一態様は、第１の電圧変換回路及び第２の電圧変換回路を備える電源回路と、電
源回路にクロック信号を出力するオシレータと、オシレータの動作を停止させるか否かを
制御する機能を有するＣＰＵコアと、を有し、第１の電圧変換回路は、負電位である第１
の電位を生成する機能を有し、第２の電圧変換回路は、正電位である第２の電位を生成す
る機能を有し、ＣＰＵコアは、レジスタを備え、レジスタは、ＣＰＵコアに対して電源電
圧が供給される期間にデータを保持する揮発性の第１の記憶回路と、ＣＰＵコアに対する
電源電圧の供給が停止する期間にデータを保持する不揮発性の第２の記憶回路と、を有し
、第２の記憶回路は、データの書き込み及び保持を制御するトランジスタを有し、ＣＰＵ
コアは、データの書き込み及び保持を制御するトランジスタのバックゲートに、第１の電
位を供給するか第２の電位を供給するかを制御する機能をさらに有する半導体装置である
。

本発明の一態様は、上記半導体装置を備える電子機器である。

トランジスタのバックゲートの電位を制御することにより、バックチャネル側に流れる電
流によるトランジスタの電気特性の変動を抑制できる。また、クロック信号の供給を停止
させた場合であってもトランジスタのバックゲートの電位を保持できるため、クロック信
号の供給の停止期間を増やすことができ、消費電力を低減できる。

電圧変換回路の例の説明するための図。電圧変換回路の例の説明するための図。電圧変換回路の例の説明するための図。トランジスタのオフ電流値を説明するための図。電圧変換回路の駆動方法例の説明するための図。電圧変換回路の例の説明するための図。電圧変換回路の例の説明するための図。半導体装置の例を説明するための図。電源回路の例を説明するための図。ＣＰＵコアの例を説明するための図。レジスタの例を説明するための図。半導体装置の構造例を説明するための図。電子機器の例を説明するための図。

本発明に係る実施の形態の例について説明する。なお、本発明の趣旨及び範囲から逸脱す
ることなく実施の形態の内容を変更することは、当業者であれば容易である。よって、例
えば本発明は、下記実施の形態の記載内容に限定されない。

なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態
の内容を互いに適宜置き換えることができる。

また、第１、第２などの序数詞は、構成要素の混同を避けるために付しており、各構成要
素の数は、序数詞に限定されない。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。

（実施の形態１）
本実施の形態では、本発明の一態様である電圧変換回路の例について説明する。

本実施の形態の電圧変換回路の一例は、第１の電圧変換ブロックと、第２の電圧変換ブロ
ックと、出力制御トランジスタと、を有する。なお、第１及び第２の電圧変換ブロックを
複数設けてもよい。

第１の電圧変換ブロックは、第１の変換制御トランジスタ及び第１の容量素子を有し、第
２の電圧変換ブロックは、第２の変換制御トランジスタ及び第２の容量素子を有する。

第１の変換制御トランジスタは、ソース及びドレインの一方に第１の電位が与えられ、ゲ
ートの電位が第１のクロック信号に従い変化する。

第１の容量素子は、一対の電極の一方が第１の変換制御トランジスタのソース及びドレイ
ンの他方に電気的に接続され、他方の電位が第１のクロック信号に従い変化する。

第２の変換制御トランジスタは、ソース及びドレインの一方が第１の変換制御トランジス
タのソース及びドレインの他方に電気的に接続され、他方の電位が第２の電位となり、ゲ
ートの電位が第２のクロック信号に従い変化する。

第２の容量素子は、一対の電極の一方が第２の変換制御トランジスタのソース及びドレイ
ンの他方に電気的に接続され、他方の電位が第２のクロック信号に従い変化する。

出力制御トランジスタは、ソース及びドレインの一方の電位が上記第２の電位に従い変化
する。

第１及び第２の変換制御トランジスタの少なくとも一つは、バックゲートの電位が第１の
電位又は第２の電位に従い変化する。例えば、第１及び第２の変換制御トランジスタの少
なくとも一つは、バックゲートが出力制御トランジスタのソース及びドレインの他方、又
は第１の変換制御トランジスタのソース及びドレインの一方に電気的に接続される。

本実施の形態に係る電圧変換回路の例について図１乃至図７を参照してさらに説明する。

図１（Ａ）及び図１（Ｂ）、図２（Ａ）及び図２（Ｂ）に示す電圧変換回路は、電圧変換
ブロック１０＿１乃至電圧変換ブロック１０＿Ｎ（Ｎは２以上の自然数）と、出力制御ト
ランジスタ１３と、を備える。図１（Ａ）及び図１（Ｂ）、図２（Ａ）及び図２（Ｂ）で
は、一例としてＮが４以上の場合を示す。

電圧変換ブロック１０＿１乃至電圧変換ブロック１０＿Ｎのそれぞれは、入力される電位
（入力電位ともいう）を別の値の電位に変換することにより電圧変換を行う機能を有する
。

なお、電圧とは２点間における電位差のことをいう。しかしながら、一般的に、ある一点
における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしく
は電圧と呼び、電位と電圧が同義語として用いられることが多い。よって、本明細書では
特に指定する場合を除き、電位を電圧に読み替えることができ、電圧を電位に読み替える
ことができる。

電圧変換ブロック１０＿Ｋ（ＫはＮ−１以下の自然数）により変換される電位は、電圧変
換ブロック１０＿Ｋ＋１の入力電位となる。

電圧変換ブロック１０＿１乃至電圧変換ブロック１０＿Ｎのそれぞれは、変換制御トラン
ジスタ及び容量素子を有する。

例えば、図１（Ａ）及び図１（Ｂ）、図２（Ａ）及び図２（Ｂ）に示すように、電圧変換
ブロック１０＿Ｘ（Ｘは１以上Ｎ以下の自然数）は、変換制御トランジスタ１１＿Ｘと、
容量素子１２＿Ｘと、を有する。

変換制御トランジスタ１１＿Ｘのソース及びドレインの一方の電位は、上記入力電位であ
る。

例えば、図１（Ａ）及び図１（Ｂ）、図２（Ａ）及び図２（Ｂ）では、変換制御トランジ
スタ１１＿１のソース及びドレインの一方の電位が可変又は一定である。変換制御トラン
ジスタ１１＿１のソース及びドレインの他方は、変換制御トランジスタ１１＿２のソース
及びドレインの一方と電気的に接続される。すなわち、変換制御トランジスタ１１＿Ｋ＋
１のソース及びドレインの一方が変換制御トランジスタ１１＿Ｋのソース及びドレインの
他方に電気的に接続される。

変換制御トランジスタ１１＿Ｘのゲートは、変換制御トランジスタ１１＿Ｘのソース又は
ドレインに電気的に接続される。

例えば、図１（Ａ）及び図２（Ａ）では、変換制御トランジスタ１１＿Ｘのゲートが、変
換制御トランジスタ１１＿Ｘのソース及びドレインの他方に電気的に接続される。このと
き、電圧変換ブロック１０＿１乃至電圧変換ブロック１０＿Ｎにより変換される電位のそ
れぞれは、変換前の電位よりも低くなる。

また、図１（Ｂ）及び図２（Ｂ）では、変換制御トランジスタ１１＿Ｘのゲートは、変換
制御トランジスタ１１＿Ｘのソース及びドレインの一方に電気的に接続される。このとき
、電圧変換ブロック１０＿１乃至電圧変換ブロック１０＿Ｎにより変換される電位のそれ
ぞれは、変換前の電位よりも高くなる。

さらに、電圧変換ブロック１０＿Ｍ（Ｍは１以上Ｎ以下の奇数）は、変換制御トランジス
タ１１＿Ｍのゲートの電位がクロック信号ＣＬＫ１に従い変化し、容量素子１２＿Ｍが有
する一対の電極の一方が変換制御トランジスタ１１＿Ｍのソース及びドレインの他方に電
気的に接続され、他方の電位は、クロック信号ＣＬＫ１に従い変化する。ここで、電圧変
換ブロック１０＿Ｍは、第１の電圧変換ブロックに相当する。

例えば、図１（Ａ）及び図１（Ｂ）では、容量素子１２＿１の一対の電極の他方にクロッ
ク信号ＣＬＫ１が入力される。さらに、容量素子１２＿ｍ（ｍは３以上Ｎ以下の奇数）の
一対の電極の他方は、容量素子１２＿ｍ−２の一対の電極の一方に電気的に接続される。

また、図２（Ａ）及び図２（Ｂ）では、容量素子１２＿Ｍの一対の電極の他方にクロック
信号ＣＬＫ１が入力される。

さらに、電圧変換ブロック１０＿Ｌ（Ｌは２以上Ｎ以下の偶数）は、変換制御トランジス
タ１１＿Ｌのゲートの電位がクロック信号ＣＬＫ２に従い変化し、容量素子１２＿Ｌの一
対の電極の一方が変換制御トランジスタ１１＿Ｌのソース及びドレインの他方に電気的に
接続され、他方の電位は、クロック信号ＣＬＫ２に従い変化する。クロック信号ＣＬＫ２
は、クロック信号ＣＬＫ１と逆位相である。このとき、電圧変換ブロック１０＿Ｌは、第
２の電圧変換ブロックに相当する。

例えば、図１（Ａ）及び図１（Ｂ）では、容量素子１２＿２の一対の電極の他方にクロッ
ク信号ＣＬＫ２が入力される。さらに、容量素子１２＿ｌ（ｌは４以上Ｎ以下の偶数）の
一対の電極の他方は、容量素子１２＿ｌ−２の一対の電極の一方に電気的に接続される。

また、図２（Ａ）及び図２（Ｂ）では、容量素子１２＿Ｌの一対の電極の他方にクロック
信号ＣＬＫ２が入力される。

なお、「信号に従い電位が変化する」とは、「信号が直接入力されることで電位が該信号
の電位に変化する場合」のみに限定されない。例えば、「信号に従いトランジスタがオン
状態になることにより、電位が変化する場合」や、「容量結合により、信号の変化に合わ
せて電位が変化する場合」なども「信号に従い電位が変化する」に含まれる。

出力制御トランジスタ１３のソース及びドレインの一方は、電圧変換ブロック１０＿Ｎが
有する変換制御トランジスタ１１＿Ｎのソース及びドレインの他方に電気的に接続される
。さらに、出力制御トランジスタ１３のゲートは、出力制御トランジスタ１３のソース及
びドレインの他方に電気的に接続されているが、これに限定されず、例えば信号を入力し
てもよい。

容量１４は、電圧変換回路の出力電位を保持するための容量である。例えば、出力電位を
出力する配線と他の配線の間に生じる寄生容量を用いて容量１４を構成してもよい。また
、別途容量素子を設けることにより容量１４を形成してもよい。

さらに、電圧変換ブロック１０＿１乃至電圧変換ブロック１０＿Ｎの少なくとも一つは、
変換制御トランジスタ（変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿
Ｎの少なくとも一つ）のバックゲートが、他の電圧変換ブロックが有する変換制御トラン
ジスタのソース及びドレインの他方、又は出力制御トランジスタ１３のソース及びドレイ
ンの他方に電気的に接続される。なお、これに限定されず、変換制御トランジスタ（変換
制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｎの少なくとも一つ）のバッ
クゲートが、他の電圧変換ブロックが有する変換制御トランジスタのソース及びドレイン
の一方、又は出力制御トランジスタ１３のソース及びドレインの一方に電気的に接続され
る。

例えば、図１（Ａ）、図２（Ａ）では、変換制御トランジスタ１１＿１乃至変換制御トラ
ンジスタ１１＿Ｎのバックゲートのそれぞれが出力制御トランジスタ１３のソース及びド
レインの他方に電気的に接続される。さらに、出力制御トランジスタ１３のバックゲート
も出力制御トランジスタ１３のソース及びドレインの他方に電気的に接続される。

また、図１（Ｂ）、図２（Ｂ）では、変換制御トランジスタ１１＿１乃至変換制御トラン
ジスタ１１＿Ｎのバックゲートのそれぞれが変換制御トランジスタ１１＿１のソース及び
ドレインの一方に電気的に接続される。さらに、出力制御トランジスタ１３のバックゲー
トも変換制御トランジスタ１１＿１のソース及びドレインの一方に電気的に接続される。

なお、これに限定されず、例えば図３（Ａ）に示すように、図１（Ａ）の変換制御トラン
ジスタ１１＿Ｘのバックゲートを変換制御トランジスタ１１＿Ｘのソース及びドレインの
他方に電気的に接続してもよい。このとき、出力制御トランジスタ１３のバックゲートは
、出力制御トランジスタ１３のソース及びドレインの他方に電気的に接続される。

また、図３（Ｂ）に示すように、図１（Ｂ）の変換制御トランジスタ１１＿Ｘのバックゲ
ートを変換制御トランジスタ１１＿Ｘのソース及びドレインの一方に電気的に接続しても
よい。このとき、出力制御トランジスタ１３のバックゲートは、出力制御トランジスタ１
３のソース及びドレインの一方に電気的に接続される。

また、図３（Ｃ）に示すように、図２（Ａ）の変換制御トランジスタ１１＿Ｘのバックゲ
ートを変換制御トランジスタ１１＿Ｘのソース及びドレインの他方に電気的に接続しても
よい。このとき、出力制御トランジスタ１３のバックゲートは、出力制御トランジスタ１
３のソース及びドレインの他方に電気的に接続される。なお、これに限定されず、図２（
Ｂ）の変換制御トランジスタ１１＿Ｘのバックゲートを変換制御トランジスタ１１＿Ｘの
ソース及びドレインの一方に電気的に接続してもよい。

変換制御トランジスタのバックゲートに電位を与えることにより、バックチャネルに対す
るドレイン電位の影響を抑制できるため、該トランジスタのバックチャネル側の電流を制
御できる。さらに、トランジスタのしきい値電圧を制御できる。さらに、変換制御トラン
ジスタのバックゲートに与える電位として電圧変換回路により生成する電位を用いること
により、別途外部から電位を供給する必要がないため、配線の増加を抑制できる。

変換制御トランジスタとしては、１４族の元素（シリコンなど）を含むトランジスタを適
用できる。また、例えばオフ電流の低いトランジスタを適用してもよい。オフ電流の低い
トランジスタとしては、例えばシリコンよりもバンドギャップの広い酸化物半導体を含む
チャネル形成領域を有し、該チャネル形成領域が実質的にｉ型であるトランジスタを適用
できる。例えば、水素又は水などの不純物を可能な限り除去し、酸素を供給して酸素欠損
を可能な限り減らすことにより、上記酸化物半導体を含むトランジスタを作製できる。こ
のとき、チャネル形成領域において、二次イオン質量分析法（ＳＩＭＳともいう）の測定
値でドナー不純物といわれる水素の量を１×１０^１９／ｃｍ^３以下、好ましくは１×１０
^１８／ｃｍ^３以下に低減することが好ましい。

上記酸化物半導体を含むトランジスタは、バンドギャップが広いため熱励起によるリーク
電流が少ない。さらに、正孔の有効質量が１０以上と重く、トンネル障壁の高さが２．８
ｅＶ以上と高い。これにより、トンネル電流が少ない。さらに、半導体層中のキャリアが
極めて少ない。よって、オフ電流を低くできる。例えば、オフ電流は、２５℃でチャネル
幅１μｍあたり１×１０^−１９Ａ（１００ｚＡ）以下である。より好ましくは１×１０⁻
^２２Ａ（１００ｙＡ）以下である。トランジスタのオフ電流は、低ければ低いほどよいが
、トランジスタのオフ電流の下限値は、約１×１０^−３０Ａ／μｍであると見積もられる
。

上記酸化物半導体としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系
金属酸化物、又はＩｎ−Ｇａ−Ｚｎ系金属酸化物などを適用できる。

また、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａの一部若しくは全部の代わりに
他の金属元素を含む金属酸化物を用いてもよい。上記他の金属元素としては、例えばガリ
ウムよりも多くの酸素原子と結合が可能な金属元素を用いればよく、例えばチタン、ジル
コニウム、ハフニウム、ゲルマニウム、及び錫のいずれか一つ又は複数の元素を用いれば
よい。また、上記他の金属元素としては、ランタン、セリウム、プラセオジム、ネオジム
、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム
、エルビウム、ツリウム、イッテルビウム、及びルテチウムのいずれか一つ又は複数の元
素を用いればよい。これらの金属元素は、スタビライザーとしての機能を有する。なお、
これらの金属元素の添加量は、金属酸化物が半導体として機能することが可能な量である
。ガリウムよりも多くの酸素原子と結合が可能な金属元素を用い、さらには金属酸化物中
に酸素を供給することにより、金属酸化物中の酸素欠陥を少なくできる。

ここで、上記オフ電流の低いトランジスタとしてインジウム、亜鉛、及びガリウムを含む
酸化物半導体でチャネル形成領域を形成したトランジスタのオフ電流の値について説明す
る。

一例として、トランジスタのチャネル幅Ｗを１ｍ（１００００００μｍ）、チャネル長Ｌ
を３μｍとし、温度を１５０℃、１２５℃、８５℃、２７℃と変化させた際のチャネル幅
Ｗが１μｍあたりのオフ電流値から見積もったアレニウスプロットを図４に示す。

図４では、例えば２７℃のとき、チャネル幅Ｗが１μｍあたりのトランジスタのオフ電流
は１×１０^−２５Ａ以下である。図４により、インジウム、亜鉛、及びガリウムを含む酸
化物半導体のチャネル形成領域を有するトランジスタでは、オフ電流が極めて小さいこと
がわかる。

以下では、トランジスタに適用可能な酸化物半導体層の構造について説明する。

酸化物半導体層は、単結晶酸化物半導体層と非単結晶酸化物半導体層とに大別される。非
単結晶酸化物半導体層とは、非晶質酸化物半導体層、微結晶酸化物半導体層、多結晶酸化
物半導体層、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅ
ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体層は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体層である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体層が典型である。

微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体層は、非晶質酸化物半導体層より
も欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体層よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔ
ｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化
物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層構造であってもよい。

なお、上記オフ電流の低いトランジスタを出力制御トランジスタ１３に用いてもよい。

次に、本実施の形態に係る電圧変換回路の駆動方法例として、図１（Ａ）に示す電圧変換
回路の駆動方法例について、図５を参照して説明する。ここでは、一例として、変換制御
トランジスタ１１＿１のソース及びドレインの一方に０Ｖが与えられるとする。また、変
換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｎを、ｎチャネル型の上記
オフ電流の低いトランジスタとして説明する。

まず期間Ｔ１では、図５（Ａ）に示すように、クロック信号ＣＬＫ１がハイレベル（Ｈ）
になり、クロック信号ＣＬＫ２がローレベル（Ｌ）になる。

このとき、変換制御トランジスタ１１＿Ｍ及び出力制御トランジスタ１３がオン状態にな
り、変換制御トランジスタ１１＿Ｍのソース及びドレインの他方の電位が、最大でＶｄ１
１＿Ｍ（変換制御トランジスタ１１＿Ｍのソース及びドレインの一方の電位）＋Ｖｔｈ１
１＿Ｍ（変換制御トランジスタ１１＿Ｍのしきい値電圧）まで変化すると変換制御トラン
ジスタ１１＿Ｍはオフ状態になる。また、変換制御トランジスタ１１＿Ｌはオフ状態であ
る。

次に、期間Ｔ２では、図５（Ｂ）に示すようにクロック信号ＣＬＫ１がローレベル（Ｌ）
になり、クロック信号ＣＬＫ２がハイレベル（Ｈ）になる。

このとき、変換制御トランジスタ１１＿Ｍ及び出力制御トランジスタ１３がオフ状態にな
り、クロック信号ＣＬＫ１のハイレベルからローレベルへの変化に従い、変換制御トラン
ジスタ１１＿Ｍのソース及びドレインの他方の電位が、最小でＶｄ１１＿Ｍ＋Ｖｔｈ１１
＿Ｍ−ＶＨ（クロック信号ＣＬＫ１のハイレベルの電位）まで下がる。また、このとき変
換制御トランジスタ１１＿Ｌがオン状態になり、変換制御トランジスタ１１＿Ｌのソース
及びドレインの他方の電位が、最大でＶｄ１１＿Ｌ（変換制御トランジスタ１１＿Ｌのソ
ース及びドレインの一方の電位）＋Ｖｔｈ１１＿Ｌ（変換制御トランジスタ１１＿Ｌのし
きい値電圧）まで変化すると変換制御トランジスタ１１＿Ｌはオフ状態になる。よって、
変換制御トランジスタ１１＿Ｌのソース及びドレインの他方の電位は、入力電位よりも低
い電位に変換される。

なお、例えば図１（Ｂ）に示す電圧変換回路では、図１（Ａ）に示す電圧変換回路とは逆
に、クロック信号ＣＬＫ１及びクロック信号ＣＬＫ２に従って、変換制御トランジスタ１
１＿Ｌのソース及びドレインの他方の電位は、入力電位よりも高い電位に変換される。

また、電圧変換回路に対するクロック信号ＣＬＫ１及びクロック信号ＣＬＫ２の供給を停
止した期間Ｔ＿ＣＬＫＯＦＦでは、図５（Ｃ）に示すように、変換制御トランジスタ１１
＿Ｍ、変換制御トランジスタ１１＿Ｌ、及び出力制御トランジスタ１３がオフ状態になる
。変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｎとしてオフ電流の低
いトランジスタを用いる場合、変換制御トランジスタ１１＿Ｍ、変換制御トランジスタ１
１＿Ｌ、及び出力制御トランジスタ１３はオフ電流が低いため、電圧変換回路により生成
した電位が一定期間保持される。よって、電圧変換回路に対するクロック信号ＣＬＫ１及
びクロック信号ＣＬＫ２の供給を停止できる期間を長くすることができるため、消費電力
を低減できる。

以上が図１（Ａ）に示す電圧変換回路の駆動方法例である。

なお、本実施の形態に係る電圧変換回路の構成は、上記に限定されない。

例えば、上記電圧変換回路の出力制御トランジスタ１３のソース及びドレインの一方を、
電圧変換ブロック１０＿Ｈ（Ｈは１以上Ｎ−１以下のいずれか一の自然数）が有する変換
制御トランジスタ１１＿Ｈのソース及びドレインの他方に電気的に接続してもよい。この
とき、電圧変換ブロック１０＿Ｈが有する変換制御トランジスタ１１＿Ｈのバックゲート
を、電圧変換ブロック１０＿Ｉ（ＩはＨ＋１以上Ｎ以下のいずれか一の自然数）が有する
変換制御トランジスタ１１＿Ｉのソース及びドレインの他方に電気的に接続する。これに
より、変換制御トランジスタ１１＿Ｈのバックゲートの電位を、変換制御トランジスタ１
１＿Ｈのソース及びドレインの他方の電位よりも低くできる。

例えば、変換制御トランジスタ１１＿Ｈとして上記オフ電流の低いｎチャネル型トランジ
スタを用いた場合、変換制御トランジスタ１１＿Ｈのバックゲートの電位を、変換制御ト
ランジスタ１１＿Ｈのソース及びドレインの他方の電位よりも低くすることにより、しき
い値電圧を正方向にシフトさせることができる。よって、例えば劣化などにより変換制御
トランジスタ１１＿Ｈのしきい値電圧が負の値にシフトすることを抑制できる。

例えば、図６（Ａ）及び図６（Ｂ）に示す電圧変換回路の構成は、ＨがＮ−２、ＩがＮの
場合の構成であり、出力制御トランジスタ１３のソース及びドレインの一方が、変換制御
トランジスタ１１＿Ｎ−２のソース及びドレインの他方に電気的に接続される。さらに、
変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｎのバックゲートのそれ
ぞれが、変換制御トランジスタ１１＿Ｎのソース及びドレインの他方に電気的に接続され
る。これにより、変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｎのバ
ックゲートのそれぞれの電位を、変換制御トランジスタ１１＿Ｎ−２のソース及びドレイ
ンの他方の電位よりも低くできる。

また、トランジスタ１５及び容量素子１６をさらに設けてもよい。このとき、トランジス
タ１５のゲートを、電圧変換ブロック１０＿Ｐ（Ｐは１乃至Ｎ−３のいずれか一の自然数
）が有する変換制御トランジスタ１１＿Ｐのソース及びドレインの他方に電気的に接続す
る。さらに、出力制御トランジスタ１３のソース及びドレインの一方を、電圧変換ブロッ
ク１０＿Ｑ（ＱはＰ＋１乃至Ｎ−２のいずれか一の自然数）が有する変換制御トランジス
タ１１＿Ｑのソース及びドレインの他方に電気的に接続する。さらに、トランジスタ１５
のソース及びドレインの一方を、電圧変換ブロック１０＿Ｒ（ＲはＱ＋１乃至Ｎ−１のい
ずれか一の自然数）が有する変換制御トランジスタ１１＿Ｒのソース及びドレインの他方
に電気的に接続する。さらに、容量素子１６の一対の電極の一方を、トランジスタ１５の
ソース及びドレインの他方に電気的に接続し、他方には電位を与える。容量素子１６の容
量値は、容量素子１２＿１乃至容量素子１２＿Ｎの容量値のそれぞれよりも大きいことが
好ましい。

変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｐとしては、上記オフ電
流の低いトランジスタよりもオフ電流の高いトランジスタ（例えばチャネル形成領域がシ
リコンであるトランジスタなど）を適用することが好ましい。さらに、変換制御トランジ
スタ１１＿Ｐ＋１乃至変換制御トランジスタ１１＿Ｎとして上記オフ電流の低いトランジ
スタを適用することが好ましい。

上記構成で変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿ＮがＮチャネ
ル型トランジスタであり、トランジスタ１５がＰチャネル型トランジスタであるとする。
このとき、電圧変換回路に対してクロック信号ＣＬＫ１及びクロック信号ＣＬＫ２が供給
される間、トランジスタ１５は、ゲートとソースの間にしきい値電圧よりも高い電圧が印
加されるためオフ状態になる。このとき、トランジスタ１５をオフ状態にできるように、
Ｐの値及びＲの値を設定しておく。また、容量素子１２＿Ｐ及び容量素子１２＿Ｒの容量
値を他の容量素子と異なる値にしてもよい。

また、上記構成で電圧変換回路に対するクロック信号ＣＬＫ１及びクロック信号ＣＬＫ２
の供給を停止させた場合、変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１
＿Ｐのそれぞれのオフ電流により、変換制御トランジスタ１１＿Ｐのソース及びドレイン
の他方の電位が徐々に上昇する。このときトランジスタ１５は、ゲートとソースの間の電
圧がしきい値電圧未満になるとオン状態になり、容量素子１６により、変換制御トランジ
スタ１１＿Ｒのソース及びドレインの他方の電位が保持される。

上記構成にすることにより、クロック信号の供給期間では、容量素子１６と変換制御トラ
ンジスタ１１＿Ｒとを導通状態にさせないことで容量素子１６による遅延を抑制し、クロ
ック信号の停止期間では、容量素子１６と変換制御トランジスタ１１＿Ｒとを導通状態し
て、容量素子１６により変換制御トランジスタ１１＿Ｒのソース及びドレインの他方の電
位の保持期間を長くできる。なお、トランジスタ１５がオン状態になったとき、容量素子
１６による電圧降下が起こるため、少なくとも電圧降下の分だけ、変換制御トランジスタ
１１＿Ｒのソース及びドレインの他方の電位が所望の電位よりも高くなるように設計して
おくことが好ましい。

例えば、図７（Ａ）に示す電圧変換回路は、図６（Ａ）に示す電圧変換回路にトランジス
タ１５及び容量素子１６をさらに設けた構成であり、図７（Ｂ）に示す電圧変換回路は、
図６（Ｂ）に示す電圧変換回路にトランジスタ１５及び容量素子１６をさらに設けた構成
である。

トランジスタ１５のゲートは、変換制御トランジスタ１１＿２のソース及びドレインの他
方に電気的に接続される。さらに、出力制御トランジスタ１３のソース及びドレインの一
方を、変換制御トランジスタ１１＿Ｎ−２のソース及びドレインの他方に電気的に接続さ
れる。さらに、トランジスタ１５のソース及びドレインの一方は、変換制御トランジスタ
１１＿Ｎ−１のソース及びドレインの他方に電気的に接続される。

上記構成にすることにより、クロック信号の供給期間では、容量素子１６と変換制御トラ
ンジスタ１１＿Ｎ−１とを導通状態にさせないことで容量素子１６による遅延を抑制し、
クロック信号の停止期間では、容量素子１６と変換制御トランジスタ１１＿Ｎ−１とを導
通状態して、容量素子１６により変換制御トランジスタ１１＿Ｎ−１のソース及びドレイ
ンの他方の電位の保持期間を長くできる。

図１乃至図７を参照して説明したように、本実施の形態に係る電圧変換回路の一例では、
電圧変換ブロックが有する変換制御トランジスタのバックゲートに電圧変換回路により生
成される電位を供給する。上記トランジスタのバックゲートを浮遊状態にしないことによ
り、バックチャネル側に流れる電流を制御し、トランジスタの電気特性の変動を抑制でき
る。

また、本実施の形態に係る電圧変換回路の一例では、電圧変換ブロックが有するトランジ
スタとして、オフ電流の低いトランジスタを用いる。オフ電流の低いトランジスタを用い
て出力電位の保持を制御することにより、例えば電圧変換回路に対するクロック信号の供
給を停止させた場合の出力電位の変動を抑制できる。さらに、オフ電流の低いトランジス
タを用いることにより、クロック信号の供給の停止が可能な期間を増やし、消費電力を低
減できる。

（実施の形態２）
本実施の形態では、実施の形態１に係る電圧変換回路を用いた電源回路を備える半導体装
置の例について説明する。

本実施の形態に係る半導体装置の例について図８及び図９を参照して説明する。

図８に示す半導体装置は、ＣＰＵコア５０１と、マスターコントローラ５０２と、パワー
スイッチ５０３と、オシレータ５０４と、電源回路５０５と、バッファ（ＢＵＦともいう
）５０６と、を有する。

ＣＰＵコア５０１には、電源電圧ＶＤＤが供給され、且つマスターコントローラ５０２か
ら制御信号が入力される。

制御信号としては、例えばマスターコントローラ５０２により出力される書き込み制御信
号ＣＰＵ＿ＷＥ０がレベルシフタ（ＬＳともいう）５１２により変換された書き込み制御
信号ＣＰＵ＿ＷＥが入力される。なお、これに限定されず、制御信号としては、半導体装
置内の電源供給の制御信号、データ信号に基づく命令を実行する際に各回路ブロックを駆
動させるための制御信号なども含む。

ＣＰＵコア５０１は、マスターコントローラ５０２からの制御信号に基づき、演算処理を
実行することにより各種動作を行う。

例えば、ＣＰＵコア５０１は、ＣＰＵコア５０１に対する電源電圧ＶＤＤ＿ＩＮの供給を
制御する機能を有する。電源電圧ＶＤＤ＿ＩＮの供給は、例えばパワーコントローラ５２
１によりパワースイッチ５０３をオン状態又はオフ状態にすることにより制御される。

また、ＣＰＵコア５０１は、オシレータ５０４を停止させるか否かを制御する機能を有す
る。オシレータ５０４は、例えばＣＰＵコア５０１から入力されるイネーブル信号ＥＮに
より制御される。

また、ＣＰＵコア５０１は、レジスタ５１１に電源回路５０５により生成される電源電位
ＶＤＤ＿ＣＰ１を供給するか電源電位ＶＤＤ＿ＣＰ２を供給するかを制御する機能を有す
る。例えば、ＣＰＵコア５０１は、選択回路であるマルチプレクサ（ＭＵＸともいう）５
１４に制御信号を入力することにより、電源電位ＶＤＤ＿ＣＰ１を供給するか電源電位Ｖ
ＤＤ＿ＣＰ２を供給するかを制御する。

さらに、ＣＰＵコア５０１は、レジスタ５１１を有する。

マスターコントローラ５０２は、パワースイッチ５０３を制御する機能を有するパワーコ
ントローラ５２１と、ＣＰＵコア５０１を制御する機能を有するＣＰＵコントローラ５２
２と、を有する。

マスターコントローラ５０２は、ＣＰＵコア５０１の命令信号に従い、ＣＰＵコア５０１
を制御する制御信号、パワースイッチ５０３を制御する制御信号、オシレータ５０４を制
御する制御信号などを生成する機能を有する。

例えば、パワーコントローラ５２１は、パワースイッチ５０３を制御する制御信号ＰＳＷ
＿ＯＮ、制御信号ＰＳＷ＿ＯＦＦを生成する機能を有する。

また、ＣＰＵコントローラ５２２は、レジスタ５１１に対する書き込みを制御する書き込
み制御信号ＣＰＵ＿ＷＥ０、ＣＰＵコア５０１の演算処理を制御する制御信号などを生成
する機能を有する。

なお、ＣＰＵコントローラ５２２は、割り込み信号により電源電圧ＶＤＤ＿ＩＮの供給が
制御される。

パワースイッチ５０３は、制御信号ＬＳ＿ＰＳＷＯＮにより、パワースイッチ５０３をオ
ン状態にするか否かが制御される。制御信号ＬＳ＿ＰＳＷＯＮは、パワーコントローラ５
２１により出力される制御信号ＰＳＷ＿ＯＮがレベルシフタ５１３により変換された信号
である。さらに、パワースイッチ５０３は、パワーコントローラ５２１により出力される
制御信号ＰＳＷ＿ＯＦＦにより、パワースイッチ５０３をオフ状態にするか否かが制御さ
れる。

パワースイッチ５０３は、外部から入力される電源電圧ＶＤＤを出力するか否かを制御す
る機能を有する。なお、パワースイッチ５０３により出力された電源電圧を元に別の値の
電源電圧を生成し、電源電圧ＶＤＤとしてＣＰＵコア５０１及びマスターコントローラ５
０２に供給してもよい。

オシレータ５０４は、クロック信号ＣＬＫを生成して出力する機能を有する。さらに、オ
シレータ５０４は、ＣＰＵコントローラ５２２により、クロック信号ＣＬＫを生成するか
否かが制御される。

電源回路５０５は、クロック信号ＣＬＫに従い、電源電位ＶＤＤ＿ＣＰ１及び電源電位Ｖ
ＤＤ＿ＣＰ２を生成する機能を有する。

電源回路５０５により生成された電源電位ＶＤＤ＿ＣＰ１及び電源電位ＶＤＤ＿ＣＰ２は
、マルチプレクサ５１４によりレジスタ５１１が有するトランジスタのバックゲートに電
源電位ＢＧとして供給される。このとき、ＣＰＵコア５０１により、マルチプレクサ５１
４から電源電位ＶＤＤ＿ＣＰ１を出力するか、電源電位ＶＤＤ＿ＣＰ２を出力するかが制
御される。

バッファ５０６は、ＣＰＵコア５０１と、データバス、アドレスバス、及びコントロール
バスとの信号の入出力を制御する機能を有する。例えばＣＰＵコア５０１とデータバスと
の間では、データ信号の入出力が行われ、ＣＰＵコア５０１とアドレスバスとの間では、
アドレス信号の入出力が行われ、ＣＰＵコア５０１とコントロールバスとの間では、制御
信号の入出力が行われる。

さらに、電源回路５０５の構成例について図９を参照して説明する。

図９に示す電源回路５０５は、電圧変換回路５５１と、電圧変換回路５５２と、レベルシ
フタ５５３と、レベルシフタ５５４と、を有する。

電圧変換回路５５１には、電源電位ＶＳＳ、クロック信号ＣＬＫ１、及びクロック信号Ｃ
ＬＫ１の反転クロック信号ＣＬＫ１Ｂが供給される。電圧変換回路５５１は、クロック信
号ＣＬＫ１及び反転クロック信号ＣＬＫ１Ｂに従い、電源電位ＶＳＳを変換して負電位で
ある電源電位ＶＤＤ＿ＣＰ１を生成して出力する機能を有する。

電圧変換回路５５１としては、負電位の生成が可能な電圧変換回路（例えば図１（Ａ）、
図２（Ａ）、図３（Ａ）、及び図３（Ｃ）に示す電圧変換回路）を適用できる。

電圧変換回路５５２には、電源電位ＶＣＰ２、クロック信号ＣＬＫ２、及びクロック信号
ＣＬＫ２の反転クロック信号ＣＬＫ２Ｂが供給される。電圧変換回路５５２は、クロック
信号ＣＬＫ２及び反転クロック信号ＣＬＫ２Ｂに従い、電源電位ＶＣＰ２を変換して正電
位である電源電位ＶＤＤ＿ＣＰ２を生成して出力する機能を有する。

電圧変換回路５５２としては、正電位の生成が可能な電圧変換回路（例えば図１（Ｂ）、
図２（Ｂ）、及び図３（Ｂ）に示す電圧変換回路）を適用できる。

レベルシフタ５５３には、電源電位ＶＳＳ、電源電位ＶＤＤ＿ＯＳＣ、及び電源電位ＶＣ
Ｐ１が供給され、オシレータ５０４からクロック信号ＣＬＫが供給される。電源電位ＶＤ
Ｄ＿ＯＳＣは、電源電位ＶＳＳよりも高い電位であり、電源電位ＶＣＰ１は、電源電位Ｖ
ＤＤ＿ＯＳＣよりも高い電位である。レベルシフタ５５３は、クロック信号ＣＬＫをハイ
レベルが電源電位ＶＤＤ＿ＯＳＣであるクロック信号に変換し、さらにハイレベルが電源
電位ＶＤＤ＿ＯＳＣであるクロック信号を、ハイレベルが電源電位ＶＣＰ１であるクロッ
ク信号に変換してクロック信号ＣＬＫ１を生成する機能を有する。なお、反転クロック信
号ＣＬＫ１Ｂは、例えばインバータを用いて、ハイレベルが電源電位ＶＣＰ１であるクロ
ック信号ＣＬＫ１を反転させることにより生成される。

レベルシフタ５５４には、電源電位ＶＳＳ、電源電位ＶＤＤ＿ＯＳＣ、及び電源電位ＶＣ
Ｐ２が供給され、オシレータ５０４からクロック信号ＣＬＫが供給される。電源電位ＶＣ
Ｐ２は、電源電位ＶＤＤ＿ＯＳＣよりも高い電位である。レベルシフタ５５４は、クロッ
ク信号ＣＬＫをハイレベルが電源電位ＶＤＤ＿ＯＳＣであるクロック信号に変換し、さら
にハイレベルが電源電位ＶＤＤ＿ＯＳＣであるクロック信号を、ハイレベルが電源電位Ｖ
ＣＰ２であるクロック信号に変換してクロック信号ＣＬＫ２を生成する機能を有する。な
お、反転クロック信号ＣＬＫ２Ｂは、例えばインバータを用いて、ハイレベルが電源電位
ＶＣＰ２であるクロック信号を反転させることにより生成される。

電圧変換回路５５１により生成された電源電位ＶＤＤ＿ＣＰ１、及び電圧変換回路５５２
により生成された電源電位ＶＤＤ＿ＣＰ２は、マルチプレクサ５１４に入力される。

以上が電源回路５０５の構成例である。

次に、ＣＰＵコア５０１の例について、図１０を参照して説明する。

図１０に示すＣＰＵコア５０１は、デコード部６１４と、演算制御部６１６と、レジスタ
セット６２０と、演算ユニット６２２と、アドレスバッファ６２４と、を有する。

デコード部６１４には、命令レジスタ及び命令デコーダが設けられる。デコード部６１４
は、入力された命令データのデコードを行い、命令内容を解析する機能を有する。

演算制御部６１６は、ステート生成部及びレジスタを有する。さらに、ステート生成部に
は、レジスタが設けられる。ステート生成部では、半導体装置の状態を設定するための信
号を生成する。

レジスタセット６２０は、複数のレジスタを有する。複数のレジスタには、プログラムカ
ウンタ、汎用レジスタ、及び演算レジスタとして機能するレジスタが含まれる。レジスタ
セット６２０は、演算処理に必要なデータを格納する機能を有する。

演算ユニット６２２は、ＡＬＵ（ＡｒｉｔｈｍｅｔｉｃＬｏｇｉｃＵｎｉｔ）６２３
を有する。演算ユニット６２２は、演算制御部６１６からの入力される命令データに基づ
きＡＬＵ６２３を用いて演算処理を実行する機能を有する。なお、演算ユニット６２２に
もレジスタを設けてもよい。

アドレスバッファ６２４は、レジスタを有する。アドレスバッファ６２４は、アドレス信
号のアドレスに従い、レジスタセット６２０内のデータ信号の入出力を制御する機能を有
する。

さらに、ＣＰＵコア５０１には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤが入力さ
れる。またＣＰＵコア５０１には、バス６４０を介して８ビットのデータが入力される。
またＣＰＵコア５０１には、ＣＰＵ制御信号が入力される。

ＣＰＵコア５０１からは、１６ビットアドレスデータが出力される。またＣＰＵコア５０
１からは、バス制御信号が出力される。

書き込み制御信号ＷＥ及び読み出し制御信号ＲＤは、演算制御部６１６、レジスタセット
６２０、及びアドレスバッファ６２４に入力される。８ビットのデータは、バス６４０を
介して、レジスタセット６２０及び演算ユニット６２２に入力される。演算制御信号は、
演算制御部６１６に入力される。演算制御信号に基づき、演算ユニット６２２は演算処理
を実行する。

１６ビットアドレスデータは、アドレスバッファ６２４から出力される。またバス制御信
号は、演算制御部６１６から出力される。

ＣＰＵコア５０１の各回路は、バス６４０及びバス６４１を介して、データ信号、アドレ
ス信号、演算制御信号の入出力を行うことができる。バス６４０としては、データバス、
アドレスバス、コントロールバスが挙げられる。

ＣＰＵコア５０１に設けられた各レジスタは、データ処理の際にデータを一定期間保持す
る機能を有する。

さらに、各回路ブロックに適用可能なレジスタ（レジスタ５１１）の構成例について図１
１を参照して説明する。

図１１（Ａ）に示すレジスタ５１１は、揮発性記憶回路６５１と、不揮発性記憶回路６５
２と、セレクタ６５３と、を有する。

揮発性記憶回路６５１には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びデータ信号
Ｄが入力される。揮発性記憶回路６５１は、クロック信号ＣＬＫに従って入力されるデー
タ信号Ｄのデータを保持し、データ信号Ｑとして出力する機能を有する。リセット信号Ｒ
ＳＴ、クロック信号ＣＬＫ、及びデータ信号Ｄは、例えばＣＰＵコントローラ５２２及び
バッファ５０６を介して入力される。

不揮発性記憶回路６５２には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、及びデー
タ信号が入力される。

不揮発性記憶回路６５２は、書き込み制御信号ＷＥに従って、入力されるデータ信号のデ
ータを記憶し、読み出し制御信号ＲＤに従って、記憶されたデータをデータ信号として出
力する機能を有する。

セレクタ６５３は、読み出し制御信号ＲＤに従って、データ信号Ｄ又は不揮発性記憶回路
６５２から出力されるデータ信号を選択して、揮発性記憶回路６５１に入力する。

不揮発性記憶回路６５２には、トランジスタ６３１及び容量素子６３２が設けられている
。

トランジスタ６３１は、Ｎチャネル型トランジスタであり、選択トランジスタとしての機
能を有する。トランジスタ６３１のソース及びドレインの一方は、揮発性記憶回路６５１
の出力端子に電気的に接続されている。さらに、トランジスタ６３１のバックゲートは、
図９に示すマルチプレクサ５１４に電気的に接続される。トランジスタ６３１は、書き込
み制御信号ＷＥに従って揮発性記憶回路６５１から出力されるデータ信号の保持を制御す
る機能を有する。

トランジスタ６３１としては、実施の形態１に示すオフ電流の低いトランジスタを用いる
ことができる。

容量素子６３２の一対の電極の一方はトランジスタ６３１のソース及びドレインの他方に
電気的に接続され、他方には電源電位ＶＳＳが供給される。容量素子６３２は、記憶する
データ信号のデータに基づく電荷を保持する機能を有する。トランジスタ６３１のオフ電
流が非常に低いため、電源電圧の供給が停止しても容量素子６３２の電荷は保持され、デ
ータが保持される。

トランジスタ６３３は、ｐチャネル型トランジスタである。トランジスタ６３３のソース
及びドレインの一方には電源電位ＶＤＤが供給され、ゲートには、読み出し制御信号ＲＤ
が入力される。

トランジスタ６３４は、ｎチャネル型トランジスタである。トランジスタ６３４のソース
及びドレインの一方は、トランジスタ６３３のソース及びドレインの他方に電気的に接続
されており、ゲートには、読み出し制御信号ＲＤが入力される。

トランジスタ６３５は、ｎチャネル型トランジスタである。トランジスタ６３５のソース
及びドレインの一方は、トランジスタ６３４のソース及びドレインの他方に電気的に接続
されており、ソース及びドレインの他方には、電源電位ＶＳＳが供給される。

インバータ６３６の入力端子は、トランジスタ６３３のソース及びドレインの他方に電気
的に接続されている。また、インバータ６３６の出力端子は、セレクタ６５３の入力端子
に電気的に接続される。

容量素子６３７の一対の電極の一方はインバータ６３６の入力端子に電気的に接続され、
他方には電源電位ＶＳＳが供給される。容量素子６３７は、インバータ６３６に入力され
るデータ信号のデータに基づく電荷を保持する機能を有する。

なお、上記に限定されず、例えば相変化型メモリ（ＰＲＡＭともいう）、抵抗変化型メモ
リ（ＲｅＲＡＭともいう）、磁気抵抗型メモリ（ＭＲＡＭともいう）などを用いて不揮発
性記憶回路６５２を構成してもよい。例えば、ＭＲＡＭとしては磁気トンネル接合素子（
ＭＴＪ素子ともいう）を用いたＭＲＡＭを適用できる。

次に、図１１（Ａ）に示すレジスタ５１１の駆動方法例について説明する。

まず、通常動作期間において、電源電圧、リセット信号ＲＳＴ、クロック信号ＣＬＫは、
レジスタ５１１に供給された状態である。このとき、セレクタ６５３は、データ信号Ｄの
データを揮発性記憶回路６５１に出力する。揮発性記憶回路６５１は、クロック信号ＣＬ
Ｋに従って入力されたデータ信号Ｄのデータを保持する。このとき、読み出し制御信号Ｒ
Ｄによりトランジスタ６３３がオン状態になり、トランジスタ６３４がオフ状態になる。

次に、電源電圧を停止する直前のバックアップ期間において、書き込み制御信号ＷＥのパ
ルスに従って、トランジスタ６３１がオン状態になり、不揮発性記憶回路６５２にデータ
信号Ｄのデータが記憶され、トランジスタ６３１がオフ状態になる。その後レジスタに対
するクロック信号ＣＬＫの供給を停止させ、さらにその後レジスタに対するリセット信号
ＲＳＴの供給を停止させる。なお、トランジスタ６３１がオン状態のとき、マルチプレク
サ５１４により、トランジスタ６３１のバックゲートに正電位である電源電位ＶＤＤ＿Ｃ
Ｐ２を供給する。このとき、読み出し制御信号ＲＤによりトランジスタ６３３がオン状態
になり、トランジスタ６３４がオフ状態になる。

次に、電源停止期間において、レジスタ５１１に対する電源電圧の供給を停止させる。こ
のとき、不揮発性記憶回路６５２のトランジスタ６３１のオフ電流が低いため、記憶され
たデータが保持される。なお、電源電位ＶＤＤの代わりに接地電位ＧＮＤを供給すること
により、電源電圧の供給を停止するとみなすこともできる。なお、トランジスタ６３１が
オフ状態のとき、マルチプレクサ５１４により、トランジスタ６３１のバックゲートに負
電源電位である電源電位ＶＤＤ＿ＣＰ１を供給してトランジスタ６３１のオフ状態を維持
する。

次に、通常動作期間に戻る直前のリカバリー期間において、レジスタ５１１に対する電源
電圧の供給を再開させ、その後クロック信号ＣＬＫの供給を再開させ、さらにその後リセ
ット信号ＲＳＴの供給を再開させる。このとき、クロック信号ＣＬＫが供給される配線を
電源電位ＶＤＤにしておき、その後クロック信号ＣＬＫの供給を再開させる。さらに、読
み出し制御信号ＲＤのパルスに従ってトランジスタ６３３がオフ状態になり、トランジス
タ６３４がオン状態になり、不揮発性記憶回路６５２に記憶された値のデータ信号がセレ
クタ６５３に出力される。セレクタ６５３は、読み出し制御信号ＲＤのパルスに従って上
記データ信号を揮発性記憶回路６５１に出力する。これにより、電源停止期間の直前の状
態に揮発性記憶回路６５１を復帰させることができる。

その後、通常動作期間において、再び揮発性記憶回路６５１の通常動作を行う。

以上が図１１（Ａ）に示すレジスタ５１１の駆動方法例である。

なお、レジスタ５１１は、図１１（Ａ）に示す構成に限定されない。

例えば、図１１（Ｂ）に示すレジスタ５１１は、図１１（Ａ）に示すレジスタ５１１の構
成と比較してトランジスタ６３３、トランジスタ６３４、インバータ６３６、容量素子６
３７が無く、セレクタ６５４を有する構成である。図１１（Ａ）に示すレジスタ５１１と
同じ部分については、図１１（Ａ）に示すレジスタ５１１の説明を適宜援用する。

このとき、トランジスタ６３５のソース及びドレインの一方は、セレクタ６５３の入力端
子に電気的に接続される。

また、セレクタ６５４は、書き込み制御信号ＷＥ２に従って、データとなる電源電位ＶＳ
Ｓ又は揮発性記憶回路６５１から出力されるデータ信号を選択して、不揮発性記憶回路６
５２に入力する。

次に、図１１（Ｂ）に示すレジスタ５１１の駆動方法例について説明する。

まず、通常動作期間において、電源電圧、リセット信号ＲＳＴ、クロック信号ＣＬＫは、
レジスタに供給された状態である。このとき、セレクタ６５３は、データ信号Ｄのデータ
を揮発性記憶回路６５１に出力する。揮発性記憶回路６５１は、クロック信号ＣＬＫに従
って入力されたデータ信号Ｄのデータを保持する。また、書き込み制御信号ＷＥ２に従い
セレクタ６５４は、電源電位ＶＳＳを不揮発性記憶回路６５２に出力する。不揮発性記憶
回路６５２では、書き込み制御信号ＷＥのパルスに従いトランジスタ６３１がオン状態に
なり、不揮発性記憶回路６５２に電源電位ＶＳＳがデータとして記憶される。

次に、電源電圧を停止する直前のバックアップ期間において、書き込み制御信号ＷＥ２に
従いセレクタ６５４により、電源電位ＶＳＳの供給の代わりに揮発性記憶回路６５１の出
力端子とトランジスタ６３１のソース及びドレインの一方が導通状態になる。さらに、書
き込み制御信号ＷＥのパルスに従いトランジスタ６３１がオン状態になり、不揮発性記憶
回路６５２にデータ信号Ｄのデータが記憶され、トランジスタ６３１がオフ状態になる。
このとき、データ信号Ｄの電位が電源電位ＶＤＤと同じ値のときのみ、不揮発性記憶回路
６５２のデータが書き換わる。さらに、レジスタに対するクロック信号ＣＬＫの供給を停
止させ、レジスタ５１１に対するリセット信号ＲＳＴの供給を停止させる。なお、トラン
ジスタ６３１がオン状態のとき、マルチプレクサ５１４により、トランジスタ６３１のバ
ックゲートに正電位である電源電位ＶＤＤ＿ＣＰ２を供給する。

次に、電源停止期間において、レジスタ５１１に対する電源電圧の供給を停止させる。こ
のとき、不揮発性記憶回路６５２において、トランジスタ６３１のオフ電流が低いため、
データの値が保持される。なお、電源電位ＶＤＤの代わりに接地電位ＧＮＤを供給するこ
とにより、電源電圧の供給を停止させるとみなすこともできる。なお、マルチプレクサ５
１４により、トランジスタ６３１がオフ状態のとき、トランジスタ６３１のバックゲート
に負電源電位である電源電位ＶＤＤ＿ＣＰ１を供給してトランジスタのオフ状態を維持す
る。

次に、通常動作期間に戻る直前のリカバリー期間において、レジスタ５１１に対する電源
電圧の供給を再開し、その後クロック信号ＣＬＫの供給を再開させ、さらにその後リセッ
ト信号ＲＳＴの供給を再開させる。このとき、クロック信号ＣＬＫが供給される配線を電
源電位ＶＤＤにしておき、その後クロック信号ＣＬＫの供給を再開させ。セレクタ６５３
は、読み出し制御信号ＲＤのパルスに従って不揮発性記憶回路６５２の記憶されたデータ
に応じた値のデータ信号を揮発性記憶回路６５１に出力する。これにより、電源停止期間
の直前の状態に揮発性記憶回路６５１を復帰させることができる。

以上が図１１（Ｂ）に示すレジスタ５１１の駆動方法例である。

図１１（Ｂ）に示す構成にすることにより、バックアップ期間における電源電位ＶＳＳで
あるデータの書き込みを無くすことができるため、動作を速くできる。

次に、本実施の形態に係る半導体装置の構造例について図１２に示す。

図１２に示す半導体装置は、チャネル形成領域にシリコンを含むトランジスタ８０１と、
チャネル形成領域に酸化物半導体を含むトランジスタ８０２を積層し、さらに、トランジ
スタ８０１とトランジスタ８０２の間に積層された複数の配線層を設けた構造である。

トランジスタ８０１は、埋め込み絶縁層を有する半導体基板に設けられる。トランジスタ
８０１は、例えば図１１に示すトランジスタ６３５に相当する。また、変換制御トランジ
スタをトランジスタ８０１と同じ構造にしてもよい。

トランジスタ８０２は、絶縁層８２０に埋め込まれた導電層８２１ａと、導電層８２１ａ
の上に設けられた絶縁層８２２と、絶縁層８２２を挟んで導電層８２１ａに重畳する半導
体層８２３と、半導体層８２３に電気的に接続する導電層８２４ａ及び導電層８２４ｂと
、半導体層８２３、導電層８２４ａ、及び導電層８２４ｂの上に設けられた絶縁層８２５
と、絶縁層８２５を挟んで半導体層８２３に重畳する導電層８２６と、導電層８２６の上
に設けられた絶縁層８２７により構成される。

このとき、導電層８２１ａは、トランジスタ８０２のバックゲート電極としての機能を有
する。絶縁層８２２は、トランジスタ８０２のゲート絶縁層としての機能を有する。半導
体層８２３は、トランジスタ８０２のチャネル形成層としての機能を有する。導電層８２
４ａ及び導電層８２４ｂは、トランジスタ８０２のソース電極又はドレイン電極としての
機能を有する。絶縁層８２５は、トランジスタ８０２のゲート絶縁層としての機能を有す
る。導電層８２６は、トランジスタ８０２のゲート電極としての機能を有する。トランジ
スタ８０２は、例えば図１１に示すトランジスタ６３１に相当する。なお、変換制御トラ
ンジスタをトランジスタ８０２と同じ構造にしてもよい。

さらに、導電層８２４ａは、絶縁層８２２を貫通して設けられた開口部で、導電層８２１
ａと同一の導電層により形成される導電層８２１ｂに電気的に接続され、導電層８２１ｂ
は、絶縁層８１１に埋め込まれた配線層８１２、配線層８１２の上に設けられた配線層８
１３、配線層８１３の上に設けられた絶縁層８１４に埋め込まれた配線層８１５を介して
トランジスタ８０１のゲート電極に電気的に接続される。このとき、例えば化学的機械研
磨（ＣＭＰともいう）処理により絶縁層８２０の一部を除去することにより導電層８２１
ａ及び導電層８２１ｂの表面を露出させる。

さらに、トランジスタ８０２の上層には、配線層８３０、配線層８３３が順に積層して設
けられる。配線層８３０は、絶縁層８２５、絶縁層８２７、及び絶縁層８２７の上に設け
られた絶縁層８２８に埋め込まれた配線層８２９により導電層８２４ｂに電気的に接続さ
れる。配線層８３３は、配線層８３０の上に設けられた絶縁層８３１に埋め込まれた配線
層８３２により配線層８３０に電気的に接続される。

さらに、各構成要素について説明する。なお、各層を積層構造にしてもよい。

配線層８１２、配線層８１３、配線層８１５、配線層８２９、配線層８３０、配線層８３
２、及び配線層８３３としては、例えばモリブデン、チタン、クロム、タンタル、マグネ
シウム、銀、タングステン、アルミニウム、銅、ネオジム、ルテニウム、又はスカンジウ
ムなどの金属材料を含む層を適用できる。

絶縁層８１１、絶縁層８１４、絶縁層８２０、絶縁層８２２、絶縁層８２５、及び絶縁層
８２７としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニ
ウム、又は酸化ハフニウムなどの材料を含む層を適用できる。

なお、半導体層８２３を酸素が過飽和の状態とするため、半導体層８２３に接する絶縁層
（例えば絶縁層８２２及び絶縁層８２５）は、過剰酸素を含む層を有することが好ましい
。

過剰酸素を含む絶縁層は、プラズマＣＶＤ法やスパッタリング法における成膜条件を適宜
設定して膜中に酸素を多く含ませた酸化シリコン膜や、酸化窒化シリコン膜を用いて形成
する。また、イオン注入法やイオンドーピング法やプラズマ処理によって半導体層８２３
及び上記半導体層８２３に接する絶縁層の少なくとも一つに酸素を添加してもよい。

さらに過剰酸素を含む絶縁層の外側に配置されるように、酸素、水素、又は水に対するブ
ロッキング層を絶縁層８２２及び絶縁層８２７に設けることが好ましい。これにより、酸
化物半導体層に含まれる酸素の外部への拡散と、外部から酸化物半導体層への水素、水な
どの侵入を防止できる。ブロッキング層としては、例えば窒化シリコン、酸化アルミニウ
ム、窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化
イットリウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなど
の材料を含む層などを適用できる。

過剰酸素を含む絶縁層又はブロッキング層で半導体層８２３を包み込むことで、半導体層
８２３において化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸
素が多い過飽和の状態とすることができる。

例えば、窒化シリコン層及び酸化窒化シリコン層の積層により絶縁層８２２を構成しても
よい。

また、例えば酸化窒化シリコン層により絶縁層８２５を構成してもよい。

また、例えば窒化シリコン層及び酸化窒化シリコン層の積層により絶縁層８２７を構成し
てもよい。

また、例えば、形成ガスとしてテトラエチルオルトシリケート（ＴＥＯＳともいう）を用
いてＣＶＤ法により形成した酸化シリコン層により絶縁層８１４及び絶縁層８２０を形成
してもよい。これにより、絶縁層８１４及び絶縁層８２０の平坦性を高めることができる
。

半導体層８２３としては、例えば酸化物半導体層を用いることができる。

酸化物半導体としては、実施の形態１に示す酸化物半導体を適用できる。

また、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１の原子比である第１の酸化物半導体層、Ｉｎ
：Ｇａ：Ｚｎ＝３：１：２の原子比である第２の酸化物半導体層、及びＩｎ：Ｇａ：Ｚｎ
＝１：１：１の原子比である第３の酸化物半導体層の積層により、半導体層８２３を構成
してもよい。上記積層により半導体層８２３を構成することにより、例えばトランジスタ
８０２を、半導体層８２３と接する絶縁層（絶縁層８２２及び絶縁層８２５）から離れた
領域にチャネルが形成される埋め込みチャネル構造とすることができ、変動が抑制された
良好な電気特性を有するトランジスタすることができる。

なお、水素又は水などの不純物を可能な限り除去し、酸素を供給して酸素欠損を可能な限
り減らすことにより、上記酸化物半導体を含むトランジスタを作製できる。このとき、チ
ャネル形成領域において、ドナー不純物といわれる水素の量を、二次イオン質量分析法（
ＳＩＭＳともいう）の測定値で１×１０^１９／ｃｍ^３以下、好ましくは１×１０^１８／ｃ
ｍ^３以下に低減することが好ましい。

例えば、酸化物半導体層に接する層として酸素を含む層を用い、また、加熱処理を行うこ
とにより、酸化物半導体層を高純度化させることができる。

また、形成直後の酸化物半導体層は、化学量論的組成より酸素が多い過飽和の状態である
ことが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を形成する場合、成
膜ガスの酸素の占める割合が多い条件で形成することが好ましく、特に酸素雰囲気（例え
ば酸素ガス１００％）で成膜を行うことが好ましい。

また、スパッタリング装置において、成膜室内の残留水分は、少ないことが好ましい。こ
のため、スパッタリング装置に吸着型の真空ポンプを用いることが好ましい。また、コー
ルドトラップを用いてもよい。

また、酸化物半導体層の形成では、加熱処理を行うことが好ましい。このときの加熱処理
の温度は、１５０℃以上基板の歪み点未満の温度、さらには、３００℃以上４５０℃以下
であることが好ましい。なお、加熱処理を複数回行ってもよい。

上記加熱処理に用いられる加熱処理装置としては、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈ
ｅｒｍａｌＡｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒ
ｍａｌＡｎｎｅａｌｉｎｇ）装置などのＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎ
ｅａｌｉｎｇ）装置を用いてもよい。なお、これに限定されず、電気炉など、別の加熱処
理装置を用いてもよい。

また、上記加熱処理を行った後、その加熱温度を維持しつつ、又はその加熱温度から降温
する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ_２Ｏガス、又
は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入するとよ
い。このとき、酸素ガス又はＮ_２Ｏガスは、水及び水素などを含まないことが好ましい。
また、加熱処理装置に導入する酸素ガス又はＮ_２Ｏガスの純度は、６Ｎ以上、好ましくは
７Ｎ以上であると良い。すなわち、酸素ガス又はＮ_２Ｏガス中の不純物濃度は、１ｐｐｍ
以下、好ましくは０．１ｐｐｍ以下であることが好ましい。この工程により、酸化物半導
体層に酸素が供給され、酸化物半導体層中の酸素欠乏に起因する欠陥を低減できる。なお
、上記高純度の酸素ガス、高純度のＮ_２Ｏガス、又は超乾燥エアの導入は、上記加熱処理
時に行ってもよい。

なお、上記酸化物半導体を、ＣＡＡＣ−ＯＳとしてもよい。

例えば、スパッタリング法を用いてＣＡＡＣ−ＯＳである酸化物半導体層を形成できる。
このとき、多結晶である酸化物半導体スパッタリング用ターゲットを用いてスパッタリン
グを行う。上記スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用タ
ーゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状
又はペレット状のスパッタリング粒子として剥離することがある。このとき、結晶状態を
維持したまま、上記スパッタリング粒子が基板に到達することにより、ＣＡＡＣ−ＯＳが
形成される。

また、ＣＡＡＣ−ＯＳを形成するために、以下の条件を適用することが好ましい。

例えば、成膜時の不純物の混入を低減させてＣＡＡＣ−ＯＳを形成することにより、不純
物による酸化物半導体の結晶状態の崩壊を抑制できる。例えば、スパッタリング装置の成
膜室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素などの濃度）を低減する
ことが好ましい。また、成膜ガス中の不純物濃度を低減することが好ましい。例えば、成
膜ガスとして露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いるこ
とが好ましい。

また、成膜時の基板温度を高くすることにより、平板状のスパッタリング粒子が基板に到
達したときに、スパッタリング粒子のマイグレーションが起こり、スパッタ粒子の平らな
面がスパッタリング粒子を基板に付着させることができる。例えば、基板加熱温度を１０
０℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として酸化物半導体膜を成
膜することにより酸化物半導体層を形成する。

また、成膜ガス中の酸素割合を高くし、電力を最適化して成膜時のプラズマダメージを抑
制させることが好ましい。例えば、成膜ガス中の酸素割合を、３０体積％以上、好ましく
は１００体積％にすることが好ましい。

また、上記酸化物半導体において、シリコンなどの不純物濃度を２．５×１０^２１ａｔｏ
ｍ／ｃｍ^３未満、好ましくは４．０×１０^１９ａｔｏｍ／ｃｍ^３未満、さらに好ましくは
２．０×１０^１８ａｔｏｍ／ｃｍ^３未満にすることが好ましい。上記不純物濃度を低くす
ることにより、上記不純物によるＣＡＡＣ−ＯＳの阻害を防止できる。なお、上記不純物
としては、シリコン以外にもチタン、ハフニウムなども挙げられる。

導電層８２１ａ、導電層８２１ｂ、及び導電層８２６としては、例えばモリブデン、チタ
ン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム
、ルテニウム、又はスカンジウムなどの金属材料を含む層を適用できる。

導電層８２４ａ及び導電層８２４ｂとしては、例えばモリブデン、チタン、クロム、タン
タル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、ルテニウム、又
はスカンジウムなどの金属材料を含む層を適用できる。また、導体としての機能を有し、
光を透過する金属酸化物の層などを適用してもよい。例えば、酸化インジウム酸化亜鉛又
はインジウム錫酸化物などを適用できる。

絶縁層８２８及び絶縁層８３１としては、例えば有機樹脂材料の層を適用できる。

図１２に示すように、本実施の形態に係る半導体装置の一例では、異なるトランジスタを
積層させて構成することにより、回路面積を小さくできる。

以上が図１２に示す半導体装置の構造例の説明である。

図８乃至図１２を参照して説明したように、本実施の形態に係る半導体装置の一例では、
実施の形態１に示す電圧変換回路を用いて電源回路を構成し、さらに、オシレータ、レジ
スタを有するＣＰＵコアを用いて半導体装置を構成する。さらに、ＣＰＵコアにより、上
記レジスタのトランジスタのバックゲートに正電位又は負電位を供給するように制御する
。これにより、レジスタに用いられるトランジスタの電気特性（例えば、しきい値電圧）
の変動を抑制できる。

（実施の形態３）
本実施の形態では、本発明の一態様である半導体装置を用いた電子機器の例について、図
１３を参照して説明する。

図１３（Ａ）に示す電子機器は、携帯型情報端末の一例である。

図１３（Ａ）に示す電子機器は、筐体１０１１と、筐体１０１１に設けられたパネル１０
１２と、ボタン１０１３と、スピーカー１０１４と、を具備する。

なお、筐体１０１１に、外部機器に接続するための接続端子及び操作ボタンが設けられて
いてもよい。

パネル１０１２は、表示パネル（ディスプレイ）である。パネル１０１２は、タッチパネ
ルの機能を有することが好ましい。

ボタン１０１３は、筐体１０１１に設けられる。例えば、ボタン１０１３が電源ボタンで
あれば、ボタン１０１３を押すことにより、電子機器をオン状態にするか否かを制御する
ことができる。

スピーカー１０１４は、筐体１０１１に設けられる。スピーカー１０１４は音声を出力す
る。

なお、筐体１０１１にマイクが設けられていてもよい。筐体１０１１にマイクを設けられ
ることにより、例えば図１３（Ａ）に示す電子機器を電話機として機能させることができ
る。

図１３（Ａ）に示す電子機器は、筐体１０１１の内部に本発明の一態様である半導体装置
を有する。

図１３（Ａ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及
び遊技機の一つ又は複数としての機能を有する。

図１３（Ｂ）に示す電子機器は、折り畳み式の情報端末の一例である。

図１３（Ｂ）に示す電子機器は、筐体１０２１ａと、筐体１０２１ｂと、筐体１０２１ａ
に設けられたパネル１０２２ａと、筐体１０２１ｂに設けられたパネル１０２２ｂと、軸
部１０２３と、ボタン１０２４と、接続端子１０２５と、記録媒体挿入部１０２６と、ス
ピーカー１０２７と、を備える。

筐体１０２１ａと筐体１０２１ｂは、軸部１０２３により接続される。

パネル１０２２ａ及びパネル１０２２ｂは、表示パネル（ディスプレイ）である。パネル
１０２２ａ及びパネル１０２２ｂは、タッチパネルとしての機能を有することが好ましい
。

図１３（Ｂ）に示す電子機器は、軸部１０２３を有するため、パネル１０２２ａとパネル
１０２２ｂを対向させて折り畳むことができる。

ボタン１０２４は、筐体１０２１ｂに設けられる。なお、筐体１０２１ａにボタン１０２
４を設けてもよい。例えば、電源ボタンとしての機能を有するボタン１０２４を設けるこ
とより、ボタン１０２４を押すことで電子機器に対する電源電圧の供給を制御できる。

接続端子１０２５は、筐体１０２１ａに設けられる。なお、筐体１０２１ｂに接続端子１
０２５が設けられていてもよい。また、接続端子１０２５が筐体１０２１ａ及び筐体１０
２１ｂの一方又は両方に複数設けられていてもよい。接続端子１０２５は、図１３（Ｂ）
に示す電子機器と他の機器を接続するための端子である。

記録媒体挿入部１０２６は、筐体１０２１ａに設けられる。筐体１０２１ｂに記録媒体挿
入部１０２６が設けられていてもよい。また、記録媒体挿入部１０２６が筐体１０２１ａ
及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。例えば、記録媒体挿入
部にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電子機器に読
み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる。

スピーカー１０２７は、筐体１０２１ｂに設けられる。スピーカー１０２７は、音声を出
力する。なお、筐体１０２１ａにスピーカー１０２７を設けてもよい。

なお、筐体１０２１ａ又は筐体１０２１ｂにマイクを設けてもよい。筐体１０２１ａ又は
筐体１０２１ｂにマイクが設けられることにより、例えば図１３（Ｂ）に示す電子機器を
電話機として機能させることができる。

図１３（Ｂ）に示す電子機器は、筐体１０２１ａ又は筐体１０２１ｂの内部に本発明の一
態様である半導体装置を有する。

図１３（Ｂ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及
び遊技機の一つ又は複数としての機能を有する。

図１３（Ｃ）に示す電子機器は、据え置き型情報端末の一例である。図１３（Ｃ）に示す
据え置き型情報端末は、筐体１０３１と、筐体１０３１に設けられたパネル１０３２と、
ボタン１０３３と、スピーカー１０３４と、を具備する。

パネル１０３２は、表示パネル（ディスプレイ）である。パネル１０３２は、タッチパネ
ルとしての機能を有することが好ましい。

なお、筐体１０３１の甲板部１０３５にパネル１０３２と同様のパネルを設けてもよい。
上記パネルは、タッチパネルとしての機能を有することが好ましい。

さらに、筐体１０３１に券などを出力する券出力部、硬貨投入部、及び紙幣挿入部などを
設けてもよい。

ボタン１０３３は、筐体１０３１に設けられる。例えば、ボタン１０３３が電源ボタンで
あれば、ボタン１０３３を押すことで電子機器に対する電源電圧の供給を制御できる。

スピーカー１０３４は、筐体１０３１に設けられる。スピーカー１０３４は、音声を出力
する。

図１３（Ｃ）に示す電子機器は、筐体１０３１の内部に本発明の一態様である半導体装置
を有する。

図１３（Ｃ）に示す電子機器は、例えば現金自動預け払い機、チケットなどの注文をする
ための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能
を有する。

図１３（Ｄ）は、据え置き型情報端末の一例である。図１３（Ｄ）に示す電子機器は、筐
体１０４１と、筐体１０４１に設けられたパネル１０４２と、筐体１０４１を支持する支
持台１０４３と、ボタン１０４４と、接続端子１０４５と、スピーカー１０４６と、を備
える。

なお、筐体１０４１に外部機器に接続させるための接続端子を設けてもよい。

パネル１０４２は、表示パネル（ディスプレイ）としての機能を有する。

ボタン１０４４は、筐体１０４１に設けられる。例えば、ボタン１０４４が電源ボタンで
あれば、ボタン１０４４を押すことで電子機器に対する電源電圧の供給を制御できる。

接続端子１０４５は、筐体１０４１に設けられる。接続端子１０４５は、図１３（Ｄ）に
示す電子機器と他の機器を接続するための端子である。例えば、接続端子１０４５により
図１３（Ｄ）に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコンピ
ュータから入力されるデータ信号に応じた画像をパネル１０４２に表示させることができ
る。例えば、図１３（Ｄ）に示す電子機器のパネル１０４２が接続する他の電子機器のパ
ネルより大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人が同
時に視認しやすくなる。

スピーカー１０４６は、筐体１０４１に設けられる。スピーカー１０４６は、音声を出力
する。

図１３（Ｄ）に示す電子機器は、筐体１０４１の内部に本発明の一態様である半導体装置
を有する。

図１３（Ｄ）に示す電子機器は、例えば出力モニタ、パーソナルコンピュータ、及びテレ
ビジョン装置の一つ又は複数としての機能を有する。

図１３（Ｅ）は、電気冷凍冷蔵庫の一例である。図１３（Ｅ）に示す電子機器は、筐体１
０５１と、冷蔵室用扉１０５２と、冷凍室用扉１０５３と、を備える。

図１３（Ｅ）に示す電子機器は、筐体１０５１の内部に本発明の一態様である半導体装置
を有する。上記構成にすることにより、例えば、冷蔵室用扉１０５２及び冷凍室用扉１０
５３の開閉に従って、筐体１０５１内の半導体装置に対する電源電圧の供給を制御できる
。

図１３（Ｆ）は、エアコンディショナーの一例である。図１３（Ｆ）に示す電子機器は、
室内機１０６０及び室外機１０６４により構成される。

室内機１０６０は、筐体１０６１と、送風口１０６２と、を備える。

図１３（Ｆ）に示す電子機器は、筐体１０６１の内部に本発明の一態様である半導体装置
を有する。上記構成にすることにより、例えば、リモートコントローラからの信号に従っ
て、筐体１０６１内の半導体装置に対する電源電圧の供給を制御できる。

なお、図１３（Ｆ）では、室内機と室外機で構成されるセパレート型のエアコンディショ
ナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有するエアコンデ
ィショナーであってもよい。

以上が図１３に示す電子機器の例の説明である。

図１３を参照して説明したように、本実施の形態に係る電子機器では、本発明の一態様で
ある半導体装置を用いることにより、消費電力を低くできる。

１０電圧変換ブロック
１１変換制御トランジスタ
１２容量素子
１３出力制御トランジスタ
１４容量
１５トランジスタ
１６容量素子
５０１ＣＰＵコア
５０２マスターコントローラ
５０３パワースイッチ
５０４オシレータ
５０５電源回路
５０６バッファ
５１１レジスタ
５１３レベルシフタ
５１４マルチプレクサ
５２１パワーコントローラ
５２２ＣＰＵコントローラ
５５１電圧変換回路
５５２電圧変換回路
５５３レベルシフタ
５５４レベルシフタ
６１４デコード部
６１６演算制御部
６２０レジスタセット
６２２演算ユニット
６２３ＡＬＵ
６２４アドレスバッファ
６３１トランジスタ
６３２容量素子
６３３トランジスタ
６３４トランジスタ
６３５トランジスタ
６３６インバータ
６３７容量素子
６４０バス
６４１バス
６５１揮発性記憶回路
６５２不揮発性記憶回路
６５３セレクタ
６５４セレクタ
８０１トランジスタ
８０２トランジスタ
８１１絶縁層
８１２配線層
８１３配線層
８１４絶縁層
８１５配線層
８２０絶縁層
８２１ａ導電層
８２１ｂ導電層
８２２絶縁層
８２３半導体層
８２４ａ導電層
８２４ｂ導電層
８２５絶縁層
８２６導電層
８２７絶縁層
８２８絶縁層
８２９配線層
８３０配線層
８３１絶縁層
８３２配線層
８３３配線層
１０１１筐体
１０１２パネル
１０１３ボタン
１０１４スピーカー
１０２１ａ筐体
１０２１ｂ筐体
１０２２ａパネル
１０２２ｂパネル
１０２３軸部
１０２４ボタン
１０２５接続端子
１０２６記録媒体挿入部
１０２７スピーカー
１０３１筐体
１０３２パネル
１０３３ボタン
１０３４スピーカー
１０３５甲板部
１０４１筐体
１０４２パネル
１０４３支持台
１０４４ボタン
１０４５接続端子
１０４６スピーカー
１０５１筐体
１０５２冷蔵室用扉
１０５３冷凍室用扉
１０６０室内機
１０６１筐体
１０６２送風口
１０６４室外機

Claims

第１乃至第３のトランジスタと、
第１乃至第３の容量素子と、を有し
前記第１のトランジスタと、前記第３のトランジスタとは、チャネル形成領域に酸化物半導体を有し、
前記第２のトランジスタは、チャネル形成領域にシリコンを有し、
前記第１のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第１のトランジスタのバックゲートは、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、前記第１の容量素子と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記第２の容量素子の第１の電極と電気的に接続され、
前記第２の容量素子の第２の電極には、第１のクロック信号が供給され、
前記第３のトランジスタのソース及びドレインの一方は、前記第３の容量素子と電気的に接続され、
前記第３のトランジスタのバックゲートは、前記第１のトランジスタのソース及びドレインの一方と電気的に接続される半導体装置。
第１乃至第３のトランジスタと、
第１乃至第３の容量素子と、を有し
前記第１のトランジスタ乃至前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第１のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第１のトランジスタのバックゲートは、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、前記第１の容量素子と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記第２の容量素子の第１の電極と電気的に接続され、
前記第２の容量素子の第２の電極には、第１のクロック信号が供給され、
前記第３のトランジスタのソース及びドレインの一方は、前記第３の容量素子と電気的に接続され、
前記第３のトランジスタのバックゲートは、前記第１のトランジスタのソース及びドレインの一方と電気的に接続される半導体装置。