JP2014064453A - 電圧変換回路、半導体装置、及び電子機器 - Google Patents

電圧変換回路、半導体装置、及び電子機器 Download PDF

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Abstract

【課題】トランジスタの電気特性の変動を抑制する。
【解決手段】電圧変換ブロックが有するトランジスタのバックゲートに電圧変換回路により生成した電位を供給する。上記トランジスタのバックゲートを浮遊状態にしないことにより、バックチャネル側に流れる電流を制御し、トランジスタの電気特性の変動を抑制する。また、電圧変換ブロックが有するトランジスタとして、オフ電流の低いトランジスタを用いて出力電位の保持を制御する。
【選択図】図１

Description

本発明の一態様は、電圧変換回路に関する。また、本発明の一態様は、半導体装置に関する。また、本発明の一態様は、電子機器に関する。
プロセッサなどの半導体装置の電源電圧を生成するために電源回路が用いられる。
電源回路では、チャージポンプなどの電圧変換回路が設けられる。
上記電圧変換回路は、例えばトランジスタ及び容量素子からなる複数の電圧変換ブロックにより構成され、クロック信号に従い入力電位を変換することにより、電圧変換を行う。
上記電圧変換回路のトランジスタの例としては、チャネル形成領域にシリコン半導体を用いたトランジスタ、金属酸化物半導体を用いたトランジスタなどが挙げられる。例えば、特許文献１に示す電圧変換回路は、トランジスタとして、チャネル形成領域に金属酸化物半導体を用いたトランジスタを有する電圧変換回路の一例である。
特開２０１１−１７１７００号公報
従来の電圧変換回路では、トランジスタのバックチャネル側に流れる電流により、トランジスタの電気特性が変動するといった問題があった。
例えば、ｎチャネル型トランジスタの場合、バックチャネル側に流れる電流が増大すると、しきい値電圧が負方向にシフトする。しきい値電圧が負の値になるとオフ電流が増大する。このとき、ｎチャネル型トランジスタのオフ電流を小さくするためには、ゲートに負電位を与え続ける必要があるため、その分電力を消費してしまう。
また、トランジスタがチャネル形成領域を挟んで一対のゲートを有し、且つバックチャネル側に設けられたゲート（以下、バックゲート）が浮遊状態である場合、ドレイン電位の影響によりバックチャネル側に流れる電流が変動しやすくなる。このため、トランジスタの電気特性のばらつきが生じやすくなる。
本発明の一態様では、バックチャネル側の電流による、トランジスタの電気特性の変動を抑制することを課題の一つとする。或いは、本発明の一態様では、消費電力の低減を課題の一つとする。なお、本発明の一態様では、上記課題の少なくとも一つを解決すればよい。
本発明の一態様では、電圧変換ブロックが有するトランジスタのバックゲートに電圧変換回路により生成した電位を供給する。上記トランジスタのバックゲートを浮遊状態にしないことにより、バックチャネル側に流れる電流を制御し、トランジスタの電気特性の変動を抑制する。
上記本発明の一態様において、電圧変換ブロックが有するトランジスタとして、オフ電流の低いトランジスタを用いてもよい。オフ電流の低いトランジスタを用いて出力電位の保持を制御することにより、例えば電圧変換回路に対するクロック信号の供給を停止させた場合の出力電位の変動を抑制する。さらに、オフ電流の低いトランジスタを用いることにより、クロック信号の供給の停止が可能な期間を増やし、消費電力の低減を図る。
本発明の一態様は、第１の電圧変換ブロックと、第２の電圧変換ブロックと、出力制御トランジスタと、を有し、第１の電圧変換ブロックは、第１の変換制御トランジスタ及び第１の容量素子を有し、第２の電圧変換ブロックは、第２の変換制御トランジスタ及び第２の容量素子を有し、第１の変換制御トランジスタは、ソース及びドレインの一方に第１の電位が与えられ、ゲートの電位が第１のクロック信号に従い変化し、第１の容量素子は、一対の電極の一方が第１の変換制御トランジスタのソース及びドレインの他方に電気的に接続され、他方の電位が第１のクロック信号に従い変化し、第２の変換制御トランジスタは、ソース及びドレインの一方が第１の変換制御トランジスタのソース及びドレインの他方に電気的に接続され、他方の電位が第２の電位となり、ゲートの電位が第２のクロック信号に従い変化し、第２の容量素子は、一対の電極の一方が第２の変換制御トランジスタのソース及びドレインの他方に電気的に接続され、他方の電位が第２のクロック信号に従い変化し、出力制御トランジスタは、ソース及びドレインの一方の電位が第２の電位に従い変化し、第１及び第２の変換制御トランジスタの少なくとも一つは、バックゲートが出力制御トランジスタのソース及びドレインの他方、又は第１の変換制御トランジスタのソース及びドレインの一方に電気的に接続される電圧変換回路である。
本発明の一態様は、第１の電圧変換回路及び第２の電圧変換回路を備える電源回路と、電源回路にクロック信号を出力するオシレータと、オシレータの動作を停止させるか否かを制御する機能を有するＣＰＵコアと、を有し、第１の電圧変換回路は、負電位である第１の電位を生成する機能を有し、第２の電圧変換回路は、正電位である第２の電位を生成する機能を有し、ＣＰＵコアは、レジスタを備え、レジスタは、ＣＰＵコアに対して電源電圧が供給される期間にデータを保持する揮発性の第１の記憶回路と、ＣＰＵコアに対する電源電圧の供給が停止する期間にデータを保持する不揮発性の第２の記憶回路と、を有し、第２の記憶回路は、データの書き込み及び保持を制御するトランジスタを有し、ＣＰＵコアは、データの書き込み及び保持を制御するトランジスタのバックゲートに、第１の電位を供給するか第２の電位を供給するかを制御する機能をさらに有する半導体装置である。
本発明の一態様は、上記半導体装置を備える電子機器である。
トランジスタのバックゲートの電位を制御することにより、バックチャネル側に流れる電流によるトランジスタの電気特性の変動を抑制できる。また、クロック信号の供給を停止させた場合であってもトランジスタのバックゲートの電位を保持できるため、クロック信号の供給の停止期間を増やすことができ、消費電力を低減できる。
電圧変換回路の例の説明するための図。 電圧変換回路の例の説明するための図。 電圧変換回路の例の説明するための図。 トランジスタのオフ電流値を説明するための図。 電圧変換回路の駆動方法例の説明するための図。 電圧変換回路の例の説明するための図。 電圧変換回路の例の説明するための図。 半導体装置の例を説明するための図。 電源回路の例を説明するための図。 ＣＰＵコアの例を説明するための図。 レジスタの例を説明するための図。 半導体装置の構造例を説明するための図。 電子機器の例を説明するための図。
本発明に係る実施の形態の例について説明する。なお、本発明の趣旨及び範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、例えば本発明は、下記実施の形態の記載内容に限定されない。
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに適宜置き換えることができる。
また、第１、第２などの序数詞は、構成要素の混同を避けるために付しており、各構成要素の数は、序数詞に限定されない。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、本発明の一態様である電圧変換回路の例について説明する。
本実施の形態の電圧変換回路の一例は、第１の電圧変換ブロックと、第２の電圧変換ブロックと、出力制御トランジスタと、を有する。なお、第１及び第２の電圧変換ブロックを複数設けてもよい。
第１の電圧変換ブロックは、第１の変換制御トランジスタ及び第１の容量素子を有し、第２の電圧変換ブロックは、第２の変換制御トランジスタ及び第２の容量素子を有する。
第１の変換制御トランジスタは、ソース及びドレインの一方に第１の電位が与えられ、ゲートの電位が第１のクロック信号に従い変化する。
第１の容量素子は、一対の電極の一方が第１の変換制御トランジスタのソース及びドレインの他方に電気的に接続され、他方の電位が第１のクロック信号に従い変化する。
第２の変換制御トランジスタは、ソース及びドレインの一方が第１の変換制御トランジスタのソース及びドレインの他方に電気的に接続され、他方の電位が第２の電位となり、ゲートの電位が第２のクロック信号に従い変化する。
第２の容量素子は、一対の電極の一方が第２の変換制御トランジスタのソース及びドレインの他方に電気的に接続され、他方の電位が第２のクロック信号に従い変化する。
出力制御トランジスタは、ソース及びドレインの一方の電位が上記第２の電位に従い変化する。
第１及び第２の変換制御トランジスタの少なくとも一つは、バックゲートの電位が第１の電位又は第２の電位に従い変化する。例えば、第１及び第２の変換制御トランジスタの少なくとも一つは、バックゲートが出力制御トランジスタのソース及びドレインの他方、又は第１の変換制御トランジスタのソース及びドレインの一方に電気的に接続される。
本実施の形態に係る電圧変換回路の例について図１乃至図７を参照してさらに説明する。
図１（Ａ）及び図１（Ｂ）、図２（Ａ）及び図２（Ｂ）に示す電圧変換回路は、電圧変換ブロック１０＿１乃至電圧変換ブロック１０＿Ｎ（Ｎは２以上の自然数）と、出力制御トランジスタ１３と、を備える。図１（Ａ）及び図１（Ｂ）、図２（Ａ）及び図２（Ｂ）では、一例としてＮが４以上の場合を示す。
電圧変換ブロック１０＿１乃至電圧変換ブロック１０＿Ｎのそれぞれは、入力される電位（入力電位ともいう）を別の値の電位に変換することにより電圧変換を行う機能を有する。
なお、電圧とは２点間における電位差のことをいう。しかしながら、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。よって、本明細書では特に指定する場合を除き、電位を電圧に読み替えることができ、電圧を電位に読み替えることができる。
電圧変換ブロック１０＿Ｋ（ＫはＮ−１以下の自然数）により変換される電位は、電圧変換ブロック１０＿Ｋ＋１の入力電位となる。
電圧変換ブロック１０＿１乃至電圧変換ブロック１０＿Ｎのそれぞれは、変換制御トランジスタ及び容量素子を有する。
例えば、図１（Ａ）及び図１（Ｂ）、図２（Ａ）及び図２（Ｂ）に示すように、電圧変換ブロック１０＿Ｘ（Ｘは１以上Ｎ以下の自然数）は、変換制御トランジスタ１１＿Ｘと、容量素子１２＿Ｘと、を有する。
変換制御トランジスタ１１＿Ｘのソース及びドレインの一方の電位は、上記入力電位である。
例えば、図１（Ａ）及び図１（Ｂ）、図２（Ａ）及び図２（Ｂ）では、変換制御トランジスタ１１＿１のソース及びドレインの一方の電位が可変又は一定である。変換制御トランジスタ１１＿１のソース及びドレインの他方は、変換制御トランジスタ１１＿２のソース及びドレインの一方と電気的に接続される。すなわち、変換制御トランジスタ１１＿Ｋ＋１のソース及びドレインの一方が変換制御トランジスタ１１＿Ｋのソース及びドレインの他方に電気的に接続される。
変換制御トランジスタ１１＿Ｘのゲートは、変換制御トランジスタ１１＿Ｘのソース又はドレインに電気的に接続される。
例えば、図１（Ａ）及び図２（Ａ）では、変換制御トランジスタ１１＿Ｘのゲートが、変換制御トランジスタ１１＿Ｘのソース及びドレインの他方に電気的に接続される。このとき、電圧変換ブロック１０＿１乃至電圧変換ブロック１０＿Ｎにより変換される電位のそれぞれは、変換前の電位よりも低くなる。
また、図１（Ｂ）及び図２（Ｂ）では、変換制御トランジスタ１１＿Ｘのゲートは、変換制御トランジスタ１１＿Ｘのソース及びドレインの一方に電気的に接続される。このとき、電圧変換ブロック１０＿１乃至電圧変換ブロック１０＿Ｎにより変換される電位のそれぞれは、変換前の電位よりも高くなる。
さらに、電圧変換ブロック１０＿Ｍ（Ｍは１以上Ｎ以下の奇数）は、変換制御トランジスタ１１＿Ｍのゲートの電位がクロック信号ＣＬＫ１に従い変化し、容量素子１２＿Ｍが有する一対の電極の一方が変換制御トランジスタ１１＿Ｍのソース及びドレインの他方に電気的に接続され、他方の電位は、クロック信号ＣＬＫ１に従い変化する。ここで、電圧変換ブロック１０＿Ｍは、第１の電圧変換ブロックに相当する。
例えば、図１（Ａ）及び図１（Ｂ）では、容量素子１２＿１の一対の電極の他方にクロック信号ＣＬＫ１が入力される。さらに、容量素子１２＿ｍ（ｍは３以上Ｎ以下の奇数）の一対の電極の他方は、容量素子１２＿ｍ−２の一対の電極の一方に電気的に接続される。
また、図２（Ａ）及び図２（Ｂ）では、容量素子１２＿Ｍの一対の電極の他方にクロック信号ＣＬＫ１が入力される。
さらに、電圧変換ブロック１０＿Ｌ（Ｌは２以上Ｎ以下の偶数）は、変換制御トランジスタ１１＿Ｌのゲートの電位がクロック信号ＣＬＫ２に従い変化し、容量素子１２＿Ｌの一対の電極の一方が変換制御トランジスタ１１＿Ｌのソース及びドレインの他方に電気的に接続され、他方の電位は、クロック信号ＣＬＫ２に従い変化する。クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１と逆位相である。このとき、電圧変換ブロック１０＿Ｌは、第２の電圧変換ブロックに相当する。
例えば、図１（Ａ）及び図１（Ｂ）では、容量素子１２＿２の一対の電極の他方にクロック信号ＣＬＫ２が入力される。さらに、容量素子１２＿ｌ（ｌは４以上Ｎ以下の偶数）の一対の電極の他方は、容量素子１２＿ｌ−２の一対の電極の一方に電気的に接続される。
また、図２（Ａ）及び図２（Ｂ）では、容量素子１２＿Ｌの一対の電極の他方にクロック信号ＣＬＫ２が入力される。
なお、「信号に従い電位が変化する」とは、「信号が直接入力されることで電位が該信号の電位に変化する場合」のみに限定されない。例えば、「信号に従いトランジスタがオン状態になることにより、電位が変化する場合」や、「容量結合により、信号の変化に合わせて電位が変化する場合」なども「信号に従い電位が変化する」に含まれる。
出力制御トランジスタ１３のソース及びドレインの一方は、電圧変換ブロック１０＿Ｎが有する変換制御トランジスタ１１＿Ｎのソース及びドレインの他方に電気的に接続される。さらに、出力制御トランジスタ１３のゲートは、出力制御トランジスタ１３のソース及びドレインの他方に電気的に接続されているが、これに限定されず、例えば信号を入力してもよい。
容量１４は、電圧変換回路の出力電位を保持するための容量である。例えば、出力電位を出力する配線と他の配線の間に生じる寄生容量を用いて容量１４を構成してもよい。また、別途容量素子を設けることにより容量１４を形成してもよい。
さらに、電圧変換ブロック１０＿１乃至電圧変換ブロック１０＿Ｎの少なくとも一つは、変換制御トランジスタ（変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｎの少なくとも一つ）のバックゲートが、他の電圧変換ブロックが有する変換制御トランジスタのソース及びドレインの他方、又は出力制御トランジスタ１３のソース及びドレインの他方に電気的に接続される。なお、これに限定されず、変換制御トランジスタ（変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｎの少なくとも一つ）のバックゲートが、他の電圧変換ブロックが有する変換制御トランジスタのソース及びドレインの一方、又は出力制御トランジスタ１３のソース及びドレインの一方に電気的に接続される。
例えば、図１（Ａ）、図２（Ａ）では、変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｎのバックゲートのそれぞれが出力制御トランジスタ１３のソース及びドレインの他方に電気的に接続される。さらに、出力制御トランジスタ１３のバックゲートも出力制御トランジスタ１３のソース及びドレインの他方に電気的に接続される。
また、図１（Ｂ）、図２（Ｂ）では、変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｎのバックゲートのそれぞれが変換制御トランジスタ１１＿１のソース及びドレインの一方に電気的に接続される。さらに、出力制御トランジスタ１３のバックゲートも変換制御トランジスタ１１＿１のソース及びドレインの一方に電気的に接続される。
なお、これに限定されず、例えば図３（Ａ）に示すように、図１（Ａ）の変換制御トランジスタ１１＿Ｘのバックゲートを変換制御トランジスタ１１＿Ｘのソース及びドレインの他方に電気的に接続してもよい。このとき、出力制御トランジスタ１３のバックゲートは、出力制御トランジスタ１３のソース及びドレインの他方に電気的に接続される。
また、図３（Ｂ）に示すように、図１（Ｂ）の変換制御トランジスタ１１＿Ｘのバックゲートを変換制御トランジスタ１１＿Ｘのソース及びドレインの一方に電気的に接続してもよい。このとき、出力制御トランジスタ１３のバックゲートは、出力制御トランジスタ１３のソース及びドレインの一方に電気的に接続される。
また、図３（Ｃ）に示すように、図２（Ａ）の変換制御トランジスタ１１＿Ｘのバックゲートを変換制御トランジスタ１１＿Ｘのソース及びドレインの他方に電気的に接続してもよい。このとき、出力制御トランジスタ１３のバックゲートは、出力制御トランジスタ１３のソース及びドレインの他方に電気的に接続される。なお、これに限定されず、図２（Ｂ）の変換制御トランジスタ１１＿Ｘのバックゲートを変換制御トランジスタ１１＿Ｘのソース及びドレインの一方に電気的に接続してもよい。
変換制御トランジスタのバックゲートに電位を与えることにより、バックチャネルに対するドレイン電位の影響を抑制できるため、該トランジスタのバックチャネル側の電流を制御できる。さらに、トランジスタのしきい値電圧を制御できる。さらに、変換制御トランジスタのバックゲートに与える電位として電圧変換回路により生成する電位を用いることにより、別途外部から電位を供給する必要がないため、配線の増加を抑制できる。
変換制御トランジスタとしては、１４族の元素（シリコンなど）を含むトランジスタを適用できる。また、例えばオフ電流の低いトランジスタを適用してもよい。オフ電流の低いトランジスタとしては、例えばシリコンよりもバンドギャップの広い酸化物半導体を含むチャネル形成領域を有し、該チャネル形成領域が実質的にｉ型であるトランジスタを適用できる。例えば、水素又は水などの不純物を可能な限り除去し、酸素を供給して酸素欠損を可能な限り減らすことにより、上記酸化物半導体を含むトランジスタを作製できる。このとき、チャネル形成領域において、二次イオン質量分析法（ＳＩＭＳともいう）の測定値でドナー不純物といわれる水素の量を１×１０１９／ｃｍ３以下、好ましくは１×１０１８／ｃｍ３以下に低減することが好ましい。
上記酸化物半導体を含むトランジスタは、バンドギャップが広いため熱励起によるリーク電流が少ない。さらに、正孔の有効質量が１０以上と重く、トンネル障壁の高さが２．８ｅＶ以上と高い。これにより、トンネル電流が少ない。さらに、半導体層中のキャリアが極めて少ない。よって、オフ電流を低くできる。例えば、オフ電流は、２５℃でチャネル幅１μｍあたり１×１０−１９Ａ（１００ｚＡ）以下である。より好ましくは１×１０−２２Ａ（１００ｙＡ）以下である。トランジスタのオフ電流は、低ければ低いほどよいが、トランジスタのオフ電流の下限値は、約１×１０−３０Ａ／μｍであると見積もられる。
上記酸化物半導体としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金属酸化物、又はＩｎ−Ｇａ−Ｚｎ系金属酸化物などを適用できる。
また、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａの一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。上記他の金属元素としては、例えばガリウムよりも多くの酸素原子と結合が可能な金属元素を用いればよく、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫のいずれか一つ又は複数の元素を用いればよい。また、上記他の金属元素としては、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムのいずれか一つ又は複数の元素を用いればよい。これらの金属元素は、スタビライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導体として機能することが可能な量である。ガリウムよりも多くの酸素原子と結合が可能な金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中の酸素欠陥を少なくできる。
ここで、上記オフ電流の低いトランジスタとしてインジウム、亜鉛、及びガリウムを含む酸化物半導体でチャネル形成領域を形成したトランジスタのオフ電流の値について説明する。
一例として、トランジスタのチャネル幅Ｗを１ｍ（１００００００μｍ）、チャネル長Ｌを３μｍとし、温度を１５０℃、１２５℃、８５℃、２７℃と変化させた際のチャネル幅Ｗが１μｍあたりのオフ電流値から見積もったアレニウスプロットを図４に示す。
図４では、例えば２７℃のとき、チャネル幅Ｗが１μｍあたりのトランジスタのオフ電流は１×１０−２５Ａ以下である。図４により、インジウム、亜鉛、及びガリウムを含む酸化物半導体のチャネル形成領域を有するトランジスタでは、オフ電流が極めて小さいことがわかる。
以下では、トランジスタに適用可能な酸化物半導体層の構造について説明する。
酸化物半導体層は、単結晶酸化物半導体層と非単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、非晶質酸化物半導体層、微結晶酸化物半導体層、多結晶酸化物半導体層、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体層は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体層である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体層が典型である。
微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体層よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層構造であってもよい。
なお、上記オフ電流の低いトランジスタを出力制御トランジスタ１３に用いてもよい。
次に、本実施の形態に係る電圧変換回路の駆動方法例として、図１（Ａ）に示す電圧変換回路の駆動方法例について、図５を参照して説明する。ここでは、一例として、変換制御トランジスタ１１＿１のソース及びドレインの一方に０Ｖが与えられるとする。また、変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｎを、ｎチャネル型の上記オフ電流の低いトランジスタとして説明する。
まず期間Ｔ１では、図５（Ａ）に示すように、クロック信号ＣＬＫ１がハイレベル（Ｈ）になり、クロック信号ＣＬＫ２がローレベル（Ｌ）になる。
このとき、変換制御トランジスタ１１＿Ｍ及び出力制御トランジスタ１３がオン状態になり、変換制御トランジスタ１１＿Ｍのソース及びドレインの他方の電位が、最大でＶｄ１１＿Ｍ（変換制御トランジスタ１１＿Ｍのソース及びドレインの一方の電位）＋Ｖｔｈ１１＿Ｍ（変換制御トランジスタ１１＿Ｍのしきい値電圧）まで変化すると変換制御トランジスタ１１＿Ｍはオフ状態になる。また、変換制御トランジスタ１１＿Ｌはオフ状態である。
次に、期間Ｔ２では、図５（Ｂ）に示すようにクロック信号ＣＬＫ１がローレベル（Ｌ）になり、クロック信号ＣＬＫ２がハイレベル（Ｈ）になる。
このとき、変換制御トランジスタ１１＿Ｍ及び出力制御トランジスタ１３がオフ状態になり、クロック信号ＣＬＫ１のハイレベルからローレベルへの変化に従い、変換制御トランジスタ１１＿Ｍのソース及びドレインの他方の電位が、最小でＶｄ１１＿Ｍ＋Ｖｔｈ１１＿Ｍ−ＶＨ（クロック信号ＣＬＫ１のハイレベルの電位）まで下がる。また、このとき変換制御トランジスタ１１＿Ｌがオン状態になり、変換制御トランジスタ１１＿Ｌのソース及びドレインの他方の電位が、最大でＶｄ１１＿Ｌ（変換制御トランジスタ１１＿Ｌのソース及びドレインの一方の電位）＋Ｖｔｈ１１＿Ｌ（変換制御トランジスタ１１＿Ｌのしきい値電圧）まで変化すると変換制御トランジスタ１１＿Ｌはオフ状態になる。よって、変換制御トランジスタ１１＿Ｌのソース及びドレインの他方の電位は、入力電位よりも低い電位に変換される。
なお、例えば図１（Ｂ）に示す電圧変換回路では、図１（Ａ）に示す電圧変換回路とは逆に、クロック信号ＣＬＫ１及びクロック信号ＣＬＫ２に従って、変換制御トランジスタ１１＿Ｌのソース及びドレインの他方の電位は、入力電位よりも高い電位に変換される。
また、電圧変換回路に対するクロック信号ＣＬＫ１及びクロック信号ＣＬＫ２の供給を停止した期間Ｔ＿ＣＬＫＯＦＦでは、図５（Ｃ）に示すように、変換制御トランジスタ１１＿Ｍ、変換制御トランジスタ１１＿Ｌ、及び出力制御トランジスタ１３がオフ状態になる。変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｎとしてオフ電流の低いトランジスタを用いる場合、変換制御トランジスタ１１＿Ｍ、変換制御トランジスタ１１＿Ｌ、及び出力制御トランジスタ１３はオフ電流が低いため、電圧変換回路により生成した電位が一定期間保持される。よって、電圧変換回路に対するクロック信号ＣＬＫ１及びクロック信号ＣＬＫ２の供給を停止できる期間を長くすることができるため、消費電力を低減できる。
以上が図１（Ａ）に示す電圧変換回路の駆動方法例である。
なお、本実施の形態に係る電圧変換回路の構成は、上記に限定されない。
例えば、上記電圧変換回路の出力制御トランジスタ１３のソース及びドレインの一方を、電圧変換ブロック１０＿Ｈ（Ｈは１以上Ｎ−１以下のいずれか一の自然数）が有する変換制御トランジスタ１１＿Ｈのソース及びドレインの他方に電気的に接続してもよい。このとき、電圧変換ブロック１０＿Ｈが有する変換制御トランジスタ１１＿Ｈのバックゲートを、電圧変換ブロック１０＿Ｉ（ＩはＨ＋１以上Ｎ以下のいずれか一の自然数）が有する変換制御トランジスタ１１＿Ｉのソース及びドレインの他方に電気的に接続する。これにより、変換制御トランジスタ１１＿Ｈのバックゲートの電位を、変換制御トランジスタ１１＿Ｈのソース及びドレインの他方の電位よりも低くできる。
例えば、変換制御トランジスタ１１＿Ｈとして上記オフ電流の低いｎチャネル型トランジスタを用いた場合、変換制御トランジスタ１１＿Ｈのバックゲートの電位を、変換制御トランジスタ１１＿Ｈのソース及びドレインの他方の電位よりも低くすることにより、しきい値電圧を正方向にシフトさせることができる。よって、例えば劣化などにより変換制御トランジスタ１１＿Ｈのしきい値電圧が負の値にシフトすることを抑制できる。
例えば、図６（Ａ）及び図６（Ｂ）に示す電圧変換回路の構成は、ＨがＮ−２、ＩがＮの場合の構成であり、出力制御トランジスタ１３のソース及びドレインの一方が、変換制御トランジスタ１１＿Ｎ−２のソース及びドレインの他方に電気的に接続される。さらに、変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｎのバックゲートのそれぞれが、変換制御トランジスタ１１＿Ｎのソース及びドレインの他方に電気的に接続される。これにより、変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｎのバックゲートのそれぞれの電位を、変換制御トランジスタ１１＿Ｎ−２のソース及びドレインの他方の電位よりも低くできる。
また、トランジスタ１５及び容量素子１６をさらに設けてもよい。このとき、トランジスタ１５のゲートを、電圧変換ブロック１０＿Ｐ（Ｐは１乃至Ｎ−３のいずれか一の自然数）が有する変換制御トランジスタ１１＿Ｐのソース及びドレインの他方に電気的に接続する。さらに、出力制御トランジスタ１３のソース及びドレインの一方を、電圧変換ブロック１０＿Ｑ（ＱはＰ＋１乃至Ｎ−２のいずれか一の自然数）が有する変換制御トランジスタ１１＿Ｑのソース及びドレインの他方に電気的に接続する。さらに、トランジスタ１５のソース及びドレインの一方を、電圧変換ブロック１０＿Ｒ（ＲはＱ＋１乃至Ｎ−１のいずれか一の自然数）が有する変換制御トランジスタ１１＿Ｒのソース及びドレインの他方に電気的に接続する。さらに、容量素子１６の一対の電極の一方を、トランジスタ１５のソース及びドレインの他方に電気的に接続し、他方には電位を与える。容量素子１６の容量値は、容量素子１２＿１乃至容量素子１２＿Ｎの容量値のそれぞれよりも大きいことが好ましい。
変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｐとしては、上記オフ電流の低いトランジスタよりもオフ電流の高いトランジスタ（例えばチャネル形成領域がシリコンであるトランジスタなど）を適用することが好ましい。さらに、変換制御トランジスタ１１＿Ｐ＋１乃至変換制御トランジスタ１１＿Ｎとして上記オフ電流の低いトランジスタを適用することが好ましい。
上記構成で変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿ＮがＮチャネル型トランジスタであり、トランジスタ１５がＰチャネル型トランジスタであるとする。このとき、電圧変換回路に対してクロック信号ＣＬＫ１及びクロック信号ＣＬＫ２が供給される間、トランジスタ１５は、ゲートとソースの間にしきい値電圧よりも高い電圧が印加されるためオフ状態になる。このとき、トランジスタ１５をオフ状態にできるように、Ｐの値及びＲの値を設定しておく。また、容量素子１２＿Ｐ及び容量素子１２＿Ｒの容量値を他の容量素子と異なる値にしてもよい。
また、上記構成で電圧変換回路に対するクロック信号ＣＬＫ１及びクロック信号ＣＬＫ２の供給を停止させた場合、変換制御トランジスタ１１＿１乃至変換制御トランジスタ１１＿Ｐのそれぞれのオフ電流により、変換制御トランジスタ１１＿Ｐのソース及びドレインの他方の電位が徐々に上昇する。このときトランジスタ１５は、ゲートとソースの間の電圧がしきい値電圧未満になるとオン状態になり、容量素子１６により、変換制御トランジスタ１１＿Ｒのソース及びドレインの他方の電位が保持される。
上記構成にすることにより、クロック信号の供給期間では、容量素子１６と変換制御トランジスタ１１＿Ｒとを導通状態にさせないことで容量素子１６による遅延を抑制し、クロック信号の停止期間では、容量素子１６と変換制御トランジスタ１１＿Ｒとを導通状態して、容量素子１６により変換制御トランジスタ１１＿Ｒのソース及びドレインの他方の電位の保持期間を長くできる。なお、トランジスタ１５がオン状態になったとき、容量素子１６による電圧降下が起こるため、少なくとも電圧降下の分だけ、変換制御トランジスタ１１＿Ｒのソース及びドレインの他方の電位が所望の電位よりも高くなるように設計しておくことが好ましい。
例えば、図７（Ａ）に示す電圧変換回路は、図６（Ａ）に示す電圧変換回路にトランジスタ１５及び容量素子１６をさらに設けた構成であり、図７（Ｂ）に示す電圧変換回路は、図６（Ｂ）に示す電圧変換回路にトランジスタ１５及び容量素子１６をさらに設けた構成である。
トランジスタ１５のゲートは、変換制御トランジスタ１１＿２のソース及びドレインの他方に電気的に接続される。さらに、出力制御トランジスタ１３のソース及びドレインの一方を、変換制御トランジスタ１１＿Ｎ−２のソース及びドレインの他方に電気的に接続される。さらに、トランジスタ１５のソース及びドレインの一方は、変換制御トランジスタ１１＿Ｎ−１のソース及びドレインの他方に電気的に接続される。
上記構成にすることにより、クロック信号の供給期間では、容量素子１６と変換制御トランジスタ１１＿Ｎ−１とを導通状態にさせないことで容量素子１６による遅延を抑制し、クロック信号の停止期間では、容量素子１６と変換制御トランジスタ１１＿Ｎ−１とを導通状態して、容量素子１６により変換制御トランジスタ１１＿Ｎ−１のソース及びドレインの他方の電位の保持期間を長くできる。
図１乃至図７を参照して説明したように、本実施の形態に係る電圧変換回路の一例では、電圧変換ブロックが有する変換制御トランジスタのバックゲートに電圧変換回路により生成される電位を供給する。上記トランジスタのバックゲートを浮遊状態にしないことにより、バックチャネル側に流れる電流を制御し、トランジスタの電気特性の変動を抑制できる。
また、本実施の形態に係る電圧変換回路の一例では、電圧変換ブロックが有するトランジスタとして、オフ電流の低いトランジスタを用いる。オフ電流の低いトランジスタを用いて出力電位の保持を制御することにより、例えば電圧変換回路に対するクロック信号の供給を停止させた場合の出力電位の変動を抑制できる。さらに、オフ電流の低いトランジスタを用いることにより、クロック信号の供給の停止が可能な期間を増やし、消費電力を低減できる。
（実施の形態２）
本実施の形態では、実施の形態１に係る電圧変換回路を用いた電源回路を備える半導体装置の例について説明する。
本実施の形態に係る半導体装置の例について図８及び図９を参照して説明する。
図８に示す半導体装置は、ＣＰＵコア５０１と、マスターコントローラ５０２と、パワースイッチ５０３と、オシレータ５０４と、電源回路５０５と、バッファ（ＢＵＦともいう）５０６と、を有する。
ＣＰＵコア５０１には、電源電圧ＶＤＤが供給され、且つマスターコントローラ５０２から制御信号が入力される。
制御信号としては、例えばマスターコントローラ５０２により出力される書き込み制御信号ＣＰＵ＿ＷＥ０がレベルシフタ（ＬＳともいう）５１２により変換された書き込み制御信号ＣＰＵ＿ＷＥが入力される。なお、これに限定されず、制御信号としては、半導体装置内の電源供給の制御信号、データ信号に基づく命令を実行する際に各回路ブロックを駆動させるための制御信号なども含む。
ＣＰＵコア５０１は、マスターコントローラ５０２からの制御信号に基づき、演算処理を実行することにより各種動作を行う。
例えば、ＣＰＵコア５０１は、ＣＰＵコア５０１に対する電源電圧ＶＤＤ＿ＩＮの供給を制御する機能を有する。電源電圧ＶＤＤ＿ＩＮの供給は、例えばパワーコントローラ５２１によりパワースイッチ５０３をオン状態又はオフ状態にすることにより制御される。
また、ＣＰＵコア５０１は、オシレータ５０４を停止させるか否かを制御する機能を有する。オシレータ５０４は、例えばＣＰＵコア５０１から入力されるイネーブル信号ＥＮにより制御される。
また、ＣＰＵコア５０１は、レジスタ５１１に電源回路５０５により生成される電源電位ＶＤＤ＿ＣＰ１を供給するか電源電位ＶＤＤ＿ＣＰ２を供給するかを制御する機能を有する。例えば、ＣＰＵコア５０１は、選択回路であるマルチプレクサ（ＭＵＸともいう）５１４に制御信号を入力することにより、電源電位ＶＤＤ＿ＣＰ１を供給するか電源電位ＶＤＤ＿ＣＰ２を供給するかを制御する。
さらに、ＣＰＵコア５０１は、レジスタ５１１を有する。
マスターコントローラ５０２は、パワースイッチ５０３を制御する機能を有するパワーコントローラ５２１と、ＣＰＵコア５０１を制御する機能を有するＣＰＵコントローラ５２２と、を有する。
マスターコントローラ５０２は、ＣＰＵコア５０１の命令信号に従い、ＣＰＵコア５０１を制御する制御信号、パワースイッチ５０３を制御する制御信号、オシレータ５０４を制御する制御信号などを生成する機能を有する。
例えば、パワーコントローラ５２１は、パワースイッチ５０３を制御する制御信号ＰＳＷ＿ＯＮ、制御信号ＰＳＷ＿ＯＦＦを生成する機能を有する。
また、ＣＰＵコントローラ５２２は、レジスタ５１１に対する書き込みを制御する書き込み制御信号ＣＰＵ＿ＷＥ０、ＣＰＵコア５０１の演算処理を制御する制御信号などを生成する機能を有する。
なお、ＣＰＵコントローラ５２２は、割り込み信号により電源電圧ＶＤＤ＿ＩＮの供給が制御される。
パワースイッチ５０３は、制御信号ＬＳ＿ＰＳＷＯＮにより、パワースイッチ５０３をオン状態にするか否かが制御される。制御信号ＬＳ＿ＰＳＷＯＮは、パワーコントローラ５２１により出力される制御信号ＰＳＷ＿ＯＮがレベルシフタ５１３により変換された信号である。さらに、パワースイッチ５０３は、パワーコントローラ５２１により出力される制御信号ＰＳＷ＿ＯＦＦにより、パワースイッチ５０３をオフ状態にするか否かが制御される。
パワースイッチ５０３は、外部から入力される電源電圧ＶＤＤを出力するか否かを制御する機能を有する。なお、パワースイッチ５０３により出力された電源電圧を元に別の値の電源電圧を生成し、電源電圧ＶＤＤとしてＣＰＵコア５０１及びマスターコントローラ５０２に供給してもよい。
オシレータ５０４は、クロック信号ＣＬＫを生成して出力する機能を有する。さらに、オシレータ５０４は、ＣＰＵコントローラ５２２により、クロック信号ＣＬＫを生成するか否かが制御される。
電源回路５０５は、クロック信号ＣＬＫに従い、電源電位ＶＤＤ＿ＣＰ１及び電源電位ＶＤＤ＿ＣＰ２を生成する機能を有する。
電源回路５０５により生成された電源電位ＶＤＤ＿ＣＰ１及び電源電位ＶＤＤ＿ＣＰ２は、マルチプレクサ５１４によりレジスタ５１１が有するトランジスタのバックゲートに電源電位ＢＧとして供給される。このとき、ＣＰＵコア５０１により、マルチプレクサ５１４から電源電位ＶＤＤ＿ＣＰ１を出力するか、電源電位ＶＤＤ＿ＣＰ２を出力するかが制御される。
バッファ５０６は、ＣＰＵコア５０１と、データバス、アドレスバス、及びコントロールバスとの信号の入出力を制御する機能を有する。例えばＣＰＵコア５０１とデータバスとの間では、データ信号の入出力が行われ、ＣＰＵコア５０１とアドレスバスとの間では、アドレス信号の入出力が行われ、ＣＰＵコア５０１とコントロールバスとの間では、制御信号の入出力が行われる。
さらに、電源回路５０５の構成例について図９を参照して説明する。
図９に示す電源回路５０５は、電圧変換回路５５１と、電圧変換回路５５２と、レベルシフタ５５３と、レベルシフタ５５４と、を有する。
電圧変換回路５５１には、電源電位ＶＳＳ、クロック信号ＣＬＫ１、及びクロック信号ＣＬＫ１の反転クロック信号ＣＬＫ１Ｂが供給される。電圧変換回路５５１は、クロック信号ＣＬＫ１及び反転クロック信号ＣＬＫ１Ｂに従い、電源電位ＶＳＳを変換して負電位である電源電位ＶＤＤ＿ＣＰ１を生成して出力する機能を有する。
電圧変換回路５５１としては、負電位の生成が可能な電圧変換回路（例えば図１（Ａ）、図２（Ａ）、図３（Ａ）、及び図３（Ｃ）に示す電圧変換回路）を適用できる。
電圧変換回路５５２には、電源電位ＶＣＰ２、クロック信号ＣＬＫ２、及びクロック信号ＣＬＫ２の反転クロック信号ＣＬＫ２Ｂが供給される。電圧変換回路５５２は、クロック信号ＣＬＫ２及び反転クロック信号ＣＬＫ２Ｂに従い、電源電位ＶＣＰ２を変換して正電位である電源電位ＶＤＤ＿ＣＰ２を生成して出力する機能を有する。
電圧変換回路５５２としては、正電位の生成が可能な電圧変換回路（例えば図１（Ｂ）、図２（Ｂ）、及び図３（Ｂ）に示す電圧変換回路）を適用できる。
レベルシフタ５５３には、電源電位ＶＳＳ、電源電位ＶＤＤ＿ＯＳＣ、及び電源電位ＶＣＰ１が供給され、オシレータ５０４からクロック信号ＣＬＫが供給される。電源電位ＶＤＤ＿ＯＳＣは、電源電位ＶＳＳよりも高い電位であり、電源電位ＶＣＰ１は、電源電位ＶＤＤ＿ＯＳＣよりも高い電位である。レベルシフタ５５３は、クロック信号ＣＬＫをハイレベルが電源電位ＶＤＤ＿ＯＳＣであるクロック信号に変換し、さらにハイレベルが電源電位ＶＤＤ＿ＯＳＣであるクロック信号を、ハイレベルが電源電位ＶＣＰ１であるクロック信号に変換してクロック信号ＣＬＫ１を生成する機能を有する。なお、反転クロック信号ＣＬＫ１Ｂは、例えばインバータを用いて、ハイレベルが電源電位ＶＣＰ１であるクロック信号ＣＬＫ１を反転させることにより生成される。
レベルシフタ５５４には、電源電位ＶＳＳ、電源電位ＶＤＤ＿ＯＳＣ、及び電源電位ＶＣＰ２が供給され、オシレータ５０４からクロック信号ＣＬＫが供給される。電源電位ＶＣＰ２は、電源電位ＶＤＤ＿ＯＳＣよりも高い電位である。レベルシフタ５５４は、クロック信号ＣＬＫをハイレベルが電源電位ＶＤＤ＿ＯＳＣであるクロック信号に変換し、さらにハイレベルが電源電位ＶＤＤ＿ＯＳＣであるクロック信号を、ハイレベルが電源電位ＶＣＰ２であるクロック信号に変換してクロック信号ＣＬＫ２を生成する機能を有する。なお、反転クロック信号ＣＬＫ２Ｂは、例えばインバータを用いて、ハイレベルが電源電位ＶＣＰ２であるクロック信号を反転させることにより生成される。
電圧変換回路５５１により生成された電源電位ＶＤＤ＿ＣＰ１、及び電圧変換回路５５２により生成された電源電位ＶＤＤ＿ＣＰ２は、マルチプレクサ５１４に入力される。
以上が電源回路５０５の構成例である。
次に、ＣＰＵコア５０１の例について、図１０を参照して説明する。
図１０に示すＣＰＵコア５０１は、デコード部６１４と、演算制御部６１６と、レジスタセット６２０と、演算ユニット６２２と、アドレスバッファ６２４と、を有する。
デコード部６１４には、命令レジスタ及び命令デコーダが設けられる。デコード部６１４は、入力された命令データのデコードを行い、命令内容を解析する機能を有する。
演算制御部６１６は、ステート生成部及びレジスタを有する。さらに、ステート生成部には、レジスタが設けられる。ステート生成部では、半導体装置の状態を設定するための信号を生成する。
レジスタセット６２０は、複数のレジスタを有する。複数のレジスタには、プログラムカウンタ、汎用レジスタ、及び演算レジスタとして機能するレジスタが含まれる。レジスタセット６２０は、演算処理に必要なデータを格納する機能を有する。
演算ユニット６２２は、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）６２３を有する。演算ユニット６２２は、演算制御部６１６からの入力される命令データに基づきＡＬＵ６２３を用いて演算処理を実行する機能を有する。なお、演算ユニット６２２にもレジスタを設けてもよい。
アドレスバッファ６２４は、レジスタを有する。アドレスバッファ６２４は、アドレス信号のアドレスに従い、レジスタセット６２０内のデータ信号の入出力を制御する機能を有する。
さらに、ＣＰＵコア５０１には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤが入力される。またＣＰＵコア５０１には、バス６４０を介して８ビットのデータが入力される。またＣＰＵコア５０１には、ＣＰＵ制御信号が入力される。
ＣＰＵコア５０１からは、１６ビットアドレスデータが出力される。またＣＰＵコア５０１からは、バス制御信号が出力される。
書き込み制御信号ＷＥ及び読み出し制御信号ＲＤは、演算制御部６１６、レジスタセット６２０、及びアドレスバッファ６２４に入力される。８ビットのデータは、バス６４０を介して、レジスタセット６２０及び演算ユニット６２２に入力される。演算制御信号は、演算制御部６１６に入力される。演算制御信号に基づき、演算ユニット６２２は演算処理を実行する。
１６ビットアドレスデータは、アドレスバッファ６２４から出力される。またバス制御信号は、演算制御部６１６から出力される。
ＣＰＵコア５０１の各回路は、バス６４０及びバス６４１を介して、データ信号、アドレス信号、演算制御信号の入出力を行うことができる。バス６４０としては、データバス、アドレスバス、コントロールバスが挙げられる。
ＣＰＵコア５０１に設けられた各レジスタは、データ処理の際にデータを一定期間保持する機能を有する。
さらに、各回路ブロックに適用可能なレジスタ（レジスタ５１１）の構成例について図１１を参照して説明する。
図１１（Ａ）に示すレジスタ５１１は、揮発性記憶回路６５１と、不揮発性記憶回路６５２と、セレクタ６５３と、を有する。
揮発性記憶回路６５１には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びデータ信号Ｄが入力される。揮発性記憶回路６５１は、クロック信号ＣＬＫに従って入力されるデータ信号Ｄのデータを保持し、データ信号Ｑとして出力する機能を有する。リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びデータ信号Ｄは、例えばＣＰＵコントローラ５２２及びバッファ５０６を介して入力される。
不揮発性記憶回路６５２には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、及びデータ信号が入力される。
不揮発性記憶回路６５２は、書き込み制御信号ＷＥに従って、入力されるデータ信号のデータを記憶し、読み出し制御信号ＲＤに従って、記憶されたデータをデータ信号として出力する機能を有する。
セレクタ６５３は、読み出し制御信号ＲＤに従って、データ信号Ｄ又は不揮発性記憶回路６５２から出力されるデータ信号を選択して、揮発性記憶回路６５１に入力する。
不揮発性記憶回路６５２には、トランジスタ６３１及び容量素子６３２が設けられている。
トランジスタ６３１は、Ｎチャネル型トランジスタであり、選択トランジスタとしての機能を有する。トランジスタ６３１のソース及びドレインの一方は、揮発性記憶回路６５１の出力端子に電気的に接続されている。さらに、トランジスタ６３１のバックゲートは、図９に示すマルチプレクサ５１４に電気的に接続される。トランジスタ６３１は、書き込み制御信号ＷＥに従って揮発性記憶回路６５１から出力されるデータ信号の保持を制御する機能を有する。
トランジスタ６３１としては、実施の形態１に示すオフ電流の低いトランジスタを用いることができる。
容量素子６３２の一対の電極の一方はトランジスタ６３１のソース及びドレインの他方に電気的に接続され、他方には電源電位ＶＳＳが供給される。容量素子６３２は、記憶するデータ信号のデータに基づく電荷を保持する機能を有する。トランジスタ６３１のオフ電流が非常に低いため、電源電圧の供給が停止しても容量素子６３２の電荷は保持され、データが保持される。
トランジスタ６３３は、ｐチャネル型トランジスタである。トランジスタ６３３のソース及びドレインの一方には電源電位ＶＤＤが供給され、ゲートには、読み出し制御信号ＲＤが入力される。
トランジスタ６３４は、ｎチャネル型トランジスタである。トランジスタ６３４のソース及びドレインの一方は、トランジスタ６３３のソース及びドレインの他方に電気的に接続されており、ゲートには、読み出し制御信号ＲＤが入力される。
トランジスタ６３５は、ｎチャネル型トランジスタである。トランジスタ６３５のソース及びドレインの一方は、トランジスタ６３４のソース及びドレインの他方に電気的に接続されており、ソース及びドレインの他方には、電源電位ＶＳＳが供給される。
インバータ６３６の入力端子は、トランジスタ６３３のソース及びドレインの他方に電気的に接続されている。また、インバータ６３６の出力端子は、セレクタ６５３の入力端子に電気的に接続される。
容量素子６３７の一対の電極の一方はインバータ６３６の入力端子に電気的に接続され、他方には電源電位ＶＳＳが供給される。容量素子６３７は、インバータ６３６に入力されるデータ信号のデータに基づく電荷を保持する機能を有する。
なお、上記に限定されず、例えば相変化型メモリ（ＰＲＡＭともいう）、抵抗変化型メモリ（ＲｅＲＡＭともいう）、磁気抵抗型メモリ（ＭＲＡＭともいう）などを用いて不揮発性記憶回路６５２を構成してもよい。例えば、ＭＲＡＭとしては磁気トンネル接合素子（ＭＴＪ素子ともいう）を用いたＭＲＡＭを適用できる。
次に、図１１（Ａ）に示すレジスタ５１１の駆動方法例について説明する。
まず、通常動作期間において、電源電圧、リセット信号ＲＳＴ、クロック信号ＣＬＫは、レジスタ５１１に供給された状態である。このとき、セレクタ６５３は、データ信号Ｄのデータを揮発性記憶回路６５１に出力する。揮発性記憶回路６５１は、クロック信号ＣＬＫに従って入力されたデータ信号Ｄのデータを保持する。このとき、読み出し制御信号ＲＤによりトランジスタ６３３がオン状態になり、トランジスタ６３４がオフ状態になる。
次に、電源電圧を停止する直前のバックアップ期間において、書き込み制御信号ＷＥのパルスに従って、トランジスタ６３１がオン状態になり、不揮発性記憶回路６５２にデータ信号Ｄのデータが記憶され、トランジスタ６３１がオフ状態になる。その後レジスタに対するクロック信号ＣＬＫの供給を停止させ、さらにその後レジスタに対するリセット信号ＲＳＴの供給を停止させる。なお、トランジスタ６３１がオン状態のとき、マルチプレクサ５１４により、トランジスタ６３１のバックゲートに正電位である電源電位ＶＤＤ＿ＣＰ２を供給する。このとき、読み出し制御信号ＲＤによりトランジスタ６３３がオン状態になり、トランジスタ６３４がオフ状態になる。
次に、電源停止期間において、レジスタ５１１に対する電源電圧の供給を停止させる。このとき、不揮発性記憶回路６５２のトランジスタ６３１のオフ電流が低いため、記憶されたデータが保持される。なお、電源電位ＶＤＤの代わりに接地電位ＧＮＤを供給することにより、電源電圧の供給を停止するとみなすこともできる。なお、トランジスタ６３１がオフ状態のとき、マルチプレクサ５１４により、トランジスタ６３１のバックゲートに負電源電位である電源電位ＶＤＤ＿ＣＰ１を供給してトランジスタ６３１のオフ状態を維持する。
次に、通常動作期間に戻る直前のリカバリー期間において、レジスタ５１１に対する電源電圧の供給を再開させ、その後クロック信号ＣＬＫの供給を再開させ、さらにその後リセット信号ＲＳＴの供給を再開させる。このとき、クロック信号ＣＬＫが供給される配線を電源電位ＶＤＤにしておき、その後クロック信号ＣＬＫの供給を再開させる。さらに、読み出し制御信号ＲＤのパルスに従ってトランジスタ６３３がオフ状態になり、トランジスタ６３４がオン状態になり、不揮発性記憶回路６５２に記憶された値のデータ信号がセレクタ６５３に出力される。セレクタ６５３は、読み出し制御信号ＲＤのパルスに従って上記データ信号を揮発性記憶回路６５１に出力する。これにより、電源停止期間の直前の状態に揮発性記憶回路６５１を復帰させることができる。
その後、通常動作期間において、再び揮発性記憶回路６５１の通常動作を行う。
以上が図１１（Ａ）に示すレジスタ５１１の駆動方法例である。
なお、レジスタ５１１は、図１１（Ａ）に示す構成に限定されない。
例えば、図１１（Ｂ）に示すレジスタ５１１は、図１１（Ａ）に示すレジスタ５１１の構成と比較してトランジスタ６３３、トランジスタ６３４、インバータ６３６、容量素子６３７が無く、セレクタ６５４を有する構成である。図１１（Ａ）に示すレジスタ５１１と同じ部分については、図１１（Ａ）に示すレジスタ５１１の説明を適宜援用する。
このとき、トランジスタ６３５のソース及びドレインの一方は、セレクタ６５３の入力端子に電気的に接続される。
また、セレクタ６５４は、書き込み制御信号ＷＥ２に従って、データとなる電源電位ＶＳＳ又は揮発性記憶回路６５１から出力されるデータ信号を選択して、不揮発性記憶回路６５２に入力する。
次に、図１１（Ｂ）に示すレジスタ５１１の駆動方法例について説明する。
まず、通常動作期間において、電源電圧、リセット信号ＲＳＴ、クロック信号ＣＬＫは、レジスタに供給された状態である。このとき、セレクタ６５３は、データ信号Ｄのデータを揮発性記憶回路６５１に出力する。揮発性記憶回路６５１は、クロック信号ＣＬＫに従って入力されたデータ信号Ｄのデータを保持する。また、書き込み制御信号ＷＥ２に従いセレクタ６５４は、電源電位ＶＳＳを不揮発性記憶回路６５２に出力する。不揮発性記憶回路６５２では、書き込み制御信号ＷＥのパルスに従いトランジスタ６３１がオン状態になり、不揮発性記憶回路６５２に電源電位ＶＳＳがデータとして記憶される。
次に、電源電圧を停止する直前のバックアップ期間において、書き込み制御信号ＷＥ２に従いセレクタ６５４により、電源電位ＶＳＳの供給の代わりに揮発性記憶回路６５１の出力端子とトランジスタ６３１のソース及びドレインの一方が導通状態になる。さらに、書き込み制御信号ＷＥのパルスに従いトランジスタ６３１がオン状態になり、不揮発性記憶回路６５２にデータ信号Ｄのデータが記憶され、トランジスタ６３１がオフ状態になる。このとき、データ信号Ｄの電位が電源電位ＶＤＤと同じ値のときのみ、不揮発性記憶回路６５２のデータが書き換わる。さらに、レジスタに対するクロック信号ＣＬＫの供給を停止させ、レジスタ５１１に対するリセット信号ＲＳＴの供給を停止させる。なお、トランジスタ６３１がオン状態のとき、マルチプレクサ５１４により、トランジスタ６３１のバックゲートに正電位である電源電位ＶＤＤ＿ＣＰ２を供給する。
次に、電源停止期間において、レジスタ５１１に対する電源電圧の供給を停止させる。このとき、不揮発性記憶回路６５２において、トランジスタ６３１のオフ電流が低いため、データの値が保持される。なお、電源電位ＶＤＤの代わりに接地電位ＧＮＤを供給することにより、電源電圧の供給を停止させるとみなすこともできる。なお、マルチプレクサ５１４により、トランジスタ６３１がオフ状態のとき、トランジスタ６３１のバックゲートに負電源電位である電源電位ＶＤＤ＿ＣＰ１を供給してトランジスタのオフ状態を維持する。
次に、通常動作期間に戻る直前のリカバリー期間において、レジスタ５１１に対する電源電圧の供給を再開し、その後クロック信号ＣＬＫの供給を再開させ、さらにその後リセット信号ＲＳＴの供給を再開させる。このとき、クロック信号ＣＬＫが供給される配線を電源電位ＶＤＤにしておき、その後クロック信号ＣＬＫの供給を再開させ。セレクタ６５３は、読み出し制御信号ＲＤのパルスに従って不揮発性記憶回路６５２の記憶されたデータに応じた値のデータ信号を揮発性記憶回路６５１に出力する。これにより、電源停止期間の直前の状態に揮発性記憶回路６５１を復帰させることができる。
その後、通常動作期間において、再び揮発性記憶回路６５１の通常動作を行う。
以上が図１１（Ｂ）に示すレジスタ５１１の駆動方法例である。
図１１（Ｂ）に示す構成にすることにより、バックアップ期間における電源電位ＶＳＳであるデータの書き込みを無くすことができるため、動作を速くできる。
次に、本実施の形態に係る半導体装置の構造例について図１２に示す。
図１２に示す半導体装置は、チャネル形成領域にシリコンを含むトランジスタ８０１と、チャネル形成領域に酸化物半導体を含むトランジスタ８０２を積層し、さらに、トランジスタ８０１とトランジスタ８０２の間に積層された複数の配線層を設けた構造である。
トランジスタ８０１は、埋め込み絶縁層を有する半導体基板に設けられる。トランジスタ８０１は、例えば図１１に示すトランジスタ６３５に相当する。また、変換制御トランジスタをトランジスタ８０１と同じ構造にしてもよい。
トランジスタ８０２は、絶縁層８２０に埋め込まれた導電層８２１ａと、導電層８２１ａの上に設けられた絶縁層８２２と、絶縁層８２２を挟んで導電層８２１ａに重畳する半導体層８２３と、半導体層８２３に電気的に接続する導電層８２４ａ及び導電層８２４ｂと、半導体層８２３、導電層８２４ａ、及び導電層８２４ｂの上に設けられた絶縁層８２５と、絶縁層８２５を挟んで半導体層８２３に重畳する導電層８２６と、導電層８２６の上に設けられた絶縁層８２７により構成される。
このとき、導電層８２１ａは、トランジスタ８０２のバックゲート電極としての機能を有する。絶縁層８２２は、トランジスタ８０２のゲート絶縁層としての機能を有する。半導体層８２３は、トランジスタ８０２のチャネル形成層としての機能を有する。導電層８２４ａ及び導電層８２４ｂは、トランジスタ８０２のソース電極又はドレイン電極としての機能を有する。絶縁層８２５は、トランジスタ８０２のゲート絶縁層としての機能を有する。導電層８２６は、トランジスタ８０２のゲート電極としての機能を有する。トランジスタ８０２は、例えば図１１に示すトランジスタ６３１に相当する。なお、変換制御トランジスタをトランジスタ８０２と同じ構造にしてもよい。
さらに、導電層８２４ａは、絶縁層８２２を貫通して設けられた開口部で、導電層８２１ａと同一の導電層により形成される導電層８２１ｂに電気的に接続され、導電層８２１ｂは、絶縁層８１１に埋め込まれた配線層８１２、配線層８１２の上に設けられた配線層８１３、配線層８１３の上に設けられた絶縁層８１４に埋め込まれた配線層８１５を介してトランジスタ８０１のゲート電極に電気的に接続される。このとき、例えば化学的機械研磨（ＣＭＰともいう）処理により絶縁層８２０の一部を除去することにより導電層８２１ａ及び導電層８２１ｂの表面を露出させる。
さらに、トランジスタ８０２の上層には、配線層８３０、配線層８３３が順に積層して設けられる。配線層８３０は、絶縁層８２５、絶縁層８２７、及び絶縁層８２７の上に設けられた絶縁層８２８に埋め込まれた配線層８２９により導電層８２４ｂに電気的に接続される。配線層８３３は、配線層８３０の上に設けられた絶縁層８３１に埋め込まれた配線層８３２により配線層８３０に電気的に接続される。
さらに、各構成要素について説明する。なお、各層を積層構造にしてもよい。
配線層８１２、配線層８１３、配線層８１５、配線層８２９、配線層８３０、配線層８３２、及び配線層８３３としては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、ルテニウム、又はスカンジウムなどの金属材料を含む層を適用できる。
絶縁層８１１、絶縁層８１４、絶縁層８２０、絶縁層８２２、絶縁層８２５、及び絶縁層８２７としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
なお、半導体層８２３を酸素が過飽和の状態とするため、半導体層８２３に接する絶縁層（例えば絶縁層８２２及び絶縁層８２５）は、過剰酸素を含む層を有することが好ましい。
過剰酸素を含む絶縁層は、プラズマＣＶＤ法やスパッタリング法における成膜条件を適宜設定して膜中に酸素を多く含ませた酸化シリコン膜や、酸化窒化シリコン膜を用いて形成する。また、イオン注入法やイオンドーピング法やプラズマ処理によって半導体層８２３及び上記半導体層８２３に接する絶縁層の少なくとも一つに酸素を添加してもよい。
さらに過剰酸素を含む絶縁層の外側に配置されるように、酸素、水素、又は水に対するブロッキング層を絶縁層８２２及び絶縁層８２７に設けることが好ましい。これにより、酸化物半導体層に含まれる酸素の外部への拡散と、外部から酸化物半導体層への水素、水などの侵入を防止できる。ブロッキング層としては、例えば窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層などを適用できる。
過剰酸素を含む絶縁層又はブロッキング層で半導体層８２３を包み込むことで、半導体層８２３において化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。
例えば、窒化シリコン層及び酸化窒化シリコン層の積層により絶縁層８２２を構成してもよい。
また、例えば酸化窒化シリコン層により絶縁層８２５を構成してもよい。
また、例えば窒化シリコン層及び酸化窒化シリコン層の積層により絶縁層８２７を構成してもよい。
また、例えば、形成ガスとしてテトラエチルオルトシリケート（ＴＥＯＳともいう）を用いてＣＶＤ法により形成した酸化シリコン層により絶縁層８１４及び絶縁層８２０を形成してもよい。これにより、絶縁層８１４及び絶縁層８２０の平坦性を高めることができる。
半導体層８２３としては、例えば酸化物半導体層を用いることができる。
酸化物半導体としては、実施の形態１に示す酸化物半導体を適用できる。
また、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１の原子比である第１の酸化物半導体層、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子比である第２の酸化物半導体層、及びＩｎ：Ｇａ：Ｚｎ＝１：１：１の原子比である第３の酸化物半導体層の積層により、半導体層８２３を構成してもよい。上記積層により半導体層８２３を構成することにより、例えばトランジスタ８０２を、半導体層８２３と接する絶縁層（絶縁層８２２及び絶縁層８２５）から離れた領域にチャネルが形成される埋め込みチャネル構造とすることができ、変動が抑制された良好な電気特性を有するトランジスタすることができる。
なお、水素又は水などの不純物を可能な限り除去し、酸素を供給して酸素欠損を可能な限り減らすことにより、上記酸化物半導体を含むトランジスタを作製できる。このとき、チャネル形成領域において、ドナー不純物といわれる水素の量を、二次イオン質量分析法（ＳＩＭＳともいう）の測定値で１×１０１９／ｃｍ３以下、好ましくは１×１０１８／ｃｍ３以下に低減することが好ましい。
例えば、酸化物半導体層に接する層として酸素を含む層を用い、また、加熱処理を行うことにより、酸化物半導体層を高純度化させることができる。
また、形成直後の酸化物半導体層は、化学量論的組成より酸素が多い過飽和の状態であることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を形成する場合、成膜ガスの酸素の占める割合が多い条件で形成することが好ましく、特に酸素雰囲気（例えば酸素ガス１００％）で成膜を行うことが好ましい。
また、スパッタリング装置において、成膜室内の残留水分は、少ないことが好ましい。このため、スパッタリング装置に吸着型の真空ポンプを用いることが好ましい。また、コールドトラップを用いてもよい。
また、酸化物半導体層の形成では、加熱処理を行うことが好ましい。このときの加熱処理の温度は、１５０℃以上基板の歪み点未満の温度、さらには、３００℃以上４５０℃以下であることが好ましい。なお、加熱処理を複数回行ってもよい。
上記加熱処理に用いられる加熱処理装置としては、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いてもよい。なお、これに限定されず、電気炉など、別の加熱処理装置を用いてもよい。
また、上記加熱処理を行った後、その加熱温度を維持しつつ、又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入するとよい。このとき、酸素ガス又はＮ２Ｏガスは、水及び水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度は、６Ｎ以上、好ましくは７Ｎ以上であると良い。すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度は、１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下であることが好ましい。この工程により、酸化物半導体層に酸素が供給され、酸化物半導体層中の酸素欠乏に起因する欠陥を低減できる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
なお、上記酸化物半導体を、ＣＡＡＣ−ＯＳとしてもよい。
例えば、スパッタリング法を用いてＣＡＡＣ−ＯＳである酸化物半導体層を形成できる。このとき、多結晶である酸化物半導体スパッタリング用ターゲットを用いてスパッタリングを行う。上記スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状又はペレット状のスパッタリング粒子として剥離することがある。このとき、結晶状態を維持したまま、上記スパッタリング粒子が基板に到達することにより、ＣＡＡＣ−ＯＳが形成される。
また、ＣＡＡＣ−ＯＳを形成するために、以下の条件を適用することが好ましい。
例えば、成膜時の不純物の混入を低減させてＣＡＡＣ−ＯＳを形成することにより、不純物による酸化物半導体の結晶状態の崩壊を抑制できる。例えば、スパッタリング装置の成膜室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素などの濃度）を低減することが好ましい。また、成膜ガス中の不純物濃度を低減することが好ましい。例えば、成膜ガスとして露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いることが好ましい。
また、成膜時の基板温度を高くすることにより、平板状のスパッタリング粒子が基板に到達したときに、スパッタリング粒子のマイグレーションが起こり、スパッタ粒子の平らな面がスパッタリング粒子を基板に付着させることができる。例えば、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として酸化物半導体膜を成膜することにより酸化物半導体層を形成する。
また、成膜ガス中の酸素割合を高くし、電力を最適化して成膜時のプラズマダメージを抑制させることが好ましい。例えば、成膜ガス中の酸素割合を、３０体積％以上、好ましくは１００体積％にすることが好ましい。
また、上記酸化物半導体において、シリコンなどの不純物濃度を２．５×１０２１ａｔｏｍ／ｃｍ３未満、好ましくは４．０×１０１９ａｔｏｍ／ｃｍ３未満、さらに好ましくは２．０×１０１８ａｔｏｍ／ｃｍ３未満にすることが好ましい。上記不純物濃度を低くすることにより、上記不純物によるＣＡＡＣ−ＯＳの阻害を防止できる。なお、上記不純物としては、シリコン以外にもチタン、ハフニウムなども挙げられる。
導電層８２１ａ、導電層８２１ｂ、及び導電層８２６としては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、ルテニウム、又はスカンジウムなどの金属材料を含む層を適用できる。
導電層８２４ａ及び導電層８２４ｂとしては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、ルテニウム、又はスカンジウムなどの金属材料を含む層を適用できる。また、導体としての機能を有し、光を透過する金属酸化物の層などを適用してもよい。例えば、酸化インジウム酸化亜鉛又はインジウム錫酸化物などを適用できる。
絶縁層８２８及び絶縁層８３１としては、例えば有機樹脂材料の層を適用できる。
図１２に示すように、本実施の形態に係る半導体装置の一例では、異なるトランジスタを積層させて構成することにより、回路面積を小さくできる。
以上が図１２に示す半導体装置の構造例の説明である。
図８乃至図１２を参照して説明したように、本実施の形態に係る半導体装置の一例では、実施の形態１に示す電圧変換回路を用いて電源回路を構成し、さらに、オシレータ、レジスタを有するＣＰＵコアを用いて半導体装置を構成する。さらに、ＣＰＵコアにより、上記レジスタのトランジスタのバックゲートに正電位又は負電位を供給するように制御する。これにより、レジスタに用いられるトランジスタの電気特性（例えば、しきい値電圧）の変動を抑制できる。
（実施の形態３）
本実施の形態では、本発明の一態様である半導体装置を用いた電子機器の例について、図１３を参照して説明する。
図１３（Ａ）に示す電子機器は、携帯型情報端末の一例である。
図１３（Ａ）に示す電子機器は、筐体１０１１と、筐体１０１１に設けられたパネル１０１２と、ボタン１０１３と、スピーカー１０１４と、を具備する。
なお、筐体１０１１に、外部機器に接続するための接続端子及び操作ボタンが設けられていてもよい。
パネル１０１２は、表示パネル（ディスプレイ）である。パネル１０１２は、タッチパネルの機能を有することが好ましい。
ボタン１０１３は、筐体１０１１に設けられる。例えば、ボタン１０１３が電源ボタンであれば、ボタン１０１３を押すことにより、電子機器をオン状態にするか否かを制御することができる。
スピーカー１０１４は、筐体１０１１に設けられる。スピーカー１０１４は音声を出力する。
なお、筐体１０１１にマイクが設けられていてもよい。筐体１０１１にマイクを設けられることにより、例えば図１３（Ａ）に示す電子機器を電話機として機能させることができる。
図１３（Ａ）に示す電子機器は、筐体１０１１の内部に本発明の一態様である半導体装置を有する。
図１３（Ａ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
図１３（Ｂ）に示す電子機器は、折り畳み式の情報端末の一例である。
図１３（Ｂ）に示す電子機器は、筐体１０２１ａと、筐体１０２１ｂと、筐体１０２１ａに設けられたパネル１０２２ａと、筐体１０２１ｂに設けられたパネル１０２２ｂと、軸部１０２３と、ボタン１０２４と、接続端子１０２５と、記録媒体挿入部１０２６と、スピーカー１０２７と、を備える。
筐体１０２１ａと筐体１０２１ｂは、軸部１０２３により接続される。
パネル１０２２ａ及びパネル１０２２ｂは、表示パネル（ディスプレイ）である。パネル１０２２ａ及びパネル１０２２ｂは、タッチパネルとしての機能を有することが好ましい。
図１３（Ｂ）に示す電子機器は、軸部１０２３を有するため、パネル１０２２ａとパネル１０２２ｂを対向させて折り畳むことができる。
ボタン１０２４は、筐体１０２１ｂに設けられる。なお、筐体１０２１ａにボタン１０２４を設けてもよい。例えば、電源ボタンとしての機能を有するボタン１０２４を設けることより、ボタン１０２４を押すことで電子機器に対する電源電圧の供給を制御できる。
接続端子１０２５は、筐体１０２１ａに設けられる。なお、筐体１０２１ｂに接続端子１０２５が設けられていてもよい。また、接続端子１０２５が筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。接続端子１０２５は、図１３（Ｂ）に示す電子機器と他の機器を接続するための端子である。
記録媒体挿入部１０２６は、筐体１０２１ａに設けられる。筐体１０２１ｂに記録媒体挿入部１０２６が設けられていてもよい。また、記録媒体挿入部１０２６が筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。例えば、記録媒体挿入部にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電子機器に読み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる。
スピーカー１０２７は、筐体１０２１ｂに設けられる。スピーカー１０２７は、音声を出力する。なお、筐体１０２１ａにスピーカー１０２７を設けてもよい。
なお、筐体１０２１ａ又は筐体１０２１ｂにマイクを設けてもよい。筐体１０２１ａ又は筐体１０２１ｂにマイクが設けられることにより、例えば図１３（Ｂ）に示す電子機器を電話機として機能させることができる。
図１３（Ｂ）に示す電子機器は、筐体１０２１ａ又は筐体１０２１ｂの内部に本発明の一態様である半導体装置を有する。
図１３（Ｂ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
図１３（Ｃ）に示す電子機器は、据え置き型情報端末の一例である。図１３（Ｃ）に示す据え置き型情報端末は、筐体１０３１と、筐体１０３１に設けられたパネル１０３２と、ボタン１０３３と、スピーカー１０３４と、を具備する。
パネル１０３２は、表示パネル（ディスプレイ）である。パネル１０３２は、タッチパネルとしての機能を有することが好ましい。
なお、筐体１０３１の甲板部１０３５にパネル１０３２と同様のパネルを設けてもよい。上記パネルは、タッチパネルとしての機能を有することが好ましい。
さらに、筐体１０３１に券などを出力する券出力部、硬貨投入部、及び紙幣挿入部などを設けてもよい。
ボタン１０３３は、筐体１０３１に設けられる。例えば、ボタン１０３３が電源ボタンであれば、ボタン１０３３を押すことで電子機器に対する電源電圧の供給を制御できる。
スピーカー１０３４は、筐体１０３１に設けられる。スピーカー１０３４は、音声を出力する。
図１３（Ｃ）に示す電子機器は、筐体１０３１の内部に本発明の一態様である半導体装置を有する。
図１３（Ｃ）に示す電子機器は、例えば現金自動預け払い機、チケットなどの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
図１３（Ｄ）は、据え置き型情報端末の一例である。図１３（Ｄ）に示す電子機器は、筐体１０４１と、筐体１０４１に設けられたパネル１０４２と、筐体１０４１を支持する支持台１０４３と、ボタン１０４４と、接続端子１０４５と、スピーカー１０４６と、を備える。
なお、筐体１０４１に外部機器に接続させるための接続端子を設けてもよい。
パネル１０４２は、表示パネル（ディスプレイ）としての機能を有する。
ボタン１０４４は、筐体１０４１に設けられる。例えば、ボタン１０４４が電源ボタンであれば、ボタン１０４４を押すことで電子機器に対する電源電圧の供給を制御できる。
接続端子１０４５は、筐体１０４１に設けられる。接続端子１０４５は、図１３（Ｄ）に示す電子機器と他の機器を接続するための端子である。例えば、接続端子１０４５により図１３（Ｄ）に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコンピュータから入力されるデータ信号に応じた画像をパネル１０４２に表示させることができる。例えば、図１３（Ｄ）に示す電子機器のパネル１０４２が接続する他の電子機器のパネルより大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人が同時に視認しやすくなる。
スピーカー１０４６は、筐体１０４１に設けられる。スピーカー１０４６は、音声を出力する。
図１３（Ｄ）に示す電子機器は、筐体１０４１の内部に本発明の一態様である半導体装置を有する。
図１３（Ｄ）に示す電子機器は、例えば出力モニタ、パーソナルコンピュータ、及びテレビジョン装置の一つ又は複数としての機能を有する。
図１３（Ｅ）は、電気冷凍冷蔵庫の一例である。図１３（Ｅ）に示す電子機器は、筐体１０５１と、冷蔵室用扉１０５２と、冷凍室用扉１０５３と、を備える。
図１３（Ｅ）に示す電子機器は、筐体１０５１の内部に本発明の一態様である半導体装置を有する。上記構成にすることにより、例えば、冷蔵室用扉１０５２及び冷凍室用扉１０５３の開閉に従って、筐体１０５１内の半導体装置に対する電源電圧の供給を制御できる。
図１３（Ｆ）は、エアコンディショナーの一例である。図１３（Ｆ）に示す電子機器は、室内機１０６０及び室外機１０６４により構成される。
室内機１０６０は、筐体１０６１と、送風口１０６２と、を備える。
図１３（Ｆ）に示す電子機器は、筐体１０６１の内部に本発明の一態様である半導体装置を有する。上記構成にすることにより、例えば、リモートコントローラからの信号に従って、筐体１０６１内の半導体装置に対する電源電圧の供給を制御できる。
なお、図１３（Ｆ）では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有するエアコンディショナーであってもよい。
以上が図１３に示す電子機器の例の説明である。
図１３を参照して説明したように、本実施の形態に係る電子機器では、本発明の一態様である半導体装置を用いることにより、消費電力を低くできる。
１０ 電圧変換ブロック
１１ 変換制御トランジスタ
１２ 容量素子
１３ 出力制御トランジスタ
１４ 容量
１５ トランジスタ
１６ 容量素子
５０１ ＣＰＵコア
５０２ マスターコントローラ
５０３ パワースイッチ
５０４ オシレータ
５０５ 電源回路
５０６ バッファ
５１１ レジスタ
５１３ レベルシフタ
５１４ マルチプレクサ
５２１ パワーコントローラ
５２２ ＣＰＵコントローラ
５５１ 電圧変換回路
５５２ 電圧変換回路
５５３ レベルシフタ
５５４ レベルシフタ
６１４ デコード部
６１６ 演算制御部
６２０ レジスタセット
６２２ 演算ユニット
６２３ ＡＬＵ
６２４ アドレスバッファ
６３１ トランジスタ
６３２ 容量素子
６３３ トランジスタ
６３４ トランジスタ
６３５ トランジスタ
６３６ インバータ
６３７ 容量素子
６４０ バス
６４１ バス
６５１ 揮発性記憶回路
６５２ 不揮発性記憶回路
６５３ セレクタ
６５４ セレクタ
８０１ トランジスタ
８０２ トランジスタ
８１１ 絶縁層
８１２ 配線層
８１３ 配線層
８１４ 絶縁層
８１５ 配線層
８２０ 絶縁層
８２１ａ 導電層
８２１ｂ 導電層
８２２ 絶縁層
８２３ 半導体層
８２４ａ 導電層
８２４ｂ 導電層
８２５ 絶縁層
８２６ 導電層
８２７ 絶縁層
８２８ 絶縁層
８２９ 配線層
８３０ 配線層
８３１ 絶縁層
８３２ 配線層
８３３ 配線層
１０１１ 筐体
１０１２ パネル
１０１３ ボタン
１０１４ スピーカー
１０２１ａ 筐体
１０２１ｂ 筐体
１０２２ａ パネル
１０２２ｂ パネル
１０２３ 軸部
１０２４ ボタン
１０２５ 接続端子
１０２６ 記録媒体挿入部
１０２７ スピーカー
１０３１ 筐体
１０３２ パネル
１０３３ ボタン
１０３４ スピーカー
１０３５ 甲板部
１０４１ 筐体
１０４２ パネル
１０４３ 支持台
１０４４ ボタン
１０４５ 接続端子
１０４６ スピーカー
１０５１ 筐体
１０５２ 冷蔵室用扉
１０５３ 冷凍室用扉
１０６０ 室内機
１０６１ 筐体
１０６２ 送風口
１０６４ 室外機

Claims (8)

  1. 第１の電圧変換ブロックと、
    第２の電圧変換ブロックと、
    出力制御トランジスタと、を有し、
    前記第１の電圧変換ブロックは、第１の変換制御トランジスタ及び第１の容量素子を有し、
    前記第２の電圧変換ブロックは、第２の変換制御トランジスタ及び第２の容量素子を有し、
    前記第１の変換制御トランジスタは、ソース及びドレインの一方に第１の電位が与えられ、ゲートの電位が第１のクロック信号に従い変化し、
    前記第１の容量素子は、一対の電極の一方が前記第１の変換制御トランジスタのソース及びドレインの他方に電気的に接続され、他方の電位が前記第１のクロック信号に従い変化し、
    前記第２の変換制御トランジスタは、ソース及びドレインの一方が前記第１の変換制御トランジスタのソース及びドレインの他方に電気的に接続され、他方の電位が第２の電位となり、ゲートの電位が第２のクロック信号に従い変化し、
    前記第２の容量素子は、一対の電極の一方が前記第２の変換制御トランジスタのソース及びドレインの他方に電気的に接続され、他方の電位が前記第２のクロック信号に従い変化し、
    前記出力制御トランジスタは、ソース及びドレインの一方の電位が前記第２の電位に従い変化し、
    前記第１及び第２の変換制御トランジスタの少なくとも一つは、バックゲートが前記出力制御トランジスタのソース及びドレインの他方に電気的に接続される電圧変換回路。
  2. 前記第１及び第２の変換制御トランジスタの少なくとも一つは、チャネルが形成される酸化物半導体層を含み、
    前記酸化物半導体層は、
    シリコンよりもバンドギャップが広く、且つｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、前記ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列する相を含み、
    前記変換制御トランジスタは、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下である請求項１に記載の電圧変換回路。
  3. 前記第１及び第２の電圧変換ブロックは、複数設けられる請求項１又は請求項２に記載の電圧変換回路。
  4. 第１の電圧変換ブロックと、
    第２の電圧変換ブロックと、
    出力制御トランジスタと、を有し、
    前記第１の電圧変換ブロックは、第１の変換制御トランジスタ及び第１の容量素子を有し、
    前記第２の電圧変換ブロックは、第２の変換制御トランジスタ及び第２の容量素子を有し、
    前記第１の変換制御トランジスタは、ソース及びドレインの一方に第１の電位が与えられ、ゲートの電位が第１のクロック信号に従い変化し、
    前記第１の容量素子は、一対の電極の一方が前記第１の変換制御トランジスタのソース及びドレインの他方に電気的に接続され、他方の電位が前記第１のクロック信号に従い変化し、
    前記第２の変換制御トランジスタは、ソース及びドレインの一方が前記第１の変換制御トランジスタのソース及びドレインの他方に電気的に接続され、他方の電位が第２の電位となり、ゲートの電位が第２のクロック信号に従い変化し、
    前記第２の容量素子は、一対の電極の一方が前記第２の変換制御トランジスタのソース及びドレインの他方に電気的に接続され、他方の電位が前記第２のクロック信号に従い変化し、
    前記出力制御トランジスタは、ソース及びドレインの一方の電位が前記第２の電位に従い変化し、
    前記第１及び第２の変換制御トランジスタの少なくとも一つは、バックゲートが前記第１の変換制御トランジスタのソース及びドレインの一方に電気的に接続される電圧変換回路。
  5. 前記第１及び第２の変換制御トランジスタの少なくとも一つは、チャネルが形成される酸化物半導体層を含み、
    前記酸化物半導体層は、
    シリコンよりもバンドギャップが広く、且つｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、前記ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列する相を含み、
    前記変換制御トランジスタは、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下である請求項４に記載の電圧変換回路。
  6. 前記第１及び第２の電圧変換ブロックは、複数設けられる請求項３又は請求項４に記載の電圧変換回路。
  7. 請求項１乃至請求項３のいずれか一項に記載の電圧変換回路からなる第１の電圧変換回路、並びに請求項４乃至請求項６のいずれか一項に記載の第２の電圧変換回路を備える電源回路と、
    前記電源回路にクロック信号を出力するオシレータと、
    前記オシレータの動作を停止させるか否かを制御する機能を有するＣＰＵコアと、を有し、
    前記第１の電圧変換回路は、負電位である第１の電位を生成する機能を有し、
    前記第２の電圧変換回路は、正電位である第２の電位を生成する機能を有し、
    前記ＣＰＵコアは、レジスタを備え、
    前記レジスタは、
    前記ＣＰＵコアに対して電源電圧が供給される期間にデータを保持する第１の記憶回路と、
    前記ＣＰＵコアに対する前記電源電圧の供給が停止する期間にデータを保持する第２の記憶回路と、を有し、
    前記第２の記憶回路は、データの書き込み及び保持を制御するトランジスタを有し、
    前記ＣＰＵコアは、前記データの書き込み及び保持を制御するトランジスタのバックゲートに、前記第１の電位を供給するか前記第２の電位を供給するかを制御する機能をさらに有する半導体装置。
  8. 請求項７に記載の半導体装置を用いた電子機器。
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